特許 7584954 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-08

(45)【発行日】2024-11-18

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20241111BHJP

   H01L 29/739 20060101ALI20241111BHJP

   H01L 29/861 20060101ALI20241111BHJP

   H01L 29/868 20060101ALI20241111BHJP

   H01L 21/336 20060101ALI20241111BHJP

   H01L 29/06 20060101ALI20241111BHJP

   H01L 29/12 20060101ALI20241111BHJP

   H01L 29/417 20060101ALI20241111BHJP

   H01L 21/8234 20060101ALI20241111BHJP

   H01L 27/088 20060101ALI20241111BHJP

   H01L 27/06 20060101ALI20241111BHJP

   H01L 21/322 20060101ALI20241111BHJP

【ＦＩ】

H01L29/78 657D

H01L29/78 655G

H01L29/78 652Q

H01L29/78 653A

H01L29/78 655B

H01L29/91 C

H01L29/91 J

H01L29/78 658H

H01L29/78 652P

H01L29/06 301G

H01L29/06 301V

H01L29/78 655F

H01L29/06 301F

H01L29/78 658A

H01L29/78 652C

H01L29/78 652J

H01L29/78 652K

H01L29/78 652T

H01L29/50 B

H01L29/50 M

H01L27/088 E

H01L27/06 102A

H01L21/322 K

H01L21/322 L

【請求項の数】 30

(21)【出願番号】P 2020153851

(22)【出願日】2020-09-14

(65)【公開番号】P2022047844

(43)【公開日】2022-03-25

【審査請求日】2022-11-29

(73)【特許権者】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】100088672

【弁理士】

【氏名又は名称】吉竹 英俊

(74)【代理人】

【識別番号】100088845

【弁理士】

【氏名又は名称】有田 貴弘

(72)【発明者】

【氏名】高橋 徹雄

(72)【発明者】

【氏名】藤井 秀紀

(72)【発明者】

【氏名】本田 成人

【審査官】戸川 匠

(56)【参考文献】

【文献】特開２０１２－０４３８９０（ＪＰ，Ａ）

【文献】特開２０１２－０４３８９１（ＪＰ，Ａ）

【文献】特開２０１３－００８７７９（ＪＰ，Ａ）

【文献】特開２０１３－０２１２４０（ＪＰ，Ａ）

【文献】特開２０２０－０７２１３７（ＪＰ，Ａ）

【文献】特開２０２０－１２０１２１（ＪＰ，Ａ）

【文献】特開２００９－２７２５５０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２９／８６８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／４１７

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２１／３２２

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２７／０８８

(57)【特許請求の範囲】

【請求項1】

トランジスタとダイオードとが共通の半導体基体に形成された半導体装置であって、
前記半導体基体は、
一方主面および他方主面としての第１主面および第２主面と、
前記トランジスタが形成されたトランジスタ領域と、
前記ダイオードが形成されたダイオード領域と、を有し、
前記トランジスタ領域は、
前記半導体基体の前記第２主面側に設けられた第１導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基体の前記第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層上に設けられた第２導電型の第４半導体層と、
前記第４半導体層に電気的に接続された第２電極と、
前記第１半導体層に電気的に接続された第１電極と、を備え、
前記ダイオード領域は、
前記半導体基体の前記第２主面側に設けられた第２導電型の第５半導体層と、
前記第５半導体層上に設けられた前記第２半導体層と、
前記第２半導体層よりも前記半導体基体の前記第１主面側に設けられた第１導電型の第６半導体層と、
前記第６半導体層上に設けられ前記第６半導体層よりも第１導電型の不純物濃度が高い第１導電型の第７半導体層と、
前記第７半導体層に電気的に接続された前記第２電極と、
前記第５半導体層に電気的に接続された前記第１電極と、を備え、
第１再結合領域が、前記第６半導体層のうち、前記第７半導体層の前記第２主面側であり前記第７半導体層と平面視で重なる領域、に少なくとも設けられている、
半導体装置。

【請求項2】

請求項１に記載の半導体装置であって、
前記第１再結合領域が、前記第６半導体層のうち前記第７半導体層の前記第２主面側の表面と接する領域、に少なくとも設けられている、
半導体装置。

【請求項3】

請求項１に記載の半導体装置であって、
前記第１再結合領域が、前記第７半導体層の前記第２主面側の表面であって前記第６半導体層と接する表面を含み、前記第６半導体層および前記第７半導体層にまたがるように、設けられている、
半導体装置。

【請求項4】

請求項１から３のいずれかに記載の半導体装置であって、
前記第１再結合領域は、少なくとも、前記ダイオード領域のうち前記トランジスタ領域からの平面視での距離が前記半導体基体の厚さよりも小さい領域に、形成されている、
半導体装置。

【請求項5】

請求項１から４のいずれかに記載の半導体装置であって、
前記第１再結合領域は、前記第７半導体層と平面視で重なる領域にのみ形成されている、
半導体装置。

【請求項6】

請求項１から５のいずれかに記載の半導体装置であって、
前記第１再結合領域と前記第７半導体層とは、平面視で同じ領域に形成されている、
半導体装置。

【請求項7】

請求項１から６のいずれかに記載の半導体装置であって、
前記第１再結合領域の平面視での面積は、前記第６半導体層と前記第７半導体層を合わせた領域の平面視での面積の２０％以上である、
半導体装置。

【請求項8】

請求項１から７のいずれかに記載の半導体装置であって、
前記第１再結合領域は、前記第６半導体層のうち第１導電型の不純物濃度が１．０Ｅ＋１６/ｃｍ^３以下の領域、には形成されていない、
半導体装置。

【請求項9】

請求項１から８のいずれかに記載の半導体装置であって、
前記ダイオード領域は前記半導体基体の前記第１主面側の表面から前記第２半導体層に達するトレンチゲートにより複数のユニットセル領域に区切られており、
前記ダイオード領域のうち前記トランジスタ領域と隣接する前記ユニットセル領域での、前記第１再結合領域の平面視での面積の前記第６半導体層と前記第７半導体層を合わせた領域の平面視での面積に対する割合、は、前記ダイオード領域のうち前記トランジスタ領域と隣接しない前記ユニットセル領域での、前記第１再結合領域の平面視での面積の前記第６半導体層と前記第７半導体層を合わせた領域の平面視での面積に対する割合、より高い、
半導体装置。

【請求項10】

トランジスタとダイオードとが共通の半導体基体に形成された半導体装置であって、
前記半導体基体は、
一方主面および他方主面としての第１主面および第２主面と、
前記トランジスタが形成されたトランジスタ領域と、
前記ダイオードが形成されたダイオード領域と、を有し、
前記トランジスタ領域は、
前記半導体基体の前記第２主面側に設けられた第１導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基体の前記第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層上に設けられた第２導電型の第４半導体層と、
前記第４半導体層に電気的に接続された第２電極と、
前記第１半導体層に電気的に接続された第１電極と、を備え、
前記ダイオード領域は、
前記半導体基体の前記第２主面側に設けられた第２導電型の第５半導体層と、
前記第５半導体層上に設けられた前記第２半導体層と、
前記第２半導体層よりも前記半導体基体の前記第１主面側に設けられた第１導電型の第６半導体層と、
前記第６半導体層上に設けられ前記第６半導体層よりも第１導電型の不純物濃度が高い第１導電型の第７半導体層と、
前記第７半導体層に電気的に接続された前記第２電極と、
前記第５半導体層に電気的に接続された前記第１電極と、を備え、
第１結晶欠陥領域が、前記第６半導体層のうち、前記第７半導体層の前記第２主面側であり前記第７半導体層と平面視で重なる領域、に少なくとも設けられている、
半導体装置。

【請求項11】

請求項１０に記載の半導体装置であって、
前記第１結晶欠陥領域が、前記第６半導体層のうち前記第７半導体層の前記第２主面側の表面と接する領域、に少なくとも設けられている、
半導体装置。

【請求項12】

請求項１０に記載の半導体装置であって、
前記第１結晶欠陥領域が、前記第７半導体層の前記第２主面側の表面であって前記第６半導体層と接する表面を含み、前記第６半導体層および前記第７半導体層にまたがるように、設けられている、
半導体装置。

【請求項13】

請求項１０から１２のいずれかに記載の半導体装置であって、
前記第１結晶欠陥領域はＡｒ（アルゴン）を含む、
半導体装置。

【請求項14】

請求項１０から１２のいずれかに記載の半導体装置であって、
前記第１結晶欠陥領域はＮ（窒素）を含む、
半導体装置。

【請求項15】

請求項１０から１２のいずれかに記載の半導体装置であって、
前記第１結晶欠陥領域はＨｅ（ヘリウム）を含む、
半導体装置。

【請求項16】

請求項１０から１２のいずれかに記載の半導体装置であって、
前記第１結晶欠陥領域はＨ（水素）を含む、
半導体装置。

【請求項17】

請求項１０から１６のいずれかに記載の半導体装置であって、
前記第１結晶欠陥領域は、少なくとも、前記ダイオード領域のうち前記トランジスタ領域からの平面視での距離が前記半導体基体の厚さよりも小さい領域に、形成されている、
半導体装置。

【請求項18】

請求項１０から１７のいずれかに記載の半導体装置であって、
前記第１結晶欠陥領域は、前記第７半導体層と平面視で重なる領域にのみ形成されている、
半導体装置。

【請求項19】

請求項１０から１８のいずれかに記載の半導体装置であって、
前記第１結晶欠陥領域と前記第７半導体層とは、平面視で同じ領域に形成されている、
半導体装置。

【請求項20】

請求項１０から１９のいずれかに記載の半導体装置であって、
前記第１結晶欠陥領域の平面視での面積は、前記第６半導体層と前記第７半導体層を合わせた領域の平面視での面積の２０％以上である、
半導体装置。

【請求項21】

請求項１０から２０のいずれかに記載の半導体装置であって、
前記第１結晶欠陥領域は、前記第６半導体層のうち第１導電型の不純物濃度が１．０Ｅ＋１６/ｃｍ^３以下の領域、には形成されていない、
半導体装置。

【請求項22】

請求項１０から２１のいずれかに記載の半導体装置であって、
前記ダイオード領域は前記半導体基体の前記第１主面側の表面から前記第２半導体層に達するトレンチゲートにより複数のユニットセル領域に区切られており、
前記ダイオード領域のうち前記トランジスタ領域と隣接する前記ユニットセル領域での、前記第１結晶欠陥領域の平面視での面積の前記第６半導体層と前記第７半導体層を合わせた領域の平面視での面積に対する割合、は、前記ダイオード領域のうち前記トランジスタ領域と隣接しない前記ユニットセル領域での、前記第１結晶欠陥領域の平面視での面積の前記第６半導体層と前記第７半導体層を合わせた領域の平面視での面積に対する割合、より高い、
半導体装置。

【請求項23】

請求項１から２２のいずれかに記載の半導体装置であって、
前記第６半導体層および前記第７半導体層は前記第２半導体層よりも前記半導体基体の前記第１主面側に設けられた第１導電型の不純物を含む第１０半導体層に含まれる、
半導体装置。

【請求項24】

請求項１から９のいずれかに記載の半導体装置を製造する方法である半導体装置の製造方法であって、
前記第１再結合領域を第１イオン注入を通して形成し、
前記第７半導体層を第２イオン注入を通して形成し、
前記第１イオン注入と前記第２イオン注入で同一のマスクを用いる、
半導体装置の製造方法。

【請求項25】

請求項１０から２２のいずれかに記載の半導体装置を製造する方法である半導体装置の製造方法であって、
前記第１結晶欠陥領域を第１イオン注入を通して形成する、
半導体装置の製造方法。

【請求項26】

請求項２５に記載の半導体装置の製造方法であって、
前記第７半導体層を第２イオン注入を通して形成し、
前記第１イオン注入と前記第２イオン注入で同一のマスクを用いる、
半導体装置の製造方法。

【請求項27】

請求項２５または２６に記載の半導体装置の製造方法であって、
前記第１イオン注入でＡｒ（アルゴン）のイオン注入を行う、
半導体装置の製造方法。

【請求項28】

請求項２５または２６に記載の半導体装置の製造方法であって、
前記第１イオン注入でＮ（窒素）のイオン注入を行う、
半導体装置の製造方法。

【請求項29】

請求項２５または２６に記載の半導体装置の製造方法であって、
前記第１イオン注入でＨｅ（ヘリウム）のイオン注入を行う、
半導体装置の製造方法。

【請求項30】

請求項２５または２６に記載の半導体装置の製造方法であって、
前記第１イオン注入でＨ（水素）のイオン注入を行う、
半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は半導体装置および半導体装置の製造方法に関するものである。

【背景技術】

【0002】

一般にパワーデバイスには、耐圧保持能力、動作時に素子が破壊に至らないための安全動作領域の保証など様々な要求があるが、その中の大きな一つに低損失化がある。パワーデバイスの低損失化は装置の小型化、軽量化などの効果があり、広い意味ではエネルギー消費低減による地球環境への配慮へつながる効果がある。さらに、これらの特性を、出来る限り低コストで実現することが要求されている。

【0003】

上記の問題を解決する一つの手段としてＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）とダイオードの特性を一つの構造で形成する逆導通ＩＧＢＴ(ＲＣ－ＩＧＢＴ、Ｒｅｖｅｒｓｅ－Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ)が提案されている。

【0004】

この逆導通ＩＧＢＴには幾つかの技術的課題があり、その一つはダイオード動作時のリカバリ損失が大きい点である。特許文献１では、ダイオード動作時のリカバリ損失を改善するために、ダイオード領域のｐ^＋型コンタクト層の面積比率を少なくする構成が開示されている。

【先行技術文献】

【特許文献】

【0005】

【文献】特許第５９２４４２０号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかし、ダイオード領域のｐ^＋型コンタクト層の面積比率を少なくしてダイオード動作時のリカバリ損失を低減させる手段を取ると、リカバリ損失が低減する代わりに順方向電圧降下が悪化するというトレードオフがある。逆導通ＩＧＢＴの性能改善においては、ダイオード動作時のリカバリ損失と順方向電圧降下の間のトレードオフの関係の改善が重要である。

【0007】

本開示はこのような問題を改善するためのものであり、ダイオード動作時のリカバリ損失と順方向電圧降下の間のトレードオフの関係が改善された逆導通ＩＧＢＴを提供することを目的とする。

【課題を解決するための手段】

【0008】

本開示の一態様の半導体装置は、トランジスタとダイオードとが共通の半導体基体に形成された半導体装置であって、半導体基体は、一方主面および他方主面としての第１主面および第２主面と、トランジスタが形成されたトランジスタ領域と、ダイオードが形成されたダイオード領域と、を有し、トランジスタ領域は、半導体基体の第２主面側に設けられた第１導電型の第１半導体層と、第１半導体層上に設けられた第２導電型の第２半導体層と、第２半導体層よりも半導体基体の第１主面側に設けられた第１導電型の第３半導体層と、第３半導体層上に設けられた第２導電型の第４半導体層と、第４半導体層に電気的に接続された第２電極と、第１半導体層に電気的に接続された第１電極と、を備え、ダイオード領域は、半導体基体の第２主面側に設けられた第２導電型の第５半導体層と、第５半導体層上に設けられた第２半導体層と、第２半導体層よりも半導体基体の第１主面側に設けられた第１導電型の第６半導体層と、第６半導体層上に設けられ第６半導体層よりも第１導電型の不純物濃度が高い第１導電型の第７半導体層と、第７半導体層に電気的に接続された第２電極と、第５半導体層に電気的に接続された第１電極と、を備え、第１再結合領域が、第６半導体層のうち、第７半導体層の第２主面側であり第７半導体層と平面視で重なる領域、に少なくとも設けられている、半導体装置、である。

【発明の効果】

【0009】

本開示の一態様の半導体装置では、第１再結合領域が、第６半導体層のうち、第７半導体層の第２主面側であり第７半導体層と平面視で重なる領域、に少なくとも設けられている。これにより、ダイオード動作時のリカバリ損失と順方向電圧降下の間のトレードオフの関係が改善される。

【図面の簡単な説明】

【0010】

【図1】実施の形態１のストライプ型の半導体装置の全体平面図である。

【図2】実施の形態１のアイランド型の半導体装置の全体平面図である。

【図3】実施の形態１の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の平面図である。

【図4】実施の形態１の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の断面図である。

【図5】実施の形態１の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の断面図である。

【図6】実施の形態１の半導体装置のＩＧＢＴ領域と外周領域の境界部分の断面図である。

【図7】実施の形態１の半導体装置のダイオード領域と外周領域の境界部分の断面図である。

【図8】実施の形態１の半導体装置の製造方法を説明する断面図である。

【図9】実施の形態１の半導体装置の製造方法を説明する断面図である。

【図10】実施の形態１の半導体装置の製造方法を説明する断面図である。

【図11】実施の形態１の半導体装置の製造方法を説明する断面図である。

【図12】実施の形態１の半導体装置の製造方法を説明する断面図である。

【図13】実施の形態１の半導体装置の製造方法を説明する断面図である。

【図14】実施の形態１の半導体装置の製造方法を説明する断面図である。

【図15】実施の形態１の半導体装置の製造方法を説明する断面図である。

【図16】実施の形態１の半導体装置の製造方法を説明する断面図である。

【図17】実施の形態１の半導体装置の製造方法を説明する断面図である。

【図18】実施の形態１の半導体装置の製造方法を説明する断面図である。

【図19】実施の形態１の半導体装置の製造方法を説明する断面図である。

【図20】実施の形態１の半導体装置の製造方法を説明する断面図である。

【図21】実施の形態１の半導体装置の製造方法を説明する断面図である。

【図22】実施の形態１の半導体装置の製造方法を説明する断面図である。

【図23】実施の形態１の半導体装置の欠陥領域の面積比率とリカバリ電流ピーク値の関係を説明する図である。

【図24】実施の形態２の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の断面図である。

【図25】実施の形態２の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の断面図である。

【図26】実施の形態２の半導体装置の製造方法を説明する断面図である。

【図27】実施の形態２の半導体装置の製造方法を説明する断面図である。

【図28】実施の形態２の半導体装置の製造方法を説明する断面図である。

【図29】実施の形態２の半導体装置の製造方法を説明する断面図である。

【図30】実施の形態３の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の断面図である。

【図31】実施の形態３の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の断面図である。

【図32】実施の形態３の半導体装置の製造方法を説明する断面図である。

【図33】実施の形態３の半導体装置の製造方法を説明する断面図である。

【図34】実施の形態３の半導体装置の製造方法を説明する断面図である。

【図35】実施の形態３の半導体装置の製造方法を説明する断面図である。

【図36】実施の形態３の半導体装置の製造方法を説明する断面図である。

【図37】実施の形態３の半導体装置の製造方法を説明する断面図である。

【図38】実施の形態４の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の断面図である。

【図39】実施の形態４の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の断面図である。

【図40】実施の形態４の半導体装置の製造方法を説明する断面図である。

【図41】実施の形態４の半導体装置の製造方法を説明する断面図である。

【図42】実施の形態４の半導体装置の製造方法を説明する断面図である。

【図43】実施の形態４の半導体装置の製造方法を説明する断面図である。

【図44】実施の形態５の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の断面図である。

【図45】実施の形態５の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の断面図である。

【図46】実施の形態５の半導体装置の製造方法を説明する断面図である。

【図47】実施の形態５の半導体装置の製造方法を説明する断面図である。

【図48】実施の形態５の半導体装置の製造方法を説明する断面図である。

【図49】実施の形態５の半導体装置の製造方法を説明する断面図である。

【図50】実施の形態６の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の平面図である。

【図51】実施の形態６の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の断面図である。

【図52】実施の形態６の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の断面図である。

【図53】実施の形態７の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の平面図である。

【図54】実施の形態７の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の断面図である。

【図55】実施の形態７の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の断面図である。

【図56】実施の形態８の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の平面図である。

【図57】実施の形態８の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の断面図である。

【図58】実施の形態８の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の断面図である。

【図59】実施の形態９の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の断面図である。

【図60】実施の形態９の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の断面図である。

【図61】実施の形態１０の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の断面図である。

【図62】実施の形態１０の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の断面図である。

【図63】実施の形態１１の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の断面図である。

【図64】実施の形態１１の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の断面図である。

【図65】実施の形態１２の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の平面図である。

【図66】実施の形態１２の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の断面図である。

【図67】実施の形態１２の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の断面図である。

【図68】実施の形態１３の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の断面図である。

【図69】比較例の半導体装置のＩＧＢＴ領域とダイオード領域の境界部分の断面図である。

【発明を実施するための形態】

【0011】

＜はじめに＞
以下の説明において、ｎ型およびｐ型は半導体の導電型を示し、本開示においては、第１導電型をｐ型、第２導電型をｎ型として説明するが、第１導電型をｎ型、第２導電型をｐ型としてもよい。また、ｎ^－型は不純物濃度がｎ型よりも低濃度であることを示し、ｎ^＋型は不純物濃度がｎ型よりも高濃度であることを示す。同様に、ｐ^－型は不純物濃度がｐ型よりも低濃度であることを示し、ｐ^＋型は不純物濃度がｐ型よりも高濃度であることを示す。

【0012】

また、図面は模式的に示されたものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されたものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。

【0013】

また、以下の説明では、「上」、「下」、「側」、「おもて」および「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。

【0014】

＜比較例＞
実施の形態の説明の前に、比較例を図６９に示す。本比較例の半導体装置１０００は、実施の形態１で説明する図１または図２に示す半導体装置２００または半導体装置２０１と比べ、図４に示すｐ^＋型コンタクト層６の配置が異なる。また、半導体装置１０００は、半導体装置２００または半導体装置２０１と比べ、欠陥領域１５が設けられていない。半導体装置１０００は、その他の点は半導体装置２００または半導体装置２０１と同様であり、ここでは説明を省略する。

【0015】

半導体装置１０００の構成は、ダイオード領域１０２にｐ^＋型コンタクト層６を設けて順方向の電圧降下の悪化を抑えつつ、ｐ^＋型コンタクト層６の面積比率を少なくすることでダイオード領域１０２のｐ型アノード層５とｐ^＋型コンタクト層６で構成されるアノード領域におけるｐ型不純物の実効濃度を下げてダイオードのリカバリ損失を抑制する事を目的にしているものである。

【0016】

しかし，ｐ^＋型コンタクト層６の面積比率が高すぎると、ダイオードのリカバリ損失を十分に低減できない。ｐ^＋型コンタクト層６の面積比率を低くする場合、面積比率が低くなるにつれ、エミッタ電極１３とのオーミック抵抗が増大するため、順方向電圧降下（Ｖｆ）が大きくなる。このように、Ｖｆとリカバリ損失との間にトレードオフが存在する。

【0017】

また、ｐ^＋型コンタクト層６の面積比率を低くする場合でも、面積比率ゼロの状態よりリカバリ損失を低減することはできないためリカバリ損失を低減するには限界があり、それ以上のリカバリ損失改善には別の手法を用いる必要がある。

【0018】

＜Ａ．実施の形態１＞
＜Ａ－１．構成＞
図１は、実施の形態１に係るＲＣ－ＩＧＢＴである半導体装置２００を示す平面図である。また、図２は、実施の形態１の他の構成のＲＣ－ＩＧＢＴである半導体装置２０１を示す平面図である。図１に示す半導体装置２００は、ＩＧＢＴ領域１０１とダイオード領域１０２とがストライプ状に並んで設けられたものであり、単に「ストライプ型」と呼んでよい。図２に示す半導体装置２０１は、ダイオード領域１０２が縦方向と横方向に複数設けられ、ダイオード領域１０２の周囲にＩＧＢＴ領域１０１が設けられたものであり、単に「アイランド型」と呼んでよい。ストライプ型およびアイランド型の詳細な平面構造については後述する。

【0019】

図１に示すように、ストライプ型の半導体装置２００は、１つの半導体装置内にＩＧＢＴ領域１０１とダイオード領域１０２とを備えている。ＩＧＢＴ領域１０１およびダイオード領域１０２は、半導体装置２００の一端側から他端側に延伸し、ＩＧＢＴ領域１０１およびダイオード領域１０２の延伸方向と直交する方向に交互にストライプ状に設けられている。図１では、ＩＧＢＴ領域１０１が３個、ダイオード領域１０２が２個で、全てのダイオード領域１０２がＩＧＢＴ領域１０１で挟まれた構成が示されているが、ＩＧＢＴ領域１０１とダイオード領域１０２の数はこれに限るものでなく、ＩＧＢＴ領域１０１の数は３個以上でも３個以下でもよく、ダイオード領域１０２の数も２個以上でも２個以下でもよい。また、図１のＩＧＢＴ領域１０１とダイオード領域１０２の場所を入れ替えた構成であってもよく、全てのＩＧＢＴ領域１０１がダイオード領域１０２に挟まれた構成であってもよい。また、ＩＧＢＴ領域１０１とダイオード領域１０２とがそれぞれ１つずつ互いに隣り合って設けられた構成であってもよい。

【0020】

図２に示すように、アイランド型の半導体装置２０１は、１つの半導体装置内にＩＧＢＴ領域１０１とダイオード領域１０２とを備えている。ダイオード領域１０２は、半導体装置２０１内に平面視で縦方向および横方向にそれぞれ複数並んで配置されており、ダイオード領域１０２は周囲をＩＧＢＴ領域１０１に取り囲まれている。つまり、ＩＧＢＴ領域１０１内に複数のダイオード領域１０２がアイランド状に設けられている。図２では、ダイオード領域１０２は紙面左右方向に４列、紙面上下方向に２行のマトリクス状に設けられた構成で示されているが、ダイオード領域１０２の個数および配置はこれに限るものではなく、ＩＧＢＴ領域１０１内に１つまたは複数のダイオード領域１０２が点在して設けられ、それぞれのダイオード領域１０２が周囲をＩＧＢＴ領域１０１に囲まれた構成であればよい。

【0021】

図１または図２に示すように、半導体装置２００または半導体装置２０１において、ゲートパッド領域１０４がＩＧＢＴ領域１０１に隣接して設けられている。ゲートパッド領域１０４はゲートパッド（以下、ゲートパッド１０４ａとする）が設けられている領域である。ゲートパッド１０４ａは、半導体装置２００または半導体装置２０１をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ゲートパッド１０４ａは後述するＩＧＢＴ領域１０１の埋め込みゲート電極８に電気的に接続される。また、半導体装置２００または半導体装置２０１には、ゲートパッド１０４ａの他に、半導体装置２００または半導体装置２０１のセル領域に流れる電流を検知するための制御パッドである電流センスパッド、後述するＩＧＢＴ領域１０１のｐ型チャネルドープ層２に電気的に接続され半導体装置２００または半導体装置２０１をオンオフ制御するためのゲート駆動電圧が印加されるケルビンエミッタパッド、半導体装置２００または半導体装置２０１の温度を測定するための温度センスダイオードパッド、等が設けられていてもよい。

【0022】

半導体装置２００または半導体装置２０１において、ＩＧＢＴ領域１０１およびダイオード領域１０２を合わせてセル領域と呼ぶ。セル領域およびゲートパッド領域１０４を合わせた領域の周囲には半導体装置２００または半導体装置２０１の耐圧保持のために外周領域１０３が設けられている。外周領域１０３には、周知の耐圧保持構造を適宜選択して設けることができる。耐圧保持構造は、例えば、半導体装置２００または半導体装置２０１のおもて面側である第１主面側に、ｐ型半導体のｐ型終端ウェル層でセル領域を囲ったＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｔｉｎｇ Ｒｉｎｇ）や濃度勾配をつけたｐ型ウェル層でセル領域を囲ったＶＬＤ（Ｖａｒｉａｔｉｏｎ ｏｆ Ｌａｔｅｒａｌ Ｄｏｐｉｎｇ）を設けて構成してよく、ＦＬＲに用いられるリング状のｐ型終端ウェル層の数やＶＬＤに用いられる濃度分布は、半導体装置２００または半導体装置２０１の耐圧設計によって適宜選択してよい。半導体装置２００または半導体装置２０１の第１主面側は図４，５の矢印Ｃで示される方向であり、第２主面側は図４，５の矢印Ｄで示される方向である。

【0023】

＜Ａ－１－１．部分平面構成＞
図３は、ＲＣ－ＩＧＢＴである本実施の形態の半導体装置のＩＧＢＴ領域１０１およびダイオード領域１０２の構成を示す拡大平面図であり、図１に示した半導体装置２００または図２に示した半導体装置２０１における破線８２で囲った領域を拡大して示した図である。また、図３は、半導体基体１２０の第１主面における構成を示す。

【0024】

図３に示すように、ＩＧＢＴ領域１０１およびダイオード領域１０２には、トレンチゲート５０がストライプ状に設けられている。半導体装置２００では、トレンチゲート５０はＩＧＢＴ領域１０１およびダイオード領域１０２の長手方向に延伸しておりＩＧＢＴ領域１０１およびダイオード領域１０２の長手方向がトレンチゲート５０の長手方向となっている。一方、半導体装置２０１では、ＩＧＢＴ領域１０１およびダイオード領域１０２に長手方向と短手方向の区別が特段になく、図２において紙面左右方向をトレンチゲート５０の長手方向としてもよく、紙面上下方向をトレンチゲート５０の長手方向としてもよいが、以下ではトレンチゲート５０は線Ｅ－Ｅと垂直な方向に延伸しているとする。

【0025】

トレンチゲート５０は、半導体基板に形成されたトレンチ内にゲート絶縁膜７を介して埋め込みゲート電極８が設けられて構成されている。トレンチゲート５０の埋め込みゲート電極８は、ゲートパッド１０４ａに電気的に接続される。

【0026】

ＩＧＢＴ領域１０１においては、隣接する２つのトレンチゲート５０の間の領域に、ｎ^＋型エミッタ層３、ｐ^＋型コンタクト層４が設けられる。ｎ^＋型エミッタ層３およびｐ^＋型コンタクト層４はそれぞれトレンチゲート５０の延伸方向と同じ方向に延伸して設けられる。ｎ^＋型エミッタ層３はトレンチゲート５０のゲート絶縁膜７と接して、ｐ^＋型コンタクト層４はトレンチゲート５０のゲート絶縁膜７と離間して設けられる。ｎ^＋型エミッタ層３は、ｎ型不純物として例えばＡｓ（ヒ素）またはＰ（リン）等を有する半導体層であり、ｎ型不純物の濃度は１．０Ｅ＋１７／ｃｍ^３～１．０Ｅ＋２０／ｃｍ^３である。ｐ^＋型コンタクト層４は、ｐ型不純物として例えばＢ（ボロン）またはＡｌ（アルミ）等を有する半導体層であり、ｐ型不純物の濃度は５．０Ｅ＋１８／ｃｍ^３～１．０Ｅ＋２０／ｃｍ^３である。

【0027】

ダイオード領域１０２においては、隣接する２つのトレンチゲート５０の間の領域に、ｐ型アノード層５およびｐ^＋型コンタクト層６が設けられている。ｐ型アノード層５とｐ^＋型コンタクト層６とはトレンチゲート５０の長手方向に交互に設けられている。ｐ型アノード層５は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０Ｅ＋１２／ｃｍ^３～５．０Ｅ＋１８／ｃｍ^３である。ｐ^＋型コンタクト層６は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は５．０Ｅ＋１８／ｃｍ^３～１．０Ｅ＋２０／ｃｍ^３である。

【0028】

＜Ａ－１－２．断面構成＞
図４は、半導体装置２００または半導体装置２０１の、図３に示されたＡ－Ａ線における断面図である。図５は、半導体装置２００または半導体装置２０１の、図３に示されたＢ－Ｂ線における断面図である。

【0029】

半導体装置２００または半導体装置２０１は、ｎ^－型ドリフト層１（第２半導体層）を有している。ｎ^－型ドリフト層１は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０Ｅ＋１２／ｃｍ^３～１．０Ｅ＋１５／ｃｍ^３である。ダイオード領域１０２のｎ^－型ドリフト層１とＩＧＢＴ領域１０１のｎ^－型ドリフト層１とは連続して一体的に構成されたものであり、同一の半導体基板によって構成されている。

【0030】

半導体基体１２０、つまり、図４および図５のＩＧＢＴ領域１０１においては、ｎ^＋型エミッタ層３（第４半導体層）およびｐ^＋型コンタクト層４（第９半導体層）からｐ型コレクタ層１１（第１半導体層）までの範囲、図４のダイオード領域１０２においては、ｐ^＋型コンタクト層６（第７半導体層）からｎ^＋型カソード層１２（第５半導体層）までの範囲、図５のダイオード領域１０２においては、ｐ型アノード層５（第６半導体層）からｎ^＋型カソード層１２までの範囲、のｐ型あるいはｎ型の半導体層は、半導体基板に不純物イオンを導入し、その後熱処理などによって半導体基板内に拡散させることで形成される。

【0031】

図４においてｎ^＋型エミッタ層３およびｐ^＋型コンタクト層４およびｐ＋型コンタクト層６のエミッタ電極１３側の端を半導体基体１２０の第１主面、ｐ型コレクタ層１１およびｎ＋型カソード層１２のコレクタ電極１４側の端を半導体基体１２０の第２主面と呼ぶ。図５においてｎ^＋型エミッタ層３およびｐ^＋型コンタクト層４およびｐ型アノード層５のエミッタ電極１３側の端を半導体基体１２０の第１主面、ｐ型コレクタ層１１およびｎ＋型カソード層１２のコレクタ電極１４側の端を半導体基体１２０の第２主面と呼ぶ。半導体基体１２０の第１主面は、半導体装置２００または半導体装置２０１のおもて面側の主面であり、半導体基体１２０の第２主面は、半導体装置２００または半導体装置２０１の裏面側の主面である。製造方法の説明または製造方法的観点からの説明においては、半導体基体１２０を形成する際に用いられる半導体基板についても、半導体基体１２０の第１主面側に対応する半導体基板の主面を半導体基板の第１主面、半導体基体１２０の第２主面側に対応する半導体基板の主面を半導体基板の第２主面と呼ぶ。半導体装置２００または半導体装置２０１は、ＩＧＢＴ領域１０１およびダイオード領域１０２において、第１主面と第１主面に対向する第２主面との間にｎ^－型ドリフト層１を有している。

【0032】

＜Ａ－１－２－１．ＩＧＢＴ領域の断面構成＞
図４および図５に示されるように、ＩＧＢＴ領域１０１において、ｎ^－型ドリフト層１の第１主面側には、ｐ型チャネルドープ層２（第３半導体層）が設けられている。ｐ型チャネルドープ層２は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０Ｅ＋１２／ｃｍ^３～５．０Ｅ＋１８／ｃｍ^３である。ｐ型チャネルドープ層２はトレンチゲート５０のゲート絶縁膜７に接している。ｐ型チャネルドープ層２の第１主面側には、トレンチゲート５０のゲート絶縁膜７に接してｎ^＋型エミッタ層３が設けられ、残りの領域にｐ^＋型コンタクト層４が設けられている。ｎ^＋型エミッタ層３およびｐ^＋型コンタクト層４は半導体基体１２０の第１主面の一部を構成している。

【0033】

図４および図５に示されるように、半導体装置２００または半導体装置２０１のＩＧＢＴ領域１０１において、ｎ^－型ドリフト層１の第２主面側に、ｎ^－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型バッファ層１０が設けられている。ｎ型バッファ層１０は、半導体装置２００または半導体装置２０１がオフ状態のときにｐ型チャネルドープ層２から第２主面側に伸びる空乏層がパンチスルーするのを抑制するために設けられる。ｎ型バッファ層１０は、例えば、リンあるいはプロトンを注入して形成してよく、リンおよびプロトンの両方を注入して形成してもよい。ｎ型バッファ層１０のｎ型不純物の濃度は１．０Ｅ＋１２／ｃｍ^３～１．０Ｅ＋１８／ｃｍ^３である。

【0034】

なお、半導体装置２００または半導体装置２０１は、ｎ型バッファ層１０が設けられずに、図４および図５で示したｎ型バッファ層１０の領域にもｎ^－型ドリフト層１が設けられた構成であってもよい。ｎ型バッファ層１０とｎ^－型ドリフト層１とを合わせてドリフト層（第２半導体層）と呼んでもよい。

【0035】

半導体装置２００または半導体装置２０１は、ＩＧＢＴ領域１０１において、ｎ型バッファ層１０の第２主面側に、ｐ型コレクタ層１１が設けられている。すなわち、ｎ^－型ドリフト層１と第２主面との間に、ｐ型コレクタ層１１が設けられている。ｐ型コレクタ層１１は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０Ｅ＋１６／ｃｍ^３～１．０Ｅ＋２０／ｃｍ^３である。ｐ型コレクタ層１１は半導体基体１２０の第２主面の一部を構成している。ｐ型コレクタ層１１は、ＩＧＢＴ領域１０１だけでなく、外周領域１０３にも設けられており、ｐ型コレクタ層１１のうち外周領域１０３に設けられた部分はｐ型終端コレクタ層１１ａ（図６、図７参照）を構成している。また、ｐ型コレクタ層１１は、ＩＧＢＴ領域１０１からダイオード領域１０２に一部がはみ出して設けられてもよい。

【0036】

図４および図５に示されるように、半導体装置２００または半導体装置２０１は、ＩＧＢＴ領域１０１では、半導体基体１２０の第１主面からｐ型チャネルドープ層２を貫通し、ｎ^－型ドリフト層１に達するトレンチが形成されている。トレンチ内にゲート絶縁膜７を介して埋め込みゲート電極８が設けられることでトレンチゲート５０が構成されている。埋め込みゲート電極８は、ゲート絶縁膜７を介してｎ^－型ドリフト層１に対向している。ＩＧＢＴ領域１０１のトレンチゲート５０のゲート絶縁膜７は、ｐ型チャネルドープ層２およびｎ^＋型エミッタ層３に接している。埋め込みゲート電極８にゲート駆動電圧が印加されると、トレンチゲート５０のゲート絶縁膜７に接するｐ型チャネルドープ層２にチャネルが形成される。

【0037】

図４および図５に示すように、ＩＧＢＴ領域１０１のトレンチゲート５０の埋め込みゲート電極８の上には層間絶縁膜９が設けられている。半導体基体１２０の第１主面の層間絶縁膜９が設けられていない領域の上、および層間絶縁膜９の上にはエミッタ電極１３が設けられている。エミッタ電極１３は、ＩＧＢＴ領域１０１においてｎ^＋型エミッタ層３およびｐ^＋型コンタクト層４にオーミック接触し、ｎ^＋型エミッタ層３およびｐ^＋型コンタクト層４と電気的に接続されている。エミッタ電極１３は、例えば、アルミニウムシリコン合金（Ａｌ―Ｓｉ系合金）などのアルミ合金で形成してもよく、アルミ合金で形成した電極上に、無電解めっき、あるいは電解めっきでめっき膜を形成した複数層の金属膜からなる電極であってもよい。無電解めっき、あるいは電解めっきで形成するめっき膜は、例えば、ニッケル（Ｎｉ）めっき膜であってよい。また、隣接する層間絶縁膜９間等の微細な領域であって、エミッタ電極１３では良好な埋め込みが得られない領域がある場合には、エミッタ電極１３よりも埋込性が良好なタングステンを微細な領域に配置して、タングステンの上にエミッタ電極１３を設けてもよい。

【0038】

半導体基体１２０の第１主面の層間絶縁膜９が設けられていない領域の上、および層間絶縁膜９の上にバリアメタルを形成し、当該バリアメタルの上にエミッタ電極１３を設けてもよい（以下、当該バリアメタルをバリアメタル２７とする）。バリアメタル２７は、例えば、チタン（Ｔｉ）を含む導電体であってよく、例えば、窒化チタンであってよく、チタンとシリコン（Ｓｉ）を合金化させたＴｉＳｉであってよい。また、バリアメタル２７を形成する場合、バリアメタル２７は、ｎ^＋型エミッタ層３およびｐ^＋型コンタクト層４にオーミック接触し、ｎ^＋型エミッタ層３およびｐ^＋型コンタクト層４と電気的に接続される。バリアメタル２７とエミッタ電極１３とを合わせてエミッタ電極と呼んでよい。また、ｎ^＋型エミッタ層３などのｎ型の半導体層の上のみにバリアメタル２７を設けてもよい。

【0039】

ｐ型コレクタ層１１の第２主面側には、コレクタ電極１４が設けられる。コレクタ電極１４は、エミッタ電極１３と同様、アルミ合金やアルミ合金とめっき膜とで構成されていてもよい。また、コレクタ電極１４はエミッタ電極１３と異なる構成であってもよい。コレクタ電極１４は、ｐ型コレクタ層１１にオーミック接触し、ｐ型コレクタ層１１と電気的に接続されている。

【0040】

＜Ａ－１－２－２．ダイオード領域の断面構成＞
図４および図５に示すように、ダイオード領域１０２においてもＩＧＢＴ領域１０１と同様に、ｎ^－型ドリフト層１の第２主面側にｎ型バッファ層１０が設けられている。ダイオード領域１０２に設けられるｎ型バッファ層１０は、ＩＧＢＴ領域１０１に設けられるｎ型バッファ層１０と同一の構成である。また、ＩＧＢＴ領域１０１と同じく、ｎ^－型ドリフト層１およびｎ型バッファ層１０を合わせてドリフト層と呼んでもよい。

【0041】

ダイオード領域１０２において、ｎ^－型ドリフト層１の第１主面側には、ｐ型アノード層５が設けられている。ｐ型アノード層５は、ｎ^－型ドリフト層１と第１主面との間に設けられている。ｐ型アノード層５は、ＩＧＢＴ領域１０１のｐ型チャネルドープ層２とｐ型不純物の濃度を同じ濃度にして、ｐ型アノード層５とｐ型チャネルドープ層２とを同時に形成してもよい。また、ｐ型アノード層５のｐ型不純物の濃度を、ＩＧＢＴ領域１０１のｐ型チャネルドープ層２のｐ型不純物の濃度よりも低くして、ダイオード動作時にｎ^－型ドリフト層１に流入する正孔の量を減少させるように構成してもよい。ダイオード動作時にｎ^－型ドリフト層１に流入する正孔の量を減少させることでダイオード動作時のリカバリ損失を低減することができる。

【0042】

図４に示される断面のダイオード領域１０２において、ｐ型アノード層５の第１主面側には、ｐ^＋型コンタクト層６が設けられている。ｐ^＋型コンタクト層６のｐ型不純物の濃度は、ＩＧＢＴ領域１０１のｐ^＋型コンタクト層４のｐ型不純物と同じ濃度としてよく、異なる濃度としてもよい。ｐ^＋型コンタクト層６は半導体基体１２０の第１主面の一部を構成している。なお、ｐ^＋型コンタクト層６は、ｐ型アノード層５よりもｐ型不純物の濃度が高い領域であり、アノード領域のうちｐ型不純物濃度が５．０Ｅ＋１８／ｃｍ^３以上の領域である。また、ｐ型アノード層５はｐ型不純物濃度が５．０Ｅ＋１８／ｃｍ^３より小さい領域である。

【0043】

図４に示されるように、ｐ型アノード層５に欠陥領域１５（第１結晶欠陥領域）が形成されている。欠陥領域１５は、ｐ型アノード層５のうち、ｐ^＋型コンタクト層６の第２主面側でありｐ^＋型コンタクト層６と平面視で重なる領域、に少なくとも設けられている。欠陥領域１５は、ｐ型アノード層５のうちｐ^＋型コンタクト層６の第２主面側の表面と接する領域に設けられてもよいし、ｐ^＋型コンタクト層６の第２主面側の表面であってｐ型アノード層５と接する表面を含み、ｐ型アノード層５およびｐ^＋型コンタクト層６にまたがるように、設けられていてもよい。欠陥領域１５はｐ^＋型コンタクト層６と離間して設けられてもよいが、ｐ^＋型コンタクト層６の第２主面側の表面と接する領域に、またはｐ^＋型コンタクト層６にもまたがって設けられることで、ｎ^－型ドリフト層１に流入する正孔の量がより効果的に抑制される。本実施の形態では、特に、欠陥領域１５とｐ^＋型コンタクト層６とが同じマスクを用いたイオン注入を通して形成され平面視で同じ領域に形成されている場合について説明する。ただし、欠陥領域１５とｐ^＋型コンタクト層６とが平面視で同じ領域に形成されているというのは、＜Ａ－２．製造方法＞で後述するように同一のマスクを用いたイオン注入およびその後の熱処理により実現される程度に同じという意味であり、これらの処理により通常想定されるずれがある場合も、欠陥領域１５とｐ^＋型コンタクト層６とは平面視で同じ領域に形成されていると扱う。

【0044】

ダイオード領域１０２には、ｎ型バッファ層１０の第２主面側に、ｎ^＋型カソード層１２が設けられている。ｎ^＋型カソード層１２は、ｎ^－型ドリフト層１と第２主面との間に設けられている。ｎ^＋型カソード層１２は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０Ｅ＋１６／ｃｍ^３～１．０Ｅ＋２１／ｃｍ^３である。図４、図５で示したように、ｎ^＋型カソード層１２は、ダイオード領域１０２の一部または全部に設けられる。ｎ^＋型カソード層１２は半導体基体１２０の第２主面の一部を構成している。なお、図示していないが、上述のようにｎ^＋型カソード層１２を形成した領域に、さらにｐ型不純物を選択的に注入して、ｎ^＋型カソード層１２を形成した領域の一部をｐ型半導体としてｐ型カソード層を設けてもよい。

【0045】

図４、図５において、半導体装置２００または半導体装置２０１のダイオード領域１０２には、半導体基体１２０の第１主面からｐ型アノード層５を貫通し、ｎ^－型ドリフト層１に達するトレンチが形成されている。ダイオード領域１０２においてもＩＧＢＴ領域１０１と同様、トレンチ内にゲート絶縁膜７を介して埋め込みゲート電極８が設けられることでトレンチゲート５０が構成されている。ダイオード領域１０２の埋め込みゲート電極８はゲート絶縁膜７を介してｎ^－型ドリフト層１に対向している。

【0046】

図４に示すように、ダイオード領域１０２のトレンチゲート５０の埋め込みゲート電極８の上には層間絶縁膜９が設けられている。半導体基体１２０の第１主面の層間絶縁膜９が設けられていない領域の上、および層間絶縁膜９の上にはエミッタ電極１３が設けられている。エミッタ電極１３はｐ^＋型コンタクト層６にオーミック接触し、ｐ^＋型コンタクト層６と電気的に接続されている。また、ダイオード領域１０２のトレンチゲート５０の埋め込みゲート電極８とエミッタ電極１３とは、図４に示される断面とは別の断面において電気的に接続されている。ダイオード領域１０２に設けられるエミッタ電極１３は、ＩＧＢＴ領域１０１に設けられたエミッタ電極１３と連続して形成されている。図４では、ダイオード領域１０２のトレンチゲート５０の埋め込みゲート電極８の上にも層間絶縁膜９が設けられている図を示したが、ダイオード領域１０２のトレンチゲート５０の埋め込みゲート電極８の上には層間絶縁膜９を設けなくてもよい。

【0047】

ダイオード領域１０２においても、ＩＧＢＴ領域１０１同様、半導体基体１２０の第１主面の層間絶縁膜９が設けられていない領域の上、および層間絶縁膜９の上にバリアメタル２７を形成し、バリアメタル２７の上にエミッタ電極１３を設けてもよい。ダイオード領域１０２にバリアメタル２７を設ける場合、当該バリアメタル２７は、ＩＧＢＴ領域１０１に設けてもよいとしたバリアメタル２７と同一の構成であってよい。ダイオード領域１０２にバリアメタル２７を設ける場合、バリアメタル２７は、ｐ^＋型コンタクト層６にオーミック接触し、ｐ^＋型コンタクト層６と電気的に接続される。バリアメタル２７とエミッタ電極１３とを合わせてエミッタ電極と呼んでよい。

【0048】

ｎ^＋型カソード層１２の第２主面側には、コレクタ電極１４が設けられる。エミッタ電極１３と同様、ダイオード領域１０２のコレクタ電極１４は、ＩＧＢＴ領域１０１に設けられたコレクタ電極１４と連続して形成されている。コレクタ電極１４は、ｎ^＋型カソード層１２にオーミック接触し、ｎ^＋型カソード層１２に電気的に接続されている。

【0049】

図５のダイオード領域１０２は、図４のダイオード領域１０２と比べ、ｐ^＋型コンタクト層６が設けられておらず、ｐ型アノード層５が半導体基体１２０の第１主面の一部を構成している点が異なる。つまり、図４で示したｐ^＋型コンタクト層６は、ｐ型アノード層５の第１主面側に選択的に設けられている。その他の点は、図５の断面は、図４の断面と同様である。

【0050】

＜Ａ－１－３．外周領域の構造＞
図６と図７はＲＣ－ＩＧＢＴである本実施の形態の半導体装置の外周領域の構成を示す断面図である。図６は、図１または図２における破線Ｅ－Ｅでの断面図であり、ＩＧＢＴ領域１０１から外周領域１０３にかけての断面図である。また、図７は、図１における破線Ｆ－Ｆでの断面図であり、ダイオード領域１０２から外周領域１０３にかけての断面図である。

【0051】

図６および図７に示すように、半導体装置２００または半導体装置２０１の外周領域１０３は、半導体基体１２０の第１主面と第２主面との間にｎ^－型ドリフト層１を有している。外周領域１０３の第１主面および第２主面は、それぞれＩＧＢＴ領域１０１およびダイオード領域１０２の第１主面および第２主面と同一面である。また、外周領域１０３のｎ^－型ドリフト層１は、それぞれＩＧＢＴ領域１０１およびダイオード領域１０２のｎ^－型ドリフト層１と同一構成であり連続して一体的に形成されている。

【0052】

ｎ^－型ドリフト層１の第１主面側、すなわち半導体基体１２０の第１主面とｎ^－型ドリフト層１との間にｐ型終端ウェル層３１が設けられている。ｐ型終端ウェル層３１は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０Ｅ＋１４／ｃｍ^３～１．０Ｅ＋１９／ｃｍ^３である。ｐ型終端ウェル層３１は、ＩＧＢＴ領域１０１およびダイオード領域１０２が含まれるセル領域を取り囲んで設けられている。ｐ型終端ウェル層３１は複数のリング状に設けられており、ｐ型終端ウェル層３１が設けられる数は、半導体装置２００または半導体装置２０１の耐圧設計によって適宜選択される。また、ｐ型終端ウェル層３１のさらに外縁側にはｎ^＋型チャネルストッパ層３２が設けられており、ｎ^＋型チャネルストッパ層３２はｐ型終端ウェル層３１を取り囲んでいる。

【0053】

ｎ^－型ドリフト層１と半導体基体１２０の第２主面との間には、ｐ型終端コレクタ層１１ａが設けられている。ｐ型終端コレクタ層１１ａは、セル領域に設けられるｐ型コレクタ層１１と連続して一体的に形成されている。従って、ｐ型終端コレクタ層１１ａを含めてｐ型コレクタ層１１と呼んでもよい。また、図１に示した半導体装置２００のようにダイオード領域１０２が外周領域１０３と隣接して設けられる構成では、図７に示すように、ｐ型終端コレクタ層１１ａは、ダイオード領域１０２側の端部が距離Ｕ２だけダイオード領域１０２にはみ出して設けられている。このように、ｐ型終端コレクタ層１１ａをダイオード領域１０２にはみ出して設けることにより、ダイオード領域１０２のｎ^＋型カソード層１２とｐ型終端ウェル層３１との距離を大きくすることができ、ｐ型終端ウェル層３１がダイオードのアノードとして動作するのを抑制することができる。距離Ｕ２は、例えば１００μｍであってよい。

【0054】

半導体基体１２０の第２主面上にはコレクタ電極１４が設けられている。コレクタ電極１４は、ＩＧＢＴ領域１０１およびダイオード領域１０２を含むセル領域から外周領域１０３まで連続して一体的に形成されている。一方、外周領域１０３の半導体基体１２０の第１主面上にはセル領域から連続しているエミッタ電極１３と、エミッタ電極１３とは分離された終端電極１３ａとが設けられる。

【0055】

エミッタ電極１３と終端電極１３ａとは、半絶縁性膜３３を介して電気的に接続されている。半絶縁性膜３３は、例えば、ｓｉｎＳｉＮ（ｓｅｍｉ－ｉｎｓｕｌａｔｉｎｇ Ｓｉｌｉｃｏｎ Ｎｉｔｒｉｄｅ：半絶縁性シリコン窒化膜）であってよい。終端電極１３ａとｐ型終端ウェル層３１およびｎ^＋型チャネルストッパ層３２とは、外周領域１０３の第１主面上に設けられた層間絶縁膜９に形成されたコンタクトホールを介して電気的に接続されている。また、外周領域１０３には、エミッタ電極１３、終端電極１３ａおよび半絶縁性膜３３を覆って終端保護膜３４が設けられている。終端保護膜３４は、例えば、ポリイミドで形成してよい。

【0056】

＜Ａ－１－４．構成のまとめ＞
半導体装置２００または半導体装置２０１は、ＩＧＢＴとダイオードとが共通の半導体基体１２０に形成された半導体装置である。半導体基体１２０は、一方主面および他方主面としての第１主面および第２主面と、ＩＧＢＴが形成されたＩＧＢＴ領域１０１と、ダイオードが形成されたダイオード領域１０２と、を有する。ＩＧＢＴ領域１０１は、半導体基体１２０の第２主面側に設けられたｐ型コレクタ層１１と、ｐ型コレクタ層１１上に設けられたｎ^－型ドリフト層１と、ｎ^－型ドリフト層１よりも半導体基体１２０の第１主面側に設けられたｐ型チャネルドープ層２と、ｐ型チャネルドープ層２上に設けられたｎ^＋型エミッタ層３と、ｎ^＋型エミッタ層３に電気的に接続されたエミッタ電極１３と、ｐ型コレクタ層１１に電気的に接続されたコレクタ電極１４と、を備える。ダイオード領域１０２は、半導体基体１２０の第２主面側に設けられたｎ^＋型カソード層１２と、ｎ^＋型カソード層１２上に設けられたｎ^－型ドリフト層と、ｎ^－型ドリフト層よりも半導体基体１２０の第１主面側に設けられたｐ型アノード層５と、ｐ型アノード層５上に設けられｐ型アノード層５よりもｐ型の不純物濃度が高いｐ^＋型コンタクト層６と、ｐ^＋型コンタクト層６に電気的に接続されたエミッタ電極１３と、ｎ^＋型カソード層１２に電気的に接続されたコレクタ電極１４と、を備える。また、欠陥領域１５が、ｐ型アノード層５のうち、ｐ^＋型コンタクト層６の第２主面側でありｐ^＋型コンタクト層６と平面視で重なる領域、に少なくとも設けられている。

【0057】

半導体装置２００または半導体装置２０１において、ＩＧＢＴ領域１０１では、ｎ^－型ドリフト層１、ｐ型チャネルドープ層２、ｎ^＋型エミッタ層３とゲート絶縁膜７、埋め込みゲート電極８で形成されるｎチャネルＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ、Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）構造が形成されている。さらに、当該ＭＯＳＦＥＴにｐ型コレクタ層１１を含めてＩＧＢＴ構造が形成されている。

【0058】

半導体装置２００または半導体装置２０１において、ダイオード領域１０２では、ｐ型アノード層５とｐ^＋型コンタクト層６、ｎ^－型ドリフト層１およびｎ^＋型カソード層１２でダイオード構造が形成されている。

【0059】

また、半導体装置２００または半導体装置２０１は以下の特徴を有する。

【0060】

第１の特徴は、欠陥領域１５は、ダイオード領域１０２に形成されたｐ型アノード層５の領域のうちｐ^＋型コンタクト層６の第２主面側でありｐ^＋型コンタクト層６と平面視で重なる領域、に設けられていることである。さらに、欠陥領域１５とｐ^＋型コンタクト層６とは平面視で同じ領域に形成されている。欠陥領域１５の存在は、加速した電子を試料に照射した際に生じる発光であるカソードルミネセンスから物性を評価するカソードルミネセンス法により確認することができる。

【0061】

第２の特徴は、欠陥領域１５はＡｒ（アルゴン）、Ｎ（窒素）、Ｈ（水素）、Ｈｅ（ヘリウム）のいずれかの軽イオンを含み、アルゴン、窒素、ヘリウム、水素のいずれかのイオン注入で形成された結晶欠陥領域であることである。

【0062】

第３の特徴は、欠陥領域１５はｐ^＋型コンタクト層６を表面に選択的に形成する工程で、同じマスクを用いて形成されることである。

【0063】

第４の特徴は、欠陥領域１５は、ｐ^＋型コンタクト層６またはｐ型アノード層５の中のｐ型の不純物濃度が１．０Ｅ＋１６／ｃｍ^３以上の領域に形成されていることである。

【0064】

第５の特徴は、第１主面において、ｐ型アノード層５とｐ^＋型コンタクト層６はトレンチゲート５０の長手方向に交互に形成されており、ｐ型アノード層５とｐ^＋型コンタクト層６を合わせた領域の平面視での面積に対する、ｐ^＋型コンタクト層６の平面視での面積（つまりは、欠陥領域１５の面積）の割合が、２０％以上に設定されていることである。

【0065】

第６の特徴は、欠陥領域１５は、少なくとも、ダイオード領域１０２のうちＩＧＢＴ領域１０１に接する領域を含むように形成されていることである。例えば、欠陥領域１５は、少なくとも、ダイオード領域１０２のうちＩＧＢＴ領域１０１からの平面視での距離が半導体基体の厚さよりも小さい領域に、形成されている。

【0066】

＜Ａ－２．製造方法＞
半導体装置２００または半導体装置２０１の製造方法の一例について説明する。以下では図３に示されたＡ－Ａ線における断面（図４）を想定して説明する。図３に示されたＢ－Ｂ線における断面（図５）の構造も、図１５から図１７に至る工程で当該断面に欠陥領域１５とｐ^＋型コンタクト層６が形成されないことを除けば、図３に示されたＡ－Ａ線における断面と同様に形成される。

【0067】

まず、図８に示すようにｎ^－型ドリフト層１を構成する半導体基板を準備する。半導体基板がシリコン基板である場合を想定して説明するが、ＳｉＣ基板等であってもよい。半導体基板には、例えば、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法で作製された、いわゆるＦＺウエハや、ＭＣＺ（Ｍａｇｎｅｔｉｃ ｆｉｅｌｄ ａｐｐｌｉｅｄ Ｃｚｏｃｈｒａｌｓｋｉ）法で作製された、いわゆるＭＣＺウエハ、を用いてよく、半導体基板はｎ型不純物を含むｎ型ウエハであってよい。半導体基板に含まれるｎ型不純物の濃度は、作製される半導体装置の耐圧によって適宜選択され、例えば、耐圧が１２００Ｖの半導体装置では、半導体基板を構成するｎ^－型ドリフト層１の比抵抗が４０～１２０Ω・ｃｍ程度となるようにｎ型不純物の濃度が調整される。図８に示すように、半導体基板を準備する工程では、半導体基板の全体がｎ^－型ドリフト層１となっているが、このような半導体基板の第１主面側または第２主面側から、ｐ型あるいはｎ型の不純物イオンを注入し、その後熱処理などによって半導体基板内に拡散させることで、ｐ型あるいはｎ型の半導体層を形成し、半導体装置２００または半導体装置２０１は製造される。

【0068】

図８に示すように、ｎ^－型ドリフト層１を構成する半導体基板は、ＩＧＢＴ領域１０１およびダイオード領域１０２になる領域を備えている。また、図示しないがＩＧＢＴ領域１０１およびダイオード領域１０２になる領域の周囲には外周領域１０３となる領域を備えている。以下では、半導体装置２００または半導体装置２０１のＩＧＢＴ領域１０１およびダイオード領域１０２の構成の製造方法について主として説明するが、半導体装置２００または半導体装置２０１の外周領域１０３については周知の製造方法により作製してよい。例えば、外周領域１０３に耐圧保持構造としてｐ型終端ウェル層３１を有するＦＬＲを形成する場合、半導体装置２００または半導体装置２０１のＩＧＢＴ領域１０１およびダイオード領域１０２を加工する前にｐ型不純物イオンを注入して形成してもよく、半導体装置２００または半導体装置２０１のＩＧＢＴ領域１０１あるいはダイオード領域１０２にｐ型不純物をイオン注入する際に同時にｐ型不純物イオンを注入して形成してもよい。

【0069】

次に、図９に示すように、半導体基板の第１主面側からボロンなどのｐ型不純物を注入してｐ型チャネルドープ層２およびｐ型アノード層５を形成する。ｐ型チャネルドープ層２およびｐ型アノード層５は、半導体基板内に不純物イオンを注入した後、熱処理により不純物イオンを拡散させることで形成される。ｎ型不純物およびｐ型不純物は、半導体基板の第１主面上にマスク処理を施した後イオン注入されるため、半導体基板の第１主面側に選択的に形成される。ｐ型チャネルドープ層２およびｐ型アノード層５は、ＩＧＢＴ領域１０１およびダイオード領域１０２に形成され、外周領域１０３でｐ型終端ウェル層３１に接続される。なお、マスク処理とは、半導体基板上にレジストを塗布し、写真製版技術を用いてレジストの所定の領域に開口を形成し、開口を介して半導体基板の所定の領域にイオン注入を施したり、エッチングを施したりするために、半導体基板上にマスクを形成する処理を言う。

【0070】

ｐ型チャネルドープ層２およびｐ型アノード層５は、同時にｐ型不純物をイオン注入して形成してもよい。この場合、ｐ型チャネルドープ層２とｐ型アノード層５の深さやｐ型不純物濃度は同じとなり同一の構成となる。また、マスク処理によりｐ型チャネルドープ層２とｐ型アノード層５とに別々にｐ型不純物をイオン注入することで、ｐ型チャネルドープ層２とｐ型アノード層５の深さやｐ型不純物濃度を異ならせてもよい。

【0071】

また、別の断面において形成されるｐ型終端ウェル層３１は、ｐ型アノード層５と同時にｐ型不純物をイオン注入して形成してもよい。この場合、ｐ型終端ウェル層３１とｐ型アノード層５との深さやｐ型不純物濃度は同じとなり同一の構成とすることが可能である。また、ｐ型終端ウェル層３１とｐ型アノード層５とを同時にｐ型不純物をイオン注入して形成して、ｐ型終端ウェル層３１とｐ型アノード層５とのｐ型不純物濃度を異なる濃度とすることも可能である。この場合、いずれか一方または双方のマスクをメッシュ状のマスクとして、開口率を変更すれば良い。

【0072】

また、マスク処理によりｐ型終端ウェル層３１とｐ型アノード層５とに別々にｐ型不純物をイオン注入することで、ｐ型終端ウェル層３１およびｐ型アノード層５の深さやｐ型不純物濃度を異ならせてもよい。

【0073】

ｐ型終端ウェル層３１、ｐ型チャネルドープ層２、およびｐ型アノード層５に同時にｐ型不純物をイオン注入して形成してもよい。

【0074】

次に、図１０に示すように、マスク処理によりＩＧＢＴ領域１０１のｐ型チャネルドープ層２の第１主面側に選択的にｎ型不純物を注入してｎ^＋型エミッタ層３を形成する。注入するｎ型不純物は、例えば、ヒ素またはリンであってよい。

【0075】

次に、図１１に示すように、半導体基板の第１主面側からｎ^＋型エミッタ層３およびｐ型チャネルドープ層２とｐ型アノード層５を貫通し、ｎ^－型ドリフト層１に達するトレンチ５１を形成する。ＩＧＢＴ領域１０１において、ｎ^＋型エミッタ層３を貫通するトレンチ５１は、側壁がｎ^＋型エミッタ層３の一部を構成する。トレンチ５１は、半導体基板上にＳｉＯ_２などの酸化膜を堆積させた後、マスク処理によってトレンチ５１を形成する部分の酸化膜に開口を形成し、開口を形成した酸化膜をマスクとして半導体基板をエッチングすることで形成してよい。図１１では，ＩＧＢＴ領域１０１とダイオード領域１０２とでトレンチ５１のピッチを同じにして形成しているが、ＩＧＢＴ領域１０１とダイオード領域１０２とでトレンチ５１のピッチを異ならせてもよい。トレンチ５１のピッチおよび平面視におけるパターンは、マスク処理のマスクパターンにより適宜変更することができる。

【0076】

次に、図１２に示すように、酸素を含む雰囲気中で半導体基板を加熱してトレンチ５１の内壁および半導体基板の第１主面に酸化膜を形成する。ここでトレンチ５１の内壁に形成された酸化膜がトレンチゲート５０のゲート絶縁膜７であり、半導体基板の第１主面に形成された酸化膜が酸化膜９０である。酸化膜９０は後の工程で除去される。

【0077】

次に、図１３に示すように、内壁にゲート絶縁膜７を形成したトレンチ５１内に、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などによってｎ型またはｐ型の不純物をドープしたポリシリコンを堆積させて、埋め込みゲート電極８を形成する。

【0078】

次に、半導体基板の第１主面に形成された酸化膜９０を除去する。

【0079】

次に、図１４に示すように、当該ＩＧＢＴ領域１０１に選択的に不純物イオンを注入し、熱処理により不純物イオンを拡散させることで、ｐ^＋型コンタクト層４を形成する。不純物イオンを注入する際は、マスク処理によりｐ^＋型コンタクト層４に対応する領域を除いてマスクを形成しておく。

【0080】

次に、ｐ^＋型コンタクト層４を形成する際に用いたマスクを取り除いた後、マスク処理によりダイオード領域１０２のｐ^＋型コンタクト層６に対応する領域以外を覆うフォトレジスト１６を形成する。

【0081】

次に、図１５に示すように、フォトレジスト１６をマスクとして用いてイオン注入を行い、ダイオード領域１０２のｐ^＋型コンタクト層６に対応する領域にｐ型不純物を導入し、ｐ型不純物導入領域１７を形成する。

【0082】

次に、図１６に示すように、ｐ型不純物導入領域１７を形成する際に用いたのと同一のフォトレジスト１６を用いて、ｐ型不純物導入領域１７より深い位置に、アルゴン、窒素、ヘリウム、水素のいずれかの元素を導入し、結晶欠陥導入領域１８を形成する。窒素は、ＳｉＣ等の素材ではｎ型の半導体層を形成するのに用いられるが、ここで想定しているシリコン素材の半導体基板に対しては結晶欠陥層を形成するのに用いられる。

【0083】

次に、図１７に示すように、フォトレジスト１６を除去し、熱処理により、ダイオード領域１０２のアノード領域の構造を形成することができる。

【0084】

本実施の形態では、欠陥領域１５を形成するために、アルゴン、窒素、ヘリウム、水素のいずれかを用いている。これらの元素は一般的なイオン注入機で注入が可能であり、これらの元素を用いることで安価に欠陥領域１５を形成することができる。

【0085】

次に、図１８に示すように、トレンチゲート５０の埋め込みゲート電極８上に層間絶縁膜９を形成する。層間絶縁膜９は、例えば、ＳｉＯ_２であってよい。また、層間絶縁膜９は、埋め込みゲート電極８以外の上も含め半導体基板上に堆積された後、マスク処理により不要な部分が取り除かれコンタクトホールが形成される。

【0086】

次に、図１９に示すように、半導体基板の第１主面および層間絶縁膜９上にエミッタ電極１３を形成する。半導体基板の第１主面および層間絶縁膜９上にバリアメタルを形成し、当該バリアメタルの上にエミッタ電極１３を形成してもよい。当該バリアメタルは、窒化チタンをＰＤＶ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）やＣＶＤによって製膜することで形成される。

【0087】

エミッタ電極１３は、例えば、スパッタリングや蒸着などのＰＶＤによってアルミシリコン合金（Ａｌ－Ｓｉ系合金）を、半導体基板の第１主面および層間絶縁膜９上に堆積させて形成してよい。また、形成したアルミシリコン合金の上に、無電解めっきや電解めっきでニッケル合金（Ｎｉ合金）をさらに形成してエミッタ電極１３としてもよい。エミッタ電極１３をめっきで形成すると、エミッタ電極１３として厚い金属膜を容易に形成することができるので、エミッタ電極１３の熱容量を増加させて耐熱性を向上させることができる。なお、ＰＶＤでアルミシリコン合金からなるエミッタ電極１３を形成した後に、めっき処理でニッケル合金をさらに形成する場合、ニッケル合金を形成するためのめっき処理は半導体基板の第２主面側の加工を行った後に実施してもよい。

【0088】

次に、図２０に示すように半導体基板の第２主面側を研削し、半導体基板を設計した厚さに薄板化する。図２０では、半導体基板を構成するｎ^－型ドリフト層１が薄板化されている。研削後の半導体基板の厚さは、例えば、８０μｍ～２００μｍであってよい。

【0089】

次に、図２１に示すように、半導体基板の第２主面側からｎ型不純物を注入しｎ型バッファ層１０を形成する。さらに、半導体基板の第２主面側からｐ型不純物を注入しｐ型コレクタ層１１を形成する。ｎ型バッファ層１０は、ＩＧＢＴ領域１０１、ダイオード領域１０２および外周領域１０３に形成してよく、ＩＧＢＴ領域１０１またはダイオード領域１０２のみに形成してもよい。

【0090】

ｎ型バッファ層１０は、例えば、リンイオンを注入して形成してよい。また、プロトンを注入して形成してよい。さらに、プロトンとリンの両方を注入して形成してよい。プロトンは比較的低い加速エネルギーで半導体基板の第２主面から深い位置にまで注入することができる。また、加速エネルギーを変えることでプロトンを注入する深さを比較的容易に変更することができる。このため、ｎ型バッファ層１０をプロトンで形成する際に、加速エネルギーを変更しながら複数回注入すると、リンで形成するよりも半導体基板の厚さ方向に幅が広いｎ型バッファ層１０を形成することができる。

【0091】

また、リンはプロトンに比較してｎ型不純物としての活性化率を高くすることができるので、リンでｎ型バッファ層１０を形成することにより、薄板化した半導体基板であってもより確実に空乏層がパンチスルーするのを抑制することができる。半導体基板をより一層薄板化するには、プロトンとリンの両方を注入してｎ型バッファ層１０を形成するのが好ましく、この際には、プロトンはリンよりも第２主面から深い位置に注入される。

【0092】

ｐ型コレクタ層１１は、例えば、ボロンを注入して形成してよい。ｐ型コレクタ層１１は、外周領域１０３にも形成され、外周領域１０３のｐ型コレクタ層１１がｐ型終端コレクタ層１１ａとなる。半導体基板の第２主面側からイオン注入した後に、第２主面にレーザーを照射してレーザーアニールすることで、注入したボロンが活性化しｐ型コレクタ層１１が形成される。この際、半導体基板の第２主面から比較的浅い位置に注入されたｎ型バッファ層１０のためのリンも同時に活性化される。一方、プロトンは３８０℃～４２０℃といった比較的低いアニール温度で活性化されるので、プロトンを注入した後はプロトンの活性化のための工程以外で、半導体基板全体が３８０℃～４２０℃より高い温度にならないように留意する必要がある。レーザーアニールは、半導体基板の第２主面近傍のみを高温にできるため、プロトンを注入した後であってもｎ型不純物やｐ型不純物の活性化に用いることができる。

【0093】

次に、図２２に示すように、ダイオード領域１０２にｎ^＋型カソード層１２を形成する。ｎ^＋型カソード層１２は、例えば、リンを注入して形成してよい。ｎ^＋型カソード層１２を形成するためのｎ型不純物の注入量は、ｐ型コレクタ層１１を形成するためのｐ型不純物の注入量より多い。図２２では、第２主面からのｐ型コレクタ層１１とｎ^＋型カソード層１２の深さを同じに示しているが、ｎ^＋型カソード層１２の深さはｐ型コレクタ層１１の深さ以上である。ｎ^＋型カソード層１２が形成される領域は、ｐ型不純物が注入された領域にｎ型不純物を注入してｎ型半導体にする必要があるので、ｎ^＋型カソード層１２が形成される領域の全てで、注入されたｎ型不純物の濃度をｐ型不純物の濃度より高くする。

【0094】

次に、図４に示すように、半導体基板の第２主面上にコレクタ電極１４を形成する。コレクタ電極１４は、第２主面のＩＧＢＴ領域１０１、ダイオード領域１０２および外周領域１０３の全面に亘って形成される。また、コレクタ電極１４は、半導体基板であるｎ型ウエハの第２主面の全面に亘って形成してよい。コレクタ電極１４は、スパッタリングや蒸着などのＰＶＤによって、アルミシリコン合金（Ａｉ－Ｓｉ系合金）やチタン（Ｔｉ）などを堆積させて形成してよく、アルミシリコン合金、チタン、ニッケルあるいは金など複数の金属を積層させて形成してもよい。さらには、ＰＶＤで形成した金属膜上に無電解めっきや電解めっきでさらに金属膜を形成してコレクタ電極１４としてもよい。

【0095】

以上のような工程により半導体装置２００または半導体装置２０１は作製される。半導体装置２００または半導体装置２０１は、１枚のｎ型ウエハにマトリクス状に複数作製されるので、レーザーダイシングやブレードダイシングにより個々の半導体装置２００または半導体装置２０１に切り分けることで半導体装置２００または半導体装置２０１は完成する。

【0096】

＜Ａ－３．動作＞
本実施の形態の半導体装置２００または半導体装置２０１ではｐ型アノード層５とｐ^＋型コンタクト層６、ｎ^－型ドリフト層１およびｎ^＋型カソード層１２でダイオードが形成されている。ダイオードのオン状態は、対となるＩＧＢＴがオフの状態で、エミッタ電極１３がコレクタ電極１４より電位が高い状態である。ダイオードのオン状態では、ｎ^－型ドリフト層１に、ｐ型アノード層５とｐ^＋型コンタクト層６で構成されるアノード領域から正孔が流入し、ｎ^＋型カソード層１２で構成されるカソード領域から電子が流入することで、導電率変調が起こりダイオードの導通状態になる。

【0097】

本実施の形態では、欠陥領域１５がｐ型アノード層５のうちｐ^＋型コンタクト層６の下側の部分に形成されており、ｐ^＋型コンタクト層６からｎ^－型ドリフト層１に流入する正孔は欠陥領域１５を通過することになる。この欠陥領域１５で正孔が再結合をするため、ｎ^－型ドリフト層１に流入する正孔は少なくなる。このため、導電率変調の程度が下がり、ダイオードの導通状態でアノード領域近傍のキャリア濃度は欠陥領域１５が無い場合に比べて低くなる。

【0098】

次にこの状態からダイオードがリカバリ状態を通して遮断状態に移行する際の動作について説明する。ダイオードがオンの状態から、エミッタ電極１３がコレクタ電極１４より電位が低くなり、対となるＩＧＢＴがオン状態に代わると、ｎ^－型ドリフト層１の正孔がｐ型アノード層５とｐ^＋型コンタクト層６からエミッタ電極１３に抜けてゆき、電子がｎ^＋型カソード層１２からコレクタ電極１４に抜けてゆく。ダイオードが遮断状態になるためには過剰キャリアを排出する必要があり、過剰キャリアが多いと、排出される過剰キャリアが増える分だけ逆回復電流が増え、逆回復ピーク電流(Ｉｒｒ)やリカバリ損失(Ｅｒｒ)も多くなる。

【0099】

本実施の形態では、前述のように、欠陥領域１５が無い場合と比べ、ダイオードのオン状態でアノード領域近傍のキャリア濃度が低い。そのため、従来例より、ダイオード動作における逆回復ピーク電流(Ｉｒｒ)やリカバリ損失(Ｅｒｒ)を下げることができる。

【0100】

次にＩＧＢＴの動作について説明する。ＩＧＢＴのオン状態は、埋め込みゲート電極８およびコレクタ電極１４がエミッタ電極１３より高い電位であり、対となるダイオードが遮断状態である。ＩＧＢＴのオン状態では、ｎ^－型ドリフト層１に、ｐ型コレクタ層１１から正孔が流入し、ｎ^＋型エミッタ層３から電子が流入し、導電率変調が起こる。コレクタ電極１４がエミッタ電極１３より高い電位のまま、埋め込みゲート電極８がエミッタ電極１３より低い電位になると、ｎ^＋型エミッタ層３、ｐ型チャネルドープ層２、ｎ^－型ドリフト層１で形成されるＭＯＳチャネルが閉じ、ｎ^－型ドリフト層１の過剰キャリアが、正孔はエミッタ電極１３から、電子はコレクタ電極１４から排出されることでＩＧＢＴのオフ状態に移行する。

【0101】

ＲＣ－ＩＧＢＴである本実施の形態の半導体装置２００または半導体装置２０１では、ＩＧＢＴ領域１０１とダイオード領域１０２が隣り合って形成されている。このため、ダイオード領域１０２の近傍に形成されているＩＧＢＴ領域１０１に対応するｐ型コレクタ層１１からの電流は、ＩＧＢＴ領域１０１のｎ^－型ドリフト層１を通ってエミッタ電極１３に流れる成分に加え、一部はダイオード領域１０２内部のｎ^－型ドリフト層１を通ってエミッタ電極１３に流れる成分を含み、ＩＧＢＴ動作時で導電率変調を起こした状態ではダイオード領域１０２内部にも過剰キャリアが存在する状態となる。

【0102】

このダイオード領域１０２内部の過剰キャリアも排出しないとＩＧＢＴのオフ状態へ移行できないため、ダイオード領域１０２内部の過剰キャリアは、ＩＧＢＴ動作時のターンオフ損失の悪化や、ＩＧＢＴ領域１０１のうちダイオード領域１０２近傍部分に電流集中することによる逆バイアス安全動作領域（Ｒｅｖｅｒｓｅ Ｂｉａｓ Ｓａｆｅ Ｏｐｅｒａｔｉｎｇ Ａｒｅａ、ＲＢＳＯＡ）の悪化という問題が生じる原因となる。

【0103】

本実施の形態では、上述の＜Ａ－１－４＞の第６の特徴の通り、ダイオード領域１０２のうちＩＧＢＴ領域に接する領域に欠陥領域１５が形成されていることから過剰キャリアがダイオード領域１０２に流れやすくなり、電流を分散してＩＧＢＴ領域１０１のうちダイオード領域１０２近傍部分への電流集中を抑制することができ、ＩＧＢＴ動作時のターンオフ損失の悪化やＲＢＳＯＡの悪化という問題を抑制することができる。

【0104】

欠陥領域１５はｐ型アノード層５とｐ^＋型コンタクト層６の中で、ｐ型の不純物濃度が概ね１．０Ｅ＋１６／ｃｍ^３以上の部位に形成するのが効果的である。

【0105】

欠陥領域１５は少数キャリアの再結合中心となるため電流経路に形成することが好ましいが、ダイオードのオフ時（耐圧保持時）に空乏層が欠陥領域１５に到達するとリーク電流が増加する問題が起こる。このため、耐圧保持時に空乏層が到達しない領域に欠陥領域１５を形成するのが効果的である。耐圧保持時に空乏層が到達しない領域はアノード領域の深さと濃度分布に依存するが、ｐ型の不純物濃度が１．０Ｅ＋１６／ｃｍ^３以下の領域を含まないように欠陥領域１５を形成することで、耐圧保持時に空乏層が欠陥領域１５に到達することを抑制できる。これにより、耐圧保持時のリーク電流を抑え、かつ、リカバリ電流を効果的に低減することができる。

【0106】

本実施の形態におけるダイオード領域１０２におけるｐ^＋型コンタクト層６の面積比率とダイオード動作時のリカバリピーク電流（Ｉｒｒ）の関係をシミュレーションで検証した結果を図２３に示す。ダイオード領域１０２におけるｐ^＋型コンタクト層６の面積比率は、ダイオード領域１０２のｐ^＋型コンタクト層６の平面視での面積の、ダイオード領域１０２のｐ型アノード層５およびｐ^＋型コンタクト層６を合わせた領域の平面視での面積に対する比率である。

【0107】

図２３中の条件１と条件２は本実施の形態において欠陥領域１５の欠陥密度を変えたものであり、条件２は条件１より欠陥密度が高く、条件１より欠陥領域１５で再結合する確率が高くなっている。条件１と条件２において、欠陥領域１５は、ｐ^＋型コンタクト層６には設けられず、ｐ型アノード層５のうち、ｐ^＋型コンタクト層６の第２主面側でありｐ^＋型コンタクト層６と平面視で同じ領域、に、ｐ^＋型コンタクト層６の第２主面側表面と接して設けられている。また、図２３中の比較例は条件１または条件２から欠陥領域１５を無くしたものである。つまり、図２３に示される条件１と条件２と比較例は、ｐ^＋型コンタクト層６の面積比率が同じであれば、欠陥領域１５以外の構成は同じであり、特に、ｐ型アノード層５とｐ^＋型コンタクト層６の配置は同じである。図２３に示されるシミュレーションでは、ｐ^＋型コンタクト層６はトレンチゲート５０の延伸方向に沿って延伸している構成とし、条件１と条件２も、図６９に示される比較例のように、ｐ^＋型コンタクト層６のトレンチゲート５０の延伸方向と垂直な方向の幅を変えることでｐ^＋型コンタクト層６の面積比率を変更したが、トレンチゲート５０の延伸方向の幅を変えても同様な結果になると考えられる。

【0108】

前述の通り、本実施の形態ではｐ^＋型コンタクト層６と平面視で同じ領域に欠陥領域１５が形成されている。つまり、欠陥領域１５は理想的にはｐ^＋型コンタクト層６と平面視で重なる領域にのみ形成されている。このため、流入効率が高い部分からの正孔の流入を効率的に抑えることができる。平面視でｐ^＋型コンタクト層６と重ならずｐ型アノード層５のみと重なる部分には欠陥領域１５が形成されていないため、順方向電圧降下Ｖｆの増加を抑えつつ、電流の流れやすさの面内の均一性を上げることができる。

【0109】

図２３からわかる通り、条件１と２の違いによらず、本実施の形態の構成であれば、欠陥領域１５により、ｐ^＋型コンタクト層６の面積比率が同じ比較例に比べてリカバリピーク電流（Ｉｒｒ）を下げることができ、これによりリカバリ損失を下げることができる。ｐ^＋型コンタクト層６の面積比率（欠陥領域１５の面積比率）が２０％以上あれば、概ね同一面積比率の従来例に比べてリカバリピーク電流（Ｉｒｒ）を５％以上低減できる効果がみられる結果となっている。

【0110】

さらに、条件２ではｐ^＋型コンタクト層６の面積比率(欠陥領域１５の面積比率)が高まるほどリカバリピーク電流（Ｉｒｒ）とリカバリ損失(Ｅｒｒ)を下げることができる結果が得られている。条件２では、欠陥領域１５が無い場合に到達できる最小の損失（図２３中でｐ^＋型コンタクト層６の面積比率が０％の場合の損失）より損失を下げることができることが分かる。

【0111】

つまり、欠陥領域１５が無い場合には、リカバリ損失を低減するためにｐ^＋型コンタクト層６の面積を減らすと、副作用としてオーミック抵抗の増大による順方向電圧降下の増大が発生していたが、本実施の形態では欠陥領域１５によりオーミック抵抗を増大させることなくリカバリ損失の低減を実現できるため、リカバリ損失と順方向電圧降下の間のトレードオフの関係を改善できる。

【0112】

さらに、条件２のように欠陥領域１５の欠陥密度を高くすれば、ｐ^＋型コンタクト層６と欠陥領域１５の面積比率を増やすことで、オーミック抵抗の低減を実現でき、かつ、リカバリ電流やリカバリ損失の低減を実現できる。

【0113】

＜Ａ－４．効果＞
以上のように、本実施の形態の半導体装置２００または半導体装置２０１では、ｐ型アノード層５部分のうちｐ^＋型コンタクト層６と平面視で重なる部分に欠陥領域１５が形成されている。欠陥領域１５が形成されている領域はダイオードのオン状態における通電経路に当たり、欠陥領域１５が形成されていることにより、ダイオードのオン状態でｐ^＋型コンタクト層６からｎ^－型ドリフト層１に流入する正孔の量を低減できるため、ダイオードのリカバリ電流の低減とリカバリ損失の低減が実現できる。

【0114】

欠陥領域１５はアルゴン、窒素、ヘリウム、水素のいずれかを含み、一般的なイオン注入機を用いて安価に半導体装置２００または半導体装置２０１を製造できる。

【0115】

さらに、欠陥領域１５を形成するためのイオン注入では、ｐ^＋型コンタクト層６を形成するためのイオン注入で用いるものと同じマスクを用いることができるため、工程数の増加を最小限にとどめ、欠陥領域１５を形成することができる。

【0116】

欠陥領域１５はｐ型アノード層５のうちｐ型不純物の濃度が１．０Ｅ＋１６／ｃｍ^３以下の領域を含まないように形成されている。ダイオードのオン状態での電流経路であって、かつ、ダイオードの遮断状態で空乏層が到達しない領域、に欠陥領域１５が形成されているため、ダイオードの遮断状態でのリーク電流の増大を抑えつつ、リカバリ損失を低減できる。

【0117】

さらに、ｐ型アノード層５とｐ^＋型コンタクト層６を合わせた領域の平面視での面積に対する、ｐ^＋型コンタクト層６および欠陥領域１５の平面視での面積の割合が、２０％以上に設定されており、アノード領域とエミッタ電極１３との間のオーミック抵抗を低減させつつ、ダイオードのリカバリ損失を、欠陥領域１５が無い場合より低減することが可能である。

【0118】

＜Ｂ．実施の形態２＞
＜Ｂ－１．構成＞
本実施の形態のストライプ型のＲＣ－ＩＧＢＴである半導体装置２００ｂの平面図は図１に示される。本実施の形態のアイランド型のＲＣ－ＩＧＢＴである半導体装置２０１ｂの平面図は図２に示される。図１に示した半導体装置２００ｂまたは図２に示した半導体装置２０１ｂにおける破線８２で囲まれた領域を拡大して示した拡大平面図は図３に示される。

【0119】

図２４は、半導体装置２００ｂまたは半導体装置２０１ｂの、図３に示されたＡ－Ａ線における断面図である。図２５は、半導体装置２００ｂまたは半導体装置２０１ｂの、図３に示されたＢ－Ｂ線における断面図である。

【0120】

本実施の形態では、実施の形態１の半導体装置２００または半導体装置２０１と比べ、欠陥領域１５が無く、代わりに、図２４に示されるように、ｐ^＋型コンタクト層６の第２主面側に、ｎ型半導体層１９（第８半導体層）が形成されている。つまり、ｐ型アノード層５の第１主面側の表面上に選択的にｎ型半導体層１９が形成されており、ｎ型半導体層１９の第１主面側の表面上にｐ^＋型コンタクト層６が形成されている。ｎ型半導体層１９とｐ^＋型コンタクト層６とは平面視で同じ領域に形成されている。これらの点を除けば、半導体装置２００ｂまたは半導体装置２０１ｂの構成は、半導体装置２００または半導体装置２０１とそれぞれ同様である。ただし、本実施の形態では、アノード領域においてｎ型半導体層１９の第１主面側の領域がｎ型半導体層１９の第２主面側の領域よりもｐ型の不純物濃度が高ければ、ｎ型半導体層１９の第１主面側をｐ^＋型コンタクト層６、ｎ型半導体層１９の第２主面側をｐ型アノード層５と思ってよい。

【0121】

本実施の形態では、＜Ｂ－２．製造方法＞で説明するように、ｎ型半導体層１９は、ｐ型の領域にｎ型の不純物を導入し、全体としてｎ型の領域となるように形成されている。ｎ型半導体層１９が全体としてｎ型になっていることは、走査型静電容量顕微鏡法（ＳＣＭ、Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）または広がり抵抗測定法（ＳＲＰ、Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ Ｐｒｏｆｉｌｅｒ）により判定できる。

【0122】

＜Ｂ－２．製造方法＞
図２６～図２９に本実施の形態の製造方法の一例を示す。

【0123】

図２６は、図２４に対応する断面の製造工程図であり、実施の形態１の図１４と同じである。

【0124】

図２６の状態から、マスク処理によりダイオード領域１０２の一部以外をフォトレジスト１６で覆い、ダイオード領域１０２の当該一部にｎ型不純物を導入する（図２７）。本実施の形態では、リン、または、ヒ素を導入することで、ｎ型不純物導入領域２０を形成する。

【0125】

さらに、その次の工程では、同一のフォトレジスト１６で半導体基板が部分的に被覆されている状態で、ｎ型不純物導入領域２０より浅い位置に、ｐ型不純物を導入し、ｐ型不純物導入領域１７を形成する（図２８）。

【0126】

次の工程では、フォトレジスト１６を除去し、熱処理を行うことで、ｐ型不純物導入領域１７をｐ^＋型コンタクト層６に、ｎ型不純物導入領域２０をｎ型半導体層１９とし、ダイオード領域１０２の構造を形成することができる（図２９）。

【0127】

本実施の形態の半導体装置の製造方法におけるｐ型不純物導入領域１７とｎ型不純物導入領域２０の形成は一般的なイオン注入機を用いたイオン注入で行うことができ、安価にｐ型不純物導入領域１７とｎ型不純物導入領域２０を形成できる。

【0128】

また、ｐ型不純物導入領域１７を形成する際とｎ型不純物導入領域２０を形成する際とで同じマスクを用いることができるため、ｎ型不純物導入領域２０を形成することによるコストの増加を抑えられる。

【0129】

図２９以降の工程は実施の形態１の図１７以降の工程と同様のため、省略する。

【0130】

＜Ｂ－３．動作＞
本実施の形態の半導体装置２００ｂまたは半導体装置２０１ｂにおいては、ｐ型アノード層５とｐ^＋型コンタクト層６、ｎ^－型ドリフト層１およびｎ^＋型カソード層１２でダイオード構造が形成されており、ダイオードの導通状態ではｐ型アノード層５とｐ^＋型コンタクト層６から正孔がｎ^－型ドリフト層１に流入する。

【0131】

ｎ型半導体層１９はｐ^＋型コンタクト層６からｎ^－型ドリフト層１へ流れる電流の経路上に形成されている。ｎ型半導体層１９は、ｐ^＋型コンタクト層６からｎ^－型ドリフト層１へ流れる正孔への電位的なバリア層として働き、また、正孔はｎ型半導体層１９で再結合するため、ｎ^－型ドリフト層１へ流入する正孔は少なくなる。このため、導電率変調の程度が下がり、ダイオードの導通状態でアノード領域近傍のキャリア濃度は、ｎ型半導体層１９が無い場合に対して低くなる。

【0132】

本実施の形態では前述のようにダイオードの導通状態でアノード領域近傍のキャリア濃度はｎ型半導体層１９が無い場合に対して低くなるよう設計されているため、ｎ型半導体層１９が無い場合と比べ、ｐ^＋型コンタクト層６の面積比率を減らさずに、リカバリ動作時のリカバリピーク電流の低減や、リカバリ損失の低減の効果を得ることができる。このように、ｎ型半導体層１９により、リカバリ損失と順方向電圧降下の間のトレードオフの関係を改善できる。

【0133】

ダイオードの遮断状態でのリーク電流の増加を防ぐため、ｎ型半導体層１９は耐圧保持時に空乏層が到達しない領域が望ましい。ｎ型半導体層１９がｐ型アノード層５のうちｐ型の不純物濃度が１．０Ｅ＋１６／ｃｍ^３以下の領域を含まないように、ｎ型半導体層１９を形成すればよい。

【0134】

また、ｐ^＋型コンタクト層６の平面視での面積（つまりは、ｎ型半導体層１９の面積）の割合が２０％以上に設定されていることで、十分にリカバリ損失を低減できる。

【0135】

＜Ｃ．実施の形態３＞
＜Ｃ－１．構成＞
本実施の形態のストライプ型のＲＣ－ＩＧＢＴである半導体装置２００ｃの平面図は図１に示される。本実施の形態のアイランド型のＲＣ－ＩＧＢＴである半導体装置２０１ｃの平面図は図２に示される。図１に示した半導体装置２００ｃまたは図２に示した半導体装置２０１ｃにおける破線８２で囲まれた領域を拡大して示した拡大平面図は図３に示される。

【0136】

図３０は、半導体装置２００ｃまたは半導体装置２０１ｃの、図３に示されたＡ－Ａ線における断面図である。図３１は、半導体装置２００ｃまたは半導体装置２０１ｃの、図３に示されたＢ－Ｂ線における断面図である。

【0137】

本実施の形態の半導体装置２００ｃまたは半導体装置２０１ｃでは、アノード領域のうち、ｐ^＋型コンタクト層６と平面視で重なる部分に欠陥領域１５を形成するのに加え、ｐ^＋型コンタクト層６と平面視で重ならない部分にも欠陥領域２１を形成する。欠陥領域２１を形成する点を除けば、半導体装置２００ｃまたは半導体装置２０１ｃの構成は、半導体装置２００または半導体装置２０１とそれぞれ同じである。

【0138】

以下では欠陥領域１５と欠陥領域２１を合わせた領域（第１結晶欠陥領域）が平面視でｐ型アノード層５の全体を占めるとして説明するが、平面視でｐ型アノード層５の部分的な領域を占めていてもよい。例えば、欠陥領域２１は、平面視で、ｐ型アノード領域でｐ^＋型コンタクト層６と平面視で重ならない部分のうち一部のみを占めていてもよい。

【0139】

＜Ｃ－２．製造方法＞
本実施の形態の半導体装置の製造方法の一例について図３２から図３７を参照して説明する。

【0140】

図３２から図３４は、Ａ－Ａ断面およびＢ－Ｂ断面で共通である。

【0141】

図３２までの製造工程は、実施の形態１の図１４までと比べ、ｐ型アノード層５が形成されていない点が異なる。この違いは、マスク処理により実現できる。その他は実施の形態１の図１４までと同様である。

【0142】

図３２の状態から、マスク処理によりダイオード領域１０２の一部以外をフォトレジスト１６で覆い、ダイオード領域１０２の当該一部にｐ型不純物を導入し、ｐ型不純物導入領域２２を形成する（図３３）。

【0143】

次に、同一のフォトレジスト１６で半導体基板が部分的に被覆されている状態で、ｐ型不純物導入領域２２より深い位置に、アルゴン、窒素、ヘリウム、水素のいずれかの元素を導入し、結晶欠陥導入領域１８を形成する（図３４）。

【0144】

その次の工程では、フォトレジスト１６を除去し、熱処理により、ｐ型不純物導入領域２２の不純物を拡散させｐ型アノード層５を形成する（Ａ－Ａ断面：図３５、Ｂ－Ｂ断面：図３６）。

【0145】

その後、一般的なマスク処理、イオン注入技術、および、拡散技術を用いて、ダイオード領域１０２にｐ^＋型コンタクト層６を選択的に形成する。これにより、Ａ－Ａ断面は図３７に示される状態になる。Ｂ－Ｂ断面は図３６の状態のままである。

【0146】

図３６以降の工程は実施の形態１の図１７以降の工程と同様のため、省略する。

【0147】

＜Ｃ－３．動作＞
本実施の形態の半導体装置２００ｃまたは半導体装置２０１ｃの動作は、実施の形態１の半導体装置２００または半導体装置２０１と同様である。つまり、半導体装置２００ｃまたは半導体装置２０１ｃでは、ダイオードのオン状態でｎ^－型ドリフト層１に流入する正孔の量を欠陥領域１５および欠陥領域２１により減少させることで、オーミック抵抗を増大させずにダイオード動作における逆回復ピーク電流(Ｉｒｒ)やリカバリ損失(Ｅｒｒ)を下げることができ、リカバリ損失と順方向電圧降下のトレードオフを改善できる。

【0148】

本実施の形態ではダイオード領域１０２のエミッタ電極１３とｎ^－型ドリフト層１の間の電流経路すべてが欠陥領域１５または欠陥領域２１を通過するため、実施の形態１よりダイオードのオン状態の順方向電圧降下（Ｖｆ）が高くなる半面、リカバリ損失は低減される。実施の形態１と本実施の形態を用途に応じて使い分けすることができる。

【0149】

欠陥領域１５および欠陥領域２１をｐ型の不純物濃度が１．０Ｅ＋１６／ｃｍ^３以下の領域を含まないように形成することで、耐圧保持時に空乏層が欠陥領域１５および欠陥領域２１に到達することを抑制して耐圧時のリーク電流を抑制し、かつ、リカバリ電流を低減することができる。

【0150】

また、本実施の形態では実施の形態１と比べ欠陥領域２１が新たに形成されており、ダイオード領域１０２のエミッタ電極１３とｎ^－型ドリフト層１の間の電流経路すべてが欠陥領域１５または欠陥領域２１を通過する。そのため、欠陥領域１５の欠陥密度を図２３中の条件１または条件２での欠陥領域１５の欠陥密度とし、ｐ^＋型コンタクト層６が配置された面積比率を２０％以上に設定すれば、欠陥領域１５および欠陥領域２１が無い場合に比べて５％以上リカバリ損失を低減することができる。さらに、ｐ^＋型コンタクト層６の面積比率を適切に設定することで、ダイオード領域１０２のアノード領域のオーミック抵抗が増大するのを防ぐことができる。

【0151】

＜Ｄ．実施の形態４＞
＜Ｄ－１．構成＞
本実施の形態のストライプ型のＲＣ－ＩＧＢＴである半導体装置２００ｄの平面図は図１に示される。本実施の形態のアイランド型のＲＣ－ＩＧＢＴである半導体装置２０１ｄの平面図は図２に示される。図１に示した半導体装置２００ｄまたは図２に示した半導体装置２０１ｄにおける破線８２で囲った領域を拡大して示した拡大平面図は図３に示される。

【0152】

図３８は、半導体装置２００ｄまたは半導体装置２０１ｄの、図３に示されたＡ－Ａ線における断面図である。図３９は、半導体装置２００ｄまたは半導体装置２０１ｄの、図３に示されたＢ－Ｂ線における断面図である。

【0153】

本実施の形態は、ＩＧＢＴ領域１０１のｐ型チャネルドープ層２のうちｐ^＋型コンタクト層４の第２主面側の部分に欠陥領域２３（第２結晶欠陥領域）が形成されている点が実施の形態１の場合と異なる。本実施の形態は、その他の点は、実施の形態１と同様である。例えば、本実施の形態における欠陥領域１５の配置は、実施の形態１の欠陥領域１５の配置と同じである。

【0154】

欠陥領域２３は、ｐ型チャネルドープ層２のうちｐ^＋型コンタクト層４の第２主面側であって平面視でｐ^＋型コンタクト層４と重なる領域に、少なくとも形成されている。欠陥領域２３は、ｐ型チャネルドープ層２の一部に設けられｐ^＋型コンタクト層４と離間して設けられていてもよいし、ｐ型チャネルドープ層２のうちｐ^＋型コンタクト層４の第２主面側の表面と接する領域に設けられていてもよいし、ｐ^＋型コンタクト層４の第２主面側の表面であってｐ型チャネルドープ層２とを含みｐ型チャネルドープ層２とｐ^＋型コンタクト層４にまたがるよう設けられていてもよい。本実施の形態では、欠陥領域２３とｐ^＋型コンタクト層４とは平面視で同じ領域に形成されている。

【0155】

＜Ｄ－２．製造方法＞
本実施の形態の半導体装置の製造方法の一例について説明する。

【0156】

図４０は、ＩＧＢＴ領域１０１とダイオード領域１０２のＡ－Ａ断面の製造工程図である。実施の形態１同様に図１３までの工程を行い、酸化膜９０を除去することで、図４０の状態が得られる。

【0157】

図４０の状態から、マスク処理により、ＩＧＢＴ領域１０１でｐ^＋型コンタクト層４を形成する領域と、ダイオード領域１０２でｐ^＋型コンタクト層６を形成する領域を除いてフォトレジスト１６で覆い、ＩＧＢＴ領域１０１とダイオード領域１０２の一部にｐ型不純物を導入し、ｐ型不純物導入領域１７を形成する（図４１）。

【0158】

次に、同一のフォトレジスト１６で半導体基板が部分的に被覆されている状態で、ｐ型不純物導入領域１７より深い位置に、アルゴン、窒素、ヘリウム、水素のいずれかの元素を導入し、結晶欠陥導入領域１８を形成する（図４２）。

【0159】

その次の工程では、フォトレジスト１６を除去し、熱処理により、ｐ型不純物導入領域１７をｐ^＋型コンタクト層４またはｐ^＋型コンタクト層６とし、ＩＧＢＴ領域１０１およびダイオード領域１０２のアノード領域の構造を形成する（図４３）。

【0160】

図４３以降の工程は実施の形態１の図１７以降の工程と同様のため、省略する。

【0161】

本実施の形態では、欠陥領域１５および欠陥領域２３の形成に、アルゴン、窒素、ヘリウム、水素のいずれかを用いている。これらの元素は一般的なイオン注入機で注入が可能であり、安価に欠陥領域を形成することができる。

【0162】

さらに、本実施の形態では、ｐ^＋型コンタクト層４とｐ^＋型コンタクト層６を同じイオン注入プロセスを通して形成し、さらに、欠陥領域１５と欠陥領域２３を同じイオン注入プロセスを通して形成する。また、ｐ^＋型コンタクト層４およびｐ^＋型コンタクト層６を形成するためのイオン注入と、欠陥領域１５および欠陥領域２３を形成するためのイオン注入とで、同一のフォトレジスト１６を用いる。これらにより、本実施の形態では、コストの増加を抑えて、必要な機能を実現することができる。

【0163】

＜Ｄ－３．動作＞
本実施の形態のダイオード領域１０２の構造は実施の形態１の場合と同じため、ダイオード領域１０２に注目した動作の説明については割愛し、ＩＧＢＴ領域１０１と関連する動作について説明する。

【0164】

ＩＧＢＴ領域１０１はエミッタ電極１３およびコレクタ電極１４とつながっているため、ｐ型チャネルドープ層２、ｐ^＋型コンタクト層４、ｎ^－型ドリフト層１およびｎ^＋型カソード層１２で寄生のダイオードが形成される。このため，ダイオードのオン状態でｐ型チャネルドープ層２およびｐ^＋型コンタクト層４からｎ^－型ドリフト層１に流入する正孔は、ダイオード動作時に素子全体のリカバリ損失を増加させる１要因となりえる。

【0165】

本実施の形態では、欠陥領域２３は、ｐ型チャネルドープ層２のうちｐ^＋型コンタクト層４の第２主面側であって平面視でｐ^＋型コンタクト層４と重なる領域に、少なくとも形成されている。欠陥領域２３は、高濃度の不純物層であるｐ^＋型コンタクト層４からｎ^－型ドリフト層１に正孔が流れ込む経路上に位置しているため、ダイオード動作時のオン状態においてＩＧＢＴ領域１０１のｐ型チャネルドープ層２近傍のｎ^－型ドリフト層１のキャリア濃度を低下させる効果がある。このため、実施の形態１でダイオード動作時のリカバリ損失を低減できると説明したのと同様に、ｐ型チャネルドープ層２、ｐ^＋型コンタクト層４、ｎ^－型ドリフト層１およびｎ^＋型カソード層１２で形成される寄生のダイオードのリカバリ損失を低減でき、総合的に半導体装置２００ｄまたは半導体装置２０１ｄ全体のダイオード動作のリカバリ損失を低減できる。

【0166】

リーク電流を抑制するためには、実施の形態１の場合同様、欠陥領域１５と欠陥領域２３をｐ型の不純物濃度が１．０Ｅ＋１６／ｃｍ^３以下の領域を含まないように形成するのが効果的である。

【0167】

また、ｐ^＋型コンタクト層６と欠陥領域１５の面積比率とリカバリ損失の低減の関係などについては、実施の形態１と同じ条件で実施の形態１と同じかそれ以上の効果が得られるため、詳細は割愛する。

【0168】

以上のように、本実施の形態では、ダイオード領域１０２において、欠陥領域１５は、ｐ型アノード層５のうち、ｐ^＋型コンタクト層６の第２主面側でありｐ^＋型コンタクト層６と平面視で重なる領域、に設けられている。このように欠陥領域１５を形成することで、アノード領域とエミッタ電極１３の間のオーミック抵抗の上昇を伴わずに、ｎ^－型ドリフト層１に流入する正孔を減らすことができ、これにより、リカバリ損失を低減することができる。また、ダイオード動作時のリカバリ損失と順方向電圧降下の間のトレードオフの関係を改善できる。

【0169】

さらに、同様に、ｐ型チャネルドープ層２のうちｐ^＋型コンタクト層４の第２主面側の部分に欠陥領域２３が形成されているので、ＩＧＢＴ領域１０１とダイオード領域１０２にまたがって形成される寄生ダイオ―ドによるリカバリ損失を抑制することができ、ダイオード動作時のリカバリ損失と順方向電圧降下の間のトレードオフの関係を改善できる。より効率的に寄生ダイオ―ドによるリカバリ損失を抑制するために、欠陥領域２３は、ダイオード領域１０２からの平面視での距離が半導体基体の厚さよりも小さい領域に形成されていることが望ましい。

【0170】

また、欠陥領域２３が、ｐ^＋型コンタクト層４と平面視で重なる領域のみに形成されていれば、ＩＧＢＴのオン状態の特性に与える影響を抑えつつ、寄生ダイオ―ドによるリカバリ損失を抑制できる。

【0171】

＜Ｅ．実施の形態５＞
＜Ｅ－１．構成＞
本実施の形態のストライプ型のＲＣ－ＩＧＢＴである半導体装置２００ｅの平面図は図１に示される。本実施の形態のアイランド型のＲＣ－ＩＧＢＴである半導体装置２０１ｅの平面図は図２に示される。図１に示した半導体装置２００ｅまたは図２に示した半導体装置２０１ｅにおける破線８２で囲った領域を拡大して示した拡大平面図は図３に示される。

【0172】

図４４は、半導体装置２００ｅまたは半導体装置２０１ｅの、図３に示されたＡ－Ａ線における断面図である。図４５は、半導体装置２００ｅまたは半導体装置２０１ｅの、図３に示されたＢ－Ｂ線における断面図である。

【0173】

本実施の形態の半導体装置２００ｅまたは半導体装置２０１ｅでは、ＩＧＢＴ領域１０１のｐ型チャネルドープ層２のうち、欠陥領域２３が形成されている領域は、ｐ^＋型コンタクト層４およびｎ^＋型エミッタ層３と平面視で重なる領域全体に、つまりｐ型チャネルドープ層２の面内方向の全体に渡る。また、欠陥領域２３はｐ^＋型コンタクト層４の第２主面側の表面であってｐ型チャネルドープ層２と接する表面を含み、ｐ型チャネルドープ層２およびｐ^＋型コンタクト層４にまたがるように形成されている。その他の点は、実施の形態３の半導体装置２００ｃまたは半導体装置２０１ｃと同様である。つまり、本実施の形態では、平面視において、欠陥領域２３、欠陥領域１５、欠陥領域２１を合わせた領域は、ｐ型チャネルドープ層２全体およびｐ型アノード層５全体と重なる。

【0174】

＜Ｅ－２．製造方法＞
本実施の形態の半導体装置の製造方法の一例について説明する。

【0175】

図４６は、ＩＧＢＴ領域１０１とダイオード領域１０２のＡ－Ａ断面の製造工程図である。図４７は、ＩＧＢＴ領域１０１とダイオード領域１０２のＢ－Ｂ断面の製造工程図である。実施の形態１と同様に図１３までの工程を行い、ｐ^＋型コンタクト層４を形成する際に同時にＡ－Ａ断面のｐ^＋型コンタクト層６を形成することで、図４６および図４７の状態が得られる。

【0176】

次に、マスク処理によりトレンチゲート５０を覆うフォトレジスト１６を形成し、イオン注入によりアルゴン、窒素、ヘリウム、水素のいずれかの元素を導入し、欠陥領域２３、欠陥領域１５、欠陥領域２１を形成する（Ａ－Ａ断面：図４８、Ｂ－Ｂ断面：図４９）。

【0177】

図４８、図４９以降の工程は実施の形態１の図１７以降の工程と同様のため、省略する。

【0178】

＜Ｅ－３．動作＞
本実施の形態の半導体装置２００ｅまたは半導体装置２０１ｅの構成は、実施の形態１、３、および４を組み合わせた構成である。ダイオード動作時に、ダイオード領域１０２のダイオードの電流経路と、ＩＧＢＴ領域１０１とダイオード領域１０２にまたがって存在する寄生ダイオードの電流経路は欠陥領域２３、欠陥領域１５、欠陥領域２１のいずれかを通る。このため、オーミック抵抗の上昇を伴わずにダイオード動作時のリカバリ損失を低減することが可能となる。また、これにより、順方向電圧降下Ｖｆとリカバリ損失との間のトレードオフを改善できる。

【0179】

＜Ｆ．実施の形態６＞
＜Ｆ－１．構成＞
本実施の形態のストライプ型のＲＣ－ＩＧＢＴである半導体装置２００ｆの平面図は図１に示される。本実施の形態のアイランド型のＲＣ－ＩＧＢＴである半導体装置２０１ｆの平面図は図２に示される。図１に示した半導体装置２００ｆまたは図２に示した半導体装置２０１ｆにおける破線８２で囲まれた領域を拡大して示した拡大平面図は図５０に示される。

【0180】

図５１は、半導体装置２００ｆまたは半導体装置２０１ｆの、図５０に示されたＧ－Ｇ線における断面図である。図５２は、半導体装置２００ｆまたは半導体装置２０１ｆの、図５０に示されたＨ－Ｈ線における断面図である。

【0181】

図５０、図５１、図５２において、境界セル領域１０５は、ダイオード領域１０２のうちＩＧＢＴ領域１０１と接する部分のユニットセルの領域である。標準セル領域１０６は、ダイオード領域１０２のうち、境界セル領域１０５以外の領域を指す。ユニットセルは、トレンチゲート５０により区切られたそれぞれの領域を指す。

【0182】

本実施の形態では、ｐ^＋型コンタクト層４と平面視で同じ領域に、ｐ^＋型コンタクト層４とｐ型チャネルドープ層２にまたがって欠陥領域２３が形成されている。また、ｐ^＋型コンタクト層６と平面視で同じ領域に、ｐ^＋型コンタクト層６とｐ型アノード層５にまたがって、欠陥領域１５が形成されている。

【0183】

本実施の形態では、図５０に示されるように、境界セル領域１０５でのｐ^＋型コンタクト層６の面積比率が、標準セル領域１０６でのｐ^＋型コンタクト層６の面積比率よりも高い。

【0184】

ダイオード領域の中のある領域でのｐ^＋型コンタクト層６の面積比率は、当該領域の中でのｐ^＋型コンタクト層６の平面視での面積の、当該領域の中でのｐ型アノード層５およびｐ^＋型コンタクト層６を合わせた領域の平面視での面積に対する比率である。同様に、ダイオード領域の中のある領域での欠陥領域１５の面積比率は、当該領域の中での欠陥領域１５の平面視での面積の、当該領域の中でのｐ型アノード層５およびｐ^＋型コンタクト層６を合わせた領域の平面視での面積に対する比率である。

【0185】

本実施の形態では、欠陥領域１５は、ｐ^＋型コンタクト層６と平面視で同じ領域に形成されている場合を想定しているので、ダイオード領域の中のある領域でのｐ^＋型コンタクト層６の面積比率は、当該ある領域での欠陥領域１５の面積比率ともみなすことができる。つまり、本実施の形態では、図５０に示されるように、境界セル領域１０５での欠陥領域１５の面積比率が、標準セル領域１０６での欠陥領域１５の面積比率よりも高い。

【0186】

さらに、境界セル領域１０５での欠陥領域１５は、図２３で示した実施の形態１の条件２の場合のように、ｐ^＋型コンタクト層６および欠陥領域１５の面積が増えるほどリカバリピーク電流が下がるような条件に設定されている。例えば、境界セル領域１０５と標準セル領域１０６の欠陥領域１５の欠陥密度は、両方とも、図２３で示した条件２のように設定されている。また、例えば、境界セル領域１０５の欠陥領域１５の欠陥密度は、図２３で示した条件２のように設定されている一方、標準セル領域１０６の欠陥領域１５の欠陥密度は、図２３で示した条件１のように設定されていて、境界セル領域１０５の欠陥領域１５の欠陥密度は、標準セル領域１０６の欠陥領域１５の欠陥密度より高い。

【0187】

以上説明した、ｐ^＋型コンタクト層６および欠陥領域１５の平面視での配置と、欠陥領域１５の欠陥濃度の条件と、以外の点は、本実施の形態の半導体装置２００ｆまたは半導体装置２０１ｆの構成は、実施の形態４の半導体装置２００ｄまたは半導体装置２０１ｄの構成と同様である。

【0188】

＜Ｆ－２．製造方法＞
半導体装置２００ｆまたは半導体装置２０１ｆの製造方法は、半導体装置２００ｄまたは半導体装置２０１ｄの製造方法と同様である。本実施の形態のｐ^＋型コンタクト層６および欠陥領域１５の配置は、マスク処理の写真製版時のパターンニング位置を変えることで実現できる。

【0189】

＜Ｆ－３．動作＞
境界セル領域１０５は、隣接する標準セル領域１０６と比べ、欠陥領域１５の面積比率が高く、ダイオードのリカバリ損失が低いように設定されている。

【0190】

さらに、標準セル領域１０６にくらべて、境界セル領域１０５とその近辺のＩＧＢＴ領域１０１では、ダイオードのオン状態で、ｐ型アノード層５近傍の過剰キャリアが少なくなる。このため、ＩＧＢＴ領域１０１とダイオード領域１０２にまたがる寄生ダイオードの経路で流れるリカバリ電流を抑えることができる。過剰キャリアは必ずしも寄生ダイオードにより注入されたものとは限らないが、寄生ダイオードの経路で流れるリカバリ電流による損失を単に寄生ダイオードのリカバリ損失と呼ぶ。寄生ダイオードは経路が長く損失も大きいため、寄生ダイオードのリカバリ損失を抑えることで、素子全体のリカバリ損失を効果的に抑えることができる。

【0191】

本実施の形態では境界セル領域１０５を１つのユニットセルで形成しているが、ＩＧＢＴ領域１０１に近い側の複数のユニットセルで境界セル領域１０５を形成し、境界セル領域１０５の欠陥領域１５の面積比率を高くしてもよい。この場合、さらに効果的に、寄生ダイオードの経路で流れるリカバリ電流を抑え、リカバリ損失を低減することができる。

【0192】

＜Ｇ．実施の形態７＞
＜Ｇ－１．構成＞
本実施の形態のストライプ型のＲＣ－ＩＧＢＴである半導体装置２００ｇの平面図は図１に示される。本実施の形態のアイランド型のＲＣ－ＩＧＢＴである半導体装置２０１ｇの平面図は図２に示される。図１に示した半導体装置２００ｇまたは図２に示した半導体装置２０１ｇにおける破線８２で囲まれた領域を拡大して示した拡大平面図は図５３に示される。

【0193】

図５４は、半導体装置２００ｇまたは半導体装置２０１ｇの、図５３に示されたＩ－Ｉ線における断面図である。図５５は、半導体装置２００ｇまたは半導体装置２０１ｇの、図５３に示されたＪ－Ｊ線における断面図である。

【0194】

図５３、図５４、図５５において、境界セル領域１０７は、ＩＧＢＴ領域１０１のユニットセルのうち、ダイオード領域１０２との境界にあるユニットセルの領域である。また、標準セル領域１０８は、ＩＧＢＴ領域１０１のうち境界セル領域１０７以外の領域である。

【0195】

本実施の形態では、ｐ^＋型コンタクト層４と平面視で同じ領域に、ｐ^＋型コンタクト層４とｐ型チャネルドープ層２にまたがって欠陥領域２３が形成されている。また、ｐ^＋型コンタクト層６と平面視で同じ領域に、ｐ^＋型コンタクト層６とｐ型アノード層５にまたがって、欠陥領域１５が形成されている。

【0196】

半導体装置２００ｇまたは半導体装置２０１ｇのＩＧＢＴ領域１０１では、図５３に示されるように、第１主面において、ｎ^＋型エミッタ層３とｐ^＋型コンタクト層４が、トレンチゲート５０の延伸方向に交互に配置されている。ｎ^＋型エミッタ層３とｐ^＋型コンタクト層４は、本実施の形態においても実施の形態１から６と同様に配置されていてもよい。つまり、ｎ^＋型エミッタ層３とｐ^＋型コンタクト層４はそれぞれトレンチゲート５０の延伸方向に延伸し、ｎ^＋型エミッタ層３はトレンチゲート５０のゲート絶縁膜７と接して、ｐ^＋型コンタクト層４はトレンチゲート５０のゲート絶縁膜７と離間して設けられていてもよい。また、実施の形態１から６においても、本実施の形態のように、ｎ^＋型エミッタ層３とｐ^＋型コンタクト層４が、トレンチゲート５０の延伸方向に交互に配置されていてもよい。

【0197】

本実施の形態の半導体装置２００ｇまたは半導体装置２０１ｇは、図５３に示されるように、境界セル領域１０７でのｐ^＋型コンタクト層４の面積比率が、標準セル領域１０８でのｐ^＋型コンタクト層４の面積比率よりも高い。また、境界セル領域１０７での欠陥領域２３の面積比率が、標準セル領域１０８での欠陥領域２３の面積比率よりも高い。

【0198】

ＩＧＢＴ領域の中のある領域でのｐ^＋型コンタクト層４の面積比率は、当該領域の中でのｐ^＋型コンタクト層４の平面視での面積の、当該領域の中でのｎ^＋型エミッタ層３およびｐ^＋型コンタクト層４を合わせた領域の平面視での面積に対する比率である。

【0199】

また、ＩＧＢＴ領域の中のある領域での欠陥領域２３の面積比率は、当該領域の中での欠陥領域２３の平面視での面積の、当該領域の中でのｐ型チャネルドープ層２およびｎ^＋型エミッタ層３およびｐ^＋型コンタクト層４を合わせた領域の平面視での面積に対する比率である。

【0200】

＜Ｇ－２．製造方法＞
半導体装置２００ｇまたは半導体装置２０１ｇは、実施の形態６の半導体装置２００ｆまたは半導体装置２０１ｆと同様に製造できる。実施の形態６との違いは、マスク処理の写真製版時のパターンニング位置を変えることで実現できるため、詳細な説明を省略する。

【0201】

＜Ｇ－３．動作＞
境界セル領域１０７内部に形成される寄生のダイオードは、ｎ^＋型カソード層１２に近いため、標準セル領域１０８内部に形成される寄生のダイオードと比べ、素子全体におけるリカバリ損失悪化への影響が大きい。

【0202】

本実施の形態では、リカバリ損失悪化への影響が大きい境界セル領域１０７は、標準セル領域１０８と比べて欠陥領域２３の面積比率が高く、リカバリ損失が抑制されやすいような設定となっている。このため、寄生ダイオードによるリカバリ損失が効果的に抑制され、結果として素子全体のリカバリ損失を効果的に下げることができる。

【0203】

本実施の形態では境界セル領域１０７を１つのユニットセルで形成しているが、ダイオード領域１０２に近い側の複数のユニットセルで境界セル領域１０７を形成し、境界セル領域１０７の欠陥領域２３の面積比率を高くしてもよい。この場合、さらに効果的に寄生ダイオードによるリカバリ損失を低減することができる。

【0204】

＜Ｈ．実施の形態８＞
＜Ｈ－１．構成＞
本実施の形態のストライプ型のＲＣ－ＩＧＢＴである半導体装置２００ｈの平面図は図１に示される。本実施の形態のアイランド型のＲＣ－ＩＧＢＴである半導体装置２０１ｈの平面図は図２に示される。図１に示した半導体装置２００ｈまたは図２に示した半導体装置２０１ｈにおける破線８２で囲まれた領域を拡大して示した拡大平面図は図５６に示される。

【0205】

図５７は、半導体装置２００ｈまたは半導体装置２０１ｈの、図５６に示されたＫ－Ｋ線における断面図である。図５８は、半導体装置２００ｈまたは半導体装置２０１ｈの、図５６に示されたＬ－Ｌ線における断面図である。

【0206】

本実施の形態の特徴の１つは、実施の形態６と実施の形態７の特徴を組み合わせたものであり、境界セル領域１０５の欠陥領域１５の面積比率が標準セル領域１０６の欠陥領域１５の配置面積比率より高く、境界セル領域１０７の欠陥領域２３の面積比率が標準セル領域１０８の欠陥領域２３の面積比率より高い、というものである。

【0207】

本実施の形態の特徴のもう一つの特徴は、図５７または図５８に示すように、ｐ型コレクタ層１１とｎ^＋型カソード層１２の境界が、ＩＧＢＴ領域１０１とダイオード領域１０２の境界よりもダイオード領域１０２側に距離Ｕ１だけ寄っていることである。このように、ｐ型コレクタ層１１をダイオード領域１０２にはみ出して設けることにより、ダイオード領域１０２のｎ^＋型カソード層１２とＩＧＢＴ領域１０１のトレンチゲート５０との距離を大きくすることができる。これにより、ダイオードのオン動作時にＩＧＢＴ領域１０１の埋め込みゲート電極８にゲート駆動電圧が印加された場合であっても、ＩＧＢＴ領域１０１のトレンチゲート５０に隣接して形成されるチャネルからｎ^＋型カソード層１２に電流が流れるのを抑制することができる。距離Ｕ１は、例えば１００μｍであってよい。なお、ＲＣ－ＩＧＢＴである半導体装置２００ｈまたは半導体装置２０１ｈの用途によっては、距離Ｕ１がゼロまたは１００μｍより小さい距離であってもよい。また、他の実施の形態においても同様に、用途に応じて距離Ｕ１を設定してよい。

【0208】

＜Ｈ－２．製造方法＞
半導体装置２００ｈまたは半導体装置２０１ｈは、実施の形態６の半導体装置２００ｆまたは半導体装置２０１ｆ、もしくは、実施の形態７の半導体装置２００ｇまたは半導体装置２０１ｇ、と同様に製造できる。実施の形態６または実施の形態７との違いは、表面と裏面形成時の写真製版時のパターンニング位置を変えることで実現できるため、詳細な説明は省略する。

【0209】

＜Ｈ－３．動作＞
本実施の形態では、境界セル領域１０５の欠陥領域１５の面積比率が標準セル領域１０６の欠陥領域１５の配置面積比率より高く、境界セル領域１０７の欠陥領域２３の面積比率が標準セル領域１０８の欠陥領域２３の面積比率より高いように設定されており、素子のダイオード動作時において、境界セル領域１０５，１０７全体の過剰キャリア密度が大きく下がる。これにより、ＩＧＢＴ領域１０１とダイオード領域１０２にまたがって、特に境界セル領域１０５とダイオード領域１０２にまたがって形成されている寄生ダイオードのリカバリ損失が下がる。このため，素子全体のリカバリ損失を下げることができる。

【0210】

さらに、本実施の形態では、ｐ型コレクタ層１１とｎ^＋型カソード層１２の境界が、ＩＧＢＴ領域１０１とダイオード領域１０２の境界よりもダイオード領域１０２側に寄って配置されていることから、ＩＧＢＴ領域１０１の寄生ダイオードのアノード領域（ｐ型チャネルドープ層２）とｎ^＋型カソード層１２の距離が大きくなる。実効的にｎ^－型ドリフト層１が厚くなるのと同じ効果があり、ＩＧＢＴ領域１０１とダイオード領域１０２にまたがる寄生ダイオードの領域近傍の過剰キャリア濃度が減少する。このため、寄生ダイオードのリカバリ損失がさらに低減する。

【0211】

＜Ｉ．実施の形態９＞
本実施の形態のストライプ型のＲＣ－ＩＧＢＴである半導体装置２００ｉの平面図は図１に示される。本実施の形態のアイランド型のＲＣ－ＩＧＢＴである半導体装置２０１ｉの平面図は図２に示される。図１に示した半導体装置２００ｉまたは図２に示した半導体装置２０１ｉにおける破線８２で囲まれた領域を拡大して示した拡大平面図は図３に示される。

【0212】

図５９は、半導体装置２００ｉまたは半導体装置２０１ｉの、図３に示されたＡ－Ａ線における断面図である。図６０は、半導体装置２００ｉまたは半導体装置２０１ｉの、図３に示されたＢ－Ｂ線における断面図である。

【0213】

半導体装置２００ｉまたは半導体装置２０１ｉは、欠陥領域１５が、ｐ型アノード層５のうちｐ^＋型コンタクト層６の第２主面側でありｐ^＋型コンタクト層６と平面視で重なる領域、に設けられている点は、実施の形態１の半導体装置２００または半導体装置２０１と同じである。一方、半導体装置２００ｉまたは半導体装置２０１ｉでは、欠陥領域１５が設けられている領域は、平面視において、ｐ^＋型コンタクト層６と平面視で重なる領域の全体ではなく一部分である。また、欠陥領域１５はｐ^＋型コンタクト層６と平面視で重なる領域にのみ形成されている。その他の点は、半導体装置２００ｉまたは半導体装置２０１ｉは、半導体装置２００または半導体装置２０１と同様である。

【0214】

半導体装置２００ｉまたは半導体装置２０１ｉにおいても、欠陥領域１５で正孔が再結合するため、ダイオード動作時のオン状態においてｎ^－型ドリフト層１に流入する正孔の数は欠陥領域１５が無い場合と比べ少なくなり、リカバリ損失を低減できる。

【0215】

＜Ｊ．実施の形態１０＞
本実施の形態のストライプ型のＲＣ－ＩＧＢＴである半導体装置２００ｊの平面図は図１に示される。本実施の形態のアイランド型のＲＣ－ＩＧＢＴである半導体装置２０１ｊの平面図は図２に示される。図１に示した半導体装置２００ｊまたは図２に示した半導体装置２０１ｊにおける破線８２で囲まれた領域を拡大して示した拡大平面図は図３に示される。

【0216】

図６１は、半導体装置２００ｊまたは半導体装置２０１ｊの、図３に示されたＡ－Ａ線における断面図である。図６２は、半導体装置２００ｊまたは半導体装置２０１ｊの、図３に示されたＢ－Ｂ線における断面図である。

【0217】

本実施の形態は、ＣＳＴＢＴ（登録商標、Ｃａｒｒｉｅｒ Ｓｔｏｒｅｄ Ｔｒｅｎｃｈ－Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：キャリア蓄積型バイポーラトランジスタ）と呼ばれるデバイスに、実施の形態１の構成を組み合わせたものである。

【0218】

ＣＳＴＢＴにおいては、ｐ型チャネルドープ層２の第２主面側、ｐ型チャネルドープ層２とｎ^－型ドリフト層１の間に、ｎ型キャリアストア層２５が形成されている。ＣＳＴＢＴは、ｎ型キャリアストア層２５を有する構造により、ＩＧＢＴのオン状態での定常損失を下げることができるデバイスである。

【0219】

ｎ型キャリアストア層２５を有することを除けば、半導体装置２００ｊまたは半導体装置２０１ｊは、実施の形態１の半導体装置２００または半導体装置２０１と同じ構造である。

【0220】

本実施の形態においても、欠陥領域１５が、ｐ型アノード層５のうち、ｐ^＋型コンタクト層６の第２主面側でありｐ^＋型コンタクト層６と平面視で重なる領域、に少なくとも設けられていることで、実施の形態１と同じく、ダイオードのリカバリ特性を改善することができる。オーミック抵抗を増大させることなくリカバリ損失の低減を実現できるため、リカバリ損失と順方向電圧降下の間のトレードオフの関係を改善できる。

【0221】

＜Ｋ．実施の形態１１＞
本実施の形態のストライプ型のＲＣ－ＩＧＢＴである半導体装置２００ｋの平面図は図１に示される。本実施の形態のアイランド型のＲＣ－ＩＧＢＴである半導体装置２０１ｋの平面図は図２に示される。図１に示した半導体装置２００ｋまたは図２に示した半導体装置２０１ｋにおける破線８２で囲まれた領域を拡大して示した拡大平面図は図３に示される。

【0222】

図６３は、半導体装置２００ｋまたは半導体装置２０１ｋの、図３に示されたＡ－Ａ線における断面図である。図６４は、半導体装置２００ｋまたは半導体装置２０１ｋの、図３に示されたＢ－Ｂ線における断面図である。

【0223】

本実施の形態では、図６３、図６４に示されるように、実施の形態１と比べ、ゲート絶縁膜７が厚膜ゲート絶縁膜２６となっている。また、対応して、埋め込みゲート電極８の形状が変わっている。厚膜ゲート絶縁膜２６は、第２主面側の部分が第１主面側の部分より厚い。第２主面側の部分を厚くすることで、ゲート容量が低減され、高速動作が可能となる。このような厚膜ゲート絶縁膜２６の効果と、欠陥領域１５のダイオード動作時の過剰キャリアを減らしリカバリ損失を減らす効果とを合わせることで、さらに高速化が可能となる。

【0224】

＜Ｌ．実施の形態１２＞
本実施の形態のストライプ型のＲＣ－ＩＧＢＴである半導体装置２００ｌの平面図は図１に示される。本実施の形態のアイランド型のＲＣ－ＩＧＢＴである半導体装置２０１ｌの平面図は図２に示される。図１に示した半導体装置２００ｌまたは図２に示した半導体装置２０１ｌにおける破線８２で囲まれた領域を拡大して示した拡大平面図は図６５に示される。

【0225】

図６６は、半導体装置２００ｌまたは半導体装置２０１ｌの、図６５に示されたＭ－Ｍ線における断面図である。図６７は、半導体装置２００ｌまたは半導体装置２０１ｌの、図３に示されたＮ－Ｎ線における断面図である。

【0226】

本実施の形態では、ＩＧＢＴ領域１０１に、ダミートレンチゲート５０ｂが設けられている。図６６、図６７に示される断面ではダミートレンチゲート５０ｂ上に層間絶縁膜９が設けられているが、ダミートレンチゲート５０ｂは別の断面においてエミッタ電極１３に電気的に接続される。ダミートレンチゲート５０ｂ上に層間絶縁膜９が設けられなくてもよい。図６５、図６６、図６７に示されるように、ダミートレンチゲート５０ｂに挟まれた領域では、第１主面側に、ｐ^＋型コンタクト層４が設けられる。本実施の形態では、ダイオード領域１０２の構造は、実施の形態１のダイオード領域１０２の構造と同様であり、本実施の形態においても、欠陥領域１５により、ダイオード動作時のリカバリ損失と順方向電圧降下の間のトレードオフの関係が改善される。

【0227】

＜Ｍ．実施の形態１３＞
本実施の形態のストライプ型のＲＣ－ＩＧＢＴである半導体装置２００ｍの平面図は図１に示される。本実施の形態のアイランド型のＲＣ－ＩＧＢＴである半導体装置２０１ｍの平面図は図２に示される。図１に示した半導体装置２００ｍまたは図２に示した半導体装置２０１ｍにおける破線８２で囲まれた領域を拡大して示した拡大平面図は図３に示される。

【0228】

図６８は、半導体装置２００ｌまたは半導体装置２０１ｍの、図３に示されたＡ－Ａ線における断面図である。半導体装置２００ｍまたは半導体装置２０１ｍの、図３に示されたＢ－Ｂ線における断面図は図５に示される。

【0229】

本実施の形態では、実施の形態４と比べ、ダイオード領域１０２の欠陥領域１５が形成されていない点が異なる。その他の点は、実施の形態４と同様である。本実施の形態によっても、実施の形態４で説明したように、図６８に示される欠陥領域２３により寄生のダイオードのリカバリ損失が低減され、総合的に半導体装置２００ｍまたは半導体装置２０１ｍ全体のダイオード動作のリカバリ損失が低減され、ダイオード動作時のリカバリ損失と順方向電圧降下の間のトレードオフの関係が改善される。より効率的に寄生ダイオ―ドによるリカバリ損失を抑制するために、欠陥領域２３は、ダイオード領域１０２に接する領域を含むように形成されることが望ましい。例えばダイオード領域１０２からの平面視での距離が半導体基体の厚さよりも小さい領域に形成されていることが望ましい。

【0230】

＜Ｎ．実施の形態１４＞
実施の形態１、３～１２において、欠陥領域１５または欠陥領域２１またはその両方は、正孔が高い再結合の度合いを有する再結合領域（第１再結合領域）であれば、各実施の形態で説明したものと同様の効果が得られる。また、実施の形態２のｎ型半導体層１９を再結合領域と見做すこともできる。実施の形態２を実施の形態６～９のいずれかと組み合わせ、実施の形態６～９いずれかの欠陥領域１５を、ｎ型半導体層１９に置き換えてもよい。

【0231】

また、実施の形態４～８、１３において、欠陥領域２３は、正孔が高い再結合の度合いを有する再結合領域（第２再結合領域）であれば各実施の形態で説明したものと同様の効果が得られる。欠陥領域２３の代わりに、ｐ型チャネルドープ層２とｐ^＋型コンタクト層４の第２主面側の間に、ｎ型半導体層２８（第１１半導体層）が設けられていてもよい。ｎ型半導体層２８が設けられる領域は例えば平面視でｐ^＋型コンタクト層４の部分的な領域であり、ｐ型チャネルドープ層２とｐ^＋型コンタクト層４の間の境界の部分的な領域に設けられる。これによっても、ｐ^＋型コンタクト層４からｎ^－型ドリフト層１に流入する正孔が減り、寄生のダイオードのリカバリ損失が低減され、半導体装置全体のダイオード動作のリカバリ損失が低減される。

【0232】

各実施の形態でＲＣ－ＩＧＢＴについて説明をしたが、各実施の形態をＭＯＳＦＥＴなどと組み合わせることも可能である。

【0233】

また、製造方法の一例としてＳｉ基板を用いた製造方法を説明したが、ＳｉＣなど素材の異なる半導体基板を用いることも可能である。

【0234】

ＩＧＢＴ領域１０１のエミッタ電極１３近傍のセル構造として、トレンチゲート５０が１方向に延びるストライプ状のセル構造を例示したが、トレンチゲートが縦横に伸びるメッシュ型と言われるセル構造と組み合わせることも可能であり、トレンチ型以外のセル構造（プレーナー型と呼ばれる構造）と組み合わせることも可能である。

【0235】

なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

【符号の説明】

【0236】

１ ｎ^－型ドリフト層、２ ｐ型チャネルドープ層、３ ｎ^＋型エミッタ層、４ ｐ^＋型コンタクト層、５ ｐ型アノード層、６ ｐ^＋型コンタクト層、７ ゲート絶縁膜、８ 埋め込みゲート電極、９ 層間絶縁膜、１０ ｎ型バッファ層、１１ ｐ型コレクタ層、１１ａ ｐ型終端コレクタ層、１２ ｎ^＋型カソード層、１３ エミッタ電極、１３ａ 終端電極、１４ コレクタ電極、１５，２１，２３ 欠陥領域、１６ フォトレジスト、１７，２２ ｐ型不純物導入領域、１８ 結晶欠陥導入領域、１９，２８ ｎ型半導体層、２０ ｎ型不純物導入領域、２５ ｎ型キャリアストア層、２６ 厚膜ゲート絶縁膜、３１ ｐ型終端ウェル層、３２ ｎ^＋型チャネルストッパ層、３３ 半絶縁性膜、３４ 終端保護膜、５０ トレンチゲート、５０ｂ ダミートレンチゲート、５１ トレンチ、１０１ ＩＧＢＴ領域、１０２ ダイオード領域、１０３ 外周領域、１０４ ゲートパッド領域、１０４ａ ゲートパッド、１０５，１０７ 境界セル領域、１０６，１０８ 標準セル領域、１２０ 半導体基体、２００，２００ｂ，２００ｃ，２００ｄ，２００ｅ，２００ｆ，２００ｇ，２００ｈ，２００ｉ，２００ｊ，２００ｋ，２００ｌ，２００ｍ，２０１，２０１ｂ，２０１ｃ，２０１ｄ，２０１ｅ，２０１ｆ，２０１ｇ，２０１ｈ，２０１ｉ，２０１ｊ，２０１ｋ，２０１ｌ，２０１ｍ，１０００ 半導体装置。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】

【図43】

【図44】

【図45】

【図46】

【図47】

【図48】

【図49】

【図50】

【図51】

【図52】

【図53】

【図54】

【図55】

【図56】

【図57】

【図58】

【図59】

【図60】

【図61】

【図62】

【図63】

【図64】

【図65】

【図66】

【図67】

【図68】

【図69】