(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-11-08
(45)【発行日】2024-11-18
(54)【発明の名称】電子モジュール及び電子機器
(51)【国際特許分類】
H05K 1/02 20060101AFI20241111BHJP
H05K 1/18 20060101ALI20241111BHJP
H01L 25/00 20060101ALI20241111BHJP
H01L 23/12 20060101ALI20241111BHJP
【ＦＩ】
H05K1/02 N
H05K1/18 J
H01L25/00 B
H01L23/12 Q
H01L23/12 E
【請求項の数】
23
(21)【出願番号】P 2020183685
(22)【出願日】2020-11-02
(65)【公開番号】P2021077884
(43)【公開日】2021-05-20
【審査請求日】2023-10-20
(31)【優先権主張番号】P 2019202692
(32)【優先日】2019-11-07
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000001007
【氏名又は名称】キヤノン株式会社
(74)【代理人】
【識別番号】110003133
【氏名又は名称】弁理士法人近島国際特許事務所
(72)【発明者】
【氏名】近藤 琢也
(72)【発明者】
【氏名】山下 展輝
(72)【発明者】
【氏名】沼生 貴志
【審査官】沼生 泰伸
(56)【参考文献】
【文献】特開２０１７－０５９６９６（ＪＰ，Ａ）
【文献】特開２０１５－０２３１３４（ＪＰ，Ａ）
【文献】国際公開第２０１７／０９４０６２（ＷＯ，Ａ１）
【文献】特開２００６－１９６８５９（ＪＰ，Ａ）
【文献】特開２００７－１７３６６９（ＪＰ，Ａ）
【文献】特開２００５－１２９８９９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０５Ｋ １／００－ １／０２
Ｈ０５Ｋ １／１８
Ｈ０１Ｌ ２３／１２－２３／１５
Ｈ０１Ｌ ２５／００－２５／０７
Ｈ０１Ｌ ２５／１０－２５／１１
Ｈ０１Ｌ ２５／１６－２５／１８
(57)【特許請求の範囲】
【請求項1】
第１表層と、前記第１表層とは反対の第２表層と、を有するプリント配線板と、内部キャパシタを含む半導体素子を有し、前記プリント配線板の前記第１表層の側に実装された半導体装置と、
前記プリント配線板の前記第２表層の側に実装された第１キャパシタ及び複数の第２キャパシタと、を備え、
前記第１キャパシタの静電容量は、前記複数の第２キャパシタの各々の静電容量よりも小さく、
前記プリント配線板は、
前記第１表層および前記第２表層の少なくとも一方に、前記第１キャパシタを前記内部キャパシタに並列に接続するのに用いられる第１電源線部と、前記複数の第２キャパシタを前記内部キャパシタに並列に接続するのに用いられる複数の第２電源線部と、を有し、
前記第１電源線部は、第１電源ヴィアパッドと、前記第１電源ヴィアパッドに電気的に接続された第１電源パッドと、を含み、
前記複数の第２電源線部の各々は、第２電源ヴィアパッドと、前記第２電源ヴィアパッドに電気的に接続された第２電源パッドと、を含み、
前記第１電源ヴィアパッドの中心と前記第１電源パッドの中心との間の配線長が、前記第２電源ヴィアパッドの中心と前記第２電源パッドの中心との間の配線長よりも長い、
ことを特徴とする電子モジュール。
【請求項2】
前記第１電源ヴィアパッドの中心と前記第１電源パッドの中心との間の配線長が、前記第２電源ヴィアパッドの中心と前記第２電源パッドの中心との間の配線長よりも０．３ｍｍ以上長い、ことを特徴とする請求項１に記載の電子モジュール。
【請求項3】
前記第１電源線部は、前記第１電源ヴィアパッドと前記第１電源パッドとをつなぐ第１電源パターンを含む、ことを特徴とする請求項１又は２に記載の電子モジュール。
【請求項4】
前記第１電源パターンがミアンダ状に配線されている、ことを特徴とする請求項３に記載の電子モジュール。
【請求項5】
前記プリント配線板は、前記第１電源パターンに絶縁体層を挟んで対向して配置された開口部を有するグラウンドプレーンを備える、
ことを特徴とする請求項３又は４に記載の電子モジュール。
【請求項6】
第１表層と、前記第１表層とは反対の第２表層と、を有するプリント配線板と、内部キャパシタを含む半導体素子を有し、前記プリント配線板の前記第１表層の側に実装された半導体装置と、
前記プリント配線板の前記第２表層の側に実装された第１キャパシタ及び複数の第２キャパシタと、を備え、
前記第１キャパシタの静電容量は、前記複数の第２キャパシタの各々の静電容量よりも小さく、
前記プリント配線板は、
前記第１表層および前記第２表層の少なくとも一方に、前記第１キャパシタを前記内部キャパシタに並列に接続するのに用いられる第１グラウンド線部と、前記複数の第２キャパシタを前記内部キャパシタに並列に接続するのに用いられる複数の第２グラウンド線部と、を有し、
前記第１グラウンド線部は、第１グラウンドヴィアパッドと、前記第１グラウンドヴィアパッドに電気的に接続された第１グラウンドパッドと、を含み、
前記複数の第２グラウンド線部の各々は、第２グラウンドヴィアパッドと、前記第２グラウンドヴィアパッドに電気的に接続された第２グラウンドパッドと、を含み、
前記第１グラウンドヴィアパッドの中心と前記第１グラウンドパッドの中心との間の配線長が、前記第２グラウンドヴィアパッドの中心と前記第２グラウンドパッドの中心との間の配線長よりも長い、
ことを特徴とする電子モジュール。
【請求項7】
前記第１グラウンドヴィアパッドの中心と前記第１グラウンドパッドの中心との間の配線長が、前記第２グラウンドヴィアと前記第２グラウンドパッドとの間の配線長よりも０．３ｍｍ以上長い、ことを特徴とする請求項６に記載の電子モジュール。
【請求項8】
前記第１グラウンド線部は、前記第１グラウンドヴィアパッドと前記第１グラウンドパッドとをつなぐ第１グラウンドパターンを含む、ことを特徴とする請求項６又は７に記載の電子モジュール。
【請求項9】
前記第１グラウンドパターンがミアンダ状に配線されている、ことを特徴とする請求項８に記載の電子モジュール。
【請求項10】
第１表層と、前記第１表層とは反対の第２表層と、を有するプリント配線板と、内部キャパシタを含む半導体素子を有し、前記プリント配線板の前記第１表層の側に実装された半導体装置と、
前記プリント配線板の前記第２表層の側に実装された第１キャパシタ及び複数の第２キャパシタと、を備え、
前記第１キャパシタの静電容量は、前記複数の第２キャパシタの各々の静電容量よりも小さく、
前記プリント配線板は、
前記第１表層および前記第２表層の少なくとも一方に、前記第１キャパシタを前記内部キャパシタに並列に接続するのに用いられる第１電源線部と、前記複数の第２キャパシタを前記内部キャパシタに並列に接続するのに用いられる複数の第２電源線部と、を有し、
前記第１電源線部は、第１電源ヴィアパッドと、第１電源パッドと、前記第１電源ヴィアパッドと前記第１電源パッドとをつなぐ第１電源パターンと、を含み、
前記複数の第２電源線部の各々は、第２電源ヴィアパッドと、第２電源パッドと、前記第２電源ヴィアパッドと前記第２電源パッドとをつなぐ第２電源パターンと、を含み、
前記第１電源パターンの配線幅は、前記第２電源パターンの配線幅よりも狭い、
ことを特徴とする電子モジュール。
【請求項11】
前記第１電源パターンの配線幅は、前記第１電源ヴィアパッドの直径よりも狭い、ことを特徴とする請求項１０に記載の電子モジュール。
【請求項12】
前記第１電源パターンの配線幅は、前記第２電源パターンの配線幅の８０％以下である、ことを特徴とする請求項１０又は１１に記載の電子モジュール。
【請求項13】
第１表層と、前記第１表層とは反対の第２表層と、を有するプリント配線板と、内部キャパシタを含む半導体素子を有し、前記プリント配線板の前記第１表層の側に実装された半導体装置と、
前記プリント配線板の前記第２表層の側に実装された第１キャパシタ及び複数の第２キャパシタと、を備え、
前記第１キャパシタの静電容量は、前記複数の第２キャパシタの各々の静電容量よりも小さく、
前記プリント配線板は、
前記第１表層および前記第２表層の少なくとも一方に、前記第１キャパシタを前記内部キャパシタに並列に接続するのに用いられる第１グラウンド線部と、前記複数の第２キャパシタを前記内部キャパシタに並列に接続するのに用いられる複数の第２グラウンド線部と、を有し、
前記第１グラウンド線部は、第１グラウンドヴィアパッドと、第１グラウンドパッドと、前記第１グラウンドヴィアパッドと前記第１グラウンドパッドとをつなぐ第１グラウンドパターンと、を含み、
前記複数の第２グラウンド線部の各々は、第２グラウンドヴィアパッドと、第２グラウンドパッドと、前記第２グラウンドヴィアパッドと前記第２グラウンドパッドとをつなぐ第２グラウンドパターンと、を含み、
前記第１グラウンドパターンの配線幅は、前記第２グラウンドパターンの配線幅よりも狭い、
ことを特徴とする電子モジュール。
【請求項14】
前記第１グラウンドパターンの配線幅は、前記第１グラウンドヴィアパッドの直径よりも狭い、ことを特徴とする請求項１３に記載の電子モジュール。
【請求項15】
前記第１グラウンドパターンの配線幅は、前記第２グラウンドパターンの配線幅の８０％以下である、ことを特徴とする請求項１３又は１４に記載の電子モジュール。
【請求項16】
第１表層と、前記第１表層とは反対の第２表層と、を有するプリント配線板と、内部キャパシタを含む半導体素子を有し、前記プリント配線板の前記第１表層の側に実装された半導体装置と、
前記プリント配線板の前記第２表層の側に実装された第１キャパシタ及び複数の第２キャパシタと、を備え、
前記第１キャパシタの静電容量は、前記複数の第２キャパシタの各々の静電容量よりも小さく、
前記プリント配線板は、前記第２表層に設けられた前記第１キャパシタを前記内部キャパシタに並列に接続するのに用いられる第１電源ヴィア及び第１グラウンドヴィアと、
前記第２表層に設けられた前記複数の第２キャパシタの各々を前記内部キャパシタに並列に接続するのに用いられる複数の第２電源ヴィア及び複数の第２グラウンドヴィアと、を有し、
前記第１電源ヴィアの径は、前記第２電源ヴィアの径よりも細い、及び／又は、前記第１グラウンドヴィアの径は、前記第２グラウンドヴィアの径よりも細い、
ことを特徴とする電子モジュール。
【請求項17】
前記第１電源ヴィアの径は、前記第２電源ヴィアの径の８０％以下である、及び／又は、前記第１グラウンドヴィアの径は、前記第２グラウンドヴィアの径の８０％以下である、
ことを特徴とする請求項１６に記載の電子モジュール。
【請求項18】
前記第２表層に垂直な方向に見て、前記第１キャパシタ及び前記複数の第２キャパシタは、前記半導体装置と重なる位置に配置されている、ことを特徴とする請求項１乃至１７のいずれか１項に記載の電子モジュール。
【請求項19】
前記第１キャパシタの定格容量が１０ｎＦ以下であることを特徴とする請求項１乃至１８のいずれか１項に記載の電子モジュール。
【請求項20】
前記第１キャパシタから前記内部キャパシタまでのインダクタンスが前記複数の第２キャパシタの各々から前記内部キャパシタまでのインダクタンスよりも高い、
ことを特徴とする請求項１乃至１９のいずれか１項に記載の電子モジュール。
【請求項21】
前記第１キャパシタ及び前記複数の第２キャパシタの各々がチップ部品である、
ことを特徴とする請求項１乃至２０のいずれか１項に記載の電子モジュール。
【請求項22】
少なくとも１つの前記第１キャパシタを備え、
前記複数の第２キャパシタの数は、前記少なくとも１つの第１キャパシタの数よりも多い、
ことを特徴とする請求項１乃至２１のいずれか１項に記載の電子モジュール。
【請求項23】
筐体と、前記筐体の内部に配置された、請求項１乃至２２のいずれか１項に記載の電子モジュールと、を備える電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置を含む電子モジュール、及び電子モジュールを備える電子機器に関する。
【背景技術】
【0002】
電子機器に搭載される電子モジュールは、プリント配線板と、プリント配線板に実装された半導体装置と、を有する。半導体装置の一例として半導体パッケージがある。半導体パッケージは、半導体素子と、半導体素子が実装されたパッケージ基板と、を有する。半導体素子が動作すると、パッケージ基板及びプリント配線板の給電経路に、半導体素子の動作による電流が流れる。給電経路が持っているインピーダンスを電源インピーダンスという。給電経路を流れる電流と電源インピーダンスとの積により電位変動が生じる。この電位変動を電源電位変動という。
【0003】
特許文献１には、電源電位変動を低減する対策として、バイパスキャパシタを設ける技術が記載されている。特許文献１には、ＢＧＡパッケージが搭載されるプリント配線板が記載されている。特許文献１には、バイパスキャパシタとＢＧＡパッケージとの間の寄生抵抗及び寄生インダクタンスを小さくするために、プリント配線板においてＢＧＡパッケージが搭載される箇所の裏面にバイパスキャパシタを実装することが記載されている。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２００５－２７７１１５号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、従来のようにバイパスキャパシタを配置しても、ある周波数において電源電位変動が大きくなることがあった。そのため、更なる改良が求められていた。
【0006】
本発明は、電源電位変動を抑制することを目的とする。
【課題を解決するための手段】
【0007】
本発明の電子モジュールは、第１表層と、前記第１表層とは反対の第２表層と、を有するプリント配線板と、内部キャパシタを含む半導体素子を有し、前記プリント配線板の前記第１表層の側に実装された半導体装置と、前記プリント配線板の前記第２表層の側に実装された第１キャパシタ及び複数の第２キャパシタと、を備え、前記第１キャパシタの静電容量は、前記複数の第２キャパシタの各々の静電容量よりも小さく、前記プリント配線板は、前記第１表層および前記第２表層の少なくとも一方に、前記第１キャパシタを前記内部キャパシタに並列に接続するのに用いられる第１電源線部と、前記複数の第２キャパシタを前記内部キャパシタに並列に接続するのに用いられる複数の第２電源線部と、を有し、前記第１電源線部は、第１電源ヴィアパッドと、前記第１電源ヴィアパッドに電気的に接続された第１電源パッドと、を含み、前記複数の第２電源線部の各々は、第２電源ヴィアパッドと、前記第２電源ヴィアパッドに電気的に接続された第２電源パッドと、を含み、前記第１電源ヴィアパッドの中心と前記第１電源パッドの中心との間の配線長が、前記第２電源ヴィアパッドの中心と前記第２電源パッドの中心との間の配線長よりも長い、ことを特徴とする。
【0008】
また、本発明の電子モジュールは、第１表層と、前記第１表層とは反対の第２表層と、を有するプリント配線板と、内部キャパシタを含む半導体素子を有し、前記プリント配線板の前記第１表層の側に実装された半導体装置と、前記プリント配線板の前記第２表層の側に実装された第１キャパシタ及び複数の第２キャパシタと、を備え、前記第１キャパシタの静電容量は、前記複数の第２キャパシタの各々の静電容量よりも小さく、前記プリント配線板は、前記第１表層および前記第２表層の少なくとも一方に、前記第１キャパシタを前記内部キャパシタに並列に接続するのに用いられる第１グラウンド線部と、前記複数の第２キャパシタを前記内部キャパシタに並列に接続するのに用いられる複数の第２グラウンド線部と、を有し、前記第１グラウンド線部は、第１グラウンドヴィアパッドと、前記第１グラウンドヴィアパッドに電気的に接続された第１グラウンドパッドと、を含み、前記複数の第２グラウンド線部の各々は、第２グラウンドヴィアパッドと、前記第２グラウンドヴィアパッドに電気的に接続された第２グラウンドパッドと、を含み、前記第１グラウンドヴィアパッドの中心と前記第１グラウンドパッドの中心との間の配線長が、前記第２グラウンドヴィアパッドの中心と前記第２グラウンドパッドの中心との間の配線長よりも長い、ことを特徴とする。
【0009】
また、本発明の電子モジュールは、第１表層と、前記第１表層とは反対の第２表層と、を有するプリント配線板と、内部キャパシタを含む半導体素子を有し、前記プリント配線板の前記第１表層の側に実装された半導体装置と、前記プリント配線板の前記第２表層の側に実装された第１キャパシタ及び複数の第２キャパシタと、を備え、前記第１キャパシタの静電容量は、前記複数の第２キャパシタの各々の静電容量よりも小さく、前記プリント配線板は、前記第１表層および前記第２表層の少なくとも一方に、前記第１キャパシタを前記内部キャパシタに並列に接続するのに用いられる第１電源線部と、前記複数の第２キャパシタを前記内部キャパシタに並列に接続するのに用いられる複数の第２電源線部と、を有し、前記第１電源線部は、第１電源ヴィアパッドと、第１電源パッドと、前記第１電源ヴィアパッドと前記第１電源パッドとをつなぐ第１電源パターンと、を含み、前記複数の第２電源線部の各々は、第２電源ヴィアパッドと、第２電源パッドと、前記第２電源ヴィアパッドと前記第２電源パッドとをつなぐ第２電源パターンと、を含み、前記第１電源パターンの配線幅は、前記第２電源パターンの配線幅よりも狭い、ことを特徴とする。
【0010】
また、本発明の電子モジュールは、第１表層と、前記第１表層とは反対の第２表層と、を有するプリント配線板と、内部キャパシタを含む半導体素子を有し、前記プリント配線板の前記第１表層の側に実装された半導体装置と、前記プリント配線板の前記第２表層の側に実装された第１キャパシタ及び複数の第２キャパシタと、を備え、前記第１キャパシタの静電容量は、前記複数の第２キャパシタの各々の静電容量よりも小さく、前記プリント配線板は、前記第１表層および前記第２表層の少なくとも一方に、前記第１キャパシタを前記内部キャパシタに並列に接続するのに用いられる第１グラウンド線部と、前記複数の第２キャパシタを前記内部キャパシタに並列に接続するのに用いられる複数の第２グラウンド線部と、を有し、前記第１グラウンド線部は、第１グラウンドヴィアパッドと、第１グラウンドパッドと、前記第１グラウンドヴィアパッドと前記第１グラウンドパッドとをつなぐ第１グラウンドパターンと、を含み、前記複数の第２グラウンド線部の各々は、第２グラウンドヴィアパッドと、第２グラウンドパッドと、前記第２グラウンドヴィアパッドと前記第２グラウンドパッドとをつなぐ第２グラウンドパターンと、を含み、前記第１グラウンドパターンの配線幅は、前記第２グラウンドパターンの配線幅よりも狭い、ことを特徴とする。
【0011】
また、本発明の電子モジュールは、第１表層と、前記第１表層とは反対の第２表層と、を有するプリント配線板と、内部キャパシタを含む半導体素子を有し、前記プリント配線板の前記第１表層の側に実装された半導体装置と、前記プリント配線板の前記第２表層の側に実装された第１キャパシタ及び複数の第２キャパシタと、を備え、前記第１キャパシタの静電容量は、前記複数の第２キャパシタの各々の静電容量よりも小さく、前記プリント配線板は、前記第２表層に設けられた前記第１キャパシタを前記内部キャパシタに並列に接続するのに用いられる第１電源ヴィア及び第１グラウンドヴィアと、前記第２表層に設けられた前記複数の第２キャパシタの各々を前記内部キャパシタに並列に接続するのに用いられる複数の第２電源ヴィア及び複数の第２グラウンドヴィアと、を有し、前記第１電源ヴィアの径は、前記第２電源ヴィアの径よりも細い、及び／又は、前記第１グラウンドヴィアの径は、前記第２グラウンドヴィアの径よりも細い、ことを特徴とする。
【発明の効果】
【0012】
本発明によれば、電源電位変動を抑制することができる。
【図面の簡単な説明】
【0013】
【図1】第１実施形態に係る電子機器の一例の撮像装置の説明図である。
【図2】（ａ）は、第１実施形態に係る処理モジュールの一部分を示す斜視図である。（ｂ）は、第１実施形態におけるキャパシタの配置状態を説明するための平面図である。
【図3】第１実施形態に係る処理モジュールの等価回路図である。
【図4】第１実施形態に係る処理モジュールの断面模式図である。
【図5】（ａ）は、第１実施形態におけるキャパシタの搭載部分の平面図である。（ｂ）は、第１実施形態の半導体装置における電源インピーダンス特性を示すグラフである。
【図6】（ａ）は、第２実施形態のプリント配線板におけるキャパシタの搭載部分の平面図である。（ｂ）は、第２実施形態の半導体装置における電源インピーダンス特性を示すグラフである。
【図7】（ａ）は、第３実施形態のプリント配線板におけるキャパシタの搭載部分の平面図である。（ｂ）は、第３実施形態の半導体装置における電源インピーダンス特性を示すグラフである。
【図8】第４実施形態に係る処理モジュールの断面模式図である。
【図9】（ａ）は、第４実施形態のプリント配線板におけるキャパシタの搭載部分の平面図である。（ｂ）及び（ｃ）は、第４実施形態のプリント配線板における内層の平面図である。（ｄ）は、第１実施形態の半導体装置における電源インピーダンス特性を示すグラフである。
【図10】（ａ）は、比較例１の処理モジュールの一部分を示す斜視図である。（ｂ）は、比較例１の半導体装置における電源インピーダンス特性を示すグラフである。
【図11】（ａ）は、比較例１のプリント配線板におけるキャパシタの搭載部分の平面図である。（ｂ）は、比較例１の半導体装置における電源インピーダンス特性を示すグラフである。
【図12】（ａ）は、第５実施形態のプリント配線板における半導体装置の搭載部分の平面図である。（ｂ）は、第５実施形態のプリント配線板におけるキャパシタの搭載部分の平面図である。（ｃ）は、第５実施形態の半導体装置における電源インピーダンス特性を示すグラフである。
【図13】第６実施形態に係る処理モジュールの断面模式図である。
【図14】（ａ）は、第６実施形態のプリント配線板におけるキャパシタの搭載部分の平面図である。（ｂ）は、第６実施形態の半導体装置における電源インピーダンス特性を示すグラフである。
【発明を実施するための形態】
【0014】
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。
【0015】
［第１実施形態］
図１は、第１実施形態に係る電子機器の一例としての撮像装置であるデジタルカメラ６００の説明図である。撮像装置であるデジタルカメラ６００は、レンズ交換式のデジタルカメラであり、カメラ本体６０１を備える。カメラ本体６０１には、レンズを含むレンズユニット（レンズ鏡筒）６０２が着脱可能となっている。カメラ本体６０１は、筐体６１１と、筐体６１１の内部に配置された、処理モジュール３００及びセンサモジュール９００と、を備えている。処理モジュール３００は、電子モジュールの一例であり、プリント回路板で構成されている。処理モジュール３００とセンサモジュール９００とはケーブル４００で電気的に接続されている。
図１は、第１実施形態に係る電子機器の一例としての撮像装置であるデジタルカメラ６００の説明図である。撮像装置であるデジタルカメラ６００は、レンズ交換式のデジタルカメラであり、カメラ本体６０１を備える。カメラ本体６０１には、レンズを含むレンズユニット（レンズ鏡筒）６０２が着脱可能となっている。カメラ本体６０１は、筐体６１１と、筐体６１１の内部に配置された、処理モジュール３００及びセンサモジュール９００と、を備えている。処理モジュール３００は、電子モジュールの一例であり、プリント回路板で構成されている。処理モジュール３００とセンサモジュール９００とはケーブル４００で電気的に接続されている。
【0016】
センサモジュール９００は、撮像素子であるイメージセンサ９０１と、プリント配線板９０２と、を有する。イメージセンサ９０１は、プリント配線板９０２に実装されている。イメージセンサ９０１は、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ又はＣＣＤ（Charge Coupled Device）イメージセンサである。イメージセンサ９０１は、レンズユニット６０２を介して入射した光を電気信号に変換する機能を有する。
【0017】
処理モジュール３００は、半導体装置１００と、電源装置１５０と、プリント配線板２００と、を有する。半導体装置１００及び電源装置１５０は、プリント配線板２００に実装されている。プリント配線板２００は、リジッド基板である。半導体装置１００は、例えばデジタルシグナルプロセッサであり、イメージセンサ９０１から電気信号を取得し、取得した電気信号を補正する処理を行い、画像データを生成する機能を有する。電源装置１５０は、電源回路で構成されたＩＣであり、プリント配線板２００を介して半導体装置１００に動作に必要な電力（電流）を供給する。プリント配線板２００には、電源装置１５０から半導体装置１００へ電力（電流）を供給する給電経路が形成されている。
【0018】
図２（ａ）は、第１実施形態に係る処理モジュール３００の一部分を示す斜視図である。半導体装置１００は、半導体パッケージであり、第１実施形態では、ＢＧＡ（Ball Grid Array）の半導体パッケージである。図示は省略するが、半導体素子１０２は、受信したデジタル信号を演算処理するコア回路と、コア回路から出力されたデジタル信号を外部機器や他の半導体装置に送信する送信回路（バッファ）と、を有する。
【0019】
半導体装置１００は、パッケージ基板１０１と、パッケージ基板１０１に実装された半導体素子１０２とを有する。半導体素子１０２は、半導体チップであり、封止樹脂で封止された不図示のダイを有する。パッケージ基板１０１は、インタポーザである。半導体素子１０２は、複数のはんだバンプ１０３によってパッケージ基板１０１に電気的及び機械的に接続されている。半導体装置１００のパッケージ基板１０１は、複数のはんだボール１１０によってプリント配線板２００に電気的及び機械的に接続されている。複数のはんだボール１１０は格子状に配列されている。
【0020】
処理モジュール３００は、プリント配線板２００に実装され、電源電位変動を抑制するために給電経路に設けられた複数（例えば１２個）のキャパシタ１２０を有する。なお、図２（ａ）には、複数のキャパシタ１２０のうち２つのキャパシタ１２０を図示している。これらキャパシタ１２０は、バイパスキャパシタであり、給電経路に含まれる電源線とグラウンド線との間に設けられている。即ち、キャパシタ１２０の一対の電極のうち一方は、電源線に電気的に接続されており、他方は、グラウンド線に電気的に接続されている。
【0021】
プリント配線板２００は、不図示のソルダーレジスト層を有し、主面２０１，２０２において、はんだの接合に用いられるパッド以外の部分がソルダーレジスト層で覆われている。パッドは、ＳＭＤ（Solder Mask Defined）又はＮＳＭＤ（Non-solder Mask Defined）のパッドである。
【0022】
第１実施形態では、半導体装置１００は、プリント配線板２００の主面２０１の側に配置されており、複数のキャパシタ１２０は、プリント配線板２００の主面２０１とは反対側の主面２０２の側に配置されている。図２（ｂ）は、第１実施形態における複数のキャパシタ１２０の配置状態を説明するための平面図である。図２（ｂ）には、プリント配線板２００の主面２０２に垂直な方向であるＺ方向に処理モジュール３００を見た図である。図２（ｂ）に示すように、複数のキャパシタ１２０は、Ｚ方向に見て、半導体装置１００と重なる位置に配置されている。
【0023】
ここで、比較例１の処理モジュールについて説明する。図１０（ａ）は、比較例１の処理モジュール３００Ｙの一部分を示す斜視図である。処理モジュール３００Ｙは、プリント配線板２００Ｙと、プリント配線板２００Ｙに実装された半導体装置１００Ｙとを備える。半導体装置１００Ｙは、半導体パッケージであり、パッケージ基板１０１Ｙと、パッケージ基板１０１Ｙに実装された半導体素子１０２Ｙとを有する。また、処理モジュール３００Ｙは、プリント配線板２００Ｙに実装された複数のキャパシタ１２０Ｙを備える。各キャパシタ１２０Ｙは、バイパスキャパシタである。半導体装置１００Ｙは、プリント配線板２００Ｙの主面２０１Ｙの側に配置されており、複数のキャパシタ１２０Ｙは、プリント配線板２００Ｙの主面２０１Ｙとは反対側の主面２０２Ｙの側に配置されている。
【0024】
図１０（ｂ）は、比較例１の処理モジュール３００Ｙにおける半導体素子１０２Ｙから見た給電経路の電源インピーダンスの周波数特性（電源インピーダンス特性）を示すグラフである。図１０（ｂ）中、破線は、半導体素子１０２Ｙがオンダイキャパシタを有していない場合の電源インピーダンス特性を示し、実線は、半導体素子１０２Ｙがオンダイキャパシタを有している場合の電源インピーダンス特性を示している。
【0025】
半導体素子１０２Ｙにおける処理の高速化に伴い、図１０（ｂ）の破線で示すように、１００ＭＨｚ以上の周波数で発生する反共振のピーク（極大値）Ｐ１１Ｙ，Ｐ１２Ｙが問題となってきている。例えば、半導体素子１０２Ｙが送信回路を有し、送信回路においてデジタル信号を高速に送信する場合に、反共振のピークＰ１１Ｙ，Ｐ１２Ｙが信号の品質に影響を及ぼす。
【0026】
キャパシタ１２０Ｙと半導体素子１０２Ｙとの間には、プリント配線板２００Ｙ及びパッケージ基板１０１Ｙの配線のインダクタンスが存在する。このインダクタンスにより、キャパシタ１２０Ｙによる共振周波数を反共振のピークＰ１１Ｙ，Ｐ１２Ｙに近づける、即ち反共振のピークＰ１１Ｙ，Ｐ１２Ｙを低減させるのは困難である。
【0027】
そこで、半導体素子１０２Ｙにオンダイキャパシタを搭載させることで、実線で示すように、反共振のピークＰ１１Ｙ，Ｐ１２Ｙを低減させることができる。しかし、反共振のピークＰ１１Ｙ，Ｐ１２Ｙを低減させることができるものの、１０ＭＨｚ以上１００ＭＨｚ未満、例えば数十ＭＨｚの周波数において、反共振のピーク（極大値）Ｐ１３Ｙが発生することが判明した。半導体装置１００Ｙの動作による電流の周波数成分に、反共振が発生している周波数が一致していると、電源電位変動が生じる。反共振のピークＰ１３Ｙが発生する原因を究明したところ、オンダイキャパシタの容量成分と、半導体素子１０２Ｙの電源パッド及びグラウンドパッドからキャパシタ１２０Ｙまでの間の寄生インダクタンス成分により発生することを突き止めた。
【0028】
以下、１０ＭＨｚ以上１００ＭＨｚ未満の周波数帯に反共振のピークが発生する原理について考察した結果を、実験した例を挙げて説明する。図１１（ａ）は、主面２０２Ｙに垂直な方向であるＺ方向にプリント配線板２００Ｙを見たときのキャパシタ１２０Ｙの搭載部分（実装部分）Ｒ１Ｙの平面図である。以下、キャパシタ１２０Ｙの数を第１実施形態と同じ１２個とした場合について説明する。搭載部分Ｒ１Ｙもキャパシタ１２０Ｙと同じ数だけ存在するが、各搭載部分Ｒ１Ｙの配線構成は概略同一であるので、１つの搭載部分Ｒ１Ｙの配線構成についてのみ説明する。また、図１１（ａ）において、キャパシタ１２０Ｙを鎖線で示す。キャパシタ１２０Ｙは、一対の電極１２１Ｙ，１２２Ｙを有する。
【0029】
プリント配線板２００Ｙにおける主面２０２Ｙ側の表層には、電源線部２１０ＥＹと、グラウンド線部２１０ＧＹと、が形成されている。電源線部２１０ＥＹは、電源ヴィアパッド２１１ＥＹと、キャパシタ１２０Ｙの電極１２１Ｙが接合された電源パッド２１２ＥＹと、電源ヴィアパッド２１１ＥＹと電源パッド２１２ＥＹとをつなぐ電源パターン２１３ＥＹと、を含む。グラウンド線部２１０ＧＹは、グラウンドヴィアパッド２１１ＧＹと、キャパシタ１２０Ｙの電極１２２Ｙが接合されたグラウンドパッド２１２ＧＹと、を含む。また、グラウンド線部２１０ＧＹは、グラウンドヴィアパッド２１１ＧＹとグラウンドパッド２１２ＧＹとをつなぐグラウンドパターン２１３ＧＹを含む。ここで、電源線部２１０ＥＹの配線長とグラウンド線部２１０ＧＹの配線長について説明する。電源線部２１０ＥＹの配線長は、電源ヴィアパッド２１１ＥＹの中心から電源パッド２１２ＥＹの中心までの道のりのうち最短となる道のりである。同様に、グラウンド線部２１０ＧＹの配線長は、グラウンドヴィアパッド２１１ＧＹの中心からグラウンドパッド２１２ＧＹの中心までの道のりのうち最短となる道のりである。
【0030】
比較例１の処理モジュール３００Ｙについて、電源インピーダンス特性を測定する実験を行った。この実験に用いた処理モジュール３００Ｙのパラメータについて説明する。１２個の電源線部２１０ＥＹのうち１つの電源線部２１０ＥＹに対する他の電源線部２１０ＥＹの配線長差が、０．１ｍｍ以内であった。また、１２個のグラウンド線部２１０ＧＹのうち１つのグラウンド線部２１０ＧＹに対する他のグラウンド線部２１０ＧＹの配線長差が０．１ｍｍ以内であった。１２個の電源パターン２１３ＥＹのうち１つの電源パターン２１３ＥＹに対する他の電源パターン２１３ＥＹの配線幅差が１０％以内であった。また、１２個のグラウンドパターン２１３ＧＹのうち１つのグラウンドパターン２１３ＧＹに対する他のグラウンドパターン２１３ＧＹの配線幅差が１０％以内であった。キャパシタ１２０Ｙの静電容量は０．１μＦとした。半導体素子１０２Ｙのオンダイキャパシタの静電容量は、２０ｎＦとした。
【0031】
このような構成において、半導体素子１０２Ｙの電源パッドおよびグラウンドパッドから電源インピーダンス特性（Ｚ１１）を測定した結果を、図１１（ｂ）に示す。図１１（ｂ）は、比較例１の電源インピーダンス特性を示すグラフである。オンダイキャパシタによる容量成分と、半導体素子１０２の電源パッドからキャパシタ１２０Ｙまでの寄生インダクタンス成分により、１００ＭＨｚ近傍で１００ＭＨｚ未満の周波数において電源インピーダンスが極大値となる反共振のピークＰ１Ｙが発生する。なお、１２個のキャパシタ１２０Ｙにより、１０ＭＨｚ近傍で１０ＭＨｚ以上の周波数において、極小値となる共振のピークＰ２Ｙが発生する。
【0032】
１２か所の搭載部分Ｒ１Ｙの配線構造は概略同一である。このことから、半導体素子１０２Ｙの側からキャパシタ１２０Ｙを見ると、１２個のキャパシタ１２０Ｙ、及びそれらに接続されている電源線及びグラウンド線を巨視的に１つの回路として集約表現することが可能である。この集約表現された回路は、電気抵抗Ｒ、インダクタンスＬ、及びキャパシタンスＣからなる。電気抵抗Ｒは、１つの電源線の寄生抵抗および１つのキャパシタのＥＳＲを足し合わせた値を、１２で割った値で表現可能である。インダクタンスＬは、１つの電源線の寄生インダクタンスおよび１つのキャパシタのＥＳＬを足し合わせた値を、１２で割った値で表現可能である。キャパシタンスＣは、１つのキャパシタの静電容量を、１２倍した値で表現することが可能である。
【0033】
このとき、処理モジュール３００Ｙにおいて、半導体素子１０２Ｙからキャパシタ１２０Ｙまでの電源回路について考える。この電源回路は、キャパシタンスＣから見たオンダイキャパシタまでの合計寄生インダクタンス２５７ｐＨと、オンダイキャパシタの静電容量２０ｎＦからなる閉回路に、半導体素子１０２Ｙの電源回路が並列接続された回路とみなせる。この回路において、共振周波数ｆは式（１．１）で示すことができる。
式（１．１）に対して、Ｌに２５７ｐＨ、Ｃに２０ｎＦを代入すると、共振周波数ｆは７０．２ＭＨｚとなる。共振周波数ｆにおいて、半導体素子１０２Ｙから見た電源インピーダンス特性が極大値となる反共振のピークＰ１Ｙが発生する。
【数1】
【0034】
そこで第１実施形態では、この反共振による電源インピーダンス特性の上昇を抑制するために、反共振として発生している回路の定数、即ちキャパシタの静電容量を調整するのではなく、反共振回路に共振回路を並列に接続するよう構成している。
【0035】
図２（ｂ）に示すように１２個のキャパシタ１２０のうち少なくとも１つ、例えば１つのキャパシタ１２０１の搭載部分（実装部分）Ｒ１の配線構造を、残りの複数のキャパシタ１２０２の各々の搭載部分（実装部分）Ｒ２の配線構造に対して異ならせている。複数の搭載部分Ｒ２の配線構造は同一である。搭載部分Ｒ１の配線構造及びキャパシタ１２０１で、共振回路の一部が構成されている。キャパシタ１２０１は、第１キャパシタの一例である。キャパシタ１２０２は、第２キャパシタの一例である。ここで、キャパシタ１２０１の数は、キャパシタ１２０２の数よりも少ない。逆に言えば、キャパシタ１２０２の数は、キャパシタ１２０１の数よりも多い。
【0036】
図３は、第１実施形態に係る処理モジュール３００の等価回路図である。図３に示すように、処理モジュール３００は、図１及び図２において不図示であった、給電経路となる電源線３０１Ｅ及びグラウンド線３０１Ｇと、大容量のキャパシタ１３０と、を有する。
【0037】
図３に示すように、半導体素子１０２は、内部キャパシタの一例であるオンダイキャパシタ１４０と、オンダイキャパシタ１４０に並列に接続され、デジタル信号を送信する送信回路（バッファ）１４５と、を含む。なお、送信回路１４５は、コア回路に置き換えることも可能である。キャパシタ１２０１、複数のキャパシタ１２０２、キャパシタ１３０、オンダイキャパシタ１４０、及び送信回路１４５は、電源線３０１Ｅ及びグラウンド線３０１Ｇに接続されている。送信回路１４５は、トランジスタなどの能動素子を含んで構成され、動作時に電源線３０１Ｅ及びグラウンド線３０１Ｇを介して電流が流れることから、等価回路において電流源とみなすことができる。オンダイキャパシタ１４０は、半導体素子１０２の電源パッド（不図示）とグラウンドパッド（不図示）間に容量成分を付与している。
【0038】
キャパシタ１２０１及び複数のキャパシタ１２０２は、電源線３０１Ｅ及びグラウンド線３０１Ｇによって半導体素子１０２、即ち送信回路１４５に並列に接続されている。これにより、キャパシタ１２０１及び複数のキャパシタ１２０２は、半導体素子１０２、即ち送信回路１４５の電源側とグラウンド側とを交流的にバイパスしている。オンダイキャパシタ１４０も、送信回路１４５に対して並列に接続されているため、送信回路１４５の電源側とグラウンド側とを交流的にバイパスしている。このように、キャパシタ１２０１、複数のキャパシタ１２０２、及びオンダイキャパシタ１４０は、電源線３０１Ｅ及びグラウンド線３０１Ｇによって相互に並列に接続されている。
【0039】
キャパシタ１２０１は、一対の電極１２１１，１２２１を有し、一方の電極１２１１が電源線３０１Ｅに接続され、他方の電極１２２１がグラウンド線３０１Ｇに接続されている。キャパシタ１２０２は、一対の電極１２１２，１２２２を有し、一方の電極１２１２が電源線３０１Ｅに接続され、他方の電極１２２２がグラウンド線３０１Ｇに接続されている。キャパシタ１３０は、一対の電極１３１，１３２を有し、一方の電極１３１が電源線３０１Ｅに接続され、他方の電極１３２がグラウンド線３０１Ｇに接続されている。オンダイキャパシタ１４０は、一対の電極１４１，１４２を有し、一方の電極１４１が電源線３０１Ｅに接続され、他方の電極１４２がグラウンド線３０１Ｇに接続されている。
【0040】
第１実施形態では、オンダイキャパシタ１４０及び複数のキャパシタ１２０２を含む反共振回路に、キャパシタ１２０１を含む共振回路を並列に接続するよう構成している。キャパシタ１２０１を含む共振回路は、送信回路１４５から見たキャパシタ１２０１までの寄生インダクタンスとキャパシタ１２０１の静電容量によって、式（１．１）の周波数ｆにおいて、インピーダンスが極小となる共振を発生する。この共振現象を利用し、反共振のピーク（極大値）に、共振のピーク（極小値）を重ね合わせることで、反共振のピークを抑えるものである。キャパシタ１２０１，１２０２は、チップ部品であり、静電容量は、規格で予め決められた離散的な公称値（定格容量）の中から選択することになる。したがって、共振のピークをキャパシタ１２０１の静電容量のみで調整するには限界がある。そこで、第１実施形態では、共振のピークをキャパシタ１２０１の静電容量のみで調整するのではなく、キャパシタ１２０１の搭載部分Ｒ１（図２（ｂ））の配線構造で調整するようにしている。共振周波数の変動幅を大きくすることができるという観点において、キャパシタ１２０１の静電容量は１０ｎＦ以下が好ましい。具体的には、キャパシタ１２０１の搭載部分Ｒ１で付与することのできるインダクタンスは最大で２ｎＦ程度であるため、共振周波数を１０ＭＨｚ程度変動させることができる。
【0041】
以下、第１実施形態における電源線３０１Ｅ及びグラウンド線３０１Ｇの一部の配線構造について詳細に説明する。図４は、第１実施形態に係る処理モジュール３００の断面模式図である。半導体装置１００のパッケージ基板１０１は、電源パッド１０５Ｅ１，１０５Ｅ２及びグラウンドパッド１０５Ｇ１，１０５Ｇ２を有する。プリント配線板２００は、４つの導体層２５１～２５４を含む積層基板である。導体層２５１～２５４の間には、絶縁体層２６１～２６３が配置されている。導体層２５１，２５４は、表層、すなわち外層である。導体層２５２，２５３は、内層である。導体層２５１は、主面２０１側の導体層、即ち第１表層である。導体層２５４は、主面２０２側の導体層、即ち第２表層である。Ｚ方向は、導体層２５４に垂直な方向でもある。なお、導体層２５３は、絶縁体層２６３を挟んで導体層２５４に隣接している。導体層２５１～２５４の導体パターン及びこれら導体層２５１～２５４に跨って配置されたヴィア導体（ヴィア）は、例えば銅などの導電性を有する部材で構成されている。絶縁体層２６１～２６３の絶縁体は、例えばエポキシ樹脂などの電気絶縁性を有する部材で構成されている。
【0042】
プリント配線板２００は、導体層２５１に配置された電源パッド２０５Ｅ１，２０５Ｅ２と、導体層２５１に配置されたグラウンドパッド２０５Ｇ１，２０５Ｇ２とを有する。電源パッド１０５Ｅ１と電源パッド２０５Ｅ１とは、はんだボール１１０で構成された電源端子１１０Ｅ１で接合されている。電源パッド１０５Ｅ２と電源パッド２０５Ｅ２とは、はんだボール１１０で構成された電源端子１１０Ｅ２で接合されている。グラウンドパッド１０５Ｇ１とグラウンドパッド２０５Ｇ１とは、はんだボール１１０で構成されたグラウンド端子１１０Ｇ１で接合されている。グラウンドパッド１０５Ｇ２とグラウンドパッド２０５Ｇ２とは、はんだボール１１０で構成されたグラウンド端子１１０Ｇ２で接合されている。
【0043】
導体層２５１には、電源パッド２０５Ｅ１に接続された電源ヴィアパッド２０６Ｅ１、及び電源パッド２０５Ｅ２に接続された電源ヴィアパッド２０６Ｅ２が配置されている。また、導体層２５１には、グラウンドパッド２０５Ｇ１に接続されたグラウンドヴィアパッド２０６Ｇ１、及びグラウンドパッド２０５Ｇ２に接続されたグラウンドヴィアパッド２０６Ｇ２が配置されている。
【0044】
導体層２５４には、電源ヴィアパッド２１１Ｅ１及び電源ヴィアパッド２１１Ｅ２が配置されている。また、導体層２５４には、グラウンドヴィアパッド２１１Ｇ１及びグラウンドヴィアパッド２１１Ｇ２が配置されている。電源ヴィアパッド２０６Ｅ１と電源ヴィアパッド２１１Ｅ１とは、電源ヴィア２０７Ｅ１で接続されている。電源ヴィアパッド２０６Ｅ２と電源ヴィアパッド２１１Ｅ２とは、電源ヴィア２０７Ｅ２で接続されている。グラウンドヴィアパッド２０６Ｇ１とグラウンドヴィアパッド２１１Ｇ１とは、グラウンドヴィア２０７Ｇ１で接続されている。グラウンドヴィアパッド２０６Ｇ２とグラウンドヴィアパッド２１１Ｇ２とは、グラウンドヴィア２０７Ｇ２で接続されている。電源ヴィア２０７Ｅ１，２０７Ｅ２は、例えば導体層２５２に配置された電源プレーン２０８Ｅに接続されている。グラウンドヴィア２０７Ｇ１，２０７Ｇ２は、例えば導体層２５３に配置されたグラウンドプレーン２０８Ｇに接続されている。
【0045】
図５（ａ）は、第１実施形態におけるキャパシタ１２０１，１２０２の搭載部分Ｒ１，Ｒ２の平面図である。図５（ａ）には、プリント配線板２００をＺ方向に見たときの搭載部分Ｒ１，Ｒ２の配線構造を図示している。第１実施形態では、プリント配線板２００におけるキャパシタ１２０１の搭載部分Ｒ１の配線構造は、キャパシタ１２０２の搭載部分Ｒ２の配線構造と異なる。なお、複数の搭載部分Ｒ２の配線構造は概略同一であるので、図５（ａ）において、１つの搭載部分Ｒ２の配線についてのみ図示している。また、図５（ａ）において、キャパシタ１２０１，１２０２を鎖線で示す。
【0046】
搭載部分Ｒ１の配線構造について説明する。プリント配線板２００は、第２表層である導体層２５４に配置され、図３の電源線３０１Ｅの一部分である第１電源線部の一例としての電源線部２１０Ｅ１を有する。電源線部２１０Ｅ１は、図３のオンダイキャパシタ１４０の一対の電極１４１，１４２のうち一方の電極１４１に電気的に導通している。また、プリント配線板２００は、導体層２５４に配置され、図３のグラウンド線３０１Ｇの一部分である第１グラウンド線部の一例としてのグラウンド線部２１０Ｇ１を有する。グラウンド線部２１０Ｇ１は、図３のオンダイキャパシタ１４０の一対の電極１４１，１４２のうち他方の電極１４２に電気的に導通している。電源線部２１０Ｅ１及びグラウンド線部２１０Ｇ１は、図３に示す電源装置１５０から見て、キャパシタ１２０１を送信回路１４５及びオンダイキャパシタ１４０に並列に接続するのに用いられる。
【0047】
搭載部分Ｒ２の配線構造について説明する。プリント配線板２００は、導体層２５４に配置され、図３の電源線３０１Ｅの一部分である第２電源線部の一例としての電源線部２１０Ｅ２を有する。電源線部２１０Ｅ２は、図３のオンダイキャパシタ１４０の一対の電極１４１，１４２のうち一方の電極１４１に電気的に導通している。また、プリント配線板２００は、導体層２５４に配置され、図３のグラウンド線３０１Ｇの一部分である第２グラウンド線部の一例としてのグラウンド線部２１０Ｇ２を有する。グラウンド線部２１０Ｇ２は、図３のオンダイキャパシタ１４０の一対の電極１４１，１４２のうち他方の電極１４２に電気的に導通している。電源線部２１０Ｅ２及びグラウンド線部２１０Ｇ２は、図３に示す電源装置１５０から見て、キャパシタ１２０２を送信回路１４５及びオンダイキャパシタ１４０に並列に接続するのに用いられる。
【0048】
電源線部２１０Ｅ１は、第１電源ヴィアパッドである電源ヴィアパッド２１１Ｅ１と、第１電源パッドである電源パッド２１２Ｅ１と、第１電源パターンである電源パターン２１３Ｅ１と、を含む。電源ヴィアパッド２１１Ｅ１は、図４に示すように、電源ヴィア２０７Ｅ１に連結されている。電源パッド２１２Ｅ１は、キャパシタ１２０１の一対の電極１２１１，１２２１のうちの一方の電極１２１１がはんだ等で接合された導体パッドである。電源パターン２１３Ｅ１は、電源ヴィアパッド２１１Ｅ１と電源パッド２１２Ｅ１とをつなぐ導体パターンである。これにより、電源パッド２１２Ｅ１は、電源パターン２１３Ｅ１を介して電源ヴィアパッド２１１Ｅ１に電気的に接続されている。
【0049】
グラウンド線部２１０Ｇ１は、第１グラウンドヴィアパッドであるグラウンドヴィアパッド２１１Ｇ１と、第１グラウンドパッドであるグラウンドパッド２１２Ｇ１と、第１グラウンドパターンであるグラウンドパターン２１３Ｇ１と、を含む。グラウンドヴィアパッド２１１Ｇ１は、図４に示すように、グラウンドヴィア２０７Ｇ１に連結されている。グラウンドパッド２１２Ｇ１は、キャパシタ１２０１の一対の電極１２１１，１２２１のうちの他方の電極１２２１がはんだ等で接合された導体パッドである。グラウンドパターン２１３Ｇ１は、グラウンドヴィアパッド２１１Ｇ１とグラウンドパッド２１２Ｇ１とをつなぐ導体パターンである。これにより、グラウンドパッド２１２Ｇ１は、グラウンドパターン２１３Ｇ１を介してグラウンドヴィアパッド２１１Ｇ１に電気的に接続されている。
【0050】
電源線部２１０Ｅ２は、第２電源ヴィアパッドである電源ヴィアパッド２１１Ｅ２と、第２電源パッドである電源パッド２１２Ｅ２と、第２電源パターンである電源パターン２１３Ｅ２と、を含む。電源ヴィアパッド２１１Ｅ２は、図４に示すように、電源ヴィア２０７Ｅ２に連結されている。電源パッド２１２Ｅ２は、キャパシタ１２０２の一対の電極１２１２，１２２２のうちの一方の電極１２１２がはんだ等で接合された導体パッドである。電源パターン２１３Ｅ２は、電源ヴィアパッド２１１Ｅ２と電源パッド２１２Ｅ２とをつなぐ導体パターンである。これにより、電源パッド２１２Ｅ２は、電源パターン２１３Ｅ２を介して電源ヴィアパッド２１１Ｅ２に電気的に接続されている。
【0051】
グラウンド線部２１０Ｇ２は、第２グラウンドヴィアパッドであるグラウンドヴィアパッド２１１Ｇ２と、第２グラウンドパッドであるグラウンドパッド２１２Ｇ２と、第２グラウンドパターンであるグラウンドパターン２１３Ｇ２と、を含む。グラウンドヴィアパッド２１１Ｇ２は、図４に示すように、グラウンドヴィア２０７Ｇ２に連結されている。グラウンドパッド２１２Ｇ２は、キャパシタ１２０１の一対の電極１２１２，１２２２のうちの他方の電極１２２２がはんだ等で接合された導体パッドである。グラウンドパターン２１３Ｇ２は、グラウンドヴィアパッド２１１Ｇ２とグラウンドパッド２１２Ｇ２とをつなぐ導体パターンである。これにより、グラウンドパッド２１２Ｇ２は、グラウンドパターン２１３Ｇ２を介してグラウンドヴィアパッド２１１Ｇ２に電気的に接続されている。
【0052】
第１実施形態では、電源線部２１０Ｅ１のインダクタンスは、電源線部２１０Ｅ２のインダクタンスよりも高い。また、グラウンド線部２１０Ｇ１のインダクタンスは、グラウンド線部２１０Ｇ２のインダクタンスよりも高い。具体的に説明すると、電源線部２１０Ｅ１の配線長ＬＥ１は、電源線部２１０Ｅ２の配線長ＬＥ２よりも長い。また、グラウンド線部２１０Ｇ１の配線長ＬＧ１は、グラウンド線部２１０Ｇ２の配線長ＬＧ２よりも長い。
【0053】
電源線部２１０Ｅ１の配線長ＬＥ１は、電源ヴィアパッド２１１Ｅ１の中心と電源パッド２１２Ｅ１の中心との間の配線長である。電源線部２１０Ｅ２の配線長ＬＥ２は、電源ヴィアパッド２１１Ｅ２の中心と電源パッド２１２Ｅ２の中心との間の配線長である。グラウンド線部２１０Ｇ１の配線長ＬＧ１は、グラウンドヴィアパッド２１１Ｇ１の中心とグラウンドパッド２１２Ｇ１の中心との間の配線長である。グラウンド線部２１０Ｇ２の配線長ＬＧ２は、グラウンドヴィアパッド２１１Ｇ２の中心とグラウンドパッド２１２Ｇ２の中心との間の配線長である。
【0054】
より詳細に説明すると、配線長ＬＥ１は、電源ヴィアパッド２１１Ｅ１の中心と電源パッド２１２Ｅ１の中心との道のりのうち最短の道のりである。配線長ＬＥ２は、電源ヴィアパッド２１１Ｅ２の中心と電源パッド２１２Ｅ２の中心との道のりのうち最短の道のりである。配線長ＬＧ１は、グラウンドヴィアパッド２１１Ｇ１の中心とグラウンドパッド２１２Ｇ１の中心との道のりのうち最短の道のりである。配線長ＬＧ２は、グラウンドヴィアパッド２１１Ｇ２の中心とグラウンドパッド２１２Ｇ２の中心との道のりのうち最短の道のりである。
【0055】
第１実施形態では、Ｚ方向に見て、各ヴィアパッド２１１Ｅ１，２１１Ｅ２，２１１Ｇ１，２１１Ｇ２の外形が円形である。各ヴィアパッド２１１Ｅ１，２１１Ｅ２，２１１Ｇ１，２１１Ｇ２の中心は、各ヴィアパッド２１１Ｅ１，２１１Ｅ２，２１１Ｇ１，２１１Ｇ２の外形の中心である。なお、各ヴィアパッド２１１Ｅ１，２１１Ｅ２，２１１Ｇ１，２１１Ｇ２に穴が存在する場合も同様である。
【0056】
また、第１実施形態では、Ｚ方向に見て、パッド２１２Ｅ１，２１２Ｅ２，２１２Ｇ１，２１２Ｇ２の外形が矩形である。各パッド２１２Ｅ１，２１２Ｅ２，２１２Ｇ１，２１２Ｇ２の中心は、各パッド２１２Ｅ１，２１２Ｅ２，２１２Ｇ１，２１２Ｇ２の外形の中心である。
【0057】
第１実施形態の処理モジュール３００について、電源インピーダンス特性を測定する実験を行った。この実験に用いた処理モジュール３００のパラメータについて説明する。半導体素子１０２のオンダイキャパシタ１４０（図３）の静電容量は、２０ｎＦとした。プリント配線板２００の厚みは１．６ｍｍとした。導体層２５１及び導体層２５４のそれぞれの厚みは０．０４３ｍｍ、導体層２５２及び導体層２５３のそれぞれの厚みは０．０３５ｍｍとした。絶縁体層２６１及び絶縁体層２６３のそれぞれの厚みは０．１ｍｍ、絶縁体層２６２の厚みは１．２ｍｍとした。半導体装置１００におけるはんだボール１１０のピッチは０．８ｍｍとした。また、電源パッド２０５Ｅ１，２０５Ｅ２およびグラウンドパッド２０５Ｇ１，２０５Ｇ２のそれぞれの直径は０．３２ｍｍとした。電源ヴィア２０７Ｅ１，２０７Ｅ２およびグラウンドヴィア２０７Ｇ１，２０７Ｇ２のそれぞれの穴の直径は０．２５ｍｍとした。１２個のキャパシタ１２０は、全て０６０３サイズのチップ部品とした。キャパシタ１２０１の静電容量（定格容量）は１０ｎＦ以下、具体的には２．２ｎＦとした。キャパシタ１２０２の静電容量（定格容量）は０．１μＦとした。
【0058】
電源パターン２１３Ｅ１の配線幅は０．２ｍｍとした。配線長ＬＥ１は１．０６ｍｍとした。グラウンドパターン２１３Ｇ１の配線幅は０．２ｍｍとした。配線長ＬＧ１は１．０６ｍｍとした。電源パターン２１３Ｅ２の配線幅は０．２ｍｍとした。配線長ＬＥ２は０．５１ｍｍとした。グラウンドパターン２１３Ｇ２の配線幅は０．２ｍｍとした。配線長ＬＧ２は０．５１ｍｍとした。
【0059】
配線長ＬＥ１は配線長ＬＥ２よりも０．３ｍｍ以上長いのが好ましい。また、配線長ＬＧ１は配線長ＬＧ２よりも０．３ｍｍ以上長いのが好ましい。配線長ＬＥ１が配線長ＬＥ２よりも０．３ｍｍ以上長いと、共振周波数の変動量を大きくすることができる。また、配線長ＬＧ１が配線長ＬＧ２よりも０．３ｍｍ以上長いと、共振周波数の変動量を大きくすることができる。具体的には、キャパシタ１２０１の静電容量が１ｎＦであったとき、共振周波数を１０ＭＨｚ以上変動させるために必要なインダクタンスは０．３ｎＨである。これはおおむね配線長０．３ｍｍで形成されるインダクタンスと同等である。
【0060】
複数のキャパシタ１２０２のうち、１つのキャパシタ１２０２の搭載部分Ｒ２に対する他のキャパシタ１２０２の搭載部分Ｒ２の配線構造は、配線長０．１ｍｍ以内、配線幅１０％以内の差異を持つ概略同一の構造とした。
【0061】
オンダイキャパシタ１４０から複数のキャパシタ１２０２の搭載部分Ｒ２のパッド２１２Ｅ２，２１２Ｇ２までの寄生ループインダクタンスは０．２５４ｎＨであった。キャパシタ１２０２の寄生インダクタンスが１つあたり０．１６３ｎＨであり、合成インダクタンスは０．０１５ｎＨであった。キャパシタ１２０２からオンダイキャパシタ１４０までの寄生インダクタンスは０．２６９ｎＨとなる。この寄生インダクタンス０．２６９ｎＨとオンダイキャパシタ１４０の静電容量２０ｎＦとによって、電源インピーダンス特性の６８．６ＭＨｚにおいて反共振が発生する。
【0062】
第１実施形態では、キャパシタ１２０１そのものの静電容量及び寄生インダクタンスだけでなく、配線長ＬＥ１，ＬＧ１を配線長ＬＥ２，ＬＧ２に対して変更したことにより、共振周波数を制御する。キャパシタ１２０１からオンダイキャパシタ１４０までの経路の全寄生インダクタンスは２．６１ｎＨであった。上述したように、キャパシタ１２０１の静電容量（定格容量）は、２．２ｎＦとした。これにより、キャパシタ１２０１と、キャパシタ１２０１からオンダイキャパシタ１４０までの経路とで、自己共振周波数６８．６ＭＨｚの共振回路となる。
【0063】
図５（ｂ）は、第１実施形態の電源インピーダンス特性を示すグラフである。図５（ｂ）において、横軸は周波数、縦軸はインピーダンスである。なお、図５（ｂ）には、第１実施形態の電源インピーダンス特性を実線で図示し、比較のため、図１１（ｂ）に示す比較例１の電源インピーダンス特性を破線で図示している。第１実施形態では、キャパシタ１２０１及びその搭載部分Ｒ１の配線構造を含んだ共振回路を形成している。キャパシタ１２０１及びその搭載部分Ｒ１の配線構造を含んだ共振回路の共振のピークＰ１０を、キャパシタ１２０２及びその搭載部分Ｒ２の配線構造を含んだ共振回路の共振のピークＰ２よりも高い周波数に設定する。具体的には、キャパシタ１２０１及びその搭載部分Ｒ１の配線構造を含んだ共振回路の共振のピークＰ１０を、反共振のピークＰ１Ｙの近傍の周波数に設定する。これにより、第１実施形態では、発生する反共振のピークＰ１を、比較例１の反共振のピークＰ１Ｙよりも低減させることができる。つまり、電源インピーダンス特性で反共振が発生する周波数、特に１０ＭＨｚ以上１００ＭＨｚ未満の周波数において、インピーダンスの上昇を抑制することができる。これにより、電源電位変動を抑制することができる。
【0064】
なお、電源線部２１０Ｅ２が電源パターン２１３Ｅ２を有する場合について説明したが、電源パターン２１３Ｅ２を省略し、電源ヴィアパッド２１１Ｅ２と電源パッド２１２Ｅ２とが直接接続されていてもよい。同様に、グラウンド線部２１０Ｇ２がグラウンドパターン２１３Ｇ２を有する場合について説明したが、グラウンドパターン２１３Ｇ２を省略し、グラウンドヴィアパッド２１１Ｇ２とグラウンドパッド２１２Ｇ２とが直接接続されていてもよい。
【0065】
また、配線長ＬＥ１が配線長ＬＥ２よりも長いという条件、及び配線長ＬＧ１が配線長ＬＧ２よりも長いという条件の２つの条件を満たすのが好適であるが、これに限定するものではない。２つの条件のうち、一方の条件のみ満たす場合であってもよい。
【0066】
［第２実施形態］
第２実施形態に係る処理モジュールの構成について説明する。第２実施形態の処理モジュールでは、プリント配線板においてキャパシタが実装される搭載部分の配線構造が、第１実施形態と異なり、それ以外の構成は、第１実施形態と同様である。以下、第１実施形態と異なる構成について説明し、第１実施形態と同様の構成については説明を省略する。
第２実施形態に係る処理モジュールの構成について説明する。第２実施形態の処理モジュールでは、プリント配線板においてキャパシタが実装される搭載部分の配線構造が、第１実施形態と異なり、それ以外の構成は、第１実施形態と同様である。以下、第１実施形態と異なる構成について説明し、第１実施形態と同様の構成については説明を省略する。
【0067】
図６（ａ）は、第２実施形態のプリント配線板２００Ａにおけるキャパシタ１２０１，１２０２の搭載部分（実装部分）Ｒ１Ａ，Ｒ２Ａの平面図である。図６（ａ）には、プリント配線板２００ＡをＺ方向に見たときの搭載部分Ｒ１Ａ，Ｒ２Ａの配線構造を図示している。第２実施形態の搭載部分Ｒ１Ａ，Ｒ２Ａの配線構造が、第１実施形態の搭載部分Ｒ１，Ｒ２の配線構造と異なる。
【0068】
また、キャパシタ１２０１の搭載部分Ｒ１Ａの配線構造は、キャパシタ１２０２の搭載部分Ｒ２Ａの配線構造と異なる。なお、複数の搭載部分Ｒ２Ａの配線構成は概略同一であるので、図６（ａ）において、１つの搭載部分Ｒ２Ａの配線構成についてのみ図示している。また、図６（ａ）において、キャパシタ１２０１，１２０２を鎖線で示す。なお、キャパシタ１２０１の個数は、第１実施形態と同様、１個であり、キャパシタ１２０２の個数は、第１実施形態と同様、１１個である。
【0069】
搭載部分Ｒ１Ａの配線構造について説明する。プリント配線板２００Ａは、第２表層である導体層２５４に配置され、図３の電源線３０１Ｅの一部分である第１電源線部の一例としての電源線部２１０ＥＡ１を有する。電源線部２１０ＥＡ１は、図３のオンダイキャパシタ１４０の一対の電極１４１，１４２のうち一方の電極１４１に電気的に導通している。また、プリント配線板２００Ａは、導体層２５４に配置され、図３のグラウンド線３０１Ｇの一部分である第１グラウンド線部の一例としてのグラウンド線部２１０ＧＡ１を有する。グラウンド線部２１０ＧＡ１は、オンダイキャパシタ１４０の一対の電極１４１，１４２のうち他方の電極１４２に電気的に導通している。電源線部２１０ＥＡ１及びグラウンド線部２１０ＧＡ１は、図３に示す電源装置１５０から見て、キャパシタ１２０１を送信回路１４５及びオンダイキャパシタ１４０に並列に接続するのに用いられる。
【0070】
搭載部分Ｒ２Ａの配線構造について説明する。プリント配線板２００Ａは、導体層２５４に配置され、図３の電源線３０１Ｅの一部分である第２電源線部の一例としての電源線部２１０ＥＡ２を有する。電源線部２１０ＥＡ２は、図３のオンダイキャパシタ１４０の一対の電極１４１，１４２のうち一方の電極１４１に電気的に導通している。また、プリント配線板２００Ａは、導体層２５４に配置され、図３のグラウンド線３０１Ｇの一部分である第２グラウンド線部の一例としてのグラウンド線部２１０ＧＡ２を有する。オンダイキャパシタ１４０の一対の電極１４１，１４２のうち他方の電極１４２に電気的に導通している。電源線部２１０ＥＡ２及びグラウンド線部２１０ＧＡ２は、図３に示す電源装置１５０から見て、キャパシタ１２０２を送信回路１４５及びオンダイキャパシタ１４０に並列に接続するのに用いられる。
【0071】
電源線部２１０ＥＡ１は、第１電源ヴィアパッドである電源ヴィアパッド２１１ＥＡ１と、第１電源パッドである電源パッド２１２ＥＡ１と、第１電源パターンである電源パターン２１３ＥＡ１と、を含む。電源ヴィアパッド２１１ＥＡ１は、図４に示す電源ヴィア２０７Ｅ１に連結されている。電源パッド２１２ＥＡ１は、キャパシタ１２０１の一対の電極１２１１，１２２１のうちの一方の電極１２１１がはんだ等で接合された導体パッドである。電源パターン２１３ＥＡ１は、電源ヴィアパッド２１１ＥＡ１と電源パッド２１２ＥＡ１とをつなぐ導体パターンである。これにより、電源パッド２１２ＥＡ１は、電源パターン２１３ＥＡ１を介して電源ヴィアパッド２１１ＥＡ１に電気的に接続されている。
【0072】
グラウンド線部２１０ＧＡ１は、第１グラウンドヴィアパッドであるグラウンドヴィアパッド２１１ＧＡ１と、第１グラウンドパッドであるグラウンドパッド２１２ＧＡ１と、第１グラウンドパターンであるグラウンドパターン２１３ＧＡ１と、を含む。グラウンドヴィアパッド２１１ＧＡ１は、図４に示すグラウンドヴィア２０７Ｇ１に連結されている。グラウンドパッド２１２ＧＡ１は、キャパシタ１２０１の一対の電極１２１１，１２２１のうちの他方の電極１２２１がはんだ等で接合された導体パッドである。グラウンドパターン２１３ＧＡ１は、グラウンドヴィアパッド２１１ＧＡ１とグラウンドパッド２１２ＧＡ１とをつなぐ導体パターンである。これにより、グラウンドパッド２１２ＧＡ１は、グラウンドパターン２１３ＧＡ１を介してグラウンドヴィアパッド２１１ＧＡ１に電気的に接続されている。
【0073】
電源線部２１０ＥＡ２は、第２電源ヴィアパッドである電源ヴィアパッド２１１ＥＡ２と、第２電源パッドである電源パッド２１２ＥＡ２と、第２電源パターンである電源パターン２１３ＥＡ２と、を含む。電源ヴィアパッド２１１ＥＡ２は、図４に示す電源ヴィア２０７Ｅ２に連結されている。電源パッド２１２ＥＡ２は、キャパシタ１２０２の一対の電極１２１２，１２２２のうちの一方の電極１２１２がはんだ等で接合された導体パッドである。電源パターン２１３ＥＡ２は、電源ヴィアパッド２１１ＥＡ２と電源パッド２１２ＥＡ２とをつなぐ導体パターンである。これにより、電源パッド２１２ＥＡ２は、電源パターン２１３ＥＡ２を介して電源ヴィアパッド２１１ＥＡ２に電気的に接続されている。
【0074】
グラウンド線部２１０ＧＡ２は、第２グラウンドヴィアパッドであるグラウンドヴィアパッド２１１ＧＡ２と、第２グラウンドパッドであるグラウンドパッド２１２ＧＡ２と、第２グラウンドパターンであるグラウンドパターン２１３ＧＡ２と、を含む。グラウンドヴィアパッド２１１ＧＡ２は、図４に示すグラウンドヴィア２０７Ｇ２に連結されている。グラウンドパッド２１２ＧＡ２は、キャパシタ１２０１の一対の電極１２１２，１２２２のうちの他方の電極１２２２がはんだ等で接合された導体パッドである。グラウンドパターン２１３ＧＡ２は、グラウンドヴィアパッド２１１ＧＡ２とグラウンドパッド２１２ＧＡ２とをつなぐ導体パターンである。これにより、グラウンドパッド２１２ＧＡ２は、グラウンドパターン２１３ＧＡ２を介してグラウンドヴィアパッド２１１ＧＡ２に電気的に接続されている。
【0075】
第２実施形態では、Ｚ方向に見て、各ヴィアパッド２１１ＥＡ１，２１１ＥＡ２，２１１ＧＡ１，２１１ＧＡ２の外形が円形である。また、第２実施形態では、Ｚ方向に見て、パッド２１２ＥＡ１，２１２ＥＡ２，２１２ＧＡ１，２１２ＧＡ２の外形が矩形である。
【0076】
第２実施形態では、電源線部２１０ＥＡ１のインダクタンスは、電源線部２１０ＥＡ２のインダクタンスよりも高い。また、グラウンド線部２１０ＧＡ１のインダクタンスは、グラウンド線部２１０ＧＡ２のインダクタンスよりも高い。具体的に説明すると、電源線部２１０ＥＡ１の配線幅ＷＥ１は、電源線部２１０ＥＡ２の配線幅ＷＥ２よりも狭い。また、グラウンド線部２１０ＧＡ１の配線幅ＷＧ１は、グラウンド線部２１０ＧＡ２の配線幅ＷＧ２よりも狭い。また、第２実施形態では、電源パターン２１３ＥＡ１の配線幅ＷＥ１は、電源ヴィアパッド２１１ＥＡ１の直径ＷＥＶ１よりも狭い。また、グラウンドパターン２１３ＧＡ１の配線幅ＷＧ１は、グラウンドヴィアパッド２１１ＧＡ１の直径ＷＧＶ１よりも狭い。なお、第２実施形態では、電源パターン２１３ＥＡ２の配線幅ＷＥ２は、電源ヴィアパッド２１１ＥＡ２の直径ＷＥＶ２と同じである。また、グラウンドパターン２１３ＧＡ２の配線幅ＷＧ２は、グラウンドヴィアパッド２１１ＧＡ２の直径ＷＧＶ２と同じである。
【0077】
第２実施形態の処理モジュールについて、電源インピーダンス特性を測定する実験を行った。この実験に用いた処理モジュールのパラメータについて説明する。半導体素子１０２のオンダイキャパシタ１４０（図３）の静電容量は、２０ｎＦとした。
【0078】
プリント配線板２００Ａの厚みは１．６ｍｍとした。導体層２５１及び導体層２５４のそれぞれの厚みは０．０４３ｍｍ、導体層２５２及び導体層２５３のそれぞれの厚みは０．０３５ｍｍとした。絶縁体層２６１及び絶縁体層２６３のそれぞれの厚みは０．１ｍｍ、絶縁体層２６２の厚みは１．２ｍｍとした。半導体装置１００におけるはんだボール１１０（図２）のピッチは、０．８ｍｍとした。また、電源パッド２０５Ｅ１，２０５Ｅ２（図４）およびグラウンドパッド２０５Ｇ１，２０５Ｇ２（図４）のそれぞれの直径は０．３２ｍｍとした。電源ヴィア２０７Ｅ１，２０７Ｅ２およびグラウンドヴィア２０７Ｇ１，２０７Ｇ２のそれぞれの穴の直径は０．２５ｍｍとした。１２個のキャパシタ１２０（図２（ｂ））は、全て０６０３サイズのチップ部品とした。キャパシタ１２０１の静電容量（定格容量）は１０ｎＦ以下、具体的には２．２ｎＦとした。キャパシタ１２０２の静電容量（定格容量）は０．１μＦとした。
【0079】
電源パターン２１３ＥＡ１の配線幅ＷＥ１は０．０４ｍｍとした。電源線部２１０ＥＡ１の配線長は０．８ｍｍとした。グラウンドパターン２１３ＧＡ１の配線幅ＷＧ１は０．０４ｍｍとした。グラウンド線部２１０ＧＡ１の配線長は０．８ｍｍとした。電源パターン２１３ＥＡ２の配線幅ＷＥ２は０．３ｍｍとした。電源線部２１０ＥＡ２の配線長は０．８ｍｍとした。グラウンドパターン２１３ＧＡ２の配線幅ＷＧ２は０．３ｍｍとした。グラウンド線部２１０ＧＡ２の配線長は０．８ｍｍとした。
【0080】
配線幅ＷＥ１は、配線幅ＷＥ２の８０％以下であるのが好ましい。また、配線幅ＷＧ１は、配線幅ＷＧ２の８０％以下であるのが好ましい。これらの関係の一方又は両方を満たすと、共振周波数の変動幅を大きくすることができるためである。具体的には、電源パターン２１３ＥＡ１の配線長が１ｍｍ、キャパシタ１２０１の静電容量が１ｎＦのときに、共振周波数を１ＭＨｚ変動させるために必要なインダクタンス（３０ｎＨ）を実現することができる。
【0081】
複数のキャパシタ１２０２のうち、１つのキャパシタ１２０２の搭載部分Ｒ２Ａに対する他のキャパシタ１２０２の搭載部分Ｒ２Ａの配線構造は、配線長０．１ｍｍ以内、配線幅１０％以内の差異を持つ概略同一の構造とした。
【0082】
オンダイキャパシタ１４０から複数のキャパシタ１２０２の搭載部分Ｒ２Ａのパッド２１２ＥＡ２，２１２ＧＡ２までの寄生ループインダクタンスは０．２７９ｎＨであった。キャパシタ１２０２の寄生インダクタンスが１つあたり０．１６３ｎＨであり、合成インダクタンスは０．０１５ｎＨであった。キャパシタ１２０２からオンダイキャパシタ１４０までの寄生インダクタンスは０．２９３ｎＨとなる。この寄生インダクタンス０．２９３ｎＨとオンダイキャパシタ１４０の静電容量２０ｎＦとによって、電源インピーダンス特性の６５．７ＭＨｚにおいて反共振が発生する。
【0083】
第２実施形態では、キャパシタ１２０１そのものの静電容量及び寄生インダクタンスだけでなく、配線幅ＷＥ１，ＷＧ１を配線幅ＷＥ２，ＷＧ２に対して変更したことにより、共振周波数を制御する。キャパシタ１２０１からオンダイキャパシタ１４０までの経路の全寄生インダクタンスは２．７１ｎＨであった。上述したように、キャパシタ１２０１の静電容量（定格容量）は、２．２ｎＦとした。これにより、キャパシタ１２０１と、キャパシタ１２０１からオンダイキャパシタ１４０までの経路とで、自己共振周波数６５．２ＭＨｚの共振回路となる。
【0084】
図６（ｂ）は、第２実施形態の電源インピーダンス特性を示すグラフである。図６（ｂ）において、横軸は周波数、縦軸はインピーダンスである。なお、図６（ｂ）には、第２実施形態の電源インピーダンス特性を実線で図示し、比較のため、図１１（ｂ）に示す比較例１の電源インピーダンス特性を破線で図示している。第２実施形態では、キャパシタ１２０１及びその搭載部分Ｒ１Ａの配線構造を含んだ共振回路を形成している。キャパシタ１２０１及びその搭載部分Ｒ１Ａの配線構造を含んだ共振回路の共振のピークＰ１０Ａを、キャパシタ１２０２及びその搭載部分Ｒ２Ａの配線構造を含んだ共振回路の共振のピークＰ２Ａよりも高い周波数に設定する。具体的には、キャパシタ１２０１及びその搭載部分Ｒ１Ａの配線構造を含んだ共振回路の共振のピークＰ１０Ａを、反共振のピークＰ１Ｙの近傍の周波数に設定する。これにより、第２実施形態では、発生する反共振のピークＰ１Ａを、比較例１の反共振のピークＰ１Ｙよりも低減させることができる。つまり、電源インピーダンス特性で反共振が発生する周波数、特に１０ＭＨｚ以上１００ＭＨｚ未満の周波数において、インピーダンスの上昇を抑制することができる。これにより、電源電位変動を抑制することができる。
【0085】
なお、配線幅ＷＥ１が配線幅ＷＥ２よりも狭いという条件、及び配線幅ＷＧ１が配線幅ＷＧ２よりも狭いという条件の２つの条件を満たすのが好適であるが、これに限定するものではない。２つの条件のうち、一方の条件のみ満たす場合であってもよい。また、第１実施形態と同様に、電源パターン２１３ＥＡ１の配線長を、電源パターン２１３ＥＡ２の配線長よりも長くしてもよい。また、第１実施形態と同様に、グラウンドパターン２１３ＧＡ１の配線長を、グラウンドパターン２１３ＧＡ２の配線長よりも長くしてもよい。
【0086】
［第３実施形態］
第３実施形態に係る処理モジュールの構成について説明する。第３実施形態の処理モジュールでは、プリント配線板においてキャパシタが実装される搭載部分の配線構造が、第１実施形態と異なり、それ以外の構成は、第１実施形態と同様である。以下、第１実施形態と異なる構成について説明し、第１実施形態と同様の構成については説明を省略する。
第３実施形態に係る処理モジュールの構成について説明する。第３実施形態の処理モジュールでは、プリント配線板においてキャパシタが実装される搭載部分の配線構造が、第１実施形態と異なり、それ以外の構成は、第１実施形態と同様である。以下、第１実施形態と異なる構成について説明し、第１実施形態と同様の構成については説明を省略する。
【0087】
図７（ａ）は、第３実施形態のプリント配線板２００Ｂにおけるキャパシタ１２０１，１２０２の搭載部分（実装部分）Ｒ１Ｂ，Ｒ２Ｂの平面図である。図７（ａ）には、プリント配線板２００ＢをＺ方向に見たときの搭載部分Ｒ１Ｂ，Ｒ２Ｂの配線構造を図示している。第３実施形態の搭載部分Ｒ１Ｂ，Ｒ２Ｂの配線構造が、第１実施形態の搭載部分Ｒ１，Ｒ２の配線構造と異なる。
【0088】
また、キャパシタ１２０１の搭載部分Ｒ１Ｂの配線構造は、キャパシタ１２０２の搭載部分Ｒ２Ｂの配線構造と異なる。なお、複数の搭載部分Ｒ２Ｂの配線構成は概略同一であるので、図７（ａ）において、１つの搭載部分Ｒ２Ｂの配線構成についてのみ図示している。また、図７（ａ）において、キャパシタ１２０１，１２０２を鎖線で示す。なお、キャパシタ１２０１の個数は、第１実施形態と同様、１個であり、キャパシタ１２０２の個数は、第１実施形態と同様、１１個である。
【0089】
搭載部分Ｒ１Ｂの配線構造について説明する。プリント配線板２００Ｂは、第２表層である導体層２５４に配置され、図３の電源線３０１Ｅの一部分である第１電源線部の一例としての電源線部２１０ＥＢ１を有する。電源線部２１０ＥＢ１は、図３のオンダイキャパシタ１４０の一対の電極１４１，１４２のうち一方の電極１４１に電気的に導通している。また、プリント配線板２００Ｂは、導体層２５４に配置され、図３のグラウンド線３０１Ｇの一部分である第１グラウンド線部の一例としてのグラウンド線部２１０ＧＢ１を有する。グラウンド線部２１０ＧＢ１は、オンダイキャパシタ１４０の一対の電極１４１，１４２のうち他方の電極１４２に電気的に導通している。電源線部２１０ＥＢ１及びグラウンド線部２１０ＧＢ１は、図３に示す電源装置１５０から見て、キャパシタ１２０１を送信回路１４５及びオンダイキャパシタ１４０に並列に接続するのに用いられる。
【0090】
搭載部分Ｒ２Ｂの配線構造について説明する。プリント配線板２００Ｂは、導体層２５４に配置され、図３の電源線３０１Ｅの一部分である第２電源線部の一例としての電源線部２１０ＥＢ２を有する。電源線部２１０ＥＢ２は、図３のオンダイキャパシタ１４０の一対の電極１４１，１４２のうち一方の電極１４１に電気的に導通している。また、プリント配線板２００Ｂは、導体層２５４に配置され、図３のグラウンド線３０１Ｇの一部分である第２グラウンド線部の一例としてのグラウンド線部２１０ＧＢ２を有する。グラウンド線部２１０ＧＢ２は、オンダイキャパシタ１４０の一対の電極１４１，１４２のうち他方の電極１４２に電気的に導通している。電源線部２１０ＥＢ２及びグラウンド線部２１０ＧＢ２は、図３に示す電源装置１５０から見て、キャパシタ１２０２を送信回路１４５及びオンダイキャパシタ１４０に並列に接続するのに用いられる。
【0091】
電源線部２１０ＥＢ１は、第１電源ヴィアパッドである電源ヴィアパッド２１１ＥＢ１と、第１電源パッドである電源パッド２１２ＥＢ１と、第１電源パターンである電源パターン２１３ＥＢ１と、を含む。電源ヴィアパッド２１１ＥＢ１は、図４に示す電源ヴィア２０７Ｅ１に連結されている。電源パッド２１２ＥＢ１は、キャパシタ１２０１の一対の電極１２１１，１２２１のうちの一方の電極１２１１がはんだ等で接合された導体パッドである。電源パターン２１３ＥＢ１は、電源ヴィアパッド２１１ＥＢ１と電源パッド２１２ＥＢ１とをつなぐ導体パターンである。これにより、電源パッド２１２ＥＢ１は、電源パターン２１３ＥＢ１を介して電源ヴィアパッド２１１ＥＢ１に電気的に接続されている。
【0092】
グラウンド線部２１０ＧＢ１は、第１グラウンドヴィアパッドであるグラウンドヴィアパッド２１１ＧＢ１と、第１グラウンドパッドであるグラウンドパッド２１２ＧＢ１と、第１グラウンドパターンであるグラウンドパターン２１３ＧＢ１と、を含む。グラウンドヴィアパッド２１１ＧＢ１は、図４に示すグラウンドヴィア２０７Ｇ１に連結されている。グラウンドパッド２１２ＧＢ１は、キャパシタ１２０１の一対の電極１２１１，１２２１のうちの他方の電極１２２１がはんだ等で接合された導体パッドである。グラウンドパターン２１３ＧＢ１は、グラウンドヴィアパッド２１１ＧＢ１とグラウンドパッド２１２ＧＢ１とをつなぐ導体パターンである。これにより、グラウンドパッド２１２ＧＢ１は、グラウンドパターン２１３ＧＢ１を介してグラウンドヴィアパッド２１１ＧＢ１に電気的に接続されている。
【0093】
電源線部２１０ＥＢ２は、第２電源ヴィアパッドである電源ヴィアパッド２１１ＥＢ２と、第２電源パッドである電源パッド２１２ＥＢ２と、第２電源パターンである電源パターン２１３ＥＢ２と、を含む。電源ヴィアパッド２１１ＥＢ２は、図４に示す電源ヴィア２０７Ｅ２に連結されている。電源パッド２１２ＥＢ２は、キャパシタ１２０２の一対の電極１２１２，１２２２のうちの一方の電極１２１２がはんだ等で接合された導体パッドである。電源パターン２１３ＥＢ２は、電源ヴィアパッド２１１ＥＢ２と電源パッド２１２ＥＢ２とをつなぐ導体パターンである。これにより、電源パッド２１２ＥＢ２は、電源パターン２１３ＥＢ２を介して電源ヴィアパッド２１１ＥＢ２に電気的に接続されている。
【0094】
グラウンド線部２１０ＧＢ２は、第２グラウンドヴィアパッドであるグラウンドヴィアパッド２１１ＧＢ２と、第２グラウンドパッドであるグラウンドパッド２１２ＧＢ２と、第２グラウンドパターンであるグラウンドパターン２１３ＧＢ２と、を含む。グラウンドヴィアパッド２１１ＧＢ２は、図４に示すグラウンドヴィア２０７Ｇ２に連結されている。グラウンドパッド２１２ＧＢ２は、キャパシタ１２０１の一対の電極１２１２，１２２２のうちの他方の電極１２２２がはんだ等で接合された導体パッドである。グラウンドパターン２１３ＧＢ２は、グラウンドヴィアパッド２１１ＧＢ２とグラウンドパッド２１２ＧＢ２とをつなぐ導体パターンである。これにより、グラウンドパッド２１２ＧＢ２は、グラウンドパターン２１３ＧＢ２を介してグラウンドヴィアパッド２１１ＧＢ２に電気的に接続されている。
【0095】
第３実施形態では、電源線部２１０ＥＢ１のインダクタンスは、電源線部２１０ＥＢ２のインダクタンスよりも高い。また、グラウンド線部２１０ＧＢ１のインダクタンスは、グラウンド線部２１０ＧＢ２のインダクタンスよりも高い。具体的に説明すると、電源線部２１０ＥＢ１の配線長ＬＥ１は、電源線部２１０ＥＢ２の配線長ＬＥ２よりも長く、グラウンド線部２１０ＧＢ１の配線長ＬＧ１は、グラウンド線部２１０ＧＢ２の配線長ＬＧ２よりも長い。
【0096】
電源線部２１０ＥＢ１の配線長ＬＥ１は、電源ヴィアパッド２１１ＥＢ１の中心と電源パッド２１２ＥＢ１の中心との間の配線長である。電源線部２１０ＥＢ２の配線長ＬＥ２は、電源ヴィアパッド２１１ＥＢ２の中心と電源パッド２１２ＥＢ２の中心との間の配線長である。グラウンド線部２１０ＧＢ１の配線長ＬＧ１は、グラウンドヴィアパッド２１１ＧＢ１の中心とグラウンドパッド２１２ＧＢ１の中心との間の配線長である。グラウンド線部２１０ＧＢ２の配線長ＬＧ２は、グラウンドヴィアパッド２１１ＧＢ２の中心とグラウンドパッド２１２ＧＢ２の中心との間の配線長である。
【0097】
より詳細に説明すると、配線長ＬＥ１は、電源ヴィアパッド２１１ＥＢ１の中心と電源パッド２１２ＥＢ１の中心との道のりのうち最短の道のりである。配線長ＬＥ２は、電源ヴィアパッド２１１ＥＢ２の中心と電源パッド２１２ＥＢ２の中心との道のりのうち最短の道のりである。配線長ＬＧ１は、グラウンドヴィアパッド２１１ＧＢ１の中心とグラウンドパッド２１２ＧＢ１の中心との道のりのうち最短の道のりである。配線長ＬＧ２は、グラウンドヴィアパッド２１１ＧＢ２の中心とグラウンドパッド２１２ＧＢ２の中心との道のりのうち最短の道のりである。第３実施形態では、配線長ＬＥ１を配線長ＬＥ２よりも長くするために、電源パターン２１３ＥＢ１をミアンダ状に配線している。
【0098】
第３実施形態では、Ｚ方向に見て、各ヴィアパッド２１１ＥＢ１，２１１ＥＢ２，２１１ＧＢ１，２１１ＧＢ２の外形が円形である。各ヴィアパッド２１１ＥＢ１，２１１ＥＢ２，２１１ＧＢ１，２１１ＧＢ２の中心は、各ヴィアパッド２１１ＥＢ１，２１１ＥＢ２，２１１ＧＢ１，２１１ＧＢ２の外形の中心である。なお、各ヴィアパッド２１１ＥＢ１，２１１ＥＢ２，２１１ＧＢ１，２１１ＧＢ２に穴が存在する場合も同様である。
【0099】
また、第３実施形態では、Ｚ方向に見て、パッド２１２ＥＢ１，２１２ＥＢ２，２１２ＧＢ１，２１２ＧＢ２の外形が矩形である。各パッド２１２ＥＢ１，２１２ＥＢ２，２１２ＧＢ１，２１２ＧＢ２の中心は、各パッド２１２ＥＢ１，２１２ＥＢ２，２１２ＧＢ１，２１２ＧＢ２の外形の中心である。
【0100】
第３実施形態の処理モジュールについて、電源インピーダンス特性を測定する実験を行った。この実験に用いた処理モジュールのパラメータについて説明する。半導体素子１０２のオンダイキャパシタ１４０（図３）の静電容量は、２０ｎＦとした。
【0101】
プリント配線板２００Ｂの厚みは１．６ｍｍとした。導体層２５１及び導体層２５４のそれぞれの厚みは０．０４３ｍｍ、導体層２５２及び導体層２５３のそれぞれの厚みは０．０３５ｍｍとした。絶縁体層２６１及び絶縁体層２６３のそれぞれの厚みは０．１ｍｍ、絶縁体層２６２の厚みは１．２ｍｍとした。半導体装置１００におけるはんだボール１１０（図２）のピッチは、０．８ｍｍとした。また、電源パッド２０５Ｅ１，２０５Ｅ２（図４）およびグラウンドパッド２０５Ｇ１，２０５Ｇ２（図４）のそれぞれの直径は０．３２ｍｍとした。電源ヴィア２０７Ｅ１，２０７Ｅ２およびグラウンドヴィア２０７Ｇ１，２０７Ｇ２のそれぞれの穴の直径は０．２５ｍｍとした。１２個のキャパシタ１２０（図２（ｂ））は、全て０６０３サイズのチップ部品とした。キャパシタ１２０１の静電容量（定格容量）は、１０ｎＦ以下、具体的には２．２ｎＦとした。キャパシタ１２０２の静電容量（定格容量）は０．１μＦとした。
【0102】
電源パターン２１３ＥＢ１の配線幅は０．０７ｍｍとした。電源線部２１０ＥＢ１の配線長ＬＥ１は、電源パターン２１３ＥＢ１をミアンダ状とし、１．１ｍｍとした。グラウンドパターン２１３ＧＢ１の配線幅は０．３ｍｍとした。グラウンド線部２１０ＧＢ１の配線長ＬＧ１は０．８ｍｍとした。電源パターン２１３ＥＢ２の配線幅は０．２ｍｍとした。電源線部２１０ＥＢ２の配線長ＬＥ２は０．５１ｍｍとした。グラウンドパターン２１３ＧＢ２の配線幅は０．２ｍｍとした。グラウンド線部２１０ＧＢ２の配線長ＬＧ２は０．５１ｍｍとした。
【0103】
配線長ＬＥ１は配線長ＬＥ２よりも０．３ｍｍ以上長いのが好ましく、配線長ＬＧ１は配線長ＬＧ２よりも０．３ｍｍ以上長いのが好ましい。なお、電源パターン２１３ＥＢ１をミアンダ状とすることにより、各ヴィアパッド２１１ＥＢ１，２１１ＧＢ１及びパッド２１２ＥＢ１，２１２ＧＢ１の位置に関わらず、配線長ＬＥ１を配線長ＬＥ２よりも０．３ｍｍ長くすることが可能となる。
【0104】
複数のキャパシタ１２０２のうち、１つのキャパシタ１２０２の搭載部分Ｒ２Ｂに対する他のキャパシタ１２０２の搭載部分Ｒ２Ｂの配線構造は、配線長０．１ｍｍ以内、配線幅１０％以内の差異を持つ概略同一の構造とした。
【0105】
図３のオンダイキャパシタ１４０から複数のキャパシタ１２０２の搭載部分Ｒ２Ｂのパッド２１２ＥＢ２，２１２ＧＢ２までの寄生ループインダクタンスは０．２５４ｎＨであった。キャパシタ１２０２の寄生インダクタンスが１つあたり０．１６３ｎＨであり、合成インダクタンスは０．０１５ｎＨであった。キャパシタ１２０２からオンダイキャパシタ１４０までの寄生インダクタンスは０．２６９ｎＨとなる。この寄生インダクタンス０．２６９ｎＨとオンダイキャパシタ１４０の静電容量２０ｎＦとによって、電源インピーダンス特性の６８．６ＭＨｚにおいて反共振が発生する。
【0106】
第３実施形態では、キャパシタ１２０１そのものの静電容量及び寄生インダクタンスだけでなく、配線長ＬＥ１，ＬＧ１を配線長ＬＥ２，ＬＧ２に対して変更したことにより、共振周波数を制御する。キャパシタ１２０１からオンダイキャパシタ１４０までの経路の全寄生インダクタンスは２．６０ｎＨであった。上述したように、キャパシタ１２０１の静電容量（定格容量）は、２．２ｎＦとした。これにより、キャパシタ１２０１と、キャパシタ１２０１からオンダイキャパシタ１４０までの経路とで、自己共振周波数６８．６ＭＨｚの共振回路となる。
【0107】
図７（ｂ）は、第３実施形態の電源インピーダンス特性を示すグラフである。図７（ｂ）において、横軸は周波数、縦軸はインピーダンスである。なお、図７（ｂ）には、第３実施形態の電源インピーダンス特性を実線で図示し、比較のため、図１１（ｂ）に示す比較例１の電源インピーダンス特性を破線で図示している。第３実施形態では、キャパシタ１２０１及びその搭載部分Ｒ１Ｂの配線構造を含んだ共振回路を形成している。キャパシタ１２０１及びその搭載部分Ｒ１Ｂの配線構造を含んだ共振回路の共振のピークＰ１０Ｂを、キャパシタ１２０２及びその搭載部分Ｒ２Ｂの配線構造を含んだ共振回路の共振のピークＰ２Ｂよりも高い周波数に設定する。具体的には、キャパシタ１２０１及びその搭載部分Ｒ１Ｂの配線構造を含んだ共振回路の共振のピークＰ１０Ｂを、反共振のピークＰ１Ｙの近傍の周波数に設定する。これにより、第３実施形態では、発生する反共振のピークＰ１Ｂを、比較例１の反共振のピークＰ１Ｙよりも低減させることができる。つまり、電源インピーダンス特性で反共振が発生する周波数、特に１０ＭＨｚ以上１００ＭＨｚ未満の周波数において、インピーダンスの上昇を抑制することができる。これにより、電源電位変動を抑制することができる。
【0108】
なお、以上の説明では、電源パターン２１３ＥＢ１のみがミアンダ状に配線されている場合について説明したが、これに限定するものではない。電源パターン２１３ＥＢ１及び／又はグラウンドパターン２１３ＧＢ１がミアンダ状に配線されていてもよい。
【0109】
また、電源線部２１０ＥＢ２が電源パターン２１３ＥＢ２を有する場合について説明したが、電源パターン２１３ＥＢ２を省略し、電源ヴィアパッド２１１ＥＢ２と電源パッド２１２ＥＢ２とが直接接続されていてもよい。同様に、グラウンド線部２１０ＧＢ２がグラウンドパターン２１３ＧＢ２を有する場合について説明したが、グラウンドパターン２１３ＧＢ２を省略し、グラウンドヴィアパッド２１１ＧＢ２とグラウンドパッド２１２ＧＢ２とが直接接続されていてもよい。
【0110】
［第４実施形態］
第４実施形態に係る処理モジュールの構成について説明する。第４実施形態の処理モジュールでは、プリント配線板の構成が、第１実施形態と異なり、それ以外の構成は、第１実施形態と略同様である。以下、第１実施形態と異なる構成について説明し、第１実施形態と略同様の構成については説明を省略する。
第４実施形態に係る処理モジュールの構成について説明する。第４実施形態の処理モジュールでは、プリント配線板の構成が、第１実施形態と異なり、それ以外の構成は、第１実施形態と略同様である。以下、第１実施形態と異なる構成について説明し、第１実施形態と略同様の構成については説明を省略する。
【0111】
図８は、第４実施形態に係る処理モジュール３００Ｃの断面模式図である。処理モジュール３００Ｃは、第１実施形態と同様の半導体装置１００と、第１実施形態と同様の図２（ｂ）に示す複数のキャパシタ１２０と、プリント配線板２００Ｃと、を有する。半導体装置１００は、プリント配線板２００Ｃの主面２０１の側に実装され、図２（ｂ）に示す複数のキャパシタ１２０は、主面２０１とは反対の主面２０２の側に実装さている。
【0112】
上記第１実施形態では、図４に示すように、導体層２５２と導体層２５４との間に、主にグラウンドプレーンが配置される１つの導体層２５３がある場合について説明した。第４実施形態では、図８に示すように、主にグラウンドプレーンが配置される複数の導体層、例えば２つの導体層２５３１，２５３２がある。第４実施形態では、プリント配線板２００Ｃは、５つの導体層２５１，２５２，２５３１，２５３２，２５４と４つの絶縁体層２６１，２６２，２６３１，２６３２を含む積層基板である。これら導体層及び絶縁体層は、主面２０１の側から主面２０２の側に向かって、導体層２５１、絶縁体層２６１、導体層２５２、絶縁体層２６２、導体層２５３２、絶縁体層２６３２、導体層２５３１、絶縁体層２６３１、導体層２５４の順に配置されている。
【0113】
図９（ａ）は、第４実施形態のプリント配線板２００Ｃにおけるキャパシタ１２０１，１２０２の搭載部分（実装部分）Ｒ１，Ｒ２の平面図である。図９（ａ）には、プリント配線板２００ＣをＺ方向に見たときの搭載部分Ｒ１，Ｒ２の配線構造を図示している。なお、複数の搭載部分Ｒ２の配線構成は概略同一であるので、図９（ａ）において、１つの搭載部分Ｒ２の配線構成についてのみ図示している。また、図９（ａ）において、キャパシタ１２０１，１２０２を鎖線で示す。なお、キャパシタ１２０１の個数は、第１実施形態と同様、１個であり、キャパシタ１２０２の個数は、第１実施形態と同様、１１個である。
【0114】
搭載部分Ｒ１の配線構造について説明する。プリント配線板２００Ｃは、第２表層である導体層２５４に配置され、図３の電源線３０１Ｅの一部分である電源線部２１０Ｅ１を有する。また、プリント配線板２００Ｃは、導体層２５４に配置され、図３のグラウンド線３０１Ｇの一部分であるグラウンド線部２１０Ｇ１を有する。
【0115】
搭載部分Ｒ２の配線構造について説明する。プリント配線板２００Ｃは、導体層２５４に配置され、図３の電源線３０１Ｅの一部分である電源線部２１０Ｅ２を有する。また、プリント配線板２００Ｃは、導体層２５４に配置され、図３のグラウンド線３０１Ｇの一部分であるグラウンド線部２１０Ｇ２を有する。
【0116】
電源線部２１０Ｅ１は、電源ヴィアパッド２１１Ｅ１、電源パッド２１２Ｅ１、及び電源パターン２１３Ｅ１を含む。グラウンド線部２１０Ｇ１は、グラウンドヴィアパッド２１１Ｇ１、グラウンドパッド２１２Ｇ１、及びグラウンドパターン２１３Ｇ１を含む。電源線部２１０Ｅ２は、電源ヴィアパッド２１１Ｅ２、電源パッド２１２Ｅ２、及び電源パターン２１３Ｅ２を含む。グラウンド線部２１０Ｇ２は、グラウンドヴィアパッド２１１Ｇ２、グラウンドパッド２１２Ｇ２、及びグラウンドパターン２１３Ｇ２を含む。
【0117】
第４実施形態では、第１実施形態と同様、電源線部２１０Ｅ１の配線長が電源線部２１０Ｅ２の配線長よりも長く、グラウンド線部２１０Ｇ１の配線長がグラウンド線部２１０Ｇ２の配線長よりも長い。
【0118】
図９（ｂ）及び図９（ｃ）は、第４実施形態のプリント配線板２００Ｃの内層である導体層２５３１，２５３２の平面図である。図９（ｂ）には、プリント配線板２００ＣをＺ方向に見たときの導体層２５３１において、図９（ａ）の搭載部分Ｒ１，Ｒ２と重なる部分を図示している。図９（ｃ）には、プリント配線板２００ＣをＺ方向に見たときの導体層２５３２において、図９（ａ）の搭載部分Ｒ１，Ｒ２と重なる部分を図示している。なお、図９（ｂ）において、説明の便宜上、導体層２５４に配置された電源パターン２１３Ｅ１を破線で示す。
【0119】
導体層２５３１には、ベタのグラウンドプレーン２０８ＧＣ１が配置されており、グラウンドヴィア２０７Ｇ１，２０７Ｇ２は、導体層２５３１においてグラウンドプレーン２０８ＧＣ１に接続されている。グラウンドプレーン２０８ＧＣ１には、電源ヴィア２０７Ｅ１が通過する開口部２０８Ｈ１１、及び電源ヴィア２０７Ｅ２が通過する開口部２０８Ｈ１２が形成されている。これにより、電源ヴィア２０７Ｅ１，２０７Ｅ２は、グラウンドプレーン２０８ＧＣ１には接触していない。
【0120】
導体層２５３２には、ベタのグラウンドプレーン２０８ＧＣ２が配置されており、グラウンドヴィア２０７Ｇ１，２０７Ｇ２は、導体層２５３２においてグラウンドプレーン２０８ＧＣ２に接続されている。グラウンドプレーン２０８ＧＣ２には、電源ヴィア２０７Ｅ１が通過する開口部２０８Ｈ２１、及び電源ヴィア２０７Ｅ２が通過する開口部２０８Ｈ２２が形成されている。これにより、電源ヴィア２０７Ｅ１，２０７Ｅ２は、グラウンドプレーン２０８ＧＣ２には接触していない。
【0121】
Ｚ方向に見て、開口部２０８Ｈ１１の面積は、開口部２０８Ｈ１２の面積よりも広い。Ｚ方向に見て、開口部２０８Ｈ１１は、少なくとも電源パターン２１３Ｅ１と重なる位置及び大きさに形成されている。すなわち、開口部２０８Ｈ１１は、電源パターン２１３Ｅ１に対向する位置に形成されている。第４実施形態ではＺ方向に見て電源パターン２１３Ｅ１の全体が開口部２０８Ｈ１１と重なっている。即ち、Ｚ方向に見て、開口部２０８Ｈ１１の面積は、電源パターン２１３Ｅ１の面積よりも広い。
【0122】
第４実施形態のプリント配線板２００Ｃでは、グラウンドプレーン２０８ＧＣ１に開口部２０８Ｈ１１が設けられている。したがって、電源パターン２１３Ｅ１は、開口部２０８Ｈ１１を通じて導体層２５３１よりも遠い導体層２５３２のグラウンドプレーン２０８ＧＣ２とＺ方向で対向している。電源パターン２１３Ｅ１がグラウンドプレーン２０８ＧＣ２と対向しているので、電源パターン２１３Ｅ１がグラウンドプレーン２０８ＧＣ１と対向している場合と比較して電源パターン２１３Ｅ１の寄生インダクタンスをより大きくすることが可能となる。
【0123】
第４実施形態の処理モジュール３００Ｃについて、電源インピーダンス特性を測定する実験を行った。この実験に用いた処理モジュール３００Ｃのパラメータについて説明する。半導体素子１０２のオンダイキャパシタ１４０（図３）の静電容量は、２０ｎＦとした。
【0124】
プリント配線板２００Ｃの厚みは１．６ｍｍとした。導体層２５１及び導体層２５４のそれぞれの厚みは０．０４３ｍｍ、導体層２５２、導体層２５３１及び導体層２５３２のそれぞれの厚みは０．０３５ｍｍとした。絶縁体層２６１及び絶縁体層２６３１のそれぞれの厚みは０．１ｍｍ、絶縁体層２６３２の厚みは０．５ｍｍ、絶縁体層２６２の厚みは０．７ｍｍとした。半導体装置１００におけるはんだボール１１０のピッチは、０．８ｍｍとした。また、電源パッド２０５Ｅ１，２０５Ｅ２およびグラウンドパッド２０５Ｇ１，２０５Ｇ２のそれぞれの直径は０．３２ｍｍとした。電源ヴィア２０７Ｅ１，２０７Ｅ２およびグラウンドヴィア２０７Ｇ１，２０７Ｇ２のそれぞれの穴の直径は０．２５ｍｍとした。１２個のキャパシタ１２０（図２（ｂ））は、全て０６０３サイズのチップ部品とした。キャパシタ１２０１の静電容量（定格容量）は１０μＦ以下、具体的には２．２ｎＦとした。キャパシタ１２０２の静電容量（定格容量）は０．１μＦとした。
【0125】
電源パターン２１３Ｅ１の配線幅は０．１ｍｍとした。電源線部２１０Ｅ１の配線長は、０．８ｍｍとした。Ｚ方向に見て、グラウンドプレーン２０８ＧＣ１の開口部２０８Ｈ１１の面積は、電源パターン２１３Ｅ１の面積よりも広くした。
【0126】
グラウンドパターン２１３Ｇ１の配線幅は０．１ｍｍとした。グラウンド線部２１０Ｇ１の配線長は０．８ｍｍとした。電源パターン２１３Ｅ２の配線幅は０．２ｍｍとした。電源線部２１０Ｅ２の配線長は０．５１ｍｍとした。グラウンドパターン２１３ＧＢ２の配線幅は０．２ｍｍとした。グラウンド線部２１０Ｇ２の配線長は０．５１ｍｍとした。
【0127】
複数のキャパシタ１２０２のうち、１つのキャパシタ１２０２の搭載部分Ｒ２に対する他のキャパシタ１２０２の搭載部分Ｒ２の配線構造は、配線長０．１ｍｍ以内、配線幅１０％以内の差異を持つ概略同一の構造とした。
【0128】
図３のオンダイキャパシタ１４０から複数のキャパシタ１２０２の搭載部分Ｒ２のパッド２１２Ｅ２，２１２Ｇ２までの寄生ループインダクタンスは０．２５４ｎＨであった。キャパシタ１２０２の寄生インダクタンスが１つあたり０．１６３ｎＨであり、合成インダクタンスは０．０１５ｎＨであった。キャパシタ１２０２からオンダイキャパシタ１４０までの寄生インダクタンスは０．２６９ｎＨとなる。この寄生インダクタンス０．２６９ｎＨとオンダイキャパシタ１４０の静電容量２０ｎＦとによって、電源インピーダンス特性の６８．６ＭＨｚにおいて反共振が発生する。
【0129】
キャパシタ１２０１からオンダイキャパシタ１４０までの経路の全寄生インダクタンスは２．４３ｎＨであった。上述したように、キャパシタ１２０１の静電容量（定格容量）は、２．２ｎＦとした。これにより、キャパシタ１２０１と、キャパシタ１２０１からオンダイキャパシタ１４０までの経路とで、自己共振周波数６８．９ＭＨｚの共振回路となる。
【0130】
図９（ｄ）は、第４実施形態の電源インピーダンス特性を示すグラフである。図９（ｄ）において、横軸は周波数、縦軸はインピーダンスである。なお、図９（ｄ）には、第４実施形態の電源インピーダンス特性を実線で図示し、比較のため、図１１（ｂ）に示す比較例１の電源インピーダンス特性を破線で図示している。第４実施形態では、キャパシタ１２０１及びその搭載部分Ｒ１の配線構造を含んだ共振回路を形成している。キャパシタ１２０１及びその搭載部分Ｒ１の配線構造を含んだ共振回路の共振のピークＰ１０Ｃを、キャパシタ１２０２及びその搭載部分Ｒ２の配線構造を含んだ共振回路の共振のピークＰ２Ｃよりも高い周波数に設定する。具体的には、キャパシタ１２０１及びその搭載部分Ｒ１の配線構造を含んだ共振回路の共振のピークＰ１０Ｃを、反共振のピークＰ１Ｙの近傍の周波数に設定する。これにより、第４実施形態では、発生する反共振のピークＰ１Ｃを、比較例１の反共振のピークＰ１Ｙよりも低減させることができる。つまり、電源インピーダンス特性で反共振が発生する周波数、特に１０ＭＨｚ以上１００ＭＨｚ未満の周波数において、インピーダンスの上昇を抑制することができる。これにより、電源電位変動を抑制することができる。
【0131】
［第５実施形態］
第５実施形態に係る処理モジュールの構成について説明する。第５実施形態の処理モジュールでは、プリント配線板における配線構造が、第１実施形態と異なり、それ以外の構成は、第１実施形態と略同様である。以下、第１実施形態と異なる構成について説明し、第１実施形態と略同様の構成については説明を省略する。
第５実施形態に係る処理モジュールの構成について説明する。第５実施形態の処理モジュールでは、プリント配線板における配線構造が、第１実施形態と異なり、それ以外の構成は、第１実施形態と略同様である。以下、第１実施形態と異なる構成について説明し、第１実施形態と略同様の構成については説明を省略する。
【0132】
図１２（ａ）は第５実施形態のプリント配線板２００Ｄにおける半導体装置１００の搭載部分（実装部分）Ｒ３，Ｒ４の平面図である。図１２（ａ）には、プリント配線板２００Ｄにおける第１表層である導体層２５１をＺ方向に見たときの搭載部分Ｒ３，Ｒ４の配線構造を図示している。図１２（ｂ）は、第５実施形態のプリント配線板２００Ｄにおけるキャパシタ１２０１，１２０２の搭載部分（実装部分）Ｒ１Ｄ，Ｒ２Ｄの平面図である。図１２（ｂ）には、プリント配線板２００Ｄにおける第２表層である導体層２５４をＺ方向に見たときのキャパシタの搭載部分Ｒ１Ｄ，Ｒ２Ｄの配線構造を図示している。
【0133】
搭載部分Ｒ３の配線は、第１キャパシタであるキャパシタ１２０１に電気的に接続される配線である。搭載部分Ｒ４の配線は、第２キャパシタであるキャパシタ１２０２に電気的に接続される配線である。第５実施形態のプリント配線板２００Ｄは、第１実施形態における図５（ａ）の搭載部分Ｒ１の配線構造を、搭載部分Ｒ３に適用したものである。搭載部分Ｒ４の配線構造は、第１実施形態と同様であるが、搭載部分Ｒ３の配線構造は、第１実施形態と異なる。即ち、搭載部分Ｒ３の配線構造は、搭載部分Ｒ４の配線構造と異なる。
【0134】
なお、搭載部分Ｒ４の配線構造の数は、キャパシタ１２０２と同数である。複数の搭載部分Ｒ４の配線構成は、概略同一である。したがって、図１２（ａ）において、１つの搭載部分Ｒ４の配線構成についてのみ図示している。
【0135】
また、図１２（ｂ）において、搭載部分Ｒ１Ｄの配線構造及び搭載部分Ｒ２Ｄの配線構造は、第１～第４実施形態のいずれかのように互いに異なる配線構造としてもよいが、第５実施形態では、略同一の配線構造としている。即ち、第１キャパシタであるキャパシタ１２０１が搭載される搭載部分Ｒ１Ｄの配線構造と、第２キャパシタであるキャパシタ１２０２が搭載される搭載部分Ｒ２Ｄの配線構造は、概略同一である。キャパシタ１２０１の個数は、第１実施形態と同様、１個であり、キャパシタ１２０２の個数は第１実施形態と同様、１１個である。
【0136】
搭載部分Ｒ１Ｄの配線構造について説明する。プリント配線板２００Ｄは、第２表層である導体層２５４に配置され、図３の電源線３０１Ｅの一部分である電源線部２１０Ｅ１０を有する。電源線部２１０Ｅ１０は、図３のオンダイキャパシタ１４０の一対の電極１４１、１４２のうち一方の電極１４１に電気的に導通している。また、プリント配線板２００Ｄは、導体層２５４に配置され、図３のグラウンド線３０１Ｇの一部分であるグラウンド線部２１０Ｇ１０を有する。グラウンド線部２１０Ｇ１０は、オンダイキャパシタ１４０の一対の電極１４１，１４２のうち他方の電極１４２に電気的に導通している。電源線部２１０Ｅ１０及びグラウンド線部２１０Ｇ１０は図３に示す電源装置１５０から見て、キャパシタ１２０１を送信回路１４５及びオンダイキャパシタ１４０に並列するのに用いられる。
【0137】
搭載部分Ｒ２Ｄの配線構造について説明する。プリント配線板２００Ｄは、第２表層である導体層２５４に配置され、図３の電源線３０１Ｅの一部分である電源線部２１０Ｅ２０を有する。電源線部２１０Ｅ２０は、図３のオンダイキャパシタ１４０の一対の電極１４１、１４２のうち一方の電極１４１に電気的に導通している。また、プリント配線板２００Ｄは、導体層２５４に配置され、図３のグラウンド線３０１Ｇの一部分であるグラウンド線部２１０Ｇ２０を有する。グラウンド線部２１０Ｇ２０は、オンダイキャパシタ１４０の一対の電極１４１，１４２のうち他方の電極１４２に電気的に導通している。電源線部２１０Ｅ２０及びグラウンド線部２１０Ｇ２０は図３に示す電源装置１５０から見て、キャパシタ１２０２を送信回路１４５及びオンダイキャパシタ１４０に並列するのに用いられる。
【0138】
電源線部２１０Ｅ１０は、電源ヴィアパッド２１１Ｅ１０と、電源パッド２１２Ｅ１０と、電源パターン２１３Ｅ１０と、を含む。電源ヴィアパッド２１１Ｅ１０と電源パッド２１２Ｅ１０とは、電源パターン２１３Ｅ１０でつながれている。グラウンド線部２１０Ｇ１０は、グラウンドヴィアパッド２１１Ｇ１０と、グラウンドパッド２１２Ｇ１０と、グラウンドパターン２１３Ｇ１０と、を含む。グラウンドヴィアパッド２１１Ｇ１０とグラウンドパッド２１２Ｇ１０とは、グラウンドパターン２１３Ｇ１０でつながれている。電源ヴィアパッド２１１Ｅ１０は、図４の電源ヴィア２０７Ｅ１に連結されている。グラウンドヴィアパッド２１１Ｇ１０は、図４のグラウンドヴィア２０７Ｇ１に連結されている。電源パッド２１２Ｅ１０には、キャパシタ１２０１の電極１２１１が接合されている。グラウンドパッド２１２Ｇ１０には、キャパシタ１２０１の電極１２２１が接合されている。
【0139】
電源線部２１０Ｅ２０は、電源ヴィアパッド２１１Ｅ２０と、電源パッド２１２Ｅ２０と、電源パターン２１３Ｅ２０と、を含む。電源ヴィアパッド２１１Ｅ２０と電源パッド２１２Ｅ２０とは、電源パターン２１３Ｅ２０でつながれている。グラウンド線部２１０Ｇ２０は、グラウンドヴィアパッド２１１Ｇ２０と、グラウンドパッド２１２Ｇ２０と、グラウンドパターン２１３Ｇ２０と、を含む。グラウンドヴィアパッド２１１Ｇ２０とグラウンドパッド２１２Ｇ２０とは、グラウンドパターン２１３Ｇ２０でつながれている。電源ヴィアパッド２１１Ｅ２０は、図４の電源ヴィア２０７Ｅ２に連結されている。グラウンドヴィアパッド２１１Ｇ２０は、図４のグラウンドヴィア２０７Ｇ２に連結されている。電源パッド２１２Ｅ２０には、キャパシタ１２０２の電極１２１２が接合されている。グラウンドパッド２１２Ｇ２０には、キャパシタ１２０２の電極１２２２が接合されている。
【0140】
本実施形態では、搭載部分Ｒ１Ｄにおける電源線部２１０Ｅ１０と搭載部分Ｒ２Ｄにおける電源線部２１０Ｅ２０とは略同一の構成である。また、搭載部分Ｒ１Ｄにおけるグラウンド線部２１０Ｇ１０と搭載部分Ｒ２Ｄにおけるグラウンド線部２１０Ｇ２０とは略同一の構成である。
【0141】
搭載部分Ｒ３の配線構造について説明する。プリント配線板２００Ｄは、第１表層である導体層２５１に配置され、図３の電源線３０１Ｅの一部分である第１電源線部の一例としての電源線部２１０ＥＤ１を有する。電源線部２１０ＥＤ１は、図３のオンダイキャパシタ１４０の一対の電極１４１，１４２のうち一方の電極１４１に電気的に導通している。また、プリント配線板２００Ｄは、導体層２５１に配置され、図３のグラウンド線３０１Ｇの一部分である第１グラウンド線部の一例としてのグラウンド線部２１０ＧＤ１を有する。グラウンド線部２１０ＧＤ１は、オンダイキャパシタ１４０の一対の電極１４１，１４２のうち他方の電極１４２に電気的に導通している。電源線部２１０ＥＤ１及びグラウンド線部２１０ＧＤ１は図３に示す電源装置１５０から見て、キャパシタ１２０１を送信回路１４５及びオンダイキャパシタ１４０に並列するのに用いられる。
【0142】
搭載部分Ｒ４の配線構造について説明する。プリント配線板２００Ｄは、導体層２５１に配置され、図３の電源線３０１Ｅの一部分である第２電源線部の一例としての電源線部２１０ＥＤ２を有する。電源線部２１０ＥＤ２は、図３のオンダイキャパシタ１４０の一対の電極１４１，１４２のうち一方の電極１４１に電気的に導通している。また、プリント配線板２００Ｄは、導体層２５１に配置され、図３のグラウンド線３０１Ｇの一部分である第２グラウンド線部の一例としてのグラウンド線部２１０ＧＤ２を有する。オンダイキャパシタ１４０の一対の電極１４１，１４２のうち他方の電極１４２に電気的に導通している。電源線部２１０ＥＤ２及びグラウンド線部２１０ＧＤ２は、図３に示す電源装置１５０から見て、キャパシタ１２０２を送信回路１４５及びオンダイキャパシタ１４０に並列に接続するのに用いられる。
【0143】
電源線部２１０ＥＤ１は、第１電源パッドである電源パッド２０５Ｅ１と、第１電源ヴィアパッドである電源ヴィアパッド２０６Ｅ１と、第１電源パターンである電源パターン２０５Ｅ１２と、を含む。電源パッド２０５Ｅ１は、図４に示す電源端子１１０Ｅ１によって半導体装置１００のパッケージ基板１０１の電源パッド１０５Ｅ１に接続されている。電源ヴィアパッド２０６Ｅ１は、図４に示す電源ヴィア２０７Ｅ１に連結されている。電源パターン２０５Ｅ１２は、電源パッド２０５Ｅ１と電源ヴィアパッド２０６Ｅ１とをつなぐ導体パターンである。これにより、電源パッド２０５Ｅ１は、電源パターン２０５Ｅ１２を介して電源ヴィアパッド２０６Ｅ１に電気的に接続されている。
【0144】
グラウンド線部２１０ＧＤ１は、第１グラウンドパッドであるグラウンドパッド２０５Ｇ１と、第１グラウンドヴィアパッドであるグラウンドヴィアパッド２０６Ｇ１と、第１グラウンドパターンであるグラウンドパターン２０５Ｇ１２と、を含む。グラウンドパッド２０５Ｇ１は、図４に示すグラウンド端子１１０Ｇ１によって半導体装置１００のパッケージ基板１０１のグラウンドパッド１０５Ｇ１に接続されている。グラウンドヴィアパッド２０６Ｇ１は、図４に示すグラウンドヴィア２０７Ｇ１に連結されている。グラウンドパターン２０５Ｇ１２は、グラウンドパッド２０５Ｇ１とグラウンドヴィアパッド２０６Ｇ１とをつなぐ導体パターンである。これにより、グラウンドパッド２０５Ｇ１は、グラウンドパターン２０５Ｇ１２を介してグラウンドヴィアパッド２０６Ｇ１に電気的に接続されている。
【0145】
電源線部２１０ＥＤ２は、第２電源パッドである電源パッド２０５Ｅ２と、第２電源ヴィアパッドである電源ヴィアパッド２０６Ｅ２と、第２電源パターンである電源パターン２０５Ｅ２２と、を含む。電源パッド２０５Ｅ２は、図４に示す電源端子１１０Ｅ２によって半導体装置１００のパッケージ基板１０１の電源パッド１０５Ｅ２に接続されている。電源ヴィアパッド２０６Ｅ２は、図４に示す電源ヴィア２０７Ｅ２に連結されている。電源パターン２０５Ｅ２２は、電源パッド２０５Ｅ２と電源ヴィアパッド２０６Ｅ２とをつなぐ導体パターンである。これにより、電源パッド２０５Ｅ２は、電源パターン２０５Ｅ２２を介して電源ヴィアパッド２０６Ｅ２に電気的に接続されている。
【0146】
グラウンド線部２１０ＧＤ２は、第２グラウンドパッドであるグラウンドパッド２０５Ｇ２と、第２グラウンドヴィアパッドであるグラウンドヴィアパッド２０６Ｇ２と、第２グラウンドパターンであるグラウンドパターン２０５Ｇ２２と、を含む。グラウンドパッド２０５Ｇ２は、図４に示すグラウンド端子１１０Ｇ２によって半導体装置１００のパッケージ基板１０１のグラウンドパッド１０５Ｇ２に接続されている。グラウンドヴィアパッド２０６Ｇ２は、図４に示すグラウンドヴィア２０７Ｇ２に連結されている。グラウンドパターン２０５Ｇ２２は、グラウンドパッド２０５Ｇ２とグラウンドヴィアパッド２０６Ｇ２とをつなぐ導体パターンである。これにより、グラウンドパッド２０５Ｇ２は、グラウンドパターン２０５Ｇ２２を介してグラウンドヴィアパッド２０６Ｇ２に電気的に接続されている。
【0147】
第５実施形態では、電源線部２１０ＥＤ１のインダクタンスは、電源線部２１０ＥＤ２のインダクタンスよりも高い。また、グラウンド線部２１０ＧＤ１のインダクタンスは、グラウンド線部２１０ＧＤ２のインダクタンスよりも高い。具体的に説明すると、電源線部２１０ＥＤ１の配線長ＬＥ１は、電源線部２１０ＥＤ２の配線長ＬＥ２よりも長い。また、グラウンド線部２１０ＧＤ１の配線長ＬＧ１は、グラウンド線部２１０ＧＤ２の配線長ＬＧ２よりも長い。電源線部２１０ＥＤ１の配線長ＬＥ１は、電源パッド２０５Ｅ１の中心と電源ヴィアパッド２０６Ｅ１の中心との間の配線長である。電源線部２１０ＥＤ２の配線長ＬＥ２は、電源パッド２０５Ｅ２の中心と電源ヴィアパッド２０６Ｅ２の中心との間の配線長である。グラウンド線部２１０ＧＤ１の配線長ＬＧ１は、グラウンドパッド２０５Ｇ１の中心とグラウンドヴィアパッド２０６Ｇ１の中心との間の配線長である。グラウンド線部２１０ＧＤ２の配線長ＬＧ２は、グラウンドパッド２０５Ｇ２の中心とグラウンドヴィアパッド２０６Ｇ２の中心との間の配線長である。
【0148】
より詳細に説明すると、配線長ＬＥ１は、電源パッド２０５Ｅ１の中心と電源ヴィアパッド２０６Ｅ１の中心との道のりのうち最短の道のりである。配線長ＬＥ２は、電源パッド２０５Ｅ２の中心と電源ヴィアパッド２０６Ｅ２の中心との道のりのうち最短の道のりである。配線長ＬＧ１は、グラウンドパッド２０５Ｇ１の中心とグラウンドヴィアパッド２０６Ｇ１の中心との道のりのうち最短の道のりである。配線長ＬＧ２は、グラウンドパッド２０５Ｇ２の中心とグラウンドヴィアパッド２０６Ｇ２の中心との道のりのうち最短の道のりである。第５実施形態では、配線長ＬＥ１を配線長ＬＥ２よりも長くするために、電源パターン２０５Ｅ１２をＬ字型に配線している。また、第５実施形態では、配線長ＬＧ１を配線長ＬＧ２よりも長くするために、グラウンドパターン２０５Ｇ１２をＬ字型に配線している。電源パターン２０５Ｅ２２及びグラウンドパターン２０５Ｇ２２は、直線状に配置している。また、電源パッド２０５Ｅ１と電源ヴィアパッド２０６Ｅ１との相対的な位置関係と、電源パッド２０５Ｅ２と電源ヴィアパッド２０６Ｅ２との相対的な位置関係とは同一である。また、グラウンドパッド２０５Ｇ１とグラウンドヴィアパッド２０６Ｇ１との相対的な位置関係と、グラウンドパッド２０５Ｇ２とグラウンドヴィアパッド２０６Ｇ２との相対的な位置関係とは同一である。
【0149】
第５実施形態では、Ｚ方向に見て、各ヴィアパッド２０６Ｅ１，２０６Ｅ２，２０６Ｇ１，２０６Ｇ２の外形が円形である。ヴィアパッド２０６Ｅ１，２０６Ｅ２，２０６Ｇ１，２０６Ｇ２の中心は、各ヴィアパッド２０６Ｅ１，２０６Ｅ２，２０６Ｇ１，２０６Ｇ２の外形の中心である。なお、各ヴィアパッド２０６Ｅ１，２０６Ｅ２，２０６Ｇ１，２０６Ｇ２に穴が存在する場合も同様である。
【0150】
また、第５実施形態では、Ｚ方向に見て、パッド２０５Ｅ１，２０５Ｅ２，２０５Ｇ１，２０５Ｇ２の外形が円形である。各パッド２０５Ｅ１，２０５Ｅ２，２０５Ｇ１，２０５Ｇ２の中心は２０５Ｅ１，２０５Ｅ２，２０５Ｇ１，２０５Ｇ２の外形の中心である。
【0151】
第５実施形態の処理モジュールについて、電源インピーダンス特性を測定する実験を行った。この実験に用いた処理モジュールのパラメータについて説明する。半導体素子１０２のオンダイキャパシタ１４０（図３）の静電容量は２０ｎＦとした。
【0152】
プリント配線板２００Ｄの厚みは１．６ｍｍとした。導体層２５１及び導体層２５４のそれぞれの厚みは０．０４３ｍｍ、導体層２５２及び導体層２５３のそれぞれの厚みは０．０３５ｍｍとした。絶縁体層２６１及び絶縁体層２６３のそれぞれの厚みは０．１ｍｍ、絶縁体層２６２の厚みは１．２ｍｍとした。半導体装置におけるはんだボール１１０（図２）のピッチは、０．８ｍｍとした。また、電源パッド２０５Ｅ１，２０５Ｅ２（図４）及びグラウンドパッド３０５Ｇ１，２０５Ｇ２（図４）のそれぞれの直径は０．３２ｍｍとした。電源ヴィア２０７Ｅ１，２０７Ｅ２及びグラウンドヴィア２０７Ｇ１，２０７Ｇ２のそれぞれの穴の直径は０．３５ｍｍとした。１２個のキャパシタ１２０（図２（ｂ））は、全て０６０３サイズのチップ部品とした。キャパシタ１２０１の静電容量（定格容量）は、１０ｎＦ以下、具体的には２．２ｎＦとした。キャパシタ１２０２の静電容量（定格容量）は０．１μＦとした。
【0153】
電源パターン２０５Ｅ１２の配線幅は０．１ｍｍとした。電源線部２１０ＥＤ１の配線長ＬＥ１は、電源パターン２０５Ｅ１２をＬ字型とし、０．８１ｍｍとした。グラウンドパターン２０５Ｇ１２の配線幅は０．１ｍｍとした。グラウンド線部２１０ＧＤ１の配線長ＬＧ１は、グラウンドパターン２０５Ｇ１２をＬ字型とし、０．８１ｍｍとした。電源パターン２０５Ｅ２２の配線幅は０．３ｍｍとした。電源線部２１０ＥＤ２の配線長ＬＥ２は、０．５７ｍｍとした。グラウンドパターン２０５Ｇ２２の配線幅は０．３ｍｍとした。グラウンド線部２１０ＧＤ２の配線長ＬＧ２は０．５７ｍｍとした。
【0154】
配線長ＬＥ１は配線長ＬＥ２よりも０．２ｍｍ以上長いのが好ましく、配線長ＬＧ１は配線長ＬＧ２よりも０．２ｍｍ以上長いのが好ましい。なお、電源パターン２０５Ｅ１２をＬ字型やミアンダ状とすることにより、各パッド２０５Ｅ１，２０５Ｇ１及びヴィアパッド２０６Ｅ１，２０６Ｇ１の位置に関わらず、配線長ＬＥ１を配線長ＬＥ２よりも０．２ｍｍ長くすることが可能となる。
【0155】
複数のキャパシタ１２０２のうち、１つのキャパシタ１２０２が接続される搭載部分Ｒ４に対する他のキャパシタ１２０２の搭載部分Ｒ４の配線構造は、配線長０．１ｍｍ以内、配線幅１０％以内の差異を持つ概略同一の構造とした。
【0156】
図３のオンダイキャパシタ１４０から複数のキャパシタ１２０２の搭載部分Ｒ２Ｄのパッド２１２Ｅ２０，２１２Ｇ２０までの寄生ループインダクタンスは０．２５４ｎＨであった。キャパシタ１２０２の寄生インダクタンスが１つあたり０．１６３であり、合成インダクタンスは０．０１５ｎＨであった。キャパシタ１２０２からオンダイキャパシタ１４０までの寄生インダクタンスは０．２６９ｎＨとなる。この寄生インダクタンス０．２６９ｎＨとオンダイキャパシタ１４０の静電容量２０ｎＦとによって、電源インピーダンス特性の６８．６ＭＨｚにおいて反共振が発生する。
【0157】
第５実施形態では、キャパシタ１２０１そのものの静電容量及び寄生インダクタンスだけでなく、配線長ＬＥ１，ＬＧ２を配線長ＬＥ２，ＬＧ２に対して変更したことにより、共振周波数を制御する。キャパシタ１２０１からオンダイキャパシタ１４０までの経路の全寄生インダクタンスは２．４５ｎＨであった。上述したように、キャパシタ１２０１の静電容量（定格容量）は、２．２ｎＦとした。これにより、キャパシタ１２０１とキャパシタ１２０１からオンダイキャパシタ１４０までの経路とで、自己共振周波数６８．６ＭＨｚの共振回路となる。
【0158】
図１２（ｃ）は、第５実施形態の電源インピーダン特性を示すグラフである。図１２（ｃ）において、横軸は周波数、縦軸はインピーダンスである。なお、図１２（ｃ）には、第５実施形態の電源インピーダンス特性を実線で図示し、比較のため、図１１（ｂ）に示す比較例１の電源インピーダンス特性を破線で図示している。第５実施形態では、キャパシタ１２０１及びその搭載部分Ｒ１Ｄ及び半導体装置１００の搭載部分Ｒ３の配線構造を含んだ共振回路を形成している。キャパシタ１２０１と、搭載部分Ｒ１Ｄ及び搭載部分Ｒ３の配線構造を含んだ共振回路の共振のピークＰ１０Ｄを、キャパシタ１２０２と、搭載部分Ｒ２Ｄ及び搭載部分Ｒ４の配線構造を含んだ共振回路の共振のピークＰ２Ｄよりも高い周波数に設定する。具体的には、キャパシタ１２０１と、その搭載部分Ｒ１及び半導体装置１００の搭載部分Ｒ３の配線構造を含んだ共振回路の共振のピークＰ１０Ｄを、反共振のピークＰ１Ｙの近傍の周波数に設定する。これにより、第５実施形態では、発生する反共振のピークＰ１Ｄを比較例１の反共振のピークＰ１Ｙよりも低減させることができる。つまり、電源インピーダンス特性で反共振が発生する周波数、特に１０ＭＨｚ以上１００ＭＨｚ未満の周波数において、インピーダンスの上昇を抑制することができる。これにより、電源電位変動を抑制することができる。
【0159】
なお、以上の説明では、電源パターン２０５Ｅ１２とグラウンドパターン２０５Ｇ１２の双方がＬ字型に配線されている場合について説明したが、これに限定するものではない。電源パターン２０５Ｅ１２及び／又はグラウンドパターン２０５Ｇ１２がＬ字型又はミアンダ状に配線されていてもよい。
【0160】
また、電源線部２１０ＥＤ２が電源パターン２０５Ｅ２２を有する場合について説明したが、電源パターン２０５Ｅ２２を省略し、電源パッド２０５Ｅ２と電源ヴィアパッド２０６Ｅ２とが直接接続されていてもよい。同様に、グラウンド線部２１０ＧＤ２がグラウンドパターン２０５Ｇ２２を有する場合について説明したが、グラウンドパターン２０５Ｇ２２を省略し、グラウンドパッド２０５Ｇ２とグラウンドヴィアパッド２０６Ｇ２とが直接接続されていてもよい。
【0161】
［第６実施形態］
第６実施形態に係る処理モジュールの構成について説明する。第６実施形態の処理モジュールでは、プリント配線板の構造、具体的にはキャパシタが実装される搭載部分の配線構造が、第１実施形態と異なり、それ以外の構成は、第１実施形態と略同様である。以下、第１実施形態と異なる構成について説明し、第１実施形態と略同様の構成については説明を省略する。
第６実施形態に係る処理モジュールの構成について説明する。第６実施形態の処理モジュールでは、プリント配線板の構造、具体的にはキャパシタが実装される搭載部分の配線構造が、第１実施形態と異なり、それ以外の構成は、第１実施形態と略同様である。以下、第１実施形態と異なる構成について説明し、第１実施形態と略同様の構成については説明を省略する。
【0162】
図１３は、第６実施形態に係る処理モジュール３００Ｅの断面模式図である。処理モジュール３００Ｅは、第１実施形態と同様の半導体装置１００と、第１実施形態の同様の図２（ｂ）に示す複数のキャパシタ１２０と、プリント配線板２００Ｅと、を有する。半導体装置１００は、プリント配線板２００Ｅの主面２０１の側に実装され、図２（ｂ）に示す複数のキャパシタ１２０は、主面２０１とは反対の主面２０２の側に実装されている。
【0163】
図１４（ａ）は第６実施形態のプリント配線板２００Ｅにおけるキャパシタ１２０１の搭載部分（実装部分）Ｒ１Ｅと、キャパシタ１２０２の搭載部分（実装部分）Ｒ２Ｅの平面図である。キャパシタ１２０１との搭載部分Ｒ１Ｅの配線構造とキャパシタ１２０２の搭載部分（実装部分）Ｒ２Ｅの配線構造とは略同一である。図１４（ａ）には、プリント配線板２００ＥをＺ方向に見たときの搭載部分Ｒ１Ｅ，Ｒ２Ｅの配線構造を図示している。なお、キャパシタ１２０２の複数の搭載部分Ｒ２Ｅの配線構成は概略同一であるので、図１４（ａ）において、１つの搭載部分Ｒ２Ｅの配線構成についてのみ図示している。また、搭載部分Ｒ１Ｅの配線構造は、第５実施形態の搭載部分Ｒ１Ｄの配線構造と略同一である。また、搭載部分Ｒ２Ｅの配線構造は、第５実施形態の搭載部分Ｒ２Ｄの配線構造と略同一である。キャパシタ１２０１の個数は、第１実施形態と同様、１個であり、キャパシタ１２０２の個数は第１実施形態と同様、１１個である。
【0164】
図１３に示すようにプリント配線板２００Ｅは、図３の電源線３０１Ｅの一部分である電源線部分２１０ＥＥ１１を有する。電源線部分２１０ＥＥ１１は、図３のオンダイキャパシタ１４０の一対の電極１４１，１４２のうち一方の電極１４１に電気的に導通している。
【0165】
また、プリント配線板２１０Ｅは、図３のグラウンド線３０１Ｇの一部分であるグラウンド線部分２１０ＧＥ１１を有する。グラウンド線部分２１０ＧＥ１１は、図３のオンダイキャパシタ１４０の一対の電極１４１，１４２のうち他方の電極１４２に電気的に導通している。
【0166】
電源線部分２１０ＥＥ１１及びグラウンド線部分２１０ＧＥ１１は、図３に示す電源装置１５０から見て、キャパシタ１２０１を送信回路１４５及びオンダイキャパシタ１４０に並列に接続するのに用いられる。
【0167】
また、プリント配線板２００Ｅは、図３の電源線３０１Ｅの一部分である電源線部分２１０ＥＥ２１を有する。電源線部分２１０ＥＥ２１は、図３のオンダイキャパシタ１４０の一対の電極１４１，１４２のうち一方の電極１４１に電気的に導通している。
【0168】
また、プリント配線板２１０Ｅは、図３のグラウンド線３０１Ｇの一部分であるグラウンド線部分２１０ＧＥ２１を有する。グラウンド線部分２１０ＧＥ２１は、図３のオンダイキャパシタ１４０の一対の電極１４１，１４２のうち他方の電極１４２に電気的に導通している。電源線部分２１０ＥＥ２１及びグラウンド線部分２１０ＧＥ２１は、図３に示す電源装置１５０から見て、キャパシタ１２０２を送信回路１４５及びオンダイキャパシタ１４０に並列に接続するのに用いられる。
【0169】
電源線部分２１０ＥＥ１１は、導体層２５１に配置された、電源パッド２０５Ｅ１、電源ヴィアパッド２０６Ｅ１、及び電源パッド２０５Ｅ１と電源ヴィアパッド２０６Ｅ１とを接続する導体パターンを含む。また、電源線部分２１０ＥＥ１１は、導体層２５４の搭載部分Ｒ１Ｅに形成された、第５実施形態と同様の構成の電源線部２１０Ｅ１０を有する。また、電源線部分２１０ＥＥ１１は、電源ヴィアパッド２０６Ｅ１と電源ヴィアパッド２１１Ｅ１０とを接続する電源ヴィア２０７Ｅ１０を有する。
【0170】
グラウンド線部分２１０ＧＥ１１は、導体層２５１に配置された、グラウンドパッド２０５Ｇ１、グラウンドヴィアパッド２０６Ｇ１、及びグラウンドパッド２０５Ｇ１とグラウンドヴィアパッド２０６Ｇ１とを接続する導体パターンを含む。また、グラウンド線部分２１０ＧＥ１１は、導体層２５４の搭載部分Ｒ１Ｅに形成された、第５実施形態と同様の構成のグラウンド線部２１０Ｇ１０を有する。また、グラウンド線部分２１０ＧＥ１１は、グラウンドヴィアパッド２０６Ｇ１とグラウンドヴィアパッド２１１Ｇ１０とを接続するグラウンドヴィア２０７Ｇ１０を有する。
【0171】
電源線部分２１０ＥＥ２１は、導体層２５１に配置された、電源パッド２０５Ｅ２、電源ヴィアパッド２０６Ｅ２、及び電源パッド２０５Ｅ２と電源ヴィアパッド２０６Ｅ２とを接続する導体パターンを含む。また、電源線部分２１０ＥＥ２１は、導体層２５４の搭載部分Ｒ２Ｅに形成された、第５実施形態と同様の構成の電源線部２１０Ｅ２０を有する。また、電源線部分２１０ＥＥ２１は、電源ヴィアパッド２０６Ｅ２と電源ヴィアパッド２１１Ｅ２０とを接続する電源ヴィア２０７Ｅ２０を有する。
【0172】
グラウンド線部分２１０ＧＥ２１は、導体層２５１に配置された、グラウンドパッド２０５Ｇ２、グラウンドヴィアパッド２０６Ｇ２、及びグラウンドパッド２０５Ｇ２とグラウンドヴィアパッド２０６Ｇ２とを接続する導体パターンを含む。また、グラウンド線部分２１０ＧＥ２１は、導体層２５４の搭載部分Ｒ２Ｅに形成された、第５実施形態と同様の構成のグラウンド線部２１０Ｇ２０を有する。また、グラウンド線部分２１０ＧＥ２１は、グラウンドヴィアパッド２０６Ｇ２とグラウンドヴィアパッド２１１Ｇ２０とを接続するグラウンドヴィア２０７Ｇ２０を有する。
【0173】
第６実施形態では、電源線部分２１０ＥＥ１１のインダクタンスは、電源線部分２１０ＥＥ２１のインダクタンスよりも高い。また、グラウンド線部分２１０ＧＥ１１のインダクタンスは、グラウンド線部分２１０ＧＥ２１のインダクタンスよりも高い。具体的に説明すると、電源線部分２１０ＥＥ１１の電源ヴィア２０７Ｅ１０の直径ＲＥ１は、電源線部分２１０ＥＥ２１の電源ヴィア２０７Ｅ２０の直径ＲＥ２よりも細い。また、グラウンド線部分２１０ＧＥ１１のヴィア２０７Ｇ１０の直径ＲＧ１は、グラウンド線部分２１０ＧＥ２１のグラウンドヴィア２０７Ｇ２０の直径ＲＧ２よりも細い。
【0174】
第６実施形態の処理モジュールについて、電源インピーダンス特性を測定する実験を行った。この実験に用いた処理モジュールのパラメータについて説明する。半導体素子１０２のオンダイキャパシタ１４０（図３）の静電容量は２０ｎＦとした。
【0175】
プリント配線板２００Ｅの厚みは１．６ｍｍとした。導体層２５１及び導体層２５４のそれぞれの厚みは０．０４３ｍｍ、導体層２５２及び導体層２５３のそれぞれの厚みは０．０３５ｍｍとした。絶縁体層２６１及び絶縁体層２６３のそれぞれの厚みは０．１ｍｍ、絶縁体層２６２の厚みは１．２ｍｍとした。半導体装置におけるはんだボール１１０のピッチは、０．８ｍｍとした。また、電源パッド２０５Ｅ１、２０５Ｅ２及びグラウンドパッド３０５Ｇ１、２０５Ｇ２のそれぞれの直径は０．３２ｍｍとした。電源ヴィア２０７Ｅ１０及びグラウンドヴィア２０７Ｇ１０の穴の直径ＲＥ１，ＲＧ１は０．１４ｍｍとした。電源ヴィア２０７Ｅ２０及びグラウンドヴィア２０７Ｇ２０の穴の直径ＲＥ２，ＲＧ２は０．２５ｍｍとした。１２個のキャパシタ１２０１，１２０２は、全て０６０３サイズのチップ部品とした。キャパシタ１２０１の静電容量（定格容量）は、１０ｎＦ以下、具体的には２．２ｎＦとした。キャパシタ１２０２の静電容量（定格容量）は０．１μＦとした。
【0176】
電源ヴィア２０７Ｅ１０の直径ＲＥ１は電源ヴィア２０７Ｅ２０の直径ＲＥ２の８０％以下であることが望ましい。また、グラウンドヴィア２０７Ｇ１０の直径ＲＧ１はグラウンドヴィア２０７Ｇ２０の直径ＲＧ２の８０％以下であることが望ましい。
【0177】
搭載部分Ｒ１Ｅの配線構造及び複数の搭載部分Ｒ２Ｅの配線構造うち、１つの配線構造に対する他の配線構造は、配線長０．１ｍｍ以内、配線幅１０％以内の差異を持つ概略同一の構造とした。
【0178】
図３のオンダイキャパシタ１４０から複数のキャパシタ１２０２の搭載部分Ｒ１Ｅのパッド２１２Ｅ２０、２１２Ｇ２０までの寄生ループインダクタンスは０．２５４ｎＨであった。キャパシタ１２０２の寄生インダクタンスが１つあたり０．１６３であり、合成インダクタンスは０．０１５ｎＨであった。キャパシタ１２０２からオンダイキャパシタ１４０までの寄生インダクタンスは０．２６９ｎＨとなる。この寄生インダクタンス０．２６９ｎＨとオンダイキャパシタ１４０の静電容量２０ｎＦとによって、電源インピーダンス特性の６８．６ＭＨｚにおいて反共振が発生する。
【0179】
第６実施形態では、キャパシタ１２０１の静電容量及び寄生インダクタンスだけでなく、ヴィア２０７Ｅ１０及び２０７Ｇ１０の直径をヴィア２０７Ｅ２０及び２０７Ｇ２０の直径に対して変更したことにより、共振周波数を制御する。
【0180】
キャパシタ１２０１からオンダイキャパシタ１４０までの経路の全寄生インダクタンスは２．４５ｎＨであった。上述したように、キャパシタ１２０１の静電容量（定格容量）は、２．２ｎＦとした。これにより、キャパシタ１２０１とキャパシタ１２０１からオンダイキャパシタ１４０までの経路とで、自己共振周波数６８．６ＭＨｚの共振回路となる。
【0181】
図１４（ｂ）は、第６実施形態の電源インピーダン特性を示すグラフである。図１４（ｂ）において、横軸は周波数、縦軸はインピーダンスである。なお、図１４（ｂ）には、第６実施形態の電源インピーダンス特性を実線で図示し、比較のため、図１１（ｂ）に示す比較例１の電源インピーダンス特性を破線で図示している。第６実施形態では、キャパシタ１２０１及び電源線部分２１０ＥＥ１１とグラウンド線部分２１０ＧＥ１１の配線構造を含んだ共振回路を形成している。ピークＰ１０Ｅは、キャパシタ１２０１と、電源線部分２１０ＥＥ１１及びグラウンド線部分２１０ＧＥ１１の配線構造とを含んだ共振回路の共振のピークである。ピークＰ１０Ｅを、キャパシタ１２０２と、電源線部分２１０ＥＥ２１及びグラウンド線部分２１０ＧＥ２１の配線構造とを含んだ共振回路の共振のピークＰ２Ｄよりも高い周波数に設定する。具体的には、キャパシタ１２０１及び電源線部分２１０ＥＥ１１とグラウンド線部分２１０ＧＥ１１の配線構造を含んだ共振回路の共振のピークＰ１０Ｅを、反共振のピークＰ１Ｙの近傍の周波数に設定する。これにより、第６実施形態では、発生する反共振のピークＰ１Ｅを比較例１の反共振のピークＰ１Ｙよりも低減させることができる。つまり、電源インピーダンス特性で反共振が発生する周波数、特に１０ＭＨｚ以上１００ＭＨｚ未満の周波数において、インピーダンスの上昇を抑制することができる。これにより、電源電位変動を抑制することができる。
【0182】
なお、以上の説明では、電源ヴィア２０７Ｅ１０とグラウンドヴィア２０７Ｇ１０の双方が電源ヴィア２０７Ｅ２０とグラウンドヴィア２０７Ｇ２０に対して細い場合について説明したが、これに限定するものではない。電源ヴィア２０７Ｅ１０及び／又はグラウンドヴィア２０７Ｇ１０が電源ヴィア２０７Ｅ２０及び／又はグラウンドヴィア２０７Ｇ２０に対して細く形成されていてもよい。
【0183】
なお、本発明は、以上説明した実施形態に限定されるものではなく、本発明の技術的思想内で多くの変形が可能である。また、実施形態に記載された効果は、本発明から生じる最も好適な効果を列挙したに過ぎず、本発明による効果は、実施形態に記載されたものに限定されない。
【0184】
上述の実施形態においては、バイパス用のキャパシタ１２０の総数を１２個とした場合について説明したが、この数に限定するものではない。キャパシタ１２０の寄生インダクタンスを含めた搭載部分の寄生インダクタンスと、キャパシタ１２０のキャパシタンスの関係は個数によらず一定である。このため、キャパシタの個数に制約されず、上述の実施形態の効果を奏することは自明である。
【0185】
また、上述の実施形態で説明した通り、キャパシタ１２０１の数が１であるのが好適であるが、この数に限定するものではない。キャパシタ１２０１の数がキャパシタ１２０２の数よりも少なければ、キャパシタ１２０１の数が２以上であってもよい。
【符号の説明】
【0186】
１００…半導体装置、１０２…半導体素子、１２０１…キャパシタ（第１キャパシタ）、１２０２…キャパシタ（第２キャパシタ）、１４０…オンダイキャパシタ（内部キャパシタ）、２００…プリント配線板、２１０Ｅ１…電源線部（第１電源線部）、２１０Ｅ２…電源線部（第２電源線部）、２１０Ｇ１…グラウンド線部（第１グラウンド線部）、２１０Ｇ２…グラウンド線部（第２グラウンド線部）、２１１Ｅ１…電源ヴィアパッド（第１電源ヴィアパッド）、２１１Ｅ２…電源ヴィアパッド（第２電源ヴィアパッド）、２１１Ｇ１…グラウンドヴィアパッド（第１グラウンドヴィアパッド）、２１１Ｇ２…グラウンドヴィアパッド（第２グラウンドヴィアパッド）、２１２Ｅ１…電源パッド（第１電源パッド）、２１２Ｅ２…電源パッド（第２電源パッド）、２１２Ｇ１…グラウンドパッド（第１グラウンドパッド）、２１２Ｇ２…グラウンドパッド（第２グラウンドパッド）、２１３Ｅ１…電源パターン（第１電源パターン）、２１３Ｅ２…電源パターン（第２電源パターン）、２１３Ｇ１…グラウンドパターン（第１グラウンドパターン）、２１３Ｇ２…グラウンドパターン（第２グラウンドパターン）、２５１…導体層（第１表層）、２５４…導体層（第２表層）、３００…処理モジュール（電子モジュール）、６００…デジタルカメラ（電子機器）
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】