7585019 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-08

(45)【発行日】2024-11-18

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/786 20060101AFI20241111BHJP

【ＦＩ】

H01L29/78 616S

H01L29/78 618B

【請求項の数】 4

(21)【出願番号】P 2020206634

(22)【出願日】2020-12-14

(65)【公開番号】P2022093907

(43)【公開日】2022-06-24

【審査請求日】2023-11-24

(73)【特許権者】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110001737

【氏名又は名称】弁理士法人スズエ国際特許事務所

(72)【発明者】

【氏名】渡壁 創

(72)【発明者】

【氏名】三浦 健太郎

(72)【発明者】

【氏名】佐々木 俊成

(72)【発明者】

【氏名】境 武志

(72)【発明者】

【氏名】花田 明紘

(72)【発明者】

【氏名】津吹 将志

【審査官】西村 治郎

(56)【参考文献】

【文献】国際公開第２０１６／１７５０８６（ＷＯ，Ａ１）

【文献】特開２０１７－０２８２８８（ＪＰ，Ａ）

【文献】特開平０９－２３２５８３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８６

(57)【特許請求の範囲】

【請求項1】

基材と、
前記基材の上方に配置された第１絶縁層と、
前記第１絶縁層の上に配置された島状の酸化物半導体と、
前記酸化物半導体を覆う第２絶縁層と、
前記第２絶縁層の上に配置されたゲート電極と、
前記酸化物半導体に接するソース電極及びドレイン電極と、
前記ゲート電極を覆う第３絶縁層と、を備え、
前記酸化物半導体は、
前記ゲート電極と交差する第１縁部と、
前記第１縁部の反対側で前記ゲート電極と交差する第２縁部と、
前記第１縁部と前記第２縁部との間で第１方向に延出し、前記ゲート電極に重畳する第１領域と、
前記第１領域と前記ソース電極との間に位置し、前記第１縁部に沿った第２領域と、
前記第１領域と前記ソース電極との間に位置し、前記第２縁部に沿った第３領域と、
前記第１領域と前記ドレイン電極との間に位置し、前記第１縁部に沿った第４領域と、
前記第１領域と前記ドレイン電極との間に位置し、前記第２縁部に沿った第５領域と、
前記第１領域、前記第２領域、及び、前記第３領域で囲まれた第６領域と、
前記第１領域、前記第４領域、及び、前記第５領域で囲まれた第７領域と、を有し、
前記第１領域、前記第２領域、前記第３領域、前記第４領域、及び、前記第５領域は、前記第６領域及び前記第７領域と比較して、高抵抗であり、
前記ソース電極は、前記第２領域及び前記第３領域に接することなく、前記第２絶縁層及び前記第３絶縁層を貫通するコンタクトホールを介して前記第６領域に接し、
前記ドレイン電極は、前記第４領域及び前記第５領域に接することなく、前記第２絶縁層及び前記第３絶縁層を貫通するコンタクトホールを介して前記第７領域に接し、
前記第２領域、前記第３領域、前記第４領域、及び、前記第５領域は、前記第１領域に繋がり、
前記ゲート電極の幅は、前記第６領域と前記第７領域との間における前記第１領域の幅と同等であり、
前記第２領域、前記第３領域、前記第４領域、及び、前記第５領域は、前記ゲート電極に重畳している、半導体装置。

【請求項2】

基材と、
前記基材の上方に配置された第１絶縁層と、
前記第１絶縁層の上に配置された島状の酸化物半導体と、
前記酸化物半導体を覆う第２絶縁層と、
前記第２絶縁層の上に配置されたゲート電極と、
前記酸化物半導体に接するソース電極及びドレイン電極と、
前記ゲート電極を覆う第３絶縁層と、を備え、
前記酸化物半導体は、
前記ゲート電極と交差する第１縁部と、
前記第１縁部の反対側で前記ゲート電極と交差する第２縁部と、
前記第１縁部と前記第２縁部との間で第１方向に延出し、前記ゲート電極に重畳する第１領域と、
前記第１領域と前記ソース電極との間に位置し、前記第１縁部に沿った第２領域と、
前記第１領域と前記ソース電極との間に位置し、前記第２縁部に沿った第３領域と、
前記第１領域と前記ドレイン電極との間に位置し、前記第１縁部に沿った第４領域と、
前記第１領域と前記ドレイン電極との間に位置し、前記第２縁部に沿った第５領域と、
前記第１領域、前記第２領域、及び、前記第３領域で囲まれた第６領域と、
前記第１領域、前記第４領域、及び、前記第５領域で囲まれた第７領域と、を有し、
前記第１領域、前記第２領域、前記第３領域、前記第４領域、及び、前記第５領域は、前記第６領域及び前記第７領域と比較して、高抵抗であり、
前記ソース電極は、前記第２領域及び前記第３領域に接することなく、前記第２絶縁層及び前記第３絶縁層を貫通するコンタクトホールを介して前記第６領域に接し、
前記ドレイン電極は、前記第４領域及び前記第５領域に接することなく、前記第２絶縁層及び前記第３絶縁層を貫通するコンタクトホールを介して前記第７領域に接し、
前記第２領域、前記第３領域、前記第４領域、及び、前記第５領域は、前記第１領域から離間し、
さらに、前記第２領域、前記第３領域、前記第４領域、及び、前記第５領域にそれぞれ重畳する島状の金属層を備え、
前記金属層は、前記ゲート電極と同一材料によって形成されている、半導体装置。

【請求項3】

前記金属層の各々は、平面視において、前記ゲート電極、前記ソース電極、及び、前記ドレイン電極のいずれとも重畳しない、請求項２に記載の半導体装置。

【請求項4】

前記第６領域及び前記第７領域の各々の不純物濃度は、前記第１領域、前記第２領域、前記第３領域、前記第４領域、及び、前記第５領域の各々の不純物濃度より高い、請求項１乃至３のいずれか１項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

例えば液晶表示装置において、表示領域の画素回路に酸化物半導体を備えたトランジスタが設けられ、且つ、周辺領域の駆動回路にシリコン半導体を備えたトランジスタが設けられる技術が提案されている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１７－１８３３１２号公報

【文献】特開２０２０－１２９６３５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の目的は、信頼性の低下を抑制することが可能な半導体装置を提供することにある。

【課題を解決するための手段】

【0005】

一実施形態の半導体装置は、
基材と、前記基材の上方に配置された第１絶縁層と、前記第１絶縁層の上に配置された島状の酸化物半導体と、前記酸化物半導体を覆う第２絶縁層と、前記第２絶縁層の上に配置されたゲート電極と、前記酸化物半導体に接するソース電極及びドレイン電極と、を備え、前記酸化物半導体は、前記ゲート電極と交差する第１縁部と、前記第１縁部の反対側で前記ゲート電極と交差する第２縁部と、前記第１縁部と前記第２縁部との間で第１方向に延出し、前記ゲート電極に重畳する第１領域と、前記第１領域と前記ソース電極との間に位置し、前記第１縁部に沿った第２領域と、前記第１領域と前記ソース電極との間に位置し、前記第２縁部に沿った第３領域と、前記第１領域と前記ドレイン電極との間に位置し、前記第１縁部に沿った第４領域と、前記第１領域と前記ドレイン電極との間に位置し、前記第２縁部に沿った第５領域と、前記第１領域、前記第２領域、及び、前記第３領域で囲まれた第６領域と、前記第１領域、前記第４領域、及び、前記第５領域で囲まれた第７領域と、を有し、前記第１領域、前記第２領域、前記第３領域、前記第４領域、及び、前記第５領域は、前記第６領域及び前記第７領域と比較して、高抵抗である。

【図面の簡単な説明】

【0006】

【図1】図１は、本実施形態に係る半導体装置１の一構成例を示す断面図である。

【図2】図２は、トランジスタＴＲ２の一例を示す平面図である。

【図3】図３は、図２に示した半導体ＳＣ２の製造方法の一例を示す図である。

【図4】図４は、トランジスタＴＲ２の他の例を示す平面図である。

【図5】図５は、図４に示した半導体ＳＣ２の製造方法の一例を示す図である。

【図6】図６は、トランジスタＴＲ２の他の例を示す平面図である。

【図7】図７は、トランジスタＴＲ２の他の例を示す平面図である。

【図8】図８は、トランジスタＴＲ２の他の例を示す平面図である。

【図9】図９は、トランジスタＴＲ２の他の例を示す平面図である。

【図10】図１０は、トランジスタＴＲ２の他の例を示す平面図である。

【図11】図１１は、トランジスタＴＲ２の他の例を示す平面図である。

【図12】図１２は、トランジスタＴＲ２の他の例を示す平面図である。

【図13】図１３は、図１２に示した半導体ＳＣ２の製造方法の一例を示す図である。

【発明を実施するための形態】

【0007】

以下、本発明の実施形態について、図面を参照しながら説明する。

【0008】

なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。

【0009】

なお、図面には、必要に応じて理解を容易にするために、互いに直交するＸ軸、Ｙ軸、及び、Ｚ軸を記載する。Ｘ軸に沿った方向をＸ方向または第１方向と称し、Ｙ軸に沿った方向をＹ方向または第２方向と称し、Ｚ軸に沿った方向をＺ方向または第３方向と称する。Ｘ軸及びＹ軸によって規定される面をＸ－Ｙ平面と称し、Ｘ－Ｙ平面を見ることを平面視という。

【0010】

本実施形態に係る半導体装置１は、液晶表示装置、有機エレクトロルミネッセンス表示装置、電気泳動表示装置、ＬＥＤ表示装置などの各種表示装置の他、静電容量式センサーや光学式センサーなどの各種センサー、その他の電子機器に適用可能である。

【0011】

図１は、本実施形態に係る半導体装置１の一構成例を示す断面図である。
半導体装置１は、基材１０と、絶縁層１１乃至１９と、トランジスタＴＲ１及びＴＲ２と、素子電極３０と、を備えている。

【0012】

トランジスタＴＲ１は、半導体ＳＣ１と、ゲート電極（第１ゲート電極）ＧＥ１と、ソース電極（第１ソース電極）ＳＥ１と、ドレイン電極（第１ドレイン電極）ＤＥ１と、を備えている。半導体ＳＣ１は、例えば多結晶シリコン半導体であるが、その他のシリコン系半導体であってもよい。ゲート電極ＧＥ１は、ゲート線と電気的に接続された電極である。ソース電極ＳＥ１は、ソース線ＳＬと電気的に接続された電極である。

【0013】

トランジスタＴＲ２は、半導体ＳＣ２と、ゲート電極（第２ゲート電極）ＧＥ２と、ソース電極（第２ソース電極）ＳＥ２と、ドレイン電極（第２ドレイン電極）ＤＥ２と、を備えている。半導体ＳＣ２は、例えば酸化物半導体である。ゲート電極ＧＥ２は、ゲート線と電気的に接続された電極である。ソース電極ＳＥ２は、ソース線あるいは電源線などと電気的に接続された電極である。ドレイン電極ＤＥ２は、素子電極３０と電気的に接続された電極である。

【0014】

基材１０は、ガラス、樹脂フィルム等の絶縁性の材料によって形成されている。絶縁層１１は、基材１０の上に配置されている。

【0015】

遮光層ＬＳ１は、トランジスタＴＲ１に対応して設けられ、絶縁層１１の上に配置され、絶縁層１２によって覆われている。遮光層ＬＳ１は、例えば金属層である。半導体ＳＣ１は、遮光層ＬＳ１の直上に位置し、絶縁層１２の上に配置され、絶縁層１３によって覆われている。

【0016】

ゲート電極ＧＥ１は、半導体ＳＣ１の直上に位置し、絶縁層１３の上に配置され、絶縁層１４によって覆われている。ゲート電極ＧＥ１は、例えば遮光層ＬＳ１と同電位である。

【0017】

ソース電極ＳＥ１及びドレイン電極ＤＥ１は、絶縁層１５の上に配置され、絶縁層１６によって覆われている。これらのソース電極ＳＥ１及びドレイン電極ＤＥ１は、それぞれ絶縁層１３乃至１５を貫通するコンタクトホールＣＨ１１及びＣＨ１２を介して半導体ＳＣ１に接している。
ソース線ＳＬは、絶縁層１６の上に配置され、絶縁層１７によって覆われている。ソース線ＳＬは、絶縁層１６を貫通するコンタクトホールＣＨ１３を介してソース電極ＳＥ１に接している。

【0018】

遮光層ＬＳ２は、トランジスタＴＲ２に対応して設けられ、絶縁層１３の上に配置され、絶縁層１４によって覆われている。ゲート電極ＧＥ１及び遮光層ＬＳ２は、同一層に位置し、同一材料によって形成された金属層である。半導体ＳＣ２は、遮光層ＬＳ２の直上に位置し、絶縁層１４の上に配置され、絶縁層１５によって覆われている。

【0019】

ゲート電極ＧＥ２は、半導体ＳＣ２の直上に位置し、絶縁層１５の上に配置され、絶縁層１６によって覆われている。ゲート電極ＧＥ２は、例えば遮光層ＬＳ２と同電位である。ゲート電極ＧＥ２、ソース電極ＳＥ１、及び、ドレイン電極ＤＥ１は、同一層に位置し、同一材料によって形成された金属層である。

【0020】

ソース電極ＳＥ２及びドレイン電極ＤＥ２は、絶縁層１６の上に配置され、絶縁層１７によって覆われている。これらのソース電極ＳＥ２及びドレイン電極ＤＥ２は、それぞれ絶縁層１５及び１６を貫通するコンタクトホールＣＨ２１及びＣＨ２２を介して半導体ＳＣ２に接している。ソース電極ＳＥ２、ドレイン電極ＤＥ２、及び、ソース線ＳＬは、同一層に位置し、同一材料によって形成された金属層である。

【0021】

接続電極ＣＮ１は、絶縁層１８の上に配置され、絶縁層１９によって覆われている。接続電極ＣＮ１は、絶縁層１７及び１８を貫通するコンタクトホールＣＨ２３を介してドレイン電極ＤＥ２に接している。接続電極ＣＮ１は、例えば、インジウム錫酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料によって形成された透明電極であるが、金属層であってもよい。

【0022】

素子電極３０は、絶縁層１９の上に配置され、絶縁層１９を貫通するコンタクトホールＣＨ２４を介して接続電極ＣＮ１に接している。素子電極３０は、各種電子機器の画素電極、下部電極、アノード、あるいは、カソードなどを構成するものである。素子電極３０は、例えば、ＩＴＯやＩＺＯなどの透明導電材料によって形成された透明電極である。なお、素子電極３０は、銀、アルミニウムなどの金属材料によって形成された金属電極であってもよい。また、素子電極３０は、透明電極及び金属電極の積層体であってもよい。例えば、素子電極３０は、透明電極、金属電極、及び、透明電極の順に積層された積層体として構成されてもよいし、３層以上の積層体として構成されてもよい。

【0023】

絶縁層１１乃至１７は、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸化物（ＳｉＯ）などによって形成された透明な無機絶縁層である。なお、絶縁層１１乃至１７の各々は、単一の絶縁材料によって形成された単層体であってもよいし、複数の絶縁材料によって形成された積層体であってもよい。
絶縁層１８及び１９は、ポリイミドなどによって形成された透明な有機絶縁層である。

【0024】

次に、図１に示したトランジスタＴＲ２の一例についてより具体的に説明する。

【0025】

図２は、トランジスタＴＲ２の一例を示す平面図である。図２では、半導体ＳＣ２を実線で示し、ゲート電極ＧＥ２、ソース電極ＳＥ２、及び、ドレイン電極ＤＥ２をそれぞれ一点鎖線で示している。

【0026】

半導体ＳＣ２は、島状に形成され、例えば四角形の平面形状を有している。半導体ＳＣ２は、第２方向Ｙに延出した縁部（第１縁部）Ｅ１及び縁部（第２縁部）Ｅ２と、第１方向Ｘに延出した縁部Ｅ３及び縁部Ｅ４と、を有している。縁部Ｅ２は、第１方向Ｘにおいて、縁部Ｅ１の反対側に位置している。縁部Ｅ４は、第２方向Ｙにおいて、縁部Ｅ３の反対側に位置している。なお、半導体ＳＣ２の形状は、図示した例に限らない。

【0027】

ゲート電極ＧＥ２は、第１方向Ｘに延出し、縁部Ｅ１及びＥ２と交差している。ソース電極ＳＥ２は、半導体ＳＣ２のうち、縁部Ｅ３を含む領域に重畳している。ドレイン電極ＤＥ２は、半導体ＳＣ２のうち、縁部Ｅ４を含む領域に重畳している。図２に示す例では、ゲート電極ＧＥ２は、縁部Ｅ１及びＥ２とそれぞれ直交しているが、縁部Ｅ１及びＥ２と９０°未満の角度で交差していてもよい。また、ソース電極ＳＥ２は、縁部Ｅ３の全体を含むように重畳しているが、縁部Ｅ３の一部と重畳していてもよい。同様に、また、ドレイン電極ＤＥ２は、縁部Ｅ４の全体を含むように重畳しているが、縁部Ｅ４の一部と重畳していてもよい。

【0028】

半導体ＳＣ２は、領域Ａ１乃至Ａ７を有している。各領域について、以下に具体的に説明する。

【0029】

領域（第１領域）Ａ１は、縁部Ｅ１と縁部Ｅ２との間で第１方向Ｘに延出し、ゲート電極ＧＥ２に重畳している。領域Ａ１は、縁部Ｅ１の一部を含み、また、縁部Ｅ２の一部を含んでいる。つまり、領域Ａ１において、第１方向Ｘに沿った一端部は縁部Ｅ１の一部に相当し、第１方向Ｘに沿った他端部は縁部Ｅ２の一部に相当する。

【0030】

平面視において、領域Ａ１とゲート電極ＧＥ２とが完全に一致するように重畳するとは限らない。図２に示す例では、ゲート電極ＧＥ２の第２方向Ｙに沿った幅Ｗ１は、領域Ａ６と領域Ａ７との間における領域Ａ１の第２方向Ｙに沿った幅Ｗ２より大きい。また、ゲート電極ＧＥ２は、縁部Ｅ１から縁部Ｅ２までの間でほぼ一定の幅Ｗ１を有している。ゲート電極ＧＥ２の一部は、後述する領域Ａ２乃至Ａ７に重畳している。

【0031】

領域（第２領域）Ａ２及び領域（第３領域）Ａ３は、領域Ａ１（あるいはゲート電極ＧＥ２）とソース電極ＳＥ２との間に位置している。領域Ａ２は、縁部Ｅ１に沿った領域である。領域Ａ２は、縁部Ｅ１の一部を含み、また、縁部Ｅ３の一部を含んでいる。領域Ａ３は、縁部Ｅ２に沿った領域である。領域Ａ３は、縁部Ｅ２の一部を含み、また、縁部Ｅ３の一部を含んでいる。また、図２に示す例では、領域Ａ２及びＡ３は、領域Ａ１に繋がっている。

【0032】

領域（第４領域）Ａ４及び領域（第５領域）Ａ５は、領域Ａ１（あるいはゲート電極ＧＥ２）とドレイン電極ＤＥ２との間に位置している。領域Ａ４は、縁部Ｅ１に沿った領域である。領域Ａ４は、縁部Ｅ１の一部を含み、また、縁部Ｅ４の一部を含んでいる。領域Ａ５は、縁部Ｅ２に沿った領域である。領域Ａ５は、縁部Ｅ２の一部を含み、また、縁部Ｅ４の一部を含んでいる。また、図２に示す例では、領域Ａ４及びＡ５は、領域Ａ１に繋がっている。

【0033】

領域（第６領域）Ａ６は、領域Ａ１、領域Ａ２、及び、領域Ａ３によって囲まれた領域である。領域Ａ６は、縁部Ｅ３の一部を含んでいる。
領域（第７領域）Ａ７は、領域Ａ１、領域Ａ４、及び、領域Ａ５によって囲まれた領域である。領域Ａ７は、縁部Ｅ４の一部を含んでいる。

【0034】

第１方向Ｘに沿った幅を比較すると、領域Ａ６の幅と領域Ａ７の幅は同等であり、また、領域Ａ２乃至Ａ５の各々の幅は同等であり、領域Ａ６及び領域Ａ７の各々の幅は領域Ａ２乃至Ａ５の各々の幅より大きい。一例では、領域Ａ２乃至Ａ５の各々の幅は、２μｍ程度である。

【0035】

縁部Ｅ１は、第２方向Ｙに並んだ領域Ａ２、領域Ａ１、及び、領域Ａ４のそれぞれの端部によって形成されている。縁部Ｅ２は、第２方向Ｙに並んだ領域Ａ３、領域Ａ１、及び、領域Ａ５のそれぞれの端部によって形成されている。縁部Ｅ３は、第１方向Ｘに並んだ領域Ａ２、領域Ａ６、及び、領域Ａ３のそれぞれの端部によって形成されている。縁部Ｅ４は、第１方向Ｘに並んだ領域Ａ４、領域Ａ７、及び、領域Ａ５のそれぞれの端部によって形成されている。

【0036】

半導体ＳＣ２において、領域Ａ１乃至Ａ５は、領域Ａ６及びＡ７と比較して、高抵抗である。なお、領域Ａ１乃至Ａ５の各々の領域の抵抗値は同等であり、また、領域Ａ６及びＡ７の各々の領域の抵抗値は同等である。

【0037】

また、他の観点では、領域Ａ６及びＡ７の各々の不純物濃度は、領域Ａ１乃至Ａ５の各々の領域の不純物濃度より高い。なお、領域Ａ６及びＡ７の各々の不純物濃度は同等であり、また、領域Ａ１乃至Ａ５の各々の領域の不純物濃度は同等である。例えば、領域Ａ６及びＡ７の各々には、不純物としてホウ素（Ｂ）がドープされているが、領域Ａ１乃至Ａ５の各々には、ほとんどホウ素がドープされていない。本明細書における不純物濃度とは、単位体積当たりの不純物数として表すことができる。

【0038】

なお、酸化物半導体について、不純物濃度が高いということは、単位体積当たりの酸素欠損数が多い、あるいは、単位体積当たりの欠陥数が多いことを意味するものである。

【0039】

ソース電極ＳＥ２は、平面視において、領域Ａ２、領域Ａ６、及び、領域Ａ３に亘って重畳している。但し、ソース電極ＳＥ２は、領域Ａ２及びＡ３に接することなく、図１に示した絶縁層１５及び１６を貫通するコンタクトホールＣＨ２１を介して領域Ａ６に接している。絶縁層１５及び１６を領域Ａ２及びＡ３まで貫通するコンタクトホールは、形成されていない。つまり、ソース電極ＳＥ２は、半導体ＳＣ２のうち、低抵抗領域（ソース領域）である領域Ａ６に接し、高抵抗領域である領域Ａ２及びＡ３には接していない。

【0040】

ドレイン電極ＤＥ２は、平面視において、領域Ａ４、領域Ａ７、及び、領域Ａ５に亘って重畳している。但し、ドレイン電極ＤＥ２は、領域Ａ４及びＡ５に接することなく、絶縁層１５及び１６を貫通するコンタクトホールＣＨ２２を介して領域Ａ７に接している。絶縁層１５及び１６を領域Ａ４及びＡ５まで貫通するコンタクトホールは、形成されていない。つまり、ドレイン電極ＤＥ２は、半導体ＳＣ２のうち、低抵抗領域（ドレイン領域）である領域Ａ７に接し、高抵抗領域である領域Ａ４及びＡ５には接していない。

【0041】

次に、上記の半導体ＳＣ２の製造方法の一例について図３を参照しながら説明する。

【0042】

まず、絶縁層１４（あるいはシリコン酸化物層）の上に、酸化物半導体膜を形成し、この酸化物半導体膜をエッチングすることで所定の形状にパターニングする。これにより、島状の半導体ＳＣ２を形成する。

【0043】

続いて、半導体ＳＣ２の上に、所望の形状にパターニングしたレジストＲ１を形成する。レジストＲ１は、半導体ＳＣ２のうち、領域Ａ４及びＡ５を形成すべき領域に重畳している。半導体ＳＣ２のうち、領域Ａ７を形成すべき領域には、レジストＲ１は重畳していない。なお、レジストＲ１は、図２に示した領域Ａ１乃至Ａ３を形成すべき領域にも重畳する一方で、領域Ａ６を形成すべき領域には重畳していない。

【0044】

続いて、レジストＲ１をマスクとして、半導体ＳＣ２にイオン注入を行う。一例では、イオン注入により、不純物としてホウ素（Ｂ）を半導体ＳＣ２にドープする。なお、ホウ素の代わりに、リン（Ｐ）などの他の不純物を半導体ＳＣ２にドープしてもよい。これにより、半導体ＳＣ２には、ほとんど不純物がドープされない領域Ａ１乃至Ａ５と、不純物がドープされた領域Ａ６及びＡ７とがそれぞれ形成される。半導体ＳＣ２において、例えば、領域Ａ１はチャネル領域に相当し、領域Ａ６はソース領域に相当し、領域Ａ７はドレイン領域に相当する。

【0045】

続いて、レジストＲ１を除去した後に、シリコン酸化物を堆積して絶縁層１５を形成し、その後、絶縁層１５の上にゲート電極ＧＥ２を形成する。このとき、ゲート電極ＧＥ２は、領域Ａ１に重畳するようにパターニングされる。ここに示す例の製造方法では、半導体ＳＣ２へのイオン注入はゲート電極ＧＥ２をマスクとするのではなく、レジストＲ１をマスクとしている。このため、上記の通り、ゲート電極ＧＥ２の幅Ｗ１はチャネル領域である領域Ａ１の幅Ｗ２には一致するとは限らない。また、ゲート電極ＧＥ２が領域Ａ１の全体を確実に重畳するために、幅Ｗ１は幅Ｗ２より大きく設定されている。つまり、ゲート電極ＧＥ２は、領域Ａ１の全体に重畳するとともに、領域Ａ６の一部及び領域Ａ７の一部にも重畳している。

【0046】

上記のトランジスタＴＲ２によれば、半導体ＳＣ２において、領域Ａ１を挟んだ領域Ａ６と領域Ａ７との間に電流パスを形成することができる。また、ゲート電極ＧＥ２と交差する縁部Ｅ１に沿った領域Ａ２及びＡ４、及び、縁部Ｅ２に沿った領域Ａ３及びＡ５は、チャネル領域である領域Ａ１と同程度に高抵抗である。このため、領域Ａ２乃至Ａ５は、電流パスにはなり得ない。

【0047】

つまり、ゲート電極ＧＥ２にしきい値以上のゲート電圧が印加された際に、半導体ＳＣ２の領域Ａ１、Ａ６、及び、Ａ７を介して、ソース電極ＳＥ２とドレイン電極ＤＥ２との間を電流が流れる。一方で、半導体ＳＣ２において、領域Ａ２乃至Ａ５には、電流がほとんど流れない。

【0048】

このため、領域Ａ２乃至Ａ５の発熱が抑制され、これらの領域の発熱に起因した劣化が抑制される。特に、縁部Ｅ１を含む領域Ａ２及びＡ４、及び、縁部Ｅ２を含む領域Ａ３及びＡ５は、島状の半導体ＳＣ２を形成する際のエッチングによってダメージを受けやすく、電流が流れることによる発熱に起因して劣化しやすい領域である。したがって、領域Ａ２乃至Ａ５を高抵抗化して電流が流れにくくすることは、これらの領域の劣化を抑制する上で有効である。
また、たとえこれらの領域Ａ２乃至Ａ５が劣化したとしても、もともと電流パスを形成する領域ではないため、トランジスタＴＲ２の特性変化、例えば、しきい値電圧のシフトが抑制される。したがって、信頼性の低下を抑制することができる。

【0049】

図４は、トランジスタＴＲ２の他の例を示す平面図である。図４に示す例は、図２に示した例と比較して、領域Ａ６と領域Ａ７との間において、ゲート電極ＧＥ２の幅Ｗ１が領域Ａ１の幅Ｗ２と同等である点で相違している。半導体ＳＣ２における領域Ａ１乃至Ａ７の各々の形状については、図２を参照して説明した通りであり、領域Ａ２乃至Ａ５は、それぞれ領域Ａ１に繋がっている。

【0050】

平面視において、領域Ａ１と領域Ａ６との境界は、ゲート電極ＧＥ２の第１方向Ｘに沿った一方の縁部ＧＥ２１に重畳し、また、領域Ａ１と領域Ａ７との境界は、ゲート電極ＧＥ２の第１方向Ｘに沿った他方の縁部ＧＥ２２に重畳している。

【0051】

図４に示す例では、ゲート電極ＧＥ２は、領域Ａ１のみならず、領域Ａ２乃至Ａ５の各々にも重畳している。平面視において、領域Ａ２と領域Ａ６との境界は、ゲート電極ＧＥ２の第２方向Ｙに沿った縁部ＧＥ２３に重畳し、領域Ａ３と領域Ａ６との境界は、ゲート電極ＧＥ２の第２方向Ｙに沿った縁部ＧＥ２４に重畳し、領域Ａ４と領域Ａ７との境界は、ゲート電極ＧＥ２の第２方向Ｙに沿った縁部ＧＥ２５に重畳し、領域Ａ５と領域Ａ７との境界は、ゲート電極ＧＥ２の第２方向Ｙに沿った縁部ＧＥ２６に重畳している。

【0052】

ソース電極ＳＥ２は、平面視において、領域Ａ６に重畳し、領域Ａ２及び領域Ａ３には重畳していないし、また、ゲート電極ＧＥ２にも重畳していない。ソース電極ＳＥ２は、コンタクトホールＣＨ２１を介して領域Ａ６に接している。
ドレイン電極ＤＥ２は、平面視において、領域Ａ７に重畳し、領域Ａ４及び領域Ａ５には重畳していないし、また、ゲート電極ＧＥ２にも重畳していない。ドレイン電極ＤＥ２は、コンタクトホールＣＨ２２を介して領域Ａ７に接している。

【0053】

次に、上記の半導体ＳＣ２の製造方法の一例について図５を参照しながら説明する。

【0054】

まず、絶縁層１４（あるいはシリコン酸化物層）の上に、酸化物半導体膜を形成し、この酸化物半導体膜をパターニングする。これにより、島状の半導体ＳＣ２を形成する。

【0055】

続いて、シリコン酸化物を堆積して絶縁層１５を形成し、その後、絶縁層１５の上にゲート電極ＧＥ２を形成する。ゲート電極ＧＥ２は、半導体ＳＣ２のうち、領域Ａ４及びＡ５を形成すべき領域に重畳している。半導体ＳＣ２のうち、領域Ａ７を形成すべき領域には、ゲート電極ＧＥ２は重畳していない。なお、ゲート電極ＧＥ２は、図４に示した領域Ａ１乃至Ａ３を形成すべき領域にも重畳する一方で、領域Ａ６を形成すべき領域には重畳していない。

【0056】

続いて、ゲート電極ＧＥ２をマスクとして、半導体ＳＣ２にイオン注入を行う。これにより、半導体ＳＣ２には、ほとんど不純物がドープされない領域Ａ１乃至Ａ５と、不純物がドープされた領域Ａ６及びＡ７とがそれぞれ形成される。ここに示す例の製造方法では、半導体ＳＣ２へのイオン注入はゲート電極ＧＥ２をマスクとしている。このため、上記の通り、ゲート電極ＧＥ２の幅Ｗ１はチャネル領域である領域Ａ１の幅Ｗ２に一致している。また、ゲート電極ＧＥ２は、領域Ａ１乃至Ａ５の各々に重畳している。

【0057】

図４及び図５を参照して説明したトランジスタＴＲ２においても、上記したのと同様の効果が得られる。

【0058】

図６は、トランジスタＴＲ２の他の例を示す平面図である。図６に示す例は、図４に示した例と比較して、ゲート電極ＧＥ２が領域Ａ１に重畳する一方で、領域Ａ２乃至Ａ５に重畳していない点で相違している。ゲート電極ＧＥ２は、交差する縁部Ｅ１と縁部Ｅ２との間でほぼ一定の幅Ｗ１を有している。

【0059】

ソース電極ＳＥ２は、平面視において、領域Ａ２、領域Ａ６、及び、領域Ａ３に亘って重畳し、領域Ａ２及びＡ３に接することなく、コンタクトホールＣＨ２１を介して領域Ａ６に接している。
ドレイン電極ＤＥ２は、平面視において、領域Ａ４、領域Ａ７、及び、領域Ａ５に亘って重畳し、領域Ａ４及びＡ５に接することなく、コンタクトホールＣＨ２２を介して領域Ａ７に接している。

【0060】

このような形状のゲート電極ＧＥ２は、例えば以下のようにして形成される。すなわち、図５を参照して説明したように、ゲート電極ＧＥ２は、半導体ＳＣ２のうち、領域Ａ１乃至Ａ５を形成すべき領域に重畳するようにパターニングされる。その後、ゲート電極ＧＥ２をマスクとして、半導体ＳＣ２にイオン注入を行う。その後、ゲート電極ＧＥ２のうち、領域Ａ２乃至Ａ５に重畳する部分をエッチングによって除去する。これにより、図６に示した形状のゲート電極ＧＥ２が形成される。

【0061】

図７は、トランジスタＴＲ２の他の例を示す平面図である。図７に示す例は、図６に示した例と比較して、ゲート電極ＧＥ２の一部の幅が拡大された点で相違している。すなわち、ゲート電極ＧＥ２は、平面視において、領域Ａ６と領域Ａ７との間で幅Ｗ１を有し、縁部Ｅ１と交差する位置において幅Ｗ１１を有し、縁部Ｅ２と交差する位置において幅Ｗ１２を有している。幅Ｗ１１及びＷ１２は、幅Ｗ１より大きい。

【0062】

つまり、縁部Ｅ１に近接する側においては、ゲート電極ＧＥ２は、領域Ａ１のみならず、領域Ａ２の一部、及び、領域Ａ４の一部に重畳している。また、縁部Ｅ２に近接する側においては、ゲート電極ＧＥ２は、領域Ａ１のみならず、領域Ａ３の一部、及び、領域Ａ５の一部に重畳している。

【0063】

図８は、トランジスタＴＲ２の他の例を示す平面図である。図８に示す例は、図６に示した例と比較して、ゲート電極ＧＥ２の一部の幅が縮小された点で相違している。すなわち、ゲート電極ＧＥ２において、縁部Ｅ１と交差する位置の幅Ｗ１１、及び、縁部Ｅ２と交差する位置の幅Ｗ１２は、領域Ａ６と領域Ａ７との間の幅Ｗ１より小さい。

【0064】

つまり、縁部Ｅ１に近接する側においては、ゲート電極ＧＥ２は、領域Ａ１の一部に重畳し、領域Ａ２及びＡ４には重畳していない。また、縁部Ｅ２に近接する側においては、ゲート電極ＧＥ２は、領域Ａ１の一部に重畳し、領域Ａ３及びＡ５には重畳していない。

【0065】

これらの図６乃至図８を参照して説明したトランジスタＴＲ２においても、上記したのと同様の効果が得られる。

【0066】

図９は、トランジスタＴＲ２の他の例を示す平面図である。図９に示す例は、図６に示した例と比較して、半導体ＳＣ２において、領域Ａ２乃至Ａ５の各々が領域Ａ１から離間している点で相違している。

【0067】

領域Ａ２及びＡ３は、領域Ａ１（あるいはゲート電極ＧＥ２）とソース電極ＳＥ２との間に位置し、また、ゲート電極ＧＥ２及びソース電極ＳＥ２のいずれとも重畳しない。領域Ａ２は、縁部Ｅ１の一部を含み、縁部Ｅ３を含まない。領域Ａ３は、縁部Ｅ２の一部を含み、縁部Ｅ３を含まない。領域Ａ１と領域Ａ２との間、及び、領域Ａ１と領域Ａ３との間には、領域Ａ１よりも低抵抗の領域（あるいは領域Ａ１よりも不純物濃度が高い領域）が介在している。

【0068】

領域Ａ４及びＡ５は、領域Ａ１（あるいはゲート電極ＧＥ２）とドレイン電極ＤＥ２との間に位置し、また、ゲート電極ＧＥ２及びドレイン電極ＤＥ２のいずれとも重畳しない。領域Ａ４は、縁部Ｅ１の一部を含み、縁部Ｅ４を含まない。領域Ａ５は、縁部Ｅ２の一部を含み、縁部Ｅ４を含まない。領域Ａ１と領域Ａ４との間、及び、領域Ａ１と領域Ａ５との間には、領域Ａ１よりも低抵抗の領域（あるいは領域Ａ１よりも不純物濃度が高い領域）が介在している。

【0069】

領域Ａ２乃至Ａ５には、それぞれ島状の金属層Ｍ２乃至Ｍ５が重畳している。これらの金属層Ｍ２乃至Ｍ５は、ゲート電極ＧＥ２と同一層に位置し、ゲート電極ＧＥ２と同一材料によって形成されている。つまり、金属層Ｍ２乃至Ｍ５、及び、ゲート電極ＧＥ２は、同一工程で一括して形成することができる。

【0070】

金属層Ｍ２及びＭ３は、ゲート電極ＧＥ２とソース電極ＳＥ２との間に位置し、また、ゲート電極ＧＥ２及びソース電極ＳＥ２のいずれとも重畳しない。金属層Ｍ４及びＭ５は、ゲート電極ＧＥ２とドレイン電極ＤＥ２との間に位置し、また、ゲート電極ＧＥ２及びドレイン電極ＤＥ２のいずれとも重畳しない。このため、金属層Ｍ２乃至Ｍ５は、電気的にフローティングであるが、ゲート電極ＧＥ２、ソース電極ＳＥ２、及び、ドレイン電極ＤＥ２のいずれの電位の影響もほとんど受けることがない。

【0071】

このような領域Ａ１乃至Ａ７を有する半導体ＳＣ２は、ゲート電極ＧＥ２、及び、金属層Ｍ２乃至Ｍ５をマスクとしてイオン注入を行うことにより形成することができる。なお、イオン注入後に金属層Ｍ２乃至Ｍ５を除去してもよい。

【0072】

図９を参照して説明したトランジスタＴＲ２においても、半導体ＳＣ２のうち、縁部Ｅ１の近傍、及び、縁部Ｅ２の近傍に電流パスが形成されないため、上記したのと同様の効果が得られる。

【0073】

図１０は、トランジスタＴＲ２の他の例を示す平面図である。図１０に示す例では、半導体ＳＣ２は、チャネル領域に相当する領域Ａ１と、ソース領域に相当する領域Ａ６と、ドレイン領域に相当する領域Ａ７と、を有しており、上記の高抵抗領域である領域Ａ２乃至Ａ５を有していない。

【0074】

ソース電極ＳＥ２は、平面視において、縁部Ｅ１と縁部Ｅ２とのほぼ中間の位置で半導体ＳＣ２に重畳し、コンタクトホールＣＨ２１を介して領域Ａ６に接している。縁部Ｅ１からコンタクトホールＣＨ２１までの第１方向Ｘに沿った距離Ｄ１１は、縁部Ｅ２からコンタクトホールＣＨ２１までの第１方向Ｘに沿った距離Ｄ１２と同等である。領域Ａ１からコンタクトホールＣＨ２１までの第２方向Ｙに沿った距離Ｄ１３は、距離Ｄ１１及びＤ１２より小さい。一例では、距離Ｄ１１及びＤ１２は、距離Ｄ１３の２倍以上である。

【0075】

ドレイン電極ＤＥ２は、平面視において、縁部Ｅ１と縁部Ｅ２とのほぼ中間の位置で半導体ＳＣ２に重畳し、コンタクトホールＣＨ２２を介して領域Ａ７に接している。縁部Ｅ１からコンタクトホールＣＨ２２までの第１方向Ｘに沿った距離Ｄ２１は、縁部Ｅ２からコンタクトホールＣＨ２２までの第１方向Ｘに沿った距離Ｄ２２と同等である。領域Ａ１からコンタクトホールＣＨ２２までの第２方向Ｙに沿った距離Ｄ２３は、距離Ｄ２１及びＤ２２より小さい。一例では、距離Ｄ２１及びＤ２２は、距離Ｄ２３の２倍以上である。

【0076】

図１０を参照して説明したトランジスタＴＲ２においては、ゲート電極ＧＥ２にしきい値以上のゲート電圧が印加された際に、ソース電極ＳＥ２とドレイン電極ＤＥ２との間の電気力線が半導体ＳＣ２の中央部分に集中する一方で、電気力線は縁部Ｅ１の近傍及び縁部Ｅ２の近傍に広がりにくい。このため、半導体ＳＣ２のうち、主にソース電極ＳＥ２及びドレイン電極ＤＥ２が配置される中央部に電流パスが形成され、縁部Ｅ１の近傍及び縁部Ｅ２の近傍にはほとんど電流が流れない。このため、上記したのと同様の効果が得られる。

【0077】

図１１は、トランジスタＴＲ２の他の例を示す平面図である。図１１に示す例は、図１０に示した例と比較して、ソース電極ＳＥ２及びドレイン電極ＤＥ２が幅広に形成された点で相違している。
ソース電極ＳＥ２は、縁部Ｅ３の全体に亘って重畳するように配置されている。但し、ソース電極ＳＥ２は、図１０に示した例と同様に、縁部Ｅ１及びＥ２から十分に離れた位置に形成されたコンタクトホールＣＨ２１を介して領域Ａ６に接している。
ドレイン電極ＤＥ２は、縁部Ｅ４の全体に亘って重畳するように配置されている。但し、ドレイン電極ＤＥ２は、図１０に示した例と同様に、縁部Ｅ１及びＥ２から十分に離れた位置に形成されたコンタクトホールＣＨ２２を介して領域Ａ７に接している。
図１１に示した例のトランジスタＴＲ２においても、上記したのと同様の効果が得られる。

【0078】

図１２は、トランジスタＴＲ２の他の例を示す平面図である。図１２に示す例は、半導体ＳＣ２のうち、縁部Ｅ１に沿った領域Ａ８及び縁部Ｅ２に沿った領域Ａ９が中央部の領域（領域Ａ１、Ａ６、Ａ７）より薄く形成された点で相違している。領域Ａ８及びＡ９の各々の第１方向Ｘに沿った幅は、２μｍ程度である。

【0079】

ソース電極ＳＥ２は、平面視において、領域Ａ８、領域Ａ６、及び、領域Ａ９に亘って重畳し、領域Ａ８及びＡ９に接することなく、コンタクトホールＣＨ２１を介して領域Ａ６に接している。
ドレイン電極ＤＥ２は、平面視において、領域Ａ８、領域Ａ７、及び、領域Ａ９に亘って重畳し、領域Ａ８及びＡ９に接することなく、コンタクトホールＣＨ２２を介して領域Ａ７に接している。

【0080】

次に、上記の半導体ＳＣ２の製造方法の一例について図１３を参照しながら説明する。

【0081】

まず、絶縁層１４の上に、酸化物半導体膜ＳＣ０を形成する。その後、酸化物半導体膜ＳＣ０の上に、所望の形状にパターニングしたレジストＲ２を形成する。続いて、レジストＲ２をマスクとして、酸化物半導体膜ＳＣ０をエッチングする。これにより、島状の半導体ＳＣ２を形成する。

【0082】

さらに継続してエッチングを行う（あるいは、アッシング処理を行う）ことで、レジストＲ２の体積が縮小し、半導体ＳＣ２のうちの縁部Ｅ１の近傍の領域及び縁部Ｅ２の近傍の領域がレジストＲ２から露出し、半導体ＳＣ２の表層が除去される。

【0083】

領域Ａ８のうち、縁部Ｅ１の近傍の領域のエッチング時間は、領域Ａ７の近傍の領域のエッチング時間よりも長い。このため、縁部Ｅ１の近傍の領域の膜厚は、領域Ａ７の近傍の領域の膜厚よりも薄くなる。
同様に、領域Ａ９のうち、縁部Ｅ２の近傍の領域のエッチング時間は、領域Ａ７の近傍の領域のエッチング時間よりも長い。このため、縁部Ｅ２の近傍の領域の膜厚は、領域Ａ７の近傍の領域の膜厚よりも薄くなる。
一方で、半導体ＳＣ２のうち、中央部はレジストＲ２が重畳しているため、ほとんど膜厚が変化していない。この領域は、図１２に示した領域Ａ１、Ａ６、Ａ７を形成する。

【0084】

このような形状の半導体ＳＣ２において、ゲート電極ＧＥ２をマスクとしてイオン注入を行った場合、領域Ａ８及びＡ９のうち、ゲート電極ＧＥ２に重畳しない領域には、領域Ａ６及びＡ７と同様に不純物がドープされる。但し、縁部Ｅ１の近傍の膜厚及び縁部Ｅ２の近傍の膜厚が極めて薄く、領域Ａ６及びＡ７のようには低抵抗化されない。このため、半導体ＳＣ２のうち、縁部Ｅ１の近傍及び縁部Ｅ２の近傍にはほとんど電流が流れず、上記したのと同様の効果が得られる。

【0085】

以上説明したように、本実施形態によれば、信頼性の低下を抑制することが可能な半導体装置を提供することができる。

【0086】

以上、本発明の実施形態として説明した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
本発明の思想の範疇において、当業者であれば、各種の変形例に想到し得るものであり、それら変形例についても本発明の範囲に属するものと解される。例えば、上述の実施形態に対して、当業者が適宜、構成要素の追加、削除、もしくは設計変更を行ったもの、または、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
また、上述の実施形態において述べた態様によりもたらされる他の作用効果について、本明細書の記載から明らかなもの、または当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。

【符号の説明】

【0087】

１…半導体装置 １４…絶縁層（第１絶縁層） １５…絶縁層（第２絶縁層） １６…絶縁層（第３絶縁層） ＣＨ２１、ＣＨ２２…コンタクトホール
ＴＲ１…トランジスタ ＧＥ１…ゲート電極 ＳＥ１…ソース電極 ＤＥ１…ドレイン電極 ＳＣ１…半導体（多結晶シリコン半導体）
ＴＲ２…トランジスタ ＧＥ２…ゲート電極 ＳＥ２…ソース電極 ＤＥ２…ドレイン電極 ＳＣ２…半導体（酸化物半導体） Ｅ１…縁部（第１縁部） Ｅ２…縁部（第２縁部） Ａ１乃至Ａ９…領域 Ａ１…第１領域（チャネル領域） Ａ２…第２領域 Ａ３…第３領域 Ａ４…第４領域 Ａ５…第５領域 Ａ６…第６領域（ソース領域） Ａ７…第７領域（ドレイン領域）
Ｍ１乃至Ｍ４…金属層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】