特許 7585661 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-11

(45)【発行日】2024-11-19

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20241112BHJP

   H01L 29/12 20060101ALI20241112BHJP

【ＦＩ】

H01L29/78 652C

H01L29/78 653A

H01L29/78 652T

H01L29/78 652F

H01L29/78 652H

H01L29/78 652J

【請求項の数】 5

(21)【出願番号】P 2020142055

(22)【出願日】2020-08-25

(65)【公開番号】P2022037757

(43)【公開日】2022-03-09

【審査請求日】2023-07-13

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】市川 義人

(72)【発明者】

【氏名】木下 明将

(72)【発明者】

【氏名】林 真吾

【審査官】戸川 匠

(56)【参考文献】

【文献】特開２０１８－０１９０４５（ＪＰ，Ａ）

【文献】特開２０１８－１１６９８６（ＪＰ，Ａ）

【文献】特開２０１９－２１２７１８（ＪＰ，Ａ）

【文献】特開２０１９－０８７７３６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／１２

(57)【特許請求の範囲】

【請求項1】

第１導電型の半導体基板と、
前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型の第１ベース領域と、
前記第１半導体層の内部に選択的に設けられた第２導電型の第２ベース領域と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた、前記第２半導体層より高不純物濃度の第２導電型の第２半導体領域と、
前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極上に設けられた層間絶縁膜と、
前記第２半導体層および前記第１半導体領域の表面に設けられた第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
を備え、
隣り合う前記第１ベース領域の間に、前記トレンチ、前記ゲート電極および前記第２ベース領域が、複数配置され、
隣り合う前記第１ベース領域の間に配置された複数の前記第２ベース領域は、前記トレンチが並ぶ方向で、離れて配置され、かつ、前記第１ベース領域と離れて配置され、
隣り合う前記第１ベース領域の間に配置された複数の前記第２ベース領域は、前記トレンチ間に前記第１半導体領域が設けられている領域では、前記トレンチが並ぶ方向で、お互いに離れて配置され、かつ、前記第１ベース領域と離れて配置され、さらに、前記トレンチ間に前記第２半導体領域が設けられている領域では、前記トレンチが並ぶ方向で、お互いに接して配置され、かつ、前記第１ベース領域と接して配置されていることを特徴とする半導体装置。

【請求項2】

第１導電型の半導体基板と、
前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型の第１ベース領域と、
前記第１半導体層の内部に選択的に設けられた第２導電型の第２ベース領域と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた、前記第２半導体層より高不純物濃度の第２導電型の第２半導体領域と、
前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極上に設けられた層間絶縁膜と、
前記第２半導体層および前記第１半導体領域の表面に設けられた第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
を備え、
隣り合う前記第１ベース領域の間に、前記トレンチ、前記ゲート電極および前記第２ベース領域が、複数配置され、
隣り合う前記第１ベース領域の間に配置された複数の前記第２ベース領域は、前記トレンチが並ぶ方向で、離れて配置され、かつ、前記第１ベース領域と離れて配置され、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型または第２導電型の第３半導体領域をさらに備え、
前記おもて面からの平面視で、前記第１ベース領域を介さずに隣り合う前記トレンチ間の領域上に配置された前記第１半導体領域と前記第２半導体領域との間に前記第３半導体領域が配置されていることを特徴とする半導体装置。

【請求項3】

前記おもて面からの平面視で、前記第２半導体領域は島状に配置され、
前記第１ベース領域上に配置された前記第２半導体領域は、前記トレンチと離れ、
前記第１ベース領域を介さずに隣り合う前記トレンチ間の領域上に配置された前記第２半導体領域は、前記トレンチと少なくとも一部が接していることを特徴とする請求項１または２に記載の半導体装置。

【請求項4】

前記おもて面からの平面視で、前記第１半導体領域は島状に配置され、
前記第１ベース領域上に配置された前記第１半導体領域は、前記トレンチと接し、
前記第１ベース領域を介さずに隣り合う前記トレンチ間の領域上に配置された前記第１半導体領域は、前記トレンチと少なくとも一部が接していることを特徴とする請求項１～３のいずれか一つに記載の半導体装置。

【請求項5】

前記半導体基板、前記第１半導体層、前記第２半導体層、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域の半導体は、炭化珪素であることを特徴とする請求項２に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体装置に関する。

【背景技術】

【0002】

電力用半導体装置として、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）等が公知である。特に、炭化珪素（ＳｉＣ）半導体を用いたＭＯＳＦＥＴ（以下、ＳｉＣ－ＭＯＳＦＥＴとする）は、シリコン（Ｓｉ）半導体を用いた従来の半導体装置と比べてオン状態における素子の抵抗を数百分の１に低減可能であることや、高温（２００℃以上）の環境下で使用可能なこと等、様々な利点がある。このため、ＳｉＣ－ＭＯＳＦＥＴは、インバータ、コンバータ等の電力変換回路に用いられている。これらの電力用半導体装置には低損失および高効率および信頼性の向上が求められている。

【0003】

電力用半導体装置においては、素子のオン抵抗の低減を図るためトレンチ構造を有する縦型ＳｉＣ－ＭＯＳＦＥＴが作製（製造）されている（例えば、下記特許文献１参照）。縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して平行に形成されるプレーナ構造よりもチャネルが基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりの単位セル（素子の構成単位）密度を増やすことができ、単位面積当たりの電流密度を増やすことができるため、コスト面で有利である。

【0004】

従来の炭化珪素半導体装置の構造について、トレンチ型ＭＯＳＦＥＴを例に説明する。図８は、従来の炭化珪素半導体装置の構造を示す断面図である。図８に示すように、トレンチ型ＭＯＳＦＥＴ１５０は、ｎ⁺型炭化珪素基板１０１のおもて面にｎ^-型炭化珪素エピタキシャル層１０２が堆積される。ｎ^-型炭化珪素エピタキシャル層１０２のｎ⁺型炭化珪素基板１０１側に対して反対側の表面側は、ｎ型高濃度領域１０５が設けられている。また、ｎ型高濃度領域１０５のｎ⁺型炭化珪素基板１０１側に対して反対側の表面層には、第１ｐ⁺型ベース領域１０３が選択的に設けられている。ｎ型高濃度領域１０５には、トレンチ１１５の底面全体を覆うように第２ｐ⁺型ベース領域１０４が選択的に設けられている。

【0005】

また、トレンチ型ＭＯＳＦＥＴ１５０には、さらにｐ型ベース層１０６、ｎ⁺型ソース領域１０７、ｐ⁺⁺型コンタクト領域１０８、ゲート絶縁膜１０９、ゲート電極１１３、層間絶縁膜１１０、ソース電極１１６、裏面電極１１１、トレンチ１１５、ソース電極パッド（不図示）およびドレイン電極（不図示）が設けられている。ソース電極１１６は、ｎ⁺型ソース領域１０７、ｐ⁺⁺型コンタクト領域１０８上に設けられ、ソース電極１１６上にソース電極パッドが設けられている。

【0006】

このような構造の縦型ＭＯＳＦＥＴは、ソース－ドレイン間にボディーダイオードとしてｐ型ベース層１０６とｎ^-型炭化珪素エピタキシャル層１０２とで形成される寄生ｐｎダイオードを内蔵する。この寄生ｐｎダイオードは、ソース電極１１６に高電位を印加することで動作させることができ、ｐ⁺⁺型コンタクト領域１０８からｐ型ベース層１０６とｎ^-型炭化珪素エピタキシャル層１０２とを経由してｎ⁺型炭化珪素半導体基板１０１への方向に電流が流れる。このように、ＭＯＳＦＥＴではＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）と異なり、寄生ｐｎダイオードを内蔵しているため、インバータに用いる還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）を省略することができ、低コスト化および小型化に貢献する。これ以降、ＭＯＳＦＥＴの寄生ｐｎダイオードを内蔵ダイオードと称する。

【0007】

また、トレンチ間の第１半導体領域直下に当該第１半導体領域に接する第４半導体領域を配置することで、所定耐圧を確保して維持することができ、隣り合う第４半導体領域間に２つ以上のトレンチが配置されるように、第４半導体領域を間引いて配置することで、セルピッチを小さくすることができる半導体装置が公知である（例えば、下記特許文献２参照）。

【先行技術文献】

【特許文献】

【0008】

【文献】特開２０１８－１８２０３２号公報

【文献】特開２０１８－１９０４５号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

しかしながら、上記特許文献１に記載のＳｉＣ－ＭＯＳＦＥＴは、ＭＯＳセルと内蔵ダイオードセルとが交互に設けられる構造を有している。このため、この構造を有したままセルピッチを微細化していくと、ＪＦＥＴ領域内の抵抗が増加して素子のオン抵抗が増大し、電力変換における効率の向上を妨げる。また、上記特許文献２には、セルピッチの微細化手法が記載されているが、低電流領域での安定性が劣るという課題がある。

【0010】

この発明は、上述した従来技術による課題を解消するため、ＪＦＥＴ領域内の抵抗を増大させずセルピッチを微細化することで、オン抵抗を削減して、高効率かつ信頼性が高い半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0011】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第２導電型の第１ベース領域が設けられる。前記第１半導体層の内部に選択的に第２導電型の第２ベース領域が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側の表面に第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に、前記第２半導体層より高不純物濃度の第２導電型の第２半導体領域が設けられる。前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記ゲート電極上に層間絶縁膜が設けられる。前記第２半導体層および前記第１半導体領域の表面に第１電極が設けられる。前記半導体基板の裏面に第２電極が設けられる。隣り合う前記第１ベース領域の間に、前記トレンチ、前記ゲート電極および前記第２ベース領域が、複数配置され、隣り合う前記第１ベース領域の間に配置された複数の前記第２ベース領域は、前記トレンチが並ぶ方向で、離れて配置され、かつ、前記第１ベース領域と離れて配置されている。隣り合う前記第１ベース領域の間に配置された複数の前記第２ベース領域は、前記トレンチ間に前記第１半導体領域が設けられている領域では、前記トレンチが並ぶ方向で、お互いに離れて配置され、かつ、前記第１ベース領域と離れて配置され、さらに、前記トレンチ間に前記第２半導体領域が設けられている領域では、前記トレンチが並ぶ方向で、お互いに接して配置され、かつ、前記第１ベース領域と接して配置されている。

【0012】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第２導電型の第１ベース領域が設けられる。前記第１半導体層の内部に選択的に第２導電型の第２ベース領域が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側の表面に第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に、前記第２半導体層より高不純物濃度の第２導電型の第２半導体領域が設けられる。前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記ゲート電極上に層間絶縁膜が設けられる。前記第２半導体層および前記第１半導体領域の表面に第１電極が設けられる。前記半導体基板の裏面に第２電極が設けられる。隣り合う前記第１ベース領域の間に、前記トレンチ、前記ゲート電極および前記第２ベース領域が、複数配置され、隣り合う前記第１ベース領域の間に配置された複数の前記第２ベース領域は、前記トレンチが並ぶ方向で、離れて配置され、かつ、前記第１ベース領域と離れて配置されている。前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型または第２導電型の第３半導体領域をさらに備え、前記おもて面からの平面視で、前記第１ベース領域を介さずに隣り合う前記トレンチ間の領域上に配置された前記第１半導体領域と前記第２半導体領域との間に前記第３半導体領域が配置されている。

【0013】

また、この発明にかかる半導体装置は、上述した発明において、前記おもて面からの平面視で、前記第２半導体領域は島状に配置され、前記第１ベース領域上に配置された前記第２半導体領域は、前記トレンチと離れ、前記第１ベース領域を介さずに隣り合う前記トレンチ間の領域上に配置された前記第２半導体領域は、前記トレンチと少なくとも一部が接していることを特徴とする。

【0014】

また、この発明にかかる半導体装置は、上述した発明において、前記おもて面からの平面視で、前記第１半導体領域は島状に配置され、前記第１ベース領域上に配置された前記第１半導体領域は、前記トレンチと接し、前記第１ベース領域を介さずに隣り合う前記トレンチ間の領域上に配置された前記第１半導体領域は、前記トレンチと少なくとも一部が接していることを特徴とする。

【0017】

また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板、前記第１半導体層、前記第２半導体層、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域の半導体は、炭化珪素であることを特徴とする。

【0018】

上述した発明によれば、ボディダイオードセルの間に２つ以上のＭＯＳセルが配置される。これにより、ボディダイオードセル間に配置されるＭＯＳセルの数を増やすことで、単位長さあたりのトレンチの側壁の数を多くすることができ、結果としてチャネル密度が大きくなりオン抵抗を小さくすることができる。

【0019】

また、隣り合う第１ｐ⁺型ベース領域（第２導電型の第１ベース領域）の間に配置された複数の第２ｐ⁺型ベース領域（第２導電型の第２ベース領域）は、お互いに離れて配置されている。これにより、ボディダイオードセルでアバランシェ降伏が発生した際に、ゲートに高電界がかかることを防ぎ、ゲートの信頼性を向上させることができる。

【発明の効果】

【0020】

本発明にかかる半導体装置によれば、ＪＦＥＴ領域内の抵抗を増大させずセルピッチを微細化することで、オン抵抗を削減して、高効率かつ信頼性が高いという効果を奏する。

【図面の簡単な説明】

【0021】

【図1】実施の形態にかかる炭化珪素半導体装置の構造を示す図３のＡ－Ａ断面図である。

【図2】実施の形態にかかる炭化珪素半導体装置の構造を示す図３のＢ－Ｂ断面図である。

【図3】実施の形態にかかる炭化珪素半導体装置の構造を示す図１および図２のＣ－Ｃ上面図である。

【図4】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。

【図5A】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。

【図5B】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。

【図6A】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。

【図6B】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。

【図7A】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。

【図7B】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その７）。

【図8】従来の炭化珪素半導体装置の構造を示す断面図である。

【発明を実施するための形態】

【0022】

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。

【0023】

（実施の形態）
実施の形態にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。この実施の形態にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す図３のＡ－Ａ断面図である。図２は、実施の形態にかかる炭化珪素半導体装置の構造を示す図３のＢ－Ｂ断面図である。図３は、実施の形態にかかる炭化珪素半導体装置の構造を示す図１および図２のＣ－Ｃ上面図である。

【0024】

図１および図２に示すように、トレンチ型ＭＯＳＦＥＴ５０は、炭化珪素からなる半導体基体（炭化珪素半導体基体：半導体チップ）１００のおもて面（後述するｐ型ベース層６側の面）側にトレンチゲート構造のＭＯＳゲートを備えている。

【0025】

ｎ⁺型炭化珪素基板（第１導電型の半導体基板）１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ^-型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２は、ｎ⁺型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。ｎ^-型炭化珪素エピタキシャル層２の、ｎ⁺型炭化珪素基板１側に対して反対側の表面側は、ｎ型高濃度領域５が形成されていてもよい。ｎ型高濃度領域５は、ｎ⁺型炭化珪素基板１よりも低くｎ^-型炭化珪素エピタキシャル層２よりも高い不純物濃度で、例えば窒素がドーピングされている高濃度ｎ型ドリフト層である。以下、ｎ⁺型炭化珪素基板１とｎ^-型炭化珪素エピタキシャル層２と、ｐ型ベース層（第２導電型の第２半導体層）６とを併せて炭化珪素半導体基体１００とする。

【0026】

図１および図２に示すように、ｎ⁺型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極（第２電極）１１が設けられている。裏面電極１１は、ドレイン電極を構成する。裏面電極１１の表面には、ドレイン電極１２が設けられている。

【0027】

トレンチゲート構造のＭＯＳゲートは、ｐ型ベース層６、ｎ⁺型ソース領域（第１導電型の第１半導体領域）７、ｐ⁺⁺型コンタクト領域（第２導電型の第２半導体領域）８、トレンチ１５、ゲート絶縁膜９およびゲート電極１３で構成される。

【0028】

炭化珪素半導体基体１００の第１主面側（ｐ型ベース層６側）には、トレンチ構造が形成されている。具体的には、トレンチ１５は、ｐ型ベース層６のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体１００の第１主面側）の表面からｐ型ベース層６を貫通してｎ型高濃度領域５（ｎ型高濃度領域５を設けない場合にはｎ^-型炭化珪素エピタキシャル層２、以下単に（２）と記載する）に達する。トレンチ１５の内壁に沿って、トレンチ１５の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１５内のゲート絶縁膜９の内側にゲート電極１３が形成されている。ゲート絶縁膜９によりゲート電極１３が、ｎ^-型炭化珪素エピタキシャル層２およびｐ型ベース層６と絶縁されている。ゲート電極１３の一部は、トレンチ１５の上方（ソース電極１６側）からソース電極１６側に突出していてもよい。

【0029】

ｎ^-型炭化珪素エピタキシャル層２の、ｎ⁺型炭化珪素基板１と反対側の表面層に、第１ｐ⁺型ベース領域（第２導電型の第１ベース領域）３が選択的に設けられている。また、ｎ^-型炭化珪素エピタキシャル層２の内部には、第２ｐ⁺型ベース領域（第２導電型の第２ベース領域）４がそれぞれ選択的に設けられている。第１ｐ⁺型ベース領域３は、トレンチ１５と離して、かつトレンチ１５の底部よりもドレイン側の深い位置まで達している。第１ｐ⁺型ベース領域３からトレンチ１５の側壁までの距離は、例えば第１ｐ⁺型ベース領域３、第２ｐ⁺型ベース領域４およびｎ型高濃度領域５の各不純物濃度に対する最適なＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）幅によって決定されることが好ましい。ＪＦＥＴ幅とは、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４との間に形成されるＪＦＥＴ領域の幅（第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４との間の距離）である。

【0030】

第２ｐ⁺型ベース領域４は、トレンチ１５の底部と深さ方向ｚに対向する位置に設けられる。第２ｐ⁺型ベース領域４の幅は、トレンチ１５の幅と同じかそれよりも広い。トレンチ１５の底部は、第２ｐ⁺型ベース領域４に達してもよいし、ｐ型ベース層６と第２⁺ｐ型ベース領域４に挟まれたｎ型高濃度領域５（２）内に位置していてもよい。第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４は、例えばアルミニウム（Ａｌ）がドーピングされている。

【0031】

第１ｐ⁺型ベース領域３の一部をトレンチ１５側に延在させることで第２ｐ⁺型ベース領域４に接続した構造となっていてもよい。その理由は、第２ｐ⁺型ベース領域４とｎ^-型炭化珪素エピタキシャル層２の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくソース電極１６に退避させることでゲート絶縁膜９への負担を軽減し信頼性を上げるためである。図１には、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４を離して配置した構造を図示し、図２には、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４を接続した構造を図示する。

【0032】

ｎ^-型炭化珪素エピタキシャル層２の基体第１主面側には、ｐ型ベース層６が設けられている。ｐ型ベース層６は、第１ｐ⁺型ベース領域３に接する。ｐ型ベース層６の不純物濃度は、例えば第１ｐ⁺型ベース領域３の不純物濃度よりも低くてもよい。これにより、第１ｐ⁺型ベース領域３およびｐ型ベース層６からなるベース領域の、オン時にｎ型の反転層（チャネル）が形成される部分のｐ型不純物濃度を低くすることができるため、ゲートしきい値電圧（Ｖｔｈ）やオン抵抗が高くなることを防止することができる。また、ベース領域のドレイン側の部分（第１ｐ⁺型ベース領域３）のｐ型不純物濃度を高くすることができるため、所定の耐圧を確保することができる。ｐ型ベース層６の内部には、ｎ⁺型ソース領域（第１導電型の第１半導体領域）７およびｐ⁺⁺型コンタクト領域（第２導電型の第２半導体領域）８が選択的に設けられている。

【0033】

ｎ^-型炭化珪素エピタキシャル層２の基体第１主面側の表面層の第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４に挟まれた領域と、ｐ型ベース層６と第２ｐ⁺型ベース領域４に挟まれた領域にｎ型高濃度領域５が設けられていてもよい。このｎ型高濃度領域５は、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４よりも深い位置まで設けられている。このため、ｎ型高濃度領域５の深さ（厚さ）は、第１ｐ⁺型ベース領域３の深さ（厚さ）と第２ｐ⁺型ベース領域４の深さ（厚さ）より大きい。また、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４は、同じ深さの位置まで設けられていてもよい。また、ｎ型高濃度領域５は、第１ｐ⁺型ベース領域３および第２ｐ⁺型ベース領域４のドレイン側に、第１ｐ⁺型ベース領域３および第２ｐ⁺型ベース領域４を囲むように設けられていてもよい。

【0034】

図１～図３に示すように、実施の形態にかかるトレンチ型ＭＯＳＦＥＴ５０の単位セルは、複数のＭＯＳセル２１と、ＭＯＳセル２１と隣接する複数のボディダイオードセル２０とにより構成される。図１～図３では、単位セルは、２つのＭＯＳセル２１と、ＭＯＳセル２１と隣接する２つのボディダイオードセル２０とにより構成される。ボディダイオードセル２０とは、ｐ⁺⁺型コンタクト領域８、ｐ型ベース層６およびｎ^-型炭化珪素エピタキシャル層２から構成される内蔵ダイオードを有する領域である。ＭＯＳセル２１とは、トレンチ１５、ゲート電極１３およびｎ⁺型ソース領域７から構成されるＭＯＳゲート構造を有する領域である。

【0035】

図１～図３に示すように、実施の形態では、ボディダイオードセル２０の間に２つ以上のＭＯＳセル２１が配置される。このため、実施の形態では、隣り合う第１ｐ⁺型ベース領域３の間に、トレンチ１５、ゲート電極１３および第２ｐ⁺型ベース領域４が、複数配置されている。

【0036】

単位セルのｘ方向のセルピッチｗ１は、ボディダイオードセル２０のｘ方向のセルピッチｗ２と、ボディダイオードセル２０間に配置されるＭＯＳセル２１のｘ方向のセルピッチｗ３の総和で決まる。ボディダイオードセル２０にＭＯＳセル２１をｎ個配置する場合は、単位セルのｘ方向のセルピッチｗ１＝２×ｗ２＋（ｎ×ｗ３）となる。ボディダイオードセル２０のｘ方向のセルピッチｗ２は、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８のイオン注入の位置精度およびイオンの拡散による制限が大きい。ボディダイオードセル２０のｘ方向のセルピッチｗ２を３．４μｍ、ＭＯＳセル２１のｘ方向のセルピッチｗ３を１．７μｍ、単位セルに含まれるトレンチ１５の側壁の数をＮｃｈとすると、Ｎｃｈ＝４＋２ｎとなる。ｘ方向の単位長さあたりのトレンチ１５の側壁の数は、（４＋２ｎ）／（６．８＋１．７ｎ）となる。このように、ボディダイオードセル２０間に配置されるＭＯＳセル２１の数を増やすことで、単位長さあたりのトレンチ１５の側壁の数を多くすることができ、結果としてチャネル密度が大きくなりオン抵抗を小さくすることができる。

【0037】

また、図１に示すように、隣り合う第１ｐ⁺型ベース領域３の間に配置された複数の第２ｐ⁺型ベース領域４は、トレンチ１５が並ぶ方向（ｘ軸方向）で、お互いに離れて配置され、かつ、第１ｐ⁺型ベース領域３と離れて配置されている。これにより、ボディダイオードセル２０でアバランシェ降伏が発生した際に、ゲートに高電界がかかることを防ぎ、ゲートの信頼性を向上させることができる。

【0038】

ただし、複数の第２ｐ⁺型ベース領域４は、トレンチ１５間にｎ⁺型ソース領域７が設けられている領域（図１参照）では、トレンチ１５が並ぶ方向で、お互いに離れて配置され、かつ、第１ｐ⁺型ベース領域３と離れて配置されているが、トレンチ１５間にｎ⁺型ソース領域７が設けられていなく、ｐ⁺⁺型コンタクト領域８が設けられている領域（図２参照）では、トレンチ１５が並ぶ方向で、お互いに接して配置され、かつ、第１ｐ⁺型ベース領域３と接して配置されていてもよい。ｎ⁺型ソース領域７が設けられていない領域では、チャネルに電流が流れないため、ボディダイオードセル２０でアバランシェ降伏が発生した際に、ゲートに高電界がかかることがないためである。

【0039】

また、図３に示すように、トレンチ型ＭＯＳＦＥＴ５０のＣ－Ｃ断面をおもて面からみると、ｐ⁺⁺型コンタクト領域８は島状に設けられている。ボディダイオードセル２０に設けられたｐ⁺⁺型コンタクト領域８、つまり、第１ｐ⁺型ベース領域３上に配置されたｐ⁺⁺型コンタクト領域８はトレンチ１５と離して配置されている。また、ＭＯＳセル２１に設けられたｐ⁺⁺型コンタクト領域８、つまり、第１ｐ⁺型ベース領域３を介さず、トレンチ１５間の領域上に配置されたｐ⁺⁺型コンタクト領域８はトレンチ１５と少なくとも一部が接している。

【0040】

ボディダイオードセル２０でｐ⁺⁺型コンタクト領域８が設けられていない領域Ｓ１のｘ方向のＭＯＳセル２１ではｐ⁺⁺型コンタクト領域８が設けられていなく、ボディダイオードセル２０でｐ⁺⁺型コンタクト領域８が設けられている領域Ｓ２のｘ方向のＭＯＳセル２１ではｐ⁺⁺型コンタクト領域８が部分的に設けられている。このため、領域Ｓ１の長さＬ１が長いと、ＭＯＳセル２１でのｐ⁺⁺型コンタクト領域８の面積が減り、コンタクト抵抗が増加する。また、領域Ｓ１の長さＬ１が短いと、ＭＯＳセル２１でのｐ⁺⁺型コンタクト領域８の面積が増え、チャネル密度が小さくなりオン抵抗を増加する。このため、領域Ｓ１の長さＬ１は、３μｍ以上５μｍ以下であることが好ましい。また、領域Ｓ２のｐ⁺⁺型コンタクト領域８とトレンチ１５との間の距離Ｌ２は、プロセスで決まり、０μｍより大きく、１μｍ以下であることが好ましい。

【0041】

また、図３に示すように、トレンチ型ＭＯＳＦＥＴ５０のＣ－Ｃ断面をおもて面からみると、ｎ⁺型ソース領域７は島状に設けられている。ボディダイオードセル２０に設けられたｎ⁺型ソース領域７、つまり、第１ｐ⁺型ベース領域３上に配置されたｎ⁺型ソース領域７はトレンチ１５と接して配置されている。また、ＭＯＳセル２１に設けられたｎ⁺型ソース領域７、つまり、第１ｐ⁺型ベース領域３を介さず、トレンチ１５間の領域上に配置されたｎ⁺型ソース領域７はトレンチ１５と少なくとも一部が接している。

【0042】

後述するように、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８は、イオン注入により形成される。このため、ｎ⁺型ソース領域７とｐ⁺⁺型コンタクト領域８との間にｎ⁺型ソース領域７とｐ⁺⁺型コンタクト領域８とが重なった領域（不図示）が形成される。実施の形態では、ＭＯＳセル２１のこの領域、つまり、第１ｐ⁺型ベース領域３を介さず、トレンチ１５間の領域上に配置されたｎ⁺型ソース領域７とｐ⁺⁺型コンタクト領域８とが重なった領域は、トレンチ１５と離して配置されている。

【0043】

また、ＭＯＳセル２１では、ｎ⁺型ソース領域７とｐ⁺⁺型コンタクト領域８とを離して形成し、ｎ⁺型ソース領域７とｐ⁺⁺型コンタクト領域８との間にｐ型コンタクト領域（第２導電型の第３半導体領域）１４またはｎ型コンタクト領域（不図示：第１導電型の第３半導体領域）を設けてもよい。ｐ型コンタクト領域１４は、おもて面上にｐ型ベース層６が露出した領域、またはｐ⁺⁺型コンタクト領域８より低不純物濃度でｐ型ベース層６より高不純物濃度の領域である。ｎ型コンタクト領域は、ｎ⁺型ソース領域７より低不純物濃度の領域である。これによって、ｎ⁺型ソース領域７とｐ⁺⁺型コンタクト領域８とが重なった領域がトレンチ１５と接することを防ぎ、ゲートの信頼性を向上させることができる。

【0044】

また、ｐ型コンタクト領域１４をｐ⁺⁺型コンタクト領域８より低不純物濃度、およびｎ型コンタクト領域をｎ⁺型ソース領域７より低不純物濃度にすることで、ゲートの波形を安定させることができる。

【0045】

層間絶縁膜１０は、ゲート電極１３を覆うように、半導体基板のおもて面全面に設けられている。層間絶縁膜１０には、層間絶縁膜１０を深さ方向ｚに貫通して基板おもて面に達するコンタクトホールが開口されている。

【0046】

ソース電極（第１電極）１６は、コンタクトホール内において半導体基板（ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８）にオーミック接触し、かつ層間絶縁膜１０によりゲート電極１３と電気的に絶縁されている。ソース電極１６上に、ソース電極パッド（不図示）が設けられている。

【0047】

図１～図３では、２つのボディダイオードセル２０の間に２つのＭＯＳセル２１を配置した単位セルの構造のみを図示している。この場合、さらに多くの単位セルを並列に配置するには、ボディダイオードセル２０の外側に、それぞれＭＯＳセル２１、ボディダイオードセル２０をこの順で設ける。つまり、ＭＯＳセル２１とボディダイオードセル２０が交互に設けられていればよい。その際に、ボディダイオードセル２０の間に３つ以上のＭＯＳセル２１を配置してもよい。また、ボディダイオードセル２０は、ＭＯＳセル２１より少ない本数であれば、２つ以上のボディダイオードセル２０が並んで配置されていてもかまわない。例えば、２つのボディダイオードセル２０、３つのＭＯＳセル２１、２つボディダイオードセル２０が並ぶ配置であってもかまわない。

【0048】

（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図４～図７Ｂは、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。

【0049】

まず、ｎ型の炭化珪素でできたｎ⁺型炭化珪素基板１を用意する。そして、このｎ⁺型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら、下部ｎ^-型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。ここまでの状態が図４に示されている。

【0050】

次に、下部ｎ^-型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ⁺型ベース領域３ａおよび第２ｐ⁺型ベース領域４を形成する。

【0051】

次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、下部ｎ^-型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域５ａを形成してもよい。下部ｎ型高濃度領域５ａの不純物濃度を例えば１×１０¹⁷／ｃｍ³程度に設定する。ここまでの状態が図５Ａおよび図５Ｂに記載される。図５Ａは、図３のＡ－Ａ断面に対応する部分の製造途中の状態を示し、図５Ｂは、図３のＢ－Ｂ断面に対応する部分の製造途中の状態を示す。

【0052】

次に、下部ｎ^-型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした上部ｎ^-型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。上部ｎ^-型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０¹⁵／ｃｍ³程度となるように設定する。以降、下部ｎ^-型炭化珪素エピタキシャル層２ａと上部ｎ^-型炭化珪素エピタキシャル層２ｂを併せてｎ^-型炭化珪素エピタキシャル層２となる。

【0053】

次に、上部ｎ^-型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ⁺型ベース領域３ｂを、下部第１ｐ⁺型ベース領域３ａに重なるように形成する。上部第１ｐ⁺型ベース領域３ｂと下部第１ｐ⁺型ベース領域３ａは連続した領域を形成し、第１ｐ⁺型ベース領域３となる。上部第１ｐ⁺型ベース領域３ｂの不純物濃度を例えば５×１０¹⁸／ｃｍ³程度となるように設定する。

【0054】

次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第２炭化珪素エピタキシャル層２の表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域５ｂを形成してもよい。上部ｎ型高濃度領域５ｂの不純物濃度を例えば１×１０¹⁷／ｃｍ³程度に設定する。この上部ｎ型高濃度領域５ｂと下部ｎ型高濃度領域５ａは少なくとも一部が接するように形成され、ｎ型高濃度領域５を形成する。ただし、このｎ型高濃度領域５が基板全面に形成される場合と、形成されない場合がある。

【0055】

次に、ｎ^-型炭化珪素エピタキシャル層２の表面上に、エピタキシャル成長によりｐ型ベース層６を１．１μｍ程度の厚さで形成する。ｐ型ベース層６の不純物濃度は４×１０¹⁷／ｃｍ³程度に設定する。ｐ型ベース層６をエピタキシャル成長により形成した後、ｐ型ベース層６にさらにアルミニウム等のｐ型の不純物を、イオン注入してもよい。

【0056】

次に、炭化珪素半導体基体１００の第１主面層（ｐ型ベース層６の表面層）に、ＭＯＳゲートを構成する所定領域を形成する。具体的には、ｐ型ベース層６の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部に窒素（Ｎ）、リン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型ベース層６の表面の一部にｎ⁺型ソース領域７を形成する。次に、ｎ⁺型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型ベース層６の表面の一部にホウ素（Ｂ）等のｐ型の不純物をイオン注入し、ｐ⁺⁺型コンタクト領域８を形成してもよい。ｐ⁺⁺型コンタクト領域８の不純物濃度は、ｐ型ベース層６の不純物濃度より高くなるように設定する。

【0057】

また、ＭＯＳセル２１では、ｎ⁺型ソース領域７とｐ⁺⁺型コンタクト領域８とを離して形成し、おもて面上にｐ型ベース層６が露出したｐ型コンタクト領域１４、ｐ⁺⁺型コンタクト領域８より低不純物濃度でｐ型ベース層６より高不純物濃度のｐ型コンタクト領域１４またはｎ⁺型ソース領域７より低不純物濃度のｎ型コンタクト領域（不図示）を形成してもよい。

【0058】

次に、イオン注入で形成した全領域を活性化するための熱処理（活性化アニール）を行う。例えば、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ⁺型ベース領域３、第２ｐ⁺型ベース領域４、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８、ｐ型コンタクト領域１４およびｎ型コンタクト領域の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。ここまでの状態が図６Ａおよび図６Ｂに記載される。図６Ａは、図３のＡ－Ａ断面に対応する部分の製造途中の状態を示し、図６Ｂは、図３のＢ－Ｂ断面に対応する部分の製造途中の状態を示す。

【0059】

次に、ｐ型ベース層６の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型ベース層６を貫通し、ｎ型高濃度領域５（２）に達するトレンチ１５を形成する。トレンチ１５の底部はｎ型高濃度領域５（２）に形成された第２ｐ⁺型ベース領域４に達してもよい。次に、トレンチ形成用マスクを除去する。

【0060】

次に、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８の表面と、トレンチ１５の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。

【0061】

次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１５内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１５内部に残すことによって、ゲート電極１３を形成する。ここまでの状態が図７Ａおよび図７Ｂに記載される。図７Ａは、図３のＡ－Ａ断面に対応する部分の製造途中の状態を示し、図７Ｂは、図３のＢ－Ｂ断面に対応する部分の製造途中の状態を示す。

【0062】

次に、ゲート絶縁膜９およびゲート電極１３を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１０を形成する。次に、層間絶縁膜１０を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してもよい。層間絶縁膜１０およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１０を平坦化する。

【0063】

次に、層間絶縁膜１０を選択的に除去して炭化珪素半導体基体１００の表面に、ニッケル（Ｎｉ）かＴｉの膜を成膜する。次に、表面を保護してｎ⁺型炭化珪素基板１の裏面側にＮｉかＴｉの膜を成膜する。次に１０００℃程度の熱処理を行い炭化珪素半導体基体１００の表面側とｎ⁺型炭化珪素基板１の裏面の表面側にオーミック電極を形成する。

【0064】

次に、上記コンタクトホール内に形成したオーミック電極部分に接触するように、層間絶縁膜１０上にソース電極１６となる導電性の膜を設け、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８とソース電極１６とを接触させる。

【0065】

次いで、ｎ⁺型炭化珪素基板１の第２主面上に、例えばニッケル（Ｎｉ）膜でできた裏面電極１１を形成する。その後、例えば９７０℃程度の温度で熱処理を行って、ｎ⁺型炭化珪素基板１と裏面電極１１とをオーミック接合する。

【0066】

次に、例えばスパッタ法によって、炭化珪素半導体基体１００のおもて面のソース電極１６上および層間絶縁膜１０の開口部に、ソース電極パッド（不図示）となる電極パッドを堆積する。電極パッドの層間絶縁膜１０上の部分の厚さは、例えば５μｍであってもよい。電極パッドは、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ－Ｓｉ）で形成してもよい。次に、ソース電極パッドを選択的に除去する。

【0067】

次に、裏面電極１１の表面に、ドレイン電極１２として例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）をこの順に成膜する。以上のようにして、図１～図３に示す炭化珪素半導体装置が完成する。

【0068】

以上、説明したように、実施の形態にかかる炭化珪素半導体装置によれば、ボディダイオードセルの間に２つ以上のＭＯＳセルが配置される。これにより、ボディダイオードセル間に配置されるＭＯＳセルの数を増やすことで、単位長さあたりのトレンチの側壁の数を多くすることができ、結果としてチャネル密度が大きくなりオン抵抗を小さくすることができる。

【0069】

また、隣り合う第１ｐ⁺型ベース領域の間に配置された複数の第２ｐ⁺型ベース領域は、お互いに離れて配置されている。これにより、ボディダイオードセルでアバランシェ降伏が発生した際に、ゲートに高電界がかかることを防ぎ、ゲートの信頼性を向上させることができる。

【0070】

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

【産業上の利用可能性】

【0071】

以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用される高耐圧パワー半導体装置に有用である。

【符号の説明】

【0072】

１、１０１ ｎ⁺型炭化珪素基板
２、１０２ ｎ^-型炭化珪素エピタキシャル層
２ａ 下部ｎ^-型炭化珪素エピタキシャル層
２ｂ 上部ｎ^-型炭化珪素エピタキシャル層
３、１０３ 第１ｐ⁺型ベース領域
３ａ 下部第１ｐ⁺型ベース領域
３ｂ 上部第１ｐ⁺型ベース領域
４、１０４ 第２ｐ⁺型ベース領域
５、１０５ ｎ型高濃度領域
５ａ 下部ｎ型高濃度領域
５ｂ 上部ｎ型高濃度領域
６、１０６ ｐ型ベース層
７、１０７ ｎ⁺型ソース領域
８、１０８ ｐ⁺⁺型コンタクト領域
９、１０９ ゲート絶縁膜
１０、１１０ 層間絶縁膜
１１、１１１ 裏面電極
１２ ドレイン電極
１３、１１３ ゲート電極
１４ ｐ型コンタクト領域
１５、１１５ トレンチ
１６、１１６ ソース電極
２０ ボディダイオードセル
２１ ＭＯＳセル
５０、１５０ トレンチ型ＭＯＳＦＥＴ
１００ 炭化珪素半導体基体

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図6A】

【図6B】

【図7A】

【図7B】

【図8】