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特許7585678超接合半導体装置および超接合半導体装置の製造方法

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-11

(45)【発行日】2024-11-19

(54)【発明の名称】超接合半導体装置および超接合半導体装置の製造方法

(51)【国際特許分類】

H01L 29/78 20060101AFI20241112BHJP

H01L 29/06 20060101ALI20241112BHJP

H01L 21/336 20060101ALI20241112BHJP

H01L 29/739 20060101ALI20241112BHJP

H01L 29/12 20060101ALI20241112BHJP

【ＦＩ】

H01L29/78 652H

H01L29/78 653A

H01L29/78 652N

H01L29/06 301G

H01L29/06 301V

H01L29/06 301F

H01L29/78 652P

H01L29/78 652Q

H01L29/78 652M

H01L29/78 652F

H01L29/78 658E

H01L29/78 658A

H01L29/78 655A

H01L29/78 652T

【請求項の数】 15

(21)【出願番号】P 2020157344

(22)【出願日】2020-09-18

(65)【公開番号】P2021170625

(43)【公開日】2021-10-28

【審査請求日】2023-08-10

(31)【優先権主張番号】P 2020071572

(32)【優先日】2020-04-13

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井昭徳

(72)【発明者】

【氏名】西村武義

【審査官】恩田和彦

(56)【参考文献】

【文献】特開２００７－１７３４１８（ＪＰ，Ａ）

【文献】特開２００７－３０００３４（ＪＰ，Ａ）

【文献】国際公開第２０１７／０９４１４４（ＷＯ，Ａ１）

【文献】特開２０１６－１９７７０５（ＪＰ，Ａ）

【文献】特開２００９－１４７２３４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ２９／７８

Ｈ０１Ｌ２９／０６

Ｈ０１Ｌ２１／３３６

Ｈ０１Ｌ２９／７３９

Ｈ０１Ｌ２９／１２

(57)【特許請求の範囲】

【請求項1】

電流が流れる活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む耐圧構造が形成された終端構造部と、を有する超接合半導体装置の製造方法であって、
第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
前記第１半導体層の表面から第１トレンチを形成する第２工程と、
前記第１半導体層の表面および前記第１トレンチ内に、前記第１半導体層より低不純物濃度の第１導電型の第２半導体層を形成する第３工程と、
前記第２半導体層に、第２導電型となる不純物を注入することで、前記第２半導体層の内部に、第２導電型のウェル領域を形成するとともに、第１導電型の第１カラムと第２導電型の第２カラムとが前記おもて面に平行な方向において繰り返し交互に配置された並列ｐｎ構造であって、前記第２カラムの上面が、前記ウェル領域の底面と接する前記並列ｐｎ構造を形成する第４工程と、
前記第２半導体層を貫通し、前記第１カラムに達する第２トレンチを形成する第５工程と、
前記活性領域の前記並列ｐｎ構造の表面上に、第２導電型の第２半導体領域を形成する第６工程と、
前記第２トレンチの内部にゲート絶縁膜およびゲート電極を形成する第７工程と、
前記活性領域の前記第２半導体領域の表面層に選択的に第１導電型の第１半導体領域を形成する第８工程と、
を含むことを特徴とする超接合半導体装置の製造方法。

【請求項2】

前記第６工程では、前記第２半導体領域の底面は前記ウェル領域の底面より浅くなるように形成することを特徴とする請求項１に記載の超接合半導体装置の製造方法。

【請求項3】

前記第６工程では、前記ウェル領域の不純物濃度が、前記第２半導体領域の不純物濃度より低くなるように形成することを特徴とする請求項１に記載の超接合半導体装置の製造方法。

【請求項4】

前記第４工程では、前記第１トレンチ内の前記第２半導体層に前記第２導電型となる不純物を注入することを特徴とする請求項１に記載の超接合半導体装置の製造方法。

【請求項5】

前記第４工程では、前記第１半導体層の表面上の前記第２半導体層の表面層に、前記第２導電型となる不純物を注入することを特徴とする請求項１に記載の超接合半導体装置の製造方法。

【請求項6】

前記第４工程では、前記第２カラムを前記終端構造部にも形成することを特徴とする請求項１に記載の超接合半導体装置の製造方法。

【請求項7】

前記第５工程より前に、前記第６工程を行うことを特徴とする請求項１に記載の超接合半導体装置の製造方法。

【請求項8】

前記第４工程では、前記第１トレンチ内の前記第２半導体層のみに前記第２導電型となる不純物を注入することを特徴とする請求項１に記載の超接合半導体装置の製造方法。

【請求項9】

電流が流れる活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む耐圧構造が形成された終端構造部と、を有する超接合半導体装置であって、
第１導電型の半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
前記第１半導体層内部に設けられた、第１導電型の第１カラムと第２導電型の第２カラムとが前記おもて面に平行な方向において繰り返し交互に配置された並列ｐｎ構造と、
前記活性領域の前記並列ｐｎ構造の表面層に設けられた第２導電型の第２半導体領域と、
前記活性領域の前記第２半導体領域の表面層に選択的に設けられた第１導電型の第１半導体領域と、
前記第１半導体領域および前記第２半導体領域を貫通し、前記第１カラムに達する第２トレンチと、
前記第２トレンチ内部にゲート絶縁膜を介して設けられたゲート電極と、を備え、
前記第１半導体層の内部に第２導電型のウェル領域が設けられ、前記ウェル領域の下面が前記第２カラムの上面に接し、前記ウェル領域の底面が前記第２半導体領域の底面より深く、前記ウェル領域の上面の幅は前記第２カラムの幅より広く、
前記終端構造部の前記第１半導体層の表面に前記第１半導体層より不純物濃度が低い第１導電型の第２半導体層と、
前記終端構造部の前記第１半導体層の表面に前記ウェル領域より不純物濃度が低い第２導電型のリサーフ領域と、を備え、
前記リサーフ領域の底面は前記第１半導体層と前記第２半導体層との境界よりも深く設けられることを特徴とする超接合半導体装置。

【請求項10】

前記ウェル領域の不純物濃度は前記第２半導体領域の不純物濃度より低いことを特徴とする請求項９に記載の超接合半導体装置。

【請求項11】

前記並列ｐｎ構造は、前記終端構造部にも設けられることを特徴とする請求項９に記載の超接合半導体装置。

【請求項12】

前記終端構造部の前記並列ｐｎ構造の繰り返しピッチは前記活性領域の前記並列ｐｎ構造の繰り返しピッチより狭いことを特徴とする請求項９に記載の超接合半導体装置。

【請求項13】

前記ウェル領域および前記第２半導体領域は、前記第２トレンチの側壁に接することを特徴とする請求項９に記載の超接合半導体装置。

【請求項14】

前記第２半導体層は、前記終端構造部の最外に設けられる前記ウェル領域と前記リサーフ領域との間にも設けられることを特徴とする請求項９に記載の超接合半導体装置。

【請求項15】

前記ウェル領域の不純物濃度は前記第２カラムの不純物濃度より高いことを特徴とする請求項９に記載の超接合半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、超接合半導体装置および超接合半導体装置の製造方法に関する。

【背景技術】

【0002】

電気自動車やハイブリッド自動車に代表される自動車の電装化は、ますます高まっており、消費電力低減のためパワー半導体への低損失（低オン抵抗）要求が強くなっている。低耐圧クラスにおいて低オン抵抗化するためには、トレンチゲートＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が優位である。さらに、トレンチゲートＭＯＳＦＥＴのオン抵抗の低減には、超接合（ＳＪ：ＳｕｐｅｒＪｕｎｃｔｉｏｎ：スーパージャンクション）構造が有効である。超接合構造は、ｎ型カラム領域とｐ型カラム領域とが半導体基板の主面に平行な方向に交互に繰り返し配置してなる並列ｐｎ領域よりなる。この並列ｐｎ領域を形成する方法として、多段エピタキシャル方式やトレンチ埋め込み方式が公知である。

【0003】

多段エピタキシャル方式では、並列ｐｎ領域を以下の工程で形成する。まず、半導体基板の主面にエピタキシャル層を形成する。次に、エピタキシャル層にｎ型領域およびｐ型領域を形成する不純物をイオン注入する。その後も、超接合半導体装置の耐圧に応じた所定の並列ｐｎ領域の厚みが得られるよう、エピタキシャル層形成とイオン注入とを交互に繰り返す。その後熱処理を行い、ｎ型領域とｐ型領域のそれぞれを深さ方向につなげることで、並列ｐｎ領域が形成される。（例えば、下記特許文献１参照。）。

【0004】

トレンチ埋め込み方式では、並列ｐｎ領域を以下の工程で形成する。まず、半導体基板の主面にｎ型エピタキシャル層を形成する。次に、このｎ型エピタキシャル層にｐ型カラム領域を形成するためのトレンチを形成する。トレンチが形成されない領域がｎ型カラム領域となる。トレンチの深さは、超接合半導体装置の耐圧に応じた所定の並列ｐｎ領域の厚みが得られる深さとする。その後、トレンチの内部をｐ型エピタキシャル層で埋め込むことで、並列ｐｎ領域が形成される（例えば、下記特許文献１および２参照。）。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２０１６－２１５４７号公報

【文献】特開２００４－２４１７６８号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、多段エピタキシャル方式では、エピタキシャル成長毎にフォトリソグラフィ技術によるマスクの形成、イオン注入を繰り返すため寸法や合わせばらつきにより特性変動の可能性が高くなる。さらに、エピタキシャル成長毎の熱履歴で並列ｐｎ領域の相互拡散により、隣り合うｎ型カラム領域とｐ型カラム領域に濃度補償が生じてオン抵抗が高くなる可能性がある。また、工程が多く、リードタイムが長くなり、製造コストが高くなる。

【0007】

また、トレンチ埋め込み方式では、ｐ型エピタキシャル層でトレンチを埋め込む際に、ｎ型カラム領域となるｎ型エピタキシャル層表面に形成されるｐ型エピタキシャル層を、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ．Ｐｏｌｉｓｈｅｒ）工程により除去後、ｎ型エピタキシャル層を表面に形成している。ｐ型エピタキシャル層を除去する理由は、エッジ終端領域にｐ型層が存在すると耐圧を保持できないためである。このため、トレンチ埋め込み方式は、ＣＭＰ装置が必要となり、ＣＭＰ工程での研磨量のばらつきにより特性が変動する可能性がある。また、ｐ型のエピタキシャル成長は、ｎ型のエピタキシャル成長に比べて不純物濃度のばらつきが大きく、不純物濃度のコントロールが必要となる。さらに、高濃度のｐ型エピタキシャル層とｎ型ドリフト層の接合のため、不純物濃度の勾配が大きく、空乏層が広がりにくく、耐圧が低下するおそれがある。

【0008】

この発明は、上述した従来技術による問題点を解消するため、簡便にＳＪ構造を形成でき、コスト低減が可能な超接合半導体装置および超接合半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0009】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる超接合半導体装置の製造方法は、電流が流れる活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む耐圧構造が形成された終端構造部と、を有する超接合半導体装置の製造方法である。まず、第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の表面から第１トレンチを形成する第２工程を行う。次に、前記第１半導体層の表面および前記第１トレンチ内に、前記第１半導体層より低不純物濃度の第１導電型の第２半導体層を形成する第３工程を行う。次に、前記第２半導体層に、第２導電型となる不純物を注入することで、前記第２半導体層の内部に、第２導電型のウェル領域を形成するとともに、第１導電型の第１カラムと第２導電型の第２カラムとが前記おもて面に平行な方向において繰り返し交互に配置された並列ｐｎ構造であって、前記第２カラムの上面が、前記ウェル領域の底面と接する前記並列ｐｎ構造を形成する第４工程を行う。次に、前記第２半導体層を貫通し、前記第１カラムに達する第２トレンチを形成する第５工程を行う。次に、前記活性領域の前記並列ｐｎ構造の表面上に、第２導電型の第２半導体領域を形成する第６工程を行う。次に、前記第２トレンチの内部にゲート絶縁膜およびゲート電極を形成する第７工程を行う。次に、前記活性領域の前記第２半導体領域の表面層に選択的に第１導電型の第１半導体領域を形成する第８工程を行う。

【0010】

また、この発明にかかる超接合半導体装置の製造方法は、上述した発明において、前記第６工程では、前記第２半導体領域の底面は前記ウェル領域の底面より浅くなるように形成することを特徴とする。

【0011】

また、この発明にかかる超接合半導体装置の製造方法は、上述した発明において、前記第６工程では、前記ウェル領域の不純物濃度が、前記第２半導体領域の不純物濃度より低くなるように形成することを特徴とする。

【0012】

また、この発明にかかる超接合半導体装置の製造方法は、上述した発明において、前記第４工程では、前記第１トレンチ内の前記第２半導体層に前記第２導電型となる不純物を注入することを特徴とする。

【0013】

また、この発明にかかる超接合半導体装置の製造方法は、上述した発明において、前記第４工程では、前記第１半導体層の表面上の前記第２半導体層の表面層に、前記第２導電型となる不純物を注入することを特徴とする。

【0014】

また、この発明にかかる超接合半導体装置の製造方法は、上述した発明において、前記第４工程では、前記第２カラムを前記終端構造部にも形成することを特徴とする。

【0015】

また、この発明にかかる超接合半導体装置の製造方法は、上述した発明において、前記第５工程より前に、前記第６工程を行うことを特徴とする。

【0016】

また、この発明にかかる超接合半導体装置の製造方法は、上述した発明において、前記第４工程では、前記第１トレンチ内の前記第２半導体層のみに前記第２導電型となる不純物を注入することを特徴とする。

【0017】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる超接合半導体装置は、次の特徴を有する。電流が流れる活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む耐圧構造が形成された終端構造部と、を有する超接合半導体装置である。第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層内部に、第１導電型の第１カラムと第２導電型の第２カラムとが前記おもて面に平行な方向において繰り返し交互に配置された並列ｐｎ構造が設けられる。前記活性領域の前記並列ｐｎ構造の表面層に第２導電型の第２半導体領域が設けられる。前記活性領域の前記第２半導体領域の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第１半導体領域および前記第２半導体領域を貫通し、前記第１カラムに達する第２トレンチが設けられる。前記第２トレンチ内部にゲート絶縁膜を介してゲート電極が設けられる。前記第１半導体層の内部に第２導電型のウェル領域が設けられ、前記ウェル領域の下面が前記第２カラムの上面に接し、前記ウェル領域の底面が前記第２半導体領域の底面より深く、前記ウェル領域の上面の幅は前記第２カラムの幅より広い。前記終端構造部の前記第１半導体層の表面に前記第１半導体層より不純物濃度が低い第１導電型の第２半導体層と、前記終端構造部の前記第１半導体層の表面に前記ウェル領域より不純物濃度が低い第２導電型のリサーフ領域と、を備え、前記リサーフ領域の底面は前記第１半導体層と前記第２半導体層との境界よりも深く設けられる。

【0018】

また、この発明にかかる超接合半導体装置は、上述した発明において、前記ウェル領域の不純物濃度は前記第２半導体領域の不純物濃度より低いことを特徴とする。

【0019】

また、この発明にかかる超接合半導体装置は、上述した発明において、前記並列ｐｎ構造は、前記終端構造部にも設けられることを特徴とする。

【0020】

また、この発明にかかる超接合半導体装置は、上述した発明において、前記終端構造部の前記並列ｐｎ構造の繰り返しピッチは前記活性領域の前記並列ｐｎ構造の繰り返しピッチより狭いことを特徴とする。

【0022】

また、この発明にかかる超接合半導体装置は、上述した発明において、前記ウェル領域および前記第２半導体領域は、前記第２トレンチの側壁に接することを特徴とする。また、この発明にかかる超接合半導体装置は、上述した発明において、前記第２半導体層は、前記終端構造部の最外に設けられる前記ウェル領域と前記リサーフ領域との間にも設けられることを特徴とする。また、この発明にかかる超接合半導体装置は、上述した発明において、前記ウェル領域の不純物濃度は前記第２カラムの不純物濃度より高いことを特徴とする。

【0023】

上述した発明によれば、エッジ終端領域には、ｎ^-型エピタキシャル層（第１導電型の第２半導体層）が設けられ、ｎ^-型エピタキシャル層の表面にフィールド酸化膜が設けられている。ｎ^-型エピタキシャル層により、ｎ^-型エピタキシャル層とｐ^--型リサーフ領域とのｐｎ接合から延びる空乏層をｎ^-型エピタキシャル層に広げることでＳＪ－ＭＯＳＦＥＴの耐圧を向上させることができる。また、ｎ^-型エピタキシャル層は不純物濃度が低いため、イオン注入によりｐ型ベース領域の濃度を制御しやすくなり、ゲート閾値電圧Ｖｔｈのばらつきを抑えることができる。

【0024】

また、ｐ型カラム領域となる領域にｐ型カラム用トレンチを形成し、ｎ型カラム領域となるｎ型ドリフト層よりも低不純物濃度のｎ^-型エピタキシャル層を堆積し、ｎ^-型エピタキシャル層の表面からのｐ型不純物のイオン注入と拡散により、ｐ型カラム領域４およびｐ型ウェル領域を形成している。これにより、ｐ型エピタキシャル層の堆積を行わずにｐ型カラム領域を形成できるので、エッジ終端領域でｐ型エピタキシャル層の除去が不要となる。また、ｐ型カラム用トレンチが埋め込まれた表面部分はＣＭＰ装置等を用い平坦化する工程が不要である。よって、簡便にＳＪ構造を形成することができ、製造コストを低減することができる。

【発明の効果】

【0025】

本発明にかかる超接合半導体装置および超接合半導体装置の製造方法によれば、簡便でＳＪ構造を形成でき、コスト低減が可能になるという効果を奏する。

【図面の簡単な説明】

【0026】

【図1】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。

【図2A】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの他の構造を示す断面図である。

【図2B】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの他の構造を示す断面図である。

【図2C】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの他の構造を示す断面図である。

【図2D】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの他の構造を示す断面図である。

【図3】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの構造を示す平面図である。

【図4】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法による製造途中の状態を示す断面図である（その１）。

【図5】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法による製造途中の状態を示す断面図である（その２）。

【図6】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法による製造途中の状態を示す断面図である（その３）。

【図7】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法による製造途中の状態を示す断面図である（その４）。

【図8】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法による製造途中の状態を示す断面図である（その５）。

【図9A】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法による製造途中の状態を示す断面図である（その６）。

【図9B】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法による製造途中の状態を示す断面図である（その７）。

【図9C】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法による製造途中の状態を示す断面図である（その８）。

【図10A】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法による製造途中の状態を示す断面図である（その９）。

【図10B】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法による製造途中の状態を示す断面図である（その１０）。

【図10C】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法による製造途中の状態を示す断面図である（その１１）。

【図11】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法による製造途中の状態を示す断面図である（その１２）。

【図12】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法による製造途中の状態を示す断面図である（その１３）。

【図13】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法による製造途中の状態を示す断面図である（その１４）。

【図14】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法による製造途中の状態を示す断面図である（その１５）。

【図15】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法による製造途中の状態を示す断面図である（その１６）。

【図16】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法による製造途中の状態を示す断面図である（その１７）。

【図17】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法による製造途中の状態を示す断面図である（その１８）。

【図18】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法による製造途中の状態を示す断面図である（その１９）。

【図19】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法による製造途中の状態を示す断面図である（その２０）。

【図20】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法による製造途中の状態を示す断面図である（その２１）。

【図21】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法による製造途中の状態を示す断面図である（その２２）。

【図22】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法による製造途中の状態を示す断面図である（その２３）。

【図23】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法による製造途中の状態を示す断面図である（その２４）。

【図24】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法による製造途中の状態を示す断面図である（その２５）。

【図25】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法による製造途中の状態を示す断面図である（その２６）。

【図26】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第２の製造方法による製造途中の状態を示す断面図である（その１）。

【図27】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第２の製造方法による製造途中の状態を示す断面図である（その２）。

【図28】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第２の製造方法による製造途中の状態を示す断面図である（その３）。

【図29】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第２の製造方法による製造途中の状態を示す断面図である（その４）。

【図30】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第２の製造方法による製造途中の状態を示す断面図である（その５）。

【図31】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第３の製造方法による製造途中の状態を示す断面図である（その１）。

【図32】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第３の製造方法による製造途中の状態を示す断面図である（その２）。

【図33】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第３の製造方法による製造途中の状態を示す断面図である（その３）。

【図34】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第３の製造方法による製造途中の状態を示す断面図である（その４）。

【図35】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第３の製造方法による製造途中の状態を示す断面図である（その５）。

【図36】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第３の製造方法による製造途中の状態を示す断面図である（その６）。

【図37】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第３の製造方法による製造途中の状態を示す断面図である（その７）。

【図38】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第３の製造方法による製造途中の状態を示す断面図である（その８）。

【図39】実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第３の製造方法による製造途中の状態を示す断面図である（その９）。

【発明を実施するための形態】

【0027】

以下に添付図面を参照して、この発明にかかる超接合半導体装置および超接合半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同じとは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0028】

（実施の形態）
本発明にかかる超接合半導体装置について、ＳＪ－ＭＯＳＦＥＴを例に説明する。図１は、実施の形態にかかるＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。

【0029】

図１に示すＳＪ－ＭＯＳＦＥＴ（超接合半導体装置）５０は、シリコン（Ｓｉ）からなる半導体基体（シリコン基体：半導体チップ）のおもて面（後述するｐ型ベース領域５側の面）側にＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートを備えたＳＪ－ＭＯＳＦＥＴ５０である。このＳＪ－ＭＯＳＦＥＴ５０は、活性領域３０と、活性領域３０の周囲を囲むエッジ終端領域４０とを備える。活性領域３０は、オン状態のときに電流が流れる領域である。エッジ終端領域４０は、ドリフト領域の半導体基体おもて面側の電界を緩和し耐圧を保持する耐圧保持領域を含む。なお、活性領域３０とエッジ終端領域４０との境界は、片側のみに後述するｎ⁺型ソース領域６が設けられたトレンチ１８Ｂの中心である。図１の活性領域３０には、１つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する。単位セルは、トレンチ１８Ｂの中心から隣のトレンチ１８Ｂの中心までを示す。

【0030】

ｎ⁺型半導体基板（第１導電型の半導体基板）１は、例えばヒ素（Ａｓ）またはリン（Ｐ）がドーピングされたシリコン単結晶基板である。ｎ⁺型半導体基板１上には、ｎ型ドリフト層（第１導電型の第１半導体層）２が設けられている。ｎ型ドリフト層２は、ｎ⁺型半導体基板１よりも低い不純物濃度を有し、例えばリンがドーピングされている低濃度ｎ型層である。以下、ｎ⁺型半導体基板１およびｎ型ドリフト層２を併せて半導体基体とする。ｎ⁺型半導体基板１とｎ型ドリフト層２との間には、ｎ型バッファ層（不図示）がｎ型ドリフト層２よりも低い不純物濃度で配置されていてもよい。ｎ型バッファ層は、例えばリンがドーピングされている低濃度ｎ型層である。半導体基体のおもて面側には、ＭＯＳゲート構造（素子構造）が形成されている。また、半導体基体の裏面には、ドレイン電極となる裏面電極１１が設けられている。

【0031】

ＳＪ－ＭＯＳＦＥＴ５０の活性領域３０には、ｎ型カラム領域３とｐ型カラム領域４とが交互に繰り返し配置された並列ｐｎ領域２０が設けられている。エッジ終端領域４０にも、後述する並列ｐｎ領域２０Ｂが設けられていてよい。

【0032】

図１では、並列ｐｎ領域２０のｎ型カラム領域３とｐ型カラム領域４とが交互に繰り返し配置された方向がｘ方向である。活性領域３０のｐ型カラム領域４の上にはｐ型ウェル領域６３が設けられている。活性領域３０のｐ型ウェル領域６３の底面は、ｐ型カラム領域４の上面に接している。活性領域３０のｐ型ウェル領域６３およびｐ型カラム領域４は、ｎ型ドリフト層２の上面に設けられたｎ^-型エピタキシャル層２７の表面からｎ⁺型半導体基板１の表面に達しないように設けられている。ｐ型ウェル領域６３の上面の幅は、ｐ型カラム領域４の幅より広くしている。ここで、ｎ型ドリフト層２の上面（半導体基体の第１主面の上）に設けられたｎ^-型エピタキシャル層２７の表面を上面１００とする。

【0033】

ｐ型ウェル領域６３の上面の幅が、ｐ型カラム領域４の幅より広いことで、逆方向耐圧（ＢＶＤＳＳ：ドレイン・ソース間ブレークダウン電圧）が向上する効果が得られる。後述するように、活性領域３０およびエッジ終端領域４０におけるｎ型カラム領域３とｐ型カラム領域４の平面形状は、例えばストライプ形状である。ｐ型カラム領域４の平面形状がストライプ形状である場合、ｐ型ウェル領域６３の平面形状もストライプ形状である。

【0034】

ｎ型カラム領域３の不純物濃度は、ｎ⁺型半導体基板１の不純物濃度より低い。ｐ型カラム領域４の不純物濃度とｐ型ウェル領域６３の不純物濃度は等しくてもよい。また、ｎ型カラム領域３の不純物濃度とｐ型カラム領域４の不純物濃度は等しくてもよい。

【0035】

活性領域３０の上面１００側（半導体基体の第１主面の上方）にｐ型ベース領域（第２導電型の第２半導体領域）５が選択的に設けられている。ｐ型ベース領域５は、ｐ型ウェル領域６３と重なるように設けられている。ｐ型ウェル領域６３の底面は、図１のｙ方向（深さ方向）において、ｐ型ベース領域５の底面より深い位置に設けられている。ｐ型ベース領域５は、ｐ型ウェル領域６３より不純物濃度が高い。また、ｐ型ベース領域５は、ｐ型カラム領域４より不純物濃度が高い。

【0036】

活性領域３０のｐ型ベース領域５の表面側には、ｎ⁺型ソース領域（第１導電型の第１半導体領域）６が選択的に設けられている。活性領域３０のｐ型ベース領域５の表面側には、ｎ⁺型ソース領域６と接するｐ⁺⁺型コンタクト領域１４が選択的に設けられていてもよい。

【0037】

活性領域３０および活性領域３０とエッジ終端領域４０との境界には、トレンチ構造が形成されている。具体的には、トレンチ１８Ｂ（第２トレンチ）が上面１００からｐ型ベース領域５、後述するｐ型ベース領域５Ａ、およびｎ⁺型ソース領域６を貫通してｎ型カラム領域３に達する。

【0038】

活性領域３０に設けられるトレンチ１８Ｂの側壁にはｐ型ベース領域５およびｎ⁺型ソース領域６が接している。また、活性領域３０とエッジ終端領域４０との境界に設けられるトレンチ１８Ｂの側壁には、活性領域３０側にｐ型ベース領域５およびｎ⁺型ソース領域６が接し、エッジ終端領域４０側に後述するｐ型ベース領域５Ａが接している。なお、エッジ終端領域４０にはトレンチ１８Ｂは設けない。

【0039】

活性領域３０のトレンチ１８Ｂは選択的に設けられたｐ型ベース領域５との間に設けられ、活性領域３０とエッジ終端領域４０との境界のトレンチ１８Ｂはｐ型ベース領域５とｐ型ベース領域５Ａとの間に設けられる。トレンチ１８Ｂの平面形状は、例えば、図１の奥行き方向（ｚ方向）に延伸するストライプ形状である。

【0040】

トレンチ１８Ｂは、トレンチ１８Ｂの内壁に沿って、ゲート絶縁膜７が形成されている。トレンチ１８Ｂ内のゲート絶縁膜７の内側には、ゲート電極８が設けられている。ゲート絶縁膜７によりゲート電極８が、ｎ型カラム領域３（ｎ型ドリフト層２）およびｐ型ベース領域５と絶縁されている。ゲート電極８の一部は、トレンチ１８Ｂの上方（後述するソース電極１０が設けられている側）からソース電極１０側に突出するゲート配線（不図示）を設けてもよい。ゲート配線の下部には、ゲート絶縁膜７が設けられている。ゲート配線の上部には、層間絶縁膜９が設けられている。

【0041】

層間絶縁膜９は、上面１００の上に、トレンチ１８Ｂに埋め込まれたゲート電極８の上面を覆うように設けられている。ゲート電極８と層間絶縁膜９との間には絶縁膜（不図示）が設けられている（トレンチ１８Ｂの内壁に沿って形成されるゲート絶縁膜７とゲート電極８の上部を覆う層間絶縁膜９の境界、およびゲート電極８と層間絶縁膜９との間に設けられる絶縁膜の境界は不図示）。活性領域３０のトレンチ１８Ｂに埋め込まれたゲート電極８の上面を覆う層間絶縁膜９には隣り合うトレンチ１８Ｂとの間にコンタクトホール６４Ａが設けられ、ｎ⁺型ソース領域６およびｐ⁺⁺型コンタクト領域１４が露出している。同様に隣り合う活性領域３０のトレンチ１８Ｂと活性領域３０とエッジ終端領域４０との境界に設けられたトレンチ１８Ｂに埋め込まれたゲート電極８の上面を覆う層間絶縁膜９にもコンタクトホール６４Ａが設けられ、ｎ⁺型ソース領域６およびｐ⁺⁺型コンタクト領域１４が露出している。以後、ゲート電極８と層間絶縁膜９との間に設けられた絶縁膜（不図示）については、説明を省略する。

【0042】

ソース電極１０は、層間絶縁膜９の上面に設けられ、層間絶縁膜９および層間絶縁膜９の下面に設けられた絶縁膜（不図示）に形成されたコンタクトホール６４Ａを介して、ｎ⁺型ソース領域６およびｐ⁺⁺型コンタクト領域１４に電気的に接続している。以後、層間絶縁膜９の下面に設けられた絶縁膜（不図示）については、説明を省略する。ソース電極１０は、層間絶縁膜９によって、ゲート電極８と電気的に絶縁されている。ソース電極１０と層間絶縁膜９との間に、例えばソース電極１０からゲート電極８側への金属原子の拡散を防止するバリアメタル（不図示）が設けられていてもよい。ソース電極１０上には、選択的に例えばポリイミドからなるパッシベーション膜等の保護膜（不図示）が設けられている。ソース電極１０上に設けられたパッシベーション膜等の保護膜に設けられた開口部において、ソース電極１０が露出している領域がソースパッド領域（不図示）となる。

【0043】

また、耐圧を保持するエッジ終端領域４０には、もっとも活性領域３０に近い側に、活性領域３０のｐ型カラム領域４と同じ幅のｐ型カラム領域４Ａが設けられている。ｐ型カラム領域４とｐ型カラム領域４Ａは、図１のｙ方向（深さ方向）において、同じ深さであってよい。ｐ型カラム領域４Ａの上にｐ型ウェル領域６３Ａが設けられている。ｐ型カラム領域４Ａの上面とｐ型ウェル領域６３Ａの底面が接している。なお、ｐ型カラム領域４とｐ型カラム領域４Ａは同じ不純物濃度であってよく、ｐ型ウェル領域６３とｐ型ウェル領域６３Ａも同じ不純物濃度であってもよい。

【0044】

ｐ型ベース領域５Ａは、ｐ型ウェル領域６３Ａと重なるように設けられ、活性領域３０とエッジ終端領域４０との境界に設けられるトレンチ１８Ｂの側壁に接している。ｐ型ウェル領域６３Ａの底面は、図１のｙ方向（深さ方向）において、ｐ型ベース領域５Ａの底面より深い位置に設けられている。ｐ型ベース領域５Ａは、図１のｙ方向（深さ方向）において、活性領域３０のｐ型ベース領域５と同じ深さで形成してもよい。また、ｐ型ウェル領域６３Ａは、図１のｙ方向（深さ方向）において、活性領域３０のｐ型ウェル領域６３と同じ深さで形成してもよい。

【0045】

ｐ型ベース領域５Ａの不純物濃度は、ｐ型ベース領域５と同じ不純物濃度である。また、ｐ型ベース領域５Ａの不純物濃度は、ｐ型ウェル領域６３Ａの不純物濃度より高い。ｐ型ベース領域５Ａの表面側に、ｐ型ベース領域５Ａより不純物濃度が高いｐ⁺⁺型コンタクト領域１４Ａが選択的に設けられていてもよい。

【0046】

エッジ終端領域４０のｐ型カラム４ＡよりＳＪ－ＭＯＳＦＥＴ５０の外周側には、並列ｐｎ領域２０Ｂが設けられる。並列ｐｎ領域２０Ｂは、ｎ型カラム領域３Ｂとｐ型カラム領域４Ｂが交互に繰り返し配置されている。ｎ型カラム領域３Ｂとｐ型カラム領域４Ｂが交互に繰り返し配置される方向は、活性領域３０のｎ型カラム３とｐ型カラム領域４が交互に繰り返し配置される方向と同じである。

【0047】

エッジ終端領域４０の並列ｐｎ領域２０Ｂは、活性領域３０の並列ｐｎ領域２０より、隣り合うｎ型カラムの幅とｐ型カラムの幅との和が狭くなっている。ここで、隣り合うｎ型カラムの幅とｐ型カラムの幅との和を繰り返しピッチとする。よって、エッジ終端領域４０のｎ型カラム領域３Ｂの幅とｐ型カラム領域４Ｂの幅は、活性領域３０のｎ型カラム領域３の幅とｐ型カラム領域４の幅より狭くなっている。これにより、エッジ終端領域４０において、空乏層が広がりやすくなり、エッジ終端領域４０の耐圧を活性領域３０の耐圧より高くすることができる。

【0048】

エッジ終端領域４０には、ｐ^--型リサーフ領域１２が設けられている。ｐ^--型リサーフ領域１２は、活性領域３０とエッジ終端領域４０との境界から後述するフィールドプレート２９およびフィールド酸化膜１３の下方まで延在している。ｐ^--型リサーフ領域１２の平面形状は環状である。

【0049】

ｐ^--型リサーフ領域１２は、図１のｙ方向（深さ方向）において、ｐ型ベース領域５Ａより、深く設けられる。ｐ^--型リサーフ領域１２は、ｐ型ウェル領域６３Ａより不純物濃度が低い。そのため、ｐ^--型リサーフ領域１２内にｐ型ウェル領域６３Ａ、ｐ型ベース領域５Ａ、およびｐ⁺⁺型コンタクト領域１４Ａが設けられる。ｐ^--型リサーフ領域１２は、活性領域３０とエッジ終端領域４０との境界に設けられたトレンチ１８Ｂに接している。

【0050】

ｐ^--型リサーフ領域１２により、ｐ型ベース領域５ＡのＳＪ－ＭＯＳＦＥＴ５０の外周側の端部にかかる電界集中を緩和して、エッジ終端領域４０の耐圧を上げることができる。エッジ終端領域４０の並列ｐｎ構造２０Ｂにおいて、活性領域３０側の一部のｎ型カラム領域３Ｂおよびｐ型カラム領域４Ｂの上面は、ｐ^--型リサーフ領域１２の底面に接している。

【0051】

ＳＪ－ＭＯＳＦＥＴ５０の最も外周側にある並列ｐｎ領域２０Ｂのｐ型カラム領域４Ｂの上面は、ＳＪ－ＭＯＳＦＥＴ５０の最も外周側にあるｐ型ウェル領域６３Ｂの底面に接している。このＳＪ－ＭＯＳＦＥＴ５０の最も外周側にあるｐ型ウェル領域６３Ｂとｐ^--型リサーフ領域１２との間には、図１のｘ方向において、後述するｎ^-型エピタキシャル層２７が設けられている。

【0052】

また、エッジ終端領域４０には、ｎ型ドリフト層２（半導体基体）の表面にｎ^-型エピタキシャル層（第１導電型の第２半導体層）２７が設けられている。後述するようにｎ^-型エピタキシャル層２７は、ｎ型ドリフト層２の表面全面に形成されている。ｎ^-型エピタキシャル層２７の表面層には、ｐ型ウェル領域６３、６３Ａ、６３Ｂ、ｐ型ベース領域５、５Ａ、およびｐ^--型リサーフ領域１２のそれぞれの上側の部分と、ｎ⁺型ソース領域６およびｐ⁺⁺型コンタクト領域１４、１４Ａが設けられている。

【0053】

また、ｎ^-型エピタキシャル層２７の不純物濃度はｎ型ドリフト層２の不純物濃度より低い。このため、イオン注入で注入されたｐ型の不純物は、イオン注入後の熱処理によってｎ型ドリフト層２よりｎ^-型エピタキシャル層２７で拡散しやすくなり、ｎ型ドリフト層２では拡散しにくくなる。よって、イオン注入後の熱処理によるｐ型ベース領域５の拡散を制御しやすくなり、ゲート閾値電圧Ｖｔｈのばらつきを抑えることができる。

【0054】

図１のｘ方向において、ＳＪ－ＭＯＳＦＥＴ５０の外周側からｎ^-型エピタキシャル層２７、ｐ型ウェル領域６３Ｂ、およびｐ^--型リサーフ領域１２の表面にわたってフィールド酸化膜１３が設けられている。フィールド酸化膜１３は、上面１００より図１のｙ方向において、深い位置まで設けられてよい。フィールド酸化膜１３は、フィールド酸化膜１３の活性領域３０側の端部から下面の一部に連続してｐ^--型リサーフ領域１２に覆われている。フィールド酸化膜１３の下面には、ｐ^--型リサーフ領域１２、ｐ型ウェル領域６３Ｂ、およびｎ^-型エピタキシャル層２７が設けられ、フィールド酸化膜１３の他方の端部から下面の一部に連続してｎ^-型エピタキシャル層２７が設けられている。

【0055】

ｐ^--型リサーフ領域１２、ｐ型ウェル領域６３Ａ、およびｐ型ベース領域５Ａの上面には、フィールド酸化膜１３の活性領域３０側の端部につながる絶縁膜６６Ａが設けられ、ｎ^-型エピタキシャル層２７の上面にはフィールド酸化膜１３の他方の端部につながる絶縁膜６６Ｂが設けられている。絶縁膜６６Ａ、６６Ｂは、ゲート絶縁膜７と同じ工程で形成してもよい。

【0056】

フィールドプレート２９は、フィールド酸化膜１３とフィールド酸化膜１３の活性領域３０側の端部につながる絶縁膜６６Ａの上面に設けられる。フィールドプレート２９はゲート電極８と電気的に接続しており、ゲート配線の機能も有する。

【0057】

チャネルストッパ６２は、フィールド酸化膜１３とフィールド酸化膜１３の他方の端部につながる絶縁膜６６Ｂの上面に設けられる。なお、フィールドプレート２９とチャネルストッパ６２は、フィールド酸化膜１３上で分離され、間隔をあけて設けられている。層間絶縁膜９は、フィールド酸化膜１３、フィールドプレート２９およびチャネルストッパ６２を覆うように設けられている。なお、層間絶縁膜９とフィールドプレート２９およびチャネルストッパ６２との間には、絶縁膜（不図示）が設けられている。以後、層間絶縁膜９とフィールドプレート２９およびチャネルストッパ６２との間に設けられる絶縁膜（不図示）については、説明を省略する。

【0058】

活性領域３０とエッジ終端領域４０との境界に設けられたトレンチ１８Ｂに埋め込まれたゲート電極８の上面を覆うように設けられている層間絶縁膜９とフィールドプレート２９を覆う層間絶縁膜９との間には、コンタクトホール６４Ｂが設けられ、ｐ⁺⁺型コンタクト領域１４Ａが露出している。

【0059】

フィールド酸化膜１３、フィールドプレート２９およびチャネルストッパ６２を覆う層間絶縁膜９には、コンタクトホール６４Ｃが設けられ、フィールドプレート２９が露出している。

【0060】

層間絶縁膜９の上面に設けられたソース電極１０は、活性領域３０からエッジ終端領域４０の一部の上面まで延在し、層間絶縁膜９に形成されたコンタクトホール６４Ｂを介して、ｐ⁺⁺型コンタクト領域１４Ａおよびｐ型ベース領域５Ａに電気的に接続している。

【0061】

金属ゲートランナー６１は層間絶縁膜９に形成されたコンタクトホール６４Ｃを介して、フィールドプレート２９に電気的に接続している。ｐ^--型リサーフ領域１２、フィールド酸化膜１３、フィールドプレート２９、チャネルストッパ６２およびエッジ終端領域４０の層間絶縁膜９はＳＪ－ＭＯＳＦＥＴ５０の外周に環状に設けられていてもよい。なお、金属ゲートランナー６１は、ソース電極１０と電気的に絶縁されている。

【0062】

図２Ａは、実施の形態にかかるＳＪ－ＭＯＳＦＥＴ５０の他の構造を示す断面図である。図２Ａが図１と異なる点は、エッジ終端領域４０のｐ型カラム領域４ＡよりＳＪ－ＭＯＳＦＥＴ５０の外周側にある並列ｐｎ領域２０Ｂが設けられていない点である。並列ｐｎ領域２０Ｂが設けられていない場合は、ｎ^-型エピタキシャル層２７により、ｎ^-型エピタキシャル層２７とｐ^--型リサーフ領域１２とのｐｎ接合から延びる空乏層をｎ型エピタキシャル層２７のＳＪ－ＭＯＳＦＥＴ５０の外周側に広げることでＳＪ－ＭＯＳＦＥＴ５０の耐圧を向上させることができる。

【0063】

図２Ｂは、実施の形態にかかるＳＪ－ＭＯＳＦＥＴ５０のさらに他の構造を示す断面図である。図２Ｂが図２Ａと異なる点は、活性領域３０のｐ型カラム領域４の上面に接するｐ型ウェル領域６３とエッジ終端領域４０のｐ型カラム領域４Ａの上面に接するｐ型ウェル領域６３Ａが設けられていない点である。図２Ｂでは、活性領域３０のｐ型カラム領域４の上面にｐ型ベース領域５が設けられている。活性領域３０のｐ型カラム領域４の上面はｐ型ベース領域５の底面に接している。また、エッジ終端領域４０のｐ型カラム領域４Ａの上面にｐ型ベース領域５Ａが設けられている。エッジ終端領域４０のｐ型カラム領域４Ａの上面はｐ型ベース領域５Ａの底面に接している。図２Ｂと図２Ａとの断面形状の違いは、ｐ型カラム領域４を形成するための後述するｐ型不純物を注入する注入領域の位置が違うためである。図２Ｂに示したＳＪ－ＭＯＳＦＥＴ５０は、後述する図９Ｃに示すように、区間Ｄ２に注入領域９２を形成している。図２Ｂでは、ｐ型ウェル領域６３，６３Ａを設けないことで、ｎ型ドリフト層２（ｎ型カラム領域３）に形成される電流経路を局所的に狭くする領域がなくなる。電流経路は、電流を流すことで生じるオン電圧によって、ｎ型カラム領域３とｐ型カラム領域４、４Ａのｐｎ接合から空乏層が広がり、空乏層が広がることで狭くなる。電流経路が狭くなる（空乏層が広がる）とオン抵抗が増加する。よって、ｐ型ウェル領域６３，６３Ａを設けないことで、図２Ａに比べオン抵抗（動作状態の抵抗）が小さくできる。

【0064】

図２Ｃは、実施の形態にかかるＳＪ－ＭＯＳＦＥＴ５０のさらに他の構造を示す断面図である。図２Ｃが図２Ａと異なる点は、層間絶縁膜９に形成されたコンタクトホール６４Ｄ，６４Ｅ，６４Ｆが凹部６７Ａ，６７Ｂ、６７Ｃ（溝）を備え、凹部６７Ａ、６７Ｂ、６７Ｃの内部にコンタクトプラグ１９が埋め込まれている点である。

【0065】

活性領域３０のトレンチ１８Ｂに埋め込まれたゲート電極８の上面を覆う層間絶縁膜９には隣り合うトレンチ１８Ｂとの間にｙ方向において上面１００より深い凹部６７Ａが設けられる。凹部６７Ａの側壁には、ｎ⁺型ソース領域６およびｐ⁺⁺型コンタクト領域が接している（露出している）。凹部６７Ａの底部には、ｐ⁺⁺型コンタクト領域１４が接している（露出している）。この凹部６７Ａがコンタクトホール６４Ｄである。なお、ゲート電極８と層間絶縁膜９との間には絶縁膜（不図示）が設けられている。以後、ゲート電極８と層間絶縁膜９との間に設けられる絶縁膜（不図示）については、説明を省略する。

【0066】

同様に隣り合う活性領域３０のトレンチ１８Ｂと活性領域３０とエッジ終端領域４０との境界に設けられたトレンチ１８Ｂに埋め込まれたゲート電極８の上面を覆う層間絶縁膜９にもｙ方向において上面１００より深い凹部６７Ａが設けられる。凹部６７Ａの側壁には、ｎ⁺型ソース領域６およびｐ⁺⁺型コンタクト領域１４が接している（露出している）。凹部６７Ａの底部には、ｐ⁺⁺型コンタクト領域１４が接している（露出している）。この凹部６７Ａがコンタクトホール６４Ｄである。

【0067】

活性領域３０とエッジ終端領域４０との境界に設けられたトレンチ１８Ｂに埋め込まれたゲート電極８の上面を覆うように設けられている層間絶縁膜９とフィールドプレート２９を覆う層間絶縁膜９との間には、ｙ方向において上面１００より深い凹部６７Ｂが設けられる。凹部６７Ｂの側壁および底部には、ｐ⁺⁺型コンタクト領域１４Ａが接している（露出している）。この凹部６７Ｂがコンタクトホール６４Ｅである。

【0068】

フィールド酸化膜１３、フィールドプレート２９およびチャネルストッパ６２を覆う層間絶縁膜９には、凹部６７Ｃが設けられる。凹部６７Ｃは、フィールドプレート２９を貫通してフィールド酸化膜１３の表面が露出している。凹部６７Ｃの側壁には、フィールドプレート２９が接している（露出している）。また、凹部６７Ｃが、フィールド酸化膜１３の表面にも凹部（溝）を設け、凹部６７Ｃの側壁にフィールド酸化膜１３とフィールド酸化膜１３が接してもよい（露出してもよい）。凹部６７Ｃの底部には、フィールド酸化膜が接している（露出している）。この凹部６７Ｃがコンタクトホール６４Ｆである。なお、層間絶縁膜９とフィールドプレート２９およびチャネルストッパ６２との間には、絶縁膜（不図示）が設けられている。以後、層間絶縁膜９とフィールドプレート２９およびチャネルストッパ６２との間に設けられる絶縁膜（不図示）については、説明を省略する。

【0069】

コンタクトプラグ１９は、例えば、埋め込み性の高いタングステン（Ｗ）を材料とする金属膜である。また、コンタクトホール６４Ｄ，６４Ｅ，６４Ｆにバリアメタルを介してコンタクトプラグ１９が設けられていてもよい。ソース電極１０は、活性領域３０のコンタクトホール６４Ｄ中のコンタクトプラグ１９を介してｎ⁺型ソース領域６とｐ⁺⁺型コンタクト領域１４と電気的に接続している。また、ソース電極１０はエッジ終端領域４０の一部まで延在し、エッジ終端領域４０のコンタクトホール６４Ｅ中のコンタクトプラグ１９を介してｐ⁺⁺型コンタクト領域１４Ａと電気的に接続している。

【0070】

金属ゲートランナー６１は、コンタクトホール６４Ｆ中のコンタクトプラグ１９を介してフィールドプレート２９と電気的に接続している。なお、ソース電極１０と金属ゲートランナー６１は、電気的に絶縁している。

【0071】

図２Ｃでは、図２Ａと同様に、エッジ終端領域４０のｐ型カラム領域４ＡよりＳＪ－ＭＯＳＦＥＴ５０の外周側にある並列ｐｎ領域２０Ｂが設けられていない場合を示している。図２Ｃは、図１のようにエッジ終端領域４０のｐ型カラム領域４ＡよりＳＪ－ＭＯＳＦＥＴ５０の外周側にある並列ｐｎ領域２０Ｂが設けられてもよい。

【0072】

図２Ｄは、実施の形態にかかるＳＪ－ＭＯＳＦＥＴ５０の他の構造を示す断面図である。図２Ｄが図１と異なる点は、ｐ型カラム領域４、４Ａの上面に接するｐ型ウェル領域６３、６３Ａがトレンチ１８Ｂの側壁に接する点である。図２Ｄでは、活性領域３０のｐ型ウェル領域６３が、図２Ｄのｘ方向に延在して、トレンチ１８Ｂの側壁に接し、エッジ終端領域４０のｐ型ウェル領域６３Ａが、図２Ｄのｘ方向に延在して、エッジ終端領域４０との境界に設けられたトレンチ１８Ｂに接している。

【0073】

これにより、トレンチ１８Ｂの側壁にｐ型ウェル領域６３、６３Ａとｐ型ベース領域５、５Ａが接するようになる。このため、ｐ型カラム領域４、４Ａの欠損やショートチャネルなどのチャネル欠損による不具合を防ぎやすくなる。さらに、ｐ型ウェル領域６３、６３Ａとｐ型ベース領域５、５Ａとによる２段階の濃度勾配でチャネル接合近傍での電界を緩和し、十分なチャネル長を確保しやすくなる。

【0074】

図３は、実施の形態にかかるＳＪ－ＭＯＳＦＥＴの構造を示す平面図で、図１のＡ－Ａ’断面の平面図である。図３に示すように、エッジ終端領域４０の並列ｐｎ領域２０Ｂの繰り返しピッチＰ２は、活性領域３０の並列ｐｎ領域２０の繰り返しピッチＰ１より狭くなっている。

【0075】

並列ｐｎ領域２０の繰り返しピッチＰ１は、図３のｘ方向において、隣り合うｎ型カラム領域３の幅とｐ型カラム領域４の幅の和を示す。また、並列ｐｎ領域２０Ｂの繰り返しピッチＰ２は、図３のｘ方向において、隣り合うｎ型カラム領域３Ｂの幅とｐ型カラム領域４Ｂの幅の和を示す。ＳＪ－ＭＯＳＦＥＴ５０（超接合半導体装置）でアバランシェ耐量を確保するためには、エッジ終端領域４０の耐圧を活性領域３０の耐圧より高くすることが必要である。このため、エッジ終端領域４０のｎ型カラム領域３Ｂの幅およびｐ型カラム領域４Ｂの幅は、活性領域３０のｎ型カラム領域３の幅およびｐ型カラム領域４の幅より狭くするとよい。これにより、エッジ終端領域４０において、空乏層が広がりやすくなり、エッジ終端領域４０の耐圧を活性領域３０の耐圧より高くすることができる。

【0076】

図３に示すように、活性領域３０のｎ型カラム領域３およびｐ型カラム領域４の平面形状は、例えば、長手方向がｚ方向と平行なストライプ構造であってもよい。また、エッジ終端領域４０におけるｎ型カラム領域３Ｂおよびｐ型カラム領域４Ｂも、長手方向がｚ方向と平行なストライプ構造であってよい。また、エッジ終端領域４０のｐ型カラム領域４Ｂも、長手方向がｚ方向と平行なストライブ構造であってよい。さらに、図示されていないが、トレンチ１８Ｂの平面形状も、長手方向がｚ方向に平行なストライプ状であってもよい。

【0077】

（実施の形態にかかる超接合半導体装置の製造方法）
次に、実施の形態にかかる超接合半導体装置の製造方法について説明する。図４～図２１は、実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法による製造途中の状態を示す断面図である。まず、シリコンからなりｎ⁺型ドレイン層となるｎ⁺型半導体基板１を用意する。

【0078】

次に、ｎ⁺型半導体基板１のおもて面上に、ｎ⁺型半導体基板１より低い不純物濃度のｎ型ドリフト層２をエピタキシャル成長させる。このとき、ｎ型ドリフト層２の不純物濃度が１．０×１０¹⁶／ｃｍ³以上３．０×１０¹⁷／ｃｍ³以下となるようにｎ型不純物をドーピングさせてエピタキシャル成長させてもよい。例えば、耐圧４０Ｖの超接合半導体装置を形成する場合には、ｎ型ドリフト層２の不純物濃度を、１．０×１０¹⁷／ｃｍ³以下としてもよい。また、例えば、耐圧１００Ｖの超接合半導体装置を形成する場合には、ｎ型ドリフト層２の不純物濃度を、５．０×１０¹⁶／ｃｍ³としてもよい。ｎ型ドリフト層２の不純物濃度は深さ方向で一定である。ここで、深さ方向はｎ型ドリフト層２の表面からｎ⁺型半導体基板１に向かう方向である。ここまでの状態が図４に記載される。

【0079】

次に、ｎ型ドリフト層２の表面上に、酸化膜２３を形成する。次に、酸化膜２３の表面上に、フォトリソグラフィ技術によってｐ型カラム領域４を形成する位置に開口部を有するレジストマスク２４を形成する。ここまでの状態が図５に記載される。

【0080】

次に、レジストマスク２４をマスクとして、ドライエッチングによって酸化膜２３にｎ型ドリフト層２が露出する開口部を形成する。次にレジストマスク２４を除去し、開口部を有する酸化膜２３をマスクとして、例えば、異方性のドライエッチングを行い、ｎ型ドリフト層２にｐ型カラム用トレンチ（第１トレンチ）２５Ａを形成する。ここまでの状態が図６に記載される。

【0081】

次に、酸化膜２３のついた状態で、等方性エッチングおよび犠牲酸化を行う。この工程により、ｐ型カラム用トレンチ２５Ａのダメージを除去し、ｐ型カラム用トレンチ２５Ａの底部を丸める。等方性エッチングと犠牲酸化を行う順番は、どちらが先でもよい。また、等方性エッチングと犠牲酸化はどちらか一方を行うだけでもよい。

【0082】

その後、酸化膜２３を除去する。酸化膜２３は犠牲酸化膜（不図示）と同時に除去してもよい。酸化膜２３の除去後に形成されるｐ型カラム用トレンチ２５Ｂの幅をＷ１とする。ここまでの状態が図７に記載される。

【0083】

次に、ｎ型ドリフト層２の表面を覆い、ｐ型カラム用トレンチ２５Ｂの内部を埋め込むようにｎ型ドリフト層２より不純物濃度が低いｎ^-型エピタキシャル層２７をエピタキシャル成長させる。このとき、ｎ^-型エピタキシャル層２７の不純物濃度が１．０×１０¹⁵／ｃｍ³以上５．０×１０¹⁶／ｃｍ³以下となるようにｎ型不純物をドーピングさせてエピタキシャル成長させてもよい。例えば、耐圧４０Ｖの超接合半導体装置を形成する場合には、ｎ^-型エピタキシャル層２７の不純物濃度を、２．０×１０¹⁶／ｃｍ³としてもよい。また、耐圧１００Ｖの超接合半導体装置を形成する場合には、ｎ^-型エピタキシャル層２７の不純物濃度を、１．０×１０¹⁶／ｃｍ³としてもよい。

【0084】

ｎ型ドリフト層２の不純物濃度とｎ^-型エピタキシャル層２７の不純物濃度との関係は、ｎ型ドリフト層２の不純物濃度をａ［／ｃｍ³］でｎ^-型エピタキシャル層２７の不純物濃度をｂ［／ｃｍ³］とした場合、ａ＞ｂである。ｎ型ドリフト層２の不純物濃度ａ［／ｃｍ³］とｎ^-型エピタキシャル層２７の不純物濃度ｂ［／ｃｍ³］は、２≦ａ／ｂ≦１０の関係式が成り立つ。

【0085】

ｎ^-型エピタキシャル層２７の平坦な部分の厚さを厚さＴ１とする。ｎ^-型エピタキシャル層２７の平坦な部分は、ｎ型ドリフト層２のｐ型カラム用トレンチ２５Ｂが形成されていない面上にｎ^-型エピタキシャル層２７が形成されている部分である。このｎ^-型エピタキシャル層２７の平坦な部分の表面を上面１００とする。

【0086】

ｎ^-型エピタキシャル層２７を形成する際に、厚さＴ１はｐ型カラム用トレンチ２５Ｂの幅Ｗ１の１／２より厚い値とする（Ｔ１＞Ｗ１／２）。厚さＴ１をｐ型カラム用トレンチ２５Ｂの幅Ｗ１の１／２より厚くすることで、ｎ^-型エピタキシャル層２７の上面１００（表面）は、ＣＭＰ装置等を用いて平坦化する工程を行わなくてもよい。ここまでの状態が図８に記載される。

【0087】

図９Ａ～図９Ｃは、イオン注入用マスク２１を用いてイオン注入２２を行い、注入領域を異なる条件で形成した状態の断面図である。まず、ｎ^-型エピタキシャル層２７の表面（上面１００）上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスク２１を例えばフォトレジストで形成する。イオン注入用マスク２１の開口部は、ｐ型カラム用トレンチ２５Ｂの上部に形成される。イオン注入用マスク２１をマスクとして、ｐ型不純物のイオン注入２２を行う。ｐ型不純物は、例えば、ホウ素（Ｂ）またはアルミニウム（Ａｌ）等である。イオン注入２２は、１回行ってもよく、異なる注入深さで複数回行ってもよい。イオン注入２２を異なる深さで複数回行う場合は、イオン注入２２の順番は種々変更可能である。ここで、深さはｎ^-型エピタキシャル層２７の上面１００（表面）からｎ⁺型半導体基板１のおもて面に向う方向を示す。注入深さは、ｎ^-型エピタキシャル層２７の上面１００（表面）からの不純物を注入する深さ（不純物濃度分布のピーク位置）である。

【0088】

また、イオン注入２２を行って形成される後述する注入領域９０、９１－１，９１－２，９２は、上面１００からの不純物が注入される領域（不純物濃度分布のピーク位置）を示す。よって、注入深さは、ｎ^-型エピタキシャル層２７の上面１００（表面）からｎ^-型エピタキシャル層２７内に形成される注入領域９０、９１－１，９１－２，９２までの深さを示す。

【0089】

さらに、ｎ^-型エピタキシャル層２７の表面（上面１００）とｎ型ドリフト層２の表面との間（ｎ^-型エピタキシャル層２７の平坦な部分の厚さＴ１）の区間Ｄ１とし、ｎ型ドリフト層２の表面（半導体基体の表面）からｐ型カラム用トレンチ２５Ｂの底部までの間を区間Ｄ２とする。

【0090】

図９Ａは、イオン注入２２を１回行って注入領域９０を形成している。注入領域９０は区間Ｄ１に形成される。例えば、区間Ｄ１が０．８μｍで区間Ｄ２が１．０μｍである場合、注入領域９０の注入深さは０．４μｍである。区間Ｄ１は０．５μｍ以上１．０μｍ以下であればよい。注入領域９０の注入深さは０．２μｍ以上１．０μｍ以下であればよい。区間Ｄ２は０．５μｍ以上２．０μｍ以下であればよい。なお、注入領域９０は、区間Ｄ１と区間Ｄ２の境界に形成されてもよい。

【0091】

図９Ｂは、イオン注入２２を２回行って注入領域９１－１，９１－２を形成している。注入領域９１－１は区間Ｄ１に形成され、注入領域９１－２は区間Ｄ２に形成される。例えば、区間Ｄ１が０．８μｍで区間Ｄ２が１．０μｍである場合は、注入領域９１－１の注入深さを０．４μｍ、注入領域９１－２の注入深さを１．６μｍとする。区間Ｄ１は０．５μｍ以上１．５μｍ以下であればよい。注入領域９１－１および注入領域９１－２の注入深さは０．２μｍ以上２．０μｍ以下であればよい。区間Ｄ２は１．０μｍ以上４．０μｍ以下であればよい。なお、注入領域９１－１あるいは注入領域９１－２のどちらかが区間Ｄ１と区間Ｄ２の境界に形成されてもよい。注入領域９１－１および注入領域９１－２を形成する順番はどちらが先でもよい。

【0092】

図９Ｃは、イオン注入２２を１回行って注入領域９２を形成している。注入領域９２は、区間Ｄ２に形成される。例えば、区間Ｄ１が０．８μｍで区間Ｄ２が１．０μｍである場合は、注入領域９２の注入深さを１．２μｍとする。区間Ｄ１は０．５μｍ以上１．５μｍ以下であればよい。注入領域９２の注入深さは０．４μｍ以上２．０μｍ以下であればよい。注入領域９２は区間Ｄ１と区間Ｄ２の境界に形成されてもよい。

【0093】

図９Ａ、図９Ｂおよび図９Ｃでは、イオン注入２２でのｐ型不純物の注入深さおよび注入回数の代表的な例を示したが、注入領域の注入深さおよび注入回数等は種々変更可能である。

【0094】

図１０Ａは、図９Ａのイオン注入２２後にイオン注入用マスク２１の除去を行って、ｐ型不純物を熱処理で拡散させた断面図である。ｎ^-型エピタキシャル層２７は、ｎ型ドリフト層２よりも不純物濃度が低いため、ｐ型不純物のイオン注入２２およびその後の熱処理によって、ｐ型不純物が注入領域９０からｎ^-型エピタキシャル層２７に広がりやすくなる。このため、ｎ型ドリフト層２には、ｐ型カラム領域４の幅Ｗ２より、ｎ^-型エピタキシャル層２７の上面１００の幅Ｗ３が広いｐ型ウェル領域６３が形成される。

【0095】

隣り合うｐ型カラム領域４の間がｎ型カラム領域３となり、ｎ型ドリフト層２に並列ｐｎ領域２０が形成される。また、エッジ終端領域４０のｐ型カラム領域４Ａおよびｐ型ウェル領域６３Ａも同じ工程で同様に形成される。

【0096】

図１０Ａのｐ型不純物濃度は、図９Ａに示す注入領域９０で最も不純物濃度が高く、深さ方向において、注入領域９０から離れるにしたがって不純物濃度が低くなっている。ここで、深さ方向はｎ^-型エピタキシャル層２７の表面からｎ⁺型半導体基板１に向かう方向である。

【0097】

図１０Ｂは、図９Ｂのイオン注入２２後にイオン注入用マスク２１の除去を行って、ｐ型不純物を熱処理で拡散させた断面図である。ｎ^-型エピタキシャル層２７は、ｎ型ドリフト層２よりも不純物濃度が低いため、ｐ型不純物のイオン注入２２およびその後の熱処理によって、ｐ型不純物が注入領域９１－１および注入領域９１－２からｎ^-型エピタキシャル層２７に広がりやすくなる。このため、ｎ型ドリフト層２には、ｐ型カラム領域４の幅Ｗ２より、ｎ^-型エピタキシャル層２７の上面１００の幅Ｗ３が広いｐ型ウェル領域６３が形成される。

【0098】

【0099】

図１０Ｂのｐ型不純物濃度は、図９Ｂに示す注入領域９１－１および注入領域９１－２で不純物濃度が最も高く、深さ方向において、注入領域９１－１および注入領域９１－２から離れるにしたがって不純物濃度が低くなっている。なお、注入領域９１－１および注入領域９１－２のｐ型不純物の拡散が重なる部分ではｐ型不純物が多くなり、深さ方向において、注入領域９１－１および注入領域９１－２から離れていても不純物濃度が高くなる。ここで、深さ方向はｎ^-型エピタキシャル層２７の表面からｎ⁺型半導体基板１に向かう方向である。

【0100】

図１０Ｃは、図９Ｃのイオン注入２２後にイオン注入用マスク２１の除去を行って、ｐ型不純物を熱処理で拡散させた断面図である。ｎ^-型エピタキシャル層２７は、ｎ型ドリフト層２よりも不純物濃度が低いため、ｐ型不純物のイオン注入２２およびその後の熱処理によって、ｐ型不純物は注入領域９２からｎ^-型エピタキシャル層２７に広がりやすくなる。

【0101】

図９Ｃに示す注入領域９２は、ｎ^-型エピタキシャル層２７の上面１００側と離れた区間Ｄ２に形成されている。このため、注入領域９２のｐ型不純物は、ｎ^-型エピタキシャル層２７の上面１００側で深さ方向に垂直な方向（幅Ｗ２，Ｗ３に平行な方向）に拡散しにくくなる。よって、ｐ型カラム領域４の幅Ｗ２とｐ型ウェル領域６３のｎ^-型エピタキシャル層２７の上面１００の幅Ｗ３は、同じ幅で形成されてもよい。

【0102】

隣り合うｐ型カラム領域４の間がｎ型カラム領域３となり、ｎ型ドリフト層２に並列ｐｎ領域２０が形成される。また、エッジ終端領域４０のｐ型カラム領域４Ａおよびｐ型ウェル領域６３Ａも同じ工程で同様に形成される。図１０Ｃのｐ型不純物濃度は、図９Ｃに示す注入領域９２で不純物濃度が最も高く、注入領域９２から離れるにしたがって不純物濃度が低くなっている。ここで、深さ方向はｎ^-型エピタキシャル層２７の表面からｎ⁺型半導体基板１に向かう方向である。

【0103】

図１０Ａおよび図１０Ｂはｐ型ウェル領域の断面形状が同じだが、図１０Ｃは、図１０Ａおよび図１０Ｂと断面形状が異なっている。これは、イオン注入２２により形成される注入領域の位置が異なるためである。以降の製造工程は図１０Ａの状態をもとに説明する。ここで、深さ方向はｎ^-型エピタキシャル層２７の表面（上面１００）からｎ⁺型半導体基板１に向かう方向とする。また、「浅い」および「深い」は、深さ方向における深さを示す。

【0104】

また、イオン注入用マスク２１としてフォトレジストを用いた場合を説明したが、例えば酸化膜を用いてもよい。酸化膜を用いる場合は、フォトリソグラフィ技術およびエッチング技術を用いて酸化膜に開口部を形成する。イオン注入用マスク２１に酸化膜を用いる場合は、注入した不純物を拡散するための熱処理を酸化膜がついた状態で行うことも可能である。

【0105】

次に、ｎ^-型エピタキシャル層２７の表面（上面１００）上に、フォトリソグラフィ技術によってｐ^--型リサーフ領域１２を形成するための開口部を有するイオン注入用マスク６５を形成する。イオン注入用マスク６５は、例えばフォトレジストを用いる。イオン注入用マスク６５をマスクとして、ｐ型不純物のイオン注入を行う。ｐ型不純物は、例えばホウ素（Ｂ）またはアルミニウム（Ａｌ）等である。ここまでの状態を図１１に示す。

【0106】

次に、イオン注入用マスク６５を除去後、注入したｐ型不純物を拡散するための熱処理を行って、ｎ^-型エピタキシャル層２７の表面層にｐ^--型リサーフ領域１２を形成する。ｐ^--型リサーフ領域１２は、ｐ型ウェル領域６３Ａより不純物濃度が低いため、ｐ型ウェル領域６３Ａにはｐ^--型リサーフ領域１２が形成されない。ｐ^--型リサーフ領域１２の底面は、ｎ^-型エピタキシャル層２７とｎ型ドリフト層２との境界より深く形成される。また、ｐ^--型リサーフ領域１２の底面は、ｐ型カラム領域４Ａとｐ型ウェル領域６３Ａの境界（点線）より浅く形成されてよい。ここまでの状態が図１２に記載される。

【0107】

次に、上面１００上に、酸化膜２８を形成する。酸化膜２８は、例えば、ＬＯＣＯＳ膜であってもよい。活性領域３０の酸化膜２８の厚さは、エッジ終端領域４０の外周側に形成される酸化膜２８の厚い部分より薄く形成される。酸化膜２８は、ｎ^-型エピタキシャル層２７の上面に厚さが厚い部分が形成され、酸化膜２８の厚い部分の底面は上面１００より深い位置まで形成されている。酸化膜２８の厚い部分の活性領域３０側の端部は、端部から下面の一部に連続して、ｐ^--型リサーフ領域１２に覆われるように形成される。また、酸化膜２８の厚い部分の他方の端部は、他方の端部から下面の一部に連続して、ｎ^-型エピタキシャル層２７に覆われるように形成される。ここまでの状態が図１３に記載される。

【0108】

次に、酸化膜２８の表面に、フォトリソグラフィ技術によって所定の開口部を有するレジストマスク（不図示）を形成する。次に、レジストマスクをマスクにして、ドライエッチングによって酸化膜２８に開口部を形成する。次にレジストマスクを除去し、酸化膜２８をマスクとして、異方性のドライエッチングによって、ｎ^-型エピタキシャル層２７の上面１００からｎ^-型エピタキシャル層２７を貫通しｎ型ドリフト層２に達するトレンチ１８Ａを形成する。ここまでの状態が図１４に記載される。

【0109】

次に、酸化膜２８のついた状態で、等方性エッチングおよび犠牲酸化を行う。この工程により、トレンチ１８Ａのダメージを除去し、トレンチ１８Ａの底部を丸める。等方性エッチングと犠牲酸化を行う順番は、どちらが先でもよい。また、等方性エッチングと犠牲酸化はどちらか一方を行うだけでもよい。その後、トレンチ１８Ａを形成するマスクとして用いた厚さの薄い部分の酸化膜２８を除去する。このとき、厚さの薄い部分の酸化膜２８と犠牲酸化膜を同時に除去してもよい。酸化膜２８の除去後のトレンチがトレンチ１８Ｂとなる。酸化膜２８は厚さが薄い部分と、エッジ終端領域４０に厚さが厚い部分を有するので、酸化膜２８の厚さが薄い部分を除去する全面エッチングを行って、エッジ終端領域４０の厚さが厚い部分の酸化膜を残す。犠牲酸化膜（不図示）は酸化膜２８の厚さが薄い部分と一緒に除去してもよい。また、フォトリソグラフィ技術およびエッチング技術により酸化膜２８を除去することで、エッジ終端領域４０に酸化膜２８を残してもよい。エッジ終端領域４０に残った酸化膜（酸化膜２８の厚さが厚い部分）がフィールド酸化膜１３となる。ここまでの状態を図１５に示す。

【0110】

次に、ｎ^-型エピタキシャル層２７、ｐ^--型リサーフ領域１２およびｐ型ウェル領域６３，６３Ａの表面（上面１００）と、トレンチ１８Ｂの内壁に沿ってゲート絶縁膜７を形成する。このゲート絶縁膜７は、酸素雰囲気中において１０００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜７は高温酸化（ＨｉｇｈＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。

【0111】

次に、ゲート絶縁膜７上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１８Ｂ内を埋め込むように形成する。この多結晶シリコン層をフォトリソグラフィ技術とエッチング技術によりパターニングし、トレンチ１８Ｂ内部にゲート絶縁膜７を介してゲート電極８を形成する。

【0112】

また、エッジ終端領域４０に形成された多結晶シリコン層を選択的に残し、フィールドプレート２９およびチャネルストッパ６２としてもよい。

【0113】

フィールドプレート２９は、ｐ^--型リサーフ領域１２、ｐ型ウェル領域６３Ａ、およびｐ型ベース領域５Ａ上（上面１００）に形成されたゲート絶縁膜７（絶縁膜６６Ａ）の上面とフィールド酸化膜１３の活性領域３０側の上面に連続して形成される。フィールドプレート２９は、ゲート電極８と電気的に接続しており、ゲート配線の機能も有する。

【0114】

チャネルストッパ６２は、フィールド酸化膜１３の外周側の上面とｎ^-型エピタキシャル層２７上（上面１００）に形成されたゲート絶縁膜７（絶縁膜６６Ｂ）の上面に連続して形成される。なお、フィールドプレート２９とチャネルストッパ６２は、フィールド酸化膜１３上で分離される。

【0115】

次に、ｎ^-型エピタキシャル層２７の上面１００（ｐ型ウェル領域６３，６３Ａおよびｎ^-型エピタキシャル層２７の表面）からｐ型ベース領域５，５Ａを形成するためのｐ型不純物のイオン注入２２を行う。ｐ型不純物としては、例えばホウ素（Ｂ）あるいはアルミニウム（Ａｌ）等である。この際、ｎ^-型エピタキシャル層２７の上のエッジ終端領域４０では、フィールドプレート２９、チャネルストッパ６２およびフィールド酸化膜１３がマスクとして機能する。このため、ｎ^-型エピタキシャル層２７にはｐ型不純物が注入されない。また、ゲート電極８もマスクとして機能する。ここまでの状態が図１６に記載される。次に、上面１００上に形成されたゲート絶縁膜７の除去を行う。なお、ゲート絶縁膜７の除去は、ゲート絶縁膜７の厚さが後述するｎ⁺型ソース領域６を形成するためのイオン注入を妨げない厚さ、例えば、５００Å以下であれば行わなくてもよい。

【0116】

次に、熱処理によりｐ型不純物を拡散させることで、ｎ^-型エピタキシャル層２７、ｐ型ウェル領域６３，６３Ａ、およびｐ^--型リサーフ領域１２の表面層に、ｐ型ベース領域５，５Ａを形成する。この熱処理によって、トレンチ１８Ｂを埋め込むように形成した多結晶シリコン層からなるゲート電極８の上面、フィールドプレート２９およびチャネルストッパ６２を覆うように絶縁膜６６Ｃが形成される。

【0117】

ｐ型ベース領域５とｐ型ウェル領域６３は重なり、かつｐ型ベース領域５の底面は、ｐ型ウェル領域６３の底面より浅く形成される。ｐ型ベース領域５Ａとｐ型ウェル領域６３Ａは重なり、かつｐ型ベース領域５Ａの底面は、ｐ型ウェル領域６３Ａの底面より浅く形成される。

【0118】

ｐ型ベース領域５とｐ型ベース領域５Ａの不純物濃度は等しくてもよい。ｐ型ウェル領域６３とｐ型ウェル領域６３Ａの不純物濃度は等しくてもよい。ｐ型ベース領域５の不純物濃度は、ｐ型ウェル領域６３の不純物濃度より高い。また、ｐ型ベース領域５Ａの不純物濃度は、ｐ型ウェル領域６３Ａの不純物濃度より高い。ｐ型ベース領域５，５Ａは、トレンチ１８Ｂの側壁に接するように形成される。

【0119】

エッジ終端領域４０では、酸化膜２８、フィールドプレート２９およびチャネルストッパ６２がマスクとして機能するため、これらに上部を覆われたｎ^-型エピタキシャル層２７およびｐ^--型リサーフ領域１２にはホウ素（Ｂ）が注入されない。これにより、ｐ型ベース領域５，５Ａを形成するｐ型不純物を拡散するために熱処理を行っても、ｎ^-型エピタキシャル層２７およびｐ^--型リサーフ領域１２にはｐ型ベース領域５，５Ａを形成するｐ型不純物が拡散することはない。よって、エッジ終端領域４０には、ｎ^-型エピタキシャル層２７およびｐ^--型リサーフ領域１２が残る。

【0120】

このように、第１の製造方法では、チャネルが形成されるｐ型ベース領域５をトレンチ１８Ｂ形成後に形成する。ここまでの状態が図１７に記載される。

【0121】

次に、ｐ型ベース領域５の表面上に、例えば、レジストを用い、フォトリソグラフィ技術によって所望の開口部を有するマスク（不図示）を形成する。このレジストマスクをマスクとしてｎ型不純物をイオン注入する。このイオン注入によって、ｐ型ベース領域５の表面層にｎ⁺型ソース領域６が形成される箇所にｎ型不純物を注入する。注入するｎ型不純物は、砒素（Ａｓ）、リン（Ｐ）等である。

【0122】

次に、ｎ⁺型ソース領域６を形成するために用いたイオン注入用マスクを除去する。さらに、ｐ型ベース領域５の表面上に、例えば、レジストを用い、フォトリソグラフィ技術によって所望の開口部を有するマスクを形成して、ｐ型ベース領域５の表面層に、ｎ⁺型ソース領域６と接するｐ⁺⁺型コンタクト領域１４を形成するｐ型不純物を注入してもよい。また、ｐ型ベース領域５Ａの表面層にも、ｐ⁺⁺型コンタクト領域１４Ａを形成するｐ型不純物を注入してもよい。なお、エッジ終端領域４０のｐ型ベース領域５Ａの表面層にはｎ⁺型ソース領域６を形成しない。

【0123】

次に、ｎ⁺型ソース領域６およびｐ⁺⁺型コンタクト領域１４，１４Ａを形成するため、注入した不純物を活性化させる熱処理を行う。ここで、活性化させる熱処理とイオン注入後の熱処理（イオン注入した不純物を拡散する熱処理）との違いを説明する。イオン注入を行った半導体基体、例えば、ｎ型ドリフト層２等は、イオン注入によりダメージを受けて欠陥が発生している。イオン注入された不純物は、欠陥によって全てが電荷として働かない状態となっている。活性化させる熱処理は、イオン注入によって発生した欠陥を回復させて、注入された不純物量に見合った電荷量（抵抗）にする熱処理を示す。イオン注入後の熱処理（イオン注入した不純物を拡散する熱処理）は、イオン注入によって発生した欠陥を回復させて、注入された不純物量に見合った電荷量（抵抗）にし、さらに、半導体基体、例えば、ｎ型ドリフト層２等の任意の位置まで不純物を拡散させる熱処理を示す。よって、活性化させる熱処理は、イオン注入後の熱処理（イオン注入した不純物を拡散する熱処理）より、熱履歴が小さい。熱履歴が小さいとは、例えば、熱処理温度が低いまたは熱処理時間が短い、熱処理温度が低く且つ熱処理時間が短いことを示す。ｎ⁺型ソース領域６およびｐ⁺⁺型コンタクト領域１４，１４Ａを形成するイオン注入を行う順番はどちらが先でもよい。ここまでの状態が図１８に記載される。

【0124】

次に、ｎ^-型エピタキシャル層２７の表面（上面１００）の上部全面に層間絶縁膜９を形成する。層間絶縁膜９は、絶縁膜６６Ｃを介して、例えば、ゲート絶縁膜７、ゲート電極８、ｎ⁺型ソース領域６、ｐ⁺⁺型コンタクト領域１４、ｐ型ベース領域５Ａ、ｐ⁺⁺型コンタクト領域１４Ａ、フィールド酸化膜１３、フィールドプレート２９およびチャネルストッパ６２の上部を覆うように形成される。層間絶縁膜９は、例えば、ＢＰＳＧ（ＢｏｒｏｎＰｈｏｓｐｈｏｒｕｓＳｉｌｉｃａｔｅＧｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏｒｕｓＳｉｌｉｃａｔｅＧｌａｓｓ）等で形成される。また、層間絶縁膜９は、例えばＢＰＳＧの下（ＢＰＳＧとゲート電極８の間）に、ＨＴＯ（ＨｉｇｈＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ）、ＮＳＧ（Ｎｏｎｅ－ｄｏｐｅｄＳｉｌｉｃａｔｅＧｌａｓｓ）あるいはＴＥＯＳ（テトラエトキシシラン）膜のいずれかを形成して積層膜としてもよい。層間絶縁膜９の厚さは１μｍ程度でよい。

【0125】

次に、層間絶縁膜９および絶縁膜６３Ｃをフォトリソグラフィ技術とエッチング技術によりパターニングを行う。活性領域３０には、ｎ⁺型ソース領域６とｐ⁺⁺型コンタクト領域１４の表面を露出させたコンタクトホール６４Ａが形成される（トレンチ１８Ｂの内壁に沿って形成されるゲート絶縁膜７とゲート電極８の上部を覆う層間絶縁膜９の境界は不図示）。また、エッジ終端領域４０には、ｐ⁺⁺型コンタクト領域１４Ａの表面を露出させたコンタクトホール６４Ｂが形成される。さらに、エッジ終端領域４０には、フィールドプレート２９の表面を露出させたコンタクトホール６４Ｃが形成される。その後、熱処理（リフロー）を行って層間絶縁膜９を平坦化する。ここまでの状態が図１９に記載される。

【0126】

次に、スパッタにより、アルミニウムあるいはアルミニウムを主成分とする合金（Ａｌ－Ｓｉ、Ａｌ－Ｃｕ、Ａｌ－Ｓｉ―Ｃｕ）等の金属膜をコンタクトホール６４Ａ，６４Ｂ，６４Ｃ内を埋め込み、さらに層間絶縁膜９の上面を連続して覆うように成膜する。なお、金属膜を成膜する前に、スパッタによりチタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）、またはこれらの積層膜（例えば、Ｔｉ／ＴｉＮ等）からなるバリアメタル（不図示）をコンタクトホール６４Ａ，６４Ｂ，６４Ｃの内壁に沿い、かつ層間絶縁膜９の上面に連続するように形成してもよい。その後、金属膜およびバリアメタル（不図示）をフォトリソグラフィ技術およびエッチング技術によりパターニングすることで、ソース電極１０、金属ゲートランナー６１、およびゲート電極パッド（不図示）を形成する。なお、バリアメタルは、コンタクトホール６４Ａ，６４Ｂ，６４Ｃ内にのみ形成してもよい。

【0127】

ソース電極１０は、活性領域３０において、コンタクトホール６４Ａで表面が露出されたｎ⁺型ソース領域６およびｐ⁺⁺型コンタクト領域１４と電気的に接続する。また、ソース電極１０はエッジ終端領域４０において、コンタクトホール６４Ｂで表面が露出されたｐ⁺⁺型コンタクト領域１４Ａと電気的に接続する。また、金属ゲートランナー６１は、コンタクトホール６４Ｃで表面が露出されたフィールドプレート２９およびゲート電極８と電気的に接続する。ゲート電極パッド（不図示）は、金属ゲートランナー６１およびゲート電極８と電気的に接続する。なお、コンタクトホール６４Ａ，６４Ｂ，６４Ｃ内にはバリアメタルを介してタングステンプラグ等を埋め込んでもよい。

【0128】

次に、スパッタにより、ｎ⁺型半導体基板１の裏面（半導体基体の裏面）に裏面電極１１を形成する。裏面電極１１は、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）あるいはアルミニウムを主成分とする合金（Ａｌ－Ｓｉ、Ａｌ－Ｃｕ、Ａｌ－Ｓｉ―Ｃｕ）等の金属膜等から形成されてもよい。また、これらの積層膜（例えば、Ｔｉ／Ｎｉ／Ａｕ、Ａｌ／Ｔｉ／Ｎｉ／Ａｕ等）を成膜してもよい。裏面電極１１を成膜後に熱処理を行い、ｎ⁺型半導体基板１と裏面電極１１とのオーミック接合を形成する。これにより、図２Ａに示したＳＪ－ＭＯＳＦＥＴ５０が完成する。

【0129】

このように、ｐ型カラム領域４、４Ａとなる領域にｐ型カラム用トレンチ２５Ｂを形成し、ｎ型カラム領域３となるｎ型ドリフト層２よりも不純物濃度が低いｎ^-型エピタキシャル層２７をｐ型カラム用トレンチ２５に埋め込むように形成する。

【0130】

さらに、ｎ^-型エピタキシャル層２７の表面（上面１００）からのｐ型不純物のイオン注入と注入した不純物を拡散するための熱処理を行い、ｐ型カラム領域４、４Ａおよびｐ型ウェル領域６３、６３Ａを形成している。これにより、ｐ型エピタキシャル層の堆積を行わずにｐ型カラム領域４を形成できるため、エッジ終端領域４０でｐ型エピタキシャル層を除去する工程が不要となる。また、ｐ型カラム用トレンチ２５Ｂに埋め込まれたｎ^-型エピタキシャル層２７の表面は、ＣＭＰ装置等を用いて平坦化する工程が不要となる。よって、製造工程の数を減らすことで製造コストを低減することができる。

【0131】

さらに、多段エピタキシャル方式と比較して、ｎ型カラム領域３およびｐ型カラム領域４のそれぞれ幅を微細化することができ、例えば、耐圧が１００Ｖ以下のＳＪ－ＭＯＳＦＥＴ（超接合半導体装置）５０においてオン抵抗の低減が可能になる。また、イオン注入と熱処理による拡散によりｐ型カラム領域４を形成するため、ｐ型カラム領域４とｎ型カラム領域３との境界で相互拡散が起こる。そのため、従来のトレンチ埋め込み方式でｐ型カラム領域とｎ型カラム領域を形成する場合より、ｐ型カラム領域４とｎ型カラム領域３との境界は緩やかに導電型が変わる。その結果、空乏層が広がりやすくなり、電界が緩和されて耐圧を向上させることができる。

【0132】

図２Ｃに示したＳＪ－ＭＯＳＦＥＴ５０は、以下のように製造される。まず、図２Ａに示したＳＪ－ＭＯＳＦＥＴ５０と同様に、図４～図１７までと同じ工程を行い、ｐ型ベース領域５までを形成する。図１８、１９の工程に換えて図２０、２１の工程でコンタクトプラグ１９を形成する。

【0133】

図１７に記載の工程後に、ｐ型ベース領域５の上部に絶縁膜６６Ｃを介して、フォトリソグラフィ技術によって所望の開口部を有する例えばレジストマスク（不図示）を形成する。このレジストマスクを用いてイオン注入を行い、ｎ型不純物を注入する。活性領域３０のｐ型ベース領域５の表面層にｎ⁺型ソース領域６を形成するｎ型不純物が注入される。ｎ型不純物としては、例えば、砒素（Ａｓ）あるいはリン（Ｐ）等である。その後、レジストマスクを除去する。

【0134】

次に、ｐ型ベース領域５、５Ａの上部に絶縁膜６６Ｃを介して、フォトリソグラフィ技術によって所望の開口部を有する例えばレジストマスク（不図示）を形成する。このレジストマスクを用いてイオン注入を行い、ｐ型不純物を注入する。ｐ型ベース領域５，５Ａの表面層にｐ⁺⁺型コンタクト領域１４、１４Ａを形成するｐ型不純物が注入される。ｐ⁺⁺型コンタクト領域１４、１４Ａを形成するｐ型不純物は、ｎ⁺型ソース領域６を形成するｎ型不純物より深い位置に注入される。

【0135】

エッジ終端領域４０のｐ型ベース領域５Ａの表面層にはｐ⁺⁺型コンタクト領域１４Ａを形成するｐ型不純物が注入され、ｎ⁺型ソース領域６を形成するｎ型不純物は注入しなくてもよい。

【0136】

次に、ｎ⁺型ソース領域６およびｐ⁺⁺型コンタクト領域１４に注入した不純物を活性化させるための熱処理を行う。注入した不純物を活性化する熱処理は、注入した不純物を拡散するための熱処理より、熱履歴が小さい。ｐ⁺⁺型コンタクト領域１４の底面は、ｎ⁺型ソース領域６の底面より深く形成される。また、ｎ⁺型ソース領域６およびｐ⁺⁺型コンタクト領域１４を形成するイオン注入の順序は種々変更可能である。ここまでの状態が図２０に記載される。

【0137】

次に、ｎ^-型エピタキシャル層２７の表面（上面１００）の上部全面に層間絶縁膜９を形成する。層間絶縁膜９は、絶縁膜６６Ｃを介して、例えば、ゲート絶縁膜７、ゲート電極８、ｎ⁺型ソース領域６、ｐ⁺⁺型コンタクト領域１４、ｐ型ベース領域５Ａ、ｐ⁺⁺型コンタクト領域１４Ａ、フィールド酸化膜１３、フィールドプレート２９およびチャネルストッパ６２の上部を覆うように形成される。層間絶縁膜９は、例えば、ＢＰＳＧ（ＢｏｒｏｎＰｈｏｓｐｈｏｒｕｓＳｉｌｉｃａｔｅＧｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏｒｕｓＳｉｌｉｃａｔｅＧｌａｓｓ）等で形成される。また、層間絶縁膜９は例えばＢＰＳＧの下（ＢＰＳＧとゲート電極８の間）にＨＴＯ（ＨｉｇｈＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ）、ＮＳＧ（Ｎｏｎｅ－ｄｏｐｅｄＳｉｌｉｃａｔｅＧｌａｓｓ）あるいはＴＥＯＳ（テトラエトキシシラン）膜のいずれかを形成して積層膜としてもよい。層間絶縁膜９の厚さは１μｍ程度でよい。

【0138】

次に層間絶縁膜９の表面上に、例えばフォトリソグラフィ技術により、開口部を有するレジストマスク（不図示）を形成する。次に、レジストマスクを用いて異方性のドライエッチングによって層間絶縁膜９および絶縁膜６６Ｃに開口部を形成する（トレンチ１８Ｂの内壁に沿って形成されるゲート絶縁膜７とゲート電極８の上部を覆う絶縁膜６６Ｃの境界は不図示）。次に異方性のドライエッチングによって、凹部６７Ｄ，６７Ｅ，６７Ｆを形成する。凹部６７Ｄ，６７Ｅ，６７Ｆは、ＳＪ－ＭＯＳＦＥＴ５０が完成時に図２Ｃの凹部６７Ａ，６７Ｂ，６７Ｃとなる。

【0139】

活性領域３０のトレンチ１８Ｂに埋め込まれたゲート電極８の上面を覆う層間絶縁膜９および絶縁膜６６Ｃには、隣り合うトレンチ１８Ｂとの間に上面１００より深い凹部６７Ｄが形成される。凹部６７Ｄの側壁には、ｎ⁺型ソース領域６およびｐ⁺⁺型コンタクト領域１４が接している（露出している）。凹部６７Ｄの底部には、ｐ⁺⁺型コンタクト領域１４が接している（露出している）。この凹部６７Ｄがコンタクトホール６４Ｄである。

【0140】

同様に隣り合う活性領域３０のトレンチ１８Ｂに埋め込まれたゲート電極８の上面を覆う層間絶縁膜９および絶縁膜６６Ｃと活性領域３０とエッジ終端領域４０との境界に設けられたトレンチ１８Ｂに埋め込まれたゲート電極８の上面を覆う層間絶縁膜９および絶縁膜６６Ｃとの間にも、上面１００より深い凹部６７Ｄが形成される。凹部６７Ｄの側壁には、ｎ⁺型ソース領域６およびｐ⁺⁺型コンタクト領域１４が接している（露出している）。凹部６７Ｄの底部には、ｐ⁺⁺型コンタクト領域１４が接している（露出している）。この凹部６７Ｄがコンタクトホール６４Ｄである。

【0141】

活性領域３０とエッジ終端領域４０との境界に設けられたトレンチ１８Ｂに埋め込まれたゲート電極８の上面を覆うように設けられている層間絶縁膜９および絶縁膜６６Ｃとフィールドプレート２９を覆う層間絶縁膜９との間には、上面１００より深い凹部６７Ｅが形成される。凹部６７Ｅの側壁および底部には、ｐ⁺⁺型コンタクト領域１４Ａが接している（露出している）。この凹部６７Ｅがコンタクトホール６４Ｅである。

【0142】

フィールドプレート２９とチャネルストッパ６２を覆う層間絶縁膜９および絶縁膜６６Ｃには、凹部６７Ｆが形成される。凹部６７Ｆの底部には、フィールドプレート２９を貫通してフィールド酸化膜１３の表面が露出している。凹部６７Ｆの側壁には、フィールドプレート２９とフィールド酸化膜１３が接している（露出している）。凹部６７Ｆの底部には、フィールド酸化膜１３が接している（露出している）。この凹部６７Ｆがコンタクトホール６４Ｆである。なお、凹部６７Ｆの側壁には、フィールド酸化膜１３が接していなくてもよい。

【0143】

コンタクトホール６４Ｄ、６４Ｅ、６４Ｆを形成するドライエッチング後にレジストマスクを除去し、熱処理（リフロー）を行って層間絶縁膜９を平坦化する。

【0144】

次に、スパッタにより、層間絶縁膜９の表面からコンタクトホール６４Ｄ，６４Ｅ，６４Ｆの内壁に沿って、チタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）、またはこれらの積層膜（例えば、Ｔｉ／ＴｉＮ等）からなるバリアメタル（不図示）を形成する。次に、コンタクトホール６４Ｄ，６４Ｅ，６４Ｆ内にバリアメタルを介して、例えば、タングステン膜（Ｗ）を埋め込むように形成する。

【0145】

次にタングステン膜のエッチバックを行い、コンタクトホール６４Ｄ，６４Ｅ，６４Ｆ内にコンタクトプラグ１９を形成する。コンタクトホール６４Ｄ内に形成されたコンタクトプラグ１９は、バリアメタル（不図示）を介してｎ⁺型ソース領域６およびｐ⁺⁺型コンタクト領域１４と電気的に接続する。また、コンタクトホール６４Ｅ内に形成されたコンタクトプラグ１９は、バリアメタル（不図示）を介してｐ⁺⁺型コンタクト領域１４Ａと電気的に接続する。また、コンタクトホール６４Ｆ内に形成されたコンタクトプラグ１９は、バリアメタル（不図示）を介してフィールドプレート２９と電気的に接続する。ここまでの状態が図２１に記載される。

【0146】

次に、スパッタにより、図２１に示すＳＪ－ＭＯＳＦＥＴ（超接合半導体装置）の上面にアルミニウムあるいはアルミニウムを主成分とする合金（Ａｌ－Ｓｉ、Ａｌ－Ｃｕ、Ａｌ－Ｓｉ―Ｃｕ）等の金属膜を成膜する。次に、金属膜をフォトリソグラフィ技術およびエッチング技術によりパターニングして、ソース電極１０、金属ゲートランナー６１およびゲート電極パッド（不図示）を形成する。

【0147】

ソース電極１０は、ｐ⁺⁺型コンタクト領域１４と電気的に接続しているコンタクトプラグ１９と電気的に接続する。また、金属ゲートランナー６１は、フィールドプレート２９と電気的に接続する。さらに、金属ゲートランナー６１はゲート電極８と電気的に接続し、ゲート電極パッド（不図示）は金属ゲートランナー６１およびゲート電極８と電気的に接続する。

【0148】

次に、スパッタにより、ｎ⁺型半導体基板１の裏面（半導体基体の裏面）に裏面電極１１を形成する。裏面電極１１は、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）あるいはアルミニウムを主成分とする合金（Ａｌ－Ｓｉ、Ａｌ－Ｃｕ、Ａｌ－Ｓｉ―Ｃｕ）等の金属膜等から形成されてもよい。また、これらの積層膜（例えば、Ｔｉ／Ｎｉ／Ａｕ、Ａｌ／Ｔｉ／Ｎｉ／Ａｕ等）を成膜してもよい。裏面電極１１を成膜後に熱処理を行い、ｎ⁺型半導体基板１と裏面電極１１とのオーミック接合を形成する。これにより、図２Ｃに示したＳＪ－ＭＯＳＦＥＴ５０が完成する。

【0149】

図２Ｃに示したＳＪ－ＭＯＳＦＥＴ５０は、以下のように製造することもできる。まず、図２Ａに示したＳＪ－ＭＯＳＦＥＴ５０と同様に、図４～図１７まで同じ工程を行い、ｐ型ベース領域５までを形成する。図１８、１９の工程に換えて図２２～図２５の工程でコンタクトプラグ１９を形成する。

【0150】

図１７まで実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第１の製造方法を行った後、ｐ型ベース領域５の表面上に、例えば、レジストを用い、フォトリソグラフィ技術によって所望の開口部を有するマスク（不図示）を形成する。このレジストマスクをマスクとしてｎ型不純物をイオン注入する。このイオン注入によって、ｐ型ベース領域５の表面層にｎ⁺型ソース領域６が形成される箇所にｎ型不純物を注入する。注入するｎ型不純物は、砒素（Ａｓ）、リン（Ｐ）等である。なお、エッジ終端領域４０のｐ型ベース領域５Ａの表面層にはｎ⁺型ソース領域６を形成するｎ型不純物は注入しなくてよい。次に、ｎ⁺型ソース領域６を形成するために用いたイオン注入用マスクを除去する。次に、ｎ⁺型ソース領域６を形成するため、注入した不純物を活性化させる熱処理を行う。ここまでの状態が図２２に記載される。

【0151】

次に、ｎ^-型エピタキシャル層２７の表面（上面１００）の上部全面に層間絶縁膜９を形成する。層間絶縁膜９は絶縁膜６６Ｃを介して、例えば、ゲート絶縁膜７、ゲート電極８、ｎ⁺型ソース領域６、ｐ⁺⁺型コンタクト領域１４、ｐ型ベース領域５Ａ、ｐ⁺⁺型コンタクト領域１４Ａ、フィールド酸化膜１３、フィールドプレート２９およびチャネルストッパ６２の上部を覆うように形成される。層間絶縁膜９は、例えば、ＢＰＳＧ（ＢｏｒｏｎＰｈｏｓｐｈｏｒｕｓＳｉｌｉｃａｔｅＧｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏｒｕｓＳｉｌｉｃａｔｅＧｌａｓｓ）等で形成される。また、層間絶縁膜９は、例えばＢＰＳＧの下（ＢＰＳＧとゲート電極８の間）に、ＨＴＯ（ＨｉｇｈＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ）、ＮＳＧ（Ｎｏｎｅ－ｄｏｐｅｄＳｉｌｉｃａｔｅＧｌａｓｓ）あるいはＴＥＯＳ（テトラエトキシシラン）膜のいずれかを形成して積層膜としてもよい。層間絶縁膜９の厚さは１μｍ程度でよい。ここまでの状態が図２３に記載される。

【0152】

次に、層間絶縁膜９の表面上に、例えばフォトリソグラフィ技術により、開口部を有するレジストマスク（不図示）を形成する。次に、レジストマスクを用いて異方性のドライエッチングによって層間絶縁膜９および絶縁膜６６Ｃに開口部を形成する（トレンチ１８Ｂの内壁に沿って形成されるゲート絶縁膜７とゲート電極８の上部を覆う絶縁膜６６Ｃの境界は不図示）。次に異方性のドライエッチングによって、凹部６７Ｄ，６７Ｅ，６７Ｆを形成する。凹部６７Ｄ，６７Ｅ，６７Ｆは、ＳＪ－ＭＯＳＦＥＴ５０が完成時に図２Ｃの凹部６７Ａ，６７Ｂ，６７Ｃとなる。

【0153】

活性領域３０のトレンチ１８Ｂに埋め込まれたゲート電極８の上面を覆う層間絶縁膜９および絶縁膜６６Ｃには、隣り合うトレンチ１８Ｂとの間に上面１００より深い凹部６７Ｄが形成される。凹部６７Ｄの側壁には、ｎ⁺型ソース領域６およびｐ型ベース領域５が接している（露出している）。凹部６７Ｄの底部には、ｐ型ベース領域５が接している（露出している）。この凹部６７Ｄがコンタクトホール６４Ｄである。

【0154】

同様に隣り合う活性領域３０のトレンチ１８Ｂに埋め込まれたゲート電極８の上面を覆う層間絶縁膜９および絶縁膜６６Ｃと活性領域３０とエッジ終端領域４０との境界に設けられたトレンチ１８Ｂに埋め込まれたゲート電極８の上面を覆う層間絶縁膜９および絶縁膜６６Ｃとの間にも、上面１００より深い凹部６７Ｄが形成される。凹部６７Ｄの側壁には、ｎ⁺型ソース領域６およびｐ型ベース領域５が接している（露出している）。凹部６７Ｄの底部には、ｐ型ベース領域５が接している（露出している）。この凹部６７Ｄがコンタクトホール６４Ｄである。

【0155】

活性領域３０とエッジ終端領域４０との境界に設けられたトレンチ１８Ｂに埋め込まれたゲート電極８の上面を覆うように設けられている層間絶縁膜９および絶縁膜６６Ｃとフィールドプレート２９を覆う層間絶縁膜９との間には、上面１００より深い凹部６７Ｅが形成される。凹部６７Ｅの側壁および底部には、ｐ型ベース領域５Ａが接している（露出している）。この凹部６７Ｅがコンタクトホール６４Ｅである。

【0156】

フィールドプレート２９とチャネルストッパ６２を覆う層間絶縁膜９および絶縁膜６６Ｃには、凹部６７Ｆが形成される。凹部６７Ｆの底部には、フィールドプレート２９を貫通してフィールド酸化膜１３の表面が露出している。凹部６７Ｆの側壁には、フィールドプレート２９およびフィールド酸化膜１３が接している（露出している）。凹部６７Ｆの底部には、フィールド酸化膜１３が接している（露出している）。この凹部６７Ｆがコンタクトホール６４Ｆである。なお、凹部６７Ｆの側壁には、フィールド酸化膜１３が接していなくてもよい。

【0157】

次に、層間絶縁膜９をマスクとしてイオン注入２２を行い、ｐ型不純物を注入する。凹部６７Ｄの底部と、凹部６７Ｅの側面および底部には、ｐ型ベース領域５，５Ａの表面層にｐ⁺⁺型コンタクト領域１４、１４Ａを形成するｐ型不純物が注入される。エッジ終端領域４０のｐ型ベース領域５Ａの表面層にはｐ⁺⁺型コンタクト領域１４Ａを形成するｐ型不純物が注入され、ｎ⁺型ソース領域６を形成するｎ型不純物は注入しなくてもよい。ここまでの状態が図２４に記載される。

【0158】

次に、熱処理（リフロー）を行って層間絶縁膜９を平坦化する。また、層間絶縁膜９を平坦化と同時に注入したｐ⁺⁺型コンタクト領域１４，１４Ａを形成するｐ型不純物の活性化させてもよい。

【0159】

【0160】

【0161】

次に、スパッタにより、図２５に示すＳＪ－ＭＯＳＦＥＴ（超接合半導体装置）の上面にアルミニウムあるいはアルミニウムを主成分とする合金（Ａｌ－Ｓｉ、Ａｌ－Ｃｕ、Ａｌ－Ｓｉ―Ｃｕ）等の金属膜を成膜する。次に、金属膜をフォトリソグラフィ技術およびエッチング技術によりパターニングして、ソース電極１０、金属ゲートランナー６１およびゲート電極パッド（不図示）を形成する。

【0162】

【0163】

次に、スパッタにより、ｎ⁺型半導体基板１の裏面（半導体基体の裏面）に裏面電極１１を形成する。裏面電極１１は、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）あるいはアルミニウムを主成分とする合金（Ａｌ－Ｓｉ、Ａｌ－Ｃｕ、Ａｌ－Ｓｉ―Ｃｕ）等の金属膜等から形成されてもよい。また、これらの積層膜（例えば、Ｔｉ／Ｎｉ／Ａｕ、Ａｌ／Ｔｉ／Ｎｉ／Ａｕ等）を成膜してもよい。裏面電極１１を成膜後に熱処理を行い、ｎ⁺型半導体基板１と裏面電極１１とのオーミック接合を形成する。これにより、図２Ｃに示したＳＪ－ＭＯＳＦＥＴ５０が完成する。

【0164】

次に、図４～図２１に示す第１の製造方法と異なる第２の製造方法について説明する。図２６～図３０は、実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第２の製造方法による製造途中の状態を示す断面図である。第２の製造方法は、図２Ｄに示すＳＪ－ＭＯＳＦＥＴの製造方法である。エッジ終端領域４０の製造方法は第１の製造方法と同じであるため、図２６～図３０では活性領域３０の断面図を示す。第２の製造方法は、図４～図８に示す工程まで第１の製造方法と同じ工程を行い、ｎ^-型エピタキシャル層２７を形成する。

【0165】

第２の製造方法が第１の製造方法と異なる点は、ｎ^-型エピタキシャル層２７にイオン注入２２によって形成される注入領域９３である。具体的には、区間Ｄ１において、エッジ終端領域４０の一部を除いた所定の領域の全面にイオン注入２２を行って注入領域９３を形成する点である。所定の領域は、図９Ａに示すｐ型カラム領域４Ａを形成するイオン注入用マスク２１の開口部より活性領域３０側である。

【0166】

ここで、深さはｎ^-型エピタキシャル層２７の上面１００（表面）からｎ⁺型半導体基板１のおもて面に向う方向を示す。注入深さは、ｎ^-型エピタキシャル層２７の上面１００（表面）からの不純物を注入する深さ（不純物濃度分布のピーク位置）である。

【0167】

また、イオン注入２２を行って形成される注入領域９３は、上面１００からの不純物が注入される領域（不純物濃度分布のピーク位置）を示す。注入深さは、ｎ^-型エピタキシャル層２７の上面１００（表面）からｎ^-型エピタキシャル層２７内に形成される注入領域９３までの深さを示す。

【0168】

さらに、ｎ^-型エピタキシャル層２７の表面（上面１００）とｎ型ドリフト層２の表面との間（ｎ^-型エピタキシャル層２７の平坦な部分の厚さＴ１）の区間Ｄ１とし、ｎ型ドリフト層２の表面からｐ型カラム用トレンチ２５Ｂの底部までの間（ｐ型カラム用トレンチ２５Ｂの深さ）を区間Ｄ２とする。

【0169】

図８に示すｎ^-型エピタキシャル層２７を形成する工程後に、ｎ^-型エピタキシャル層２７の表面から所定の領域にｐ型不純物のイオン注入２２を行う。ｐ型不純物としては、例えば、ホウ素（Ｂ）あるいはアルミニウム（Ａｌ）等である。第２の製造方法では、ｎ^-型エピタキシャル層２７の所定の領域にイオン注入２２を行い、図９Ａに示すイオン注入を行わないエッジ終端領域４０のｐ型カラム領域４Ａを形成するイオン注入用マスク２１の開口部より外周側の領域には、イオン注入用マスクを新たに形成しなくてもよい。イオン注入２２を行わない外周側の領域には、図６に示す酸化膜２３を残してマスクとし、ｐ型不純物が注入されないようにしてもよい。また、外周側の領域には、ｎ^-型エピタキシャル層２７の表面（上面１００）にレジスト等によりイオン注入用マスク２１を形成してイオン注入２２を行ってもよい。

【0170】

イオン注入２２で形成される注入領域９３は区間Ｄ１に形成される。区間Ｄ１が０．８μｍで区間Ｄ２が１．０μｍである場合、ｎ^-型エピタキシャル層２７の表面から注入領域９３までの深さを０．４μｍとする。区間Ｄ１（厚さＴ１）は０．５μｍ以上１．０μｍ以下であればよい。ｎ^-型エピタキシャル層２７の表面（上面１００）から注入領域９３までの注入深さは０．２μｍ以上１．０μｍ以下であればよい。また、区間Ｄ２は０．５μｍ以上２．０μｍ以下であればよい。注入領域９３は区間Ｄ１と区間Ｄ２の境界に形成されてもよい。ここまでの状態が図２６に記載される。

【0171】

次に、イオン注入２２で用いたマスク（不図示）、例えば、酸化膜２３、レジストで形成されたイオン注入用マスク２１等を除去し、その後熱処理を行ってｐ型不純物を拡散させる。これにより、ｐ型カラム領域４およびｐ型ウェル領域６３が形成される。

【0172】

ここで、ｎ^-型エピタキシャル層２７は、ｎ型ドリフト層２よりも低い不純物濃度で形成されている。ｐ型不純物のイオン注入２２およびその後の熱処理によって、ｐ型不純物は注入領域９３からｎ^-型エピタキシャル層２７に広がりやすくなる。

【0173】

隣り合うｐ型カラム領域４との間がｎ型カラム領域３となり、並列ｐｎ領域２０が形成される。ｐ型ウェル領域６３は、イオン注入２２された所定の領域の全面に形成される。

【0174】

ｐ型ウェル領域６３とｐ型カラム領域４の不純物濃度は、注入領域９３で最も不純物濃度が高く、深さ方向において、注入領域９３から離れるにしたがって不純物濃度が低くなっている。ここで、深さ方向はｎ^-型エピタキシャル層２７の表面からｎ⁺型半導体基板１に向かう方向である。

【0175】

イオン注入２２後のｐ型不純物を拡散するための熱処理後にｐ型ウェル領域６３の表面（上面１００）上に酸化膜２８を形成する。なお、酸化膜２８は、イオン注入２２後のｐ型不純物を拡散するための熱処理で形成してもよい。

【0176】

熱処理を行う際に、ｐ型カラム領域４とｐ型ウェル領域６３の境界（ｐ型カラム用トレンチ２５Ｂとｎ型ドリフト層２の表面との間の角部）の形状が不純物の拡散によって丸みを持つ形状が形成されてもよい。ここまでの状態が図２７に記載される。

【0177】

このように、第２の製造方法では、後述するトレンチ１８Ａを形成する前に、エッジ終端領域４０の一部を除いた所定の領域の全面にイオン注入２２を行って注入領域９３を形成する。イオン注入２２の後に熱処理を行い、ｐ型カラム領域４とｐ型ウェル領域６３を形成している。

【0178】

ｎ^-型エピタキシャル層２７の不純物濃度は、ｎ型ドリフト層２より低い不純物濃度で形成される。ｎ^-型エピタキシャル層２７とｎ型ドリフト層２との不純物濃度の濃度差が大きいため、イオン注入２２で注入したｐ型不純物はｎ型ドリフト層２に拡散しにくく、ｎ^-型エピタキシャル層２７で拡散しやすくなる。

【0179】

ｐ型ウェル領域６３は、イオン注入２２された所定の領域の全面に形成され、トレンチ１８Ｂの側壁に接するため、後の工程で形成されるｐ型ベース領域５と同じ機能を有する。イオン注入２２で注入したｐ型不純物はｎ型ドリフト層２に拡散しにくいため、チャネル長が熱処理によって広がることを抑えることができる。

【0180】

次に、酸化膜２８の表面に、フォトリソグラフィ技術によって所定の開口部を有するフォトレジストマスク（不図示）を形成する。次に、フォトレジストマスクを用いて、例えば異方性のドライエッチングによって酸化膜２８に開口部を形成する。次にフォトレジストマスク（不図示）を除去し、酸化膜２８をマスクとして、異方性のドライエッチングによって、ｐ型ウェル領域６３を貫通して、ｎ型ドリフト層２（ｎ型カラム領域３）に達するトレンチ１８Ａを形成する。第２の製造方法では、トレンチ１８Ａの側壁にｐ型ウェル領域６３が接している。ここまでの状態が図２８に記載される。

【0181】

次に、酸化膜２８のついた状態で、等方性エッチングおよび犠牲酸化を行う。この工程により、トレンチ１８Ａのダメージを除去し、トレンチ１８Ａの底部を丸める。等方性エッチングと犠牲酸化を行う順番は、どちらが先でもよい。また、等方性エッチングと犠牲酸化はどちらか一方を行うだけでもよい。その後、酸化膜２８を除去する。酸化膜２８と同時に犠牲酸化膜（不図示）も除去されてよい。

【0182】

次に、ｐ型ウェル領域６３の表面（ｎ^-型エピタキシャル層２７の上面１００）とトレンチ１８Ｂの内壁に沿ってゲート絶縁膜７を形成する。このゲート絶縁膜７は、酸素雰囲気中において１０００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜７は高温酸化（ＨｉｇｈＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。

【0183】

次に、ゲート絶縁膜７上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１８Ｂ内を埋め込むように形成する。この多結晶シリコン層をフォトリソグラフィ技術とエッチング技術によりパターニングし、トレンチ１８Ｂ内部にゲート絶縁膜７を介してゲート電極８を形成する。トレンチ１８Ｂの側壁には、ｐ型ウェル領域６３が接している。

【0184】

次に、ｐ型ウェル領域６３の表面（ｎ^-型エピタキシャル層２７の上面１００）から、ｐ型ベース領域５を形成するためのｐ型不純物、例えばホウ素（Ｂ）等のイオン注入２２を行う。活性領域３０では、ゲート電極８がマスクとして機能する。ここまでの状態が図２９に記載される。

【0185】

次に、イオン注入２２で注入したｐ型不純物を拡散するための熱処理を行い、ｐ型ベース領域５を形成する。ｐ型ベース領域５はｐ型ウェル領域６３の表面層に形成され、ｐ型ベース領域５の不純物濃度はｐ型ウェル領域６３の不純物濃度より高い。深さ方向において、ｐ型ベース領域５の底面は、ｐ型ウェル領域６３の底面より浅く形成される。ｐ型ベース領域５およびｐ型ウェル領域６３は、トレンチ１８Ｂの側壁に接するように形成される。

【0186】

同様に活性領域３０とエッジ終端領域４０との境界に形成されたトレンチ１８Ｂ（不図示）の側壁には、活性領域３０側にはｐ型ベース領域５およびｐ型ウェル領域６３が接し、エッジ終端領域４０にはｐ型ベース領域５Ａおよびｐ型ウェル領域６３Ａが接する。

【0187】

ｐ型ウェル領域６３を形成後にトレンチ１８Ｂの形成を行う場合、ＳＪ－ＭＯＳＦＥＴ（超接合半導体装置）５０に熱が加えられる工程、例えば、酸化膜２８、犠牲酸化膜およびゲート絶縁膜７の形成等によって、ｐ型ウェル領域６３のｐ型不純物が拡散してゲート閾値電圧のばらつきが大きくなる可能性がある。そこで、トレンチ１８Ｂの形成後（ゲート電極８の形成後）にｐ型ベース領域５を形成することにより、ゲート閾値電圧を安定させることができる。ここまでの状態が図３０に記載される。

【0188】

なお、ｐ型ベース領域５を形成するｐ型不純物のイオン注入２２を行わない場合、イオン注入の回数を減らすことができ、製造コストを低減することができる。その後、第１の製造方法と同様に、ｎ⁺型ソース領域６を形成する工程以降の工程を行うことで、図２Ｄに示すＳＪ－ＭＯＳＦＥＴ５０が完成する。第２の製造方法では、第１の製造方法とｐ型ウェル領域６３が異なり、トレンチ１８Ｂの側壁にｐ型ウェル領域６３が接している。

【0189】

次に、図２６～図３０に示す第２の製造方法と異なる第３の製造方法について説明する。図３１～図３９は、実施の形態にかかるＳＪ－ＭＯＳＦＥＴの第３の製造方法による製造途中の状態を示す断面図である。第３の製造方法は、図２Ｂに示すＳＪ－ＭＯＳＦＥＴの製造方法である。第３の製造方法は、まず、図４～図８、図９Ｃ、図１０Ｃに示す工程まで第１の製造方法と同じ工程を行い、ｐ型不純物を熱処理で拡散させる。

【0190】

第３の製造方法が第１の製造方法と異なる点は、ｐ型カラム用トレンチ２５Ｂ内にｎ^-型エピタキシャル層２７を埋め込んだ領域のみに第２導電型不純物のイオン注入を行いｐ型カラム領域４、４Ａを形成する点である。

【0191】

【0192】

次に、イオン注入用マスク６５を除去後、注入したｐ型不純物を拡散するための熱処理を行って、ｎ^-型エピタキシャル層２７の表面層にｐ^--型リサーフ領域１２を形成する。ｐ^--型リサーフ領域１２は、ｐ型ウェル領域６３Ａより不純物濃度が低いため、ｐ型ウェル領域６３Ａにはｐ^--型リサーフ領域１２が形成されない。ｐ^--型リサーフ領域１２の底面は、ｎ^-型エピタキシャル層２７とｎ型ドリフト層２との境界より深く形成される。また、ｐ^--型リサーフ領域１２の底面は、ｐ型カラム領域４Ａとｐ型ウェル領域６３Ａの境界（点線）より深く形成されても浅く形成されてもよい。ここまでの状態が図３２に記載される。

【0193】

【0194】

【0195】

【0196】

【0197】

【0198】

また、エッジ終端領域４０に形成された多結晶シリコン層を選択的に残し、フィールドプレート２９およびチャネルストッパ６２としてもよい。

【0199】

【0200】

【0201】

【0202】

次に、上面１００上に形成されたゲート絶縁膜７の除去を行う。なお、ゲート絶縁膜７の除去は、ゲート絶縁膜７の厚さが後述するｎ⁺型ソース領域６を形成するためのイオン注入を妨げない厚さ、例えば、５００Å以下であれば行わなくてもよい。

【0203】

【0204】

【0205】

【0206】

【0207】

このように、第３の製造方法では、チャネルが形成されるｐ型ベース領域５をトレンチ１８Ｂ形成後に形成する。ここまでの状態が図３７に記載される。

【0208】

【0209】

【0210】

次に、ｎ⁺型ソース領域６およびｐ⁺⁺型コンタクト領域１４，１４Ａに注入した不純物を活性化させるための熱処理を行う。注入した不純物を活性化する熱処理は、注入した不純物を拡散するための熱処理より、熱履歴が小さい。ｎ⁺型ソース領域６およびｐ⁺⁺型コンタクト領域１４，１４Ａを形成するイオン注入を行う順番はどちらが先でもよい。ここまでの状態が図３８に記載される。

【0211】

次に、ｎ^-型エピタキシャル層２７の表面（上面１００）の上部全面に層間絶縁膜９を形成する。層間絶縁膜９は、絶縁膜６６Ｃを介して、例えば、ゲート絶縁膜７、ゲート電極８、ｎ⁺型ソース領域６、ｐ⁺⁺型コンタクト領域１４、ｐ型ベース領域５Ａ、ｐ⁺⁺型コンタクト領域１４Ａ、フィールド酸化膜１３、フィールドプレート２９およびチャネルストッパ６２を覆うように形成される。層間絶縁膜９は、例えば、ＢＰＳＧ、ＰＳＧ等で形成される。また、層間絶縁膜９は、例えばＢＰＳＧの下（ＢＰＳＧとゲート電極８の間）に、ＨＴＯ、ＮＳＧあるいはＴＥＯＳ膜のいずれかを形成して積層膜としてもよい。層間絶縁膜９の厚さは１μｍ程度でよい。

【0212】

次に、層間絶縁膜９および絶縁膜６６Ｃをフォトリソグラフィ技術とエッチング技術によりパターニングを行う。活性領域３０には、ｎ⁺型ソース領域６とｐ⁺⁺型コンタクト領域１４の表面を露出させたコンタクトホール６４Ａが形成される（トレンチ１８Ｂの内壁に沿って形成されるゲート絶縁膜７とゲート電極８の上部を覆う層間絶縁膜９の境界は不図示）。また、エッジ終端領域４０には、ｐ⁺⁺型コンタクト領域１４Ａの表面を露出させたコンタクトホール６４Ｂが形成される。さらに、エッジ終端領域４０には、フィールドプレート２９の表面を露出させたコンタクトホール６４Ｃが形成される。その後、熱処理（リフロー）を行って層間絶縁膜９を平坦化する。ここまでの状態が図３９に記載される。

【0213】

【0214】

【0215】

次に、スパッタにより、ｎ⁺型半導体基板１の裏面（半導体基体の裏面）に裏面電極１１を形成する。裏面電極１１は、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）あるいはアルミニウムを主成分とする合金（Ａｌ－Ｓｉ、Ａｌ－Ｃｕ、Ａｌ－Ｓｉ―Ｃｕ）等の金属膜等から形成されてもよい。また、これらの積層膜（例えば、Ｔｉ／Ｎｉ／Ａｕ、Ａｌ／Ｔｉ／Ｎｉ／Ａｕ等）を成膜してもよい。裏面電極１１を成膜後に熱処理を行い、ｎ⁺型半導体基板１と裏面電極１１とのオーミック接合を形成する。これにより、図２Ｂに示したＳＪ－ＭＯＳＦＥＴ５０が完成する。

【0216】

このように、ｐ型カラム用トレンチ２５Ｂ内にｎ^-型エピタキシャル層２７を埋め込んだ領域のみに第２導電型不純物のイオン注入を行っているため、ｐ型ウェル領域６３，６３Ａが形成されないようになる。

【0217】

以上、説明したように、実施の形態によれば、エッジ終端領域４０には、ｎ^-型エピタキシャル層が設けられ、ｎ^-型エピタキシャル層２７の表面にフィールド酸化膜１３が設けられている。ｎ^-型エピタキシャル層２７により、ｎ^-型エピタキシャル層２７とｐ^--型リサーフ領域１２とのｐｎ接合から延びる空乏層をｎ^-型エピタキシャル層２７に広げることでＳＪ－ＭＯＳＦＥＴ５０の耐圧を向上させることができる。

【0218】

また、別の実施の形態において、エッジ終端領域４０にｎ型カラム領域３Ｂの幅とｐ型カラム領域４Ｂの幅が活性領域３０のｎ型カラム領域３の幅とｐ型カラム領域４の幅より狭くなっている並列ｐｎ構造２０Ｂを備えることで、エッジ終端領域４０において、空乏層が広がりやすくなり、エッジ終端領域４０の耐圧を活性領域３０の耐圧より高くすることができる。

【0219】

さらに、ｎ^-型エピタキシャル層２７は不純物濃度が低いため、ｐ型ウェル領域６３，６３Ａおよびｐ型ベース領域５、５Ａの拡散を制御しやすくなり、ゲート閾値電圧Ｖｔｈのばらつきを抑えることができる。

【0220】

また、従来のトレンチ埋め込み方式のようにｐ型エピタキシャル層の堆積を行わずにｐ型カラム領域４を形成できるため、ＣＭＰ装置等を用いて表面のｐ型エピタキシャル層を除去し、ｐ型エピタキシャル層除去後の表面にｎ型エピタキシャル層を形成することが不要となる。さらに、ｐ型カラム用トレンチ２５Ｂが埋め込まれた表面部分はＣＭＰ装置等を用い平坦化する工程が不要である。よって、簡便にＳＪ構造を形成することができ、製造コストを低減することができる。

【0221】

以上において本発明では、シリコン基板の第１主面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、半導体の種類（例えば、炭化珪素（ＳｉＣ）等）、基板主面の面方位等を種々変更可能である。また、本発明の実施の形態では、トレンチ型ＭＯＳＦＥＴを例に説明したが、これに限らず、プレーナ型ＭＯＳＦＥＴ等の超接合半導体装置、ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）の超接合半導体装置等、様々な構成の半導体装置に適用可能である。また、本発明では、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

【産業上の利用可能性】

【0222】

以上のように、本発明にかかる超接合半導体装置および超接合半導体装置の製造方法は、電力変換装置や種々の産業用機械等の電源装置等に使用される高耐圧半導体装置に有用である。

【符号の説明】

【0223】

１ｎ⁺型半導体基板
２ｎ型ドリフト層
３，３Ｂｎ型カラム領域
４，４Ａ，４Ｂｐ型カラム領域
５，５Ａｐ型ベース領域
６ｎ⁺型ソース領域
７ゲート絶縁膜
８ゲート電極
９層間絶縁膜
１０ソース電極
１１裏面電極
１２ｐ^--型リサーフ領域
１３フィールド酸化膜
１４，１４Ａｐ⁺⁺型コンタクト領域
１８Ａ，１８Ｂトレンチ
１９コンタクトプラグ
２０、２０Ｂ並列ｐｎ領域
２１、６５イオン注入用マスク
２２イオン注入
２３酸化膜
２４レジストマスク
２５Ａ，２５Ｂｐ型カラム用トレンチ
２７ｎ^-型エピタキシャル層
２８酸化膜
２９フィールドプレート
３０活性領域
４０エッジ終端領域
５０ＳＪ－ＭＯＳＦＥＴ
６１金属ゲートランナー
６２チャネルストッパ
６３，６３Ａ，６３Ｂｐ型ウェル領域
６４Ａ，６４Ｂ，６４Ｃ，６４Ｄ，６４Ｅ，６４Ｆコンタクトホール
６６Ａ，６６Ｂ，６６Ｃ絶縁膜
６７Ａ，６７Ｂ，６７Ｃ，６７Ｄ，６７Ｅ，６７Ｆ凹部
９０、９１－１，９１－２，９２，９３注入領域
１００上面
Ｗ１，Ｗ２，Ｗ３幅
Ｔ１厚さ
Ｄ１，Ｄ２区間

【図1】