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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-11-11
(45)【発行日】2024-11-19
(54)【発明の名称】電気光学装置、及び電子機器
(51)【国際特許分類】
G09F 9/30 20060101AFI20241112BHJP
G02F 1/1368 20060101ALI20241112BHJP
【ＦＩ】
G09F9/30 338
G02F1/1368
G09F9/30 370
G09F9/30 310
【請求項の数】
9
(21)【出願番号】P 2021028269
(22)【出願日】2021-02-25
(65)【公開番号】P2022129558
(43)【公開日】2022-09-06
【審査請求日】2023-12-22
(73)【特許権者】
【識別番号】000002369
【氏名又は名称】セイコーエプソン株式会社
(74)【代理人】
【識別番号】100179475
【弁理士】
【氏名又は名称】仲井 智至
(74)【代理人】
【識別番号】100216253
【弁理士】
【氏名又は名称】松岡 宏紀
(74)【代理人】
【識別番号】100225901
【弁理士】
【氏名又は名称】今村 真之
(72)【発明者】
【氏名】杉本 陽平
【審査官】川俣 郁子
(56)【参考文献】
【文献】特開２００１－０１３５１８（ＪＰ，Ａ）
【文献】特開２００１－０６６６３１（ＪＰ，Ａ）
【文献】特開２００４－３６３３００（ＪＰ，Ａ）
【文献】登録実用新案第３１９７９９０（ＪＰ，Ｕ）
【文献】特開２００７－１８７９６４（ＪＰ，Ａ）
【文献】米国特許出願公開第２００８／０２４６０４２（ＵＳ，Ａ１）
【文献】特開平０１－０８１２６２（ＪＰ，Ａ）
【文献】特開２００３－１５２０８６（ＪＰ，Ａ）
【文献】特開２０００－０１０１２０（ＪＰ，Ａ）
【文献】特開平０４－３６７８２８（ＪＰ，Ａ）
【文献】特開平０５－０３４７０９（ＪＰ，Ａ）
【文献】国際公開第２０１３／１８７１７３（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０２Ｆ１／１３４３－１／１３４５
１／１３５－１／１３６８
Ｇ０９Ｆ９／３０－９／４６
(57)【特許請求の範囲】
【請求項1】
第１方向に沿って延在する走査線と、前記第１方向と交差する第２方向に沿って延在するデータ線と、
平面視において、前記走査線と重なる位置に前記第１方向に沿って延在する一方のソー
スドレイン領域およびチャネル領域と、前記データ線と重なる位置に前記第２方向に沿っ
て延在する他方のソースドレイン領域と、を含む第１半導体層を有するトランジスターと
、
平面視において、前記データ線と重なる位置に前記第２方向に沿って延在する凹部を有
する基板と、
前記凹部内に前記第２方向に沿って配置され、各々が前記他方のソースドレイン領域の
一部を含んで構成された第１容量素子及び第２容量素子と、
を備えることを特徴とする電気光学装置。
【請求項2】
請求項１に記載の電気光学装置であって、
前記凹部の前記第１方向における幅は、前記データ線の前記第１方向における幅よりも
狭いことを特徴とする電気光学装置。
【請求項3】
請求項１に記載の電気光学装置であって、
前記第１容量素子の一部及び前記第２容量素子の一部は、前記凹部の側面及び底面に沿
って配置されていることを特徴とする電気光学装置。
【請求項4】
請求項３に記載の電気光学装置であって、前記基板側から前記第１容量素子と前記第２容量素子とが順に配置されており、
前記第１容量素子は、前記基板側から、第１容量電極、第１容量絶縁層、第２容量電極
を含んで構成され、
前記第２容量素子は、前記基板側から、前記第２容量電極、第２容量絶縁層、第３容量
電極を含んで構成され、
前記第２容量電極は、前記他方のソースドレイン領域の一部であることを特徴とする電
気光学装置。
【請求項5】
請求項４に記載の電気光学装置であって、前記走査線と離間して配置され、前記第１容量電極と前記第３容量電極とを電気的に接
続する中継電極を備え、
前記第１容量電極及び前記第３容量電極には共通電位が印加され、
前記第２容量電極は、画素電極と電気的に接続されていることを特徴とする電気光学装
置。
【請求項6】
請求項４又は請求項５に記載の電気光学装置であって、前記第３容量電極は、前記トランジスターのゲート電極と離間して配置されていること
を特徴とする電気光学装置。
【請求項7】
請求項４又は請求項５に記載の電気光学装置であって、前記第１容量電極は、前記第１半導体層より前記基板側に配置された第２半導体層で構
成されていることを特徴とする電気光学装置。
【請求項8】
請求項１乃至請求項７のいずれか一項に記載の電気光学装置であって、前記第１半導体層は、前記走査線及び前記データ線に沿って配置されていることを特徴
とする電気光学装置。
【請求項9】
請求項１乃至請求項８のいずれか一項に記載の電気光学装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電気光学装置、及び電子機器に関する。
【背景技術】
【0002】
特許文献１には、画素電極に画像信号を供給するためのトランジスターと、画像信号を一定期間だけ保持するための保持容量と、を備えた電気光学装置としての液晶装置が開示されている。例えば、トランジスター及び保持容量は、同じ半導体層の一部によって構成されている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２００１－６６６３３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、特許文献１の構成では、高開口率化に伴い保持容量が小さくなりやすく、表示品位に影響を与えかねないという課題がある。即ち、高開口率化と、更なる保持容量の確保が求められている。
【課題を解決するための手段】
【0005】
電気光学装置は、第１方向に沿って延在する走査線と、前記第１方向と交差する第２方
向に沿って延在するデータ線と、平面視において、前記走査線と重なる位置に前記第１方
向に沿って延在する一方のソースドレイン領域およびチャネル領域と、前記データ線と重
なる位置に前記第２方向に沿って延在する他方のソースドレイン領域と、を含む第１半導
体層を有するトランジスターと、平面視において、前記データ線と重なる位置に前記第２
方向に沿って延在する凹部を有する基板と、前記凹部内に前記第２方向に沿って配置され
、各々が前記他方のソースドレイン領域の一部を含んで構成された第１容量素子及び第２
容量素子と、を備える。
向に沿って延在するデータ線と、平面視において、前記走査線と重なる位置に前記第１方
向に沿って延在する一方のソースドレイン領域およびチャネル領域と、前記データ線と重
なる位置に前記第２方向に沿って延在する他方のソースドレイン領域と、を含む第１半導
体層を有するトランジスターと、平面視において、前記データ線と重なる位置に前記第２
方向に沿って延在する凹部を有する基板と、前記凹部内に前記第２方向に沿って配置され
、各々が前記他方のソースドレイン領域の一部を含んで構成された第１容量素子及び第２
容量素子と、を備える。
【0006】
電子機器は、上記に記載の電気光学装置を備える。
【図面の簡単な説明】
【0007】
【図1】電気光学装置としての液晶装置の構成を示す概略平面図。
【図3】液晶装置の電気的な構成を示す等価回路図。
【図4】画素の配置を示す概略平面図。
【図5】素子基板の構造を示す模式断面図。
【図6】液晶装置の製造方法のうち、素子基板の製造方法を示す工程フロー図。
【図7】素子基板の製造方法を示す模式断面図。
【図8】素子基板の製造方法を示す概略平面図。
【図9】素子基板の製造方法を示す模式断面図。
【図10】素子基板の製造方法を示す概略平面図。
【図11】素子基板の製造方法を示す模式断面図。
【図12】素子基板の製造方法を示す概略平面図。
【図13】素子基板の製造方法を示す模式断面図。
【図14】素子基板の製造方法を示す概略平面図。
【図15A】素子基板の製造方法を示す模式断面図。
【図15B】素子基板の製造方法を示す模式断面図。
【図16】素子基板の製造方法を示す概略平面図。
【図17】素子基板の製造方法を示す模式断面図。
【図18】素子基板の製造方法を示す概略平面図。
【図19A】素子基板の製造方法を示す模式断面図。
【図19B】素子基板の製造方法を示す模式断面図。
【図20】素子基板の製造方法を示す概略平面図。
【図21】素子基板の製造方法を示す模式断面図。
【図22】素子基板の製造方法を示す概略平面図。
【図23】素子基板の製造方法を示す模式断面図。
【図24】素子基板の製造方法を示す概略平面図。
【図25】素子基板の製造方法を示す模式断面図。
【図26】素子基板の製造方法を示す概略平面図。
【図27】素子基板の製造方法を示す模式断面図。
【図28】素子基板の製造方法を示す概略平面図。
【図29】素子基板の製造方法を示す模式断面図。
【図30】素子基板の製造方法を示す概略平面図。
【図31】素子基板の製造方法を示す模式断面図。
【図32】素子基板の製造方法を示す概略平面図。
【図33】素子基板の製造方法を示す概略平面図。
【図34】電子機器としての投射型表示装置の構成を示す概略図。
【図35】変形例の素子基板の構成を示す断面図。
【発明を実施するための形態】
【0008】
以下の各図においては、必要に応じて、相互に直交する座標軸としてＸＹＺ軸を付し、各矢印が指す方向を＋方向とし、＋方向と反対の方向を－方向とする。なお、＋Ｚ方向を上方、－Ｚ方向を下方ということもあり、＋Ｚ方向から見ることを平面視あるいは平面的という。さらに、以下の説明において、例えば基板に対して、「基板上に」との記載は、基板の上に接して配置される場合、基板の上に他の構造物を介して配置される場合、または基板の上に一部が接して配置され、一部が他の構造物を介して配置される場合のいずれかを表すものとする。
【0009】
本実施形態では、電気光学装置として、画素ごとにトランジスターとしての薄膜トランジスター（Thin Film Transistor）を備えたアクティブ駆動型の液晶装置を例示する。なお、以降、薄膜トランジスターをＴＦＴと略していう。この液晶装置は、例えば、後述する電子機器としての投射型表示装置において、光変調装置として好適に用いることが可能である。
【0010】
【0011】
【0012】
素子基板１０の基板１０ｓには、例えば、ガラス基板、石英基板などの基板が用いられる。対向基板２０の基板２０ｓには、例えば、ガラス基板、石英基板などの透明基板が用いられる。
【0013】
素子基板１０は、平面視における形状が対向基板２０よりも大きい。素子基板１０と対向基板２０とは、対向基板２０の外縁に沿って配置されたシール材４０を介して接合されている。素子基板１０と対向基板２０との隙間に、正または負の誘電異方性を有する液晶が封入されて、液晶層５０が設けられている。
【0014】
シール材４０の内側には、マトリクス状に配列した複数の画素Ｐを含む表示領域Ｅが設けられている。シール材４０と表示領域Ｅとの間には、表示領域Ｅを取り囲んで見切り部２４が設けられている。表示領域Ｅの周囲には、表示に寄与しない、図示しないダミー画素領域が設けられている。
【0015】
素子基板１０には、複数の外部接続端子１０４が配列した端子部が設けられている。該端子部に沿った第１辺部とシール材４０との間にデータ線駆動回路１０１が設けられている。また、第１辺部に対向する第２辺部に沿ったシール材４０と表示領域Ｅとの間に検査回路１０３が設けられている。
【0016】
第１辺部と直交し、互いに対向する第３辺部および第４辺部に沿ったシール材４０と表示領域Ｅとの間には、走査線駆動回路１０２が設けられている。また、第２辺部のシール材４０と検査回路１０３との間には、２つの走査線駆動回路１０２をつなぐ複数の配線１０７が設けられている。
【0017】
これらデータ線駆動回路１０１、走査線駆動回路１０２につながる配線は、第１辺部に沿って配列した複数の外部接続端子１０４に接続されている。なお、検査回路１０３の配置は上記に限定されない。
【0018】
ここで、本明細書では、第１辺部に沿う方向が第１方向としての±Ｘ方向である。また、第１方向と交差する第２方向は、第１辺部と直交し、互いに対向する第３辺部および第４辺部に沿う方向である±Ｙ方向となる。また、±Ｘ方向および±Ｙ方向と直交し、素子基板１０および対向基板２０の法線方向が±Ｚ方向となる。
【0019】
図２に示すように、基板１０ｓの液晶層５０側の表面には、画素Ｐごとに設けられた透光性の画素電極１５およびスイッチング素子である、トランジスターとしてのＴＦＴ３０と、信号配線と、これらを被覆する配向膜１８とが設けられている。ＴＦＴ３０および画素電極１５は、画素Ｐの構成要素である。素子基板１０は、基板１０ｓ、基板１０ｓ上に設けられた画素電極１５、ＴＦＴ３０、信号配線および配向膜１８を含む。画素電極１５は、ＴＦＴ３０に対応して設けられる。
【0020】
基板２０ｓの液晶層５０側の表面には、見切り部２４と、これを被覆して成膜された絶縁層２５と、絶縁層２５を被覆して設けられた共通電極としての対向電極２１と、対向電極２１を被覆する配向膜２２とが設けられている。本実施形態における対向基板２０は、少なくとも見切り部２４、対向電極２１、及び配向膜２２を含む。なお、本実施形態では、共通電極を対向電極２１として対向基板２０側に配置した例を示したが、これに限定されない。
【0021】
図１に示すように、見切り部２４は、表示領域Ｅを取り囲むと共に、平面的に走査線駆動回路１０２および検査回路１０３と重なる位置に設けられている。これにより、対向基板２０側からこれらの回路に入射する光が遮蔽されて、光の入射による回路の誤動作が防止される。また、不必要な迷光が表示領域Ｅに入射しないように遮蔽されて、表示領域Ｅの表示において高いコントラストが確保される。
【0022】
絶縁層２５は、例えば、光透過性を有する酸化シリコンなどの無機材料から成る。絶縁層２５は、見切り部２４を被覆すると共に、液晶層５０側の表面が平坦となるように設けられている。
【0023】
対向電極２１は、例えばＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などの透明導電膜から成り、絶縁層２５を被覆すると共に、対向基板２０の四隅に設けられた上下導通部１０６に電気的に接続されている。上下導通部１０６は、素子基板１０側の配線に電気的に接続されている。
【0024】
画素電極１５を被覆する配向膜１８、及び対向電極２１を被覆する配向膜２２は、液晶装置１００の光学設計に基づいて選定される。配向膜１８，２２の形成材料としては、酸化シリコンなどの無機配向膜、ポリイミドなどの有機配向膜が挙げられる。
【0025】
このような液晶装置１００は、例えば透過型であって、電圧が印加されない時の画素Ｐの透過率が、電圧印加時の透過率よりも大きいノーマリーホワイトモードや、電圧が印加されない時の画素Ｐの透過率が、電圧印加時の透過率よりも小さいノーマリーブラックモードの光学設計が採用される。素子基板１０と対向基板２０とを含む液晶パネルにおいて、光の入射側と出射側とにそれぞれ偏光素子が光学設計に応じて配置されている。
【0026】
本実施形態では、以降、配向膜１８，２２として前述した無機配向膜と、負の誘電異方性を有する液晶とを用い、ノーマリーブラックモードの光学設計が適用された例について説明する。
【0027】
次に、図３を参照しながら、液晶装置１００の電気的な構成について説明する。
【0028】
図３に示すように、液晶装置１００は、少なくとも表示領域Ｅにおいて互いに絶縁されて直交する信号配線として、走査線３、データ線６、データ線６に沿って平行に配置された容量線８を、それぞれ複数有している。走査線３は、第１方向としての±Ｘ方向に延在している。データ線６は、第１方向と交差する第２方向としての±Ｙ方向に延在している。なお、図３では、容量線８が延在する方向を±Ｙ方向としたが、これに限定されない。
【0029】
走査線３、データ線６、及び容量線８と、これらの信号配線類とにより区分された領域に、画素電極１５、ＴＦＴ３０、及び容量素子１６が設けられ、これらが画素Ｐの画素回路を構成している。画素電極１５、ＴＦＴ３０、及び容量素子１６は、画素Ｐごとに配置されている。
【0030】
走査線３は、ＴＦＴ３０のゲートに電気的に接続される。データ線６は、ＴＦＴ３０における一方のソースドレイン領域であるデータ線側ソースドレイン領域に電気的に接続されている。走査線３は、同一行に設けられたＴＦＴ３０のオン、オフを一斉に制御する機能を有している。画素電極１５は、ＴＦＴ３０における他方のソースドレイン領域である画素電極側ソースドレイン領域に電気的に接続される。ＴＦＴ３０のソースドレイン領域を含む半導体層については後述する。
【0031】
データ線６は、上述したデータ線駆動回路１０１に電気的に接続されて、データ線駆動回路１０１から供給される画像信号Ｄ１，Ｄ２，…，Ｄｎを画素Ｐに供給する。走査線３は、上述した走査線駆動回路１０２に電気的に接続されて、走査線駆動回路１０２から供給される走査信号ＳＣ１，ＳＣ２，…，ＳＣｍを各画素Ｐに供給する。
【0032】
データ線駆動回路１０１からデータ線６に供給される画像信号Ｄ１から画像信号Ｄｎは、この順番に線順次にて供給されてもよく、互いに隣り合う複数のデータ線６同士に対してグループごとに供給されてもよい。走査線駆動回路１０２は、走査線３に対して、走査信号ＳＣ１から走査信号ＳＣｍを所定のタイミングでパルス的に線順次にて供給する。
【0033】
液晶装置１００においては、スイッチング素子であるＴＦＴ３０は、走査信号ＳＣ１から走査信号ＳＣｍの入力によって一定期間だけオン状態とされる。これにより、データ線６から供給される画像信号Ｄ１から画像信号Ｄｎが、所定のタイミングで画素電極１５に書き込まれる。そして、画素電極１５を介して液晶層５０に書き込まれた所定レベルの画像信号Ｄ１から画像信号Ｄｎは、画素電極１５と、液晶層５０を介して対向配置された対向電極２１との間で一定期間保持される。
【0034】
保持された画像信号Ｄ１から画像信号Ｄｎがリークするのを防止するため、画素電極１５と対向電極２１との間に設けられた液晶容量に対して、並列に容量素子１６が電気的に接続される。半導体層および容量素子１６の詳細については後述する。
【0035】
ここで、図３では図示を省略しているが、データ線６には、上述した検査回路１０３が接続される。そのため、液晶装置１００の製造工程において、検査回路１０３を介して上記画像信号を検出し、液晶装置１００の動作不具合などを確認することが可能である。
【0036】
次に、図４を参照しながら、液晶装置１００における画素Ｐの構成について説明する。
【0037】
図４に示すように、液晶装置１００における画素Ｐは、表示領域Ｅにおいて±Ｘ方向及び±Ｙ方向にマトリクス状に配置されている。画素Ｐは、例えば、平面視で略四角形の開口領域ＯＰを有している。開口領域ＯＰは、±Ｘ方向および±Ｙ方向に延在し、格子状に設けられた遮光性の非開口領域ＣＬに囲まれている。
【0038】
±Ｘ方向に延在する非開口領域ＣＬには、上述した走査線３が設けられている。走査線３には遮光性の導電部材が用いられており、走査線３によって非開口領域ＣＬの一部が構成されている。
【0039】
±Ｙ方向に延在する非開口領域ＣＬには、上述したデータ線６が設けられている。データ線６にも遮光性の導電部材が用いられており、データ線６によって非開口領域ＣＬの一部が構成されている。
【0040】
非開口領域ＣＬは、素子基板１０に設けられた、走査線３、データ線６、ＴＦＴ３０、及び容量線８などによって構成される。さらに、非開口領域ＣＬは、対向基板２０において、図２に示した見切り部２４と同層に設けられ、格子状にパターニングされたブラックマトリクスである遮光部を含んでもよい。
【0041】
±Ｘ方向に延在する非開口領域ＣＬにおいて、各画素Ｐに対応する±Ｘ方向の中程には、上述したＴＦＴ３０を±Ｙ方向に挟んでコンタクトホールが設けられている。そのため、上記コンタクトホールが設けられた領域は、非開口領域ＣＬの±Ｙ方向の幅が、他と比べて大きくなっている。また、±Ｙ方向に延在する非開口領域ＣＬにおいて、隣り合う画素Ｐの間には、容量素子１６が設けられている。上記コンタクトホールや容量素子１６を含む画素Ｐの詳細な構造については後述する。
【0042】
画素Ｐごとに、平面視で略正方形の画素電極１５が設けられている。画素電極１５は、外縁が非開口領域ＣＬと重なるように開口領域ＯＰに設けられている。画素電極１５は、画素Ｐに対応して、マトリクス状に複数配置されている。
【0043】
本実施形態の液晶装置１００は、上述したように透過型であって、対向基板２０側から光が入射することを前提としている。そのため、素子基板１０は、ＴＦＴ３０に対して、直接的に入射する光のみならず、入射光に由来する回折光や反射光などをも低減する構造を備えている。また、液晶装置１００は保持容量が増大した容量素子１６を備えている。
【0044】
なお、液晶装置１００への光の入射方向は、対向基板２０側からに限定されず、素子基板１０側からとしてもよい。また、液晶装置１００は、入射する光を画素Ｐごとに集光させるマイクロレンズなどの集光手段を、光が入射する側の基板に備える構成であってもよい。
【0045】
次に、図５を参照しながら、液晶装置１００の素子基板１０を断面視したときの構成について説明する。なお、図５では、図４におけるＡ１－Ａ２線、Ｃ１－Ｃ２線、及びＢ１－Ｂ２線の各々を含み、±Ｚ方向に沿う３つの断面を並べて示している。また、図５では、配向膜１８の図示を省略している。
【0046】
図５に示すように、液晶装置１００の素子基板１０は、基板１０ｓ、走査線３、半導体層３０Ｓ及びゲート電極３０Ｇを含むＴＦＴ３０、容量素子１６、データ線６、及び複数の層間絶縁層を備えている。素子基板１０の基板１０ｓは、凹部としてのトレンチＴＲを有している。基板１０ｓ上には、複数の層として、第１層から第６層が積層されている。
【0047】
素子基板１０における複数の層は、下方から順に、走査線３を含む第１層、半導体層３０Ｓを含む第２層、ゲート電極３０Ｇを含む第３層、データ線６を含む第４層、容量配線としての容量線８を含む第５層、画素電極１５を含む第６層を有している。
【0048】
第１層と第２層との間には第１層間絶縁層１１ａ及び第１容量絶縁層１６ｂが、第２層と第３層との間にはゲート絶縁層１１ｂ及び第２容量絶縁層１６ｃが、第３層と第４層との間には第２層間絶縁層１１ｃが、第４層と第５層との間には第３層間絶縁層１２が、第５層と第６層との間には第４層間絶縁層１３が、それぞれ設けられている。これによって、各層間における短絡の発生が防止される。
【0049】
基板１０ｓ上の第１層には、走査線３及び中継電極３ａが設けられている。走査線３及び中継電極３ａは、平面視にて図４に示した非開口領域ＣＬに設けられている。走査線３は、±Ｘ方向に延在する部位と該部位から±Ｙ方向に突出する部位とを有し、中継電極３ａは、走査線３の－Ｙ方向に離間して設けられている（図８参照）。
【0050】
走査線３には、遮光性および導電性を有する公知の形成材料が採用可能である。そのため、走査線３は、主に下方から第１半導体層としての半導体層３０Ｓに入射する光を遮光する機能を有している。本実施形態では、走査線３及び中継電極３ａの形成材料としてタングステンシリサイドを用いる。走査線３及び中継電極３ａの厚さは、例えば約１５０ｎｍである。なお、本明細書においては、±Ｚ方向における各層の厚さを単に厚さともいう。
【0051】
走査線３及び中継電極３ａと半導体層３０Ｓとの間には、第１層間絶縁層１１ａ及び第１容量絶縁層１６ｂが設けられている。第１層間絶縁層１１ａは、走査線３とＴＦＴ３０とを絶縁する。第１層間絶縁層１１ａの形成材料には、例えば、酸化シリコン（None-doped Silicate Glass：ＮＳＧ）や窒化シリコンなどが挙げられる。本実施形態では、第１層間絶縁層１１ａの形成材料として酸化シリコンを用いる。第１層間絶縁層１１ａの厚さは、例えば約２００ｎｍである。また、中継電極３ａの一部は、第２半導体層である第１容量電極１６ａに接触している。第１容量電極１６ａは、第１層間絶縁層１１ａ及び基板１０ｓの一部に形成されたトレンチＴＲを含む部分及び第１容量電極１６ａとの接触部に設けられている。第１容量電極１６ａは導電性のポリシリコン層であり、例えば約５０ｎｍの厚さである。
【0052】
第１層、第２層及び第３層には、ＴＦＴ３０、第１容量素子１６Ａ、及び第２容量素子１６Ｂが設けられている。ＴＦＴ３０は、第２層に設けられた半導体層３０Ｓと、第３層に設けられたゲート電極３０Ｇと、を有している。ＴＦＴ３０の半導体層３０Ｓには、ＬＤＤ（Lightly Doped Drain）構造が形成されている。
【0053】
半導体層３０Ｓは、平面視にて図４に示した非開口領域ＣＬに設けられている。詳しくは、半導体層３０Ｓは、非開口領域ＣＬにおける±Ｘ方向と±Ｙ方向とが交差する部位に対応して、±Ｘ方向から±Ｙ方向に屈曲している（図１２参照）。半導体層３０Ｓのうち、一方のソースドレイン領域ｓ１、一方のＬＤＤ領域ｓ２、チャネル領域ｓ３、他方のＬＤＤ領域ｓ４、および一部の他方のソースドレイン領域ｓ５は、平面視にて走査線３と重なる位置に±Ｘ方向に沿って延在している。
【0054】
半導体層３０Ｓのうち、他方のソースドレイン領域ｓ５は、平面視にて±Ｘ方向から±Ｙ方向へと屈曲して±Ｙ方向に沿って延在している。他方のソースドレイン領域ｓ５において、±Ｙ方向に延在する部位の一部は、平面視にてデータ線６と重なる位置にあり、後述するトレンチＴＲの内部にも設けられている。±Ｙ方向に延在する他方のソースドレイン領域ｓ５の一部は、第１容量素子１６Ａ及び第２容量素子１６Ｂの共通の容量電極として第２容量電極３０ｓ５を構成する。第２容量電極３０ｓ５は、第１半導体層の一部である。
【0055】
半導体層３０Ｓは、チャネル領域ｓ３を挟んで電気的に抵抗が高いＬＤＤ領域ｓ２，ｓ４を有している。これにより、オフ時のリーク電流が抑制される。オフ時におけるリーク電流抑制の観点では、第１容量素子１６Ａ及び第２容量素子１６Ｂや画素電極１５が電気的に接続される他方のソースドレイン領域ｓ５とチャネル領域ｓ３との接合部分に、ＬＤＤ領域ｓ４が含まれる構成とすればよい。半導体層３０Ｓは、例えば、非晶質シリコン膜に、結晶化処理が施されたポリシリコン膜から成る。半導体層３０Ｓの厚さは、例えば約５０ｎｍである。
【0056】
半導体層３０Ｓを被覆してゲート絶縁層１１ｂが設けられている。ゲート絶縁層１１ｂは、半導体層３０Ｓとゲート電極３０Ｇとの間にあって、半導体層３０Ｓとゲート電極３０Ｇとを絶縁する。ゲート絶縁層１１ｂは、例えば、２種類の酸化シリコンから成る２重構造である。ゲート絶縁層１１ｂの厚さは、特に限定されないが、例えば約７５ｎｍである。
【0057】
ゲート絶縁層１１ｂの一部、及び他方のソースドレイン領域ｓ５の一部を被覆して第２容量絶縁層１６ｃが設けられている。第２容量絶縁層１６ｃのうち、平面視にてチャネル領域ｓ３と重なる部位は、ゲート絶縁層１１ｂと共に、半導体層３０Ｓとゲート電極３０Ｇとを絶縁する。第２容量絶縁層１６ｃのうち他方のソースドレイン領域ｓ５と重なる部位は、容量素子１６の誘電体層として機能する。第２容量絶縁層１６ｃのうち半導体層３０Ｓとゲート電極３０Ｇとの間にある部分は、ゲート絶縁層１１ｂと共にゲート絶縁膜と機能するが、ゲート絶縁層１１ｂだけでゲート絶縁膜を構成してもよい。
【0058】
第２容量絶縁層１６ｃには、誘電体材料が用いられる。誘電体材料としては、例えば、窒化シリコン、酸化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタルなどが挙げられ、これらの膜を単層または組み合わせて用いる。第２容量絶縁層１６ｃの厚さは、ゲート絶縁層１１ｂの厚さよりも薄いことが好ましく、例えば約２０ｎｍである。
【0059】
第３層には、半導体層３０Ｓのチャネル領域ｓ３とＺ方向に対向して、ゲート電極３０Ｇが設けられている。ゲート電極３０Ｇは、第１ゲート電極ｇ１及び第２ゲート電極ｇ２から成る。第１ゲート電極ｇ１は、チャネル領域ｓ３の上方に、ゲート絶縁層１１ｂ及び第２容量絶縁層１６ｃを介して配置される。第２ゲート電極ｇ２は、第１ゲート電極ｇ１の上方に配置される。また、トレンチＴＲを含む部分の第１容量電極１６ａとＺ方向に対向して、ゲート電極３０Ｇと離間した第３容量電極１６ｄ、４が設けられている。第３容量電極１６ｄ及び第３容量電極４は、それぞれ、第１ゲート電極ｇ１及び第２ゲート電極ｇ２に対応する。
【0060】
第１ゲート電極ｇ１の形成材料には、導電性のポリシリコン、金属シリサイド、金属あるいは金属化合物などを用いる。本実施形態では、第１ゲート電極ｇ１は、導電性のポリシリコン膜とタングステンシリサイド膜との２層構造である。第１ゲート電極ｇ１の厚さは、例えば約１５０ｎｍである。
【0061】
ここで、本実施形態においては、以降、導電性のポリシリコン膜とは、燐原子が注入されて導電性が付与されたポリシリコン膜を指すこととする。なお、注入される原子は燐原子に限定されない。
【0062】
第２ゲート電極ｇ２の形成材料には、タングステンシリサイドなどの遮光性を有する金属化合物を用いる。第２ゲート電極ｇ２の厚さは、例えば約６０ｎｍである。
【0063】
第２ゲート電極ｇ２は、一対の第２コンタクトホールＣＮＴ１を介して走査線３と電気的に接続されている。一対の第２コンタクトホールＣＮＴ１は、第１層間絶縁層１１ａ、第１容量絶縁層１６ｂ、ゲート絶縁層１１ｂ、第２容量絶縁層１６ｃ、第１ゲート電極ｇ１を貫通している。一対の第２コンタクトホールＣＮＴ１は、半導体層３０Ｓの一部を挟んで±Ｙ方向に対向して配置されている（図２０参照）。
【0064】
トレンチＴＲは、上述した非開口領域ＣＬにおいて、平面視で画素Ｐの＋Ｘ方向側に沿って設けられている。トレンチＴＲは、平面視にて略長方形状の凹部である。トレンチＴＲは、ＸＹ平面に沿う底面と±Ｚ方向に沿う側面とを含み、上方が開かれている。
【0065】
トレンチＴＲ内には、上述した第１容量素子１６Ａと第２容量素子１６Ｂとが、基板１０ｓ側から順に設けられている。第１容量素子１６Ａは、第１容量電極１６ａ、第１容量絶縁層１６ｂ、第２容量電極３０ｓ５によって構成されている。第２容量素子１６Ｂは、第２容量電極３０ｓ５、第２容量絶縁層１６ｃ、第３容量電極１６ｄ，４によって構成されている。第１容量電極１６ａと第３容量電極１６ｄ，４とは、中継電極３ａを介して電気的に接続され、共通電位が印加される。第２容量電極３０ｓ５は、電気的に画素電極と接続される。第１容量素子１６Ａ及び第２容量素子１６Ｂは、保持容量を増大させて、画素電極１５における電位保持特性を向上させる機能を有している。
【0066】
上記した第１容量素子１６Ａ及び第２容量素子１６Ｂを構成する各層は、トレンチＴＲの側面及び底面を覆って設けられ、さらに保持容量を増大させている。なお、第１容量素子１６Ａ及び第２容量素子１６Ｂは、トレンチＴＲ内に加えて、トレンチＴＲの上方の縁にも一部が設けられている。
【0067】
ゲート電極３０Ｇ及び第３容量電極４などの上方には、これらを被覆して第２層間絶縁層１１ｃが設けられている。第２層間絶縁層１１ｃは、ＴＦＴ３０と平面的に重なる位置にも設けられている。第２層間絶縁層１１ｃは、例えば、ＴＥＯＳ（Tetraethyl Orthosilicate）膜、ＮＳＧ膜、燐（Ｐ）を含むＰＳＧ（Phosphosilicate Glass）膜、ホウ素（Ｂ）を含むＢＳＧ（Borosilicate Glass）膜、ホウ素と燐とが含まれるＢＰＳＧ（Borophosphosilicate Glass）膜などのシリコン系酸化膜の１種類以上を用いて設けられる。本実施形態では、第２層間絶縁層１１ｃの形成材料として酸化シリコンを用いる。第２層間絶縁層１１ｃの厚さは、例えば約４００ｎｍである。
【0068】
第２層間絶縁層１１ｃには、コンタクトホールＣＮＴ２，ＣＮＴ３が設けられている。コンタクトホールＣＮＴ２，ＣＮＴ３は、第２層間絶縁層１１ｃ及びゲート絶縁層１１ｂを貫通して半導体層３０Ｓに到達している。詳しくは、コンタクトホールＣＮＴ２は、半導体層３０Ｓの一方のソースドレイン領域ｓ１と、上層のデータ線６とを電気的に接続する。コンタクトホールＣＮＴ３は、半導体層３０Ｓの他方のソースドレイン領域ｓ５と、後述する第２中継層７とを電気的に接続する。
【0069】
第３層上の第４層には、第２層間絶縁層１１ｃなどを覆って、データ線６および第２中継層７が設けられている。データ線６は、上述したように、画素Ｐの非開口領域ＣＬにおいて±Ｙ方向に延在している。データ線６は、コンタクトホールＣＮＴ２を介して、半導体層３０Ｓの一方のソースドレイン領域ｓ１と電気的に接続される。
【0070】
第２中継層７は、平面視にて独立した島状に設けられている。第２中継層７は、コンタクトホールＣＮＴ３を介して、半導体層３０Ｓの他方のソースドレイン領域ｓ５と電気的に接続される。
【0071】
データ線６及び第２中継層７の形成材料としては、導電性を有する低抵抗配線材料であれば特に限定されないが、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）などの金属やその金属化合物が挙げられる。本実施形態では、データ線６および第２中継層７は、チタン（Ｔｉ）層／窒化チタン（ＴｉＮ）層／アルミニウム（Ａｌ）層／窒化チタン（ＴｉＮ）層の４層構造である。データ線６及び第２中継層７の厚さは、例えば約３５０ｎｍである。
【0072】
データ線６及び第２中継層７などを被覆して第３層間絶縁層１２が設けられている。第３層間絶縁層１２には、例えば、第１層間絶縁層１１ａと同様な形成材料が採用される。本実施形態では、第３層間絶縁層１２に酸化シリコンを用いる。第３層間絶縁層１２の厚さは、特に限定されないが、例えば約４００ｎｍである。
【0073】
第３層間絶縁層１２には、コンタクトホールＣＮＴ４，ＣＮＴ５が設けられている。コンタクトホールＣＮＴ４は、第２層間絶縁層１１ｃ及び第３層間絶縁層１２を貫通して、第２容量素子１６Ｂの第３容量電極４と、第３層間絶縁層１２の上方の容量線８とを電気的に接続する。
【0074】
コンタクトホールＣＮＴ５は、第３層間絶縁層１２を貫通して、第２中継層７と、第３層間絶縁層１２の上層の第１中継層９とを電気的に接続する。
【0075】
第４層上の第５層には、容量線８及び第１中継層９が設けられている。容量線８は、平面視にて、±Ｙ方向に延在するデータ線６と重なる。容量線８は、図示を省略するが、上述した対向基板２０の上下導通部１０６と電気的に接続される。そのため、容量線８は、対向電極２１と電気的に接続されて共通電位が与えられる。これにより、容量線８によって、データ線６や走査線３の電位の影響が画素電極１５に及ぶことが抑えられる。容量線８は、コンタクトホールＣＮＴ４を介して、第２容量素子１６Ｂの第３容量電極１６ｄ，４とも電気的に接続される。
【0076】
第１中継層９は、平面視にて独立した島状に設けられている（図２２参照）。第１中継層９は、コンタクトホールＣＮＴ５を介して、第２中継層７と電気的に接続される。
【0077】
容量線８及び第１中継層９の形成材料としては、データ線６と同様に、導電性を有する低抵抗配線材料であれば特に限定されないが、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）などの金属やその金属化合物が挙げられる。本実施形態では、容量線８及び第１中継層９は、チタン（Ｔｉ）層／窒化チタン（ＴｉＮ）層／アルミニウム（Ａｌ）層／窒化チタン（ＴｉＮ）層の４層構造である。容量線８及び第１中継層９の厚さは、例えば約２５０ｎｍである。
【0078】
容量線８及び第１中継層９を被覆して第４層間絶縁層１３が設けられている。第４層間絶縁層１３の形成材料としては、例えば、第１層間絶縁層１１ａと同様なシリコン系酸化膜が挙げられる。本実施形態では、第４層間絶縁層１３に酸化シリコンを用いる。第４層間絶縁層１３の厚さは、例えば約３００ｎｍである。
【0079】
第４層間絶縁層１３には、第１コンタクトホールＣＮＴ６が設けられている。第１コンタクトホールＣＮＴ６は、第１中継層９と、第４層間絶縁層１３の上層の画素電極１５とを電気的に接続する。第１コンタクトホールＣＮＴ６は、平面視にて、一対の第２コンタクトホールＣＮＴ１のうちの＋Ｙ方向の一方と重なっている（図２０及び図３３参照）。
【0080】
第５層上の第６層には、画素電極１５が設けられている。画素電極１５は、第１コンタクトホールＣＮＴ６、第１中継層９、コンタクトホールＣＮＴ５、第２中継層７、及びコンタクトホールＣＮＴ３を介して、容量素子１６Ａ，１６Ｂの共通の容量電極を兼ねる、他方のソースドレイン領域ｓ５と電気的に接続される。画素電極１５は、例えばＩＴＯやＩＺＯなどの透明導電膜を成膜した後、パターニングすることによって設けられる。本実施形態では、画素電極１５にＩＴＯを用いる。画素電極１５の厚さは、例えば約１４５ｎｍである。
【0081】
図示を省略するが、画素電極１５を被覆して配向膜１８が設けられている。素子基板１０の配向膜１８、及び上述した対向基板２０の配向膜２２は、酸化シリコンなどの無機材料を、斜方向などの所定の方向から蒸着して柱状に成長させたカラムの集合体から成る。また、図２に示した液晶層５０に含まれる液晶分子は、配向膜１８，２２に対して負の誘電異方性を有している。
【0082】
【0083】
図６は、液晶装置１００の製造方法のうち、素子基板１０の製造方法を示す工程フロー図である。図７、図９、図１１、図１３、図１５Ａ、図１５Ｂ、図１７、図１９Ａ、図１９Ｂ、図２１、図２３、図２５、図２７、図２９、及び図３１は、素子基板１０の製造方法を示す模式断面図である。図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４、図２６、図２８、図３０、図３２、及び図３３は、素子基板１０の製造方法を示す概略平面図である。以下の説明においては図５も参照することとする。
【0084】
ここで、上記の模式断面図では、図５と同様にして、図４に示した線分Ａ１－Ａ２、線分Ｃ１－Ｃ２、および線分Ｂ１－Ｂ２に対応する３つの断面を並べて示している。さらに、上記の概略平面図では、図４に示した１個の開口領域ＯＰの周辺を拡大して示している。なお、以降、特に断りがない限り、概略平面図の説明においては平面視した状態を述べることとする。
【0085】
本実施形態の液晶装置１００の製造方法は、以下に述べる素子基板１０の製造方法を含み、素子基板１０の製造方法に備わる工程以外では公知の技術が採用可能である。そのため、以下の説明では、素子基板１０の製造方法についてのみ述べることとする。また、素子基板１０の製造方法においても、特に断りがない限り公知の技術が採用可能である。
【0086】
図６に示すように、本実施形態の素子基板１０の製造方法は、工程Ｓ１から工程Ｓ１２を有する。以下、工程Ｓ１から工程Ｓ１２の各工程について説明する。なお、図６に示した工程フローは一例であって、これに限定されるものではない。
【0087】
工程Ｓ１では、図７及び図８に示すように、基板１０ｓ上に走査線３、中継電極３ａ、及びトレンチＴＲを形成する。まず、基板１０ｓ上に走査線３及び中継電極３ａを設ける。走査線３は、±Ｘ方向に延在する部位と、上記部位から±Ｙ方向に突出する部位とを有する。±Ｙ方向に突出する部位には、一対の第２コンタクトホールＣＮＴ１が設けられる（図１９Ａ、図２０参照）。走査線３の形成には、例えば、フォトリソグラフィー法によるパターニング形成を用いる。
【0088】
次に、走査線３、中継電極３ａ、及び基板１０ｓの上に、第１層間絶縁層１１ａをベタ状に形成する。第１層間絶縁層１１ａの形成には、例えば、モノシラン（ＳｉＨ4）、２塩化シラン（ＳｉＨ2Ｃｌ2）、オルト珪酸テトラエチエル（ＴＥＯＳ）、アンモニア（ＮＨ3などの処理ガスを用いた、常圧ＣＶＤ（Chemical Vapor Deposition）法、減圧ＣＶＤ法、あるいはプラズマＣＶＤ法などを用いる。
【0089】
次いで、第１層間絶縁層１１ａ及び基板１０ｓにトレンチＴＲを設ける。詳しくは、図８に示すように、トレンチＴＲは、±Ｘ方向に隣り合う画素Ｐの間にあって、非開口領域ＣＬに収まるような略長方形である。トレンチＴＲは、特に限定されないが、例えば±Ｚ方向の深さが約３μｍであり、±Ｘ方向の幅が約１μｍである。トレンチＴＲの形成には、例えば、ハードマスクを用いた湿式エッチングを用いる。
【0090】
このとき、トレンチＴＲの＋Ｙ方向に、中継電極３ａの一部が露出するようなハードマスクを用いてエッチングを行う。これにより、トレンチＴＲに隣接して中継電極３ａの一部が露出する。中継電極３ａは、後に、第１容量電極１６ａと電気的に接続される部分である。そして工程Ｓ２へ進む。
【0091】
工程Ｓ２では、図９及び図１０に示すように、第１層間絶縁層１１ａ及びトレンチＴＲの内部を含む基板１０ｓ上に、第１容量電極１６ａ及び絶縁層１６ｂ１を設ける。第１容量電極１６ａは、ポリシリコン層であり、形成には減圧ＣＶＤ法などを用いる。その後、ポリシリコン層をパターニングして第１容量電極１６ａを設ける。
【0092】
具体的には、第１容量電極１６ａは、±Ｘ方向から±Ｙ方向に屈曲して設けられる。図示を省略するが、第１容量電極１６ａは、非開口領域ＣＬと重ねられて配置される。また、屈曲して設けられた第１容量電極１６ａと離れて、島状の第１容量電極１６ａ１が設けられる。島状の第１容量電極１６ａ１は、後に形成される一方のソースドレイン領域ｓ１と重なる部分である。
【0093】
また、絶縁層１６ｂ１は、後工程にて第１容量素子１６Ａの第１容量絶縁層１６ｂとなる層である。絶縁層１６ｂ１は、第１容量電極１６ａ及び第１層間絶縁層１１ａを覆うように、ベタ状に設ける。具体的には、窒化シリコンを用いて、減圧ＣＶＤ法やプラズマＣＶＤ法などによって絶縁層１６ｂ１を設ける。そして工程Ｓ３へ進む。
【0094】
工程Ｓ３では、図１１及び図１２に示すように、トレンチＴＲ内を含む絶縁層１６ｂ１上にポリシリコン層を設ける。ポリシリコン層は、非晶質のポリシリコン膜であり、形成には減圧ＣＶＤ法などを用いる。ポリシリコン層をパターニングして半導体層３０Ｓを設ける。
【0095】
半導体層３０Ｓは、±Ｘ方向から±Ｙ方向に屈曲して設けられる。図示を省略するが、半導体層３０Ｓは、非開口領域ＣＬと重ねられて配置される。そして工程Ｓ４へ進む。
【0096】
工程Ｓ４では、図１３及び図１４に示すように、半導体層３０Ｓ上に、ゲート絶縁層１１ｂをベタ状に設ける。ゲート絶縁層１１ｂとして、例えば、２種類の酸化シリコンからなる２重構造を採用する場合には、ポリシリコン膜を熱酸化して得られる第１酸化シリコン膜を設けた後、減圧ＣＶＤ法を用いて７００℃から９００℃の高温条件下で第２酸化シリコン膜を設ける。このとき、トレンチＴＲ内もゲート絶縁層１１ｂで覆われる。そして工程Ｓ５に進む。
【0097】
工程Ｓ５では、図１５Ａ、図１５Ｂ、図１６に示すように、第１容量素子１６Ａ及び第２容量素子１６Ｂの共通の容量電極である他方のソースドレイン領域ｓ５を形成する。まず、図１６に示すように、トレンチＴＲ内及びトレンチＴＲの縁を除く領域にレジストＲＥを形成する。レジストＲＥが配置されない領域は、半導体層３０Ｓの他方のソースドレイン領域ｓ５のうち、共通の容量電極として機能する第２容量電極３０ｓ５に相当する。
【0098】
次いで、半導体層３０Ｓに対してイオン注入を行う。まず、レジストＲＥが配置されていない領域である、トレンチＴＲ内およびトレンチＴＲの縁の半導体層３０Ｓ、及び第１容量電極１６ａに導電性を付与する。このとき、不純物としてのイオンは、上記半導体層３０Ｓに対して、ゲート絶縁層１１ｂを介して注入される。また、イオンは、上記第１容量電極１６ａに対して、絶縁層１６ｂ１を介して注入される。これにより、図１５Ａに示すように、トレンチＴＲ内及びトレンチＴＲの縁の半導体層３０Ｓが、他方のソースドレイン領域ｓ５となる。また、第１容量電極１６ａに導電性が付与される。注入されるイオンは、例えば、燐（Ｐ）である。
【0099】
次いで、図１５Ｂに示すように、湿式エッチングによって、レジストＲＥが配置されていない、トレンチＴＲ内及びトレンチＴＲの縁のゲート絶縁層１１ｂを除去する。その後、レジストＲＥを全て除去する。そして、工程Ｓ６に進む。
【0100】
工程Ｓ６では、図１７及び図１８に示すように、絶縁層１６ｃ１を形成する。絶縁層１６ｃ１は、後工程にて第２容量絶縁層１６ｃとなる層である。具体的には、トレンチＴＲ内及びトレンチＴＲの縁における他方のソースドレイン領域ｓ５上と、ゲート絶縁層１１ｂ上とに、ベタ状に絶縁層１６ｃ１を設ける。具体的には、窒化シリコンを用いて、減圧ＣＶＤ法やプラズマＣＶＤ法などによって絶縁層１６ｃ１を設ける。そして工程Ｓ７へ進む。
【0101】
工程Ｓ７では、図１９Ａ、図１９Ｂ、図２０に示すように、第２導電層１６ｙ及び第３導電層４ｘを形成する。第２導電層１６ｙは、後工程にて第１ゲート電極ｇ１及び第３容量電極１６ｄとなる層である。第３導電層４ｘは、後工程にて第２ゲート電極ｇ２及び第３容量電極４となる層である。
【0102】
まず、絶縁層１６ｃ１上に、第２導電層１６ｙをベタ状に設ける。具体的には、減圧ＣＶＤ法によって多結晶シリコン膜を設けた後、該多結晶シリコン膜に燐を注入してから拡散させて、導電性のポリシリコン膜とする。第２導電層１６ｙ中の燐原子の濃度は、１×１０19個／ｃｍ3以上とする。このとき、第２導電層１６ｙによってトレンチＴＲ内が埋め込まれるようにする。
【0103】
次いで、半導体層３０Ｓを挟んで±Ｙ方向に対向する一対の第２コンタクトホールＣＮＴ１を設ける。一対の第２コンタクトホールＣＮＴ１は、第２導電層１６ｙ、絶縁層１６ｃ１、ゲート絶縁層１１ｂ、および第１層間絶縁層１１ａを貫通して、走査線３まで到達する。また、中継電極３ａの一部を露出させるための第２コンタクトホールＣＮＴ７を設ける。第２コンタクトホールＣＮＴ７は、第２導電層１６ｙ、絶縁層１６ｃ１、ゲート絶縁層１１ｂ、および第１層間絶縁層１１ａを貫通して、中継電極３ａまで到達する。一対の第２コンタクトホールＣＮＴ１及び第２コンタクトホールＣＮＴ７の形成には、例えば、乾式エッチングを用いる。
【0104】
次いで、第２導電層１６ｙ上、一対の第２コンタクトホールＣＮＴ１及び第２コンタクトホールＣＮＴ７に第３導電層４ｘをベタ状に設ける。このとき、第３導電層４ｘが走査線３と電気的に接続する。また、第３導電層４ｘが中継電極３ａと電気的に接続する。これにより、第１容量電極１６ａと、後の工程で形成される第３容量電極１６ｄとが、中継電極３ａ及び第２コンタクトホールＣＮＴ７を介して電気的に接続される。そして工程Ｓ８へ進む。
【0105】
工程Ｓ８では、図２１に示すように、ゲート電極３０Ｇなどを形成する。具体的には、乾式エッチングを用いて、絶縁層１６ｃ１、第２導電層１６ｙ、及び第３導電層４ｘをパターニングする。
【0106】
これにより、ゲート絶縁層１１ｂ上に、第１ゲート電極ｇ１及び第２ゲート電極ｇ２から成るゲート電極３０Ｇが設けられる。このとき、平面視にて、ゲート電極３０Ｇ及び第３容量電極４以外の領域では、窒化シリコンの絶縁層１６ｃ１を除去する。すなわち、半導体層３０Ｓ上において、半導体層３０Ｓのゲート電極３０Ｇ及びゲート電極３０Ｇ下方の第２容量絶縁層１６ｃと重ならない領域では、窒化シリコンが設けられていないことになる。これにより、半導体層３０Ｓにおける水素化が容易となる。
【0107】
上記パターニングによって、他方のソースドレイン領域ｓ５の一部である第２容量電極３０ｓ５、第２容量絶縁層１６ｃ、第３容量電極１６ｄ及び第３容量電極４から成る第２容量素子１６Ｂも設けられる。
【0108】
図２２に示すように、ゲート電極３０Ｇは、平面視にて島状に配置され、一対の第２コンタクトホールＣＮＴ１と重なる部位と、図示しない半導体層３０Ｓと重なる部位を有している。
【0109】
第３容量電極４は、±Ｙ方向に延在する非開口領域ＣＬと重なるように、±Ｙ方向に延在して設けられる。第３容量電極４は、上方に設けられるデータ線６と重なる、±Ｙ方向に延在する本体部４ａと、本体部４ａから－Ｘ方向に突出する突出部４ｂとを有している。突出部４ｂは、半導体層３０Ｓのうち±Ｘ方向に延在する部位と重なる。第２容量絶縁層１６ｃ及び第３容量電極１６ｄの一部は、第３容量電極４と重なるように配置される。そして、工程Ｓ９へ進む。
【0110】
工程Ｓ９では、図２３に示すように、イオン注入によって半導体層３０Ｓに、一方のソースドレイン領域ｓ１、ＬＤＤ領域ｓ２，ｓ４、チャネル領域ｓ３、及び一部の他方のソースドレイン領域ｓ５を形成する。具体的には、半導体層３０Ｓに対して、中濃度のイオン注入、及びそれに続く高濃度のイオン注入を実施する。
【0111】
まず、中濃度のイオン注入によって、チャネル領域ｓ３を±Ｘ方向に挟むＬＤＤ領域ｓ２，ｓ４を設ける。次いで、図２４に示すレジストＲＥのパターンにて、半導体層３０ＳのＬＤＤ領域ｓ２，ｓ４およびチャネル領域ｓ３をマスクして、それ以外の半導体層３０Ｓに高濃度のイオン注入を施す。これによって、ソースドレイン領域ｓ１，ｓ５が設けられる。そして工程Ｓ１０へ進む。
【0112】
工程Ｓ１０では、第２層間絶縁層１１ｃなどを形成する。まず、第２ゲート電極ｇ２、第３容量電極４、及び上方に露出したゲート絶縁層１１ｂ上に、第２層間絶縁層１１ｃを設ける。第２層間絶縁層１１ｃである酸化シリコンの形成方法としては、例えば、モノシラン、２塩化シラン、ＴＥＯＳ、ＴＥＢ（Triethyl Borate）などを用いた、常圧ＣＶＤ法、減圧ＣＶＤ法、あるいはプラズマＣＶＤ法などが挙げられる。
【0113】
次いで、約１０００℃の加熱によって、不純物活性化アニールを施す。その後、水素プラズマ処理を実施する。これにより、半導体層３０Ｓの欠陥が水素で終端されスイッチング素子の特性が向上する。
【0114】
次いで、図２５及び図２６に示すように、乾式エッチングによりコンタクトホールＣＮＴ２，ＣＮＴ３を形成する。コンタクトホールＣＮＴ２，ＣＮＴ３は、ゲート絶縁層１１ｂおよび第２層間絶縁層１１ｃを貫通して、半導体層３０Ｓまで到達する。平面視にて、コンタクトホールＣＮＴ２は一方のソースドレイン領域ｓ１と重なり、コンタクトホールＣＮＴ３はＬＤＤ領域ｓ４と隣り合う他方のソースドレイン領域ｓ５の部位と重なる。そして工程Ｓ１１へ進む。
【0115】
工程Ｓ１１では、データ線６、第２中継層７を形成する。このとき、図２７に示すように、データ線６及び第２中継層７によって、それぞれ、コンタクトホールＣＮＴ２，ＣＮＴ３を埋めるようにして設ける。
【0116】
図２８に示すように、データ線６は、±Ｙ方向に延在して設けられ、図示しない他方のソースドレイン領域ｓ５のうち±Ｙ方向に延在する部位と重なる。すなわち、データ線６は、トレンチＴＲ、第１容量素子１６Ａ、及び第２容量素子１６Ｂと平面視で重なるように、±Ｙ方向に延在して設けられる。データ線６は、±Ｘ方向に延在する非開口領域ＣＬと重なる、＋Ｘ方向に突出した部位を有している。該部位にはコンタクトホールＣＮＴ２が設けられる。
【0117】
第２中継層７は、データ線６とは独立した島状に設けられる。第２中継層７は、±Ｘ方向に延在し、下方の半導体層３０Ｓの一部と重なる本体部７ａと、本体部７ａから±Ｙ方向に突出する突出部７ｂと、を有している。
【0118】
データ線６と半導体層３０Ｓの一方のソースドレイン領域ｓ１とは、コンタクトホールＣＮＴ２を介して電気的に接続される。第２中継層７と半導体層３０Ｓの他方のソースドレイン領域ｓ５とは、コンタクトホールＣＮＴ３を介して電気的に接続される。そして工程Ｓ１２へ進む。
【0119】
工程Ｓ１２では、データ線６より上層を形成する。まず、データ線６、第２中継層７、及び上方に露出した第２層間絶縁層１１ｃ上に、第３層間絶縁層１２をベタ状に設ける。第３層間絶縁層１２は、例えば、酸化シリコン膜を用い、プラズマＣＶＤ法によって設けられる。
【0120】
次いで、図２９及び図３０に示すように、乾式エッチングによってコンタクトホールＣＮＴ４，ＣＮＴ５を設ける。コンタクトホールＣＮＴ４は、第３層間絶縁層１２及び第２層間絶縁層１１ｃを貫通して、第２容量素子１６Ｂの第３容量電極４まで到達する。コンタクトホールＣＮＴ５は、第３層間絶縁層１２を貫通して、第２中継層７まで到達する。
【0121】
次いで、容量線８、第１中継層９を形成する。このとき、図３１に示すように、容量線８及び第１中継層９によって、それぞれ、コンタクトホールＣＮＴ４，ＣＮＴ５を埋めるようにして設ける。
【0122】
容量線８は、コンタクトホールＣＮＴ４を介して、第３容量電極４及び第３容量電極１６ｄと電気的に接続される。第１中継層９は、コンタクトホールＣＮＴ５、第２中継層７、及びコンタクトホールＣＮＴ３を介して、半導体層３０Ｓの他方のソースドレイン領域ｓ５と電気的に接続される。
【0123】
図３２に示すように、容量線８は、±Ｙ方向に延在する非開口領域ＣＬと重なるように、±Ｙ方向に延在して設けられる。容量線８は、下方に設けられるデータ線６と重なる、±Ｙ方向に延在する本体部８ａと、本体部８ａから－Ｘ方向に突出する突出部８ｂと、本体部８ａから突出部８ｂと反対側の＋Ｘ方向に突出する他の突出部８ｃと、を有している。突出部８ｂは、半導体層３０Ｓのうち±Ｘ方向に延在する部位と重なる。突出部８ｂには、コンタクトホールＣＮＴ４が設けられる。他の突出部８ｃは、半導体層３０Ｓと＋Ｘ方向に隣り合う、図示しない他の半導体層３０Ｓと重なる。
【0124】
第１中継層９は、容量線８とは独立した島状に設けられ、コンタクトホールＣＮＴ５と重なっている。第１中継層９は、±Ｘ方向に延在し、下方の半導体層３０Ｓの一部と重なる本体部９ａと、本体部９ａから±Ｙ方向に突出する突出部９ｂと、を有している。
【0125】
次いで、容量線８、第１中継層９、及び上方に露出した第３層間絶縁層１２上に、第４層間絶縁層１３をベタ状に設ける。第４層間絶縁層１３は、例えば、酸化シリコン膜を用い、プラズマＣＶＤ法によって設けられる。第４層間絶縁層１３を設けた後、下層の構成に起因する凹凸を緩和するために、ＣＭＰ（Chemical＆Mechanical Polishing）処理などの平坦化処理を施す。
【0126】
次いで、乾式エッチングによって、第４層間絶縁層１３を貫通して第１中継層９を露出させる第１コンタクトホールＣＮＴ６を設ける。その後、図３３に示すように、第４層間絶縁層１３上に開口領域ＯＰと対応する画素電極１５を設ける。このとき、第１コンタクトホールＣＮＴ６を埋めるように設ける。これにより、画素電極１５は、第１コンタクトホールＣＮＴ６、第１中継層９、コンタクトホールＣＮＴ５、第２中継層７、及びコンタクトホールＣＮＴ３を介して、半導体層３０Ｓの他方のソースドレイン領域ｓ５と電気的に接続される。
【0127】
素子基板１０の製造方法のうち、以降の工程には公知の技術が採用可能であり、説明を省略する。以上に述べた製造方法により、素子基板１０および液晶装置１００が製造される。
【0128】
次に、図３４を参照しながら、電子機器としての投射型表示装置１０００の構成を説明する。
【0129】
図３４に示すように、電子機器としての投射型表示装置１０００は、光源としてのランプユニット１００１、色分離光学系としてのダイクロイックミラー１０１１，１０１２、電気光学装置である３個の液晶装置１Ｂ，１Ｇ，１Ｒ、３個の反射ミラー１１１１，１１１２，１１１３、３個のリレーレンズ１１２１，１１２２，１１２３、色合成光学系としてのダイクロイックプリズム１１３０、投射光学系としての投射レンズ１１４０を備えている。
【0130】
ランプユニット１００１では、例えば、放電型の光源を採用している。光源の方式はこれに限定されず、発光ダイオード、レーザーなどの固体光源を採用してもよい。
【0131】
ランプユニット１００１から射出された光は、２個のダイクロイックミラー１０１１，１０１２によって、各々異なる波長域の３色の色光に分離する。３色の色光とは、略赤色の光、略緑色の光、略青色の光である。以降の説明において、上記略赤色の光を赤色光Ｒともいい、上記略緑色の光を緑色光Ｇともいい、上記略青色の光を青色光Ｂともいう。
【0132】
ダイクロイックミラー１０１１は、赤色光Ｒを透過させると共に、赤色光Ｒよりも波長が短い、緑色光Ｇおよび青色光Ｂを反射させる。ダイクロイックミラー１０１１を透過した赤色光Ｒは、反射ミラー１１１１で反射され、液晶装置１Ｒに入射する。ダイクロイックミラー１０１１で反射された緑色光Ｇは、ダイクロイックミラー１０１２によって反射された後、液晶装置１Ｇに入射する。ダイクロイックミラー１０１１で反射された青色光Ｂは、ダイクロイックミラー１０１２を透過して、リレーレンズ系１１２０へ射出される。
【0133】
リレーレンズ系１１２０は、リレーレンズ１１２１，１１２２，１１２３、反射ミラー１１１２，１１１３を有している。青色光Ｂは、緑色光Ｇや赤色光Ｒと比べて光路が長いため、光束が大きくなりやすい。そのため、リレーレンズ１１２２を用いて光束の拡大を抑えている。リレーレンズ系１１２０に入射した青色光Ｂは、反射ミラー１１１２で反射されると共に、リレーレンズ１１２１によってリレーレンズ１１２２の近傍で収束される。そして、青色光Ｂは、反射ミラー１１１３およびリレーレンズ１１２３を経て、液晶装置１Ｂに入射する。
【0134】
投射型表示装置１０００における、光変調装置である液晶装置１Ｒ，１Ｇ，１Ｂには、上記実施形態の電気光学装置としての液晶装置１００が適用されている。また、液晶装置１Ｒ，１Ｇ，１Ｂとして、本実施形態以外の液晶装置を適用してもよい。
【0135】
液晶装置１Ｒ，１Ｇ，１Ｂのそれぞれは、投射型表示装置１０００の上位回路と電気的に接続される。これにより、赤色光Ｒ、緑色光Ｇ、青色光Ｂの階調レベルを指定する画像信号がそれぞれ外部回路から供給され、上位回路で処理される。これにより、液晶装置１Ｒ，１Ｇ，１Ｂが駆動されて、それぞれの色光が変調される。
【0136】
液晶装置１Ｒ，１Ｇ，１Ｂによって変調された赤色光Ｒ、緑色光Ｇ、青色光Ｂは、ダイクロイックプリズム１１３０に３方向から入射する。ダイクロイックプリズム１１３０は、入射した赤色光Ｒ、緑色光Ｇ、青色光Ｂを合成する。ダイクロイックプリズム１１３０において、赤色光Ｒおよび青色光Ｂは９０度に反射され、緑色光Ｇは透過する。そのため、赤色光Ｒ、緑色光Ｇ、青色光Ｂは、カラー画像を表示する表示光として合成され、投射レンズ１１４０に向かって射出される。
【0137】
投射レンズ１１４０は、投射型表示装置１０００の外側を向いて配置されている。表示光は、投射レンズ１１４０を介して拡大されて射出され、投射対象であるスクリーン１２００に投射される。
【0138】
本実施形態では、電子機器として投射型表示装置１０００を例示したが、本発明の電気光学装置が適用される電子機器はこれに限定されない。例えば、投射型のＨＵＤ（Head-Up Display）、直視型のＨＭＤ（Head Mounted Display）、パーソナルコンピューター、デジタルカメラ、液晶テレビなどの電子機器に適用されてもよい。
【0139】
以上述べたように、本実施形態の液晶装置１００は、第１方向に延在する走査線３と、第１方向と交差する第２方向に延在するデータ線６と、走査線３と重なる位置に配置された第１半導体層としての半導体層３０Ｓを有するトランジスター３０と、データ線６と重なる位置に配置された容量素子１６と、を備え、容量素子１６は、平面視で重なって配置された第１容量素子１６Ａと第２容量素子１６Ｂとを含み、第１容量素子１６Ａ及び第２容量素子１６Ｂは、半導体層３０Ｓの一部を含んで構成されている。
【0140】
この構成によれば、データ線６に沿って第１容量素子１６Ａと第２容量素子１６Ｂとが重なって配置されているので、高開口率化のまま、容量素子１６の保持容量を増やすことができる。よって、表示品位を高めることができる。
【0141】
また、液晶装置１００において、基板１０ｓを備え、基板１０ｓは、データ線６と重なる位置に凹部としてのトレンチＴＲを有し、第１容量素子１６Ａの一部及び第２容量素子１６Ｂの一部は、トレンチＴＲの側面及び底面に沿って配置されている。この構成によれば、トレンチＴＲの側面や底面に第１容量素子１６Ａ及び第２容量素子１６Ｂの一部が配置されているので、平坦面に容量素子１６を配置する場合と比較して、平面視での面積を増やすことなく、保持容量を増やすことができる。さらに、第１容量素子１６Ａの一部及び第２容量素子１６Ｂを重ねて構成することにより、トレンチＴＲの深さを深くすることなく、保持容量を増やすことができる。
【0142】
また、液晶装置１００において、半導体層３０Ｓの一部には不純物としてのイオンが注入され、第１容量素子１６Ａ及び第２容量素子１６Ｂの共通の容量電極（即ち、他方のソースドレイン領域ｓ５）として機能する。この構成によれば、２つの容量素子１６Ａ，１６Ｂにおいて共通の容量電極を有するので、積層する膜の数をより少なくすることが可能となり、プロセスを少なくできる。
【0143】
また、容量素子１６は、基板１０ｓ側から第１容量素子１６Ａと第２容量素子１６Ｂとが順に配置されており、第１容量素子１６Ａは、基板１０ｓ側から、第１容量電極１６ａ、第１容量絶縁層１６ｂ、第２容量電極としての他方のソースドレイン領域ｓ５を含んで構成され、第２容量素子１６Ｂは、基板１０ｓ側から、第２容量電極としての他方のソースドレイン領域ｓ５、第２容量絶縁層１６ｃ、第３容量電極１６ｄを含んで構成され、第２容量電極としての他方のソースドレイン領域ｓ５は、共通の容量電極である。この構成によれば、共通の容量電極である第２容量電極としての他方のソースドレイン領域ｓ５によって２つの容量素子１６Ａ，１６Ｂの一部を構成するので、積層する膜の数をより少なくすることが可能となり、プロセスを少なくできる。即ち、積層した並列容量を容易に構成することができる。
【0144】
また、液晶装置１００において、第１容量電極１６ａと第３容量電極１６ｄとは、走査線３と離間した中継電極３ａを介して電気的に接続されており、第１容量電極１６ａ及び第３容量電極１６ｄに共通電位が印加され、第２容量電極３０ｓ５は、画素電極１５と電気的に接続されている。この構成によれば、基板１０ｓに一番近い第１容量電極１６ａと、基板１０ｓから一番離れた第３容量電極１６ｄと、の２つの電極に共通電位を用いるので、第１容量電極１６ａ及び第３容量電極１６ｄにそれぞれ別々の電位を供給する場合と比較して、構成を簡単にすることができる。また、第２容量電極３０ｓ５と画素電極１５の接続が容易になる。また、第３容量電極１６ｄ、４は、ゲート電極３０Ｇと離間して配置されているので、共通電位を容易に供給される。
【0145】
また、液晶装置１００において、第１容量電極１６ａは、第２半導体層としてのポリシリコン層で構成されている。この構成によれば、第１容量電極１６ａ及び第２容量電極としての他方のソースドレイン領域ｓ５を構成する２つのポリシリコン層に同時に不純物としてのイオンを注入することにより、同時に導電性を有する電極を形成することが可能となり、半導体（即ち、ＴＦＴ３０）としての機能と、電極としての機能と、の両方に活用することができる。
【0146】
また、第１半導体層としての半導体層３０Ｓは、走査線３及びデータ線６に沿って繋がって配置されている。この構成によれば、ＴＦＴ３０を構成する半導体層３０Ｓと、容量素子１６Ａ，１６Ｂを構成する共通の容量電極とを、同じ層で形成することができる。よって、プロセスの工程数を少なくすることができる。
【0147】
また、本実施形態の電子機器は、上記に記載の液晶装置１００を備えるので、表示品位を向上させることが可能な電子機器を提供することができる。
【0148】
以下、上記した実施形態の変形例を説明する。
【0149】
上記した液晶装置１００の素子基板１０の構成に限定されず、図３５に示す構成にしてもよい。図３５は、変形例の液晶装置１００Ａの素子基板１０Ａの構成を示す断面図である。図３５に示すように、変形例の素子基板１０Ａは、第１容量素子１６Ａを構成する第１容量電極１６ａの端部１６ａｚ、第１容量絶縁層１６ｂの端部１６ｂｚ、他方のソースドレイン領域ｓ５の端部ｓ５ｚが、同じ位置に揃って形成されている。更に、端部１６ａｚ，１６ｂｚ，ｓ５ｚが、第２コンタクトホールＣＮＴ７の近傍まで延在して形成されている。
【0150】
これによれば、第１容量素子１６Ａを構成する各層の端部１６ａｚ，１６ｂｚ，ｓ５ｚが揃って第２コンタクトホールＣＮＴ７の近くまで延在して形成されているので、上記実施形態と比較して、より大きい保持容量を得ることができる。なお、端部１６ａｚ，１６ｂｚ，ｓ５ｚを揃えて形成する方法としては、半導体層３０Ｓをパターニングするタイミングで、第１容量絶縁層１６ｂ及び第１容量電極１６ａも同時にエッチングすることによって形成することができる。
【符号の説明】
【0151】
３…走査線、３ａ…中継電極、４…第３容量電極、４ａ…本体部、４ｂ…突出部、４ｘ…第３導電層、６…データ線、７…第２中継層、７ａ…本体部、７ｂ…突出部、８…容量線、８ａ…本体部、８ｂ…突出部、８ｃ…突出部、９…第１中継層、９ａ…本体部、９ｂ…突出部、１０，１０Ａ…素子基板、１０ｓ…基板、１１ａ…第１層間絶縁層、１１ｂ…ゲート絶縁層、１１ｃ…第２層間絶縁層、１２…第３層間絶縁層、１３…第４層間絶縁層、１５…画素電極、１６…容量素子、１６Ａ…第１容量素子、１６ａ…第２半導体層としての第１容量電極、１６ａｚ…端部、１６Ｂ…第２容量素子、１６ｂ…第１容量絶縁層、１６ｂｚ…端部、１６ｃ…第２容量絶縁層、１６ｄ…第３容量電極、１６ｃ１…絶縁層、１６ｙ…第２導電層、１８…配向膜、２０…対向基板、２０ｓ…基板、２１…対向電極、２２…配向膜、２４…見切り部、２５…絶縁層、３０…ＴＦＴ、３０Ｇ…ゲート電極、３０Ｓ…第１半導体層としての半導体層、３０ｓ５…第２容量電極、４０…シール材、５０…液晶層、１００…液晶装置、１００Ａ…液晶装置、１０１…データ線駆動回路、１０２…走査線駆動回路、１０３…検査回路、１０４…外部接続端子、１０６…上下導通部、１０７…配線、１０００…投射型表示装置、１００１…ランプユニット、１０１１，１０１２…ダイクロイックミラー、１１１１，１１１２，１１１３…反射ミラー、１１２０…リレーレンズ系、１１２１，１１２２，１１２３…リレーレンズ、１１３０…ダイクロイックプリズム、１１４０…投射レンズ、１２００…スクリーン。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15A】
【図15B】
【図16】
【図17】
【図18】
【図19A】
【図19B】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】