特許 7586034 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-11

(45)【発行日】2024-11-19

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20241112BHJP

   H01L 21/336 20060101ALI20241112BHJP

   H01L 29/06 20060101ALI20241112BHJP

   H01L 29/12 20060101ALI20241112BHJP

   H01L 29/739 20060101ALI20241112BHJP

   H01L 23/29 20060101ALI20241112BHJP

   H01L 23/31 20060101ALI20241112BHJP

【ＦＩ】

H01L29/78 652N

H01L29/78 652Q

H01L29/78 653A

H01L29/78 658J

H01L29/78 652P

H01L29/06 301G

H01L29/06 301V

H01L29/78 652T

H01L29/06 301M

H01L29/78 658G

H01L29/78 655Z

H01L23/30 R

【請求項の数】 14

(21)【出願番号】P 2021143928

(22)【出願日】2021-09-03

(65)【公開番号】P2023037280

(43)【公開日】2023-03-15

【審査請求日】2023-08-29

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】110001128

【氏名又は名称】弁理士法人ゆうあい特許事務所

(72)【発明者】

【氏名】加藤 信之

(72)【発明者】

【氏名】戸松 裕

【審査官】恩田 和彦

(56)【参考文献】

【文献】国際公開第２０２０／０１２８１０（ＷＯ，Ａ１）

【文献】特開２０１８－０２９１６２（ＪＰ，Ａ）

【文献】特開２０１７－０９２２１２（ＪＰ，Ａ）

【文献】特開２００５－３１７８６０（ＪＰ，Ａ）

【文献】特許第６８８７５４１（ＪＰ，Ｂ１）

【文献】特開２００７－１５８１１３（ＪＰ，Ａ）

【文献】特開２００９－２３１３２１（ＪＰ，Ａ）

【文献】特開２００６－１９６７１０（ＪＰ，Ａ）

【文献】特開平６－１４０５６３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２３／２９

(57)【特許請求の範囲】

【請求項1】

半導体チップ（１０）がモールド樹脂（６０）に封止された半導体装置であって、
一面（２１ａ）を有する支持部材（２０）と、
一面（１００ａ）および他面（１００ｂ）を有すると共に半導体素子が形成された半導体基板（１００）を備え、前記他面側が前記支持部材と対向する状態で前記支持部材上に配置された前記半導体チップと、
前記支持部材および前記半導体チップを封止する前記モールド樹脂と、を備え、
前記半導体チップは、前記半導体素子が形成されるセル領域（１１）および前記セル領域を囲む外周領域（１２）を有し、前記半導体基板の一面側には、前記外周領域に保護膜（１４０）が形成されており、
前記保護膜は、前記半導体基板側と反対側の表面（１４１）の表面粗さが５ｎｍ以上とされていると共に、前記表面に凹凸構造（１５０）が形成され、
前記凹凸構造は、凹部（１４０ａ）を含んでおり、
前記半導体基板の一面には、前記外周領域にストッパ部材（１６０）が形成されていると共に前記ストッパ部材を覆う層間絶縁膜（１１９）が形成されており、
前記層間絶縁膜には、前記ストッパ部材を露出させる開口部（１１９ｂ）が形成され、
前記保護膜は、前記層間絶縁膜を覆う状態で配置され、前記開口部に入り込むことで前記表面に前記凹部が形成されている半導体装置。

【請求項2】

前記半導体素子は、ゲート電極（１１８）を有する構成とされ、
前記ストッパ部材は、前記ゲート電極と同じ材料で構成されている請求項１に記載の半導体装置。

【請求項3】

前記保護膜は、前記表面に前記凹凸構造を構成する凸部（１４０ｂ）が形成されている請求項１または２に記載の半導体装置。

【請求項4】

半導体チップ（１０）がモールド樹脂（６０）に封止された半導体装置であって、
一面（２１ａ）を有する支持部材（２０）と、
一面（１００ａ）および他面（１００ｂ）を有すると共に半導体素子が形成された半導体基板（１００）を備え、前記他面側が前記支持部材と対向する状態で前記支持部材上に配置された前記半導体チップと、
前記支持部材および前記半導体チップを封止する前記モールド樹脂と、を備え、
前記半導体チップは、前記半導体素子が形成されるセル領域（１１）および前記セル領域を囲む外周領域（１２）を有し、前記半導体基板の一面側には、前記外周領域に保護膜（１４０）が形成されており、
前記保護膜は、前記半導体基板側と反対側の表面（１４１）の表面粗さが５ｎｍ以上とされていると共に、前記表面に凹凸構造（１５０）が形成され、
前記凹凸構造は、凸部（１４０ｂ）を含んでいる半導体装置。

【請求項5】

前記半導体基板は、前記一面のうちの前記外周領域に位置する部分に凸部用部材（１７０）が形成され、
前記保護膜は、前記凸部用部材を覆う状態で配置されることで前記表面に前記凸部が形成されている請求項４に記載の半導体装置。

【請求項6】

前記半導体基板のセル領域における一面上には、前記半導体素子と電気的に接続される電極（１２１）が形成され、
前記凸部用部材は、前記電極と同じ材料で構成されている請求項５に記載の半導体装置。

【請求項7】

前記半導体チップは、前記セル領域の前記一面側に前記半導体素子と電気的に接続される電極（１２１）と、前記外周領域に前記半導体素子と電気的に接続され、前記電極よりも面積が小さくされたパッド部（１３）と、を有する構成とされ、
前記凹凸構造は、前記パッド部と前記半導体チップの外縁端部との間に形成されている請求項１ないし６のいずれか１つに記載の半導体装置。

【請求項8】

半導体チップ（１０）がモールド樹脂（６０）に封止された半導体装置であって、
一面（２１ａ）を有する支持部材（２０）と、
一面（１００ａ）および他面（１００ｂ）を有すると共に半導体素子が形成された半導体基板（１００）を備え、前記他面側が前記支持部材と対向する状態で前記支持部材上に配置された前記半導体チップと、
前記支持部材および前記半導体チップを封止する前記モールド樹脂と、を備え、
前記半導体チップは、前記半導体素子が形成されるセル領域（１１）および前記セル領域を囲む外周領域（１２）を有し、前記半導体基板の一面側には、前記外周領域に保護膜（１４０）が形成されており、
前記保護膜は、前記半導体基板側と反対側の表面（１４１）の表面粗さが５ｎｍ以上とされていると共に、前記表面に凹凸構造（１５０）が形成されており、
前記半導体チップは、前記セル領域の前記一面側に前記半導体素子と電気的に接続される電極（１２１）と、前記外周領域に前記半導体素子と電気的に接続され、前記電極よりも面積が小さくされたパッド部（１３）と、を有する構成とされ、
前記凹凸構造は、前記パッド部と前記半導体チップの外縁端部との間に形成されている半導体装置。

【請求項9】

前記保護膜は、前記表面に前記凹凸構造を構成する凹部（１４０ａ）が形成されている請求項４ないし６、８のいずれか１つに記載の半導体装置。

【請求項10】

前記半導体基板は、前記一面のうちの前記外周領域に位置する部分に窪み部（１３１）が形成され、
前記保護膜は、前記窪み部に入り込むことで前記表面に前記凹部が形成されている請求項９に記載の半導体装置。

【請求項11】

前記保護膜は、前記表面と、前記凹凸構造を構成する側面（１４２ａ、１４２ｂ）との成す角度（θ１、θ２）が４５°以上とされている請求項１ないし１０のいずれか１つに記載の半導体装置。

【請求項12】

前記半導体チップは、前記外周領域に、前記セル領域を囲むガードリング（１２４）が形成されており、
前記凹凸構造は、前記ガードリングより前記半導体チップの外縁端部側に形成されている請求項１ないし１１のいずれか１つに記載の半導体装置。

【請求項13】

前記半導体チップは、平面形状が角部を有する形状とされており、
前記凹凸構造は、前記角部と前記セル領域との間に配置されている請求項１ないし６、９ないし１２のいずれか１つに記載の半導体装置。

【請求項14】

前記半導体チップは、前記セル領域の前記一面側に前記半導体素子と電気的に接続される電極（１２１）と、前記外周領域に前記半導体素子と電気的に接続され、前記電極よりも面積が小さくされたパッド部（１３）と、を有する構成とされ、
前記凹凸構造は、前記パッド部を囲むように形成されている請求項１ないし６、９ないし１２のいずれか１つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体チップがモールド樹脂で封止された半導体装置に関するものである。

【背景技術】

【0002】

従来より、半導体チップがモールド樹脂で封止された半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置では、支持部材上に半導体チップが配置されており、これら支持部材および半導体チップを封止するようにモールド樹脂が配置されている。なお、半導体チップは、セル領域およびセル領域を囲む外周領域を有し、セル領域に、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Ttransistorの略）素子等が形成されて構成されている。

【0003】

そして、この半導体装置では、支持部材に溝部が形成されており、モールド樹脂が溝部内に入り込むことによって支持部材からモールド樹脂が剥離することを抑制できるようにしている。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１４－２１６４５９号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、上記のような半導体チップがモールド樹脂で封止されている半導体装置について本発明者らが検討したところ、モールド樹脂が半導体チップの外縁端部からも剥離する可能性があることが確認された。そして、剥離が半導体チップの内縁部側に伸展すると、半導体素子の耐圧が変化したり、半導体チップと接続されるワイヤの断線等が発生する可能性がある。

【0006】

本発明は上記点に鑑み、モールド樹脂と半導体チップとの剥離が半導体チップの内縁部に到達することを抑制できる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

上記目的を達成するための請求項１では、半導体チップ（１０）がモールド樹脂（６０）に封止された半導体装置であって、一面（２１ａ）を有する支持部材（２０）と、一面（１００ａ）および他面（１００ｂ）を有すると共に半導体素子が形成された半導体基板（１００）を備え、他面側が支持部材と対向する状態で支持部材上に配置された半導体チップと、支持部材および半導体チップを封止するモールド樹脂と、を備え、半導体チップは、半導体素子が形成されるセル領域（１１）およびセル領域を囲む外周領域（１２）を有し、半導体基板の一面側には、外周領域に保護膜（１４０）が形成されており、保護膜は、半導体基板側と反対側の表面（１４１）の表面粗さが５ｎｍ以上とされていると共に、表面に凹凸構造（１５０）が形成されている。
また、請求項１は、凹凸構造は、凹部（１４０ａ）を含んでおり、半導体基板の一面には、外周領域にストッパ部材（１６０）が形成されていると共にストッパ部材を覆う層間絶縁膜（１１９）が形成されており、層間絶縁膜には、ストッパ部材を露出させる開口部（１１９ｂ）が形成され、保護膜は、層間絶縁膜を覆う状態で配置され、開口部に入り込むことで表面に凹部が形成されている。
請求項４は、凹凸構造（１５０）は、凸部（１４０ｂ）を含んでいる。
請求項８は、半導体チップは、セル領域の一面側に半導体素子と電気的に接続される電極（１２１）と、外周領域に半導体素子と電気的に接続され、電極よりも面積が小さくされたパッド部（１３）と、を有する構成とされ、凹凸構造は、パッド部と半導体チップの外縁端部との間に形成されている。

【0008】

これによれば、保護膜は、表面の表面粗さが５ｎｍ以上とされている。このため、保護膜とモールド樹脂と密着強度が低下することを抑制でき、モールド樹脂が半導体チップから剥離することを抑制できる。

【0009】

また、保護膜は、表面に凹凸構造が形成されている。このため、モールド樹脂が半導体チップの外縁端部から剥離した場合、当該剥離の伸展方向を凹凸構造によって変化させることができ、剥離を伸展させるための応力を低減できる。このため、剥離が半導体チップの内縁部に到達することを抑制できる。

【0010】

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

【図面の簡単な説明】

【0011】

【図1】第１実施形態における半導体装置の断面図である。

【図2】図１中の半導体チップの平面図である。

【図3】図２中のIII－III線に沿った断面図である。

【図4】保護膜の表面粗さと保護膜の密着強度との関係を示す図である。

【図5A】半導体チップの製造工程を示す断面図である。

【図5B】図５Ａに続く半導体チップの製造工程を示す断面図である。

【図5C】図５Ｂに続く半導体チップの製造工程を示す断面図である。

【図5D】図５Ｃに続く半導体チップの製造工程を示す断面図である。

【図5E】図５Ｄに続く半導体チップの製造工程を示す断面図である。

【図5F】図５Ｅに続く半導体チップの製造工程を示す断面図である。

【図5G】図５Ｆに続く半導体チップの製造工程を示す断面図である。

【図5H】図５Ｇに続く半導体チップの製造工程を示す断面図である。

【図6】第２実施形態における半導体チップの断面図である。

【図7A】第２実施形態における半導体チップの製造工程を示す断面図である。

【図7B】図７Ａに続く半導体チップの製造工程を示す断面図である。

【図7C】図７Ｂに続く半導体チップの製造工程を示す断面図である。

【図7D】図７Ｃに続く半導体チップの製造工程を示す断面図である。

【図7E】図７Ｄに続く半導体チップの製造工程を示す断面図である。

【図7F】図７Ｅに続く半導体チップの製造工程を示す断面図である。

【図7G】図７Ｆに続く半導体チップの製造工程を示す断面図である。

【図7H】図７Ｇに続く半導体チップの製造工程を示す断面図である。

【図8】第３実施形態における半導体チップの断面図である。

【図9A】第３実施形態における半導体チップの製造工程を示す断面図である。

【図9B】図９Ａに続く半導体チップの製造工程を示す断面図である。

【図9C】図９Ｂに続く半導体チップの製造工程を示す断面図である。

【図9D】図９Ｃに続く半導体チップの製造工程を示す断面図である。

【図9E】図９Ｄに続く半導体チップの製造工程を示す断面図である。

【図10】第４実施形態における半導体チップの断面図である。

【図11A】第４実施形態における半導体チップの製造工程を示す断面図である。

【図11B】図１１Ａに続く半導体チップの製造工程を示す断面図である。

【図12】第５実施形態における半導体チップの断面図である。

【図13】第６実施形態における半導体チップの平面図である。

【図14】第７実施形態における半導体チップの平面図である。

【図15】第８実施形態における半導体チップの平面図である。

【図16】第９実施形態における半導体チップの平面図である。

【図17】他の実施形態における半導体装置の断面図である。

【図18】他の実施形態における半導体装置の断面図である。

【発明を実施するための形態】

【0012】

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

【0013】

（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。なお、本実施形態の半導体装置は、例えば、自動車等の車両に搭載され、車両用の各種電子装置を駆動するための装置として適用されると好適である。

【0014】

図１に示されるように、本実施形態の半導体装置は、半導体チップ１０、第１リードフレーム２０、ブロック体３０、第２リードフレーム４０、制御端子部５０等を備えている。また、半導体装置は、これらを一体的に封止するモールド樹脂６０を備えている。なお、本実施形態では、第１リードフレーム２０が支持部材に相当する。

【0015】

半導体チップ１０は、具体的な構成については後述するが、図２に示されるように、セル領域１１および外周領域１２を有する構成とされている。そして、セル領域１１には、図３に示されるように、ゲート電極１１８、ソース電極１２１、ドレイン電極１２３等を有するＭＯＳＦＥＴ素子が形成されている。また、外周領域１２には、図２に示されるように、ゲート電極１１８等と接続されるパッド部１３が形成されている。

【0016】

第１リードフレーム２０は、銅や４２アロイ等の導電性に優れた材料を用いて構成され、搭載部２１および主端子部２２が一体的に形成された形状とされている。そして、第１リードフレーム２０は、搭載部２１の一面２１ａ側にはんだ等の接合部材７１を介して半導体チップ１０が搭載されている。なお、搭載部２１と主端子部２２とは、別体として備えられていてもよい。

【0017】

ブロック体３０は、銅やアルミニウム等の導電性材料で構成された直方体状とされており、半導体チップ１０のソース電極１２１上にはんだ等の接合部材７２を介して配置されている。

【0018】

第２リードフレーム４０は、第１リードフレーム２０と同様に、銅や４２アロイ等の導電性に優れた材料を用いて構成され、搭載部４１および主端子部４２が一体的に形成された形状とされている。そして、第２リードフレーム４０は、搭載部４１の一面４１ａ側がブロック体３０上に配置されたはんだ等の接合部材７３と接続されるように配置されている。なお、搭載部４１と主端子部４２とは、別体として備えられていてもよい。

【0019】

制御端子部５０は、半導体チップ１０の近傍に配置されており、半導体チップ１０に形成されたパッド部１３とワイヤ８０を介して電気的に接続されている。

【0020】

モールド樹脂６０は、エポキシ樹脂等の樹脂材料を用いて構成されている。そして、モールド樹脂６０は、第１リードフレーム２０における搭載部２１の一面２１ａと反対側の他面２１ｂ、第２リードフレーム４０における搭載部４１の一面４１ａと反対側の他面４１ｂが露出するように配置されている。また、モールド樹脂６０は、各主端子部２２、４２および各制御端子部５０の一部が露出するように配置されている。このため、本実施形態の半導体装置は、いわゆる両面放熱構造の半導体装置とされている。なお、モールド樹脂６０は、熱膨張係数を調整するため、シリカ等の図示しない添加物が混入されて構成されていてもよい。

【0021】

以上が本実施形態における半導体装置の基本的な構成である。次に、本実施形態の半導体チップ１０の構成について、図２および図３を参照しつつ具体的に説明する。なお、図３の半導体チップ１０は、図２中のIII－III線に沿った断面図であるが、位置関係を把握し易くするため、接合部材７２およびモールド樹脂６０を部分的に示してある。また、後述する図３と対応する各図においても同様に、位置関係を把握し易くするため、接合部材７２およびモールド樹脂６０を部分的に示してある。

【0022】

半導体チップ１０は、図２に示されるように、角部を有する平面形状とされており、本実施形態では矩形板状とされている。そして、半導体チップ１０のセル領域１１には、図３に示されるように、半導体素子として、トレンチゲート構造のＭＯＳＦＥＴ素子が形成されている。本実施形態の外周領域１２は、ガードリング領域１２ａと、ガードリング領域１２ａよりも内側に配置される繋ぎ領域１２ｂとを有する構成とされている。言い換えると、外周領域１２は、ガードリング領域１２ａと、セル領域１１とガードリング領域１２ａとの間に配置される繋ぎ領域１２ｂとを有する構成とされている。

【0023】

半導体チップ１０は、本実施形態では、半導体基板１００としての炭化珪素（以下では、ＳｉＣともいう）基板を用いて構成されている。但し、半導体基板１００は、ＳｉＣ基板ではなく、シリコン基板や窒化ガリウム基板を用いて構成されていてもよい。

【0024】

本実施形態の半導体基板１００は、ＳｉＣからなる高濃度不純物層を構成するｎ^＋型の基板１１１を有している。なお、この基板１１１は、ＭＯＳＦＥＴ素子におけるドレイン領域を構成するものである。そして、基板１１１上には、基板１１１よりも低不純物濃度のＳｉＣからなるｎ^－型のドリフト層１１２がエピタキシャル成長させられている。ドリフト層１１２上には、ｐ型のベース領域１１３がエピタキシャル成長させられている。なお、本実施形態では、ベース領域１１３がセル領域１１から外周領域１２に渡って形成されている。そして、セル領域１１のベース領域１１３には、表層部にｎ^＋型のソース領域１１４が形成されている。以下、半導体基板１００において、ベース領域１１３側の面を半導体基板１００の一面１００ａとし、基板１１１側の面を半導体基板１００の他面１００ｂとして説明する。

【0025】

基板１１１は、例えば、ｎ型不純物濃度が１．０×１０^１９／ｃｍ^３とされ、表面が（０００１）Ｓｉ面とされている。ドリフト層１１２は、基板１１１よりも低不純物濃度で構成され、例えば、ｎ型不純物濃度が０．５～２．０×１０^１６／ｃｍ^３とされている。

【0026】

ベース領域１１３は、チャネル領域が形成される部分であり、例えば、ｐ型不純物濃度が２．０×１０^１７／ｃｍ^３程度とされ、厚さが３００ｎｍで構成されている。ソース領域１１４は、ドリフト層１１２よりも高不純物濃度とされ、例えば、表層部におけるｎ型不純物濃度が２．５×１０^１８～１．０×１０^１９／ｃｍ^３、厚さが０．５μｍ程度で構成されている。

【0027】

また、セル領域１１には、ベース領域１１３の表層部にｐ型高濃度層によって構成されるコンタクト領域１１５が形成されている。具体的には、このコンタクト領域１１５は、ソース領域１１４を挟んで後述するトレンチ１１６と反対側に形成されている。

【0028】

そして、セル領域１１には、半導体基板１００の一面１００ａ側からベース領域１１３およびソース領域１１４を貫通してドリフト層１１２に達するように、例えば、幅が０．８μｍ、深さが１．０μｍのトレンチ１１６が形成されている。言い換えると、ベース領域１１３およびソース領域１１４は、トレンチ１１６の側面と接するように配置されている。トレンチ１１６は、本実施形態では、図３中の紙面左右方向を幅方向、紙面垂直方向を長手方向、紙面上下方向を深さ方向とし、複数本が平行に等間隔に形成されている。つまり、本実施形態のトレンチ１１６は、ドリフト層１１２とベース領域１１３との積層方向（以下では、単に積層方向ともいう）と交差する方向、詳しくは直交する方向に延設されている。言い換えると、複数のトレンチ１１６は、基板１１１の面方向における一方向に沿って延設されている。そして、トレンチ１１６は、延設方向の先端部で引き回されることで環状構造とされている。なお、トレンチ１１６は、複数本が平行に等間隔で形成されたストライプ状とされていてもよい。

【0029】

トレンチ１１６は、ゲート絶縁膜１１７およびゲート電極１１８によって埋め尽くされている。具体的には、ベース領域１１３のうちのトレンチ１１６の側面に位置している部分を、ＭＯＳＦＥＴ素子の作動時にソース領域１１４とドリフト層１１２との間を繋ぐチャネル領域とすると、チャネル領域を含むトレンチ１１６の内壁面にゲート絶縁膜１１７が形成されている。ゲート絶縁膜１１７は、例えば、熱酸化膜等によって構成されている。そして、ゲート絶縁膜１１７の表面には、ドープドポリシリコンにて構成されたゲート電極１１８が形成されている。

【0030】

なお、ゲート絶縁膜１１７は、トレンチ１１６の内壁面以外の表面にも形成されている。具体的には、ゲート絶縁膜１１７は、半導体基板１００の一面１００ａの一部も覆うように形成されている。より詳しくは、ゲート絶縁膜１１７は、ソース領域１１４の表面の一部も覆うように形成されている。そして、ゲート絶縁膜１１７には、ゲート電極１１８が配置される部分と異なる部分において、コンタクト領域１１５およびソース領域１１４の残部を露出させるコンタクトホール１１７ａが形成されている。

【0031】

また、ゲート絶縁膜１１７は、外周領域１２におけるベース領域１１３の表面等にも形成されており、後述する窪み部１３１の表面にも形成されている。ゲート電極１１８は、外周領域１２の繋ぎ領域１２ｂにおけるゲート絶縁膜１１７の表面上まで延設されている。以上のようにして、本実施形態のトレンチゲート構造が構成されている。

【0032】

そして、半導体基板１００の一面１００ａ上には、ゲート電極１１８やゲート絶縁膜１１７等を覆うように、層間絶縁膜１１９が形成されている。なお、層間絶縁膜１１９は、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成されている。

【0033】

層間絶縁膜１１９には、コンタクトホール１１７ａと連通してソース領域１１４およびコンタクト領域１１５を露出させるコンタクトホール１１９ａが形成されている。また、図３とは別断面において、層間絶縁膜１１９には、ゲート電極１１８のうちの繋ぎ領域１２ｂまで延設された部分を露出させるコンタクトホールも形成されている。

【0034】

なお、層間絶縁膜１１９に形成されたコンタクトホール１１９ａは、ゲート絶縁膜１１７に形成されたコンタクトホール１１７ａと連通するように形成されており、当該コンタクトホール１１７ａと共に１つのコンタクトホールとして機能する。このため、以下では、コンタクトホール１１７ａおよびコンタクトホール１１９ａを纏めてコンタクトホール１２０ともいう。また、コンタクトホール１２０のパターンは、任意であり、例えば複数の正方形のものを配列させたパターン、長方形のライン状のものを配列させたパターン、または、ライン状のものを並べたパターン等が採用される。本実施形態では、コンタクトホール１２０は、トレンチ１１６の長手方向に沿ったライン状とされている。

【0035】

層間絶縁膜１１９上には、コンタクトホール１２０を通じてソース領域１１４およびコンタクト領域１１５と電気的に接続されるソース電極１２１が形成されている。また、層間絶縁膜１１９上には、図３とは別断面において、ゲート電極１１８を露出させるコンタクトホールを通じてゲート電極１１８と電気的に接続されるゲート配線が形成されている。そして、このゲート配線は、適宜引き回され、図２に示すパッド部１３のうちの１つと電気的に接続されている。なお、ソース電極１２１は、セル領域１１の全体に形成されており、面積がパッド部１３よりも十分に大きくされている。

【0036】

ソース電極１２１およびゲート配線は、例えば、Ａｌ－Ｓｉ層等で構成される。但し、ソース電極１２１およびゲート配線を構成する材料は、これに限定されるものではなく、Ａｌのみで構成されたり、Ａｌを主成分とする他の材料で構成されていてもよい。そして、ソース電極１２１は、本実施形態では、セル領域１１と外周領域１２との境界部分まで形成されている。

【0037】

ソース電極１２１上には、外部との接続を図る際のはんだ濡れ性を向上させるためのメッキ層１２２が形成されている。例えば、このメッキ層１２２は、ソース電極１２１側からニッケルメッキ層および金メッキ層が順に積層されて構成される。

【0038】

基板１１１の裏面（すなわち、半導体基板１００の他面１００ｂ）側には、基板１１１と電気的に接続され、第２電極に相当するドレイン電極１２３が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴ素子が構成されている。

【0039】

なお、半導体チップ１０には、詳細な説明はしないが、電流センスや温度センス等も適宜形成されている。そして、これらの各センスは、図１に示す各パッド部１３と適宜電気的に接続される。

【0040】

また、外周領域１２では、半導体基板１００の一面１００ａ側からドリフト層１１２に達する窪み部１３１が形成されている。本実施形態では、窪み部１３１は、繋ぎ領域１２ｂからガードリング領域１２ａに渡って形成されており、トレンチ１１６と同じ深さとされている。また、本実施形態の窪み部１３１は、対向する側面を有するように、一部が窪まされて形成されている。つまり、本実施形態の窪み部１３１は、外周領域１２の内部に形成されており、半導体チップ１０の外縁端部まで達するようには形成されていない。

【0041】

そして、ガードリング領域１２ａでは、窪み部１３１の下方に位置するドリフト層１１２の表層部に、セル領域１１を囲むように、複数本のｐ型のガードリング１２４が備えられている。本実施形態では、ガードリング１２４の上面レイアウトは、積層方向から視たき、四隅が丸められた四角形状や円形状等とされている。

【0042】

なお、本実施形態のガードリング１２４は、例えば、後述するようにイオン注入によって形成される。また、積層方向から視るとは、言い換えると、基板１１１の面方向に対する法線方向から視ることである。また、ガードリング領域１２ａは、図示していないが、必要に応じてガードリング１２４よりも外周にＥＱＲ（Equi Potential Ringの略）構造等が備えられていてもよい。

【0043】

繋ぎ領域１２ｂには、ドリフト層１１２の表層部にｐ型のリサーフ層１２５が形成されている。例えば、リサーフ層１２５は、積層方向から視たとき、セル領域１１の周りを囲みつつ、ガードリング領域１２ａに至るように延設されている。これにより、等電位線をガードリング領域１２ａ側に導くことができ、繋ぎ領域１２ｂ内で電界集中が発生することを抑制できる。したがって、耐圧が低下することを抑制できる。

【0044】

そして、上記のように、ゲート絶縁膜１１７および層間絶縁膜１１９は、外周領域１２まで形成されており、外周領域１２のうちの窪み部１３１が形成されている部分では窪み部１３１の壁面に沿って形成されている。但し、ゲート絶縁膜１１７および層間絶縁膜１１９は、窪み部１３１を埋め込まないように形成されている。

【0045】

また、半導体基板１００の一面１００ａ側には、メッキ層１２２を露出させるように形成された保護膜１４０が形成されている。言い換えると、半導体基板１００の一面１００ａ側には、繋ぎ領域１２ｂおよびガードリング領域１２ａに保護膜１４０が形成されている。なお、保護膜１４０は、ポリイミドや窒化膜等によって構成される。

【0046】

そして、本実施形態の保護膜１４０は、半導体基板１００側と反対側の面を表面１４１とすると、モールド樹脂６０との密着性を向上できるように、表面１４１の表面粗さＲａが５ｎｍ以上とされている。すなわち、図４に示されるように、保護膜１４０は、表面粗さＲａが５ｎｍ未満の範囲では、表面粗さＲａが大きくなるほどモールド樹脂６０との密着強度が高くなる。しかしながら、保護膜１４０は、表面粗さＲａが５ｎｍ以上となるとモールド樹脂６０との密着強度がほぼ変化しない。したがって、保護膜１４０は、表面粗さＲａが５ｎｍ以上とされている。なお、図４は、保護膜１４０をポリイミドで構成した場合の結果を示しているが、保護膜１４０を窒化膜等で構成した場合も同様の結果となる。また、保護膜１４０の表面粗さ１４１は、例えば、ブラスト処理等を行うことによって調整される。

【0047】

そして、保護膜１４０には、半導体基板１００と反対側の表面１４１に凹凸構造１５０が形成されている。本実施形態では、保護膜１４０には、窪み部１３１上に位置する部分に窪み部１３１に応じた凹部１４０ａが形成されることによって凹凸構造１５０が形成されている。また、本実施形態の凹凸構造１５０は、図２に示されるように、セル領域１１およびパッド部１３を囲むように、半導体チップ１０の外縁端部に沿って枠状に形成されている。そして、モールド樹脂６０は、凹部１４０ａ内に入り込むようにして配置される。

【0048】

なお、本実施形態の凹部１４０ａは、窪み部１３１上に保護膜１４０を形成することで形成される。このため、窪み部１３１、窪み部１３１上に形成されるゲート絶縁膜１１７および層間絶縁膜１１９は、保護膜１４０を形成した際に凹部１４０ａが消失することを抑制できるように形成される。例えば、窪み部１３１の相対する側面上に形成される層間絶縁膜１１９の間隔をｄとし、保護膜１４０の厚さをｔとすると、ｄ≧２ｔとなるように、窪み部１３１の大きさ、ゲート絶縁膜１１７および層間絶縁膜１１９の厚さが調整されると好ましい。また、凹部１４０ａは、例えば、深さが１μｍ程度とされる。

【0049】

本実施形態の半導体装置では、半導体チップ１０がこのような構成とされていることにより、半導体チップ１０からモールド樹脂６０が剥離した際、当該剥離が内縁部側に位置するソース電極１２１等に到達することを抑制できる。すなわち、半導体チップ１０からモールド樹脂６０が剥離する場合、この剥離は、保護膜１４０とモールド樹脂６０との界面における外縁端部から発生し易い。そして、この剥離は、保護膜１４０とモールド樹脂６０との界面に沿って伸展し易い。しかしながら、本実施形態の半導体装置では、凹凸構造１５０が形成されているため、剥離が凹凸構造１５０に到達すると、剥離の伸展方向が変化する。このため、剥離の伸展を抑制でき、剥離がソース電極１２１等に到達することを抑制できる。

【0050】

この場合、凹部１４０ａは、表面１４１と当該凹部１４０ａの側面１４２ａとの成す角度θ１が４５°以上とされることが好ましい。すなわち、剥離が外縁端部から凹部１４０ａに到達した場合、剥離に影響する応力は、伸展方向に沿ってそのまま進む方向への応力と、保護膜１４０とモールド樹脂６０との界面に沿った方向への応力に分散される。このため、成す角度θ１を４５°以上とすることにより、剥離の伸展方向に沿って進む方向の応力より、保護膜１４０とモールド樹脂６０との界面に沿った方向の応力を大きくし易くなる。したがって、剥離に影響する半分以上の応力の伝搬方向を変化させ易くなり、剥離がソース電極１２１等に到達することをさらに抑制できる。

【0051】

以上が本実施形態における半導体チップ１０および半導体装置の構成である。次に、上記半導体チップ１０の製造方法について、図５Ａ～図５Ｈを参照しつつ説明する。

【0052】

まず、図５Ａに示されるように、基板１１１上にドリフト層１１２およびベース領域１１３を形成して半導体基板１００を構成する。なお、ドリフト層１１２およびベース領域１１３は、例えば、基板１１１の表面側にエピタキシャル成長等をすることによって形成される。

【0053】

次に、図５Ｂに示されるように、半導体基板１００の一面１００ａ側に図示しないマスクを配置してイオン注入等を行うことにより、ソース領域１１４およびコンタクト領域１１５を順に形成する。

【0054】

続いて、図５Ｃに示されるように、半導体基板１００の一面１００ａ側に図示しないマスクを配置して異方性エッチング等を行うことにより、トレンチ１１６および窪み部１３１を形成する。本実施形態では、このようにトレンチ１１６および窪み部１３１を同じ工程で形成するため、トレンチ１１６と窪み部１３１とが同じ深さとなる。但し、トレンチ１１６と窪み部１３１とを別工程で形成し、トレンチ１１６と窪み部１３１との深さが異なるようにしてもよい。

【0055】

その後、図５Ｄに示されるように、熱酸化等により、トレンチ１１６の壁面、半導体基板１００の一面１００ａ、および窪み部１３１の壁面にゲート絶縁膜１１７を形成する。そして、ＣＶＤ（chemical vapor depositionの略）法やパターニング等を行って上記ゲート電極１１８を形成する。なお、ゲート電極１１８は、上記のように、繋ぎ領域１２ｂまで延設される。

【0056】

次に、図５Ｅに示されるように、半導体基板１００の一面１００ａ側に図示しないマスクを配置してイオン注入等を行うことにより、ガードリング１２４およびリサーフ層１２５を形成する。

【0057】

その後、図５Ｆに示されるように、ＣＶＤ法等によって層間絶縁膜１１９を形成する。そして、層間絶縁膜１１９上に図示しないマスクを配置して異方性エッチング等を行うことにより、コンタクトホール１２０を形成する。そして、図５Ｇに示されるように、ＣＶＤ法やパターニング等によってソース電極１２１を形成する。

【0058】

続いて、図５Ｈに示されるように、ＣＶＤ法やパターニング等によって保護膜１４０を形成する。この際、保護膜１４０を窪み部１３１上に形成するため、保護膜１４０には、表面１４１に窪み部１３１に起因した凹部１４０ａが形成され、凹部１４０ａによる凹凸構造１５０が形成される。なお、凹部１４０ａは、上記のように表面１４１と側面１４２ａとの成す角度θ１が４５°以上となるように形成されることが好ましい。すなわち、保護膜１４０を成膜する際の条件や、凹部１４０ａの形状、ゲート絶縁膜１１７や層間絶縁膜１１９の厚さ等は、成す角度θ１が４５°以上となるように調整されることが好ましい。

【0059】

その後は特に図示しないが、半導体基板１００の他面１００ｂ側にドレイン電極１２３等を形成することにより、上記半導体チップ１０が製造される。

【0060】

以上説明した本実施形態によれば、保護膜１４０は、表面１４１の表面粗さが５ｎｍ以上とされている。このため、保護膜１４０とモールド樹脂６０と密着強度が低下することを抑制でき、モールド樹脂６０が半導体チップ１０から剥離することを抑制できる。

【0061】

また、保護膜１４０は、表面１４１に凹凸構造１５０が形成されている。このため、モールド樹脂６０が半導体チップ１０の保護膜１４０における外縁端部から剥離した場合、当該剥離の伸展方向を凹凸構造１５０によって変化させることができ、剥離を伸展させるための応力を低減できる。このため、剥離が半導体チップ１０の内縁部まで伸展することを抑制できる。そして、このように剥離が半導体チップ１０の内縁部に到達することを抑制しているため、半導体基板１００としてヤング率の高いＳｉＣ基板等を用いることもでき、半導体基板１００の選択性の向上も図ることができる。

【0062】

（１）本実施形態では、半導体基板１００の窪み部１３１を形成することで保護膜１４０の表面に凹部１４０ａが形成されるようにしている。このため、容易な方法で保護膜１４０の表面１４１に凹部１４０ａを形成することができる。

【0063】

（２）上記のような半導体装置では、モールド樹脂６０が半導体チップ１０から剥離する場合には、モールド樹脂６０が半導体チップ１０の外縁端部から剥離し易い。このため、本実施形態のように、凹凸構造１５０をセル領域１１およびパッド部１３を囲むように形成することにより、凹凸構造１５０は、剥離の起点と、ソース電極１２１やパッド部１３との間に形成される。したがって、凹凸構造１５０によって剥離がソース電極１２１やパッド部１３に到達することを効果的に抑制できる。

【0064】

（２）本実施形態では、凹部１４０ａは、表面１４１と側面１４２ａとの成す角度θ１が４５°以上とされている。これにより、剥離の伸展方向（すなわち、半導体基板１００の面方向）に沿って進む方向の応力より、保護膜１４０とモールド樹脂６０との界面に沿った方向の応力を大きくし易くなる。したがって、剥離が半導体チップ１０の内縁部側に到達することをさらに抑制できる。

【0065】

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、凹部１４０ａの構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

【0066】

本実施形態の半導体チップ１０は、図６に示されるように、半導体基板１００に窪み部１３１およびリサーフ層１２５が形成されていない。そして、ガードリング１２４は、半導体基板１００の一面１００ａ側から形成されている。

【0067】

また、半導体チップ１０には、ガードリング１２４よりも外縁部側において、半導体基板１００の一面１００ａ上に形成されたゲート絶縁膜１１７上にストッパ配線１６０が形成されている。なお、本実施形態のストッパ配線１６０は、他の電極等と電気的に接続されておらず、浮遊電位とされている。つまり、本実施形態のストッパ配線１６０は、ダミー配線で構成されている。また、本実施形態のストッパ配線１６０は、ゲート電極１１８と同じ材料を用いて構成されている。そして、本実施形態では、ストッパ配線１６０がストッパ部材に相当する。

【0068】

そして、層間絶縁膜１１９は、ストッパ配線１６０を覆う部分に、ストッパ配線１６０の一部を露出させる開口部１１９ｂが形成されている。なお、本実施形態の開口部１１９ｂは、後述するように、コンタクトホール１２０と同時に形成される。

【0069】

保護膜１４０は、上記のように層間絶縁膜１１９上に配置されている。そして、保護膜１４０は、層間絶縁膜１１９の開口部１１９ｂを埋め込むように配置されており、表面１４１側に開口部１１９ｂに依存した凹部１４０ａが形成されている。

【0070】

なお、本実施形態では、開口部１１９ｂがガードリング１２４よりも外縁部側に形成されるため、凹部１４０ａもガードリング１２４よりも外縁端部側に形成される。このため、凹凸構造１５０は、ガードリング１２４を四隅が丸められた形状としている場合、積層方向において、丸められることでガードリング１２４が配置されていない部分を含んで配置されるようにすることが好ましい。これにより、半導体チップ１０が大型化することを抑制できる。

【0071】

以上が本実施形態における半導体チップ１０の構成である。次に、上記半導体チップ１０の製造方法について、図７Ａ～図７Ｈを参照しつつ説明する。

【0072】

本実施形態では、図７Ａに示されるように、ドリフト層１１２を有する半導体基板１００を用意する。そして、図７Ｂに示されるように、図示しないマスクを配置してイオン注入等を行うことにより、ベース領域１１３、ソース領域１１４、コンタクト領域１１５、ガードリング１２４を順に形成する。

【0073】

続いて、図７Ｃに示されるように、上記図５Ｃの工程と同様の工程を行ってトレンチ１１６を形成する。但し、本実施形態では、窪み部１３１は形成しない。

【0074】

次に、図７Ｄおよび図７Ｅに示されるように、上記図５Ｄの工程と同様の工程を行ってゲート絶縁膜１１７およびゲート電極１１８を順に形成する。なお、本実施形態では、図７Ｅに示されるように、ゲート電極１１８をパターニングして形成する際、ストッパ配線１６０を同時に形成する。このため、本実施形態のストッパ配線１６０は、ゲート電極１１８と同じ材料で構成される。

【0075】

そして、図７Ｆに示されるように、上記図５Ｆの工程と同様の工程を行って層間絶縁膜１１９を形成すると共に層間絶縁膜１１９にコンタクトホール１２０を形成する。また、本実施形態では、ストッパ配線１６０を露出させる開口部１１９ｂも同時に形成する。この際、開口部１１９ｂを露出させる際のエッチングによって半導体基板１００がエッチングされることをストッパ配線１６０によって抑制できる。つまり、本実施形態のストッパ配線１６０は、エッチングストッパとしても機能する。

【0076】

次に、図７Ｇに示されるように、上記図５Ｇの工程と同様の工程を行ってソース電極１２１を形成する。その後は、図７Ｈに示されるように、上記図５Ｈの工程と同様の工程を行って保護膜１４０を形成する。この際、保護膜１４０を開口部１１９ｂ上に形成するため、保護膜１４０には、表面１４１に開口部１１９ｂに起因した凹部１４０ａが形成される。

【0077】

その後は特に図示しないが、半導体基板１００の他面１００ｂ側にドレイン電極１２３等を形成することにより、上記半導体チップ１０が製造される。

【0078】

以上説明した本実施形態によれば、保護膜１４０は表面粗さが５ｎｍ以上とされていると共に表面１４１に凹凸構造１５０が形成されているため、上記第１実施形態と同様の効果を得ることができる。

【0079】

（１）本実施形態では、層間絶縁膜１１９に開口部１１９ｂを形成することによって保護膜１４０の表面に凹部１４０ａが形成されるようにしている。このように保護膜１４０の表面１４１に凹部１４０ａを形成するようにしても、容易な方法で保護膜１４０の表面１４１に凹部１４０ａを形成することができる。また、本実施形態では、開口部１１９ｂから露出するようにストッパ配線１６０が形成されている。このため、層間絶縁膜１１９に開口部１１９ｂを形成した際、半導体基板１００がエッチングされることを抑制できる。なお、ストッパ配線１６０は、ゲート電極１１８と異なる材料を用いて構成されていてもよく、絶縁性の材料を用いて構成されていてもよい。

【0080】

（２）本実施形態では、ストッパ配線１６０は、ゲート電極１１８と同じ材料で構成され、ゲート電極１１８を形成する際に同時に形成される。そして、層間絶縁膜１１９の開口部１１９ｂは、コンタクトホール１２０を形成する際に同時に形成される。このため、製造工程が増加することを抑制しつつ、保護膜１４０の表面１４１に凹部１４０ａを形成することができる。

【0081】

（３）本実施形態では、凹凸構造１５０は、ガードリング１２４よりも外縁部側に形成されている。このため、モールド樹脂６０が半導体チップ１０の外縁端部から剥離した際、早期に剥離の伸展を抑制することができる。

【0082】

（第３実施形態）
第３実施形態について説明する。本実施形態は、第２実施形態に対し、凹部１４０ａの構成を変更したものである。その他に関しては、第２実施形態と同様であるため、ここでは説明を省略する。

【0083】

本実施形態の半導体チップ１０は、図８に示されるように、保護膜１４０の表面１４１に凹部１４０ａが形成されているが、層間絶縁膜１１９に開口部１１９ｂは形成されていない。また、上記第２実施形態におけるストッパ配線１６０も配置されていない。

【0084】

以上が本実施形態における半導体チップ１０の構成である。次に、上記半導体チップ１０の製造方法について、図９Ａ～図９Ｅを参照しつつ説明する。

【0085】

本実施形態では、上記図７Ａ～図７Ｃの工程を行った後、図９Ａに示されるように、上記図５Ｄの工程と同様の工程を行ってゲート絶縁膜１１７およびゲート電極１１８を形成する。但し、本実施形態では、ストッパ配線１６０を形成しないようにゲート電極１１８を形成する。

【0086】

次に、図９Ｂに示されるように、上記図７Ｆの工程と同様の工程を行って層間絶縁膜１１９を形成すると共に層間絶縁膜１１９にコンタクトホール１２０を形成する。続いて、図９Ｃに示されるように、上記図７Ｇの工程と同様の工程を行ってソース電極１２１を形成する。

【0087】

そして、図９Ｄに示されるように、上記図７Ｈの工程と同様の工程を行って保護膜１４０を形成する。なお、本実施形態では、開口部１１９ｂが形成されていないため、図９Ｄの工程を行った後は、表面１４１が略平坦化されている。

【0088】

次に、図９Ｅに示されるように、図示しないフォトレジストをマスクとして保護膜１４０をエッチングすることにより、保護膜１４０に凹部１４０ａを形成する。その後は特に図示しないが、半導体基板１００の他面１００ｂ側にドレイン電極１２３等を形成することにより、上記半導体チップ１０が製造される。

【0089】

以上説明した本実施形態によれば、保護膜１４０は表面粗さが５ｎｍ以上とされていると共に表面１４１に凹凸構造１５０が形成されているため、上記第１実施形態と同様の効果を得ることができる。

【0090】

（１）本実施形態では、保護膜１４０の表面にエッチングによって凹部１４０ａを形成している。このため、凹部１４０ａの形状を調整し易くでき、表面１４１と側面１４２ａとの成す角度θ１の詳細な調整を行い易くできる。

【0091】

（第４実施形態）
第４実施形態について説明する。本実施形態は、第３実施形態に対し、保護膜１４０の表面１４１に凸部を形成したものである。その他に関しては、第３実施形態と同様であるため、ここでは説明を省略する。

【0092】

本実施形態の半導体チップ１０では、図１０に示されるように、ガードリング１２４よりも外縁部側において、層間絶縁膜１１９上に凸部用配線１７０が形成されている。なお、凸部用配線１７０は、他の電極等とは電気的に接続されておらず、浮遊電位とされている。つまり、本実施形態の凸部用配線１７０は、ダミー配線で構成されている。また、本実施形態の凸部用配線１７０は、ソース電極１２１と同じ材料を用いて構成されている。そして、本実施形態では、凸部用配線１７０が凸部用部材に相当している。

【0093】

保護膜１４０は、上記のように層間絶縁膜１１９上に配置され、凸部用配線１７０も覆うように配置されている。このため、保護膜１４０には、表面１４１側に凸部用配線１７０に起因した凸部１４０ｂが形成される。なお、凸部１４０ｂは、上記第１実施形態と同様に、凸部１４０ｂの側面１４２ｂと表面１４１との成す角度θ２が４５°以上となることが好ましい。また、本実施形態では、凸部１４０ｂによって凹凸構造１５０が構成される。

【0094】

以上が本実施形態における半導体チップ１０の構成である。次に、上記半導体チップ１０の製造方法について、図１１Ａ、図１１Ｂを参照しつつ説明する。

【0095】

本実施形態では、上記図９Ａおよび上記図９Ｂの工程を行った後、図１１Ａに示されるように、図９Ｃと同様の工程を行ってソース電極１２１を形成する。なお、本実施形態では、図１１Ａに示されるように、ソース電極１２１をパターニングして形成する際、凸部用配線１７０が残るようにする。このため、本実施形態の凸部用配線１７０は、ソース電極１２１と同じ材料で構成される。

【0096】

次に、図１１Ｂに示されるように、上記図９Ｄの工程と同様の工程を行って保護膜１４０を形成する。この際、保護膜１４０を凸部用配線１７０上に形成するため、保護膜１４０には、表面１４１に凸部用配線１７０に起因した凸部１４０ｂが形成される。その後は特に図示しないが、半導体基板１００の他面１００ｂ側にドレイン電極１２３等を形成することにより、上記半導体チップ１０が製造される。

【0097】

以上説明した本実施形態によれば、保護膜１４０は表面粗さが５ｎｍ以上とされていると共に表面１４１に凹凸構造１５０が形成されているため、上記第１実施形態と同様の効果を得ることができる。なお、本実施形態では、剥離は、凸部１４０ｂによって応力方向が変化させられる。

【0098】

（１）本実施形態では、層間絶縁膜１１９上に凸部用配線１７０を形成することによって保護膜１４０の表面に凸部１４０ｂが形成されるようにしている。このように保護膜１４０の表面に凸部１４０ｂを形成するようにしても、容易な方法で保護膜１４０の表面１４１に凸部１４０ｂを形成することができる。

【0099】

（２）本実施形態では、凸部用配線１７０は、ソース電極１２１と同じ材料で構成され、ソース電極１２１を形成する際に同時に形成される。このため、製造工程が増加することを抑制しつつ、保護膜１４０の表面１４１に凸部１４０ｂを形成することができる。

【0100】

（第４実施形態の変形例）
上記第４実施形態の変形例について説明する。上記第４実施形態において、凸部用配線１７０は、ソース電極１２１と同じ材料で構成されていなくてもよく、他の配線と同じ材料で構成されるようにしてもよい。例えば、凸部用配線１７０は、ＥＱＲ構造を備える場合には、ＥＱＲ構造を構成する配線と同じ材料で構成されていてもよい。また、凸部用配線１７０（すなわち、凸部用部材）は、各配線と異なる材料で形成されていてもよく、絶縁性の材料で構成されていてもよい。

【0101】

（第５実施形態）
第５実施形態について説明する。本実施形態は、第４実施形態に対し、凸部１４０ｂの構成を変更したものである。その他に関しては、第４実施形態と同様であるため、ここでは説明を省略する。

【0102】

本実施形態の半導体チップ１０では、図１２に示されるように、保護膜１４０の表面１４１に凸部１４０ｂが形成されているが、凸部用配線１７０は形成されていない。なお、本実施形態の凸部１４０ｂは、保護膜１４０の表面に突起部１８０が配置されることで構成される。

【0103】

例えば、この突起部１８０は、保護膜１４０を形成した後、ディスペンサや３Ｄプリンタ等によって凸形状となるように材料を塗布して硬化することで形成される。また、突起部１８０は、保護膜１４０と同じ材料で構成されていてもよいし、別の材料で構成されていてもよい。

【0104】

以上説明した本実施形態によれば、保護膜１４０は表面粗さが５ｎｍ以上とされていると共に表面１４１に凹凸構造１５０が形成されているため、上記第４実施形態と同様の効果を得ることができる。

【0105】

（第６実施形態）
第６実施形態について説明する。本実施形態は、第１実施形態に対し、凹凸構造１５０の形成場所を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

【0106】

本実施形態の半導体チップ１０では、図１３に示されるように、凹凸構造１５０は、複数に分離されており、半導体チップ１０の各角部の近傍に形成されている。具体的には、凹凸構造１５０は、外周領域１２において、半導体チップ１０の角部とセル領域１１およびパッド部１３との間に配置されている。

【0107】

なお、本実施形態の凹凸構造１５０の形成場所は、上記第２～第５実施形態に適用することも可能である。そして、ガードリング１２４を四隅が丸められた形状とする場合には、凹凸構造１５０は、積層方向において、丸められることでガードリング１２４が配置されない部分を含んで配置されるようにすることが好ましい。これにより、半導体チップ１０が大型化することを抑制できる。

【0108】

以上説明した本実施形態によれば、保護膜１４０は表面粗さが５ｎｍ以上とされていると共に表面１４１に凹凸構造１５０が形成されているため、上記第１実施形態と同様の効果を得ることができる。

【0109】

（１）上記のような半導体装置では、モールド樹脂６０が半導体チップ１０から剥離する場合、モールド樹脂６０が半導体チップ１０の外縁端部から剥離し易いが、モールド樹脂６０は特に半導体チップ１０の角部から剥離し易い。このため、本実施形態のように、凹凸構造１５０を半導体チップ１０の角部とセル領域１１およびパッド部１３との間に配置することにより、凹凸構造１５０によって剥離がソース電極１２１およびパッド部１３に到達することを効果的に抑制できる。

【0110】

（第７実施形態）
第７実施形態について説明する。本実施形態は、第１実施形態に対し、凹凸構造１５０の形成場所を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

【0111】

まず、上記のような半導体チップ１０では、ソース電極１２１がパッド部１３よりも十分に平面積が大きくされている。このため、モールド樹脂６０が半導体チップ１０から剥離し、剥離がパッド部１３に到達した場合には、剥離がソース電極１２１に到達した場合よりも影響が大きくなる。

【0112】

したがって、本実施形態の半導体チップ１０では、図１３に示されるように、凹凸構造１５０が各パッド部１３を囲むように形成されている。

【0113】

以上説明した本実施形態によれば、保護膜１４０は表面粗さが５ｎｍ以上とされていると共に表面１４１に凹凸構造１５０が形成されているため、上記第１実施形態と同様の効果を得ることができる。

【0114】

（１）本実施形態では、凹凸構造１５０がパッド部１３を囲むように形成されている。このため、少なくとも剥離の影響が大きいパッド部１３に剥離が到達することを抑制できる。また、パッド部１３の周囲は、ワイヤボンディング装置の制約等によってスペースが広くされるため、このスペースに凹凸構造１５０を配置することで半導体チップ１０が大型化することを抑制できる。

【0115】

（第８実施形態）
第８実施形態について説明する。本実施形態は、第７実施形態に対し、凹凸構造１５０の形成場所を変更したものである。その他に関しては、第７実施形態と同様であるため、ここでは説明を省略する。

【0116】

まず、上記のような半導体チップ１０では、パッド部１３とセル領域１１とを繋ぐ配線が形成されるが、当該配線によってパッド部１３を囲むように凹凸構造１５０を形成し難くなる場合がある。このため、本実施形態の半導体チップ１０では、図１５に示されるように、凹凸構造１５０は、パッド部１３を完全に囲むのではなく、パッド部１３を略囲むように形成されている。本実施形態では、凹凸構造１５０は、パッド部１３のうちのセル領域１１側の部分を閉塞しないように略Ｕ字状に形成されている。言い換えると、凹凸構造１５０は、パッド部１３とセル領域１１とを結ぶ仮想線と交差しないように形成されている。但し、上記のようにモールド樹脂６０が剥離する際には、半導体チップ１０の角部から剥離が発生し易いため、凹凸構造１５０は、少なくともパッド部１３と半導体チップ１０との角部との間に形成されることが好ましい。

【0117】

以上説明した本実施形態によれば、保護膜１４０は表面粗さが５ｎｍ以上とされていると共に表面１４１に凹凸構造１５０が形成されているため、上記第１実施形態と同様の効果を得ることができる。

【0118】

（１）本実施形態のように、パッド部１３が完全に凹凸構造１５０に囲まれないようにしても、凹凸構造１５０によって剥離がパッド部１３に到達することを抑制できるため、上記第７実施形態と同様の効果を得ることができる。また、パッド部１３が完全に凹凸構造１５０に囲まれないようにすることにより、囲まれていない部分を通じて接続配線を配置し易くなり、設計の自由度の向上を図ることができる。

【0119】

（第９実施形態）
第９実施形態について説明する。本実施形態は、第８実施形態に対し、凹凸構造１５０の形成場所を変更したものである。その他に関しては、第８実施形態と同様であるため、ここでは説明を省略する。

【0120】

本実施形態の半導体チップ１０では、図１６に示されるように、凹凸構造１５０は、パッド部１３と半導体チップ１０の外縁端部との間に配置されている。

【0121】

以上説明した本実施形態によれば、保護膜１４０は表面粗さが５ｎｍ以上とされていると共に表面１４１に凹凸構造１５０が形成されているため、上記第１実施形態と同様の効果を得ることができる。

【0122】

（１）本実施形態のように、パッド部１３と半導体チップ１０の外縁端部との間に凹凸構造１５０を形成するようにしても、凹凸構造１５０によって剥離がパッド部１３に到達することを抑制できるため、上記第８実施形態と同様の効果を得ることができる。

【0123】

（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

【0124】

例えば、上記各実施形態において、半導体チップ１０に形成される半導体素子は適宜変更可能である。具体的には、半導体素子は、ｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴとされていてもよい。さらに、半導体素子は、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴが形成された構成とされていてもよい。ＩＧＢＴの場合、上記第１実施形態におけるｎ^＋型の基板１１１をｐ^＋型のコレクタ層に変更する以外は、上記第１実施形態で説明したＭＯＳＦＥＴと同様である。さらに、ゲート構造は、トレンチゲート構造ではなく、プレーナゲート構造とされていてもよい。

【0125】

さらに、上記各実施形態において、凹凸構造１５０は、半導体チップ１０上の制約がない部分では、半導体チップ１０の外縁端部に達するように形成されていてもよい。例えば、上記第１実施形態では、保護膜１４０の表面１４１に形成される凹部１４０ａは、半導体チップ１０の外縁端部に達するように形成され、対向する側面を有さない構成とされていてもよい。

【0126】

また、上記各実施形態では、第１リードフレーム２０および第２リードフレーム４０を備え、第１リードフレーム２０の他面２１ｂおよび第２リードフレーム４０の他面４１ｂがモールド樹脂６０から露出する半導体装置を例に挙げて説明した。しかしながら、半導体装置の構成は、これに限定されるものではない。例えば、半導体装置は、半導体チップ１０のドレイン電極１２３側からのみ放熱する片面放熱構造としてもよい。片面放熱構造とする場合、図１７に示されるように、第２リードフレーム４０の代わりに接続端子部９１を半導体チップ１０の近傍に配置し、ソース電極１２１がワイヤ８１を介して接続端子部９１と接続されるようにしてもよい。また、図１８に示されるように、ソース電極１２１上に接合部材７２を介して引出端子部９２を配置し、引出端子部９２の一部がモールド樹脂６０から露出するようにしてもよい。また、特に図示しないが、半導体装置は、モールド樹脂６０が第１リードフレーム２０の他面２１ｂおよび第２リードフレーム４０の他面４１ｂを覆うように配置された構成とされていてもよい。

【0127】

そして、上記各実施形態を適宜組み合わせることもできる。例えば、上記第１実施形態において、上記第２～第５実施形態のように、凹凸構造１５０は、積層方向から視たとき、ガードリング１２４よりも外縁部側に形成されるようにしてもよい。また、上記第２～第５実施形態において、上記第１実施形態のように、ガードリング１２４上に凹凸構造１５０が形成されるようにしてもよい。そして、保護膜１４０には、上記第１～第３実施形態の凹部１４０ａの少なくとも１つと、上記第４、第５実施形態の凸部１４０ｂの少なくとも１つが備えられるようにしてもよい。つまり、保護膜１４０に形成される凹凸構造１５０は、複数の異なる凹部１４０ａや凸部１４０ｂを含んで構成されていてもよい。そして、上記第６～上記９実施形態の凹凸構造１５０の形成場所は、上記第１～第５実施形態に対して適宜適用可能である。

【符号の説明】

【0128】

１０ 半導体チップ
１１ セル領域
１２ 外周領域
２０ 第１リードフレーム（支持部材）
１００ａ 一面
１００ｂ 他面
１４０ 保護膜
１４１ 表面
１５０ 凹凸構造

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図5F】

【図5G】

【図5H】

【図6】

【図7A】

【図7B】

【図7C】

【図7D】

【図7E】

【図7F】

【図7G】

【図7H】

【図8】

【図9A】

【図9B】

【図9C】

【図9D】

【図9E】

【図10】

【図11A】

【図11B】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】