(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-11-11
(45)【発行日】2024-11-19
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H02M 1/08 20060101AFI20241112BHJP
H03K 19/00 20060101ALI20241112BHJP
【ＦＩ】
H02M1/08 C
H03K19/00 210
【請求項の数】
4
(21)【出願番号】P 2021180384
(22)【出願日】2021-11-04
(65)【公開番号】P2023068926
(43)【公開日】2023-05-18
【審査請求日】2023-11-06
(73)【特許権者】
【識別番号】000006013
【氏名又は名称】三菱電機株式会社
(74)【代理人】
【識別番号】110003199
【氏名又は名称】弁理士法人高田・高橋国際特許事務所
(72)【発明者】
【氏名】羽生 洋
(72)【発明者】
【氏名】山本 晃央
【審査官】尾家 英樹
(56)【参考文献】
【文献】米国特許出願公開第２０２１／０１８４５７６（ＵＳ，Ａ１）
【文献】特開２０１１－１７２３０９（ＪＰ，Ａ）
【文献】特開２０１７－２０８８７８（ＪＰ，Ａ）
【文献】特開２０１１－２２３７０５（ＪＰ，Ａ）
【文献】実開昭６３－０００５４１（ＪＰ，Ｕ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｍ １／００－ １／４４
(57)【特許請求の範囲】
【請求項1】
ハーフブリッジを構成するように接続されたＰ側スイッチング素子及びＮ側スイッチング素子をそれぞれ駆動するＮ側駆動回路及びＰ側駆動回路と、前記Ｐ側スイッチング素子の電源電圧から前記Ｎ側駆動回路の電源電圧を生成するＮ側電源生成回路と、
前記Ｐ側スイッチング素子の電源電圧より高い電圧を生成するトランスと、
前記トランスが生成した電圧から前記Ｐ側駆動回路の電源電圧を生成するＰ側電源生成回路とを備えることを特徴とする半導体装置。
【請求項2】
ハーフブリッジを構成するように接続されたＰ側スイッチング素子及びＮ側スイッチング素子をそれぞれ駆動するＮ側駆動回路及びＰ側駆動回路と、
前記Ｐ側スイッチング素子の電源電圧から前記Ｎ側駆動回路の電源電圧を生成するＮ側電源生成回路と、
前記Ｐ側スイッチング素子の電源電圧から前記Ｐ側駆動回路の電源電圧を生成するＰ側電源生成回路とを備え、
初期立ち上がり時に、前記Ｎ側駆動回路が前記Ｎ側スイッチング素子をオンにした後、前記Ｐ側電源生成回路が前記Ｐ側駆動回路の電源電圧を生成することを特徴とする半導体装置。
【請求項3】
前記Ｎ側電源生成回路は、トランスを用いずに定電流回路を用いて前記Ｎ側駆動回路の電源電圧を生成することを特徴とする請求項１又は２に記載の半導体装置。
【請求項4】
前記Ｎ側駆動回路と前記Ｎ側電源生成回路は集積化されていることを特徴とする請求項１～３の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、スイッチング素子を駆動する駆動回路の電源電圧を生成する半導体装置に関する。
【背景技術】
【0002】
インバータではＩＧＢＴなどのスイッチング素子を駆動する駆動回路が使用される。従来の半導体装置では、トランスによりＮ側駆動回路の電源電圧を生成し、ブートストラップ回路によりＰ側駆動回路の電源電圧を生成していた（例えば、特許文献１（第１図）参照）。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１３－１９１９８９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
従来の半導体装置では、トランスとブートストラップダイオードが必要であるため、基板への実装面積が大きくなり、コストが増加するという問題があった。
【0005】
本開示は、上述のような課題を解決するためになされたもので、その目的は実装面積を小さくし、コストを低減することができる半導体装置を得るものである。
【課題を解決するための手段】
【0006】
本開示に係る半導体装置は、ハーフブリッジを構成するように接続されたＰ側スイッチング素子及びＮ側スイッチング素子をそれぞれ駆動するＮ側駆動回路及びＰ側駆動回路と、前記Ｐ側スイッチング素子の電源電圧から前記Ｎ側駆動回路の電源電圧を生成するＮ側電源生成回路と、前記Ｐ側スイッチング素子の電源電圧より高い電圧を生成するトランスと、前記トランスが生成した電圧から前記Ｐ側駆動回路の電源電圧を生成するＰ側電源生成回路とを備えることを特徴とする。
【発明の効果】
【0007】
本開示では、電源生成回路が、Ｐ側スイッチング素子の電源電圧からＮ側駆動回路の電源電圧を生成する。従って、面積の大きなトランスを用いずにＮ側駆動回路の電源電圧を生成することができるため、実装面積を小さくし、コストを低減することができる。
【図面の簡単な説明】
【0008】
【図1】実施の形態１に係る半導体装置を示す図である。
【図2】電源生成回路の構成例を示す図である。
【図3】実施の形態２に係る半導体装置を示す図である。
【図4】実施の形態３に係る半導体装置を示す図である。
【図5】実施の形態３に係る半導体装置の各部の電圧のタイムチャートである。
【図6】実施の形態４に係る半導体装置を示す図である。
【図7】実施の形態４に係る半導体装置の変形例１を示す図である。
【図8】実施の形態４に係る半導体装置の変形例２を示す図である。
【発明を実施するための形態】
【0009】
実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【0010】
実施の形態１．
図１は、実施の形態１に係る半導体装置を示す図である。この半導体装置は三相インバータである。Ｐ側スイッチング素子ＳＰ１，ＳＰ２，ＳＰ３とＮ側スイッチング素子ＳＮ１，ＳＮ２，ＳＮ３がハーフブリッジを構成するように接続されている。即ち、Ｐ側スイッチング素子ＳＰ１のコレクタがＰ端子に接続され、Ｐ側スイッチング素子ＳＰ１のエミッタとＮ側スイッチング素子ＳＮ１のコレクタが互いに接続され、Ｎ側スイッチング素子ＳＮ１のエミッタがＧＮＤに接続されている。他のスイッチング素子も同様に接続されている。Ｐ側スイッチング素子ＳＰ１，ＳＰ２，ＳＰ３及びＮ側スイッチング素子ＳＮ１，ＳＮ２，ＳＮ３は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であるが、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの他のパワー半導体素子でもよい。なお、「Ｐ側」はハーフブリッジのハイサイドを意味し、「Ｎ側」はハーフブリッジのローサイドを意味する。
図１は、実施の形態１に係る半導体装置を示す図である。この半導体装置は三相インバータである。Ｐ側スイッチング素子ＳＰ１，ＳＰ２，ＳＰ３とＮ側スイッチング素子ＳＮ１，ＳＮ２，ＳＮ３がハーフブリッジを構成するように接続されている。即ち、Ｐ側スイッチング素子ＳＰ１のコレクタがＰ端子に接続され、Ｐ側スイッチング素子ＳＰ１のエミッタとＮ側スイッチング素子ＳＮ１のコレクタが互いに接続され、Ｎ側スイッチング素子ＳＮ１のエミッタがＧＮＤに接続されている。他のスイッチング素子も同様に接続されている。Ｐ側スイッチング素子ＳＰ１，ＳＰ２，ＳＰ３及びＮ側スイッチング素子ＳＮ１，ＳＮ２，ＳＮ３は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であるが、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの他のパワー半導体素子でもよい。なお、「Ｐ側」はハーフブリッジのハイサイドを意味し、「Ｎ側」はハーフブリッジのローサイドを意味する。
【0011】
Ｐ側駆動回路ＤＣＰ１，ＤＣＰ２，ＤＣＰ３がそれぞれＰ側スイッチング素子ＳＰ１，ＳＰ２，ＳＰ３を駆動する。Ｎ側駆動回路ＤＣＮ１，ＤＣＮ２，ＤＣＮ３がそれぞれＮ側スイッチング素子ＳＮ１，ＳＮ２，ＳＮ３を駆動する。メモリコントロールユニット (Memory Control Unit)１がフォトカプラ２を介してそれぞれＰ側駆動回路ＤＣＰ１，ＤＣＰ２，ＤＣＰ３及びＮ側駆動回路ＤＣＮ１，ＤＣＮ２，ＤＣＮ３に制御信号を送る。Ｐ端子に印加されるＰ電圧がＰ側スイッチング素子ＳＰ１，ＳＰ２，ＳＰ３の電源電圧である。
【0012】
Ｐ側スイッチング素子ＳＰ１，ＳＰ２，ＳＰ３のゲート駆動のためにはＰ電圧より高い電圧が必要となるため、Ｐ電圧からＰ側駆動回路ＤＣＰ１，ＤＣＰ２，ＤＣＰ３の電源電圧を生成することはできない。そこで、電源ＩＣ３がトランス４によりＰ側駆動回路ＤＣＰ１，ＤＣＰ２，ＤＣＰ３の電源電圧をそれぞれ生成する。Ｐ側駆動回路ＤＣＰ１の電源電圧はＰ側スイッチング素子ＳＰ１のエミッタ電圧ＶＳ１を基準とした電圧ＶＢ１－ＶＳ１である。同様に、Ｐ側駆動回路ＤＣＰ２の電源電圧は電圧ＶＢ２－ＶＳ２であり、Ｐ側駆動回路ＤＣＰ３の電源電圧は電圧ＶＢ３－ＶＳ３である。
【0013】
Ｎ側電源生成回路ＰＧＮ１，ＰＧＮ２，ＰＧＮ３が、トランスを用いずに、それぞれＰ電圧からＮ側駆動回路ＤＣＮ１，ＤＣＮ２，ＤＣＮ３の電源電圧を生成する。Ｎ側駆動回路ＤＣＮ１とＮ側電源生成回路ＰＧＮ１は、同一チップ又は同一パッケージのＮ側ゲートドライバＧＤＮ１内に集積化されている。同様に、Ｎ側駆動回路ＤＣＮ２とＮ側電源生成回路ＰＧＮ２はＮ側ゲートドライバＧＤＮ２内に集積化され、Ｎ側駆動回路ＤＣＮ３とＮ側電源生成回路ＰＧＮ３はＮ側ゲートドライバＧＤＮ３内に集積化されている。Ｎ側ゲートドライバＧＤＮ１，ＧＤＮ２，ＧＤＮ３は集積回路である。Ｐ側ゲートドライバＧＤＰ１，ＧＤＰ２，ＧＤＰ３内には電源生成回路は設けられておらず、それぞれＰ側駆動回路ＤＣＰ１，ＤＣＰ２，ＤＣＰ３が設けられている。
【0014】
Ｐ側スイッチング素子ＳＰ１，ＳＰ２，ＳＰ３、Ｎ側スイッチング素子ＳＮ１，ＳＮ２，ＳＮ３、Ｐ側ゲートドライバＧＤＰ１，ＧＤＰ２，ＧＤＰ３、Ｎ側ゲートドライバＧＤＮ１，ＧＤＮ２，ＧＤＮ３、ＭＣＵ１、電源ＩＣ３、トランス４などは基板上に実装されている。
【0015】
図２は、電源生成回路の構成例を示す図である。この電源生成回路はＮ側電源生成回路ＰＧＮ１，ＰＧＮ２，ＰＧＮ３に対応する。Ｐ端子と接地点の間に抵抗Ｒ１，Ｒ２が直列に接続されている。高耐圧ＮＭＯＳ５のゲートが抵抗Ｒ１，Ｒ２の接続点に接続され、ドレインがＰ端子に接続され、ソースが定電流回路６に接続されている。定電流回路６はＶｃｃ端子に電流を出力する。Ｖｃｃ端子は電源生成回路の出力端子である。Ｖｃｃモニタ回路７はＶｃｃ端子の電圧値をモニタして定電流回路６のオン・オフを制御する。ゲートドライバの発熱を緩和するため、高耐圧ＮＭＯＳ５はゲートドライバに内蔵せず外付けにしてもよい。
【0016】
Ｐ電圧が印加されると、高耐圧ＮＭＯＳ５のゲートに電圧が印可され、高耐圧ＮＭＯＳ５がオンする。これによりＰ端子から高耐圧ＮＭＯＳ５のドレイン、ソースへと電流が流れる。この電流が定電流回路６を介してＶｃｃ端子に流れ込む。Ｖｃｃ端子が所望電圧まで上昇するとＶｃｃモニタ回路７は定電流回路６をオフする。これにより、Ｖｃｃ端子の電圧が所望電圧を超えて上昇するのを抑制する。Ｖｃｃ端子の電圧が下がってくると、Ｖｃｃモニタ回路７は定電流回路６をオンする。このようにＮ側電源生成回路ＰＧＮ１，ＰＧＮ２，ＰＧＮ３は、トランスを用いずに定電流回路６を用いて、Ｐ電圧からＮ側駆動回路ＤＣＮ１，ＤＣＮ２，ＤＣＮ３の電源電圧を生成する。
【0017】
以上説明したように、本実施の形態では、Ｎ側電源生成回路ＰＧＮ１，ＰＧＮ２，ＰＧＮ３がＰ電圧からＮ側駆動回路ＤＣＮ１，ＤＣＮ２，ＤＣＮ３の電源電圧を生成する。このため、面積の大きなトランスを用いずに、Ｎ側駆動回路ＤＣＮ１，ＤＣＮ２，ＤＣＮ３の電源電圧を生成することができる。この結果、トランス４による電源生成の数を６から３に減らすことができる。従って、実装面積を小さくし、コストを低減することができる。また、Ｎ側駆動回路ＤＣＮ１，ＤＣＮ２，ＤＣＮ３とＮ側電源生成回路ＰＧＮ１，ＰＧＮ２，ＰＧＮ３はそれぞれ同一チップ又は同一パッケージに集積化できるため、小型化に有利である。なお、Ｐ側ゲートドライバＧＤＰ１，ＧＤＰ２，ＧＤＰ３内のＮ側電源生成回路ＰＧＮ１，ＰＧＮ２，ＰＧＮ３は各Ｐ側ゲートドライバＧＤＰ１，ＧＤＰ２，ＧＤＰ３に接続されるフォトカプラ２の電源電圧を生成することもできる。
【0018】
実施の形態２．
図３は、実施の形態２に係る半導体装置を示す図である。実施の形態１ではＰ側駆動回路ＤＣＰ１，ＤＣＰ２，ＤＣＰ３の電源電圧をそれぞれトランス４で生成していた。これに対して、本実施の形態では、Ｐ側電源生成回路ＰＧＰ１，ＰＧＰ２，ＰＧＰ３が、それぞれＰ側ゲートドライバＧＤＰ１，ＧＤＰ２，ＧＤＰ３内に設けられている。Ｐ側電源生成回路ＰＧＰ１，ＰＧＰ２，ＰＧＰ３は、図２に示した構成を有し、トランスを用いずに定電流回路６を用いて、それぞれＰ側駆動回路ＤＣＰ１，ＤＣＰ２，ＤＣＰ３の電源電圧を生成する。Ｐ側駆動回路ＤＣＰ１とＰ側電源生成回路ＰＧＰ１は、同一チップ又は同一パッケージのＰ側ゲートドライバＧＤＰ１内に集積化されている。同様に、Ｐ側駆動回路ＤＣＰ２とＰ側電源生成回路ＰＧＰ２はＰ側ゲートドライバＧＤＰ２内に集積化され、Ｐ側駆動回路ＤＣＰ３とＰ側電源生成回路ＰＧＰ３はＰ側ゲートドライバＧＤＰ３内に集積化されている。
図３は、実施の形態２に係る半導体装置を示す図である。実施の形態１ではＰ側駆動回路ＤＣＰ１，ＤＣＰ２，ＤＣＰ３の電源電圧をそれぞれトランス４で生成していた。これに対して、本実施の形態では、Ｐ側電源生成回路ＰＧＰ１，ＰＧＰ２，ＰＧＰ３が、それぞれＰ側ゲートドライバＧＤＰ１，ＧＤＰ２，ＧＤＰ３内に設けられている。Ｐ側電源生成回路ＰＧＰ１，ＰＧＰ２，ＰＧＰ３は、図２に示した構成を有し、トランスを用いずに定電流回路６を用いて、それぞれＰ側駆動回路ＤＣＰ１，ＤＣＰ２，ＤＣＰ３の電源電圧を生成する。Ｐ側駆動回路ＤＣＰ１とＰ側電源生成回路ＰＧＰ１は、同一チップ又は同一パッケージのＰ側ゲートドライバＧＤＰ１内に集積化されている。同様に、Ｐ側駆動回路ＤＣＰ２とＰ側電源生成回路ＰＧＰ２はＰ側ゲートドライバＧＤＰ２内に集積化され、Ｐ側駆動回路ＤＣＰ３とＰ側電源生成回路ＰＧＰ３はＰ側ゲートドライバＧＤＰ３内に集積化されている。
【0019】
Ｐ側駆動回路ＤＣＰ１，ＤＣＰ２，ＤＣＰ３は、Ｐ側スイッチング素子ＳＰ１，ＳＰ２，ＳＰ３のゲート駆動のために、Ｐ電圧より高い電源電圧が必要である。そこで、電源ＩＣ３がトランス４によりＰ電圧より高いＰ′電圧を生成する。Ｐ側電源生成回路ＰＧＰ１，ＰＧＰ２，ＰＧＰ３は、それぞれＰ′電圧からＰ側駆動回路ＤＣＰ１，ＤＣＰ２，ＤＣＰ３の電源電圧を生成する。これにより、トランス４による電源生成の数は、実施の形態１では３つであるが、本実施の形態では１つに減らすことができる。よって、実施の形態１よりも実装面積を小さくし、コストを低減することができる。
【0020】
実施の形態３．
図４は、実施の形態３に係る半導体装置を示す図である。本実施の形態では、Ｐ側ゲートドライバＧＤＰ１，ＧＤＰ２，ＧＤＰ３内にＰ側電源生成回路ＰＧＰ１，ＰＧＰ２，ＰＧＰ３がそれぞれ設けられている。Ｐ側電源生成回路ＰＧＰ１，ＰＧＰ２，ＰＧＰ３は、Ｐ電圧からＰ側駆動回路ＤＣＰ１，ＤＣＰ２，ＤＣＰ３の電源電圧を生成する。
図４は、実施の形態３に係る半導体装置を示す図である。本実施の形態では、Ｐ側ゲートドライバＧＤＰ１，ＧＤＰ２，ＧＤＰ３内にＰ側電源生成回路ＰＧＰ１，ＰＧＰ２，ＰＧＰ３がそれぞれ設けられている。Ｐ側電源生成回路ＰＧＰ１，ＰＧＰ２，ＰＧＰ３は、Ｐ電圧からＰ側駆動回路ＤＣＰ１，ＤＣＰ２，ＤＣＰ３の電源電圧を生成する。
【0021】
図５は、実施の形態３に係る半導体装置の各部の電圧のタイムチャートである。ＰはＰ端子の電圧、Ｖｃｃ１はＮ側駆動回路ＤＣＮ１の電源電圧、ＬＯ１はＮ側駆動回路ＤＣＮ１の出力電圧、ＶＳ１はＰ側スイッチング素子ＳＰ１のエミッタ電圧、ＶＢ１－ＶＳ１はＰ側駆動回路ＤＣＰ１の電源電圧である。
【0022】
例えばＰ－ＧＮＤ＝６００Ｖ、ＶＳ１－ＧＮＤ＝６００Ｖの場合に、ＶＢ１－ＶＳ１＝１５Ｖを生成すると、ＶＢ１－ＧＮＤ＝６１５Ｖとなる。従って、Ｐ＜ＶＢ１となり、Ｐ電圧からＰ側駆動回路ＤＣＰ１の電源電圧ＶＢ１－ＶＳ１を生成することができない。
【0023】
そこで、本実施の形態では、半導体装置の初期立ち上がり時に、Ｎ側駆動回路ＤＣＮ１が出力電圧ＬＯ１をハイにしてＮ側スイッチング素子ＳＮ１をオンにした後、Ｐ側電源生成回路ＰＧＰ１がそれぞれＰ側駆動回路ＤＣＰ１の電源電圧ＶＢ１－ＶＳ１を生成する。
【0024】
Ｎ側スイッチング素子ＳＮ１をオンするとＶＳ１－ＧＮＤ＝０Ｖになる。従って、ＶＢ１－ＧＮＤ＝１５Ｖとなるので、Ｐ＞ＶＢ１となる。よって、Ｐ側電源生成回路ＰＧＰ１がＰ電圧からそれぞれＰ側駆動回路ＤＣＰ１の電源電圧ＶＢ１－ＶＳ１を生成することができる。Ｐ側駆動回路ＤＣＰ２，ＤＣＰ３の電源電圧ＶＢ２－ＶＳ２，ＶＢ３－ＶＳ３も同様の方法で生成される。
【0025】
これにより、トランスによる電源生成が不要になるため、実施の形態１よりも実装面積を小さくし、コストを低減することができる。なお、初期立ち上がり時にＰ側駆動回路ＤＣＰ１，ＤＣＰ２，ＤＣＰ３の電源電圧ＶＢ１－ＶＳ１，ＶＢ２－ＶＳ２，ＶＢ３－ＶＳ３を生成することができれば、その後は本来のスイッチング素子のオン・オフ動作に支障なく動作させることができる。
【0026】
実施の形態４．
図６は、実施の形態４に係る半導体装置を示す図である。実施の形態１と同様に、Ｎ側電源生成回路ＰＧＮ１，ＰＧＮ２，ＰＧＮ３が、それぞれＮ側ゲートドライバＧＤＮ１，ＧＤＮ２，ＧＤＮ３に設けられ、それぞれＰ電圧からＮ側駆動回路ＤＣＮ１，ＤＣＮ２，ＤＣＮ３の電源電圧を生成する。実施の形態１ではＰ側駆動回路ＤＣＰ１，ＤＣＰ２，ＤＣＰ３の電源をトランス４により生成していたが、本実施の形態ではブートストラップ回路ＢＳ１，ＢＳ２，ＢＳ３がそれぞれＮ側電源生成回路ＰＧＮ１，ＰＧＮ２，ＰＧＮ３の出力電圧を昇圧してＰ側駆動回路ＤＣＰ１，ＤＣＰ２，ＤＣＰ３の電源電圧を生成する。ブートストラップ回路ＢＳ１は、ブートストラップダイオードＤ１とブートストラップコンデンサＣ１を有する。ブートストラップダイオードＤ１のアノードはＮ側電源生成回路ＰＧＮ１の出力端子に接続され、カソードはＰ側駆動回路ＤＣＰ１の電源端子に接続されている。ブートストラップコンデンサＣ１の一端はＰ側スイッチング素子ＳＰ１のエミッタに接続され、他端はＰ側駆動回路ＤＣＰ１の電源端子に接続されている。同様に、ブートストラップ回路ＢＳ２は、ブートストラップダイオードＤ２とブートストラップコンデンサＣ２を有し、ブートストラップ回路ＢＳ３は、ブートストラップダイオードＤ３とブートストラップコンデンサＣ３を有する。
図６は、実施の形態４に係る半導体装置を示す図である。実施の形態１と同様に、Ｎ側電源生成回路ＰＧＮ１，ＰＧＮ２，ＰＧＮ３が、それぞれＮ側ゲートドライバＧＤＮ１，ＧＤＮ２，ＧＤＮ３に設けられ、それぞれＰ電圧からＮ側駆動回路ＤＣＮ１，ＤＣＮ２，ＤＣＮ３の電源電圧を生成する。実施の形態１ではＰ側駆動回路ＤＣＰ１，ＤＣＰ２，ＤＣＰ３の電源をトランス４により生成していたが、本実施の形態ではブートストラップ回路ＢＳ１，ＢＳ２，ＢＳ３がそれぞれＮ側電源生成回路ＰＧＮ１，ＰＧＮ２，ＰＧＮ３の出力電圧を昇圧してＰ側駆動回路ＤＣＰ１，ＤＣＰ２，ＤＣＰ３の電源電圧を生成する。ブートストラップ回路ＢＳ１は、ブートストラップダイオードＤ１とブートストラップコンデンサＣ１を有する。ブートストラップダイオードＤ１のアノードはＮ側電源生成回路ＰＧＮ１の出力端子に接続され、カソードはＰ側駆動回路ＤＣＰ１の電源端子に接続されている。ブートストラップコンデンサＣ１の一端はＰ側スイッチング素子ＳＰ１のエミッタに接続され、他端はＰ側駆動回路ＤＣＰ１の電源端子に接続されている。同様に、ブートストラップ回路ＢＳ２は、ブートストラップダイオードＤ２とブートストラップコンデンサＣ２を有し、ブートストラップ回路ＢＳ３は、ブートストラップダイオードＤ３とブートストラップコンデンサＣ３を有する。
【0027】
本実施の形態では、Ｎ側電源生成回路ＰＧＮ１，ＰＧＮ２，ＰＧＮ３がＰ電圧からＮ側駆動回路ＤＣＮ１，ＤＣＮ２，ＤＣＮ３の電源電圧を生成する。従って、Ｎ側駆動回路ＤＣＮ１，ＤＣＮ２，ＤＣＮ３の電源電圧を生成するためのトランスを省略することができる。また、ブートストラップ回路ＢＳ１，ＢＳ２，ＢＳ３がそれぞれＮ側電源生成回路ＰＧＮ１，ＰＧＮ２，ＰＧＮ３の出力電圧を昇圧してＰ側駆動回路ＤＣＰ１，ＤＣＰ２，ＤＣＰ３の電源電圧を生成する。従って、実施の形態１のトランス４を省略することができる。ブートストラップ回路ＢＳ１，ＢＳ２，ＢＳ３の実装面積はトランス４の実装面積よりも小さい。よって、実施の形態１よりも実装面積を小さくし、コストを低減することができる。
【0028】
図７は、実施の形態４に係る半導体装置の変形例１を示す図である。Ｐ側駆動回路ＤＣＰ１とＮ側駆動回路ＤＣＮ１は１つのチップに形成されてゲートドライバＧＤ１を構成する。ここで、Ｐ側駆動回路ＤＣＰ１とＮ側駆動回路ＤＣＮ１が別のチップに形成されている場合、各駆動回路に、電源からＩＣ内部電圧を生成する低圧内部電源、電源の電圧低下を検知してゲート駆動動作を遮断する電源電圧低下保護回路などが必要となる。これに対してＰ側駆動回路ＤＣＰ１とＮ側駆動回路ＤＣＮ１を１つのチップ構成とすることで低圧内部電源、電源電圧低下保護回路などを共通化することができ、トータルチップコストを低減することができる。同様に、Ｐ側駆動回路ＤＣＰ２とＮ側駆動回路ＤＣＮ２はゲートドライバＧＤ２を構成し、Ｐ側駆動回路ＤＣＰ３とＮ側駆動回路ＤＣＮ３はゲートドライバＧＤ３を構成する。ゲートドライバＧＤ１，ＧＤ２，ＧＤ３はＨＶＩＣ（High Voltage IC）である。
【0029】
図８は、実施の形態４に係る半導体装置の変形例２を示す図である。ブートストラップダイオードＤ１，Ｄ２，Ｄ３がそれぞれゲートドライバＧＤ１，ＧＤ２，ＧＤ３に内蔵されている。これにより更に基板面積を縮小できる。
【0030】
なお、Ｐ側スイッチング素子ＳＰ１，ＳＰ２，ＳＰ３及びＮ側スイッチング素子ＳＮ１，ＳＮ２，ＳＮ３は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体チップは、耐電圧性及び許容電流密度が高いため、小型化できる。この小型化された半導体チップを用いることで、この半導体チップを組み込んだ半導体装置も小型化・高集積化できる。また、半導体チップの耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体装置を更に小型化できる。また、半導体チップの電力損失が低く高効率であるため、半導体装置を高効率化できる。
【符号の説明】
【0031】
４ トランス、ＢＳ１，ＢＳ２，ＢＳ３ ブートストラップ回路、Ｄ１，Ｄ２，Ｄ３ ブートストラップダイオード、ＤＣＮ１，ＤＣＮ２，ＤＣＮ３ Ｎ側駆動回路、ＤＣＰ１，ＤＣＰ２，ＤＣＰ３ Ｐ側駆動回路、ＧＤ１，ＧＤ２，ＧＤ３ ゲートドライバ、ＧＤＮ１，ＧＤＮ２，ＧＤＮ３ Ｎ側ゲートドライバ、ＧＤＰ１，ＧＤＰ２，ＧＤＰ３ Ｐ側ゲートドライバ、ＰＧＮ１，ＰＧＮ２，ＰＧＮ３ Ｎ側電源生成回路、ＰＧＰ１，ＰＧＰ２，ＰＧＰ３ Ｐ側電源生成回路、ＳＮ１，ＳＮ２，ＳＮ３ Ｎ側スイッチング素子、ＳＰ１，ＳＰ２，ＳＰ３ Ｐ側スイッチング素子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】