▶ インターナショナル・ビジネス・マシーンズ・コーポレーションの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-11-11
(45)【発行日】2024-11-19
(54)【発明の名称】ＭＲＡＭ用の大粒銅相互接続ライン
(51)【国際特許分類】
H01L 21/768 20060101AFI20241112BHJP
H01L 29/82 20060101ALI20241112BHJP
H10N 50/10 20230101ALI20241112BHJP
H10B 61/00 20230101ALI20241112BHJP
【ＦＩ】
H01L21/90 A
H01L29/82 Z
H10N50/10 Z
H10B61/00
【請求項の数】
14
(21)【出願番号】P 2022544275
(86)(22)【出願日】2021-01-05
(65)【公表番号】
(43)【公表日】2023-03-23
(86)【国際出願番号】 IB2021050037
(87)【国際公開番号】W WO2021152403
(87)【国際公開日】2021-08-05
【審査請求日】2023-06-22
(31)【優先権主張番号】16/773,939
(32)【優先日】2020-01-27
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】レズニチェク、アレクサンダー
(72)【発明者】
【氏名】グルシェンコフ、オレグ
(72)【発明者】
【氏名】スレフリア、ヤシル
(72)【発明者】
【氏名】シル、デビカ
【審査官】早川 朋一
(56)【参考文献】
【文献】特表２０１２－５２７１２９（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１８／０３６６６４０（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１５／０３７１９９９（ＵＳ，Ａ１）
【文献】特表２００５－５３２６７５（ＪＰ，Ａ）
【文献】国際公開第２０１０／０６４７３２（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３２０５－２１／３２１５
Ｈ０１Ｌ ２１／７６８
Ｈ０１Ｌ ２３／５２
Ｈ０１Ｌ ２３／５２２－２３／５３２
Ｈ０１Ｌ ２９／８２
Ｈ１０Ｂ ６１／００
Ｈ１０Ｎ ５０／００－５０／８５
(57)【特許請求の範囲】
【請求項1】
電子構造体用の大粒銅ビットラインを形成する方法であって、電子デバイスを含むデバイスウェハと、
前記デバイスウェハの上にあり、その中にボトム電極を含み、前記ボトム電極が前記電子デバイスに電気的に接続されているメタライズ層と、
前記メタライズ層の上の、側壁を有する垂直ピラーであって、各々が磁気トンネル接合及びトップ電極を含む、前記垂直ピラーと、
を含むＭＲＡＭ構造体を得ることと、
銅ワイヤサイズ効果を示す銅ビットラインを前記トップ電極の上に形成することであって、前記銅ビットラインが、４０ナノメートル以下の幅、３０００平方ナノメートル以下の断面積、及び、前記銅ビットラインの幅と比べて小さいサイズの銅粒を有する、形成することと、
前記銅ビットラインをレーザアニールすることであって、それによって前記銅ビットラインを溶融させることと、
前記レーザアニール後の冷却期間中に前記銅ビットラインを再結晶化させることであって、それによって、前記銅ビットラインの中に前記銅ビットラインの幅と比べて大きな粒を形成し、前記トップ電極の上に形成された前記銅ビットラインの前記銅ワイヤサイズ効果を低減することと、
を含む、方法。
【請求項2】
前記銅ビットラインを再結晶化させることによって形成される前記大きな粒は、前記垂直ピラーに対して垂直方向に整列し、主として前記垂直ピラー間の複数の空間の上にある粒界を含み、さらに、前記垂直ピラーが前記銅ビットラインに沿って６０ナノメートル以上のピッチを有する、請求項１に記載の方法。
【請求項3】
前記銅ビットラインを再結晶化させた後、前記大きな粒は０．０６μｍより大きい平均粒径を有し、さらに前記銅ビットラインを再結晶化させることは、前記銅ワイヤサイズ効果を半減又はそれ以上低減させることを含む、請求項１に記載の方法。
【請求項4】
前記ＭＲＡＭ構造体は、前記垂直ピラーの各々の間に誘電体層をさらに含み、前記大きな粒は、主として前記誘電体層の上に延在する粒界を含む、請求項３に記載の方法。
【請求項5】
前記レーザアニールすることが、０．０５から３Ｊ／ｃｍ２のレーザアニール密度で行われる、請求項４に記載の方法。
【請求項6】
各磁気トンネル接合のトンネル磁気抵抗効果が、前記銅ビットラインを再結晶化させることの前及び後で実質的に同じである、請求項５に記載の方法。
【請求項7】
前記ＭＲＡＭ構造体は、液体銅に不混和性の、前記トップ電極及び前記誘電体層の上に延在する金属ライナをさらに含み、さらに、前記銅ビットラインを前記金属ライナの直接上に形成する、請求項５に記載の方法。
【請求項8】
前記垂直ピラーは、前記銅ビットラインに沿って少なくとも６０ナノメートルのピッチを有する、請求項１に記載の方法。
【請求項9】
前記銅ビットラインをレーザアニールすることは、複数の連続した銅溶融アニールを含む、請求項８に記載の方法。
【請求項10】
磁気抵抗効果ランダムアクセスメモリ構造体であって、側壁を有する複数の垂直ピラーであって、前記複数の垂直ピラーの各々が磁気トンネル接合及びトップ電極を含み、前記複数の垂直ピラーが６０ナノメートル以上のピラーピッチを有する、複数の垂直ピラーと、
複数の空間であって、前記複数の空間の各々が、隣接する垂直ピラーの前記側壁の対向する対の間にそれぞれ存在する、複数の空間と、
前記複数の空間の各々を充填する誘電体層と、
前記トップ電極の各々の上方にあってこれと電気的に接続する銅ビットラインであって、前記銅ビットラインは、４０ナノメートル以下のライン幅と、前記ライン幅の２倍より大きい粒径及び０．０６μｍ以上の平均粒径を有する粒とを有し、前記ピラーピッチが前記銅ビットラインに沿ったものである、銅ビットラインと、
を含む、磁気抵抗効果ランダムアクセスメモリ構造体。
【請求項11】
前記銅ビットラインの前記粒は、前記垂直ピラーに対して垂直方向に整列し、前記粒は、主として前記複数の空間の上に位置する粒界を含む、請求項１０に記載の磁気抵抗効果ランダムアクセスメモリ構造体。
【請求項12】
液体銅に不混和性の材料を含む金属ライナをさらに含み、前記金属ライナは、前記トップ電極に直接接触し、前記誘電体層の上に延在する、請求項１０に記載の磁気抵抗効果ランダムアクセスメモリ構造体。
【請求項13】
前記銅ビットラインが３，０００ｎｍ２未満の断面積を有する、請求項１２に記載の磁気抵抗効果ランダムアクセスメモリ構造体。
【請求項14】
前記垂直ピラーは、１つ又は複数のＭＲＡＭセルを含み、前記１つ又は複数のＭＲＡＭセルの各々が０．０１μｍ２以下の面積を有する、請求項１２に記載の磁気抵抗効果ランダムアクセスメモリ構造体。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に電気、電子及びコンピュータ技術に関し、より詳細には、磁気トンネル接合（ＭＴＪ）メモリデバイスのアレイ用の銅相互接続ラインに関する。
【背景技術】
【0002】
磁気トンネル接合スタックは、不揮発性メモリデバイスや磁場センサなど、さまざまな電子用途での使用に適している。磁気ランダムアクセスメモリ（ＭＲＡＭ）は、例えばフラッシュメモリよりも高速な動作速度をもたらすことができる。ＭＲＡＭデバイスは、用途によっては、動的ランダムアクセスメモリ（ＤＲＡＭ）デバイスを置き換えることができる場合もある。
【0003】
磁気トンネル接合は、２つの磁性層と、磁性層間に配置されたトンネル障壁層とを含む。磁性層は、それぞれ「基準層」と「フリー層」として特徴付けることができ、トンネル障壁は薄いトンネル酸化物層とすることができる。接合の一方の層の磁化方向は固定されているので、それが基準層としての役割を果たす。フリー層の磁化は、電気入力によって決定することができる。ＭＴＪは、デジタルメモリ用途の場合には２つの安定した抵抗状態を含み、ニューロモルフィック用途の場合には複数の状態を含む。基準層からフリー層への電荷の流れが、エネルギー障壁に打ち勝つことによって、ＭＴＪの状態間を切り替える。
【0004】
シリコンベースのデバイスは、通常、電界効果トランジスタ（ＦＥＴ）又は他の構造を含むデバイス（フロントエンドオブライン／ＦＥＯＬ）層の上方に、複数の相互接続メタライゼーション層を含む。ＦＥＯＬ処理は、半導体の導電性を操作するための高温ステップを含む。ミドルオブライン（ＭＯＬ）処理は、電界効果トランジスタ（ＦＥＴ）、抵抗器、ダイオード、及びキャパシタなどの論理回路コンポーネントのための金属コンタクトの製造に通常用いられるステップを含む。ＭＯＬプロセスは、電気コンタクト用の半導体－金属化合物（シリサイド、ゲルマノシリサイド）を形成するための中間温度ステップを含む。バックエンドオブライン（ＢＥＯＬ）処理は、ＦＥＯＬプロセスで形成されたデバイスを接続して電気回路を形成するための金属相互接続ワイヤの形成を伴う。相互接続ワイヤを含む金属ラインは、ＦＥＯＬ層の上に順次堆積され（例えば、Ｍ１、Ｍ２、Ｍ３など）、導電体で充填されるトレンチ及びビアを含む誘電体層を含む。トレンチ開口部は、従来、例えば、既知のダマシン又はデュアルダマシン技術を使用して誘電体層内に形成される。Ｍ２及びＭ３ラインは、Ｍ１ラインよりも広いピッチを有していてもよい。各金属ライン内の相互接続ワイヤは、他の金属ライン内の相互接続ワイヤ及びＦＥＯＬ層内のデバイスに電気的に接続される。ＢＥＯＬ処理は、金属ワイヤを形成するため、及び、温度の影響を受けやすいＦＥＯＬ及びＭＯＬ構造を保持するための低温ステップを含む。メモリ及びニューロモルフィック用途のＢＥＯＬ層には、高密度のＭＴＪ構造（ＭＲＡＭビット）が形成される。低温ＢＥＯＬプロセスは、磁性層とトンネル層の両方が後処理中の過剰の温度処理の影響を非常に受けやすい繊細なＭＴＪデバイスを保持する。これらの高密度ＭＴＪメモリセルは、アクセスのための細い金属ラインを必要とする。細いワイヤは、ＭＴＪメモリセルの上及び下に延在する。アクセス速度、及び単一のメモリバンク又はアレイの最大サイズは、細いワイヤの抵抗に依存し、ワイヤ抵抗が低いほどアクセス速度は速くなり、より大きい単一アレイが得られる。
【0005】
銅は導電性に優れているため、ワイヤ抵抗を低減するためにダマシン銅ワイヤが選択される。しかしながら、銅ワイヤが横方向及び縦方向に４０ｎｍよりも細くなると、相互接続サイズ効果（interconnect size effect）又は銅ワイヤサイズ効果として知られる銅ワイヤ抵抗の非線形化が生じる。サイズ効果の背後にある物理的機構は、ワイヤの粒界及び界面からの電子拡散散乱である。銅の平均粒径はワイヤの寸法に応じて小さくなり、典型的にはワイヤ幅と同程度になる。相互接続サイズ効果は、細い銅ワイヤで低抵抗を実現す際の支配的な制約となる。
【発明の概要】
【0006】
不揮発性メモリデバイスのＭＴＪスタックの磁気特性に大きな影響を与えることなく、ＭＲＡＭ用の大粒銅相互接続ラインが形成される。
【0007】
電子構造体用の大粒銅ビットラインを形成する方法は、電子デバイスを含むデバイスウェハと、デバイスウェハの上にあり、その中にボトム電極を含み、ボトム電極が電子デバイスに電気的に接続されているメタライズ層と、メタライズ層の上の側壁を有する垂直ピラーであって、各々が磁気トンネル接合及びトップ電極を含む垂直ピラーとを含む、ＭＲＡＭ構造体を得ることを含む。銅ワイヤサイズ効果を示す銅ビットラインがトップ電極の上に形成される。銅ビットラインは、４０ナノメートル以下の幅、３０００平方ナノメートル以下の断面積、及び、銅ビットラインの幅と比べて小さいサイズの銅粒を有する。銅ビットラインをレーザアニールすることで、銅ビットラインが溶融する。この方法は、レーザアニール後の冷却期間中に銅ビットラインを再結晶化させ、それによってその中に銅ビットラインの幅と比べて大きな粒を形成し、トップ電極の上に形成された銅ビットラインの銅ワイヤサイズ効果を低減させることをさらに含む。
【0008】
電子構造体用の大粒銅ビットラインを形成するさらなる方法は、６０ナノメートル以上のピッチを有する垂直ピラーであって、各々が磁気トンネル接合及びトップ電極を含む垂直ピラーと、それぞれが垂直ピラーの間にあって垂直ピラーの各々を分離する複数の空間と、垂直ピラー間の複数の空間の各々を充填する誘電体層とを含む、ＭＲＡＭ構造体を得ることを含む。銅ビットラインが、トップ電極の上に垂直ピラーのピッチに沿って形成される。銅ビットラインは、垂直ピラー間の空間上に延在し、４０ナノメートル以下の幅、３０００平方ナノメートル以下の断面積、及び、銅ビットラインの幅と比べて小さいサイズの銅粒を有する。本方法は、銅ビットラインをレーザアニールし、それによって銅ビットラインを溶融させることと、レーザアニール後の冷却期間中に銅ビットラインを再結晶化させることをさらに含む。銅ビットラインの幅と比べて大きな粒が形成され、これはそれぞれ垂直ピラーに対して垂直方向に整列する。大きな粒は、垂直ピラー間の空間を占める誘電体層の上に主に位置する粒界を有する。
【0009】
本発明のさらなる態様では、磁気抵抗効果ランダムアクセスメモリ構造体は、側壁を有する複数の垂直ピラーを含む。複数の垂直ピラーの各々は、磁気トンネル接合及びトップ電極を含む。複数のピラーのピラーピッチは、６０ナノメートル以上である。メモリ構造体は、複数の空間をさらに含み、複数の空間の各々は、隣接する垂直ピラーの側壁の対向する対の間にそれぞれ存在する。誘電体層が、複数のスペースの各々を充填する。銅ビットラインは、各トップ電極の上方にあり、電気的に接続されている。銅ビットラインは、４０ナノメートル以下のライン幅と、ライン幅の２倍より大きい粒径及び０．０６μｍ以上の平均粒径を有する粒とを有する。ピラーピッチは、銅ビットラインに沿っている。
【0010】
本明細書に開示される技術及び構造は、実質的に有益な技術的効果を提供することができる。単なる例示であり、限定ではないが、１つ又は複数の実施形態は、以下の利点の１つ又は複数を提供することができる。
・ＭＴＪスタックの上の銅ライン内の銅粒界を低減する。
・ＭＴＪスタックの磁気特性に影響を与えることなく、ＭＴＪスタックの上の銅ラインの電気抵抗を低減する。
・ＭＲＡＭアレイへの高速アクセスを可能にする。
・ＭＴＪスタックの上の銅ライン内の銅粒界を低減する。
・ＭＴＪスタックの磁気特性に影響を与えることなく、ＭＴＪスタックの上の銅ラインの電気抵抗を低減する。
・ＭＲＡＭアレイへの高速アクセスを可能にする。
【0011】
これら及び他の特徴及び利点は、添付の図面と関連して読まれる、その例示的な実施形態の以下の詳細な説明から明らかになるであろう。
【図面の簡単な説明】
【0012】
以下の図面は、例示としてのみ提示され、限定されるものではなく、ここで、同様の参照数字（使用される場合）は、いくつかの図を通して対応する要素を示す。
【0013】
【図1】ＦＥＯＬデバイス／回路を含むデバイスウェハと、デバイスウェハ上の第１のレベルの金属層と、ボトム電極を含む第２のレベルの金属層とを示す模式的断面図である。
【図2】第２のレベル金属層の上の、例示的なＭＴＪスタック、誘電体キャップ、及び電極層を示す模式的断面図である。
【図4】ＭＴＪピラー、関連するキャップ及び電極の窒化物封入後の模式的断面図である。
【図5】レベル間誘電体層の堆積及び平坦化後の模式的断面図である。
【図6】比較的小さな粒及び多数の粒界を有する銅ビットラインを示す模式的断面図である。
【図7】レーザアニールによってトップ銅ラインを溶融し、その再結晶化により比較的大きな粒及び改善された界面を有するトップ銅ラインを形成することを示す模式的断面図である。
【図8B】抵抗値と面積との積（ＲＡ）を、レーザアニール温度の関数として示すグラフである。
【0014】
図中の要素は、単純化及び明確化のために図示されていることを理解されたい。商業的に実現可能な実施形態において有用であるか又は必要であり得る一般的であるがよく理解されている要素は、図示された実施形態を見易くするために図示されていない場合がある。
【発明を実施するための形態】
【0015】
本発明の原理は、例示的な実施形態の文脈で本明細書に記載される。しかしながら、本明細書において例示的に示され、説明される特定の実施形態もしくは方法又はその両方は、限定的なものではなく例示的なものと見なされることが理解されるであろう。さらに、本明細書の教示を与えられた当業者には、特許請求の範囲内にある示された実施形態に多数の変更を加えることができることが明らかになるであろう。すなわち、本明細書に示され、説明された実施形態に関するいかなる制限も、意図されておらず、又は推測されるべきではない。
【0016】
メモリデバイスをチップ上の特別な場所に配置するか、又は別個の専用メモリチップを使用するのではなく、ＦＥＯＬ層の近くにメモリデバイスを組み込むことで、アクセス時間及び回路全体の性能を向上させることができる可能性がある。ＭＲＡＭは、ＢＥＯＬのＣＭＯＳ処理によって、ＦＥＯＬ層のすぐ上、例えばＭ２とＭ３のライン又は層間に組み込むことができるメモリデバイスの１つのタイプである。図１に示すモノリシック構造２０は、ＦＥＯＬ処理及び金属ラインＭ１及びＭ２の形成に続いて得られる。ＦＥＯＬ層は、集積回路を含む電界効果トランジスタ（ＦＥＴ）等の電子デバイスを含む。第１の金属層Ｍ１は、ＦＥＯＬ層２２の電子デバイスに電気的に接続されたコンタクト及びビア導体（図示せず）を含む。第２の金属層Ｍ２は、Ｍ１層に電気的に接続された銅ラインを含む。メモリセル構造は、１つのアクセス・トランジスタを含むものであってもよく、又は、すべての能動素子（トランジスタ）がアレイ周辺部に配置されたクロスポイントタイプであってもよい。いずれの場合も、ＭＴＪメモリ素子は、２つの接続部、すなわち、ボトムのＭ２金属ラインを通る接続部と、トップのＭ３金属ラインを通る接続部とを有する。ＭＴＪ ＭＲＡＭセルのトップＭ２ラインは、ＮＦＥＴアクセス・トランジスタのソースに接続し、ＭＴＪ ＭＲＡＭセルのトップＭ３ラインは、アレイ周辺回路に接続する。Ｍ３ラインとＭ２ラインの両方をビットラインと呼ぶことがある。クロスポイントＭＲＡＭメモリセルの場合、Ｍ２及びＭ３のメタルラインの両方がアレイ周辺回路に接続される。大型のメモリアレイ又はバンクでは、結果として、Ｍ３接続メタルラインが長くなる。いくつかの実施形態では、６４，０００個もの個々のＭＴＪセル又はビットが単一のＭ３ビットラインに接続される。高密度のメモリアレイは、細いＭ２及びＭ３メタル線と、タイトなＭ２及びＭ３ピッチとを必要とする。長く細いＭ３ラインは、実質的なメモリアクセス時間という代償を払うことになり、ひいては、最大アレイ又はメモリバンクサイズに制限を設けることになる。メモリダイ当たりのメモリアレイ又はバンクの数を増やすと、周辺回路が複製されるので、全体としてのメモリ密度が犠牲になる。したがって、長く細いビットラインの抵抗を低減することによって、より高速なアクセス時間もしくはより大きな個々のメモリアレイ又はその両方を可能にすることが、絶えず求められている。
【0017】
トレンチ開口部は、従来、例えば既知のダマシン技術を使用してＩＬＤ層２４に形成される。ＩＬＤ層の堆積に続いて、フォトリソグラフィ及びエッチングのステップが行われる。具体的には、ＩＬＤ層の上にフォトレジスト（図示せず）が塗工される。フォトレジストは、コーティング又はスピンオン技術を含むがこれらに限定されない任意の適切な技術によって塗工することができる。形成すべきトレンチ開口部（及び場合によってはコンタクトホール）を画定する形状でパターン化されたマスク（図示せず）をフォトレジスト上に設け、フォトリソグラフィプロセスを用いてマスクパターンをフォトレジストに転写し、フォトレジストの未被覆領域に凹みを形成する。その後、パターン化されたフォトレジストを用いて、トレンチ及びコンタクトホールの形成に通常用いられるエッチングによって、ＩＬＤ誘電体層にも同じパターンの凹部が形成される。ドライエッチング（例えば、反応性イオンエッチング）を使用して、このようなトレンチ及びコンタクトホールを形成することができる。エッチングは、ＩＬＤ層２４の一部を選択的に除去する。トレンチ開口部の深さは、時間制御されたエッチングプロセス（timed etching process）を用いることによって制御することができる。あるいは、誘電体層は、選択的にエッチングすることができる複数の層を含んでいてもよい。このような場合、エッチングプロセスは、ＩＬＤ層の上層を選択的に除去し、エッチングストップを形成するその下層で停止する。トレンチ開口部の形成後、フォトレジストは、アッシング又は他の適切なプロセスによってＩＬＤ層から剥離することができる。得られた構造をウェットクリーニングに供してもよい。
【0018】
製造プロセスのさらなる段階は、ライナ材料のコンフォーマル層を堆積させることを含む。ライナ材料のコンフォーマル層は、ＩＬＤ層２４内のトレンチ又は他の開口部の側壁及び底面をライニングする。ライナ材料は、例えば、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、マンガン（Ｍｎ）、窒化マンガン（ＭｎＮ）、又は所定の用途に適したＲｕＴａＮ、Ｔａ／ＴａＮ、ＣｏＷＰ、ＮｉＭｏＰ、ＮｉＭｏＢなどの他のライナ材料（又はライナ材料の組み合わせ）などを含む材料の１つ又は複数の薄層を含むことができる。薄いライナは、障壁拡散層及び接着層としての役割を果たす。ライナ材料のコンフォーマル層は、ＣＶＤ、ＡＬＤ、ＰＶＤなどの既知の技術を用いて堆積される。ＰＶＤを用いて薄いコンフォーマル銅（Ｃｕ）シード層をライナの表面上に堆積させ、次いでＣｕを電気メッキして、ＩＬＤ層のダマシン（又はデュアルダマシン）開口部を充填することができる。電気めっきに続いて、熱アニール段階が行われる。
【0019】
次いで、３ステップの化学機械研磨プロセス（ＣＭＰ）を行うことによって、過多の（overburden）ライナ、シード、及びメタライゼーション材料を除去して、半導体構造の表面をＩＬＤ層２４まで平坦化する。トレンチ内の露出した金属相互接続層上に金属キャップ層（図示せず）を選択的に堆積してもよい。例えば、コバルト、ルテニウム又はマンガンなどの金属を化学気相成長又は原子層堆積を用いて堆積して、金属キャップ層を形成することができる。得られた構造上に存在する可能性がある金属残留物に起因する漏れ又は劣化がないことを確実にするために、堆積後の洗浄が必要な場合がある。
【0020】
Ｍ２層は、代替的に、メモリ素子又はセルのボトム又は下部ライン、又は、ビットラインのボトム部と呼ばれることもある。Ｍ２層の形成には、約２．７－２．８の誘電率（ｋ）を有するＳｉＣＯＨ誘電体膜を使用することができる。このような誘電体膜は、ＰＥＣＶＤを用いて堆積することができる。この膜を上記のようにパターン化してトレンチを形成し、このトレンチを後で銅で充填して、ボトム電極２６が形成される。銅電極は、好ましくは、比較的低い抵抗を有する。低抵抗の電極は、堆積された金属のアニール及び再結晶化によって得ることができる。
【0021】
図２を参照すると、ＭＴＪスタック膜は、例えば、物理蒸着（ＰＶＤ）又はイオンビーム蒸着（ＩＢＤ）を用いて堆積される。トンネル障壁層２８は、下にある基準層２５を酸化させることなく金属層を酸化させることによって、形成することができる。金属キャッピング層２９がフリー層２７の上に形成される。キャッピング層は、例えば、Ｎｂ、ＮｂＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、Ｍｏ、Ｃｒ、Ｖ、Ｐｄ、Ｐｔ、Ｒｈ、Ｓｃ、Ａｌ又は他の高融点金属又は導電性金属窒化物で構成することができる。キャッピング層２９は、２ｎｍ－２５ｎｍの厚さを有することができる。キャッピング層の上にトップ電極層３０が形成される。トップ電極３０は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｃｏ、ＣｏＷＰ、ＣｏＮ、Ｗ、ＷＮ又はこれらの任意の組み合わせで構成することができる。トップ電極３０は、２ｎｍ－２５ｎｍの厚さを有することができる。図３にいくつかが示されているピラー３２を形成するためのＭＴＪスタック膜のパターン化は、スタックエッチングプロセスによって達成される。イオンミリング（イオンビームエッチング又はＩＢＥ）は、有効なＭＴＪスタックエッチング技術である。誘電体キャップ（図示せず）が、トップ電極層３０の上面に隣接するハードマスク（図示せず）から形成される。誘電体キャップは、ＭＴＪスタック膜のイオンビームエッチングに適した窒化シリコン又は他の組成物を含むことができる。イオンビームエッチングの後、誘電体キャップが除去される。
【0022】
図３に示された例示的な構造を再び参照すると、ハードマスクの堆積及びパターン化、ＭＴＪスタック膜のイオンビームエッチング、及びハードマスク除去の後のＭＴＪスタックが示されている。ＭＴＪスタック膜のエッチングの結果、スタック膜から垂直ピラー３２が形成され、ピラーの各々は、基準層２５とフリー層２７との間のトンネル障壁層２８から構成される磁気トンネル接合を含む。トンネル障壁層を形成することができる化合物としては、とりわけ酸化アルミニウム及び酸化マグネシウムが挙げられる。トンネル障壁層２８は、大きなトンネル電流を可能にするために、可能な限り薄く、典型的にはわずか３ｎｍ以下にされる。そうした超薄層は、隣接する金属元素がその中を通って拡散して、その特性を変化させるので、超薄トンネル障壁層２８により、ＭＴＪ構造は高温熱処理の影響を受けやすいものになる。形成された超薄トンネル障壁２８を有するＭＴＪを５００℃を超える温度でアニールすることは、通常、避けることになっている。フリー層２７は、ＦｅもしくはＣｏ又はその両方、ＦｅＣｏＢ、及びそれらの組み合わせなどの磁気的に活性な金属、ならびに当技術分野で知られている他の中間層で形成することができ、複数の層を含んでいてもよい。基準層２５は、電気絶縁性（ＩＬＤ）中間層２４内に形成されたボトム電極２６に隣接し、ピン止め層、強磁性層、及び強磁性層間のスペーサ層を含む複数の層を含んでいてもよい。磁気基準層を形成するための例示的な材料は、鉄、ニッケル、コバルト、クロム、ホウ素、マンガン、及びそれらの合金を含む。ＭＴＪピラー（ＭＲＡＭビット）の大きな単一アレイを形成することができる（６４ｋｂから２５６Ｍｂ、又はそれより大きいもの）。ＭＴＪピラーの大きな単一アレイを数回複製して、製品ダイ当たりの目標容量（例えば、１Ｇｂまで）に到達することができる。ＭＴＪピラーは、幾つかの実施形態では、その後で形成されるトップビットラインに沿ったピラー間隔（ピッチ）が６０ナノメートル以上である、「チェッカーボード」パターンを形成することができる。
【0023】
中間層２４は、例えば、酸化シリコン又は上述のようなＳｉＣＯＨなどの低ｋ誘電体材料から形成することができ、複数の誘電体サブ層を含んでもよい。多孔質ＳｉＣＯＨのような低ｋ（ｋが４．０未満）誘電体材料の堆積には、プラズマ支援ＣＶＤを含む化学気相成長（ＣＶＤ）を使用することができる。ボトム電極２６は、金属コンタクトビアＱ１／Ｖ１に電気的に接続されており、この金属コンタクトビアは、Ｍ１層に電気的に接続されている。金属キャッピング層２９の一部は、各々の例示的なピラー３２のフリー層の上面に隣接している。トップ電極層３０は、図３に示されるように、各ピラーの金属キャッピング層２９の上面に隣接し、トップ電極を形成する。ピラー３２の層は、必ずしも縮尺通りに描かれていない。
【0024】
ＭＴＪピラー３２の上に、封入層３４が形成される。封入層は、複数の層を含んでいてもよい。例えば、酸化マンガン又は他の酸化物（例えば、金属シリケート又は金属酸窒化物）化合物をＭＴＪピラー上に形成し、続いて窒化シリコンなどのコンフォーマル誘電体層を堆積させることができる。ピラー及び随意の酸素含有障壁層を窒化シリコン層で封入することによって、障壁特性を向上させることができる。封入層が窒化シリコンのコンフォーマル層である実施形態では、1つ又は複数の例示的な実施形態において、１２から１５ナノメートルの層厚が形成される。窒化シリコン層は、ピラー３２並びにＭ２層の上面の上に延在する。５から６ナノメートルの厚さを有する窒化シリコン層は、例えば、ピラーの側壁に隣接する２から３ナノメートルの厚さの下層のマンガンシリケート層と組み合わせて使用された場合、許容できる銅及び酸素拡散障壁を提供するのに十分である。マンガンシリケート／窒化シリコン拡散障壁の組み合わせは、窒化シリコンのみからなる障壁よりも低い平均誘電率（ｋ）を有することになる。比較的薄い銅／酸素拡散障壁層により、先進的なＣＭＯＳスケーリングに匹敵するナノＭＴＪデバイスの製造が可能になる。
【0025】
いくつかの実施形態では、障壁特性を改善するために、ＭｎＳｉＯｘ層上にライナが堆積される。例えば、１から５ナノメートル（１－５ｎｍ）の厚さを有する窒化マンガン（ＭｎＮ）ライナを使用することができる。このようなライナは、原子層堆積法（ＡＬＤ）又は化学気相成長法（ＣＶＤ）を用いて堆積させることができる。ＭｎＳｉＯｘ／ＭｎＮ障壁層は、効果的な酸化障壁、並びに銅の拡散に対する障壁を提供する。いくつかの実施形態では、２－３ｎｍのＭｎＳｉＯｘ層及び５ｎｍのＭｎＮライナを使用して、ＭＪＴピラー３２上に障壁が形成される。ＭｎＮライナを含む実施形態では、過剰なＭｎが酸素スカベンジャーとして働き、ひいては良好／より良い酸化障壁になるので、Ｍｎ３Ｎ２相又はＭｎ４Ｎなどの安定相ＭｎＮｘ材料が好ましい。ＭｎＯｘがピラー３２の側壁に形成されるか又は堆積される実施形態では、酸素スカベンジャーとして機能し、酸素障壁として役立つためには、ｘの値は２未満であることが好ましい。好ましい実施形態では、１．５＜ｘ＜１．０である。
【0026】
拡散／酸化障壁内にＭＴＪピラーを封入し、残留物を酸化させる技術は、例えば、図３に示す構造３５全体にＭｎＯｘ又はＭｎＳｉＯｘを直接堆積させるか、又はＭｎを選択的に堆積させた後にそれを酸化させることを伴う。酸化障壁材料は、原子層堆積法（ＡＬＤ）を用いて堆積させることができ、それによってＭＴＪピラー３２を封入し、Ｍ２ワイヤリング層上に延在することができる。堆積された化合物中の酸素が、ＭＴＪピラー上に存在し得る残留物を酸化させることができる。酸化マンガンは、複数の経験式、例えば、ＭｎＯ、ＭｎＯ２、ＭｎＯ３、Ｍｎ３Ｏ４、Ｍｎ２Ｏ３を有する。いくつかの実施形態では、比較的高い酸素含有量を有する酸化マンガンをＭＴＪピラーの直近に堆積させる一方で、低い酸素含有量を有する酸化マンガン化合物を堆積プロセスの後半に堆積させて、勾配付きの拡散障壁を形成する。拡散障壁層の内側部分は、ひとたびその中の酸素が金属残留物の酸化に使用されると、最終的に比較的低い酸素濃度になることができる。ＡＬＤ堆積されるＭｎＳｉＯｘの酸素含有量も同様に勾配を付けることができ、酸化を必要とする金属残留物が予想されるピラー３２に隣接する領域において、少なくとも元々は高い酸素含有量となるようにする。ＭｎＳｉＯｘがプラズマ支援原子層堆積法を用いてＭＴＪスタック上に堆積される実施形態では、マンガン、シリコン及び酸素の原子パーセント組成は、いくつかの実施形態では、それぞれ１２．８％、２８．５％及び５８．７％である。いくつかの実施形態におけるＭＴＪスタックに隣接するマンガンシリケート膜の組成は、それに応じて、Ｍｎ（ＳｉＯ２）２として与えることができる。本明細書で使用されるＭｎＳｉＯｘ層は、組成が完全に一様でなくてもよく、またそのような一様性が必要とされるものでもないことが理解されよう。例えば、記載されているようなマンガンシリケート（Ｍｎ（ＳｉＯ２）２）層は、マンガンの原子濃度が１３．７％と１１．９％との間の範囲、シリコン濃度が３１．２％と２５．９％との間の範囲、酸素濃度が６１．２％と５６．２％との間の範囲とすることができる。本明細書に記載のマンガンシリケートは、窒化シリコンの６．８－７．０と比べて、約３．７の誘電率を有する。
【0027】
レベル間誘電体（ＩＬＤ）層３６が、構造４０の封入層３４の上に堆積される。ＩＬＤ層３６は、中間層２４と同様に、上述のように酸化シリコン又はＳｉＣＯＨのような低誘電率材料から形成することができ、複数の誘電体サブ層を含んでいてもよい。ＩＬＤ層３６のための堆積プロセスは、下にあるトポグラフィに起因するギャップ充填能力、例えばＭＴＪピラー間を充填する能力を有するべきである。この理由のため、流動性ＩＬＤ材料の堆積が好ましい。多孔質ＳｉＣＯＨなどの低ｋ（ｋが４．０未満）誘電体材料の堆積には、プラズマ支援ＣＶＤを含む化学気相成長（ＣＶＤ）を用いることができる。あるいは、流動性低ｋ材料のスピンオン堆積を使用することができる。ＩＬＤ層３６は、ピラー３２の間の空間を充填し、封入（障壁）層３４に隣接する。ＩＬＤ層３６は、４００℃未満でのＵＶ光支援硬化を含む様々な既知の硬化技術を使用して、随意に硬化させることができる。得られた構造を、次にトップ電極３０の上面まで化学機械平坦化（ＣＭＰ）に供して、図５に模式的に示されるような構造体５０を得る。
【0028】
トップ銅ビットライン３８、換言すればＭＲＡＭビットラインが、Ｍ３などのトップメタライゼーション層を用いて形成される。Ｍ３層は、ダマシン法を用いてＭ２層と同様に形成される。まずＩＬＤ層（図示せず）を、ＭＴＪピラー３２、封入層３４、及びＩＬＤ材料３６の上に堆積させる。トレンチ開口部が、従来通りに既知のダマシン法を用いてＩＬＤ層内に形成される。具体的には、フォトレジスト（図示せず）がＩＬＤ層の上に塗工される。フォトレジストは、コーティング又はスピンオン技術を含むがこれらに限定されない、任意の適切な技術によって塗工することができる。形成すべきトレンチ開口部（及び場合によってはコンタクトホール）を画定する形状でパターン化されたマスク（図示せず）をフォトレジスト上に設け、フォトリソグラフィプロセスを用いてマスクパターンをフォトレジストに転写し、フォトレジストの未被覆領域に凹みを形成する。その後、パターン化されたフォトレジストを用いて、トレンチ及びコンタクトホールの形成に通常用いられるエッチングによって、ＩＬＤ誘電体層にも同じパターンの凹部が形成される。ドライエッチング（例えば、反応性イオンエッチング）を使用して、このようなトレンチ及びコンタクトホールを形成することができる。エッチングは、ＩＬＤ層の一部を選択的に除去する。トレンチ開口部の深さは、時間制御されたエッチングプロセスを用いることによって制御することができる。あるいは、誘電体層は、選択的にエッチングすることができる複数の層を含んでいてもよい。このような場合、エッチングプロセスは、ＩＬＤ層の上層を選択的に除去し、エッチングストップを形成するその下層で停止する。トレンチ開口部の形成後、フォトレジストは、アッシング又は他の適切なプロセスによってＩＬＤ層から剥離することができる。得られた構造をウェットクリーニングに供してもよい。このＭ３レベルのコンタクトビアは、ＭＴＪピラー３２のトップ電極３０と直接接触して、ＭＲＡＭビットラインを形成する。いくつかの実施形態において、Ｍ３ビットライン・トレンチの幅は１５ｎｍから４０ｎｍであり、その深さは３０ｎｍから８０ｎｍ、すなわちその幅のほぼ２倍である。いくつかの実施形態において、Ｍ３ビットライン・ピッチは、Ｍ３ビットライン・トレンチ幅の２倍又は４倍、すなわち３０ｎｍから１６０ｎｍである。
【0029】
製造プロセスのさらなる段階は、ライナ材料３９のコンフォーマル導電層を堆積させることを含む。ライナ材料のコンフォーマル層は、トップ銅ビットラインが形成されるＩＬＤ内のトレンチ又は他の開口部の側壁及び底面をライニングする。ライナ材料３９は、例えば、タンタル（Ｔａ）もしくはルテニウム（Ｒｕ）又はその両方のような材料の１つ又は複数の薄層を含むことができる。所定の用途に適した他のライナ材料（又はライナ材料の組み合わせ）を代替的に使用することができる。薄いライナは、障壁拡散層及び接着層としての役割を果たす。ライナ材料３９のコンフォーマル層は、ＣＶＤ、ＡＬＤ、又はＰＶＤなどの既知の技術を用いて堆積される。いくつかの実施形態では、接着層又は銅濡れ層は、障壁材料（例えばＴａＮ）上に堆積され、液体銅に不混和のＴａ又はＲｕなどの材料を含む。液体銅との混和性のあるコバルトのような材料は、好ましい実施形態ではライナ材料として使用されない。ライナ３９の全体の厚さは、３ｎｍから６ｎｍである。薄い銅（Ｃｕ）シード層をライナの表面上にＰＶＤを用いて堆積させ、次いでＣｕ（ＭＲＡＭビットライン３８）を電気メッキして、構造のＭ３レベルのＩＬＤ層のダマシン（又はデュアルダマシン）開口部を充填することができる。電気めっきに続いて、低温熱アニール（＜２００℃）が行われる。
【0030】
次いで、３ステップの化学機械研磨プロセス（ＣＭＰ）を行うことによって、過多のライナ、シード、及びメタライゼーション材料を除去して、半導体構造の表面をＭ３のＩＬＤ層（図示せず）の上面まで平坦化する。トレンチ内の露出した金属ビットライン層上に金属キャップ層（図示せず）を選択的に堆積してもよい。例えば、コバルト、ルテニウム又はマンガンなどの金属を化学気相成長又は原子層堆積を用いて堆積して、金属キャップ層を形成することができる。いくつかの実施形態では、金属キャップ層は、液体銅に不混和性のＴａ又はＲｕなどの材料を含む。得られた構造上に存在する可能性がある金属残留物に起因する漏れ又は劣化がないことを確実にするために、堆積後の洗浄が必要な場合がある。いくつかの実施形態では、Ｍ３ビットライン３８の断面銅面積は、３００ｎｍ２から３０００ｎｍ２である。Ｍ３金属ビットライン３８は、典型的には、Ｍ２金属ラインに直交して延びており、それらの交差点でクロスポイントを形成する。
【0031】
トップ誘電体キャッピング層４２が、形成されたＭ３金属ビットライン及びＭ３ビットラインをトップ電極３０に電気的に接続する関連するビアの上に順次堆積される。トップ誘電体キャッピング層は、本発明の好ましい実施形態では、本質的に非多孔性の誘電体材料を含む。ＮＢＬｏＫ（商標）のような低ｋシリコンカーバイド材料を、３７５℃のプラズマ支援化学気相成長法を用いてＭ３金属ビットライン３８上に堆積させることができる。この材料は、Ｓｉ、Ｃ、Ｏ、Ｈ、及びＮを含み、Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から販売されている。窒化シリコン及び酸窒化シリコンは、トップ銅ライン３８上に堆積させることができる他の材料の非限定的な例である。トップキャッピング層４２は、いくつかの実施形態において、複数の層を含んでもよい。
【0032】
誘電体キャッピング層４２の堆積は、形成された銅金属ビットライン３８及び関連するビアの３７５℃での望ましい熱処理を提供する。この処理の結果、銅の平均粒径はわずかに増大するが、比較的小さいままであり、典型的にはＭ３金属ビットライン３８の銅部分の幅より小さい。具体的には、銅の平均粒径は、４０ｎｍ以下の銅ライン幅に対して４０ｎｍ未満である。したがって、得られる銅ビットライン３８は、比較的小さな粒及び多数の粒界を有する。そうした粒界を図６に示す。記載した層３９とその拡散障壁、付着層又は濡れ層、及び金属キャップにもかかわらず、Ｍ３金属ビットライン３８は、本質的に、堆積プロセス中に意図せずに導入された低レベルの不純物を有する元素銅構造であるか、又は代替的に、元素銅と同様の温度領域で溶融する銅合金である。元素銅は、約１０９０℃で溶融する。したがって、「銅ビットライン」という用語は、不純物を含んでいる可能性のある元素銅ビットライン、及び、約１１５０℃以下で溶融する銅合金ビットラインを包含する。
【0033】
単位長さあたりの銅ラインの抵抗は、銅の抵抗率及び銅ワイヤの断面積の２つの要因で決まる。標準的なマクロサイズのワイヤの場合、銅の抵抗率はワイヤの断面積から独立した材料特性であり、単位長さ当たりのワイヤ抵抗は、銅の抵抗率を銅の断面積で割ったものである。Ｍ３メタルビットライン３８の場合のようなナノサイズのワイヤでは、この関係は崩れ、ワイヤ抵抗率はワイヤ形状に依存するようになる。これは、銅ナノワイヤ内の電子が、銅の格子振動及び銅結晶欠陥よりもしばしばワイヤ壁及び粒界に衝突してこれに運動量を移動させることに起因する。バルク銅では、電子の平均自由行程として知られる電子衝突の間の平均距離は約４０ｎｍである。ワイヤの断面寸法がバルク銅の電子平均自由行程である～４０ｎｍと同等又はそれより小さくなると、界面及び粒界の電子衝突により、ワイヤの抵抗率が上昇する。この効果は相互接続サイズ効果と呼ばれ、その結果生じるナノワイヤの抵抗率は、銅ナノワイヤの実効抵抗率（effective resistivity）として知られ、測定された単位長さあたりの銅ワイヤ抵抗と銅の断面積との積として定義される。たとえば、幅８０ｎｍラインの銅ワイヤの実効抵抗率はバルク銅の抵抗率に近く、約１．７μΩｃｍであるのに対し、銅の断面積が約～３００ｎｍ２の幅１８ｎｍラインの実効抵抗率は５倍を上回り、約～９μΩｃｍとなる。
【0034】
細い銅ワイヤ内での大きな銅粒の成長は、銅の実効抵抗率を下げることができ、相互接続サイズ効果を部分的に逆転させる。銅の平均粒径を約８０ｎｍより大きくすることで、相互接続サイズ効果の粒界散乱成分を実質的に排除することができる。さらに、ワイヤ界面からの電子散乱は、拡散散乱又は鏡面散乱であり得る。拡散散乱は、電子の運動量がワイヤ側壁に移動する原因となり、銅の実効抵抗率に悪影響を及ぼす。鏡面散乱は電子の運動量を移動させず、銅の実効抵抗率に影響を与えない。銅ワイヤ界面の設計は、拡散散乱成分よりも鏡面散乱成分の方を増大させることに向けられる。これにより、相互接続サイズ効果をさらに抑制して、銅の実効抵抗率をバルクの値に近づけることができる。
【0035】
下にあるＭＴＪピラーのトップ電極３０にビア導体によって電気的に接続されているトップ（Ｍ３）銅ビットライン３８は、レーザアニールされ、その後冷却される。レーザアニールプロセスにより、ライナ３９、トップ電極３０、金属キャッピング層２９及びフリー層２７が固体状態のまま、トップ銅ラインが非常に短い時間だけ溶融する。ＭＴＪピラー３２の磁気特性は、Ｍ３銅ビットライン３８のレーザアニール及び再結晶化によって本質的に影響を受けない。Ｍ３銅ビットライン３８の再結晶化は、トップ電極３０の上面又はその上のライナ部分３９から始まる。金属又は単相金属合金の粒径は、平均粒寸法の推定値である。図７に模式的に示されるように、比較的大きな粒（例えば、０．０６μｍより大きい）を有し、ワイヤ界面からの鏡面散乱が増加し、結果として、より低い電気抵抗及び実効抵抗率を有する、再結晶化されたトップ（Ｍ３）銅ビットライン３８’が形成される。いくつかの実施形態では、レーザアニールの前に、光学的に不透明な犠牲吸収体層（図示せず）が任意にトップ誘電体キャッピング層４２上に堆積される。そうした犠牲層の目的は、そのキャッピング層及びライナ材料のいずれかを含む金属ライン材料及びそれらのパターン密度に関係なく、レーザ放射を一様に吸収することである。犠牲吸収体層は、レーザ放射の全て又は大部分を吸収するのに十分な厚さを有する窒化タンタル又は窒化チタンなどの導電性膜とすることができる。犠牲吸収体膜は、レーザアニール後、トップ誘電体キャッピング層４２まで選択的に除去される。
【0036】
「レーザアニール」とは、レーザを使用して、処理されている金属相互接続内に熱を誘発するアニール方法である。レーザは、コヒーレント放射４４を放出する電気光学装置である。いくつかの実施形態では、典型的なレーザは、狭い低発散ビームで、定められた波長の光を放出する。アニールプロセスにレーザ照射を使用する利点の１つは、レーザの光を容易に形作って、アニール表面の特定の領域に集束させることができるので、短い露光時間で非常に高い放射強度又はエネルギー密度を達成することができることである。
【0037】
いくつかの実施形態では、短い露光持続時間は、誘電体パシベーション層４２、トップ（Ｍ３）銅ビットライン３８、及びＭＴＪピラー３２を含む基板表面上を集束レーザビームでラスタ走査することによって達成される。この場合、入射強度半値全幅（ＦＷＨＭ）において測定される露光持続時間は、走査方向のビーム幅を走査速度で割ったものである。代替的な実施形態では、短い露光持続時間は、パルスレーザを使用することによって達成される。この場合、レーザビームは、製品ダイ全体又はその一部にわたるような選択された基板領域にわたって必要なピーク強度を達成するように形作られ、レーザは、Ｑスイッチレーザの場合などのようにパルスモードで動作する。強度ＦＷＨＭにおけるＱスイッチレーザのパルス持続時間が、基板の露光時間を決定する。露光プロセスは、隣接する露光に対してある程度の標的ビームを重複させて、ステップ・アンド・リピート方式でウェハ表面全体に対して繰り返される。いくつかの実施形態では、レーザビームに対するウェハ表面の露光は、１パルスから１００パルスの露光を含む。複数のレーザパルスの場合、総累積持続時間（半値全幅におけるそれぞれの持続時間にパルス数を乗じることによって定義される）は、１００から３，０００ナノ秒である。
【0038】
いくつかの実施形態では、本出願のレーザアニール方法に使用されるレーザタイプは、１０６４ｎｍで発光し、周波数二倍化又は三倍化されて、それぞれ５３２ｎｍ又は３５５ｎｍで発光する、固体Ｎｄ：ＹＡＧレーザ、又は４００ｎｍ未満で発光するエキシマレーザから選択される。エキシマレーザは、少なくとも一方が励起電子状態にある２つの種（原子）から形成される短寿命の二量体又はヘテロ二量体である励起二量体、すなわちエキシマが関与する化学反応によって駆動することができる。一般的に使用されるエキシマ分子には、Ｆ２（フッ素、１５７ｎｍで発光）、並びに、ＡｒＦ（１９３ｎｍ）、ＫｒＣｌ（２２２ｎｍ）、ＫｒＦ（２４８ｎｍ）、ＸｅＣｌ（３０８ｎｍ）、及びＸｅＦ（３５１ｎｍ）などの希ガス化合物が含まれる。エキシマレーザは通常、ステップ・アンド・リピート方式のパルス・ウェハ露光に適したＱスイッチ・パルスモードで動作する。固体Ｎｄ：ＹＡＧレーザは、効率的に波長を二倍化又は三倍化して５３２ｎｍ又は３５５ｎｍの放射を発生させることができる１，０６４ｎｍの安定した高出力のため、エキシマレーザに代わる選択肢を提供する。固体レーザは、ラスタ走査及びステップ・アンド・リピート方式パルス動作の両方に適した、連続モード、パルスモード、Ｑスイッチ・パルスモードで構成することができる。レーザ放射を適切な吸収材料に結合させるためには、レーザ波長の選択が重要である。一般的な誘電体材料は、約３５０ｎｍから約２５０ｎｍの短波長であっても、吸収しないか、わずかしか吸収しない（例えば、結合放射の５％未満しか吸収しない）。一方、金属及び金属化合物は、約６００ｎｍ又はそれより短波長の放射を吸収するので、本明細書に記載される銅ビットラインのような金属層を有する構造には、より短波長のレーザがより好ましい。いくつかの実施形態では、その入射放射の約３０－７０％をトップ（Ｍ３）銅ビットライン３８及びＭＴＪピラー３２に結合する、ＸｅＣｌレーザ（３０８ｎｍ）を使用することができる。
【0039】
誘電体パシベーション層４２、トップ銅ビットライン３８、及びＭＴＪピラー３２を含む基板がラスタ走査又はレーザパルスのいずれかを通じてレーザ放射に露光されると、トップ銅ビットライン３８及びＭＴＪピラー３２の温度は、そのベース値から上昇し始め、その後すぐに下降する。トップ銅ビットライン３８及びＭＴＪピラー３２の温度が上昇すると、誘電体パシベーション層３４、３６、４２及び下層のボトム電極構造２６を含む隣接構造に熱エネルギー又は熱が流入し、それらの温度をトップ銅ビットライン３８及びＭＴＪピラー３２の温度と足並みをそろえて上昇させる。ナノ秒レーザアニールプロセスの代表的な温度－時間トレースは、初期又はベース基板温度、ヒートアップ部分、温度ピーク点、及びクールダウン部分の４つの異なる温度領域を含んでいる。このような三角形の温度－時間プロファイル又はトレースは、しばしばスパイクアニール又はレーザスパイクアニールと呼ばれる。初期又はベース基板温度は、２３℃（室温）から４００℃までの範囲内とすることができる。この温度は、通常、基板を載せたホットプレートによって設定される。基板をベース温度に保つために、別の加熱装置を使用することもできる。このような代替又は追加の加熱装置には、裏面又は前面ランプアニール、マイクロ波加熱、及び副次的なミリ秒スケールの予熱レーザビームを含めることができる。３０８ｎｍ付近の波長を有するレーザビームは、トップ（Ｍ３）銅ビットライン３８及びＭＴＪピラー３２を含む基板の表面温度を、ベース温度からピーク値まで、約１，０００，０００，０００℃／秒から約１００，０００，０００，０００℃／秒の上昇速度（ramp up rate）で上昇させる。ボトム電極構造２６を含む隣接構造の温度は、銅ライン３８及びＭＴＪピラー３２の温度と足並みを合わせて、ただしわずかに低速度で上昇するので、そのピーク値は銅ビットライン３８のピーク温度より２０℃から１００℃低くなる。レーザ照射後、トップの銅ビットライン３８及びＭＴＪピラー３２を含む表面温度は、約３００，０００，０００℃／秒から約３０，０００，０００，０００℃／秒の温度下降速度（ramp down rate）で急速にベース温度に戻る。温度ピーク点付近、典型的にはピーク点より５０℃低いレベルで測定されるアニール持続時間は、約１ナノ秒から約５００ナノ秒の範囲であるが、約１０ナノ秒から約１００ナノ秒がより典型的である。レーザアニールのプロセス持続時間は、ピーク温度より５０℃低い温度レベルでのアニール持続時間ではなく、ＦＷＨＭにおける放射露光持続時間で指定するのが通例である。これらの持続時間量は互いに関連しており、いくつかの実施形態では、アニール持続時間は、放射露光持続時間の分数（例えば、約１／３）である。
【0040】
レーザで誘導される表面温度上昇は、レーザ入射放射強度と、レーザパルス又は露光持続時間と、誘電体パシベーション層４２、トップ銅ビットライン３８、ＭＴＪピラー３２、及びその下の基板構造の光学的及び熱的特性とによって設定される。短い前面レーザ露光は、これらの基板構造の非一様な加熱を生じさせる。ナノ秒スケールのレーザパルスの場合の熱浸透深さは、銅ラインなどの均一な金属構造では約１ミクロンから約５ミクロンであり、典型的な相互接続誘電体では約１００ナノメートルから約５００ナノメートルである。さらに、不均一界面を横切る際の温度降下は、金属－金属界面では典型的には１０℃未満であり、誘電体界面では１００℃未満である。したがって、トップ銅ビットライン３８及びＭＴＪピラー３２は、トップからボトムへ向かって約０．１－０．３℃／ｎｍの小さな温度勾配で加熱され、トップ銅ビットライン３８はボトム電極２６よりも高いピーク温度を有する。誘電体構造の温度勾配は数倍大きく、典型的には０．３－３℃／ｎｍである。
【0041】
Ｍ３銅ビットライン３８が銅の融点（１０９０℃）を超える目標アニール温度範囲に達するのに必要な放射強度は、特定の下地基板構造、レーザパルス時間、及び選択されたレーザ波長に依存することが理解されよう。しかしながら、特定の基板構造及びアニールパラメータに対して、必要な入射放射強度は、約１０９０℃で溶融する銅ビットライン３８を観察することによって、実験的に決定することができる。いくつかの実施形態では、ナノ秒レーザ波長は３０８ｎｍ、基板ベース温度は２５０℃、ＦＷＨＭでのパルス持続時間は１６０ナノ秒であり、Ｍ３レベル又はそれより高いレベルのトップ銅ビットライン３８が溶融し始める結合レーザエネルギー密度は０．１Ｊ／ｃｍ２（これは入射レーザエネルギー密度の０．１６Ｊ／ｃｍ２に相当する）である。トップ銅ビットライン３８の正確な金属レベル、換言すればＦＥＯＬ基板２２からの熱絶縁の量が、この閾値を変化させる場合がある。銅ビットライン３８における金属キャップ、障壁、及びＴａＮ、Ｒｕ、Ｃｏ、Ｔａなどの濡れ層の存在も、この閾値を変化させる場合がある。トップ銅ビットライン３８、ＭＴＪピラー３２、及びボトム相互接続構造のパターン密度も、この閾値を変化させる場合がある。基板構造及びレーザパラメータは様々であり得るので、それによって入射レーザエネルギー密度の選択に影響を与えるが、約０．０５Ｊ／ｃｍ２から約３Ｊ／ｃｍ２の範囲の入射レーザエネルギー密度及び約５から約２００ナノ秒のレーザ放射露光持続時間を使用して、トップ銅ビットライン３８を溶融することができる。いくつかの実施形態では、トップ銅ビットライン３８は、累積持続時間が約１００ナノ秒から約３，０００ナノ秒の複数のレーザパルスで露光することによって、複数回溶融される。
【0042】
レーザ照射後、トップ銅ビットライン３８の温度は急速に下がり始め、液体銅はその融点／凝固点より低温になる。液体銅は、固体銅シードを核生成し、そのシードから銅粒を横方向に成長させることによって、凝固プロセスを開始する。固体銅シードが過剰にランダムに核生成すると、隣接する間隔が近い銅シードからの横方向成長が競合する結果として、小さな銅粒が生じることがある。銅ビットライン３８の下のＭＴＪピラー３２の存在は、効果的な局所ヒートシンクを提供し、ＭＴＪピラーの真上の銅ビットライン３８の部分に比較的冷たいスポットを生じさせ、そうした冷たい場所での固体銅シード核生成を容易にする。このことにより、トップ銅ビットライン３８における固体銅シードの位置が効果的にプログラムされる。
【0043】
トップ銅ビットライン３８に沿って隣接するＭＴＪピラーを約６０ｎｍ以上離間させると、図７に模式的に示されるような構造７０を有する大粒の銅ライン３８’になる。また、液体銅に混和しない不純物は、銅から表面や粒界に押し出され、より純度の高い、電気特性に優れた銅ラインとなる。さらに、液体銅が凝固することで、銅／ライナ界面が改質され、鏡面散乱成分が増加する。元素銅に直接隣接するライナ３９及びビットライン３８キャップ（図示せず）に液体銅に不混和性の材料を使用することで、これらの材料が銅ワイヤ内部に取り込まれないこと、及び、ワイヤ内部が優れた電気伝導性を有する本質的に純粋な元素銅（又は合金が使用される場合には銅合金）を含むことになることが保証される。複数回の連続的な銅溶融アニール行うことは、平均粒径を大きくすること、及び、銅を不混和性不純物から精錬することの両方に有益である。図７に示されるように、本明細書に記載のレーザアニール／再結晶化サイクルの完了時に得られるビットライン粒３８Ａ’、３８Ｂ’、３８Ｃ’は、それぞれ、３つの図示された下層のＭＴＪピラー３２に対して垂直に整列している。粒界は、主にＭＴＪピラー間のビットライン領域内、かつ、封入層及び誘電体層３４、３６を含む空間の上に位置する。
【0044】
銅ラインの溶融及び再結晶化の最終結果として、実効銅抵抗率はバルク銅の抵抗率である～１．７μΩｃｍ近くまで低減する。いくつかの実施形態では、銅ワイヤのサイズ効果は半減又はそれ以上低減し、つまり、所与のワイヤ断面積当たりのバルク銅抵抗率に対する有効銅ワイヤ抵抗率の相対的な増大が、半減又はそれ以上低減することを意味する。
例えば、銅の断面積が２０００ｎｍ２の銅ビットラインの実効抵抗は、約３．７から約２．７に低減し、すなわち２５％を超えて低減し、換言すれば、バルク抵抗率に対する実効バルク抵抗率の増大（～２μΩｃｍ）は、１μΩｃｍまで半減する。
例えば、銅の断面積が２０００ｎｍ２の銅ビットラインの実効抵抗は、約３．７から約２．７に低減し、すなわち２５％を超えて低減し、換言すれば、バルク抵抗率に対する実効バルク抵抗率の増大（～２μΩｃｍ）は、１μΩｃｍまで半減する。
【0045】
上記のような超短レーザパルスは、誘電体キャップ層４２及びＩＬＤ層３６並びにＭＴＪピラー３２を含む層の誘電体材料に対する損傷を回避する。ＭＲＡＭピラーの上に形成されたトップ銅ビットラインに関して上述したようなレーザアニール技術の実現可能性を図８Ａ及び図８Ｂで実証する。両方の図のグラフはさらに、銅及びＣｏＦｅＢが溶融する温度と、ＭＴＪ機能劣化の閾値とを示す。例示的なＭＴＪピラー３２（先の図に示す）は、融点が比較的低いので高温（４００℃より高い）のアニールの影響を受けやすいＣｏＦｅＢ合金を含む機能材料を含む。さらに、デバイスの短絡につながる可能性のある、ＭＴＪピラー３２のトンネル障壁層を横切る金属元素の拡散を防止するために、低温（４００℃より低い）の後処理が通常は必要とされる。例示的なブランケットＭＴＪスタック及び例示的レーザアニールパラメータについて、レーザアニールの前後のＭＴＪスタックの電気的機能を観察することによって、入射レーザエネルギー密度におけるＭＴＪ機能材料の融点及び対応する損傷閾値が実験的に決定された。例示的なＭＴＪスタックは、ルテニウム（Ｒｕ）キャップでキャップされた銅のトップ電極を含んでいた。３０８ｎｍにおけるＲｕの異なる光反射率及び異なるパターン密度（ブランケット膜）は、銅の溶融閾値を０．３７Ｊ／ｃｍ２の入射レーザ放射にシフトさせた。したがって、この例では、約１０００℃から約１３００℃の目標アニール温度範囲は、入射レーザエネルギー密度が０．３３Ｊ／ｃｍ２から０．４６Ｊ／ｃｍ２であることを必要とする。
【0046】
図８Ａは、トンネル磁気抵抗効果として知られるＭＴＪパラメータの変化を、Ｊ／ｃｍ２単位で測定された入射レーザエネルギー密度の範囲と、得られた較正されたピークアニール温度とに対して示す。磁気抵抗効果は高い方が望ましい。図８Ａに示すように、磁気抵抗効果は１１５０℃以下では実質的に変化しないので、この温度までは磁気トンネル接合の材料劣化を伴わずに、トップ銅ビットライン（図６のエレメント３８）のレーザアニールを行うことができる。磁気抵抗効果は、より高いアニール温度及び約０．４Ｊ／ｃｍ２を超える高いレーザエネルギー密度では大幅に低下／劣化する。同様に、図８Ｂでは、抵抗－面積（ＲＡ）積として知られるＭＴＪの別のパラメータをレーザアニール前後で示しており、０．４Ｊ／ｃｍ２までは劣化を示さない。所与の磁気抵抗効果値において、比較的低いＲＡが望ましい。ＲＡは、より高いレーザアニールエネルギー密度において増大／劣化する。このことから、銅ライン３８／３８’の下に位置するＭＴＪピラー３２の劣化を引き起こすことなく、銅ビットライン３８を数十秒から数百ナノ秒の持続時間にわたって溶融することができることが実証されている。
【0047】
上述の図面は、例示的な構造の製造における例示的な処理ステップ／段階を示す。全体としての製造方法及びそれによって形成される構造は完全に新規であるが、本方法を実施するために必要な特定の個々の処理ステップは、従来の半導体製造技術及び従来の半導体製造用ツールを利用することができる。本明細書の教示を考慮すれば、関連技術の当業者はこれらの技術及びツールを既に熟知しているであろう。さらに、半導体デバイスを製造するために使用される処理ステップ及びツールの１つ又は複数は、例えば、引用により本明細書に組み込まれる、Ｊａｍｅｓ Ｄ．Ｐｌｕｍｍｅｒら、Ｓｉｌｉｃｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ：Ｆｕｎｄａｍｅｎｔａｌｓ，Ｐｒａｃｔｉｃｅ，ａｎｄ Ｍｏｄｅｌｉｎｇ １ｓｔ Ｅｄｉｔｉｏｎ，Ｐｒｅｎｔｉｃｅ Ｈａｌｌ，２００１などの容易に入手可能な多くの出版物に記載されている。いくつかの個々の処理ステップが本明細書に記載されているが、それらのステップは単に例示であり、当業者は、適用可能ないくつかの等しく適切な代替案を熟知しているであろうことが強調される。
【0048】
添付の図に示された様々な層もしくは領域又はその両方は、必ずしも縮尺通りに描かれていない場合があることを理解されたい。さらに、このような集積回路装置で一般的に使用されるタイプの１つ又は複数の半導体層又は他の層は、説明を容易にするために所定の図において明示的に示されていない場合がある。このことは、これらの明示的に示されていない半導体層又は他の層が、実際の集積回路装置において省略されていることを意味するものではない。
【0049】
ここまでの議論を踏まえると、一般に、改良された大粒銅トップ相互接続ライン（ビットライン）を含むＭＲＡＭ構造体を形成する方法は、電子デバイスを含むデバイスウェハ２２と、デバイスウェハの上にあり、電子デバイスに電気的に接続されたボトム電極２６を含むメタライズ層Ｍ２とを含む、第１の構造を得ることを含むことが理解されるであろう。メタライズ層の上に側壁を有する垂直ピラー３２が形成され、垂直ピラーは各々、磁気トンネル接合及びトップ電極３０を含む。障壁（封入）層３４が、ピラー３２の側壁上に形成され、図４に示すように、最初にピラーを封入することができる。垂直ピラーの側壁の間に誘電体層３６が堆積される。トップ銅ビットライン３８が、トップ電極上に形成され、図６に模式的に示されるように比較的小さな粒と、４０ｎｍ以下の幅と、３，０００ｎｍ２以下の断面積とを有する。キャッピング層４２がトップ銅ビットラインの上に堆積され、ここで図６に示されるような例示的な構造６０を得ることができる。トップ又はＭ３銅ビットラインは、ピラー３２内の磁気トンネル接合の磁気特性に重大な影響を与えることなく、レーザ照射によって１回又は複数回溶融される。本方法は、レーザ照射後の冷却期間中にトップ銅ビットライン３８を再結晶化させて、比較的大きな粒と、改善された界面とを形成することをさらに含む。トップ銅ビットラインの再結晶化は、トップ電極３２から上方に進行する。レーザアニールパラメータは、ＭＴＪピラーを損傷することなくビットライン内に大きな粒を形成するように選択される。例示的なパラメータは、６００ｎｍ未満のレーザ波長、１－５００ナノ秒のレーザ露光時間範囲、及び１００－３，０００ナノ秒の累積レーザ露光時間を含む。この構造を、例えば、１１５０℃を下回る温度で１－１００回のレーザアニールとクールダウンとのサイクルに供することができる。
【0050】
隣接するＭＴＪピラー３２及びそのトップ電極３０は、ビットライン３８’に沿って６０ｎｍ以上離間しており、その結果、１つ又は複数の実施形態において、平均銅粒径は６０ｎｍを上回ることになる。銅の粒界は、図７に示されるように、主に隣接するＭＴＪピラー間に位置し、一方、銅粒は垂直なＭＴＪピラーに対して垂直に整列する。ビットライン３８’に沿って６０ナノメートルを超えるＭＴＪピラーのピッチでもなお、高密度のＭＴＪセルが可能であり、１つ又は複数の実施形態では、個々のＭＴＪセルの面積は０．０１μｍ２未満である。ビットライン３８’の実効抵抗率は、図６に関して上述したビットライン３８と比べて、２５％を超えて低減し、バルク抵抗率に対する実効バルク抵抗率の増大は、半減又はそれ以上低減する。したがって、図７に模式的に示されるような構造７０を得ることができる。
【0051】
本明細書に記載された発明の原理に従って得られるメモリアレイは、ＭＴＪと、３，０００ｎｍ２未満の断面積、低いアクセス抵抗、垂直に延びるＭＴＪピラーに対して垂直方向に整列した粒、及び主に隣接ピラー間に位置する粒界を有する大粒トップ銅ビットラインと、を含む。１つ又は複数の実施形態において、ビットライン３８’に沿ったＭＴＪピラーのピッチは６０ナノメートル（６０ｎｍ）以上であり、これにより、比較的大きな粒の形成が可能となる。例示的なメモリアレイにおいて、０．０１μｍ２未満の個々のＭＲＡＭセル領域が提供される。再結晶銅ビットラインの比較的大きな粒は、銅ビットラインを再結晶化させた後、０．０６μｍより大きい平均粒径（又はビットライン幅の２倍より大きい）を有する。
【0052】
上述した技術の少なくとも一部は、集積回路において実装することができる。集積回路を形成する際には、通常、同一のダイが半導体ウェハの表面上に繰り返しパターンで作製される。各ダイは、本明細書で説明するデバイスを含み、他の構造もしくは回路又はその両方を含んでもよい。個々のダイは、ウェハから切断又はダイシングされ、その後、集積回路としてパッケージングされる。当業者であれば、ウェハをダイシングし、ダイをパッケージングして、集積回路を製造する方法を知っているであろう。
【0053】
当業者は、上で議論された例示的な構造が、未加工形態（すなわち、複数のパッケージ化されていないチップを有する単一のウェハ）で、ベアダイとして、又はパッケージ化された形態で配布され、又は、１つ又は複数の例示的な実施形態に従って形成された磁気トンネル接合及び関連するビットラインを含む構造を有することから利益を得る中間製品又は最終製品の部品として組み込まれることができることを理解するであろう。
【0054】
本明細書に記載された実施形態の図は、様々な実施形態の一般的な理解を提供することを目的としており、本明細書に記載された回路及び技術を利用し得る装置及びシステムのすべての要素及び特徴の完全な説明として役立つことを意図していない。他の多くの実施形態は、本明細書の教示を受けて当業者には明らかになるであろう。他の実施形態は、本発明の範囲から逸脱することなく構造的及び論理的置換及び変更を行うことができるように、そこから利用及び派生される。また、いくつかの代替的な実施態様において、例示的な方法のステップのいくつかは、図に記された順序とは異なる順序で行われることがあることに留意されたい。例えば、連続して示された２つのステップは、実際には、実質的に同時に実行されることもあり、又は、特定のステップは、関与する機能に応じて、ときとして逆順で実行されることもある。また、図面は単に表現的なものであり、縮尺通りに描かれてはいない。したがって、本明細書及び図面は、制限的な意味ではなく、例示的な意味で考えるべきものである。
【0055】
本明細書において、実施形態は、単に便宜上、個別にもしくは集合的に又はその両方で、「実施形態」という用語で言及されることがあり、実際に複数の実施形態が示されている場合に、本出願の範囲をいずれかの単一の実施形態又は発明概念に限定することを意図するものでない。したがって、本明細書において特定の実施形態が図示され、説明されてきたが、示された１つ又は複数の特定の実施形態を、同じ目的を達成する機構で置き換えることができることを理解されたい。上記の実施形態の組み合わせ、及び本明細書に具体的に記載されていない他の実施形態は、本明細書の教示が与えられれば、当業者には明らかになるであろう。
【0056】
本明細書で用いられる用語は、特定の実施形態を説明することのみを目的としたものであり、本発明を限定することを意図したものではない。本明細書で使用される単数形「ａ」、「ａｎ」及び「ｔｈｅ」は、前後関係から明らかに別の意味を示さない限り、複数形態も含むことを意図する。更に、本明細書内で使用する場合に、「備える、含む」もしくは「備えている、含んでいる」又はその両方の用語は、そこに述べた特徴、ステップ、動作、要素もしくはコンポーネント又はそれらの組み合わせの存在を明示しているが、１つ又は複数のその他の特徴、ステップ、動作、要素、コンポーネントもしくはそれらの群又はそれらの組み合わせの存在又は付加を排除するものではないことは理解されるであろう。「上」、「下」、及び「垂直」などの用語は、相対的な高さとではなく、要素又は構造の互いに対する相対的な位置関係を示すために使用される。
【0057】
以下の特許請求の範囲における全ての「手段又はステップと機能との組み合わせ（ミーンズ又はステップ・プラス・ファンクション）」要素の対応する構造、材料、動作、及び均等物は、その機能を、明確に特許請求された他の請求要素との組み合わせで実行するためのあらゆる構造、材料、又は動作を含むことが意図されている。本発明の説明は、例証及び説明を目的として提示されたものであるが、網羅的であること又は本発明を開示された形態に限定することを意図したものではない。本発明の範囲及び思想から逸脱しない多くの修正及び変形が当業者には明らかであろう。実施形態は、本発明の原理及び実際の用途を最も良く説明するようにまた企図される特定の用途に適するような種々の修正を伴う種々の実施形態に関して本発明を当業者が理解するのを可能にするように、選択しかつ説明したものである。
【0058】
要約は、米国特許規則１．７２（ｂ）に準拠するために提供される。これは請求項の範囲又は意味を解釈又は制限するために使用されないことを理解した上で提出される。さらに、前述の詳細な説明において、開示を合理化する目的で、様々な特徴が単一の実施形態にまとめられていることが分かる。この開示方法は、特許請求された実施形態が各請求項に明示的に記載されている以上の特徴を必要とするという意図を反映したものと解釈されるべきではない。むしろ、添付の請求項が反映するように、特許請求される主題は、単一の実施形態のすべての特徴よりも少ない特徴に存在し得る。したがって、以下の請求項は、各請求項がそれ自体で別々に請求された主題として存在する状態で、本明細書に組み込まれる。
【0059】
本明細書で提供される教示を考慮すれば、当業者であれば、本技術及び開示された実施形態の他の実装及び応用を企図することができるであろう。例示的な実施形態を添付の図面を参照して本明細書で説明してきたが、例示的な実施形態はそれらの厳密な実施形態に限定されるものではなく、添付の特許請求の範囲から逸脱することなく、当業者によって様々な他の変更及び修正がそこになされることが理解されるであろう。
【0060】
本明細書に記載された本発明の好ましい実施態様では、電子構造体用の大粒銅ビットラインを形成する方法が提供され、この方法は、６０ナノメートル以上のピッチを有する垂直ピラーであって、各々が磁気トンネル接合及びトップ電極を含む垂直ピラーと、それぞれが垂直ピラーの各々の間あってこれらを分離する複数の空間と、垂直ピラー間の複数の空間の各々を充填する誘電体層とを含むＭＲＡＭ構造体を得ることと、トップ電極の上に、垂直ピラーのピッチに沿って、垂直ピラー間の空間の上に延在する銅ビットラインを形成することであって、４０ナノメートル以下の幅、３０００平方ナノメートル以下の断面積、及び銅ビットラインの幅と比べて小さいサイズの銅粒を有する銅ビットラインを形成することと、銅ビットラインをレーザアニールすることであって、それによって銅ビットラインを溶融させることと、レーザアニール後の冷却期間中に銅ビットラインを再結晶化させることであって、それによって、それぞれ垂直ピラーに対して垂直方向に整列し、主として垂直ピラー間の空間内の誘電体層の上に位置する粒界を有する、銅ビットラインの幅と比べて大きな粒を銅ビットライン内に形成させることと、を含む。好ましくは、銅ビットラインをレーザアニールすることは、複数の連続した銅溶融アニールを含み、銅ビットラインを再結晶化させることは、連続した銅溶融アニール間の複数の冷却期間を含む。レーザアニールすることは、好ましくは、０．０５－３Ｊ／ｃｍ２のレーザアニール密度で行われる。好ましくは、ＭＲＡＭ構造体は、液体銅に不混和性の、トップ電極及び誘電体層の上に延在する金属ライナをさらに含み、銅ビットラインを金属ライナ上に直接形成することをさらに含む。銅ビットラインをレーザアニールすることは、好ましくは、アニールを１１５０℃以下で生じさせることを含み、金属ライナはレーザアニールの間、固体状態のままである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】