(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-11-11
(45)【発行日】2024-11-19
(54)【発明の名称】発光装置
(51)【国際特許分類】
H01L 29/786 20060101AFI20241112BHJP
H01L 21/322 20060101ALI20241112BHJP
H01L 21/20 20060101ALI20241112BHJP
H01L 21/8234 20060101ALI20241112BHJP
H01L 27/088 20060101ALI20241112BHJP
H10K 59/12 20230101ALI20241112BHJP
【ＦＩ】
H01L29/78 617N
H01L29/78 617K
H01L29/78 618C
H01L21/322 P
H01L21/20
H01L27/088 C
H01L27/088 331E
H10K59/12
【請求項の数】
5
(21)【出願番号】P 2024027756
(22)【出願日】2024-02-27
(62)【分割の表示】P 2022140809の分割
【原出願日】2006-07-21
(65)【公開番号】P2024059858
(43)【公開日】2024-05-01
【審査請求日】2024-03-26
(31)【優先権主張番号】P 2005212200
(32)【優先日】2005-07-22
(33)【優先権主張国・地域又は機関】JP
【早期審査対象出願】
(73)【特許権者】
【識別番号】000153878
【氏名又は名称】株式会社半導体エネルギー研究所
(72)【発明者】
【氏名】坂倉 真之
(72)【発明者】
【氏名】山崎 舜平
【審査官】西村 治郎
(56)【参考文献】
【文献】特開２０００－２８６４２２（ＪＰ，Ａ）
【文献】特開２００４－１２６１０６（ＪＰ，Ａ）
【文献】特開２００３－１７３１５４（ＪＰ，Ａ）
【文献】特開２０００－２２１９０３（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／２０
Ｈ０１Ｌ ２１／３２２
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／８２３４
Ｈ０１Ｌ ２７／０８８
Ｈ０１Ｌ ２９／７８６
Ｈ１０Ｋ ５９／１２
(57)【特許請求の範囲】
【請求項1】
第１のチャネル形成領域と第２のチャネル形成領域とを有する第１の半導体層と、前記第１のチャネル形成領域と重なる第１のゲート電極と、
前記第２のチャネル形成領域と重なる第２のゲート電極と、
第３のチャネル形成領域と第４のチャネル形成領域とを有する第２の半導体層と、
前記第３のチャネル形成領域と重なる第３のゲート電極と、
前記第４のチャネル形成領域と重なる第４のゲート電極と、
平面視において第１の方向に延伸する領域を有する第１の配線と、
平面視において前記第１の方向に延伸する領域を有する第２の配線と、
前記第１の配線と同じ材料を有する、第１の導電層及び第２の導電層と、
前記第１の導電層を介して前記第１の半導体層と電気的に接続された発光素子と、を画素に有し、
前記第１の配線は、前記第２の半導体層と電気的に接続され、
前記第２の半導体層は、前記第２の導電層を介して、前記第１のゲート電極と電気的に接続され、
前記第２の配線からの電流は、前記第１のチャネル形成領域、前記第２のチャネル形成領域及び前記第１の導電層をこの順に介して、前記発光素子に供給され、
前記第１のチャネル形成領域の長さは、前記第２のチャネル形成領域の長さよりも大きく、
平面視において、前記第１の半導体層及び前記第２の半導体層の各々は、前記第１の配線と同じ方向に延伸する領域を有する形状を有し、且つ前記第２の配線と重なる領域を有し、
平面視において、前記第２の配線は、前記第１の配線と前記第１の導電層との間に位置する領域を有する、発光装置。
【請求項2】
第１のチャネル形成領域と第２のチャネル形成領域とを有する第１の半導体層と、前記第１のチャネル形成領域と重なる第１のゲート電極と、
て前記第２のチャネル形成領域と重なる第２のゲート電極と、
第３のチャネル形成領域と第４のチャネル形成領域とを有する第２の半導体層と、
前記第３のチャネル形成領域と重なる第３のゲート電極と、
前記第４のチャネル形成領域と重なる第４のゲート電極と、
平面視において第１の方向に延伸する領域を有する第１の配線と、
平面視において前記第１の方向に延伸する領域を有する第２の配線と、
前記第１の配線と同じ材料を有する、第１の導電層及び第２の導電層と、
前記第１の導電層を介して前記第１の半導体層と電気的に接続された発光素子と、を画素に有し、
平面視において、前記第２の配線は、前記第１の配線より配線幅の大きな領域を有し、
前記第１の配線は、前記第２の半導体層と電気的に接続され、
前記第２の半導体層は、前記第２の導電層を介して、前記第１のゲート電極と電気的に接続され、
前記第２の配線からの電流は、前記第１のチャネル形成領域、前記第２のチャネル形成領域及び前記第１の導電層をこの順に介して、前記発光素子に供給され、
前記第１のチャネル形成領域の長さは、前記第２のチャネル形成領域の長さよりも大きく、
平面視において、前記第１の半導体層及び前記第２の半導体層の各々は、前記第１の配線と同じ方向に延伸する領域を有する形状を有し、且つ前記第２の配線と重なる領域を有し、
平面視において、前記第２の配線は、前記第１の配線と前記第１の導電層との間に位置する領域を有する、発光装置。
【請求項3】
第１のチャネル形成領域と第２のチャネル形成領域とを有する第１の半導体層と、前記第１のチャネル形成領域と重なる第１のゲート電極と、
前記第２のチャネル形成領域と重なる第２のゲート電極と、
第３のチャネル形成領域と第４のチャネル形成領域とを有する第２の半導体層と、
前記第３のチャネル形成領域と重なる第３のゲート電極と、
前記第４のチャネル形成領域と重なる第４のゲート電極と、
平面視において第１の方向に延伸する領域を有する第１の配線と、
平面視において前記第１の方向に延伸する領域を有する第２の配線と、
前記第１の配線と同じ材料を有する、第１の導電層及び第２の導電層と、
前記第１の導電層を介して前記第１の半導体層と電気的に接続された発光素子と、を画素に有し、
前記第１の配線は、前記第２の半導体層と電気的に接続され、
前記第２の半導体層は、前記第２の導電層を介して、前記第１のゲート電極と電気的に接続され、
前記第２の配線からの電流は、前記第１のチャネル形成領域、前記第２のチャネル形成領域及び前記第１の導電層をこの順に介して、前記発光素子に供給され、
前記第１のチャネル形成領域の長さは、前記第２のチャネル形成領域の長さよりも大きく、
平面視において、前記第１の半導体層及び前記第２の半導体層の各々は、前記第１の配線と同じ方向に延伸する領域を有する形状を有し、且つ前記第２の配線と重なる領域を有し、
平面視において、前記第２の配線は、前記第３のチャネル形成領域及び前記第４のチャネル形成領域の各々と重なる領域を有し、
平面視において、前記第２の配線は、前記第１の配線と前記第１の導電層との間に位置する領域を有する、発光装置。
【請求項4】
第１のチャネル形成領域と第２のチャネル形成領域とを有する第１の半導体層と、前記第１のチャネル形成領域と重なる第１のゲート電極と、
前記第２のチャネル形成領域と重なる第２のゲート電極と、
第３のチャネル形成領域と第４のチャネル形成領域とを有する第２の半導体層と、
前記第３のチャネル形成領域と重なる第３のゲート電極と、
前記第４のチャネル形成領域と重なる第４のゲート電極と、
平面視において第１の方向に延伸する領域を有する第１の配線と、
平面視において前記第１の方向に延伸する領域を有する第２の配線と、
前記第１の配線と同じ材料を有する、第１の導電層及び第２の導電層と、
前記第１の導電層を介して前記第１の半導体層と電気的に接続された発光素子と、を画素に有し、
平面視において、前記第２の配線は、前記第１の配線より配線幅の大きな領域を有し、
前記第１の配線は、前記第２の半導体層と電気的に接続され、
前記第２の半導体層は、前記第２の導電層を介して、前記第１のゲート電極と電気的に接続され、
前記第２の配線からの電流は、前記第１のチャネル形成領域、前記第２のチャネル形成領域及び前記第１の導電層をこの順に介して、前記発光素子に供給され、
前記第１のチャネル形成領域の長さは、前記第２のチャネル形成領域の長さよりも大きく、
平面視において、前記第１の半導体層及び前記第２の半導体層の各々は、前記第１の配線と同じ方向に延伸する領域を有する形状を有し、且つ前記第２の配線と重なる領域を有し、
平面視において、前記第２の配線は、前記第３のチャネル形成領域及び前記第４のチャネル形成領域の各々と重なる領域を有し、
平面視において、前記第２の配線は、前記第１の配線と前記第１の導電層との間に位置する領域を有する、発光装置。
【請求項5】
請求項１乃至４のいずれか一において、
前記第１の半導体層は、ｐ型不純物を有する第１乃至第３の領域を有し、
前記第２の配線からの電流は、前記第１の領域、前記第１のチャネル形成領域、前記第２の領域、前記第２のチャネル形成領域、前記第３の領域、及び前記第１の導電層をこの順に介して、前記発光素子に供給される、発光装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は薄膜トランジスタで構成された回路を有する半導体装置に関する。例えば、液晶
表示パネルに代表される電気光学装置や有機発光素子（ＥＬ：エレクトロルミネッセンス
素子）を有する表示装置を部品として搭載した電子機器に関する。
表示パネルに代表される電気光学装置や有機発光素子（ＥＬ：エレクトロルミネッセンス
素子）を有する表示装置を部品として搭載した電子機器に関する。
【0002】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【0003】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数～数百ｎｍ程度）を用い
て薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩ
Ｃや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチン
グ素子として開発が急がれている。
て薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩ
Ｃや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチン
グ素子として開発が急がれている。
【0004】
特に、マトリクス状に配置された表示画素毎にトランジスタからなるスイッチング素子を
設けたアクティブマトリクス型の表示装置（液晶表示装置や発光表示装置）が盛んに開発
されている。
設けたアクティブマトリクス型の表示装置（液晶表示装置や発光表示装置）が盛んに開発
されている。
【0005】
また、製造コストの低減を図るために駆動回路部を画素部と同一基板上に作り込む開発も
進められている。中でも、ポリシリコン膜を用いたトランジスタは、アモルファスシリコ
ン膜を用いたトランジスタよりも電界効果移動度が高いので高速動作が可能である。
進められている。中でも、ポリシリコン膜を用いたトランジスタは、アモルファスシリコ
ン膜を用いたトランジスタよりも電界効果移動度が高いので高速動作が可能である。
【0006】
表示装置に搭載されるモジュールには、機能ブロックごとに画像表示を行う画素部や、Ｃ
ＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプ
リング回路などの画素部を制御するための駆動回路部が一枚の基板上に形成される。
ＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプ
リング回路などの画素部を制御するための駆動回路部が一枚の基板上に形成される。
【0007】
特に、有機発光素子をマトリクス状に配置した発光表示装置においては、１つの画素に役
割の異なる複数のトランジスタが必要とされている。また、液晶表示装置においても、１
つの画素にスイッチング用のトランジスタとＳＲＡＭなどの記憶素子とを形成する試みが
なされている。
割の異なる複数のトランジスタが必要とされている。また、液晶表示装置においても、１
つの画素にスイッチング用のトランジスタとＳＲＡＭなどの記憶素子とを形成する試みが
なされている。
【0008】
特許文献１には、ＥＬ表示装置において、スイッチング素子としてマルチゲート構造のト
ランジスタを用いることが記載されている。
ランジスタを用いることが記載されている。
【先行技術文献】
【特許文献】
【0009】
【文献】特開２００１－０１３８９３号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
一般に、トランジスタのソース領域－ドレイン領域間（チャネル形成領域）に流れる電流
は、ゲート電極に印加される電圧によって制御される。チャネル長が十分に大きい場合、
ゲート電極に印加される電圧がある一定の値（しきい値）以下の場合には、チャネル形成
領域に電流はほとんど流れない。その後、ゲート電極に印加される電圧がしきい値を超え
たところから、チャネル形成領域に流れる電流がほぼ線形に増加し始める。
は、ゲート電極に印加される電圧によって制御される。チャネル長が十分に大きい場合、
ゲート電極に印加される電圧がある一定の値（しきい値）以下の場合には、チャネル形成
領域に電流はほとんど流れない。その後、ゲート電極に印加される電圧がしきい値を超え
たところから、チャネル形成領域に流れる電流がほぼ線形に増加し始める。
【0011】
上述したように、チャネル長が十分に大きい場合はしきい値はほぼ一定であるが、チャネ
ル長が小さくなると、ゲート電極に印加される電圧がしきい値以下でも電流が流れてしま
う。これは、チャネル長が小さくなるにつれ、ドレイン電圧によってソース領域とチャネ
ル形成領域との境界の電圧障壁が下げられることに由来する。この現象は、チャネル長が
小さくなるにつれてしきい値電圧が低下することを意味し、短チャネル効果の代表的な例
として知られている。
ル長が小さくなると、ゲート電極に印加される電圧がしきい値以下でも電流が流れてしま
う。これは、チャネル長が小さくなるにつれ、ドレイン電圧によってソース領域とチャネ
ル形成領域との境界の電圧障壁が下げられることに由来する。この現象は、チャネル長が
小さくなるにつれてしきい値電圧が低下することを意味し、短チャネル効果の代表的な例
として知られている。
【0012】
上記短チャネル効果が、マルチゲート構造のトランジスタに含まれるいずれかのチャネル
形成領域に起きると、トランジスタの特性に不良が生じる。特に、ソース領域に近接する
チャネル形成領域に短チャネル効果が起きるとトランジスタの特性に不良が生じる。
形成領域に起きると、トランジスタの特性に不良が生じる。特に、ソース領域に近接する
チャネル形成領域に短チャネル効果が起きるとトランジスタの特性に不良が生じる。
【0013】
本発明はこのような状況を鑑みてなされたものであり、動作特性および信頼性の向上した
新規なマルチゲート構造のトランジスタを提供することを目的とする。
新規なマルチゲート構造のトランジスタを提供することを目的とする。
【0014】
また、信頼性を向上することを実現できる新規なアクティブマトリクス型の発光装置の
構造も提供する。
構造も提供する。
【課題を解決するための手段】
【0015】
本発明は、複数あるチャネル形成領域のチャネル長の大きさを適宜調整することにより、
トランジスタの特性不良の発生を防ぐものである。
トランジスタの特性不良の発生を防ぐものである。
【0016】
本発明は、マルチゲート構造（直列に接続された少なくとも２つ以上のチャネル形成領域
を含んだ半導体層と、それぞれのチャネル形成領域に電界を印加する少なくとも２つ以上
のゲート電極とを有する構造）のトランジスタにおいて、複数あるチャネル形成領域のう
ち、ソース領域に近接するチャネル形成領域のチャネル長を、ドレイン領域に近接するチ
ャネル形成領域のチャネル長よりも長くすることを特徴の一つとする。
を含んだ半導体層と、それぞれのチャネル形成領域に電界を印加する少なくとも２つ以上
のゲート電極とを有する構造）のトランジスタにおいて、複数あるチャネル形成領域のう
ち、ソース領域に近接するチャネル形成領域のチャネル長を、ドレイン領域に近接するチ
ャネル形成領域のチャネル長よりも長くすることを特徴の一つとする。
【0017】
また、本発明は、少なくともソース領域に近接するチャネル形成領域のチャネル長の長さ
を短チャネル効果が現れない長さとすることを特徴の一つとする。
を短チャネル効果が現れない長さとすることを特徴の一つとする。
【0018】
本発明は、絶縁表面を有する基板上に半導体層と、２つのゲート電極と、ソース電極及び
ドレイン電極と、を有し、前記半導体層はソース領域と、ドレイン領域と、前記ソース領
域と接する第１のチャネル形成領域と、前記ドレイン領域と接する第２のチャネル形成領
域と、前記第１のチャネル形成領域と前記第２のチャネル形成領域との間に位置する高濃
度不純物領域と、を有し、前記２つのゲート電極は、それぞれ第１の絶縁膜を介して前記
第１のチャネル形成領域又は前記第２のチャネル形成領域上に位置し、前記ソース電極及
び前記ドレイン電極は、第２の絶縁膜に設けられたコンタクトホールを介して前記半導体
層と接続し、前記第１のチャネル形成領域と前記第２のチャネル形成領域は直列に接続し
、前記第１のチャネル形成領域のチャネル長は前記第２のチャネル形成領域のチャネル長
よりも長いことを特徴の一つとしている。
ドレイン電極と、を有し、前記半導体層はソース領域と、ドレイン領域と、前記ソース領
域と接する第１のチャネル形成領域と、前記ドレイン領域と接する第２のチャネル形成領
域と、前記第１のチャネル形成領域と前記第２のチャネル形成領域との間に位置する高濃
度不純物領域と、を有し、前記２つのゲート電極は、それぞれ第１の絶縁膜を介して前記
第１のチャネル形成領域又は前記第２のチャネル形成領域上に位置し、前記ソース電極及
び前記ドレイン電極は、第２の絶縁膜に設けられたコンタクトホールを介して前記半導体
層と接続し、前記第１のチャネル形成領域と前記第２のチャネル形成領域は直列に接続し
、前記第１のチャネル形成領域のチャネル長は前記第２のチャネル形成領域のチャネル長
よりも長いことを特徴の一つとしている。
【0019】
また、本発明は、絶縁表面を有する基板上に半導体層と、２つのゲート電極と、ソース電
極及びドレイン電極と、を有し、前記半導体層はソース領域と、ドレイン領域と、前記ソ
ース領域と接する第１のチャネル形成領域と、前記ドレイン領域と接する第２のチャネル
形成領域と、前記第１のチャネル形成領域と前記第２のチャネル形成領域との間に位置す
る高濃度不純物領域と、を有し、前記２つのゲート電極は、それぞれ第１の絶縁膜を介し
て前記第１のチャネル形成領域又は前記第２のチャネル形成領域上に位置し、前記ソース
電極及び前記ドレイン電極は、第２の絶縁膜に設けられたコンタクトホールを介して前記
半導体層と接続し、前記第１のチャネル形成領域と前記第２のチャネル形成領域は直列に
接続し、前記第１のチャネル形成領域のチャネル長をＬ１とし、前記第２のチャネル形成
領域のチャネル長をＬ２とした時、Ｌ１≧２×Ｌ２の関係式が成り立つことを特徴の一つ
としている。
極及びドレイン電極と、を有し、前記半導体層はソース領域と、ドレイン領域と、前記ソ
ース領域と接する第１のチャネル形成領域と、前記ドレイン領域と接する第２のチャネル
形成領域と、前記第１のチャネル形成領域と前記第２のチャネル形成領域との間に位置す
る高濃度不純物領域と、を有し、前記２つのゲート電極は、それぞれ第１の絶縁膜を介し
て前記第１のチャネル形成領域又は前記第２のチャネル形成領域上に位置し、前記ソース
電極及び前記ドレイン電極は、第２の絶縁膜に設けられたコンタクトホールを介して前記
半導体層と接続し、前記第１のチャネル形成領域と前記第２のチャネル形成領域は直列に
接続し、前記第１のチャネル形成領域のチャネル長をＬ１とし、前記第２のチャネル形成
領域のチャネル長をＬ２とした時、Ｌ１≧２×Ｌ２の関係式が成り立つことを特徴の一つ
としている。
【0020】
また、本発明は、絶縁表面を有する基板上に半導体層と、２つのゲート電極と、ソース電
極及びドレイン電極と、を有し、前記半導体層はソース領域と、ドレイン領域と、前記ソ
ース領域と接する第１の低濃度不純物領域と、前記第１の低濃度不純物領域と接する第１
のチャネル形成領域と、前記ドレイン領域と接する第２の低濃度不純物領域と、前記第２
の低濃度不純物領域と接する第２のチャネル形成領域と、前記第１のチャネル形成領域と
前記第２のチャネル形成領域との間に位置する高濃度不純物領域と、を有し、２つの前記
ゲート電極は、それぞれ第１の絶縁膜を介して前記第１のチャネル形成領域又は前記第２
のチャネル形成領域上に位置し、前記ソース電極及び前記ドレイン電極は、第２の絶縁膜
を介して前記半導体層と接続し、前記第１のチャネル形成領域と前記第２のチャネル形成
領域は直列に接続し、前記第１のチャネル形成領域のチャネル長は前記第２のチャネル形
成領域のチャネル長よりも長いことを特徴の一つとしている。
極及びドレイン電極と、を有し、前記半導体層はソース領域と、ドレイン領域と、前記ソ
ース領域と接する第１の低濃度不純物領域と、前記第１の低濃度不純物領域と接する第１
のチャネル形成領域と、前記ドレイン領域と接する第２の低濃度不純物領域と、前記第２
の低濃度不純物領域と接する第２のチャネル形成領域と、前記第１のチャネル形成領域と
前記第２のチャネル形成領域との間に位置する高濃度不純物領域と、を有し、２つの前記
ゲート電極は、それぞれ第１の絶縁膜を介して前記第１のチャネル形成領域又は前記第２
のチャネル形成領域上に位置し、前記ソース電極及び前記ドレイン電極は、第２の絶縁膜
を介して前記半導体層と接続し、前記第１のチャネル形成領域と前記第２のチャネル形成
領域は直列に接続し、前記第１のチャネル形成領域のチャネル長は前記第２のチャネル形
成領域のチャネル長よりも長いことを特徴の一つとしている。
【0021】
また、本発明は、絶縁表面を有する基板上に半導体層と、２つのゲート電極と、ソース電
極及びドレイン電極と、を有し、前記半導体層はソース領域と、ドレイン領域と、前記ソ
ース領域と接する第１の低濃度不純物領域と、前記第１の低濃度不純物領域と接する第１
のチャネル形成領域と、前記ドレイン領域と接する第２の低濃度不純物領域と、前記第２
の低濃度不純物領域と接する第２のチャネル形成領域と、前記第１のチャネル形成領域と
前記第２のチャネル形成領域との間に位置する高濃度不純物領域と、を有し、２つの前記
ゲート電極は、それぞれ第１の絶縁膜を介して前記第１のチャネル形成領域又は前記第２
のチャネル形成領域上に位置し、前記ソース電極及び前記ドレイン電極は、第２の絶縁膜
を介して前記半導体層と接続し、前記第１のチャネル形成領域と前記第２のチャネル形成
領域は直列に接続し、前記第１のチャネル形成領域のチャネル長をＬ１とし、前記第２の
チャネル形成領域のチャネル長をＬ２とした時、Ｌ１≧２×Ｌ２の関係式が成り立つこと
を特徴の一つとしている。
極及びドレイン電極と、を有し、前記半導体層はソース領域と、ドレイン領域と、前記ソ
ース領域と接する第１の低濃度不純物領域と、前記第１の低濃度不純物領域と接する第１
のチャネル形成領域と、前記ドレイン領域と接する第２の低濃度不純物領域と、前記第２
の低濃度不純物領域と接する第２のチャネル形成領域と、前記第１のチャネル形成領域と
前記第２のチャネル形成領域との間に位置する高濃度不純物領域と、を有し、２つの前記
ゲート電極は、それぞれ第１の絶縁膜を介して前記第１のチャネル形成領域又は前記第２
のチャネル形成領域上に位置し、前記ソース電極及び前記ドレイン電極は、第２の絶縁膜
を介して前記半導体層と接続し、前記第１のチャネル形成領域と前記第２のチャネル形成
領域は直列に接続し、前記第１のチャネル形成領域のチャネル長をＬ１とし、前記第２の
チャネル形成領域のチャネル長をＬ２とした時、Ｌ１≧２×Ｌ２の関係式が成り立つこと
を特徴の一つとしている。
【0022】
また、本発明は、絶縁表面を有する基板上に半導体層と、２つのゲート電極と、ソース電
極及びドレイン電極と、を有し、前記半導体層はソース領域と、ドレイン領域と、前記ソ
ース領域と接する第１の低濃度不純物領域と、前記第１の低濃度不純物領域と接する第１
のチャネル形成領域と、前記ドレイン領域と接する第２の低濃度不純物領域と、前記第２
の低濃度不純物領域と接する第２のチャネル形成領域と、前記第１のチャネル形成領域と
前記第２のチャネル形成領域との間に位置する高濃度不純物領域と、を有し、前記第１の
低濃度不純物領域及び前記第２の低濃度不純物領域は前記ゲート電極と重なる部分を有し
、前記ソース電極及び前記ドレイン電極は、第２の絶縁膜を介して前記半導体層と接続し
、前記第１のチャネル形成領域と前記第２のチャネル形成領域は直列に接続し、前記第１
のチャネル形成領域のチャネル長は前記第２のチャネル形成領域のチャネル長よりも長い
ことを特徴の一つとしている。
極及びドレイン電極と、を有し、前記半導体層はソース領域と、ドレイン領域と、前記ソ
ース領域と接する第１の低濃度不純物領域と、前記第１の低濃度不純物領域と接する第１
のチャネル形成領域と、前記ドレイン領域と接する第２の低濃度不純物領域と、前記第２
の低濃度不純物領域と接する第２のチャネル形成領域と、前記第１のチャネル形成領域と
前記第２のチャネル形成領域との間に位置する高濃度不純物領域と、を有し、前記第１の
低濃度不純物領域及び前記第２の低濃度不純物領域は前記ゲート電極と重なる部分を有し
、前記ソース電極及び前記ドレイン電極は、第２の絶縁膜を介して前記半導体層と接続し
、前記第１のチャネル形成領域と前記第２のチャネル形成領域は直列に接続し、前記第１
のチャネル形成領域のチャネル長は前記第２のチャネル形成領域のチャネル長よりも長い
ことを特徴の一つとしている。
【0023】
また、本発明は、絶縁表面を有する基板上に半導体層と、２つのゲート電極と、ソース電
極及びドレイン電極と、を有し、前記半導体層はソース領域と、ドレイン領域と、前記ソ
ース領域と接する第１の低濃度不純物領域と、前記第１の低濃度不純物領域と接する第１
のチャネル形成領域と、前記ドレイン領域と接する第２の低濃度不純物領域と、前記第２
の低濃度不純物領域と接する第２のチャネル形成領域と、前記第１のチャネル形成領域と
前記第２のチャネル形成領域との間に位置する高濃度不純物領域と、を有し、前記第１の
低濃度不純物領域及び前記第２の低濃度不純物領域は前記ゲート電極と重なる部分を有し
、前記ソース電極及び前記ドレイン電極は、第２の絶縁膜を介して前記半導体層と接続し
、前記第１のチャネル形成領域と前記第２のチャネル形成領域は直列に接続し、前記第１
のチャネル形成領域のチャネル長をＬ１とし、前記第２のチャネル形成領域のチャネル長
をＬ２とした時、Ｌ１≧２×Ｌ２の関係式が成り立つことを特徴の一つとしている。
極及びドレイン電極と、を有し、前記半導体層はソース領域と、ドレイン領域と、前記ソ
ース領域と接する第１の低濃度不純物領域と、前記第１の低濃度不純物領域と接する第１
のチャネル形成領域と、前記ドレイン領域と接する第２の低濃度不純物領域と、前記第２
の低濃度不純物領域と接する第２のチャネル形成領域と、前記第１のチャネル形成領域と
前記第２のチャネル形成領域との間に位置する高濃度不純物領域と、を有し、前記第１の
低濃度不純物領域及び前記第２の低濃度不純物領域は前記ゲート電極と重なる部分を有し
、前記ソース電極及び前記ドレイン電極は、第２の絶縁膜を介して前記半導体層と接続し
、前記第１のチャネル形成領域と前記第２のチャネル形成領域は直列に接続し、前記第１
のチャネル形成領域のチャネル長をＬ１とし、前記第２のチャネル形成領域のチャネル長
をＬ２とした時、Ｌ１≧２×Ｌ２の関係式が成り立つことを特徴の一つとしている。
【0024】
また、本発明において、具体的には、前記チャネル長Ｌ１は２μｍ以上１０μｍ以下の長
さを有し、前記チャネル長Ｌ２は１μｍ以上の長さを有し、前記チャネル長Ｌ１よりも０
．５μｍ以上小さいことも特徴の一つとする。
さを有し、前記チャネル長Ｌ２は１μｍ以上の長さを有し、前記チャネル長Ｌ１よりも０
．５μｍ以上小さいことも特徴の一つとする。
【0025】
また、本発明において、前記不純物はボロン等の周期表の１３属に属するｐ型を付与する
不純物であることも特徴の一つとする。
不純物であることも特徴の一つとする。
【0026】
また、本発明において、２つのゲート電極は電気的に接続されているものとする。
【0027】
なお、本発明において、前記高濃度不純物領域の濃度は、前記ソース領域又は前記ドレイ
ン領域と同程度のものとする。また、前記第１の低濃度不純物領域及び前記第２の低濃度
不純物領域の濃度は、前記ソース領域又は前記ドレイン領域よりも低いものとする。
ン領域と同程度のものとする。また、前記第１の低濃度不純物領域及び前記第２の低濃度
不純物領域の濃度は、前記ソース領域又は前記ドレイン領域よりも低いものとする。
【0028】
また、薄膜トランジスタと発光素子とを備えたアクティブマトリクス型の発光装置にお
いて、製造コスト上、発光素子の第１の電極の端部を覆うように配置する隔壁の厚さを薄
くすることが望まれている。隔壁の厚さを薄くしすぎると配線による段差や配線形成時に
生じた残渣を隔壁が覆いきれなくなって隔壁上に形成される第２の電極と第１の電極とで
短絡を起こすことがある。
いて、製造コスト上、発光素子の第１の電極の端部を覆うように配置する隔壁の厚さを薄
くすることが望まれている。隔壁の厚さを薄くしすぎると配線による段差や配線形成時に
生じた残渣を隔壁が覆いきれなくなって隔壁上に形成される第２の電極と第１の電極とで
短絡を起こすことがある。
【0029】
そこで、本発明人らは、膜厚３００ｎｍ未満の無機絶縁膜を形成した後に隔壁を形成す
ることで短絡を防ぐ構成を考案した。無機絶縁膜はＴＦＴと電気的に接続する配線の上端
部を少なくとも覆い、無機絶縁膜上に第１の電極が形成される。
ることで短絡を防ぐ構成を考案した。無機絶縁膜はＴＦＴと電気的に接続する配線の上端
部を少なくとも覆い、無機絶縁膜上に第１の電極が形成される。
【0030】
本明細書で開示する本発明の他の構成は、図１０にその一例を示したように、絶縁表面
を有する基板上に半導体層と、前記半導体層上にゲート絶縁膜と、前記ゲート絶縁膜上に
ゲート電極と、前記ゲート電極上に第１の絶縁膜と、前記第１の絶縁膜に形成された開口
を介して前記第１の絶縁膜上に前記半導体層と電気的に接続する配線と、前記配線の上面
の一部及び前記第１の絶縁膜上面と接する第２の絶縁膜と、前記第２の絶縁膜に形成され
た開口を介して前記配線と電気的に接続し、且つ、前記第２の絶縁膜上面に接する第１の
電極と、前記第２の絶縁膜上に前記第１の電極の端部を覆う隔壁と、前記第１の電極上に
有機化合物を有する層と、前記隔壁及び前記有機化合物を有する層上に第２の電極とを有
し、前記第１の絶縁膜に形成された開口は、前記第２の絶縁膜の開口と重なる位置である
ことを特徴の一つとする半導体装置である。
を有する基板上に半導体層と、前記半導体層上にゲート絶縁膜と、前記ゲート絶縁膜上に
ゲート電極と、前記ゲート電極上に第１の絶縁膜と、前記第１の絶縁膜に形成された開口
を介して前記第１の絶縁膜上に前記半導体層と電気的に接続する配線と、前記配線の上面
の一部及び前記第１の絶縁膜上面と接する第２の絶縁膜と、前記第２の絶縁膜に形成され
た開口を介して前記配線と電気的に接続し、且つ、前記第２の絶縁膜上面に接する第１の
電極と、前記第２の絶縁膜上に前記第１の電極の端部を覆う隔壁と、前記第１の電極上に
有機化合物を有する層と、前記隔壁及び前記有機化合物を有する層上に第２の電極とを有
し、前記第１の絶縁膜に形成された開口は、前記第２の絶縁膜の開口と重なる位置である
ことを特徴の一つとする半導体装置である。
【0031】
【0032】
また、第１電極と電気的に接続するＴＦＴはシングルゲート構造に限定されず、ゲート絶
縁膜上に複数のゲート電極を有するマルチゲート構造であってもよい。
縁膜上に複数のゲート電極を有するマルチゲート構造であってもよい。
【0033】
上記構成において、第１の電極は、少なくとも前記半導体層と接続する配線（即ちドレイ
ン電極）の上面の一部で接していることを特徴の一つとしている。第２の絶縁膜の開口を
覆うように第１の電極を形成すると、第１の電極の形成位置が多少ずれても、接触面積を
一定にでき、製造上のマージンを広くできる利点がある。
ン電極）の上面の一部で接していることを特徴の一つとしている。第２の絶縁膜の開口を
覆うように第１の電極を形成すると、第１の電極の形成位置が多少ずれても、接触面積を
一定にでき、製造上のマージンを広くできる利点がある。
【0034】
また、接触面積を増大させて低抵抗化を図るために、配線上面に加えて側面とも接して
もよく、上記構成において、前記第１の電極は、少なくとも前記半導体層と接続する配線
の側面の一部で接することも特徴の一つとしている。
もよく、上記構成において、前記第１の電極は、少なくとも前記半導体層と接続する配線
の側面の一部で接することも特徴の一つとしている。
【0035】
また、接触面積が十分であれば、第１の電極が第２の絶縁膜の開口を覆う必要は特になく
、覆わない場合には、第２の絶縁膜の開口で前記半導体層と接続する配線と前記隔壁が接
する構造となる。
、覆わない場合には、第２の絶縁膜の開口で前記半導体層と接続する配線と前記隔壁が接
する構造となる。
【0036】
また、上記構成において、前記第１の絶縁膜は、前記半導体層上に開口を有し、該開口で
前記半導体層と配線とが接しており、前記第１の絶縁膜の開口は、前記第２の絶縁膜の開
口と重なっていることも特徴の一つである。前記第１の絶縁膜の開口と前記第２の絶縁膜
の開口との位置を重ねることにより、ＴＦＴと発光素子の接続に係る占有面積を縮小し、
発光表示装置の開口率を向上させている。また、前記第１の絶縁膜の開口と前記第２の絶
縁膜の開口との位置を重ねても、その窪んだ部分は隔壁で覆うため、短絡も防止すること
ができる。
前記半導体層と配線とが接しており、前記第１の絶縁膜の開口は、前記第２の絶縁膜の開
口と重なっていることも特徴の一つである。前記第１の絶縁膜の開口と前記第２の絶縁膜
の開口との位置を重ねることにより、ＴＦＴと発光素子の接続に係る占有面積を縮小し、
発光表示装置の開口率を向上させている。また、前記第１の絶縁膜の開口と前記第２の絶
縁膜の開口との位置を重ねても、その窪んだ部分は隔壁で覆うため、短絡も防止すること
ができる。
【0037】
また、第２の絶縁膜の膜厚は第１の絶縁膜よりも薄く、第２の絶縁膜の膜厚は、５０ｎｍ
以上３００ｎｍ未満であることを特徴としている。さらに第２の絶縁膜の膜厚は、前記半
導体層と接続する配線の膜厚よりも薄くすることが好ましい。
以上３００ｎｍ未満であることを特徴としている。さらに第２の絶縁膜の膜厚は、前記半
導体層と接続する配線の膜厚よりも薄くすることが好ましい。
【0038】
また、第１の絶縁膜及び第２の絶縁膜は、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜
（ＳｉＯｘＮｙ）等の無機絶縁膜である。これらの無機絶縁膜は有機絶縁膜に比べて、発
光素子の劣化の原因と考えられている水分や酸素などから発光素子を保護することができ
る。
（ＳｉＯｘＮｙ）等の無機絶縁膜である。これらの無機絶縁膜は有機絶縁膜に比べて、発
光素子の劣化の原因と考えられている水分や酸素などから発光素子を保護することができ
る。
【発明の効果】
【0039】
本発明により、オフ電流が低減し、トランジスタの特性が向上したマルチゲート構造のｎ
チャネル型トランジスタを提供することができる。さらに、このマルチゲート構造のｎチ
ャネル型トランジスタを備える半導体装置の信頼性を向上させることができ、加えて半導
体装置を備える電子機器の信頼性も向上させることができる。なお、オフ電流とは、反転
層が形成されない極性の電位をトランジスタに与えたときに流れるリーク電流のことであ
る。また、オフ電流とは、トランジスタをスイッチング素子とした場合、本来流れないは
ずのところで流れてしまう電流のこともいう。また、本発明により、ｐチャネル型トラン
ジスタの特性不良（具体的にはＩｄ－Ｖｇカーブの立ち上がり領域に生じるコブ状の特性
不良）を抑制することができる。
チャネル型トランジスタを提供することができる。さらに、このマルチゲート構造のｎチ
ャネル型トランジスタを備える半導体装置の信頼性を向上させることができ、加えて半導
体装置を備える電子機器の信頼性も向上させることができる。なお、オフ電流とは、反転
層が形成されない極性の電位をトランジスタに与えたときに流れるリーク電流のことであ
る。また、オフ電流とは、トランジスタをスイッチング素子とした場合、本来流れないは
ずのところで流れてしまう電流のこともいう。また、本発明により、ｐチャネル型トラン
ジスタの特性不良（具体的にはＩｄ－Ｖｇカーブの立ち上がり領域に生じるコブ状の特性
不良）を抑制することができる。
【0040】
また、配線上端部を膜厚３００ｎｍ未満の無機絶縁膜で覆う本発明により、発光表示装
置の製造において、配線形成時に生じた残渣が原因で生じる暗点とよばれる表示不良を低
減することができる。なお、暗点とよばれる表示不良は、発光表示装置を表示させた際に
所望の発光輝度が得られず、他の画素と比べて発光輝度が低くなった画素を指している。
置の製造において、配線形成時に生じた残渣が原因で生じる暗点とよばれる表示不良を低
減することができる。なお、暗点とよばれる表示不良は、発光表示装置を表示させた際に
所望の発光輝度が得られず、他の画素と比べて発光輝度が低くなった画素を指している。
【図面の簡単な説明】
【0041】
【図1】本発明の半導体装置の例を示す断面図
【図2】本発明の半導体装置を作製する方法の一例を示す断面図
【図3】本発明の半導体装置を作製する方法の一例を示す断面図
【図4】本発明の半導体装置の例を示す断面図
【図5】本発明の半導体装置を作製する方法の一例を示す図
【図6】本発明の半導体装置を作製する方法の一例を示す図
【図7】本発明の発光装置の例を示す断面図
【図8】本発明の発光装置の画素部の上面図
【図9】発光装置の画素部の等価回路の例を示す図
【図10】本発明の発光装置の例を示す断面図
【図11】本発明の発光装置の例を示す断面図
【図12】本発明のモジュールの例を示す図
【図13】本発明のモジュールの例を示す断面図
【図14】電子機器の一例を示す図
【図15】電子機器の一例を示す図
【図16】本発明の半導体装置のドレイン電流のゲート電圧依存性の一例を示す図
【図17】特性不良の計算結果の一例を示す図
【図18】発光素子の第１の電極と、配線との接続部分の断面模式図と断面ＳＴＥＭ写真。
【図19】発光素子の第１の電極と、配線との接続部分の断面模式図と断面ＳＴＥＭ写真。
【図20】発光素子の第１の電極と、配線との接続部分の断面模式図と断面ＳＴＥＭ写真。
【発明を実施するための形態】
【0042】
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下
の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細
を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示
す実施の形態の記述内容に限定して解釈されるものではない。なお、以下に説明する本発
明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細
を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示
す実施の形態の記述内容に限定して解釈されるものではない。なお、以下に説明する本発
明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
【0043】
【0044】
図１（ａ）に、本発明のマルチゲート構造を有するＴＦＴの断面図の例を示し、図１（ｂ
）に上面の模式図を示す。なお、図１（ｂ）中の鎖線Ａ－Ａ’で切断した断面が、図１（
ａ）の断面図に対応している。本実施の形態では、２つのゲート電極と、直列に接続され
た２つのチャネル形成領域を有するＴＦＴの例について説明する。
）に上面の模式図を示す。なお、図１（ｂ）中の鎖線Ａ－Ａ’で切断した断面が、図１（
ａ）の断面図に対応している。本実施の形態では、２つのゲート電極と、直列に接続され
た２つのチャネル形成領域を有するＴＦＴの例について説明する。
【0045】
本発明のＴＦＴは、基板１０上に第１の絶縁膜１１が形成され、第１の絶縁膜１１上には
、半導体層１２が形成されている。半導体層１２上には第２の絶縁膜１３が形成され、第
２の絶縁膜１３上に２つのゲート電極が形成されている。２つのゲート電極上には、層間
絶縁膜として第３の絶縁膜１６、及び第４の絶縁膜１７が形成されている。
、半導体層１２が形成されている。半導体層１２上には第２の絶縁膜１３が形成され、第
２の絶縁膜１３上に２つのゲート電極が形成されている。２つのゲート電極上には、層間
絶縁膜として第３の絶縁膜１６、及び第４の絶縁膜１７が形成されている。
【0046】
半導体層１２は、第２の絶縁膜１３を介して２つのゲート電極の外側に位置するソース領
域２４、ドレイン領域２５と、直列に接続され、且つソース領域２４とドレイン領域２５
の間に位置する２つのチャネル形成領域と、２つのチャネル形成領域の間に位置する高濃
度不純物領域２３と、を含んでいる。なお、高濃度不純物領域２３はソース領域２４又は
前記ドレイン領域２５と同程度の濃度の不純物を含む領域である。
域２４、ドレイン領域２５と、直列に接続され、且つソース領域２４とドレイン領域２５
の間に位置する２つのチャネル形成領域と、２つのチャネル形成領域の間に位置する高濃
度不純物領域２３と、を含んでいる。なお、高濃度不純物領域２３はソース領域２４又は
前記ドレイン領域２５と同程度の濃度の不純物を含む領域である。
【0047】
本実施の形態では、２つのチャネル形成領域において、ソース領域２４に接するチャネル
形成領域を第１のチャネル形成領域２１とし、ドレイン領域２５に接するチャネル形成領
域を第２のチャネル形成領域２２とする。２つのゲート電極においては、第２の絶縁膜１
３を介して第１のチャネル形成領域２１上に位置するゲート電極を第１のゲート電極１４
とし、第２の絶縁膜１３を介して第２のチャネル形成領域２２上に位置するゲート電極を
第２のゲート電極１５とする。
形成領域を第１のチャネル形成領域２１とし、ドレイン領域２５に接するチャネル形成領
域を第２のチャネル形成領域２２とする。２つのゲート電極においては、第２の絶縁膜１
３を介して第１のチャネル形成領域２１上に位置するゲート電極を第１のゲート電極１４
とし、第２の絶縁膜１３を介して第２のチャネル形成領域２２上に位置するゲート電極を
第２のゲート電極１５とする。
【0048】
なお、本実施の形態では２つのゲート電極は２つの導電層３１ａ、３１ｂ、及び３２ａ、
３２ｂからなる積層構造としたが、本発明はこれに限らず、単層構造でも良いし、３層以
上の導電層からなる積層構造としても良い。また、２つのゲート電極は、電気的に接続し
ているものとする。
３２ｂからなる積層構造としたが、本発明はこれに限らず、単層構造でも良いし、３層以
上の導電層からなる積層構造としても良い。また、２つのゲート電極は、電気的に接続し
ているものとする。
【0049】
第２の絶縁膜１３、第３の絶縁膜１６、及び第４の絶縁膜１７には、ソース領域２４、及
びドレイン領域２５のそれぞれに達するようにコンタクトホールが開口されている。そし
て、ソース領域２４に達するコンタクトホール部にはソース電極１８が形成され、ドレイ
ン領域２５に達するコンタクトホール部にドレイン電極１９が形成されている。
びドレイン領域２５のそれぞれに達するようにコンタクトホールが開口されている。そし
て、ソース領域２４に達するコンタクトホール部にはソース電極１８が形成され、ドレイ
ン領域２５に達するコンタクトホール部にドレイン電極１９が形成されている。
【0050】
なお、本発明では２つのチャネル形成領域２１、２２の間に位置する不純物領域を高濃度
不純物領域２３としたが、前記高濃度不純物領域２３は第１のゲート電極１４を有するＴ
ＦＴ（第１のＴＦＴとする）のソース領域２４に対してはドレイン領域として機能する。
一方、第２のゲート電極１５を有するＴＦＴ（第２のＴＦＴ）のドレイン領域２５に対し
てはソース領域として機能する。また、ｎチャネル型ＴＦＴのオフ電流を低減するには、
２つのチャネル形成領域２１、２２の間に位置する高濃度不純物領域２３が非常に効果的
である。
不純物領域２３としたが、前記高濃度不純物領域２３は第１のゲート電極１４を有するＴ
ＦＴ（第１のＴＦＴとする）のソース領域２４に対してはドレイン領域として機能する。
一方、第２のゲート電極１５を有するＴＦＴ（第２のＴＦＴ）のドレイン領域２５に対し
てはソース領域として機能する。また、ｎチャネル型ＴＦＴのオフ電流を低減するには、
２つのチャネル形成領域２１、２２の間に位置する高濃度不純物領域２３が非常に効果的
である。
【0051】
本発明のＴＦＴの特徴は、第１のチャネル形成領域２１のチャネル長Ｌ１が第２のチャネ
ル形成領域２２のチャネル長Ｌ２よりも大きいことである。なお、チャネル長とは、ゲー
ト電極下にできるソース領域とドレイン領域を結ぶ電流の通路であるチャネル形成領域の
長さのことを意味し、本実施の形態のＴＦＴは、ソース領域２４と高濃度不純物領域２３
（ドレイン領域）との距離をチャネル長Ｌ１、高濃度不純物領域２３（ソース領域）とド
レイン領域２５との距離をチャネル長Ｌ２とする。
ル形成領域２２のチャネル長Ｌ２よりも大きいことである。なお、チャネル長とは、ゲー
ト電極下にできるソース領域とドレイン領域を結ぶ電流の通路であるチャネル形成領域の
長さのことを意味し、本実施の形態のＴＦＴは、ソース領域２４と高濃度不純物領域２３
（ドレイン領域）との距離をチャネル長Ｌ１、高濃度不純物領域２３（ソース領域）とド
レイン領域２５との距離をチャネル長Ｌ２とする。
【0052】
また、本発明のＴＦＴは、チャネル長Ｌ１、Ｌ２において、Ｌ１＞Ｌ２（好ましくは３×
Ｌ１≧５×Ｌ２、より好ましくはＬ１≧２×Ｌ２）という関係式が成り立つことも特徴の
一つとしている。
Ｌ１≧５×Ｌ２、より好ましくはＬ１≧２×Ｌ２）という関係式が成り立つことも特徴の
一つとしている。
【0053】
なお、本願発明において、チャネル長Ｌ１、Ｌ２は特定の数値範囲に限定されるものでは
ないが、少なくともチャネル長Ｌ１は、短チャネル効果を生じない長さを有し、具体的に
はＬ１は２～８μｍ（好ましくは４～６μｍ）とする。また、チャネル長Ｌ２は１μｍ以
上の長さを有し、Ｌ１よりも０．５μｍ以上短い長さとする。なお、チャネル幅は１～５
０μｍ（好ましくは５～３０μｍ）とする。
ないが、少なくともチャネル長Ｌ１は、短チャネル効果を生じない長さを有し、具体的に
はＬ１は２～８μｍ（好ましくは４～６μｍ）とする。また、チャネル長Ｌ２は１μｍ以
上の長さを有し、Ｌ１よりも０．５μｍ以上短い長さとする。なお、チャネル幅は１～５
０μｍ（好ましくは５～３０μｍ）とする。
【0054】
また、チャネル長Ｌ１は第１のゲート電極１４（第１の導電層３１ａ）とほぼ同じ長さと
なり、チャネル長Ｌ２は第２のゲート電極１５（第１の導電層３１ｂ）とほぼ同じ長さと
なる。したがって、本発明のＴＦＴは、第１のゲート電極１４のチャネル長方向の大きさ
が第２のゲート電極１５よりも大きいことも特徴の一つとしている。
なり、チャネル長Ｌ２は第２のゲート電極１５（第１の導電層３１ｂ）とほぼ同じ長さと
なる。したがって、本発明のＴＦＴは、第１のゲート電極１４のチャネル長方向の大きさ
が第２のゲート電極１５よりも大きいことも特徴の一つとしている。
【0055】
また、本実施の形態では２つのゲート電極１４、１５と、直列に接続された２つのチャネ
ル形成領域２１、２２を有するマルチゲート構造のＴＦＴについて説明したが、本発明は
これに限らず、３つ以上のゲート電極と、直列に接続された３つ以上のチャネル形成領域
を有するマルチゲート構造のＴＦＴでも良い。なお、３つ以上のゲート電極を有する場合
も、ゲート電極は電気的に接続しているものとする。
ル形成領域２１、２２を有するマルチゲート構造のＴＦＴについて説明したが、本発明は
これに限らず、３つ以上のゲート電極と、直列に接続された３つ以上のチャネル形成領域
を有するマルチゲート構造のＴＦＴでも良い。なお、３つ以上のゲート電極を有する場合
も、ゲート電極は電気的に接続しているものとする。
【0056】
本実施の形態は、本発明のマルチゲート構造のＴＦＴを適用することにより、ＴＦＴの特
性不良を防ぐことができる。その結果、ＴＦＴの動作特性及び信頼性を向上することがで
きる。
性不良を防ぐことができる。その結果、ＴＦＴの動作特性及び信頼性を向上することがで
きる。
【0057】
なお、本発明のＴＦＴはｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴのどちらにも適用する
ことができる。ｎチャネル型ＴＦＴをマルチゲート構造とするとオフ電流を低減すること
ができる。また、ｐチャネル型ＴＦＴをマルチゲート構造とすると特性不良（具体的には
Ｉｄ－Ｖｇカーブの立ち上がり領域に生じるコブ状の特性不良）の発生を防止することが
できる。
ことができる。ｎチャネル型ＴＦＴをマルチゲート構造とするとオフ電流を低減すること
ができる。また、ｐチャネル型ＴＦＴをマルチゲート構造とすると特性不良（具体的には
Ｉｄ－Ｖｇカーブの立ち上がり領域に生じるコブ状の特性不良）の発生を防止することが
できる。
【0058】
【0059】
まず、絶縁表面を有する基板１００上に第１の絶縁膜１０１を形成する。絶縁表面を有す
る基板１００としては、透光性を有する基板、例えばガラス基板、結晶化ガラス基板、も
しくはプラスチック基板（ポリイミド、アクリル、ポリエチレンテレフタレート、ポリカ
ーボネート、ポリアリレート、ポリエーテルスルホン等）を用いることができる。後に形
成されるＴＦＴをトップエミッション型（上方射出型）の発光表示装置に適用する場合、
或いは反射型の液晶表示装置に適用する場合にはセラミックス基板、半導体基板、金属基
板（タンタル、タングステン、モリブデン等）等も用いることができる。なお、少なくと
もプロセス中に発生する熱に耐えうる基板を使用すればよい。
る基板１００としては、透光性を有する基板、例えばガラス基板、結晶化ガラス基板、も
しくはプラスチック基板（ポリイミド、アクリル、ポリエチレンテレフタレート、ポリカ
ーボネート、ポリアリレート、ポリエーテルスルホン等）を用いることができる。後に形
成されるＴＦＴをトップエミッション型（上方射出型）の発光表示装置に適用する場合、
或いは反射型の液晶表示装置に適用する場合にはセラミックス基板、半導体基板、金属基
板（タンタル、タングステン、モリブデン等）等も用いることができる。なお、少なくと
もプロセス中に発生する熱に耐えうる基板を使用すればよい。
【0060】
第１の絶縁膜１０１としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜（ＳｉＯｘ
Ｎｙ）等の絶縁膜を用い、これら絶縁膜を単層又は２以上の複数層で形成する。第１の絶
縁膜１０１は、公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）を
用いて形成すればよい。本実施の形態では第１の絶縁膜１０１を単層としているが、もち
ろん２以上の複数層でも構わない。
Ｎｙ）等の絶縁膜を用い、これら絶縁膜を単層又は２以上の複数層で形成する。第１の絶
縁膜１０１は、公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）を
用いて形成すればよい。本実施の形態では第１の絶縁膜１０１を単層としているが、もち
ろん２以上の複数層でも構わない。
【0061】
次いで、図２（ａ）に示すように、第１の絶縁膜１０１上に半導体層１０２を形成する。
半導体層１０２としては、シリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金等を用
いることができる。まず、非晶質半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、ま
たはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱
結晶化法、またはニッケルなどの触媒元素を用いた熱結晶化法等）を用いて結晶化し、結
晶質半導体膜を得る。
半導体層１０２としては、シリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金等を用
いることができる。まず、非晶質半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、ま
たはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱
結晶化法、またはニッケルなどの触媒元素を用いた熱結晶化法等）を用いて結晶化し、結
晶質半導体膜を得る。
【0062】
熱結晶化法により結晶質半導体膜を形成する場合には、加熱炉、レーザ照射、若しくはＲ
ＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）、又はそれらを組み合わせて
用いることができる。
ＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）、又はそれらを組み合わせて
用いることができる。
【0063】
また、ニッケルなどの触媒元素を用いた熱結晶化法により結晶質半導体膜を形成する場合
には、結晶化後にニッケルなどの触媒元素を除去するゲッタリング処理を行うことが好ま
しい。
には、結晶化後にニッケルなどの触媒元素を除去するゲッタリング処理を行うことが好ま
しい。
【0064】
また、レーザー結晶化法により結晶質半導体膜を形成する場合には、連続発振型のレーザ
ビーム（ＣＷレーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を用
いることができる。ここで用いることができるレーザビームは、Ａｒレーザ、Ｋｒレーザ
、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍ
ｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ
２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔ
ｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレ
ーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレー
ザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用い
ることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波か
ら第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例え
ば、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高
調波（３５５ｎｍ）を用いることができる。このときレーザのパワー密度は０．０１～１
００ＭＷ／ｃｍ２程度（好ましくは０．１～１０ＭＷ／ｃｍ２）が必要である。そして、
走査速度を１０～２０００ｃｍ／ｓｅｃ程度として照射する。
ビーム（ＣＷレーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を用
いることができる。ここで用いることができるレーザビームは、Ａｒレーザ、Ｋｒレーザ
、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍ
ｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ
２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔ
ｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレ
ーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレー
ザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用い
ることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波か
ら第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例え
ば、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高
調波（３５５ｎｍ）を用いることができる。このときレーザのパワー密度は０．０１～１
００ＭＷ／ｃｍ２程度（好ましくは０．１～１０ＭＷ／ｃｍ２）が必要である。そして、
走査速度を１０～２０００ｃｍ／ｓｅｃ程度として照射する。
【0065】
なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、
ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３
、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａの
うち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、また
はＴｉ：サファイアレーザは、連続発振をさせることが可能であり、Ｑスイッチ動作やモ
ード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせること
も可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜が
レーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。
従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固液
界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶
粒を得ることができる。
ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３
、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａの
うち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、また
はＴｉ：サファイアレーザは、連続発振をさせることが可能であり、Ｑスイッチ動作やモ
ード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせること
も可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜が
レーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。
従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固液
界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶
粒を得ることができる。
【0066】
媒質としてセラミック（多結晶）を用いると、短時間かつ低コストで自由な形状に媒質を
形成することが可能である。単結晶を用いる場合、通常、直径数ｍｍ、長さ数十ｍｍの円
柱状の媒質が用いられているが、セラミックを用いる場合はさらに大きいものを作ること
が可能である。
形成することが可能である。単結晶を用いる場合、通常、直径数ｍｍ、長さ数十ｍｍの円
柱状の媒質が用いられているが、セラミックを用いる場合はさらに大きいものを作ること
が可能である。
【0067】
発光に直接寄与する媒質中のＮｄ、Ｙｂなどのドーパントの濃度は、単結晶中でも多結晶
中でも大きくは変えられないため、濃度を増加させることによるレーザの出力向上にはあ
る程度限界がある。しかしながら、セラミックの場合、単結晶と比較して媒質の大きさを
著しく大きくすることができるため大幅な出力向上が期待できる。
中でも大きくは変えられないため、濃度を増加させることによるレーザの出力向上にはあ
る程度限界がある。しかしながら、セラミックの場合、単結晶と比較して媒質の大きさを
著しく大きくすることができるため大幅な出力向上が期待できる。
【0068】
さらに、セラミックの場合では、平行六面体形状や直方体形状の媒質を容易に形成するこ
とが可能である。このような形状の媒質を用いて、発振光を媒質の内部でジグザグに進行
させると、発振光路を長くとることができる。そのため、増幅が大きくなり、大出力で発
振させることが可能になる。また、このような形状の媒質から射出されるレーザビームは
射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに整形
するのに有利である。このように射出されたレーザビームを、光学系を用いて整形するこ
とによって、短辺の長さ１ｍｍ以下、長辺の長さ数ｍｍ～数ｍの線状ビームを容易に得る
ことが可能となる。また、励起光を媒質に均一に照射することにより、線状ビームは長辺
方向にエネルギー分布の均一なものとなる。
とが可能である。このような形状の媒質を用いて、発振光を媒質の内部でジグザグに進行
させると、発振光路を長くとることができる。そのため、増幅が大きくなり、大出力で発
振させることが可能になる。また、このような形状の媒質から射出されるレーザビームは
射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに整形
するのに有利である。このように射出されたレーザビームを、光学系を用いて整形するこ
とによって、短辺の長さ１ｍｍ以下、長辺の長さ数ｍｍ～数ｍの線状ビームを容易に得る
ことが可能となる。また、励起光を媒質に均一に照射することにより、線状ビームは長辺
方向にエネルギー分布の均一なものとなる。
【0069】
この線状ビームを半導体膜に照射することによって、半導体膜の全面をより均一に熱処理
することが可能になる。線状ビームの両端まで均一な熱処理が必要な場合は、その両端に
スリットを配置し、エネルギーの減衰部を遮光するなどの工夫が必要となる。
することが可能になる。線状ビームの両端まで均一な熱処理が必要な場合は、その両端に
スリットを配置し、エネルギーの減衰部を遮光するなどの工夫が必要となる。
【0070】
このようにして得られた強度が均一な線状ビームを用いて半導体膜を熱処理し、この半導
体膜を用いて電子機器を作製すると、その電子機器の特性は、良好かつ均一である。
体膜を用いて電子機器を作製すると、その電子機器の特性は、良好かつ均一である。
【0071】
次いで、必要があればＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまた
はリン）のドーピングを、上記結晶化工程で得られた結晶質半導体膜に対して行う。ここ
では、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用い
る。
はリン）のドーピングを、上記結晶化工程で得られた結晶質半導体膜に対して行う。ここ
では、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用い
る。
【0072】
さらに、必要があればフッ酸を含むエッチャントで、結晶質半導体膜の表面を洗浄した後
に、結晶質半導体膜上に第１のレジストマスクを形成する。そして、第１のレジストマス
クを用いて結晶質半導体膜を所望の形状にパターニングし、半導体層１０２を形成する。
この半導体層１０２は２５～８０ｎｍ（好ましくは３０～７０ｎｍ）の厚さに形成すれば
よい。その後、第１のレジストマスクを除去する。
に、結晶質半導体膜上に第１のレジストマスクを形成する。そして、第１のレジストマス
クを用いて結晶質半導体膜を所望の形状にパターニングし、半導体層１０２を形成する。
この半導体層１０２は２５～８０ｎｍ（好ましくは３０～７０ｎｍ）の厚さに形成すれば
よい。その後、第１のレジストマスクを除去する。
【0073】
次いで、半導体層１０２を覆う第２の絶縁膜１０３（ゲート絶縁膜として機能する膜）を
形成する。第２の絶縁膜１０３としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜
などの絶縁膜を用いることができる。第２の絶縁膜１０３は、プラズマＣＶＤ法またはス
パッタ法または熱酸化法を用い、１～２００ｎｍ（好ましくは５０～１２０ｎｍ）の厚さ
に形成すればよい。
形成する。第２の絶縁膜１０３としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜
などの絶縁膜を用いることができる。第２の絶縁膜１０３は、プラズマＣＶＤ法またはス
パッタ法または熱酸化法を用い、１～２００ｎｍ（好ましくは５０～１２０ｎｍ）の厚さ
に形成すればよい。
【0074】
次いで、第１のゲート電極１０７ａ及び第２のゲート電極１０７ｂを形成する。まず、図
２（ｂ）に示すように、第２の絶縁膜１０３上に第１の導電層１０４と、第２の導電層１
０５を積層形成する。第１の導電層１０４及び第２の導電層１０５としては、タングステ
ン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデ
ン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物等の導
電材料を用いることができる。なお、第１の導電層１０４及び第２の導電層１０５は同一
の導電材料を用いても良いし、異なる導電材料を用いても良い。また、本実施の形態では
２層の導電層の積層構造としたが、１層としても良いし、もしくは３層以上の積層構造と
しても良い。第１の導電層１０４及び第２の導電層１０５の作製方法としてはスパッタ法
、蒸着法などの公知の方法を用い、第１の導電層１０４の膜厚は１０～１００ｎｍ（好ま
しくは２０～５０ｎｍ）、第２の導電層１０５の膜厚は１００～６００ｎｍ（好ましくは
３００～５００ｎｍ）の範囲で形成すればよい。
２（ｂ）に示すように、第２の絶縁膜１０３上に第１の導電層１０４と、第２の導電層１
０５を積層形成する。第１の導電層１０４及び第２の導電層１０５としては、タングステ
ン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデ
ン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物等の導
電材料を用いることができる。なお、第１の導電層１０４及び第２の導電層１０５は同一
の導電材料を用いても良いし、異なる導電材料を用いても良い。また、本実施の形態では
２層の導電層の積層構造としたが、１層としても良いし、もしくは３層以上の積層構造と
しても良い。第１の導電層１０４及び第２の導電層１０５の作製方法としてはスパッタ法
、蒸着法などの公知の方法を用い、第１の導電層１０４の膜厚は１０～１００ｎｍ（好ま
しくは２０～５０ｎｍ）、第２の導電層１０５の膜厚は１００～６００ｎｍ（好ましくは
３００～５００ｎｍ）の範囲で形成すればよい。
【0075】
次いで、第２の導電層１０５上に第２のレジストマスク１０６ａ、１０６ｂを形成する。
このとき、第２のレジストマスク１０６ａは、後に第１のゲート電極１０７ａが形成され
る第２の導電層１０５ａの上方に形成し、第２のレジストマスク１０６ｂは、後に第２の
ゲート電極１０７ｂが形成される第２の導電層１０５ｂの上方に形成する。また、第２の
レジストマスク１０６ａは第２のレジストマスク１０６ｂよりも大きくなるように形成す
る。
このとき、第２のレジストマスク１０６ａは、後に第１のゲート電極１０７ａが形成され
る第２の導電層１０５ａの上方に形成し、第２のレジストマスク１０６ｂは、後に第２の
ゲート電極１０７ｂが形成される第２の導電層１０５ｂの上方に形成する。また、第２の
レジストマスク１０６ａは第２のレジストマスク１０６ｂよりも大きくなるように形成す
る。
【0076】
次いで、第２のレジストマスク１０６ａ、１０６ｂを用い、第１のエッチング処理および
第２のエッチング処理を行う。第１のエッチング処理で図２（ｃ）に示す形状とし、その
後、第２のエッチング処理を行う。第１のエッチング処理および第２のエッチング処理に
用いるエッチング法は適宜選択すれば良いが、エッチング速度を向上するにはＥＣＲ（Ｅ
ｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）やＩＣＰ（Ｉｎｄｕｃｔｉ
ｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合プラズマ）などの高密度プラズマ源
を用いたドライエッチング装置を用いればよい。第１のエッチング処理および第２のエッ
チング処理のエッチング条件を適宜調節することで、第１の導電層１０４及び第２の導電
層１０５の端部を所望のテーパー形状となるように形成することができる。以上の工程に
より、図２（ｄ）に示すように、第１の導電層１０４ａ及び第２の導電層１０５ａの積層
からなる第１のゲート電極１０７ａと、第１の導電層１０４ｂ及び第２の導電層１０５ｂ
の積層からなる第２のゲート電極１０７ｂを形成する。その後、第２のレジストマスク１
０６ａ、１０６ｂを除去する。
第２のエッチング処理を行う。第１のエッチング処理で図２（ｃ）に示す形状とし、その
後、第２のエッチング処理を行う。第１のエッチング処理および第２のエッチング処理に
用いるエッチング法は適宜選択すれば良いが、エッチング速度を向上するにはＥＣＲ（Ｅ
ｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）やＩＣＰ（Ｉｎｄｕｃｔｉ
ｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合プラズマ）などの高密度プラズマ源
を用いたドライエッチング装置を用いればよい。第１のエッチング処理および第２のエッ
チング処理のエッチング条件を適宜調節することで、第１の導電層１０４及び第２の導電
層１０５の端部を所望のテーパー形状となるように形成することができる。以上の工程に
より、図２（ｄ）に示すように、第１の導電層１０４ａ及び第２の導電層１０５ａの積層
からなる第１のゲート電極１０７ａと、第１の導電層１０４ｂ及び第２の導電層１０５ｂ
の積層からなる第２のゲート電極１０７ｂを形成する。その後、第２のレジストマスク１
０６ａ、１０６ｂを除去する。
【0077】
次いで、第１のゲート電極１０７ａ及び第２のゲート電極１０７ｂをマスクとして、半導
体層１０２への一導電型不純物の添加を行い、ソース領域１０８、ドレイン領域１０９、
及び高濃度不純物領域１１０を形成する。このとき、図３（ａ）に示すように、一導電型
不純物のイオンが添加されない領域は、チャネル形成領域となる。チャネル形成領域は半
導体層１０２に複数、ここでは２つ形成される。本明細書では、第１のゲート電極１０７
ａの下に位置するチャネル形成領域を第１のチャネル形成領域１１１とし、第２のゲート
電極１０７ｂの下に位置するチャネル形成領域を第２のチャネル形成領域１１２とする。
また、第１のチャネル形成領域１１１と第２のチャネル形成領域１１２に挟まれる一導電
型不純物領域を高濃度不純物領域１１０とする。なお、添加する一導電型不純物はｐ型不
純物でもｎ型不純物でも構わない。
体層１０２への一導電型不純物の添加を行い、ソース領域１０８、ドレイン領域１０９、
及び高濃度不純物領域１１０を形成する。このとき、図３（ａ）に示すように、一導電型
不純物のイオンが添加されない領域は、チャネル形成領域となる。チャネル形成領域は半
導体層１０２に複数、ここでは２つ形成される。本明細書では、第１のゲート電極１０７
ａの下に位置するチャネル形成領域を第１のチャネル形成領域１１１とし、第２のゲート
電極１０７ｂの下に位置するチャネル形成領域を第２のチャネル形成領域１１２とする。
また、第１のチャネル形成領域１１１と第２のチャネル形成領域１１２に挟まれる一導電
型不純物領域を高濃度不純物領域１１０とする。なお、添加する一導電型不純物はｐ型不
純物でもｎ型不純物でも構わない。
【0078】
ここで、本実施の形態で形成されるＴＦＴの第１のチャネル形成領域１１１のチャネル長
Ｌ１は、第２のチャネル形成領域１１２のチャネル長Ｌ２よりも大きくなるように形成す
る。具体的には、チャネル長Ｌ１、Ｌ２において、Ｌ１＞Ｌ２（好ましくは３×Ｌ１≧５
×Ｌ２、より好ましくはＬ１≧２×Ｌ２）という関係式が成り立つように形成すればよい
。
Ｌ１は、第２のチャネル形成領域１１２のチャネル長Ｌ２よりも大きくなるように形成す
る。具体的には、チャネル長Ｌ１、Ｌ２において、Ｌ１＞Ｌ２（好ましくは３×Ｌ１≧５
×Ｌ２、より好ましくはＬ１≧２×Ｌ２）という関係式が成り立つように形成すればよい
。
【0079】
また、チャネル長Ｌ１、Ｌ２は特定の数値範囲に限定されるものではなく、少なくともチ
ャネル長Ｌ１が短チャネル効果を生じない長さを有していればよい。具体的には、Ｌ１は
２～８μｍ（代表的には４～６μｍ）の範囲で形成するのが好ましい。また、チャネル長
Ｌ２は１μｍ以上の長さを有し、Ｌ１よりも０．５μｍ以上短くなるように形成するのが
好ましい。なお、チャネル幅は１～５０μｍ（好ましくは５～３０μｍ）の範囲で形成す
ればよい。
ャネル長Ｌ１が短チャネル効果を生じない長さを有していればよい。具体的には、Ｌ１は
２～８μｍ（代表的には４～６μｍ）の範囲で形成するのが好ましい。また、チャネル長
Ｌ２は１μｍ以上の長さを有し、Ｌ１よりも０．５μｍ以上短くなるように形成するのが
好ましい。なお、チャネル幅は１～５０μｍ（好ましくは５～３０μｍ）の範囲で形成す
ればよい。
【0080】
また、第１のチャネル形成領域１１１のチャネル長Ｌ１、第２のチャネル形成領域１１２
のチャネル長Ｌ２において、Ｌ１＞Ｌ２（好ましくは３×Ｌ１≧５×Ｌ２、より好ましく
はＬ１≧２×Ｌ２）という関係式が成り立つように、予め第１の導電層１０４ａ、１０４
ｂの大きさ（形状）を設計しておく必要がある。
のチャネル長Ｌ２において、Ｌ１＞Ｌ２（好ましくは３×Ｌ１≧５×Ｌ２、より好ましく
はＬ１≧２×Ｌ２）という関係式が成り立つように、予め第１の導電層１０４ａ、１０４
ｂの大きさ（形状）を設計しておく必要がある。
【0081】
また、半導体層１０２に低濃度不純物領域（以下、ＬＤＤ領域とする）を形成してもよい
。ＬＤＤ領域は、第２の導電層１０５ａ、１０５ｂパターンを用いて自己整合的に形成し
てもよいし、新たなレジストマスクを用いて形成してもよい。
。ＬＤＤ領域は、第２の導電層１０５ａ、１０５ｂパターンを用いて自己整合的に形成し
てもよいし、新たなレジストマスクを用いて形成してもよい。
【0082】
次いで、層間絶縁膜を形成する。本実施の形態では、図３（ｂ）に示すように、層間絶縁
膜として、第３の絶縁膜１１３、第４の絶縁膜１１４を積層形成する。第３の絶縁膜１１
３、第４の絶縁膜１１４としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜（Ｓｉ
ＯｘＮｙ）等の無機絶縁膜、又は低誘電率の有機樹脂膜（感光性又は非感光性の有機樹脂
膜）を用いることができる。また、シロキサンを含む膜を用いてもよい。なお、シロキサ
ンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料である。置換
基としては、有機基（例えばアルキル基、芳香族炭化水素）が用いられる。また、置換基
としてフルオロ基を用いてもよい。または置換基として、有機基と、フルオロ基とを用い
てもよい。
膜として、第３の絶縁膜１１３、第４の絶縁膜１１４を積層形成する。第３の絶縁膜１１
３、第４の絶縁膜１１４としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜（Ｓｉ
ＯｘＮｙ）等の無機絶縁膜、又は低誘電率の有機樹脂膜（感光性又は非感光性の有機樹脂
膜）を用いることができる。また、シロキサンを含む膜を用いてもよい。なお、シロキサ
ンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料である。置換
基としては、有機基（例えばアルキル基、芳香族炭化水素）が用いられる。また、置換基
としてフルオロ基を用いてもよい。または置換基として、有機基と、フルオロ基とを用い
てもよい。
【0083】
なお、第３の絶縁膜１１３、第４の絶縁膜１１４は同一の絶縁膜を用いても良いし、異な
る絶縁膜を用いても良い。また、本実施の形態では層間絶縁膜を２層の積層構造としたが
、１層としても良いし、もしくは３層以上の積層構造としても良い。
る絶縁膜を用いても良い。また、本実施の形態では層間絶縁膜を２層の積層構造としたが
、１層としても良いし、もしくは３層以上の積層構造としても良い。
【0084】
第３の絶縁膜１１３、第４の絶縁膜１１４は、公知の手段（スパッタ法、ＬＰＣＶＤ法、
またはプラズマＣＶＤ法、スピンコーティング法等）を用いて形成すればよく、有機樹脂
膜やシロキサンを含む膜を用いる場合には塗布法を用いて形成すればよい。
またはプラズマＣＶＤ法、スピンコーティング法等）を用いて形成すればよく、有機樹脂
膜やシロキサンを含む膜を用いる場合には塗布法を用いて形成すればよい。
【0085】
次いで、不純物元素が添加された半導体層の活性化および水素化を行う。なお、ニッケル
などの触媒元素を用いた熱結晶化法により結晶化させている場合、活性化と同時にチャネ
ル形成領域におけるニッケルの低減を行うゲッタリングを行うこともできる。具体的には
、活性化を行う際の熱処理によって、チャネル形成領域に含まれるニッケルをソース領域
又はドレイン領域に移動させることができる。その結果、チャネル形成領域に含まれるニ
ッケルを低減させることができる。
などの触媒元素を用いた熱結晶化法により結晶化させている場合、活性化と同時にチャネ
ル形成領域におけるニッケルの低減を行うゲッタリングを行うこともできる。具体的には
、活性化を行う際の熱処理によって、チャネル形成領域に含まれるニッケルをソース領域
又はドレイン領域に移動させることができる。その結果、チャネル形成領域に含まれるニ
ッケルを低減させることができる。
【0086】
次いで、第４の絶縁膜（層間絶縁膜）１１４上に第３のレジストマスクを形成する。そし
て、第３のレジストマスクを用いて第２の絶縁膜１０３、第３の絶縁膜１１３、及び第４
の絶縁膜１１４を選択的にエッチングし、半導体層１０２（ソース領域１０８またはドレ
イン領域１０９）に達するコンタクトホールを形成する。その後、第３のレジストマスク
を除去する。
て、第３のレジストマスクを用いて第２の絶縁膜１０３、第３の絶縁膜１１３、及び第４
の絶縁膜１１４を選択的にエッチングし、半導体層１０２（ソース領域１０８またはドレ
イン領域１０９）に達するコンタクトホールを形成する。その後、第３のレジストマスク
を除去する。
【0087】
次いで、図３（ｃ）に示すように、ソース電極１１５、ドレイン電極１１６を形成する。
まず、第４の絶縁膜１１４（層間絶縁膜として機能する膜）上に金属積層膜を形成する。
金属積層膜としては、金（Ａｇ）、銀（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（
Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、タングステン（
Ｗ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、カドミウム（Ｃ
ｄ）、亜鉛（Ｚｎ）、鉄（Ｆｅ）、チタン（Ｔｉ）、珪素（Ｓｉ）、ゲルマニウム（Ｇｅ
）、ジルコニウム（Ｚｒ）、バリウム（Ｂａ）等の金属又はその合金、若しくはその金属
窒化物、又はこれらの積層膜を用いることができる。
まず、第４の絶縁膜１１４（層間絶縁膜として機能する膜）上に金属積層膜を形成する。
金属積層膜としては、金（Ａｇ）、銀（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（
Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、タングステン（
Ｗ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、カドミウム（Ｃ
ｄ）、亜鉛（Ｚｎ）、鉄（Ｆｅ）、チタン（Ｔｉ）、珪素（Ｓｉ）、ゲルマニウム（Ｇｅ
）、ジルコニウム（Ｚｒ）、バリウム（Ｂａ）等の金属又はその合金、若しくはその金属
窒化物、又はこれらの積層膜を用いることができる。
【0088】
本実施の形態では、金属積層膜を３層の積層構造とする。金属積層膜の作製方法としては
、ＰＶＤ法、ＣＶＤ法、スパッタ法、蒸着法などの公知の方法を用い、積層膜全体の膜厚
が５００ｎｍ～２μｍ（好ましくは８００ｎｍ～１μｍ）の範囲で形成すればよい。なお
、好ましくは同じメタルスパッタ装置内で連続して形成するとよい。また、金属積層膜は
１層又は２層としても良いし、もしくは４層以上の積層構造としても良い。
、ＰＶＤ法、ＣＶＤ法、スパッタ法、蒸着法などの公知の方法を用い、積層膜全体の膜厚
が５００ｎｍ～２μｍ（好ましくは８００ｎｍ～１μｍ）の範囲で形成すればよい。なお
、好ましくは同じメタルスパッタ装置内で連続して形成するとよい。また、金属積層膜は
１層又は２層としても良いし、もしくは４層以上の積層構造としても良い。
【0089】
次いで、金属積層膜上に第４のレジストマスクを形成する。そして、第４のレジストマス
クを用いて選択的に金属積層膜をエッチングし、ソース領域１０８と電気的に接続するソ
ース電極１１５及びドレイン領域１０９と電気的に接続するドレイン電極１１６を形成す
る。その後、第４のレジストマスクを除去する。
クを用いて選択的に金属積層膜をエッチングし、ソース領域１０８と電気的に接続するソ
ース電極１１５及びドレイン領域１０９と電気的に接続するドレイン電極１１６を形成す
る。その後、第４のレジストマスクを除去する。
【0090】
なお、ＴＦＴのソース電極１１５及びドレイン電極１１６と同時に接続電極（複数のＴＦ
Ｔ間を電気的に接続する電極）や端子電極（外部電源と接続するための電極）も第４の絶
縁膜１１４上に形成することができる。
Ｔ間を電気的に接続する電極）や端子電極（外部電源と接続するための電極）も第４の絶
縁膜１１４上に形成することができる。
【0091】
以上の工程で、マルチゲート構造を有するＴＦＴが完成する。
【0092】
【0093】
本実施の形態の図４（ａ）に示すＴＦＴの半導体層は、直列に接続された２つのチャネル
形成領域（第１のチャネル形成領域４０１、第２のチャネル形成領域４０２）と、２つの
チャネル形成領域の間に位置する高濃度不純物領域４０３と、第２の絶縁膜を介して２つ
のゲート電極（第１のゲート電極、第２のゲート電極）の外側に位置するソース領域４０
４、ドレイン領域４０５と、ソース領域４０４と第１のチャネル形成領域４０１との間、
及び第１のチャネル形成領域４０１と高濃度不純物領域４０３との間に位置する一対の第
１のＬＤＤ領域４０６ａ、４０６ｂと、ドレイン領域４０５と第２のチャネル形成領域４
０２との間、及び第２のチャネル形成領域４０２と高濃度不純物領域４０３の間に位置す
る一対の第２のＬＤＤ領域４０７ａ、４０７ｂとを含んでいる。なお、第１のゲート電極
及び第２のゲート電極は電気的に接続している。
形成領域（第１のチャネル形成領域４０１、第２のチャネル形成領域４０２）と、２つの
チャネル形成領域の間に位置する高濃度不純物領域４０３と、第２の絶縁膜を介して２つ
のゲート電極（第１のゲート電極、第２のゲート電極）の外側に位置するソース領域４０
４、ドレイン領域４０５と、ソース領域４０４と第１のチャネル形成領域４０１との間、
及び第１のチャネル形成領域４０１と高濃度不純物領域４０３との間に位置する一対の第
１のＬＤＤ領域４０６ａ、４０６ｂと、ドレイン領域４０５と第２のチャネル形成領域４
０２との間、及び第２のチャネル形成領域４０２と高濃度不純物領域４０３の間に位置す
る一対の第２のＬＤＤ領域４０７ａ、４０７ｂとを含んでいる。なお、第１のゲート電極
及び第２のゲート電極は電気的に接続している。
【0094】
本実施の形態の図４（ａ）に示すＴＦＴにおいても、第１のチャネル形成領域４０１のチ
ャネル長Ｌ１は第２のチャネル形成領域４０２のチャネル長Ｌ２よりも大きいことを特徴
の一つとしている。すなわち、チャネル長Ｌ１、Ｌ２において、、Ｌ１＞Ｌ２（好ましく
は３×Ｌ１≧５×Ｌ２、より好ましくはＬ１≧２×Ｌ２）という関係式が成り立つことを
特徴の一つとしている。
ャネル長Ｌ１は第２のチャネル形成領域４０２のチャネル長Ｌ２よりも大きいことを特徴
の一つとしている。すなわち、チャネル長Ｌ１、Ｌ２において、、Ｌ１＞Ｌ２（好ましく
は３×Ｌ１≧５×Ｌ２、より好ましくはＬ１≧２×Ｌ２）という関係式が成り立つことを
特徴の一つとしている。
【0095】
本実施の形態の図４（ａ）に示すＴＦＴでは、チャネル長Ｌ１は第１のゲート電極を形成
する第２の導電層とほぼ同じ長さとなり、チャネル長Ｌ２は第２のゲート電極を形成する
第２の導電層とほぼ同じ長さとなっているが、この限りではない。すなわち、第１のチャ
ネル形成領域４０１のチャネル長Ｌ１が第２のチャネル形成領域４０２のチャネル長Ｌ２
よりも大きければよい。
する第２の導電層とほぼ同じ長さとなり、チャネル長Ｌ２は第２のゲート電極を形成する
第２の導電層とほぼ同じ長さとなっているが、この限りではない。すなわち、第１のチャ
ネル形成領域４０１のチャネル長Ｌ１が第２のチャネル形成領域４０２のチャネル長Ｌ２
よりも大きければよい。
【0096】
さらに、本実施の形態の図４（ａ）に示すＴＦＴでは、第１のＬＤＤ領域４０６ａ、４０
６ｂが第２の絶縁膜を介して第１のゲート電極に重なっている領域を有し、第２のＬＤＤ
領域４０７ａ、４０７ｂが第２の絶縁膜を介して第２のゲート電極に重なっている領域を
有することも特徴の一つとする。
６ｂが第２の絶縁膜を介して第１のゲート電極に重なっている領域を有し、第２のＬＤＤ
領域４０７ａ、４０７ｂが第２の絶縁膜を介して第２のゲート電極に重なっている領域を
有することも特徴の一つとする。
【0097】
また、本実施の形態の図４（ａ）に示すＴＦＴでは、第１のＬＤＤ領域４０６ａ、４０６
ｂは第１のゲート電極を形成する第２の導電層と重なっていない第１の導電層部分とほぼ
同じ長さとなり、第２のＬＤＤ領域４０７ａ、４０７ｂは第２のゲート電極を形成する第
２の導電層と重なっていない第１の導電層部分とほぼ同じ長さとなっているが、本発明は
これに限らない。すなわち、第１のＬＤＤ領域４０６ａ、４０６ｂが第１のゲート電極と
重なる領域を有し、第２のＬＤＤ領域４０７ａ、４０７ｂが第２のゲート電極と重なる領
域を有していればよい。
ｂは第１のゲート電極を形成する第２の導電層と重なっていない第１の導電層部分とほぼ
同じ長さとなり、第２のＬＤＤ領域４０７ａ、４０７ｂは第２のゲート電極を形成する第
２の導電層と重なっていない第１の導電層部分とほぼ同じ長さとなっているが、本発明は
これに限らない。すなわち、第１のＬＤＤ領域４０６ａ、４０６ｂが第１のゲート電極と
重なる領域を有し、第２のＬＤＤ領域４０７ａ、４０７ｂが第２のゲート電極と重なる領
域を有していればよい。
【0098】
また、本実施の形態の図４（ａ）に示すＴＦＴでは、第１のチャネル形成領域４０１を挟
んで一対の第１のＬＤＤ領域４０６ａ、４０６ｂを設けた場合について説明したが、本発
明はこれに限らず、片側のみに設けても構わない。同様に、第２のＬＤＤ領域４０７ａ、
４０７ｂにおいても片側のみに設けても構わない。
んで一対の第１のＬＤＤ領域４０６ａ、４０６ｂを設けた場合について説明したが、本発
明はこれに限らず、片側のみに設けても構わない。同様に、第２のＬＤＤ領域４０７ａ、
４０７ｂにおいても片側のみに設けても構わない。
【0099】
なお、図４（ａ）において、前記高濃度不純物領域４０３の濃度は、前記ソース領域４０
４又は前記ドレイン領域４０５と同程度のものとする。また、前記第１の低濃度不純物領
域４０６ａ、４０６ｂ及び前記第２の低濃度不純物領域４０７ａ、４０７ｂの濃度は、前
記ソース領域４０４又は前記ドレイン領域４０５よりも低いものとする。
４又は前記ドレイン領域４０５と同程度のものとする。また、前記第１の低濃度不純物領
域４０６ａ、４０６ｂ及び前記第２の低濃度不純物領域４０７ａ、４０７ｂの濃度は、前
記ソース領域４０４又は前記ドレイン領域４０５よりも低いものとする。
【0100】
次に、図４（ｂ）を用いて、半導体層が２つのチャネル形成領域４１１、４１２、高濃度
不純物領域４１３、ソース領域４１４、ドレイン領域４１５、第１のＬＤＤ領域４１６ａ
、４１６ｂ、及び第２のＬＤＤ領域４１７ａ、４１７ｂを含む場合について説明する。図
４（ｂ）は、ＬＤＤ領域を設ける位置以外は図４（ａ）と同じ構造であるので、説明は省
略する。
不純物領域４１３、ソース領域４１４、ドレイン領域４１５、第１のＬＤＤ領域４１６ａ
、４１６ｂ、及び第２のＬＤＤ領域４１７ａ、４１７ｂを含む場合について説明する。図
４（ｂ）は、ＬＤＤ領域を設ける位置以外は図４（ａ）と同じ構造であるので、説明は省
略する。
【0101】
図４（ｂ）では、第２の絶縁膜を介して第１のゲート電極の外側に第１のＬＤＤ領域４１
６ａ、４１６ｂが位置し、同様に第２の絶縁膜を介して第２のゲート電極の外側に第２の
ＬＤＤ領域４１７ａ、４１７ｂが位置している。
６ａ、４１６ｂが位置し、同様に第２の絶縁膜を介して第２のゲート電極の外側に第２の
ＬＤＤ領域４１７ａ、４１７ｂが位置している。
【0102】
つまり、図４（ｂ）では、第１のＬＤＤ領域４１６ａ、４１６ｂが第２の絶縁膜を介して
第１のゲート電極に重ならない領域を有し、第２のＬＤＤ領域４１７ａ、４１７ｂが第２
の絶縁膜を介して第２のゲート電極に重ならない領域を有することを特徴の一つとしてい
る。なお、第１のゲート電極及び第２のゲート電極は電気的に接続している。
第１のゲート電極に重ならない領域を有し、第２のＬＤＤ領域４１７ａ、４１７ｂが第２
の絶縁膜を介して第２のゲート電極に重ならない領域を有することを特徴の一つとしてい
る。なお、第１のゲート電極及び第２のゲート電極は電気的に接続している。
【0103】
また、図４（ｂ）では、第１のＬＤＤ領域４１６ａ、４１６ｂは第２の絶縁膜を介して第
１のゲート電極の外側に形成されるため、チャネル長Ｌ１は第１のゲート電極（第１の導
電層）とほぼ同じ長さとなる。同様に、第２のＬＤＤ領域４１７ａ、４１７ｂは第２の絶
縁膜を介して第２のゲート電極の外側に形成されるため、チャネル長Ｌ２は第２のゲート
電極（第１の導電層）とほぼ同じ長さとなっている。しかしながら、本発明はこの限りで
はなく、第１のチャネル形成領域４１１のチャネル長Ｌ１が第２のチャネル形成領域４１
２のチャネル長Ｌ２よりも大きければよい。すなわち、チャネル長Ｌ１、Ｌ２において、
Ｌ１＞Ｌ２（好ましくは３×Ｌ１≧５×Ｌ２、より好ましくはＬ１≧２×Ｌ２）という関
係式が成り立つことを特徴としていればよい。
１のゲート電極の外側に形成されるため、チャネル長Ｌ１は第１のゲート電極（第１の導
電層）とほぼ同じ長さとなる。同様に、第２のＬＤＤ領域４１７ａ、４１７ｂは第２の絶
縁膜を介して第２のゲート電極の外側に形成されるため、チャネル長Ｌ２は第２のゲート
電極（第１の導電層）とほぼ同じ長さとなっている。しかしながら、本発明はこの限りで
はなく、第１のチャネル形成領域４１１のチャネル長Ｌ１が第２のチャネル形成領域４１
２のチャネル長Ｌ２よりも大きければよい。すなわち、チャネル長Ｌ１、Ｌ２において、
Ｌ１＞Ｌ２（好ましくは３×Ｌ１≧５×Ｌ２、より好ましくはＬ１≧２×Ｌ２）という関
係式が成り立つことを特徴としていればよい。
【0104】
また、図４（ｂ）では、第１のチャネル形成領域４１１を挟んで一対の第１のＬＤＤ領域
４０６ａ、４０６ｂを設けた場合について説明したが、本発明はこれに限らず、片側のみ
に設けても構わない。同様に、第２のＬＤＤ領域４０７ａ、４０７ｂにおいても片側のみ
に設けても構わない。
４０６ａ、４０６ｂを設けた場合について説明したが、本発明はこれに限らず、片側のみ
に設けても構わない。同様に、第２のＬＤＤ領域４０７ａ、４０７ｂにおいても片側のみ
に設けても構わない。
【0105】
なお、図４（ｂ）において、前記高濃度不純物領域４１３の濃度は、前記ソース領域４１
４又は前記ドレイン領域４１５と同程度のものとする。また、前記第１の低濃度不純物領
域４１６ａ、４１６ｂ及び前記第２の低濃度不純物領域４１７ａ、４１７ｂの濃度は、前
記ソース領域４１４又は前記ドレイン領域４１５よりも低いものとする。
４又は前記ドレイン領域４１５と同程度のものとする。また、前記第１の低濃度不純物領
域４１６ａ、４１６ｂ及び前記第２の低濃度不純物領域４１７ａ、４１７ｂの濃度は、前
記ソース領域４１４又は前記ドレイン領域４１５よりも低いものとする。
【0106】
【0107】
また、各画素には、画素へのビデオ信号の入力・非入力を決めるスイッチング素子として
機能する第１のＴＦＴ（以下、スイッチング用ＴＦＴとする）と、発光素子への電流を制
御する第２のＴＦＴ（以下、駆動用ＴＦＴとする）が形成されている。さらに、駆動回路
部には画素部を駆動するＴＦＴが形成されている。なお、本発明のＴＦＴは、画素部に形
成される駆動用ＴＦＴに用いることも本実施の形態の特徴の一つとする。
機能する第１のＴＦＴ（以下、スイッチング用ＴＦＴとする）と、発光素子への電流を制
御する第２のＴＦＴ（以下、駆動用ＴＦＴとする）が形成されている。さらに、駆動回路
部には画素部を駆動するＴＦＴが形成されている。なお、本発明のＴＦＴは、画素部に形
成される駆動用ＴＦＴに用いることも本実施の形態の特徴の一つとする。
【0108】
まず、基板５００上に下地絶縁膜５０１ａ、５０１ｂを形成する。基板５００側を表示面
として発光を取り出す場合、基板５００としては、光透過性を有するガラス基板や石英基
板を用いればよい。また、プロセス中の処理温度に耐えうる耐熱性を有する光透過性のプ
ラスチック基板を用いてもよい。また、基板５００側とは逆の面を表示面として発光を取
り出す場合、前述の基板の他にシリコン基板、金属基板またはステンレス基板の表面に絶
縁膜を形成したものを用いても良い。少なくともプロセス中に発生する熱に耐えうる基板
を用いれば良く、本実施の形態では基板５００としてガラス基板を用いる。なお、ガラス
基板の屈折率は１．５５前後である。
として発光を取り出す場合、基板５００としては、光透過性を有するガラス基板や石英基
板を用いればよい。また、プロセス中の処理温度に耐えうる耐熱性を有する光透過性のプ
ラスチック基板を用いてもよい。また、基板５００側とは逆の面を表示面として発光を取
り出す場合、前述の基板の他にシリコン基板、金属基板またはステンレス基板の表面に絶
縁膜を形成したものを用いても良い。少なくともプロセス中に発生する熱に耐えうる基板
を用いれば良く、本実施の形態では基板５００としてガラス基板を用いる。なお、ガラス
基板の屈折率は１．５５前後である。
【0109】
下地絶縁膜５０１ａ、５０１ｂとしては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜
などの絶縁膜を用い、これら絶縁膜を単層又は２以上の複数層で形成する。下地絶縁膜５
０１ａ、５０１ｂはスパッタ法やＬＰＣＶＤ法、プラズマＣＶＤ法等の公知の手段を用い
て形成する。本実施の形態においては、下地絶縁膜５０１ａ、５０１ｂは組成比の異なる
酸化窒化珪素膜の２層構造とする。１層目の下地絶縁膜５０１ａとしては、プラズマＣＶ
Ｄ法を用い、ＳｉＨ４、ＮＨ３、及びＮ２Ｏを反応ガスとして酸化窒化珪素膜（組成比Ｓ
ｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を１４０ｎｍ形成する。続いて、２
層目の下地絶縁膜５０１ｂとして、プラズマＣＶＤ法を用い、ＳｉＨ４及びＮ２Ｏを反応
ガスとして窒化酸化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を
１００ｎｍで形成する。なお、本実施の形態では下地絶縁膜を２層の積層構造としている
が、もちろん単層でも３層以上の複数層でも構わない。また、基板の凹凸や、基板からの
不純物拡散が問題にならないのであれば、特に下地絶縁膜を形成しなくてもよい。
などの絶縁膜を用い、これら絶縁膜を単層又は２以上の複数層で形成する。下地絶縁膜５
０１ａ、５０１ｂはスパッタ法やＬＰＣＶＤ法、プラズマＣＶＤ法等の公知の手段を用い
て形成する。本実施の形態においては、下地絶縁膜５０１ａ、５０１ｂは組成比の異なる
酸化窒化珪素膜の２層構造とする。１層目の下地絶縁膜５０１ａとしては、プラズマＣＶ
Ｄ法を用い、ＳｉＨ４、ＮＨ３、及びＮ２Ｏを反応ガスとして酸化窒化珪素膜（組成比Ｓ
ｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を１４０ｎｍ形成する。続いて、２
層目の下地絶縁膜５０１ｂとして、プラズマＣＶＤ法を用い、ＳｉＨ４及びＮ２Ｏを反応
ガスとして窒化酸化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を
１００ｎｍで形成する。なお、本実施の形態では下地絶縁膜を２層の積層構造としている
が、もちろん単層でも３層以上の複数層でも構わない。また、基板の凹凸や、基板からの
不純物拡散が問題にならないのであれば、特に下地絶縁膜を形成しなくてもよい。
【0110】
次いで、下地絶縁膜５０１ｂ上に半導体層５０２、５０３、５０４、５０５を形成する。
半導体層５０２～５０５は、まず非晶質半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ
法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化
法、熱結晶化法、またはニッケルなどの触媒元素を用いた熱結晶化法等）を行って結晶化
し、結晶質半導体膜を得る。その後、第１のレジストマスクを形成して、結晶質半導体膜
を所望の形状にパターニングして形成する。
半導体層５０２～５０５は、まず非晶質半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ
法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化
法、熱結晶化法、またはニッケルなどの触媒元素を用いた熱結晶化法等）を行って結晶化
し、結晶質半導体膜を得る。その後、第１のレジストマスクを形成して、結晶質半導体膜
を所望の形状にパターニングして形成する。
【0111】
本実施の形態では、非晶質半導体膜の結晶化処理として、触媒元素としてニッケルを用い
た熱結晶化法を用いる。以下に、ニッケルを用いた熱結晶化法により、結晶質半導体膜を
形成する方法を説明する。
た熱結晶化法を用いる。以下に、ニッケルを用いた熱結晶化法により、結晶質半導体膜を
形成する方法を説明する。
【0112】
まず、プラズマＣＶＤ法を用いて、下地絶縁膜上に膜厚が５０ｎｍの非晶質半導体膜を形
成する。なお、プラズマＣＶＤ法を用いれば、下地絶縁膜と、非晶質半導体膜とを大気に
触れることなく連続的に積層することができる。非晶質半導体膜の膜厚は、２５～８０ｎ
ｍ（好ましくは３０～７０ｎｍ）の範囲で形成すればよい。また、非晶質半導体膜の材料
に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金など
を用いればよい。
成する。なお、プラズマＣＶＤ法を用いれば、下地絶縁膜と、非晶質半導体膜とを大気に
触れることなく連続的に積層することができる。非晶質半導体膜の膜厚は、２５～８０ｎ
ｍ（好ましくは３０～７０ｎｍ）の範囲で形成すればよい。また、非晶質半導体膜の材料
に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金など
を用いればよい。
【0113】
次いで、非晶質半導体膜上にスピンコーティング法やディップコート法といった塗布法に
より、ニッケルを含む溶液（水溶液や酢酸溶液）を塗布し、ニッケルを含む膜を形成する
。なお、触媒元素はニッケルに限らず、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム
（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、
金（Ａｕ）といった元素を用いても良い。ニッケルを含む膜は極めて薄いため、膜として
観測できない場合もある。
より、ニッケルを含む溶液（水溶液や酢酸溶液）を塗布し、ニッケルを含む膜を形成する
。なお、触媒元素はニッケルに限らず、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム
（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、
金（Ａｕ）といった元素を用いても良い。ニッケルを含む膜は極めて薄いため、膜として
観測できない場合もある。
【0114】
また、ニッケルを含む膜を形成する方法は塗布法に限らず、プラズマＣＶＤ法、スパッタ
法、および蒸着法を用いてもよい。ここでは、スピンコート法により、重量換算で１～１
００ｐｐｍ（好ましくは１０ｐｐｍ）のニッケルを含む酢酸ニッケル溶液を非晶質半導体
膜上に一面に塗布する。
法、および蒸着法を用いてもよい。ここでは、スピンコート法により、重量換算で１～１
００ｐｐｍ（好ましくは１０ｐｐｍ）のニッケルを含む酢酸ニッケル溶液を非晶質半導体
膜上に一面に塗布する。
【0115】
また、酢酸ニッケル溶液を一面に塗布する前に、酸素雰囲気中での紫外光の照射、熱酸化
法、ヒドロキシラジカルを含むオゾン水または過酸化水素による処理などを行い、非晶質
半導体膜上に１～５ｎｍの厚さの酸化膜を形成してもよい。このように薄い酸化膜を形成
することにより、非晶質半導体膜と酢酸ニッケル溶液との濡れ性を高めることができ、ニ
ッケルを含む水溶液を均一に非晶質半導体膜上に塗布することができる。
法、ヒドロキシラジカルを含むオゾン水または過酸化水素による処理などを行い、非晶質
半導体膜上に１～５ｎｍの厚さの酸化膜を形成してもよい。このように薄い酸化膜を形成
することにより、非晶質半導体膜と酢酸ニッケル溶液との濡れ性を高めることができ、ニ
ッケルを含む水溶液を均一に非晶質半導体膜上に塗布することができる。
【0116】
次いで、ニッケルを含む水溶液を塗布した非晶質半導体膜を加熱処理することにより結晶
化し、結晶質半導体膜を形成する。加熱処理としては、加熱炉、レーザ照射、若しくはレ
ーザ光の代わりにランプから発する光の照射（以下、ランプアニールと表記する）、又は
それらを組み合わせて用いることができる。
化し、結晶質半導体膜を形成する。加熱処理としては、加熱炉、レーザ照射、若しくはレ
ーザ光の代わりにランプから発する光の照射（以下、ランプアニールと表記する）、又は
それらを組み合わせて用いることができる。
【0117】
ここでは、２つの加熱処理を組み合わせて結晶化することとする。まず、ＲＴＡを用いる
熱結晶化法により、６５０℃、６ｍｉｎで第１の加熱処理を行う。続いて、レーザ照射に
より、波長３０８ｎｍの紫外線レーザを照射して、第２の加熱処理を行う。第２の加熱処
理としてレーザ照射を行うことにより、結晶質半導体膜の結晶化率を高めることができる
。
熱結晶化法により、６５０℃、６ｍｉｎで第１の加熱処理を行う。続いて、レーザ照射に
より、波長３０８ｎｍの紫外線レーザを照射して、第２の加熱処理を行う。第２の加熱処
理としてレーザ照射を行うことにより、結晶質半導体膜の結晶化率を高めることができる
。
【0118】
次いで、得られた結晶質半導体膜内に存在するニッケル（触媒元素）のゲッタリングを行
う。ゲッタリングによって、結晶質半導体膜中に存在するニッケルを除去することができ
る。
う。ゲッタリングによって、結晶質半導体膜中に存在するニッケルを除去することができ
る。
【0119】
まず、得られた結晶質半導体膜上に、アルゴンを含むゲッタリング用非晶質半導体膜を、
プラズマＣＶＤ法を用いて３０ｎｍの厚さで形成する。なお、本実施の形態ではゲッタリ
ング用非晶質半導体膜にアルゴンを添加しているが、これに限らず、希ガス元素、例えば
ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）といった元
素を添加しても良い。
プラズマＣＶＤ法を用いて３０ｎｍの厚さで形成する。なお、本実施の形態ではゲッタリ
ング用非晶質半導体膜にアルゴンを添加しているが、これに限らず、希ガス元素、例えば
ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）といった元
素を添加しても良い。
【0120】
また、ゲッタリング用非晶質半導体膜は、プラズマＣＶＤ法に限らず、ＬＰＣＶＤ法、ス
パッタ法等の公知の手段を用いて、膜厚２０～２５０ｎｍの範囲で形成すればよい。
パッタ法等の公知の手段を用いて、膜厚２０～２５０ｎｍの範囲で形成すればよい。
【0121】
次いで、ＲＴＡを用いる熱結晶化法を用いて、６５０℃、３ｍｉｎの加熱処理を行い、結
晶質半導体膜中のニッケル（触媒元素）をゲッタリング用非晶質半導体膜にゲッタリング
させる。なお、ゲッタリングの際の加熱処理は、ＲＴＡを用いる熱結晶化法の他、加熱炉
、レーザ照射、ファーネスアニール法等の公知の加熱手段を用い、４００～１０００℃の
範囲で加熱処理を行えばよい。
晶質半導体膜中のニッケル（触媒元素）をゲッタリング用非晶質半導体膜にゲッタリング
させる。なお、ゲッタリングの際の加熱処理は、ＲＴＡを用いる熱結晶化法の他、加熱炉
、レーザ照射、ファーネスアニール法等の公知の加熱手段を用い、４００～１０００℃の
範囲で加熱処理を行えばよい。
【0122】
また、ゲッタリング用非晶質半導体膜を形成する前にも、加熱処理を行ってもよい。ゲッ
タリング用非晶質半導体膜を形成する前に加熱処理を行うことで、結晶質半導体膜の歪み
を低減させることができる。その結果、ゲッタリングの際にニッケル（触媒元素）がゲッ
タリングされやすくなる。
タリング用非晶質半導体膜を形成する前に加熱処理を行うことで、結晶質半導体膜の歪み
を低減させることができる。その結果、ゲッタリングの際にニッケル（触媒元素）がゲッ
タリングされやすくなる。
【0123】
次いで、ゲッタリング用非晶質半導体膜を選択的にエッチングして除去する。エッチング
は、ＣｌＦ３によるプラズマを用いないドライエッチング、或いはフッ酸、ヒドラジン、
又はテトラメチルアンモニウムハイドロオキサイド（（ＣＨ３）４ＮＯＨ）を含む水溶液
などアルカリ溶液によるウエットエッチング等で行なえばよい。
は、ＣｌＦ３によるプラズマを用いないドライエッチング、或いはフッ酸、ヒドラジン、
又はテトラメチルアンモニウムハイドロオキサイド（（ＣＨ３）４ＮＯＨ）を含む水溶液
などアルカリ溶液によるウエットエッチング等で行なえばよい。
【0124】
次いで、ＴＦＴのしきい値を制御するために、微量な不純物元素（ボロンまたはリン）の
ドーピングを結晶質半導体膜に対して行ってもよい。例えば、Ｐチャネル型ＴＦＴを作製
する場合、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を
用いて、結晶質半導体膜に微量な不純物元素（ボロン）をドーピングすればよい。
ドーピングを結晶質半導体膜に対して行ってもよい。例えば、Ｐチャネル型ＴＦＴを作製
する場合、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を
用いて、結晶質半導体膜に微量な不純物元素（ボロン）をドーピングすればよい。
【0125】
次いで、フッ酸を含むエッチャントで結晶質半導体膜表面の酸化膜を除去すると同時に結
晶質半導体膜の表面を洗浄する。そして、結晶質半導体膜上に第１のレジストマスクを形
成し、第１のレジストマスクを用いて所望の形状にパターニングし、半導体層５０２～５
０５を形成する。
晶質半導体膜の表面を洗浄する。そして、結晶質半導体膜上に第１のレジストマスクを形
成し、第１のレジストマスクを用いて所望の形状にパターニングし、半導体層５０２～５
０５を形成する。
【0126】
次いで、図５（Ａ）に示すように、半導体層５０２～５０５を覆うゲート絶縁膜５０６を
形成する。ゲート絶縁膜５０６は、プラズマＣＶＤ法またはスパッタ法を用い、膜厚１～
２００ｎｍの範囲で形成する。また、膜厚１０ｎｍ～５０ｎｍと薄くして、シリコンを含
む絶縁膜の単層または積層構造を形成した後にマイクロ波によるプラズマを用いた表面窒
化処理を行って形成しても良い。本実施の形態では、プラズマＣＶＤ法を用いて、ＴＥＯ
Ｓ（Ｔｅｔｒａ－Ｅｔｈｙｌ－Ｏｒｔｈｏ－Ｓｉｌｉｃａｔｅ）を反応ガスとして、酸化
珪素膜を８０ｎｍ形成する。
形成する。ゲート絶縁膜５０６は、プラズマＣＶＤ法またはスパッタ法を用い、膜厚１～
２００ｎｍの範囲で形成する。また、膜厚１０ｎｍ～５０ｎｍと薄くして、シリコンを含
む絶縁膜の単層または積層構造を形成した後にマイクロ波によるプラズマを用いた表面窒
化処理を行って形成しても良い。本実施の形態では、プラズマＣＶＤ法を用いて、ＴＥＯ
Ｓ（Ｔｅｔｒａ－Ｅｔｈｙｌ－Ｏｒｔｈｏ－Ｓｉｌｉｃａｔｅ）を反応ガスとして、酸化
珪素膜を８０ｎｍ形成する。
【0127】
次いで、ゲート電極を形成する。まず、ゲート絶縁膜５０６上に第１の導電層と、第２の
導電層を積層形成する。第１の導電層及び第２の導電層はスパッタ法、蒸着法などの公知
の方法を用いて形成すればよい。また、第１の導電層の膜厚は１０～１００ｎｍ、第２の
導電層の膜厚は１００～６００ｎｍの範囲で形成すればよい。本実施の形態では、ゲート
絶縁膜５０６上に膜厚３０ｎｍの窒化タンタル膜、膜厚３７０ｎｍのタングステン膜を順
次積層し、以下に示す手順でパターニングを行って、各ＴＦＴのゲート電極及び各配線を
形成する。
導電層を積層形成する。第１の導電層及び第２の導電層はスパッタ法、蒸着法などの公知
の方法を用いて形成すればよい。また、第１の導電層の膜厚は１０～１００ｎｍ、第２の
導電層の膜厚は１００～６００ｎｍの範囲で形成すればよい。本実施の形態では、ゲート
絶縁膜５０６上に膜厚３０ｎｍの窒化タンタル膜、膜厚３７０ｎｍのタングステン膜を順
次積層し、以下に示す手順でパターニングを行って、各ＴＦＴのゲート電極及び各配線を
形成する。
【0128】
なお、ここでは導電層を窒化タンタル膜とタングステン膜との積層としたが、これに限ら
ず、タングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）
またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしく
は化合物等の導電材料を用いればよい。また、２層構造に限定されず、例えば、膜厚５０
ｎｍのタングステン膜、膜厚５００ｎｍのアルミニウムとシリコンの合金（Ａｌ－Ｓｉ）
膜、膜厚３０ｎｍの窒化チタン膜を順次積層した３層構造としてもよい。
ず、タングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）
またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしく
は化合物等の導電材料を用いればよい。また、２層構造に限定されず、例えば、膜厚５０
ｎｍのタングステン膜、膜厚５００ｎｍのアルミニウムとシリコンの合金（Ａｌ－Ｓｉ）
膜、膜厚３０ｎｍの窒化チタン膜を順次積層した３層構造としてもよい。
【0129】
上記第１の導電層及び第２の導電層のエッチング（第１のエッチング処理および第２のエ
ッチング処理）にはＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：
誘導結合型プラズマ）エッチング法を用いると良い。ＩＣＰエッチング法を用い、エッチ
ング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板
側の電極温度等）を適宜調節することによって、所望のテーパー形状に導電層をエッチン
グすることができる。
ッチング処理）にはＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：
誘導結合型プラズマ）エッチング法を用いると良い。ＩＣＰエッチング法を用い、エッチ
ング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板
側の電極温度等）を適宜調節することによって、所望のテーパー形状に導電層をエッチン
グすることができる。
【0130】
次いで、第２の導電層上に、第２のレジストマスク５０７ａ、５０７ｂ、５０７ｃ、５０
７ｄ、５０７ｅ、５０７ｆを形成する。この時、後に駆動用ＴＦＴの第１のゲート電極が
形成される第２の導電層の上方に第２のレジストマスク５０７ａを形成し、駆動用ＴＦＴ
の第２のゲート電極が形成される第２の導電層の上方に第２のレジストマスク５０７ｂを
形成する。なお、第２のレジストマスク５０７ａは第２のレジストマスク５０７ｂよりも
大きくなるように形成する。
７ｄ、５０７ｅ、５０７ｆを形成する。この時、後に駆動用ＴＦＴの第１のゲート電極が
形成される第２の導電層の上方に第２のレジストマスク５０７ａを形成し、駆動用ＴＦＴ
の第２のゲート電極が形成される第２の導電層の上方に第２のレジストマスク５０７ｂを
形成する。なお、第２のレジストマスク５０７ａは第２のレジストマスク５０７ｂよりも
大きくなるように形成する。
【0131】
次いで、第２のレジストマスク５０７ａ～５０７ｆを用いて、第１のエッチング処理、第
２のエッチング処理を行う。なお、第１のエッチング処理は、第１のエッチング条件と第
２のエッチング条件で行い、第２のエッチング処理は、第３のエッチング条件と第４のエ
ッチング条件で行う。第１～第４のエッチング条件は適宜選択すれば良いが、エッチング
速度を向上するにはＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃ
ｅ）やＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合プラ
ズマ）などの高密度プラズマ源を用いたドライエッチング装置を用いればよい。
２のエッチング処理を行う。なお、第１のエッチング処理は、第１のエッチング条件と第
２のエッチング条件で行い、第２のエッチング処理は、第３のエッチング条件と第４のエ
ッチング条件で行う。第１～第４のエッチング条件は適宜選択すれば良いが、エッチング
速度を向上するにはＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃ
ｅ）やＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合プラ
ズマ）などの高密度プラズマ源を用いたドライエッチング装置を用いればよい。
【0132】
本実施の形態では、第１のエッチング条件として１Ｐａの圧力でコイル型の電極に７００
ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、エッチング用ガスにＣＦ４とＣｌ２とＯ２
とを用い、それぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）とし、基板側（試料ス
テージ）にも１５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイ
アス電圧を印加する。なお、基板側の電極面積サイズは、１２．５ｃｍ×１２．５ｃｍで
あり、コイル型の電極面積サイズ（ここではコイルの設けられた石英円板）は、直径２５
ｃｍの円板である。この第１のエッチング条件により、第２の導電層であるタングステン
膜をエッチングして端部をテーパー形状とする。この後、第２のレジストマスク５０７ａ
～５０７ｇを除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ４とＣｌ
２とを用い、それぞれのガス流量比を３０：３０（ｓｃｃｍ）とし、１Ｐａの圧力でコイ
ル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約
３０秒程度のエッチングを行う。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６
ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ４とＣｌ２を混
合した第２のエッチング条件では第２の導電層であるタングステン膜及び第１の導電層で
ある窒化タンタル膜とも同程度にエッチングされる。第１のエッチング処理が終わった段
階での断面図を図５（Ｂ）に示す。この段階の第１の導電層を５０８ａ、５０８ｂ、５０
８ｃ、５０８ｄ、５０８ｅ、５０８ｆとし、第２の導電層を５０９ａ、５０９ｂ、５０９
ｃ、５０９ｄ、５０９ｅ、５０９ｆとする。
ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、エッチング用ガスにＣＦ４とＣｌ２とＯ２
とを用い、それぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）とし、基板側（試料ス
テージ）にも１５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイ
アス電圧を印加する。なお、基板側の電極面積サイズは、１２．５ｃｍ×１２．５ｃｍで
あり、コイル型の電極面積サイズ（ここではコイルの設けられた石英円板）は、直径２５
ｃｍの円板である。この第１のエッチング条件により、第２の導電層であるタングステン
膜をエッチングして端部をテーパー形状とする。この後、第２のレジストマスク５０７ａ
～５０７ｇを除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ４とＣｌ
２とを用い、それぞれのガス流量比を３０：３０（ｓｃｃｍ）とし、１Ｐａの圧力でコイ
ル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約
３０秒程度のエッチングを行う。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６
ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ４とＣｌ２を混
合した第２のエッチング条件では第２の導電層であるタングステン膜及び第１の導電層で
ある窒化タンタル膜とも同程度にエッチングされる。第１のエッチング処理が終わった段
階での断面図を図５（Ｂ）に示す。この段階の第１の導電層を５０８ａ、５０８ｂ、５０
８ｃ、５０８ｄ、５０８ｅ、５０８ｆとし、第２の導電層を５０９ａ、５０９ｂ、５０９
ｃ、５０９ｄ、５０９ｅ、５０９ｆとする。
【0133】
次いで、第２のレジストマスク５０７ａ～５０７ｆを除去せずに、第２のエッチング処理
を行う。ここでは、第３のエッチング条件としてエッチング用ガスにＣＦ４とＣｌ２とを
用い、それぞれのガス流量比を３０：３０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の
電極に５００ＷのＲＦ（３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチング
を６０秒行う。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投
入し、実質的に負の自己バイアス電圧を印加する。この後、第２のレジストマスクを除去
せずに第４のエッチング条件に変え、エッチング用ガスにＣＦ４とＣｌ２とＯ２とを用い
、それぞれのガス流量比を２０：２０：２０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型
の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約２０
秒程度のエッチングを行う。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６ＭＨ
ｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。
を行う。ここでは、第３のエッチング条件としてエッチング用ガスにＣＦ４とＣｌ２とを
用い、それぞれのガス流量比を３０：３０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の
電極に５００ＷのＲＦ（３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチング
を６０秒行う。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投
入し、実質的に負の自己バイアス電圧を印加する。この後、第２のレジストマスクを除去
せずに第４のエッチング条件に変え、エッチング用ガスにＣＦ４とＣｌ２とＯ２とを用い
、それぞれのガス流量比を２０：２０：２０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型
の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約２０
秒程度のエッチングを行う。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６ＭＨ
ｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。
【0134】
第２のエッチング処理が終わった段階での断面図を図５（Ｃ）に示す。この段階で、第１
の導電層５１０ａ、５１０ｂ、５１０ｃ、５１０ｄ、５１０ｅ、５１０ｆを下層とし、第
２の導電層５１１ａ、５１１ｂ、５１１ｃ、５１１ｄ、５１１ｅ、５１１ｆを上層とする
ゲート電極５１２ａ、５１２ｂ、５１２ｃ、５１２ｄ、５１２ｅ、５１２ｆおよび配線が
形成される。また、端子部には、第１の導電層を下層とし、第２の導電層を上層とする端
子電極が形成される。
の導電層５１０ａ、５１０ｂ、５１０ｃ、５１０ｄ、５１０ｅ、５１０ｆを下層とし、第
２の導電層５１１ａ、５１１ｂ、５１１ｃ、５１１ｄ、５１１ｅ、５１１ｆを上層とする
ゲート電極５１２ａ、５１２ｂ、５１２ｃ、５１２ｄ、５１２ｅ、５１２ｆおよび配線が
形成される。また、端子部には、第１の導電層を下層とし、第２の導電層を上層とする端
子電極が形成される。
【0135】
次いで、第２のレジストマスク５０７ａ～５０７ｆを除去した後、ｎ型を付与する不純物
元素（リン、砒素等の周期表１５族に属する元素）を半導体層５０２～５０５に添加する
ため、ゲート電極５１２ａ～５１２ｆをマスクとして全面にドーピングする第１のドーピ
ング処理を行う。第１のドーピング処理はイオンドープ法、もしくはイオン注入法で行え
ば良い。イオンドープ法の条件はドーズ量を１．５×１０１３ａｔｏｍｓ／ｃｍ２とし、
加速電圧を５０～１００ｋＶとして行う。ｎ型を付与する不純物元素として、典型的には
リン（Ｐ）または砒素（Ａｓ）を用いる。図５（Ｄ）に示すように、この第１のドーピン
グ工程によってゲート絶縁膜５０６を介してドーピングを行い、自己整合的に第１の不純
物領域５１３（ｎ－－領域）を形成する。
元素（リン、砒素等の周期表１５族に属する元素）を半導体層５０２～５０５に添加する
ため、ゲート電極５１２ａ～５１２ｆをマスクとして全面にドーピングする第１のドーピ
ング処理を行う。第１のドーピング処理はイオンドープ法、もしくはイオン注入法で行え
ば良い。イオンドープ法の条件はドーズ量を１．５×１０１３ａｔｏｍｓ／ｃｍ２とし、
加速電圧を５０～１００ｋＶとして行う。ｎ型を付与する不純物元素として、典型的には
リン（Ｐ）または砒素（Ａｓ）を用いる。図５（Ｄ）に示すように、この第１のドーピン
グ工程によってゲート絶縁膜５０６を介してドーピングを行い、自己整合的に第１の不純
物領域５１３（ｎ－－領域）を形成する。
【0136】
次いで、図６（Ａ）に示すように、第３のレジストマスク５１４ａ～５１４ｄを形成した
後、半導体層にｎ型を付与する不純物元素を高濃度にドープするための第２のドーピング
処理を行う。第３のレジストマスク５１４ａ～５１４ｄは、画素部の駆動用（ｐチャネル
型）ＴＦＴを形成する半導体層５０２のチャネル形成領域及びその周辺の領域と、画素部
のスイッチング用（ｎチャネル型）ＴＦＴの一部と、駆動回路部のｐチャネル型ＴＦＴを
形成する半導体層５０５のチャネル形成領域及びその周辺の領域と、を保護するために設
ける。
後、半導体層にｎ型を付与する不純物元素を高濃度にドープするための第２のドーピング
処理を行う。第３のレジストマスク５１４ａ～５１４ｄは、画素部の駆動用（ｐチャネル
型）ＴＦＴを形成する半導体層５０２のチャネル形成領域及びその周辺の領域と、画素部
のスイッチング用（ｎチャネル型）ＴＦＴの一部と、駆動回路部のｐチャネル型ＴＦＴを
形成する半導体層５０５のチャネル形成領域及びその周辺の領域と、を保護するために設
ける。
【0137】
第２のドーピング処理のイオンドープ法の条件はドーズ量を１×１０１３～５×１０１５
／ｃｍ２とし、加速電圧を６０～１００ｋＶとして行う。この第２のドーピング工程によ
って、ゲート絶縁膜５０６を介してドーピングされてｎ型の不純物を高濃度に含む第２の
不純物領域５１５（ｎ＋領域）と、第１の導電層５１０及びゲート絶縁膜５０６を介して
ドーピングされて第１の導電層５１０と重なる第３の不純物領域５１６（ｎ－領域）とを
形成する。なお、画素部のｎチャネル型ＴＦＴは、一部をマスクで覆ったため、チャネル
形成領域と第２の不純物領域５１５との間に、ゲート電極（第１の導電層５１０）と重な
らない第１の不純物領域５１３（ｎ－－領域）が形成される。また、駆動回路部のｎチャ
ネル型ＴＦＴにおいては、自己整合的にドープされて、ゲート電極（第１の導電層５１０
）と重なる第３の不純物領域５１６と第２の不純物領域５１５とが形成される。なお、第
３の不純物領域５１６と第２の不純物領域５１５との境界は、第１の導電層５１０の端部
と概略一致する。
／ｃｍ２とし、加速電圧を６０～１００ｋＶとして行う。この第２のドーピング工程によ
って、ゲート絶縁膜５０６を介してドーピングされてｎ型の不純物を高濃度に含む第２の
不純物領域５１５（ｎ＋領域）と、第１の導電層５１０及びゲート絶縁膜５０６を介して
ドーピングされて第１の導電層５１０と重なる第３の不純物領域５１６（ｎ－領域）とを
形成する。なお、画素部のｎチャネル型ＴＦＴは、一部をマスクで覆ったため、チャネル
形成領域と第２の不純物領域５１５との間に、ゲート電極（第１の導電層５１０）と重な
らない第１の不純物領域５１３（ｎ－－領域）が形成される。また、駆動回路部のｎチャ
ネル型ＴＦＴにおいては、自己整合的にドープされて、ゲート電極（第１の導電層５１０
）と重なる第３の不純物領域５１６と第２の不純物領域５１５とが形成される。なお、第
３の不純物領域５１６と第２の不純物領域５１５との境界は、第１の導電層５１０の端部
と概略一致する。
【0138】
次いで、第３のレジストマスク５１４ａ～５１４ｄを除去した後、新たに第４のレジスト
マスク５１７を形成し、半導体層５０２、５０５にｐ型を付与する不純物元素（ボロン等
の周期表の１３属に属する元素）を高濃度にドープするための第３のドーピング処理を行
う。図６（Ｂ）に示すように、第４のレジストマスク５１７は、画素部のｎチャネル型（
スイッチング用）ＴＦＴを形成する半導体層５０３のチャネル形成領域及びその周辺の領
域と、駆動回路部のｎチャネル型ＴＦＴを形成する半導体層５０４のチャネル形成領域及
びその周辺の領域と、を保護するために設ける。
マスク５１７を形成し、半導体層５０２、５０５にｐ型を付与する不純物元素（ボロン等
の周期表の１３属に属する元素）を高濃度にドープするための第３のドーピング処理を行
う。図６（Ｂ）に示すように、第４のレジストマスク５１７は、画素部のｎチャネル型（
スイッチング用）ＴＦＴを形成する半導体層５０３のチャネル形成領域及びその周辺の領
域と、駆動回路部のｎチャネル型ＴＦＴを形成する半導体層５０４のチャネル形成領域及
びその周辺の領域と、を保護するために設ける。
【0139】
この第３のドーピング工程によって、ゲート絶縁膜５０６を介してドーピングされてｐ型
の不純物を高濃度に含む第４の不純物領域５１８、５１９、５２０、５２１、５２２（ｐ
＋領域）と、第１の導電層５１０及びゲート絶縁膜５０６を介してドーピングされて第１
の導電層５１０と重なる第５の不純物領域５２３ａ、５２３ｂ、５２４ａ、５２４ｂ、５
２５ａ、５２５ｂ（Ｐ－領域）を形成する。なお、第４の不純物領域５１８～５２２、及
び第５の不純物領域５２３ａ、５２３ｂ、５２４ａ、５２４ｂ、５２５ａ、５２５ｂは、
先の第１のドーピング工程でリン（Ｐ）が添加された領域（ｎ－－領域）であるが、ｐ型
を付与する不純物元素の濃度がその１．５～３倍添加されていて、導電型はｐ型となって
いる。
の不純物を高濃度に含む第４の不純物領域５１８、５１９、５２０、５２１、５２２（ｐ
＋領域）と、第１の導電層５１０及びゲート絶縁膜５０６を介してドーピングされて第１
の導電層５１０と重なる第５の不純物領域５２３ａ、５２３ｂ、５２４ａ、５２４ｂ、５
２５ａ、５２５ｂ（Ｐ－領域）を形成する。なお、第４の不純物領域５１８～５２２、及
び第５の不純物領域５２３ａ、５２３ｂ、５２４ａ、５２４ｂ、５２５ａ、５２５ｂは、
先の第１のドーピング工程でリン（Ｐ）が添加された領域（ｎ－－領域）であるが、ｐ型
を付与する不純物元素の濃度がその１．５～３倍添加されていて、導電型はｐ型となって
いる。
【0140】
また、第１の導電層５１０ａ、５１０ｂ、又は５１０ｆと重なる第５の不純物領域と第４
の不純物領域との境界は、第１の導電層の端部と概略一致する。すなわち、例えば第５の
不純物領域５２３ａと第４の不純物領域５１８の境界は、第１の導電層５１０ａの端部と
概略一致する。さらに、第２の導電層５１１ａ、５１１ｂ、又は５１１ｆと重なる第５の
不純物領域とチャネル形成領域との境界は、第２の導電層の端部と概略一致する。すなわ
ち、例えば第５の不純物領域５２３ａとチャネル形成領域５２６の境界は、第２の導電層
５１１ａの端部と概略一致する。
の不純物領域との境界は、第１の導電層の端部と概略一致する。すなわち、例えば第５の
不純物領域５２３ａと第４の不純物領域５１８の境界は、第１の導電層５１０ａの端部と
概略一致する。さらに、第２の導電層５１１ａ、５１１ｂ、又は５１１ｆと重なる第５の
不純物領域とチャネル形成領域との境界は、第２の導電層の端部と概略一致する。すなわ
ち、例えば第５の不純物領域５２３ａとチャネル形成領域５２６の境界は、第２の導電層
５１１ａの端部と概略一致する。
【0141】
以上、第３のドーピング工程までで、本発明のＴＦＴの構造を持つ駆動用ＴＦＴのソース
領域（第４の不純物領域５２０）、ドレイン領域（第４の不純物領域５１８）、高濃度不
純物領域（第４の不純物領域５１９）、２対のＬＤＤ領域（第５の不純物領域５２３ａ、
５２３ｂ、５２４ａ、５２４ｂ）、第１のチャネル形成領域５２７、及び第２のチャネル
形成領域５２６が形成される。
領域（第４の不純物領域５２０）、ドレイン領域（第４の不純物領域５１８）、高濃度不
純物領域（第４の不純物領域５１９）、２対のＬＤＤ領域（第５の不純物領域５２３ａ、
５２３ｂ、５２４ａ、５２４ｂ）、第１のチャネル形成領域５２７、及び第２のチャネル
形成領域５２６が形成される。
【0142】
なお、本実施の形態において、駆動用ＴＦＴの第１のチャネル形成領域５２７のチャネル
長Ｌ１は、第２のチャネル形成領域５２６のチャネル長Ｌ２よりも大きくなるように形成
する。少なくともチャネル長Ｌ１が短チャネル効果を生じない長さを有していれば良いが
、具体的には、チャネル長Ｌ１は２～８μｍ（好ましくは４～６μｍ）の範囲で形成すれ
ばよい。また、チャネル長Ｌ２は１μｍ以上の長さを有し、Ｌ１よりも０．５μｍ以上短
かくなるように形成すればよい。また、チャネル幅は１～５０μｍ（好ましくは５～３０
μｍ）の範囲で形成すればよい。ここでは、チャネル長Ｌ１を３．５μｍ、チャネル長Ｌ
２を１．５μｍで形成する。また、チャネル幅を２５μｍで形成する。
長Ｌ１は、第２のチャネル形成領域５２６のチャネル長Ｌ２よりも大きくなるように形成
する。少なくともチャネル長Ｌ１が短チャネル効果を生じない長さを有していれば良いが
、具体的には、チャネル長Ｌ１は２～８μｍ（好ましくは４～６μｍ）の範囲で形成すれ
ばよい。また、チャネル長Ｌ２は１μｍ以上の長さを有し、Ｌ１よりも０．５μｍ以上短
かくなるように形成すればよい。また、チャネル幅は１～５０μｍ（好ましくは５～３０
μｍ）の範囲で形成すればよい。ここでは、チャネル長Ｌ１を３．５μｍ、チャネル長Ｌ
２を１．５μｍで形成する。また、チャネル幅を２５μｍで形成する。
【0143】
また、本実施の形態では、チャネル長Ｌ１、Ｌ２において、Ｌ１＞Ｌ２（好ましくは３×
Ｌ１≧５×Ｌ２、より好ましくはＬ１≧２×Ｌ２）という関係式が成り立つように、予め
第２の導電層５１１ａ、５１１ｂの大きさ（形状）を設計しておく必要がある。
Ｌ１≧５×Ｌ２、より好ましくはＬ１≧２×Ｌ２）という関係式が成り立つように、予め
第２の導電層５１１ａ、５１１ｂの大きさ（形状）を設計しておく必要がある。
【0144】
次いで、第４のレジストマスク５１７を除去する。以上までの工程で、画素部及び駆動回
路部に形成されるそれぞれのＴＦＴの半導体層５０２～５０５の一部にｎ型またはｐ型の
導電型を有する不純物領域が形成される。
路部に形成されるそれぞれのＴＦＴの半導体層５０２～５０５の一部にｎ型またはｐ型の
導電型を有する不純物領域が形成される。
【0145】
次いで、層間絶縁膜を形成する。層間絶縁膜としては、酸化珪素膜、窒化珪素膜または酸
化窒化珪素膜などの無機絶縁膜、有機樹脂膜、またはシロキサンを含む膜を用いることが
でき、これら絶縁膜を単層又は２以上の複数層で形成すればよい。なお、シロキサンは、
シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料である。置換基とし
て、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。
また、置換基としてフルオロ基を用いてもよい。または置換基として、少なくとも水素を
含む有機基と、フルオロ基とを用いてもよい。また、無機絶縁膜を形成する場合はスパッ
タ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、有機樹脂膜やシロキサンを含
む膜を形成する場合には塗布法を用いればよい。
化窒化珪素膜などの無機絶縁膜、有機樹脂膜、またはシロキサンを含む膜を用いることが
でき、これら絶縁膜を単層又は２以上の複数層で形成すればよい。なお、シロキサンは、
シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料である。置換基とし
て、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。
また、置換基としてフルオロ基を用いてもよい。または置換基として、少なくとも水素を
含む有機基と、フルオロ基とを用いてもよい。また、無機絶縁膜を形成する場合はスパッ
タ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、有機樹脂膜やシロキサンを含
む膜を形成する場合には塗布法を用いればよい。
【0146】
本実施の形態では、層間絶縁膜を組成比の異なる酸化窒化珪素膜の３層構造とする。第１
の層間絶縁膜５２８ａとしては、プラズマＣＶＤ法を用い、ＳｉＨ４及びＮ２Ｏを反応ガ
スとして酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を８
０ｎｍで形成する。続いて、第２の層間絶縁膜５２８ｂとして、プラズマＣＶＤ法を用い
、ＳｉＨ４、ＮＨ３、及びＮ２Ｏを反応ガスとして酸化窒化珪素膜（組成比Ｓｉ＝３２％
、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を１４０ｎｍ形成する。続いて、第３の層間絶
縁膜５２８ｃとして、プラズマＣＶＤ法を用い、ＳｉＨ４及びＮ２Ｏを反応ガスとして窒
化酸化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を６７０ｎｍで
形成する。なお、本実施の形態では層間絶縁膜を３層の積層構造としているが、単層又は
２層としてもよいし、もしくは４層以上の積層構造としてもよい。また、第１の層間絶縁
膜５２８ａの膜厚は５０ｎｍ～１５０ｎｍ（好ましくは７０～１００ｎｍ）、第２の層間
絶縁膜５２８ｂの膜厚は１００～２００ｎｍ（好ましくは１３０～１６０ｎｍ）、第３の
層間絶縁膜５２８ｃの膜厚は６００ｎｍ～８００ｎｍ（好ましくは６５０～７５０ｎｍ）
の範囲で形成すればよい。
の層間絶縁膜５２８ａとしては、プラズマＣＶＤ法を用い、ＳｉＨ４及びＮ２Ｏを反応ガ
スとして酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を８
０ｎｍで形成する。続いて、第２の層間絶縁膜５２８ｂとして、プラズマＣＶＤ法を用い
、ＳｉＨ４、ＮＨ３、及びＮ２Ｏを反応ガスとして酸化窒化珪素膜（組成比Ｓｉ＝３２％
、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を１４０ｎｍ形成する。続いて、第３の層間絶
縁膜５２８ｃとして、プラズマＣＶＤ法を用い、ＳｉＨ４及びＮ２Ｏを反応ガスとして窒
化酸化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を６７０ｎｍで
形成する。なお、本実施の形態では層間絶縁膜を３層の積層構造としているが、単層又は
２層としてもよいし、もしくは４層以上の積層構造としてもよい。また、第１の層間絶縁
膜５２８ａの膜厚は５０ｎｍ～１５０ｎｍ（好ましくは７０～１００ｎｍ）、第２の層間
絶縁膜５２８ｂの膜厚は１００～２００ｎｍ（好ましくは１３０～１６０ｎｍ）、第３の
層間絶縁膜５２８ｃの膜厚は６００ｎｍ～８００ｎｍ（好ましくは６５０～７５０ｎｍ）
の範囲で形成すればよい。
【0147】
次いで、層間絶縁膜（第３の層間絶縁膜５２８ｃ）上に第５のレジストマスクを形成し、
層間絶縁膜５２８ａ～５２８ｃを選択的にエッチングして、半導体層５０２～５０５にそ
れぞれ達するコンタクトホールを形成する。そして、第５のレジストマスクを除去する。
層間絶縁膜５２８ａ～５２８ｃを選択的にエッチングして、半導体層５０２～５０５にそ
れぞれ達するコンタクトホールを形成する。そして、第５のレジストマスクを除去する。
【0148】
次いで、図６（Ｃ）に示すように、スパッタ法により金属膜を積層した後、第６のレジス
トマスクを形成し、選択的に金属積層膜をエッチングして、ＴＦＴのソース電極またはド
レイン電極として機能する電極５２９、５３０、５３１、５３２、５３３、５３４、５３
５、５３６を形成する。また、後に端子電極となる電極５６０も同時に端子部に形成する
。本実施の形態においては、金属膜はＴｉ膜、Ａｌ膜、Ｔｉ膜の３層構造とする。具体的
には、同じメタルスパッタ装置内でＴｉ膜１００ｎｍ、Ａｌ膜７００ｎｍ、Ｔｉ膜１００
ｎｍを連続して形成する。なお、金属膜は１層又は２層としても良いし、もしくは４層以
上の積層構造としても良く、積層膜全体の膜厚が５００ｎｍ～２μｍ（好ましくは８００
ｎｍ～１μｍ）となるように形成すればよい。ここで形成される電極５３０は駆動用ＴＦ
Ｔのソース電極、電極５２９は駆動用ＴＦＴのドレイン電極となる。その後、第６のレジ
ストマスクを除去する。
トマスクを形成し、選択的に金属積層膜をエッチングして、ＴＦＴのソース電極またはド
レイン電極として機能する電極５２９、５３０、５３１、５３２、５３３、５３４、５３
５、５３６を形成する。また、後に端子電極となる電極５６０も同時に端子部に形成する
。本実施の形態においては、金属膜はＴｉ膜、Ａｌ膜、Ｔｉ膜の３層構造とする。具体的
には、同じメタルスパッタ装置内でＴｉ膜１００ｎｍ、Ａｌ膜７００ｎｍ、Ｔｉ膜１００
ｎｍを連続して形成する。なお、金属膜は１層又は２層としても良いし、もしくは４層以
上の積層構造としても良く、積層膜全体の膜厚が５００ｎｍ～２μｍ（好ましくは８００
ｎｍ～１μｍ）となるように形成すればよい。ここで形成される電極５３０は駆動用ＴＦ
Ｔのソース電極、電極５２９は駆動用ＴＦＴのドレイン電極となる。その後、第６のレジ
ストマスクを除去する。
【0149】
なお、この電極形成工程において、ネガレジストを用いて第６のレジストマスクを形成し
てもよい。ネガレジストは、光、電子、又はイオンエネルギー線が照射された部分（電極
パターン）が硬化し、現像後、照射されていない部分が溶解除去される。すなわち、露光
された部分がレジストパターン（電極パターン）として残る。したがって、意図しないと
ころ（例えば画素電極形成領域など）に異物等がある場合にも、異物等が原因で金属膜が
エッチングされず残存してしまうような不良を低減することができる。なお、本発明はこ
れに限らず、ポジレジストを用いて第６のレジストマスクを形成しても構わない。
てもよい。ネガレジストは、光、電子、又はイオンエネルギー線が照射された部分（電極
パターン）が硬化し、現像後、照射されていない部分が溶解除去される。すなわち、露光
された部分がレジストパターン（電極パターン）として残る。したがって、意図しないと
ころ（例えば画素電極形成領域など）に異物等がある場合にも、異物等が原因で金属膜が
エッチングされず残存してしまうような不良を低減することができる。なお、本発明はこ
れに限らず、ポジレジストを用いて第６のレジストマスクを形成しても構わない。
【0150】
以上の工程で、同一基板上に、画素部に配置される駆動用ＴＦＴ５３７、及びスイッチン
グ用ＴＦＴ５３８と、駆動回路部に配置されるｎチャネル型ＴＦＴ５３９、及びｐチャネ
ル型ＴＦＴ５４０が作製される。なお、本実施の形態では、本発明のマルチゲート構造の
ＴＦＴは、駆動用ＴＦＴ５３７に適用されている。
グ用ＴＦＴ５３８と、駆動回路部に配置されるｎチャネル型ＴＦＴ５３９、及びｐチャネ
ル型ＴＦＴ５４０が作製される。なお、本実施の形態では、本発明のマルチゲート構造の
ＴＦＴは、駆動用ＴＦＴ５３７に適用されている。
【0151】
なお、本実施の形態において、画素部に形成される駆動用ＴＦＴ５３７は、２つのゲート
電極と、直列に接続された２つのチャネル形成領域を有するｐチャネル型ＴＦＴとしたが
、これに限らず、ｎチャネル型ＴＦＴとしてもよい。また、駆動用ＴＦＴ５３７は、上記
で述べたように、第１のチャネル形成領域５２７が第２のチャネル形成領域５２６よりも
大きいことを特徴としている。
電極と、直列に接続された２つのチャネル形成領域を有するｐチャネル型ＴＦＴとしたが
、これに限らず、ｎチャネル型ＴＦＴとしてもよい。また、駆動用ＴＦＴ５３７は、上記
で述べたように、第１のチャネル形成領域５２７が第２のチャネル形成領域５２６よりも
大きいことを特徴としている。
【0152】
さらに、本実施の形態では駆動用ＴＦＴ５３７はゲート電極と重なるＬＤＤ領域を有する
ＴＦＴとしたが、これに限らず、ＬＤＤ領域を有さないＴＦＴとしてもよい。
ＴＦＴとしたが、これに限らず、ＬＤＤ領域を有さないＴＦＴとしてもよい。
【0153】
また、本実施の形態では画素部に配置されるスイッチング用ＴＦＴ５３８を、２つのゲー
ト電極と、直列に接続された２つのチャネル形成領域を有するｎチャネル型ＴＦＴを示し
たが、これに限らず、シングルゲート型のＴＦＴとしてもよいし、ゲート電極を３つ以上
有するマルチゲート型のＴＦＴとしてもよい。また、ｎチャネル型に限らず、ｐチャネル
型としてもよい。
ト電極と、直列に接続された２つのチャネル形成領域を有するｎチャネル型ＴＦＴを示し
たが、これに限らず、シングルゲート型のＴＦＴとしてもよいし、ゲート電極を３つ以上
有するマルチゲート型のＴＦＴとしてもよい。また、ｎチャネル型に限らず、ｐチャネル
型としてもよい。
【0154】
さらに、本実施の形態ではスイッチング用ＴＦＴ５３８はゲート電極と重ならないＬＤＤ
領域を有するＴＦＴとしたが、これに限らず、ＬＤＤ領域を有さないＴＦＴとしてもよい
。
領域を有するＴＦＴとしたが、これに限らず、ＬＤＤ領域を有さないＴＦＴとしてもよい
。
【0155】
また、駆動回路部５５２に配置されるｎチャネル型ＴＦＴ５３９はゲート電極と重なるＬ
ＤＤ領域を備えたｎチャネル型ＴＦＴであり、ｐチャネル型ＴＦＴ５４０はゲート電極と
重なるＬＤＤ領域を備えたｐチャネル型ＴＦＴである。いずれもシングルゲート構造のＴ
ＦＴである。駆動回路部５５２においては、ｎチャネル型ＴＦＴ５３９とｐチャネル型Ｔ
ＦＴ５４０を相補的に接続することでＣＭＯＳ回路を構成し、様々な種類の回路を実現す
ることができる。また、必要であれば、マルチゲート構造のＴＦＴとすることもできる。
ＤＤ領域を備えたｎチャネル型ＴＦＴであり、ｐチャネル型ＴＦＴ５４０はゲート電極と
重なるＬＤＤ領域を備えたｐチャネル型ＴＦＴである。いずれもシングルゲート構造のＴ
ＦＴである。駆動回路部５５２においては、ｎチャネル型ＴＦＴ５３９とｐチャネル型Ｔ
ＦＴ５４０を相補的に接続することでＣＭＯＳ回路を構成し、様々な種類の回路を実現す
ることができる。また、必要であれば、マルチゲート構造のＴＦＴとすることもできる。
【0156】
次いで、第１の電極５４１（有機発光素子の陽極、又は陰極）を形成する。また、後に端
子電極となる電極５６１も同時に形成する。第１の電極５４１、及び電極５６１としては
、仕事関数の大きい材料、例えば、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃ
ｒ）、白金（Ｐｔ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）、インジウム（Ｉｎ）またはモリブデ
ン（Ｍｏ）から選ばれた元素、または前記元素を主成分とする合金材料、例えば窒化チタ
ン（ＴｉＮ）、窒化珪素チタン（ＴｉＳｉＸＮＹ）、珪化タングステン（ＷＳｉＸ）、窒
化タングステン（ＷＮＸ）、窒化珪化タングステン（ＷＳｉＸＮＹ）、窒化ニオブ（Ｎｂ
Ｎ）を用いて、単層膜またはそれらの積層膜を総膜厚１００ｎｍ～８００ｎｍの範囲で用
いればよい。
子電極となる電極５６１も同時に形成する。第１の電極５４１、及び電極５６１としては
、仕事関数の大きい材料、例えば、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃ
ｒ）、白金（Ｐｔ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）、インジウム（Ｉｎ）またはモリブデ
ン（Ｍｏ）から選ばれた元素、または前記元素を主成分とする合金材料、例えば窒化チタ
ン（ＴｉＮ）、窒化珪素チタン（ＴｉＳｉＸＮＹ）、珪化タングステン（ＷＳｉＸ）、窒
化タングステン（ＷＮＸ）、窒化珪化タングステン（ＷＳｉＸＮＹ）、窒化ニオブ（Ｎｂ
Ｎ）を用いて、単層膜またはそれらの積層膜を総膜厚１００ｎｍ～８００ｎｍの範囲で用
いればよい。
【0157】
具体的には、第１の電極５４１、及び電極５６１として、透光性を有する導電性材料から
なる透明導電層を用いればよく、酸化タングステンを含むインジウム酸化物、酸化タング
ステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを
含むインジウム錫酸化物などを用いることができる。勿論、インジウム錫酸化物（ＩＴＯ
）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を添加したインジウム錫酸化物（ＩＴ
ＳＯ）なども用いることができる。
なる透明導電層を用いればよく、酸化タングステンを含むインジウム酸化物、酸化タング
ステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを
含むインジウム錫酸化物などを用いることができる。勿論、インジウム錫酸化物（ＩＴＯ
）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を添加したインジウム錫酸化物（ＩＴ
ＳＯ）なども用いることができる。
【0158】
また、各透光性を有する導電性材料の、組成比例を述べる。酸化タングステンを含むイ
ンジウム酸化物の組成比は、酸化タングステン１．０ｗｔ％、インジウム酸化物９９．０
ｗｔ％とすればよい。酸化タングステンを含むインジウム亜鉛酸化物の組成比は、酸化タ
ングステン１．０ｗｔ％、酸化亜鉛０．５ｗｔ％、インジウム酸化物９８．５ｗｔ％とす
ればよい。酸化チタンを含むインジウム酸化物は、酸化チタン１．０ｗｔ％～５．０ｗｔ
％、インジウム酸化物９９．０ｗｔ％～９５．０ｗｔ％とすればよい。インジウム錫酸化
物（ＩＴＯ）の組成比は、酸化錫１０．０ｗｔ％、インジウム酸化物９０．０ｗｔ％とす
ればよい。インジウム亜鉛酸化物（ＩＺＯ）の組成比は、酸化亜鉛１０．７ｗｔ％、イン
ジウム酸化物８９．３ｗｔ％とすればよい。酸化チタンを含むインジウム錫酸化物の組成
比は、酸化チタン５．０ｗｔ％、酸化錫１０．０ｗｔ％、インジウム酸化物８５．０ｗｔ
％とすればよい。上記組成比は例であり、適宜その組成比の割合は設定すればよい。
ンジウム酸化物の組成比は、酸化タングステン１．０ｗｔ％、インジウム酸化物９９．０
ｗｔ％とすればよい。酸化タングステンを含むインジウム亜鉛酸化物の組成比は、酸化タ
ングステン１．０ｗｔ％、酸化亜鉛０．５ｗｔ％、インジウム酸化物９８．５ｗｔ％とす
ればよい。酸化チタンを含むインジウム酸化物は、酸化チタン１．０ｗｔ％～５．０ｗｔ
％、インジウム酸化物９９．０ｗｔ％～９５．０ｗｔ％とすればよい。インジウム錫酸化
物（ＩＴＯ）の組成比は、酸化錫１０．０ｗｔ％、インジウム酸化物９０．０ｗｔ％とす
ればよい。インジウム亜鉛酸化物（ＩＺＯ）の組成比は、酸化亜鉛１０．７ｗｔ％、イン
ジウム酸化物８９．３ｗｔ％とすればよい。酸化チタンを含むインジウム錫酸化物の組成
比は、酸化チタン５．０ｗｔ％、酸化錫１０．０ｗｔ％、インジウム酸化物８５．０ｗｔ
％とすればよい。上記組成比は例であり、適宜その組成比の割合は設定すればよい。
【0159】
次いで、塗布法により絶縁膜（例えば、有機樹脂膜）を形成し、得られた絶縁膜をパター
ニングして、第１の電極５４１の端部を覆う絶縁物５４２（バンク、隔壁、障壁、土手な
どと呼ばれる）を形成する。
ニングして、第１の電極５４１の端部を覆う絶縁物５４２（バンク、隔壁、障壁、土手な
どと呼ばれる）を形成する。
【0160】
次いで、有機化合物を含む層５４３を、蒸着法または塗布法などを用いて形成する。
【0161】
有機化合物を含む層５４３は、積層構造であり、有機化合物を含む層５４３の一層として
バッファ層を用いてもよい。バッファ層は、有機化合物と無機化合物とを含む複合材料層
であり、前記無機化合物は、前記有機化合物に対して電子受容性を示す。バッファ層は、
有機化合物と無機化合物とを含む複合材料であり、前記無機化合物は、酸化チタン、酸化
ジルコニウム、酸化ハフニウム、酸化バナジウム、酸化ニオブ、酸化タンタル、酸化クロ
ム、酸化モリブデン、酸化タングステン、酸化マンガン、および酸化レニウムからなる群
より選ばれるいずれか一または複数である。バッファ層は、ホール輸送性を有する有機化
合物と、無機化合物とを含む複合材料層である。
バッファ層を用いてもよい。バッファ層は、有機化合物と無機化合物とを含む複合材料層
であり、前記無機化合物は、前記有機化合物に対して電子受容性を示す。バッファ層は、
有機化合物と無機化合物とを含む複合材料であり、前記無機化合物は、酸化チタン、酸化
ジルコニウム、酸化ハフニウム、酸化バナジウム、酸化ニオブ、酸化タンタル、酸化クロ
ム、酸化モリブデン、酸化タングステン、酸化マンガン、および酸化レニウムからなる群
より選ばれるいずれか一または複数である。バッファ層は、ホール輸送性を有する有機化
合物と、無機化合物とを含む複合材料層である。
【0162】
例えば、第１の電極５４１と第２の電極の間には有機化合物を含む積層（バッファ層と
有機化合物層の積層）を設けることが好ましい。バッファ層は、金属酸化物（酸化モリブ
デン、酸化タングステン、酸化レニウムなど）と有機化合物（ホール輸送性を有する材料
（例えば４，４’－ビス［Ｎ－（３－メチルフェニル）－Ｎ－フェニルアミノ］ビフェニ
ル（略称：ＴＰＤ）、４，４’－ビス［Ｎ－（１－ナフチル）－Ｎ－フェニルアミノ］ビ
フェニル（略称：α－ＮＰＤ）、４，４’－ビス｛Ｎ－［４－（Ｎ，Ｎ－ジ－ｍ－トリル
アミノ）フェニル］－Ｎ－フェニルアミノ｝ビフェニル（略称：ＤＮＴＰＤ）など））と
を含む複合層である。また、有機化合物を含む層５４３は、例えば、トリス（８－キノリ
ノラト）アルミニウム（略称：Ａｌｑ３）や、トリス（４－メチル－８－キノリノラト）
アルミニウム（略称：Ａｌｍｑ３）や、α－ＮＰＤなどを用いることができる。また、有
機化合物を含む層５４３は、ドーパント材料を含ませてもよく、例えば、Ｎ，Ｎ’－ジメ
チルキナクリドン（略称：ＤＭＱｄ）や、クマリン６や、ルブレンなどを用いることがで
きる。第１の電極と第２の電極の間に設けられる有機化合物を含む層５４３は、抵抗加熱
法などの蒸着法によって形成すればよい。
有機化合物層の積層）を設けることが好ましい。バッファ層は、金属酸化物（酸化モリブ
デン、酸化タングステン、酸化レニウムなど）と有機化合物（ホール輸送性を有する材料
（例えば４，４’－ビス［Ｎ－（３－メチルフェニル）－Ｎ－フェニルアミノ］ビフェニ
ル（略称：ＴＰＤ）、４，４’－ビス［Ｎ－（１－ナフチル）－Ｎ－フェニルアミノ］ビ
フェニル（略称：α－ＮＰＤ）、４，４’－ビス｛Ｎ－［４－（Ｎ，Ｎ－ジ－ｍ－トリル
アミノ）フェニル］－Ｎ－フェニルアミノ｝ビフェニル（略称：ＤＮＴＰＤ）など））と
を含む複合層である。また、有機化合物を含む層５４３は、例えば、トリス（８－キノリ
ノラト）アルミニウム（略称：Ａｌｑ３）や、トリス（４－メチル－８－キノリノラト）
アルミニウム（略称：Ａｌｍｑ３）や、α－ＮＰＤなどを用いることができる。また、有
機化合物を含む層５４３は、ドーパント材料を含ませてもよく、例えば、Ｎ，Ｎ’－ジメ
チルキナクリドン（略称：ＤＭＱｄ）や、クマリン６や、ルブレンなどを用いることがで
きる。第１の電極と第２の電極の間に設けられる有機化合物を含む層５４３は、抵抗加熱
法などの蒸着法によって形成すればよい。
【0163】
バッファ層の膜厚を調節することによって、第１の電極５４１と有機化合物を含む層５４
３との距離を制御し、発光効率を高めることができる。バッファ層の膜厚を調節すること
によって、各発光素子からの発光色がきれいに表示された優れた映像を表示でき、低消費
電力化された発光装置を実現することができる。
３との距離を制御し、発光効率を高めることができる。バッファ層の膜厚を調節すること
によって、各発光素子からの発光色がきれいに表示された優れた映像を表示でき、低消費
電力化された発光装置を実現することができる。
【0164】
次いで、第２の電極５４４（有機発光素子の陰極、又は陽極）を形成する。第２の電極５
４４としては、ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉなどの合金、または透明導電層（ＩＴＯな
ど）を用いる。
４４としては、ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉなどの合金、または透明導電層（ＩＴＯな
ど）を用いる。
【0165】
次いで、マスクを用いた蒸着法またはスパッタ法により保護層５４５を形成する。保護層
５４５は、第２の電極５４４を保護する。保護層５４５を通過させて発光素子の発光を取
り出す場合、透明な材料とすることが好ましい。なお、必要でなければ保護層５４５は設
けなくともよい。
５４５は、第２の電極５４４を保護する。保護層５４５を通過させて発光素子の発光を取
り出す場合、透明な材料とすることが好ましい。なお、必要でなければ保護層５４５は設
けなくともよい。
【0166】
次いで、封止基板５４８をシール材５４６で貼り合わせて発光素子を封止する。即ち、発
光表示装置は、表示領域の外周をシール材５４６で囲み、基板５００及び封止基板５４８
で封止される。本実施の形態では、シール材５４６を端子部に設けたが、一部が駆動回路
部に掛かるように設けてもよく、少なくとも表示領域の外周を囲むように設ければよい。
なお、シール材５４６で囲まれた領域には充填材５４７を充填する。或いは、シール材５
４６で囲まれた領域には乾燥した不活性ガスを充填する。
光表示装置は、表示領域の外周をシール材５４６で囲み、基板５００及び封止基板５４８
で封止される。本実施の形態では、シール材５４６を端子部に設けたが、一部が駆動回路
部に掛かるように設けてもよく、少なくとも表示領域の外周を囲むように設ければよい。
なお、シール材５４６で囲まれた領域には充填材５４７を充填する。或いは、シール材５
４６で囲まれた領域には乾燥した不活性ガスを充填する。
【0167】
最後にＦＰＣ５５０を異方性導電層５４９により公知の方法で端子部５５３の端子電極と
貼りつける。（図７）なお、端子電極は、第１の電極５４１と同じ工程で得られる電極５
６１を最上層に用いることが好ましく、ソース電極またはドレイン電極と同時に形成され
た電極５６０上に形成する。
貼りつける。（図７）なお、端子電極は、第１の電極５４１と同じ工程で得られる電極５
６１を最上層に用いることが好ましく、ソース電極またはドレイン電極と同時に形成され
た電極５６０上に形成する。
【0168】
また、図８は、画素部の上面図を示しており、図８中の鎖線Ｅ－Ｆで切断した断面が、図
７における画素部５５１の駆動用ＴＦＴ５３７の断面構造に対応している。また、図８中
の鎖線Ｍ－Ｌで切断した断面が、図７における画素部のスイッチング用ＴＦＴ５３８の断
面構造に対応している。なお、図８中の６８０で示した実線は、絶縁物５４２の周縁を示
している。ただし、図８においては、第２の導電層のみを図示しており、第１の導電層は
図示していない。なお、図７、８については本発明の発光装置の一例を示した図であり、
レイアウトにより配線等は適宜変更されるものとする。
７における画素部５５１の駆動用ＴＦＴ５３７の断面構造に対応している。また、図８中
の鎖線Ｍ－Ｌで切断した断面が、図７における画素部のスイッチング用ＴＦＴ５３８の断
面構造に対応している。なお、図８中の６８０で示した実線は、絶縁物５４２の周縁を示
している。ただし、図８においては、第２の導電層のみを図示しており、第１の導電層は
図示していない。なお、図７、８については本発明の発光装置の一例を示した図であり、
レイアウトにより配線等は適宜変更されるものとする。
【0169】
以上の工程によって、画素部５５１と駆動回路部５５２と端子部５５３とを同一基板上に
形成することができる。
形成することができる。
【0170】
本実施の形態において、画素部の駆動用ＴＦＴ５３７、及びスイッチング用ＴＦＴ５３８
をマルチゲート構造としている。
をマルチゲート構造としている。
【0171】
また、発光装置において、発光装置の発光表示面は、一面または両面であってもよい。第
１の電極５４１と第２の電極５４４とを透明導電層で形成した場合、発光素子の光は、基
板５００及び封止基板５４８を通過して両側に取り出される。この場合、封止基板５４８
や充填材５４７は透明な材料を用いることが好ましい。
１の電極５４１と第２の電極５４４とを透明導電層で形成した場合、発光素子の光は、基
板５００及び封止基板５４８を通過して両側に取り出される。この場合、封止基板５４８
や充填材５４７は透明な材料を用いることが好ましい。
【0172】
また、第２の電極５４４を金属膜で形成し、第１の電極５４１を透明導電層で形成した場
合、発光素子の光が、基板５００のみを通過して一方に取り出される構造、即ちボトムエ
ミッション型となる。この場合、封止基板５４８や充填材５４７は透明な材料を用いなく
ともよい。
合、発光素子の光が、基板５００のみを通過して一方に取り出される構造、即ちボトムエ
ミッション型となる。この場合、封止基板５４８や充填材５４７は透明な材料を用いなく
ともよい。
【0173】
また、第１の電極５４１を金属膜で形成し、第２の電極５４４を透明導電層で形成した場
合、発光素子の光は、封止基板５４８のみを通過して一方に取り出される構造、即ちトッ
プエミッション型となる。この場合、基板５００は透明な材料を用いなくともよい。
合、発光素子の光は、封止基板５４８のみを通過して一方に取り出される構造、即ちトッ
プエミッション型となる。この場合、基板５００は透明な材料を用いなくともよい。
【0174】
また、第１の電極５４１及び第２の電極５４４は仕事関数を考慮して材料を選択する必要
がある。但し第１の電極５４１及び第２の電極５４４は、画素構成によりいずれも陽極、
又は陰極となりうる。駆動用ＴＦＴ５３７の極性がｐチャネル型である場合、第１の電極
５４１を陽極、第２の電極５４４を陰極とするとよい。また、駆動用ＴＦＴ５３７の極性
がｎチャネル型である場合、第１の電極５４１を陰極、第２の電極５４４を陽極とすると
好ましい。
がある。但し第１の電極５４１及び第２の電極５４４は、画素構成によりいずれも陽極、
又は陰極となりうる。駆動用ＴＦＴ５３７の極性がｐチャネル型である場合、第１の電極
５４１を陽極、第２の電極５４４を陰極とするとよい。また、駆動用ＴＦＴ５３７の極性
がｎチャネル型である場合、第１の電極５４１を陰極、第２の電極５４４を陽極とすると
好ましい。
【0175】
また、フルカラー表示する場合、本実施の形態の画素部における等価回路図を図９に示す
。図９中のＴＦＴ９３８が図７のスイッチング用ＴＦＴ５３８に対応しており、ＴＦＴ９
３７が駆動用ＴＦＴ５３７に対応している。ＴＦＴ９３８は、ゲート配線９０１とソース
配線９０２の交点付近に配置される。赤色を表示する画素は、ＴＦＴ９３７のドレイン領
域に赤色を発光する発光素子９０３Ｒが接続され、ソース領域にはアノード側電源線（Ｒ
）９０４Ｒが設けられている。また、発光素子９０３Ｒには、カソード側電源線９００が
設けられている。また、緑色を表示する画素は、ＴＦＴ９３７のドレイン領域に緑色を発
光する発光素子９０３Ｇが接続され、ソース領域にはアノード側電源線（Ｇ）９０４Ｇが
設けられている。また、青色を表示する画素は、駆動用ＴＦＴ９３７のドレイン領域に青
色を発光する発光素子９０３Ｂが接続され、ソース領域にはアノード側電源線（Ｂ）９０
４Ｂが設けられている。それぞれ色の異なる画素にはＥＬ材料に応じて異なる電圧をそれ
ぞれ印加する。
。図９中のＴＦＴ９３８が図７のスイッチング用ＴＦＴ５３８に対応しており、ＴＦＴ９
３７が駆動用ＴＦＴ５３７に対応している。ＴＦＴ９３８は、ゲート配線９０１とソース
配線９０２の交点付近に配置される。赤色を表示する画素は、ＴＦＴ９３７のドレイン領
域に赤色を発光する発光素子９０３Ｒが接続され、ソース領域にはアノード側電源線（Ｒ
）９０４Ｒが設けられている。また、発光素子９０３Ｒには、カソード側電源線９００が
設けられている。また、緑色を表示する画素は、ＴＦＴ９３７のドレイン領域に緑色を発
光する発光素子９０３Ｇが接続され、ソース領域にはアノード側電源線（Ｇ）９０４Ｇが
設けられている。また、青色を表示する画素は、駆動用ＴＦＴ９３７のドレイン領域に青
色を発光する発光素子９０３Ｂが接続され、ソース領域にはアノード側電源線（Ｂ）９０
４Ｂが設けられている。それぞれ色の異なる画素にはＥＬ材料に応じて異なる電圧をそれ
ぞれ印加する。
【0176】
また、発光装置において、画面表示の駆動方法は特に限定されず、例えば、点順次駆動方
法や線順次駆動方法や面順次駆動方法などを用いればよい。代表的には、線順次駆動方法
とし、時分割階調駆動方法や面積階調駆動方法を適宜用いればよい。また、発光装置のソ
ース線に入力する映像信号は、アナログ信号であってもよいし、デジタル信号であっても
よく、適宜、映像信号に合わせて駆動回路などを設計すればよい。
法や線順次駆動方法や面順次駆動方法などを用いればよい。代表的には、線順次駆動方法
とし、時分割階調駆動方法や面積階調駆動方法を適宜用いればよい。また、発光装置のソ
ース線に入力する映像信号は、アナログ信号であってもよいし、デジタル信号であっても
よく、適宜、映像信号に合わせて駆動回路などを設計すればよい。
【0177】
さらに、ビデオ信号がデジタルの発光装置において、画素に入力されるビデオ信号が定電
圧（ＣＶ）のものと、定電流（ＣＣ）のものとがある。ビデオ信号が定電圧のもの（ＣＶ
）には、発光素子に印加される信号の電圧が一定のもの（ＣＶＣＶ）と、発光素子に印加
される信号の電流が一定のもの（ＣＶＣＣ）とがある。また、ビデオ信号が定電流のもの
（ＣＣ）には、発光素子に印加される信号の電圧が一定のもの（ＣＣＣＶ）と、発光素子
に印加される信号の電流が一定のもの（ＣＣＣＣ）とがある。
圧（ＣＶ）のものと、定電流（ＣＣ）のものとがある。ビデオ信号が定電圧のもの（ＣＶ
）には、発光素子に印加される信号の電圧が一定のもの（ＣＶＣＶ）と、発光素子に印加
される信号の電流が一定のもの（ＣＶＣＣ）とがある。また、ビデオ信号が定電流のもの
（ＣＣ）には、発光素子に印加される信号の電圧が一定のもの（ＣＣＣＶ）と、発光素子
に印加される信号の電流が一定のもの（ＣＣＣＣ）とがある。
【0178】
また、発光装置において、静電破壊防止のための保護回路（保護ダイオードなど）を設け
てもよい。
てもよい。
【0179】
以上で述べたように、発光装置の駆動用のＴＦＴ５３７にマルチゲート構造のｐチャネル
型ＴＦＴを適用することで、駆動用のＴＦＴ５３７の特性不良（具体的にはＩｄ－Ｖｇカ
ーブの立ち上がり領域に生じるコブ状の特性不良）を防ぐことができる。その結果、発光
装置の「黒浮き現象」を防ぐことができる。なお、「黒浮き現象」とは、黒色表示される
部分（電流を流さない部分）に電流が流れ、発光してしまう現象をいう。発光装置に「黒
浮き現象」が生じると、表示部分において黒色が正しく表示されないため、色のコントラ
スト、階調表現、色再現性全般に大きく影響を与えてしまい、正確な映像再現が困難にな
りうる。本明細書に開示したマルチゲート構造のＴＦＴを用いることで、色のコントラス
ト、階調表現、色再現性の向上した発光装置を得ることができる。
型ＴＦＴを適用することで、駆動用のＴＦＴ５３７の特性不良（具体的にはＩｄ－Ｖｇカ
ーブの立ち上がり領域に生じるコブ状の特性不良）を防ぐことができる。その結果、発光
装置の「黒浮き現象」を防ぐことができる。なお、「黒浮き現象」とは、黒色表示される
部分（電流を流さない部分）に電流が流れ、発光してしまう現象をいう。発光装置に「黒
浮き現象」が生じると、表示部分において黒色が正しく表示されないため、色のコントラ
スト、階調表現、色再現性全般に大きく影響を与えてしまい、正確な映像再現が困難にな
りうる。本明細書に開示したマルチゲート構造のＴＦＴを用いることで、色のコントラス
ト、階調表現、色再現性の向上した発光装置を得ることができる。
【0180】
【0181】
図１０において、層間絶縁膜５２８ａ～５２８ｃを介して半導体層５０２～５０５と電気
的に接続され、ソース電極またはドレイン電極として機能する電極５２９～５３６、及び
端子電極となる電極５６０が形成されている。
的に接続され、ソース電極またはドレイン電極として機能する電極５２９～５３６、及び
端子電極となる電極５６０が形成されている。
【0182】
次いで、第３の層間絶縁膜５２８ｃ及び電極５２９～５３６、５６０上に、第４の層間絶
縁膜７００を形成する。第４の層間絶縁膜７００としては、酸化珪素膜、窒化珪素膜また
は酸化窒化珪素膜などの無機絶縁膜を用いることができ、これらの絶縁膜を単層又は２以
上の複数層で形成すればよい。また、無機絶縁膜を形成する方法としてはスパッタ法、Ｌ
ＰＣＶＤ法、またはプラズマＣＶＤ法等を用いればよい。
縁膜７００を形成する。第４の層間絶縁膜７００としては、酸化珪素膜、窒化珪素膜また
は酸化窒化珪素膜などの無機絶縁膜を用いることができ、これらの絶縁膜を単層又は２以
上の複数層で形成すればよい。また、無機絶縁膜を形成する方法としてはスパッタ法、Ｌ
ＰＣＶＤ法、またはプラズマＣＶＤ法等を用いればよい。
【0183】
本実施の形態では、プラズマＣＶＤ法を用い、無機絶縁膜からなる第４の層間絶縁膜７０
０を１００ｎｍ～１５０ｎｍで形成する。なお、第４の層間絶縁膜７００の膜厚は５０ｎ
ｍ～５００ｎｍ（好ましくは１００ｎｍ～３００ｎｍ）の範囲で形成すればよい。図１０
に示す薄い無機絶縁膜からなる第４の層間絶縁膜７００を設けることによって配線による
段差や配線形成時に生じた残渣を覆い、短絡を防ぐことで発光装置の信頼性を向上させる
ことができる。
０を１００ｎｍ～１５０ｎｍで形成する。なお、第４の層間絶縁膜７００の膜厚は５０ｎ
ｍ～５００ｎｍ（好ましくは１００ｎｍ～３００ｎｍ）の範囲で形成すればよい。図１０
に示す薄い無機絶縁膜からなる第４の層間絶縁膜７００を設けることによって配線による
段差や配線形成時に生じた残渣を覆い、短絡を防ぐことで発光装置の信頼性を向上させる
ことができる。
【0184】
次いで、第４の層間絶縁膜７００上にレジストマスクを形成し、選択的にエッチングして
、駆動用ＴＦＴのドレイン電極５２９、及び電極５６０に達するコンタクトホールを形成
する。そして、レジストマスクを除去する。
、駆動用ＴＦＴのドレイン電極５２９、及び電極５６０に達するコンタクトホールを形成
する。そして、レジストマスクを除去する。
【0185】
次いで、第１の電極５４１、及び端子電極となる電極５６１を形成する。以下の発光装置
の構造及び作製方法は実施の形態４と同様となる。
の構造及び作製方法は実施の形態４と同様となる。
【0186】
また、本実施の形態では、シール材７４６は一部が駆動回路部に掛かるように設けている
。シール材７４６で囲まれた領域には充填材を充填してもよいし、乾燥した不活性ガスを
充填してもよい。なお、シール材７４６は表示領域の外周を囲むように設ければよく、端
子部のみに設けても構わない。
。シール材７４６で囲まれた領域には充填材を充填してもよいし、乾燥した不活性ガスを
充填してもよい。なお、シール材７４６は表示領域の外周を囲むように設ければよく、端
子部のみに設けても構わない。
【0187】
本実施の形態のように、第４の層間絶縁膜７００を形成することで、駆動回路部のＴＦＴ
や配線等を露出することを防ぎ、保護することができる。
や配線等を露出することを防ぎ、保護することができる。
【0188】
（実施の形態６）
本実施の形態では、他の発光装置及び作製方法の例について、図１１を用いて説明する。
なお、第２の層間絶縁膜の構造及び作製方法以外は実施の形態５と同じであるので、説明
は省略する。なお、本実施の形態では、画素部のみを説明する。
本実施の形態では、他の発光装置及び作製方法の例について、図１１を用いて説明する。
なお、第２の層間絶縁膜の構造及び作製方法以外は実施の形態５と同じであるので、説明
は省略する。なお、本実施の形態では、画素部のみを説明する。
【0189】
【0190】
次いで、第３の層間絶縁膜５２８ｃ及び電極５２９～５３２上に、第４の層間絶縁膜、及
び第５の層間絶縁膜を形成する。第４の層間絶縁膜８００としては、酸化珪素膜、窒化珪
素膜または酸化窒化珪素膜などの無機絶縁膜を用いることができ、これらの絶縁膜をスパ
ッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いればよい。なお、第４の層間絶
縁膜８００を複数層の無機絶縁膜としてもよい。
び第５の層間絶縁膜を形成する。第４の層間絶縁膜８００としては、酸化珪素膜、窒化珪
素膜または酸化窒化珪素膜などの無機絶縁膜を用いることができ、これらの絶縁膜をスパ
ッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いればよい。なお、第４の層間絶
縁膜８００を複数層の無機絶縁膜としてもよい。
【0191】
次いで、第５の層間絶縁膜８０１としては、シロキサンを含む膜、または低誘電率の有機
樹脂膜（感光性又は非感光性の有機樹脂膜）などを用いることができ、これらの膜を塗布
法を用いて形成すればよい。なお、シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結
合で骨格構造が構成される材料である。置換基としては、有機基（例えばアルキル基、芳
香族炭化水素）が用いられる。また、置換基としてフルオロ基を用いてもよい。または置
換基として、有機基と、フルオロ基とを用いてもよい。
樹脂膜（感光性又は非感光性の有機樹脂膜）などを用いることができ、これらの膜を塗布
法を用いて形成すればよい。なお、シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結
合で骨格構造が構成される材料である。置換基としては、有機基（例えばアルキル基、芳
香族炭化水素）が用いられる。また、置換基としてフルオロ基を用いてもよい。または置
換基として、有機基と、フルオロ基とを用いてもよい。
【0192】
また、第５の層間絶縁膜８０１は画素部のみに設ける。すなわち、駆動回路部及び端子部
では、第４の層間絶縁膜８００のみとなる。したがって、駆動回路部及び端子部の構造は
、図１０（実施の形態４）と同じとなる。
では、第４の層間絶縁膜８００のみとなる。したがって、駆動回路部及び端子部の構造は
、図１０（実施の形態４）と同じとなる。
【0193】
本実施の形態では、第４の層間絶縁膜８００としては、プラズマＣＶＤ法を用い、酸化窒
化珪素膜を１００ｎｍ～１５０ｎｍで形成する。第５の層間絶縁膜８０１としては、塗布
法を用い、シロキサンを含む膜を８００ｎｍで形成する。なお、第４の層間絶縁膜８００
の膜厚は５０ｎｍ～５００ｎｍ（好ましくは１００ｎｍ～３００ｎｍ）の範囲で形成すれ
ばよい。また、第５の層間絶縁膜８０１の膜厚は５００ｎｍ～１μｍ（好ましくは７００
ｎｍ～９００ｎｍ）の範囲で形成すればよい。
化珪素膜を１００ｎｍ～１５０ｎｍで形成する。第５の層間絶縁膜８０１としては、塗布
法を用い、シロキサンを含む膜を８００ｎｍで形成する。なお、第４の層間絶縁膜８００
の膜厚は５０ｎｍ～５００ｎｍ（好ましくは１００ｎｍ～３００ｎｍ）の範囲で形成すれ
ばよい。また、第５の層間絶縁膜８０１の膜厚は５００ｎｍ～１μｍ（好ましくは７００
ｎｍ～９００ｎｍ）の範囲で形成すればよい。
【0194】
次いで、第５の層間絶縁膜８０１上にレジストマスクを形成し、選択的にエッチングして
、駆動用ＴＦＴのドレイン電極５２９に達するコンタクトホールを形成する。そして、レ
ジストマスクを除去する。
、駆動用ＴＦＴのドレイン電極５２９に達するコンタクトホールを形成する。そして、レ
ジストマスクを除去する。
【0195】
次いで、第１の電極５４１を形成する。以下の発光装置の構造及び作製方法は実施の形態
４、及び実施の形態５と同様となる。
４、及び実施の形態５と同様となる。
【0196】
本実施の形態のように、シロキサンを含む膜、又は有機樹脂膜からなる第５の層間絶縁膜
８０１を形成することで、ＴＦＴによる段差を平坦化することができる。後に形成される
有機化合物を含む層５４３は非常に薄いため、段差が存在することによって発光不良を起
こす場合がある。したがって、有機化合物を含む層５４３をできるだけ平坦な面に形成し
うるよう第１の電極５４１を形成する前に平坦化しておくことは、非常に効果的である。
８０１を形成することで、ＴＦＴによる段差を平坦化することができる。後に形成される
有機化合物を含む層５４３は非常に薄いため、段差が存在することによって発光不良を起
こす場合がある。したがって、有機化合物を含む層５４３をできるだけ平坦な面に形成し
うるよう第１の電極５４１を形成する前に平坦化しておくことは、非常に効果的である。
【0197】
【0198】
図１２（ａ）に示す図は、ＦＰＣ１００９を４カ所の端子部１００８に貼り付けた発光装
置の上面図の一例を示している。基板１０１０上には発光素子及びＴＦＴを含む画素部１
００２と、ＴＦＴを含むゲート側駆動回路１００３と、ＴＦＴを含む第１の駆動回路１０
０１とが形成されている。ＴＦＴの活性層は結晶構造を有する半導体膜で構成されており
、同一基板上にこれらの回路を形成している。従って、システムオンパネル化を実現した
ＥＬ表示パネルを作製することができる。
置の上面図の一例を示している。基板１０１０上には発光素子及びＴＦＴを含む画素部１
００２と、ＴＦＴを含むゲート側駆動回路１００３と、ＴＦＴを含む第１の駆動回路１０
０１とが形成されている。ＴＦＴの活性層は結晶構造を有する半導体膜で構成されており
、同一基板上にこれらの回路を形成している。従って、システムオンパネル化を実現した
ＥＬ表示パネルを作製することができる。
【0199】
なお、基板１０１０はコンタクト部以外において保護膜で覆われており、保護膜上に光触
媒機能を有する物質を含む下地層が設けられている。
媒機能を有する物質を含む下地層が設けられている。
【0200】
また、画素部を挟むように２カ所に設けられた接続領域１００７は、発光素子の第２の電
極（陰極）を下層の配線とコンタクトさせるために設けている。なお、発光素子の第１の
電極（陽極）は画素部に設けられたＴＦＴと電気的に接続している。
極（陰極）を下層の配線とコンタクトさせるために設けている。なお、発光素子の第１の
電極（陽極）は画素部に設けられたＴＦＴと電気的に接続している。
【0201】
また、封止基板１００４は、画素部および駆動回路を囲むシール材１００５、およびシー
ル材１００５に囲まれた充填材料によって基板１０１０と固定されている。また、透明な
乾燥剤を含む充填材料を充填する構成としてもよい。また、画素部と重ならない領域に乾
燥剤を配置してもよい。
ル材１００５に囲まれた充填材料によって基板１０１０と固定されている。また、透明な
乾燥剤を含む充填材料を充填する構成としてもよい。また、画素部と重ならない領域に乾
燥剤を配置してもよい。
【0202】
なお、本実施の形態では、シール材１００５を一部がＴＦＴを含むゲート側駆動回路１０
０３と重なるように設けているが、表示領域の外周を囲むように設ければよい。すなわち
、ゲート側駆動回路１００３と重ならないように設けても構わない。
０３と重なるように設けているが、表示領域の外周を囲むように設ければよい。すなわち
、ゲート側駆動回路１００３と重ならないように設けても構わない。
【0203】
また、図１２（ａ）に示した構造は、比較的大きなサイズ（例えば対角４．３インチ）
の発光装置で好適な例を示したが、図１２（ｂ）は、狭額縁化させた小型サイズ（例えば
対角１．５インチ）で好適なＣＯＧ方式を採用した例である。
の発光装置で好適な例を示したが、図１２（ｂ）は、狭額縁化させた小型サイズ（例えば
対角１．５インチ）で好適なＣＯＧ方式を採用した例である。
【0204】
図１２（ｂ）において、基板１１１０上に駆動ＩＣ１１０１が実装され、駆動ＩＣの先に
配置された端子部１１０８にＦＰＣ１１０９を実装している。実装される駆動ＩＣ１１０
１は、生産性を向上させる観点から、一辺が３００ｍｍから１０００ｍｍ以上の矩形状の
基板上に複数個作り込むとよい。つまり、基板上に駆動回路部と入出力端子を一つのユニ
ットとする回路パターンを複数個形成し、最後に分割して駆動ＩＣを個別に取り出せばよ
い。駆動ＩＣの長辺の長さは、画素部の一辺の長さや画素ピッチを考慮して、長辺が１５
～８０ｍｍ、短辺が１～６ｍｍの矩形状に形成してもよいし、画素領域の一辺、又は画素
部の一辺と各駆動回路の一辺とを足した長さに形成してもよい。
配置された端子部１１０８にＦＰＣ１１０９を実装している。実装される駆動ＩＣ１１０
１は、生産性を向上させる観点から、一辺が３００ｍｍから１０００ｍｍ以上の矩形状の
基板上に複数個作り込むとよい。つまり、基板上に駆動回路部と入出力端子を一つのユニ
ットとする回路パターンを複数個形成し、最後に分割して駆動ＩＣを個別に取り出せばよ
い。駆動ＩＣの長辺の長さは、画素部の一辺の長さや画素ピッチを考慮して、長辺が１５
～８０ｍｍ、短辺が１～６ｍｍの矩形状に形成してもよいし、画素領域の一辺、又は画素
部の一辺と各駆動回路の一辺とを足した長さに形成してもよい。
【0205】
駆動ＩＣのＩＣチップに対する外形寸法の優位性は長辺の長さにあり、長辺が１５～８０
ｍｍで形成された駆動ＩＣを用いると、画素部に対応して実装するのに必要な数がＩＣチ
ップを用いる場合よりも少なくて済み、製造上の歩留まりを向上させることができる。ま
た、ガラス基板上に駆動ＩＣを形成すると、母体として用いる基板の形状に限定されない
ので生産性を損なうことがない。これは、円形のシリコンウエハからＩＣチップを取り出
す場合と比較すると、大きな優位点である。
ｍｍで形成された駆動ＩＣを用いると、画素部に対応して実装するのに必要な数がＩＣチ
ップを用いる場合よりも少なくて済み、製造上の歩留まりを向上させることができる。ま
た、ガラス基板上に駆動ＩＣを形成すると、母体として用いる基板の形状に限定されない
ので生産性を損なうことがない。これは、円形のシリコンウエハからＩＣチップを取り出
す場合と比較すると、大きな優位点である。
【0206】
また、ＴＡＢ方式を採用してもよく、その場合は、複数のテープを貼り付けて、該テープ
に駆動ＩＣを実装すればよい。ＣＯＧ方式の場合と同様に、単数のテープに単数の駆動Ｉ
Ｃを実装してもよく、この場合には、強度の問題から、駆動ＩＣを固定するための金属片
等を一緒に貼り付けるとよい。
に駆動ＩＣを実装すればよい。ＣＯＧ方式の場合と同様に、単数のテープに単数の駆動Ｉ
Ｃを実装してもよく、この場合には、強度の問題から、駆動ＩＣを固定するための金属片
等を一緒に貼り付けるとよい。
【0207】
また、画素部１１０２と駆動ＩＣ１１０１の間に設けられた接続領域１１０７は、発光素
子の第２の電極を下層の配線とコンタクトさせるために設けている。なお、発光素子の第
１の電極は画素部に設けられたＴＦＴと電気的に接続している。
子の第２の電極を下層の配線とコンタクトさせるために設けている。なお、発光素子の第
１の電極は画素部に設けられたＴＦＴと電気的に接続している。
【0208】
また、封止基板１１０４は、画素部１１０２を囲むシール材１１０５、およびシール材に
囲まれた充填材料によって基板１１１０と固定されている。
囲まれた充填材料によって基板１１１０と固定されている。
【0209】
【0210】
ここで、接続領域１００７を図１３を用いて説明する。接続領域１００７以外は、実施の
形態４、実施の形態５、又は実施の形態６と同じであるので、説明は省略する。
形態４、実施の形態５、又は実施の形態６と同じであるので、説明は省略する。
【0211】
図１３において、接続領域１００７には、ゲート電極５１２ａ～５１２ｄと同じ材料で導
電層１３０１が形成されている。
電層１３０１が形成されている。
【0212】
次いで、層間絶縁膜５２８ａ～５２８ｃが形成された後、ソース電極またはドレイン電極
として機能する電極５２９～５３２と同じ材料で配線１３０２が形成されている。
として機能する電極５２９～５３２と同じ材料で配線１３０２が形成されている。
【0213】
次いで、第３の層間絶縁膜５２８ｃ、及び配線１３０２上に、第４の層間絶縁膜１３０３
を形成する。第４の層間絶縁膜１３０３としては、酸化珪素膜、窒化珪素膜または酸化窒
化珪素膜などの無機絶縁膜を用いることができ、これらの絶縁膜を単層又は２以上の複数
層で形成すればよい。また、無機絶縁膜を形成する方法としてはスパッタ法、ＬＰＣＶＤ
法、またはプラズマＣＶＤ法等を用いればよい。さらに、無機絶縁膜上にシロキサンを含
む膜、または低誘電率の有機樹脂膜を塗布法にて形成し、積層構造としてもよい。なお、
必要でなければ第４の層間絶縁膜１３０３は設けなくともよい。
を形成する。第４の層間絶縁膜１３０３としては、酸化珪素膜、窒化珪素膜または酸化窒
化珪素膜などの無機絶縁膜を用いることができ、これらの絶縁膜を単層又は２以上の複数
層で形成すればよい。また、無機絶縁膜を形成する方法としてはスパッタ法、ＬＰＣＶＤ
法、またはプラズマＣＶＤ法等を用いればよい。さらに、無機絶縁膜上にシロキサンを含
む膜、または低誘電率の有機樹脂膜を塗布法にて形成し、積層構造としてもよい。なお、
必要でなければ第４の層間絶縁膜１３０３は設けなくともよい。
【0214】
次いで、第４の層間絶縁膜１３０３上にレジストマスクを形成し、選択的にエッチングし
て、配線１３０２に達するコンタクトホールを形成する。そして、レジストマスクを除去
する。
て、配線１３０２に達するコンタクトホールを形成する。そして、レジストマスクを除去
する。
【0215】
次いで、画素部に第１の電極を形成した後、塗布法により絶縁膜（例えば、有機樹脂膜）
を形成し、得られた絶縁膜をパターニングして、第１の電極５４１の端部を覆う絶縁物１
３０４（バンク、隔壁、障壁、土手などと呼ばれる）を形成する。この時、配線１３０２
は露出するように絶縁膜をパターニングする。
を形成し、得られた絶縁膜をパターニングして、第１の電極５４１の端部を覆う絶縁物１
３０４（バンク、隔壁、障壁、土手などと呼ばれる）を形成する。この時、配線１３０２
は露出するように絶縁膜をパターニングする。
【0216】
次いで、画素部に有機化合物を含む層５４３を形成した後、第２の電極１３０５を形成す
る。この時、接続領域１００７では、配線１３０２と第２の電極１３０５が電気的に接続
（コンタクト）する。第２の電極１３０５としては、ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉなど
の合金、または透明導電層（ＩＴＯなど）を用いればよい。
る。この時、接続領域１００７では、配線１３０２と第２の電極１３０５が電気的に接続
（コンタクト）する。第２の電極１３０５としては、ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉなど
の合金、または透明導電層（ＩＴＯなど）を用いればよい。
【0217】
次いで、第２の電極１３０５上に、保護層１３０６を形成する。保護層１３０６を通過さ
せて発光素子の発光を取り出す場合、透明な材料とすることが好ましい。なお、必要でな
ければ保護層１３０６は設けなくともよい。以下の発光装置の構造及び作製方法は、実施
の形態４、実施の形態５、又は実施の形態６と同様となる。
せて発光素子の発光を取り出す場合、透明な材料とすることが好ましい。なお、必要でな
ければ保護層１３０６は設けなくともよい。以下の発光装置の構造及び作製方法は、実施
の形態４、実施の形態５、又は実施の形態６と同様となる。
【0218】
なお、接続領域１１０７も接続領域１００７と同様となる。
【0219】
なお、ここでは表示装置としてアクティブマトリクス型の発光装置の例を示したが、アク
ティブマトリクス型の液晶表示装置にも適用できることはいうまでもない。アクティブマ
トリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動するこ
とによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素
電極に対応する対向電極との間に電圧が印加されることによって、素子基板に設けられた
画素電極と対向基板に設けられた対向電極との間に配置された液晶層の光学変調が行われ
、この光学変調が表示パターンとして観察者に認識される。対向基板と素子基板は、等間
隔で配置され、液晶材料が充填されている。液晶材料は、シール材を閉パターンとして気
泡が入らないように減圧下で液晶の滴下を行い、両方の基板を貼り合わせる方法を用いて
もよいし、開口部を有するシールパターンを設け、ＴＦＴ基板を貼りあわせた後に毛細管
現象を用いて液晶を注入するディップ式（汲み上げ式）を用いてもよい。
ティブマトリクス型の液晶表示装置にも適用できることはいうまでもない。アクティブマ
トリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動するこ
とによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素
電極に対応する対向電極との間に電圧が印加されることによって、素子基板に設けられた
画素電極と対向基板に設けられた対向電極との間に配置された液晶層の光学変調が行われ
、この光学変調が表示パターンとして観察者に認識される。対向基板と素子基板は、等間
隔で配置され、液晶材料が充填されている。液晶材料は、シール材を閉パターンとして気
泡が入らないように減圧下で液晶の滴下を行い、両方の基板を貼り合わせる方法を用いて
もよいし、開口部を有するシールパターンを設け、ＴＦＴ基板を貼りあわせた後に毛細管
現象を用いて液晶を注入するディップ式（汲み上げ式）を用いてもよい。
【0220】
また、カラーフィルタを用いずに、光シャッタを行い、ＲＧＢの３色のバックライト光
源を高速で点滅させるフィールドシーケンシャル方式の駆動方法を用いた液晶表示装置に
も本発明は、適用できる。
源を高速で点滅させるフィールドシーケンシャル方式の駆動方法を用いた液晶表示装置に
も本発明は、適用できる。
【0221】
以上の様に、実施の形態１乃至４のいずれか一の作製方法または構成を用いて、様々な
電子機器を完成させることができる。
電子機器を完成させることができる。
【0222】
（実施の形態８）
本発明の半導体装置、及び電子機器として、ビデオカメラ、デジタルカメラ等のカメラ、
ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音
響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ
、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電
子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔ
ｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイ
を備えた装置）などが挙げられる。それら電子機器の具体例を図１４及び図１５に示す。
本発明の半導体装置、及び電子機器として、ビデオカメラ、デジタルカメラ等のカメラ、
ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音
響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ
、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電
子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔ
ｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイ
を備えた装置）などが挙げられる。それら電子機器の具体例を図１４及び図１５に示す。
【0223】
図１４（ａ）はデジタルカメラであり、本体２１０１、表示部２１０２、撮像部、操作キ
ー２１０４、アンテナ２１０５、シャッター２１０６等を含む。なお、図１４（ａ）は表
示部２１０２側からの図であり、撮像部は示していない。
ー２１０４、アンテナ２１０５、シャッター２１０６等を含む。なお、図１４（ａ）は表
示部２１０２側からの図であり、撮像部は示していない。
【0224】
また、本発明のデジタルカメラは、アンテナ２１０５で映像信号や音声信号等の信号を受
信することにより、テレビ受像器などの表示媒体として表示部２１０２を機能させてもよ
い。なお、表示媒体として機能させる場合のスピーカー、操作スイッチ等は適宜設ければ
よい。本発明により、高精細な表示部を有し、且つ、信頼性の高いデジタルカメラが実現
できる。
信することにより、テレビ受像器などの表示媒体として表示部２１０２を機能させてもよ
い。なお、表示媒体として機能させる場合のスピーカー、操作スイッチ等は適宜設ければ
よい。本発明により、高精細な表示部を有し、且つ、信頼性の高いデジタルカメラが実現
できる。
【0225】
図１４（ｂ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、
表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス
２２０６等を含む。本発明により、高精細な表示部を有し、且つ、信頼性の高いノート型
パーソナルコンピュータを実現することができる。
表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス
２２０６等を含む。本発明により、高精細な表示部を有し、且つ、信頼性の高いノート型
パーソナルコンピュータを実現することができる。
【0226】
図１４（ｃ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）で
あり、本体２３０１、筐体２３０２、表示部Ａ２３０３、表示部Ｂ２３０４、記録媒体（
ＤＶＤ等）読み込み部２３０５、操作キー２３０６、スピーカー部２３０７等を含む。表
示部Ａ２３０３は主として画像情報を表示し、表示部Ｂ２３０４は主として文字情報を表
示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本
発明により、高精細な表示部を有し、且つ、信頼性の高い画像再生装置を実現することが
できる。
あり、本体２３０１、筐体２３０２、表示部Ａ２３０３、表示部Ｂ２３０４、記録媒体（
ＤＶＤ等）読み込み部２３０５、操作キー２３０６、スピーカー部２３０７等を含む。表
示部Ａ２３０３は主として画像情報を表示し、表示部Ｂ２３０４は主として文字情報を表
示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本
発明により、高精細な表示部を有し、且つ、信頼性の高い画像再生装置を実現することが
できる。
【0227】
また、図１４（ｄ）は表示装置であり、筐体２４０１、支持台２４０２、表示部２４０３
、スピーカ２４０４、ビデオ入力端子２４０５などを含む。この表示装置は、上述した実
施の形態で示した作製方法により形成した薄膜ＴＦＴをその表示部２４０３および駆動回
路に用いることにより作製される。なお、表示装置には液晶表示装置、発光装置などがあ
り、具体的にはコンピュータ用、テレビ受信用、広告表示用などの全ての情報表示用表示
装置が含まれる。本発明により、高精細な表示部を有し、且つ、信頼性の高い表示装置、
特に２２インチ～５０インチの大画面を有する大型の表示装置を実現することができる。
、スピーカ２４０４、ビデオ入力端子２４０５などを含む。この表示装置は、上述した実
施の形態で示した作製方法により形成した薄膜ＴＦＴをその表示部２４０３および駆動回
路に用いることにより作製される。なお、表示装置には液晶表示装置、発光装置などがあ
り、具体的にはコンピュータ用、テレビ受信用、広告表示用などの全ての情報表示用表示
装置が含まれる。本発明により、高精細な表示部を有し、且つ、信頼性の高い表示装置、
特に２２インチ～５０インチの大画面を有する大型の表示装置を実現することができる。
【0228】
図１５で示す携帯電話機は、操作スイッチ類３００４、マイクロフォン３００５などが備
えられた本体（ａ）３００１と、表示パネル（ａ）３００８、表示パネル（ｂ）３００９
、スピーカ３００６などが備えられた本体（ｂ）３００２とが、蝶番３０１０で開閉可能
に連結されている。表示パネル（ａ）３００８と表示パネル（ｂ）３００９は、回路基板
３００７と共に本体（ｂ）３００２の筐体３００３の中に収納される。表示パネル（ａ）
３００８及び表示パネル（ｂ）３００９の画素部は筐体３００３に形成された開口窓から
視認できるように配置される。
えられた本体（ａ）３００１と、表示パネル（ａ）３００８、表示パネル（ｂ）３００９
、スピーカ３００６などが備えられた本体（ｂ）３００２とが、蝶番３０１０で開閉可能
に連結されている。表示パネル（ａ）３００８と表示パネル（ｂ）３００９は、回路基板
３００７と共に本体（ｂ）３００２の筐体３００３の中に収納される。表示パネル（ａ）
３００８及び表示パネル（ｂ）３００９の画素部は筐体３００３に形成された開口窓から
視認できるように配置される。
【0229】
表示パネル（ａ）３００８と表示パネル（ｂ）３００９は、その携帯電話機３０００の機
能に応じて画素数などの仕様を適宜設定することができる。例えば、表示パネル（ａ）３
００８を主画面とし、表示パネル（ｂ）３００９を副画面として組み合わせることができ
る。
能に応じて画素数などの仕様を適宜設定することができる。例えば、表示パネル（ａ）３
００８を主画面とし、表示パネル（ｂ）３００９を副画面として組み合わせることができ
る。
【0230】
また、アンテナ３０１１で映像信号や音声信号等の信号を受信することにより、表示パネ
ル（ａ）３００８をテレビ受像器などの表示媒体として機能させてもよい。
ル（ａ）３００８をテレビ受像器などの表示媒体として機能させてもよい。
【0231】
本発明により、高精細な表示部を有し、且つ、信頼性の高い携帯情報端末を実現すること
ができる。
ができる。
【0232】
本実施の形態に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容し得る
。例えば、蝶番３０１０の部位に撮像素子を組み込んで、カメラ付きの携帯電話機として
も良い。また、操作スイッチ類３００４、表示パネル（ａ）３００８、表示パネル（ｂ）
３００９を一つの筐体内に納めた構成としても、上記した作用効果を奏することができる
。また、表示部を複数個そなえた情報表示端末に本実施の形態の構成を適用しても、同様
な効果を得ることができる。
。例えば、蝶番３０１０の部位に撮像素子を組み込んで、カメラ付きの携帯電話機として
も良い。また、操作スイッチ類３００４、表示パネル（ａ）３００８、表示パネル（ｂ）
３００９を一つの筐体内に納めた構成としても、上記した作用効果を奏することができる
。また、表示部を複数個そなえた情報表示端末に本実施の形態の構成を適用しても、同様
な効果を得ることができる。
【0233】
以上の様に、本発明を実施する、即ち実施の形態１乃至５のいずれか一の作製方法または
構成を用いて、様々な電子機器を完成させることができる。
構成を用いて、様々な電子機器を完成させることができる。
【実施例1】
【0234】
本実施例では、本発明のマルチゲート（少なくとも２つ以上のゲート電極と、直列に接続
され、且つソース領域とドレイン領域との間に位置する少なくとも２つ以上のチャネル形
成領域を含んだ半導体層を有する）構造を有し、第１のチャネル形成領域（ソース領域に
近接するチャネル形成領域）のチャネル長が第２のチャネル形成領域（ドレイン領域に近
接するチャネル形成領域）のチャネル長よりも大きいＴＦＴ（以下、Ｔｙｐｅ－Ａとする
）と、マルチゲート構造を有し、第１のチャネル形成領域と第２のチャネル形成領域のチ
ャネル長が等しいＴＦＴ（以下、Ｔｙｐｅ－Ｂとする）と、マルチゲート構造を有し、第
１のチャネル形成領域のチャネル長が第２のチャネル形成領域のチャネル長よりも小さい
ＴＦＴ（以下Ｔｙｐｅ－Ｃとする）とについて、各々のＴＦＴの特性を比較した。
され、且つソース領域とドレイン領域との間に位置する少なくとも２つ以上のチャネル形
成領域を含んだ半導体層を有する）構造を有し、第１のチャネル形成領域（ソース領域に
近接するチャネル形成領域）のチャネル長が第２のチャネル形成領域（ドレイン領域に近
接するチャネル形成領域）のチャネル長よりも大きいＴＦＴ（以下、Ｔｙｐｅ－Ａとする
）と、マルチゲート構造を有し、第１のチャネル形成領域と第２のチャネル形成領域のチ
ャネル長が等しいＴＦＴ（以下、Ｔｙｐｅ－Ｂとする）と、マルチゲート構造を有し、第
１のチャネル形成領域のチャネル長が第２のチャネル形成領域のチャネル長よりも小さい
ＴＦＴ（以下Ｔｙｐｅ－Ｃとする）とについて、各々のＴＦＴの特性を比較した。
【0235】
上記Ｔｙｐｅ－Ａ、Ｔｙｐｅ－Ｂ、Ｔｙｐｅ－Ｃのマルチゲート構造のｐチャネル型ＴＦ
Ｔについて、それぞれ次のようにパラメータを設定し、ドレイン電流のゲート電圧依存性
を測定した。
Ｔについて、それぞれ次のようにパラメータを設定し、ドレイン電流のゲート電圧依存性
を測定した。
【0236】
Ｔｙｐｅ－ＡのＴＦＴは、２つのゲート電極と、直列に接続された２つのチャネル形成領
域を有するマルチゲート構造のｐチャネル型ＴＦＴとした。Ｔｙｐｅ－Ａのマルチゲート
構造のＴＦＴの有する第１のチャネル形成領域のチャネル長Ｌ１は３．２μｍとし、第２
のチャネル形成領域のチャネル長Ｌ２は１．５μｍとした。
域を有するマルチゲート構造のｐチャネル型ＴＦＴとした。Ｔｙｐｅ－Ａのマルチゲート
構造のＴＦＴの有する第１のチャネル形成領域のチャネル長Ｌ１は３．２μｍとし、第２
のチャネル形成領域のチャネル長Ｌ２は１．５μｍとした。
【0237】
Ｔｙｐｅ－ＢのＴＦＴは、２つのゲート電極と、直列に接続された２つのチャネル形成領
域を有するマルチゲート構造のｐチャネル型ＴＦＴとした。Ｔｙｐｅ－Ｂのマルチゲート
構造のＴＦＴの有する第１のチャネル形成領域のチャネル長Ｌ１は２．４μｍとし、第２
のチャネル形成領域のチャネル長Ｌ２も２．４μｍとし、２つのチャネル形成領域のチャ
ネル長は等しいものとした。
域を有するマルチゲート構造のｐチャネル型ＴＦＴとした。Ｔｙｐｅ－Ｂのマルチゲート
構造のＴＦＴの有する第１のチャネル形成領域のチャネル長Ｌ１は２．４μｍとし、第２
のチャネル形成領域のチャネル長Ｌ２も２．４μｍとし、２つのチャネル形成領域のチャ
ネル長は等しいものとした。
【0238】
Ｔｙｐｅ－ＣのＴＦＴは、２つのゲート電極と、直列に接続された２つのチャネル形成領
域を有するマルチゲート構造のｐチャネル型ＴＦＴとした。Ｔｙｐｅ－Ｃのマルチゲート
構造のＴＦＴの有する第１のチャネル形成領域のチャネル長Ｌ１は１．５μｍとし、第２
のチャネル形成領域のチャネル長Ｌ２は３．２μｍとした。
域を有するマルチゲート構造のｐチャネル型ＴＦＴとした。Ｔｙｐｅ－Ｃのマルチゲート
構造のＴＦＴの有する第１のチャネル形成領域のチャネル長Ｌ１は１．５μｍとし、第２
のチャネル形成領域のチャネル長Ｌ２は３．２μｍとした。
【0239】
その他、ゲート絶縁膜、チャネル形成領域、及びドレイン電圧については以下のように設
定し、上記Ｔｙｐｅ－Ａ～Ｔｙｐｅ－ＣのＴＦＴにおいて共通のパラメータとした。ゲー
ト絶縁膜を酸化珪素膜とし、その膜厚を１１０ｎｍとし、第１のチャネル形成領域及び第
２のチャネル形成領域は、シリコン膜を用いてチャネル幅（Ｗ）を２３．７μｍとし、ド
レイン電圧（Ｖｄ）を－１２Ｖにそれぞれ設定した。
定し、上記Ｔｙｐｅ－Ａ～Ｔｙｐｅ－ＣのＴＦＴにおいて共通のパラメータとした。ゲー
ト絶縁膜を酸化珪素膜とし、その膜厚を１１０ｎｍとし、第１のチャネル形成領域及び第
２のチャネル形成領域は、シリコン膜を用いてチャネル幅（Ｗ）を２３．７μｍとし、ド
レイン電圧（Ｖｄ）を－１２Ｖにそれぞれ設定した。
【0240】
図１６に、Ｔｙｐｅ－Ａ、Ｔｙｐｅ－Ｂ、Ｔｙｐｅ－Ｃのマルチゲート構造のＴＦＴにつ
いて、ドレイン電流のゲート電圧依存性を測定した結果を示す。以下、得られたドレイン
電流（Ｉｄ）－ゲート電圧（Ｖｇ）特性をＩｄ－Ｖｇカーブとする。
いて、ドレイン電流のゲート電圧依存性を測定した結果を示す。以下、得られたドレイン
電流（Ｉｄ）－ゲート電圧（Ｖｇ）特性をＩｄ－Ｖｇカーブとする。
【0241】
図１６より、Ｔｙｐｅ－Ｂ、Ｔｙｐｅ－ＣのＴＦＴはＩｄ－Ｖｇカーブの立ち上がり領域
にコブ状の特性不良が発生した。一方、本発明のＴｙｐｅ－Ａのマルチゲート構造のＴＦ
ＴはＴｙｐｅ－Ｂ、Ｔｙｐｅ－Ｃのマルチゲート構造のＴＦＴと比較して、Ｉｄ－Ｖｇカ
ーブの立ち上がり領域にコブ状の特性不良は発生しなかった。
にコブ状の特性不良が発生した。一方、本発明のＴｙｐｅ－Ａのマルチゲート構造のＴＦ
ＴはＴｙｐｅ－Ｂ、Ｔｙｐｅ－Ｃのマルチゲート構造のＴＦＴと比較して、Ｉｄ－Ｖｇカ
ーブの立ち上がり領域にコブ状の特性不良は発生しなかった。
【0242】
本発明者らは、鋭意検討を重ねた結果、Ｉｄ－Ｖｇカーブの立ち上がり領域にコブ状の特
性不良が発生する理由を見出した。更に、本発明のＴｙｐｅ－Ａのマルチゲート構造のＴ
ＦＴがＴＦＴの特性不良、具体的にはＩｄ－Ｖｇカーブの立ち上がり領域に生じるコブ状
の特性不良を防ぐことを見出した。以下、Ｔｙｐｅ－Ｂのマルチゲート構造のＴＦＴを用
いて、コブ状の特性不良が発生する理由を説明する。
性不良が発生する理由を見出した。更に、本発明のＴｙｐｅ－Ａのマルチゲート構造のＴ
ＦＴがＴＦＴの特性不良、具体的にはＩｄ－Ｖｇカーブの立ち上がり領域に生じるコブ状
の特性不良を防ぐことを見出した。以下、Ｔｙｐｅ－Ｂのマルチゲート構造のＴＦＴを用
いて、コブ状の特性不良が発生する理由を説明する。
【0243】
Ｔｙｐｅ－Ｂのマルチゲート構造のＴＦＴは、上記で説明したように、第１のチャネル形
成領域のチャネル長と、第２のチャネル形成領域のチャネル長が等しいＴＦＴである。ま
た、以下の説明では、マルチゲート構造のＴＦＴのうち、第１のチャネル形成領域を有す
るＴＦＴ部分を第１のＴＦＴ２０１とし、第２のチャネル形成領域を有するＴＦＴ部分を
第２のＴＦＴ２０２とする。なお、第１のＴＦＴ２０１においてドレイン領域側となり、
第２のＴＦＴ２０２においてはソース領域側となる不純物領域部分の電位を中間電位（Ｖ
Ｍ）とする。
成領域のチャネル長と、第２のチャネル形成領域のチャネル長が等しいＴＦＴである。ま
た、以下の説明では、マルチゲート構造のＴＦＴのうち、第１のチャネル形成領域を有す
るＴＦＴ部分を第１のＴＦＴ２０１とし、第２のチャネル形成領域を有するＴＦＴ部分を
第２のＴＦＴ２０２とする。なお、第１のＴＦＴ２０１においてドレイン領域側となり、
第２のＴＦＴ２０２においてはソース領域側となる不純物領域部分の電位を中間電位（Ｖ
Ｍ）とする。
【0244】
【0245】
図１７（ｂ）はＶｇ＝＋１Ｖを掛けた場合である。この場合、短チャネル効果によって、
第１のＴＦＴに電流が流れ始める。その結果、中間電位（ＶＭ）が変化し、第２のＴＦＴ
２０２のソース領域－ドレイン領域間の電位差（Ｖｄ－ＶＭの絶対値で、以下｜Ｖｄ－Ｖ
Ｍ｜と表す）が大きくなる。また、第２のＴＦＴは（ａ）と同様にオフ電流が流れている
。
第１のＴＦＴに電流が流れ始める。その結果、中間電位（ＶＭ）が変化し、第２のＴＦＴ
２０２のソース領域－ドレイン領域間の電位差（Ｖｄ－ＶＭの絶対値で、以下｜Ｖｄ－Ｖ
Ｍ｜と表す）が大きくなる。また、第２のＴＦＴは（ａ）と同様にオフ電流が流れている
。
【0246】
図１７（ｃ）はＶｇ＝＋０．７５Ｖを掛けた場合である。この場合、（ｂ）と同様に、短
チャネル効果により第１のＴＦＴ２０１は電流が流れている。また、第２のＴＦＴ２０２
のＶｇｓ（＝Ｖｇ－ＶＭ）が大きくなり、ソース領域－ドレイン領域間に掛かる電圧（｜
Ｖｄ－ＶＭ｜）が大きくなると、第２のＴＦＴ２０２に流れているオフ電流が上昇する。
この場合、短チャネル効果によって第１のＴＦＴに流れている電流と、第２のＴＦＴ２０
２に流れているオフ電流との関係がある一定の条件を満たすと、本来流れないはずのとこ
ろでドレイン電流が流れてしまう。その結果、Ｉｄ－Ｖｇカーブの立ち上がり領域にコブ
状の不良が発生する。
チャネル効果により第１のＴＦＴ２０１は電流が流れている。また、第２のＴＦＴ２０２
のＶｇｓ（＝Ｖｇ－ＶＭ）が大きくなり、ソース領域－ドレイン領域間に掛かる電圧（｜
Ｖｄ－ＶＭ｜）が大きくなると、第２のＴＦＴ２０２に流れているオフ電流が上昇する。
この場合、短チャネル効果によって第１のＴＦＴに流れている電流と、第２のＴＦＴ２０
２に流れているオフ電流との関係がある一定の条件を満たすと、本来流れないはずのとこ
ろでドレイン電流が流れてしまう。その結果、Ｉｄ－Ｖｇカーブの立ち上がり領域にコブ
状の不良が発生する。
【0247】
図１７（ｄ）はＶｇ＝＋０．５Ｖを掛けた場合である。この場合、第２のＴＦＴ２０２は
第１のＴＦＴ２０１と同様に短チャネル効果により電流が流れる。
第１のＴＦＴ２０１と同様に短チャネル効果により電流が流れる。
【0248】
図１７（ｅ）はＶｇ＝０Ｖの場合である。この場合、第１のＴＦＴ２０１は、ドレイン電
圧（Ｖｄ）－ドレイン電流（Ｉｄ）特性における線形領域で電流が流れる。また、第２の
ＴＦＴは、Ｖｄ－Ｉｄ特性における飽和領域で電流が流れる。
圧（Ｖｄ）－ドレイン電流（Ｉｄ）特性における線形領域で電流が流れる。また、第２の
ＴＦＴは、Ｖｄ－Ｉｄ特性における飽和領域で電流が流れる。
【0249】
以上より、マルチゲート構造のＴＦＴを構成する第１のＴＦＴ２０１、第２のＴＦＴ２０
２それぞれにおいて短チャネル化が進んだことで、第１のＴＦＴ２０１に短チャネル効果
が強くなることにより流れ始める電流と、第２のＴＦＴ２０２に流れているオフ電流との
釣り合いが取れてしまう結果、本来流れないはずのところでドレイン電流が流れてしまう
ことがわかった。その結果、Ｉｄ－Ｖｇカーブの立ち上がり領域にコブ状の不良が発生す
ることがわかった。
２それぞれにおいて短チャネル化が進んだことで、第１のＴＦＴ２０１に短チャネル効果
が強くなることにより流れ始める電流と、第２のＴＦＴ２０２に流れているオフ電流との
釣り合いが取れてしまう結果、本来流れないはずのところでドレイン電流が流れてしまう
ことがわかった。その結果、Ｉｄ－Ｖｇカーブの立ち上がり領域にコブ状の不良が発生す
ることがわかった。
【0250】
Ｔｙｐｅ－Ａのマルチゲート構造のＴＦＴでは、第１のチャネル形成領域のチャネル長を
第２のチャネル形成領域のチャネル長より長くすることで、ソース側ＴＦＴが短チャネル
効果により電流が流れることを抑制することができる。その結果、（ｂ）、（ｃ）で見ら
れる、第２のＴＦＴ２０２に流れるオフ電流との関係で、本来流れないはずのところでド
レイン電流が流れてしまうという現象を抑制することができる。したがって、Ｉｄ－Ｖｇ
カーブの立ち上がり領域の不良を防ぐことができ、ＴＦＴの特性不良を防ぐことができる
。
第２のチャネル形成領域のチャネル長より長くすることで、ソース側ＴＦＴが短チャネル
効果により電流が流れることを抑制することができる。その結果、（ｂ）、（ｃ）で見ら
れる、第２のＴＦＴ２０２に流れるオフ電流との関係で、本来流れないはずのところでド
レイン電流が流れてしまうという現象を抑制することができる。したがって、Ｉｄ－Ｖｇ
カーブの立ち上がり領域の不良を防ぐことができ、ＴＦＴの特性不良を防ぐことができる
。
【実施例2】
【0251】
図１０では、電極５２９の端面を覆うように薄い無機絶縁膜からなる第４の層間絶縁膜７
００を設け、電極５２９の上面の一部で第１の電極５４１と接続させた例を示したが、特
に限定されず、端面と第１の電極５４１とが接する接続構造としてもよい。
００を設け、電極５２９の上面の一部で第１の電極５４１と接続させた例を示したが、特
に限定されず、端面と第１の電極５４１とが接する接続構造としてもよい。
【0252】
電極５２９と第１の電極５４１の電気的な接続を確認するため、積層構造がほぼ同じＴ
ＥＧを作製した後、電気的な接続を電気測定で確認し、接続部分周辺の断面ＳＴＥＭ写真
を撮影した。図１８（Ａ）に断面の模式図を示し、図１８（Ｂ）にその断面ＳＴＥＭ写真
を示す。
ＥＧを作製した後、電気的な接続を電気測定で確認し、接続部分周辺の断面ＳＴＥＭ写真
を撮影した。図１８（Ａ）に断面の模式図を示し、図１８（Ｂ）にその断面ＳＴＥＭ写真
を示す。
【0253】
図１８（Ａ）に示すように第１層間絶縁膜３０１には開口が形成され、その上に配線３０
２が形成されている。模式図では示していないが、第１層間絶縁膜３０１の開口を介して
配線３０２は半導体層と接している。なお、配線３０２は、図１８（Ａ）では簡略化のた
め、単層で示しているが、図１８（Ｂ）に示すようにチタン膜とアルミニウム膜とチタン
膜の３層構造としている。配線３０２の端面を覆うように膜厚１５０ｎｍの第２層間絶縁
膜３０３が形成され、第１層間絶縁膜３０１の開口と重なるように第２層間絶縁膜３０３
にも開口を形成している。第２層間絶縁膜３０３の開口を介して第１の電極３０４が形成
され、その第１の電極及び第２層間絶縁膜を覆うように隔壁となる有機樹脂膜３０５を形
成している。スピンコート法によって形成する有機樹脂膜３０５の膜厚設定を１μｍとし
たため、配線の端面の上方においては有機樹脂膜が１μｍよりも薄くなっている。なお、
有機樹脂膜３０５は、スピンコート法などの塗布法で形成される絶縁膜であればよく、シ
ロキサンを含む膜を用いてもよい。
２が形成されている。模式図では示していないが、第１層間絶縁膜３０１の開口を介して
配線３０２は半導体層と接している。なお、配線３０２は、図１８（Ａ）では簡略化のた
め、単層で示しているが、図１８（Ｂ）に示すようにチタン膜とアルミニウム膜とチタン
膜の３層構造としている。配線３０２の端面を覆うように膜厚１５０ｎｍの第２層間絶縁
膜３０３が形成され、第１層間絶縁膜３０１の開口と重なるように第２層間絶縁膜３０３
にも開口を形成している。第２層間絶縁膜３０３の開口を介して第１の電極３０４が形成
され、その第１の電極及び第２層間絶縁膜を覆うように隔壁となる有機樹脂膜３０５を形
成している。スピンコート法によって形成する有機樹脂膜３０５の膜厚設定を１μｍとし
たため、配線の端面の上方においては有機樹脂膜が１μｍよりも薄くなっている。なお、
有機樹脂膜３０５は、スピンコート法などの塗布法で形成される絶縁膜であればよく、シ
ロキサンを含む膜を用いてもよい。
【0254】
また、図１９（Ａ）に図１８（Ａ）とは接続構造の異なるＴＥＧを作製した例を示す。
図１９（Ａ）に断面の模式図を示し、図１９（Ｂ）にその断面ＳＴＥＭ写真を示す。なお
、図１８（Ａ）と同じ部分には同じ符号を用いて説明する。図１９（Ａ）に示す構造は、
配線の端面の上方において膜厚の薄膜化を抑える構造である。第１の電極３０４と配線３
０２とが接する部分において、第２層間絶縁膜を形成しないため、図１８（Ａ）に示す構
造よりも有機樹脂膜の膜厚を厚くすることができる。従って、図１９（Ａ）の構造におい
ては、第１層間絶縁膜と第１の電極とが接する部分がある。
図１９（Ａ）に断面の模式図を示し、図１９（Ｂ）にその断面ＳＴＥＭ写真を示す。なお
、図１８（Ａ）と同じ部分には同じ符号を用いて説明する。図１９（Ａ）に示す構造は、
配線の端面の上方において膜厚の薄膜化を抑える構造である。第１の電極３０４と配線３
０２とが接する部分において、第２層間絶縁膜を形成しないため、図１８（Ａ）に示す構
造よりも有機樹脂膜の膜厚を厚くすることができる。従って、図１９（Ａ）の構造におい
ては、第１層間絶縁膜と第１の電極とが接する部分がある。
【0255】
また、図２０（Ａ）に図１８（Ａ）及び図１９（Ａ）とは接続構造の異なるＴＥＧを作製
した例を示す。図２０（Ａ）に断面の模式図を示し、図２０（Ｂ）にその断面ＳＴＥＭ写
真を示す。なお、図１８（Ａ）と同じ部分には同じ符号を用いて説明する。図２０（Ａ）
の構造は、第１の電極３０４の端面が第２層間絶縁膜の開口の内部に位置する例である。
従って図２０（Ａ）の構造では配線と第１の電極との界面が第１の電極の形成のためのエ
ッチング時に露呈する。この構造は、界面、即ちチタン膜とＩＴＳＯ膜との界面からエッ
チングが進行しやすいため、図２０（Ｂ）の断面写真では第１の電極の端部が逆テーパ形
状となっていることが確認できる。即ち、図２０（Ａ）の構造を作製する際、第１の電極
が過剰にエッチングされやすいため、配線と重なる第１の電極が消失してしまい、電気的
な接続が困難となる可能性がある。これらのことから、製造プロセス上は図２０（Ａ）の
接続構造よりも図１８（Ａ）の接続構造のほうが好ましい。
した例を示す。図２０（Ａ）に断面の模式図を示し、図２０（Ｂ）にその断面ＳＴＥＭ写
真を示す。なお、図１８（Ａ）と同じ部分には同じ符号を用いて説明する。図２０（Ａ）
の構造は、第１の電極３０４の端面が第２層間絶縁膜の開口の内部に位置する例である。
従って図２０（Ａ）の構造では配線と第１の電極との界面が第１の電極の形成のためのエ
ッチング時に露呈する。この構造は、界面、即ちチタン膜とＩＴＳＯ膜との界面からエッ
チングが進行しやすいため、図２０（Ｂ）の断面写真では第１の電極の端部が逆テーパ形
状となっていることが確認できる。即ち、図２０（Ａ）の構造を作製する際、第１の電極
が過剰にエッチングされやすいため、配線と重なる第１の電極が消失してしまい、電気的
な接続が困難となる可能性がある。これらのことから、製造プロセス上は図２０（Ａ）の
接続構造よりも図１８（Ａ）の接続構造のほうが好ましい。
【0256】
【符号の説明】
【0257】
１０ 基板
１１ 第１の絶縁膜
１２ 半導体層
１３ 第２の絶縁膜
１４ ゲート電極
１５ ゲート電極
１６ 第３の絶縁膜
１７ 第４の絶縁膜
１８ ソース電極
１９ ドレイン電極
２１ チャネル形成領域
２２ チャネル形成領域
２３ 高濃度不純物領域
２４ ソース領域
２５ ドレイン領域
３１ａ 導電層
３１ｂ 導電層
３２ａ 導電層
３２ｂ 導電層
１００ 基板
１０１ 第１の絶縁膜
１０２ 半導体層
１０３ 第２の絶縁膜
１０４ 第１の導電層
１０５ 第２の導電層
１０６ａ 第２のレジストマスク
１０６ｂ 第２のレジストマスク
１０７ａ 第１のゲート電極
１０７ｂ 第２のゲート電極
１０８ ソース領域
１０９ ドレイン領域
１１０ 高濃度不純物領域
１１１ 第１のチャネル形成領域
１１２ 第２のチャネル形成領域
１１３ 第３の絶縁膜
１１４ 第４の絶縁膜
１１５ ソース電極
１１６ ドレイン電極
２０１ 第１のＴＦＴ
２０２ 第２のＴＦＴ
３０１ 第１層間絶縁膜
３０２ 配線
３０３ 第２層間絶縁膜
３０４ 第１の電極
３０５ 有機樹脂膜
４０１ 第１のチャネル形成領域
４０２ 第２のチャネル形成領域
４０３ 高濃度不純物領域
４０４ ソース領域
４０５ ドレイン領域
４０６ａ 第１のＬＤＤ領域
４０６ｂ 第１のＬＤＤ領域
４０７ａ 第２のＬＤＤ領域
４０７ｂ 第２のＬＤＤ領域
４１１ 第１のチャネル形成領域
４１２ 第２のチャネル形成領域
４１３ 高濃度不純物領域
４１４ ソース領域
４１５ ドレイン領域
４１６ａ 第１のＬＤＤ領域
４１６ｂ 第１のＬＤＤ領域
４１７ａ 第２のＬＤＤ領域
４１７ｂ 第２のＬＤＤ領域
５００ 基板
５０１ａ 下地絶縁膜
５０１ｂ 下地絶縁膜
５０２、５０３、５０４、５０５ 半導体層
５０６ ゲート絶縁膜
５０７ａ、５０７ｂ、５０７ｃ、５０７ｄ、５０７ｅ、５０７ｆ 第２のレジストマスク
５０８ａ、５０８ｂ、５０８ｃ、５０８ｄ、５０８ｅ、５０８ｆ 第１の導電層
５０９ａ、５０９ｂ、５０９ｃ、５０９ｄ、５０９ｅ、５０９ｆ 第２の導電層
５１０ａ、５１０ｂ、５１０ｃ、５１０ｄ、５１０ｅ、５１０ｆ 第１の導電層
５１１ａ、５１１ｂ、５１１ｃ、５１１ｄ、５１１ｅ、５１１ｆ 第２の導電層
５１２ａ、５１２ｂ、５１２ｃ、５１２ｄ、５１２ｅ、５１２ｆ ゲート電極
５１３ 第１の不純物領域
５１４ａ、５１４ｂ、５１４ｃ、５１４ｄ 第３のレジストマスク
５１５ 第２の不純物領域
５１６ 第３の不純物領域
５１７ 第４のレジストマスク
５１８、５１９、５２０、５２１、５２２ 第４の不純物領域
５２３ａ、５２３ｂ、５２４ａ、５２４ｂ、５２５ａ、５２５ｂ 第５の不純物領域
５２６ 第２のチャネル形成領域
５２７ 第１のチャネル形成領域
５２８ａ 第１の層間絶縁膜
５２８ｂ 第２の層間絶縁膜
５２８ｃ 第３の層間絶縁膜
５２９、５３０、５３１、５３２、５３３、５３４、５３５、５３６ 電極
５３７ 駆動用ＴＦＴ
５３８ スイッチング用ＴＦＴ
５３９ ｎチャネル型ＴＦＴ
５４０ ｐチャネル型ＴＦＴ
５４１ 第１の電極
５４２ 絶縁物
５４３ 有機化合物を含む層
５４４ 第２の電極
５４５ 保護層
５４６ シール材
５４７ 充填材
５４８ 封止基板
５４９ 異方性導電層
５５０ ＦＰＣ
５５１ 画素部
５５２ 駆動回路部
５５３ 端子部
５６０ 電極
５６１ 電極
６８０ 絶縁物の周縁
７００ 第４の層間絶縁膜
７４６ シール材
８００ 第４の層間絶縁膜
８０１ 第５の層間絶縁膜
９００ カソード側電源線
９０１ ゲート配線
９０２ ソース配線
９０３Ｒ 赤色を発光する発光素子
９０４Ｒ アノード側電源線（Ｒ）
９０３Ｇ 緑色を発光する発光素子
９０４Ｇ アノード側電源線（Ｇ）
９０３Ｂ 青色を発光する発光素子
９０４Ｂ アノード側電源線（Ｂ）
９３７ ＴＦＴ
９３８ ＴＦＴ
１００１ 第１の駆動回路
１００２ 画素部
１００３ ゲート側駆動回路
１００４ 封止基板
１００５ シール材
１００７ 接続領域
１００８ 端子部
１００９ ＦＰＣ
１０１０ 基板
１１０１ 駆動ＩＣ
１１０２ 画素部
１１０４ 封止基板
１１０５ シール材
１１０７ 接続領域
１１０８ 端子部
１１０９ ＦＰＣ
１１１０ 基板
１３０１ 導電層
１３０２ 配線
１３０３ 第４の層間絶縁膜
１３０４ 絶縁物
１３０５ 第２の電極
１３０６ 保護層
２１０１ 本体
２１０２ 表示部
２１０４ 操作キー
２１０５ アンテナ
２１０６ シャッター
２２０１ 本体
２２０２ 筐体
２２０３ 表示部
２２０４ キーボード
２２０５ 外部接続ポート
２２０６ ポインティングマウス
２３０１ 本体
２３０２ 筐体
２３０３ 表示部Ａ
２３０４ 表示部Ｂ
２３０５ 記録媒体読み込み部
２３０６ 操作キー
２３０７ スピーカー部
２４０１ 筐体
２４０２ 支持台
２４０３ 表示部
２４０４ スピーカ
２４０５ ビデオ入力端子
３０００ 携帯電話機
３００１ 本体（ａ）
３００２ 本体（ｂ）
３００３ 筐体
３００４ 操作スイッチ類
３００５ マイクロフォン
３００６ スピーカ
３００７ 回路基板
３００８ 表示パネル（ａ）
３００９ 表示パネル（ｂ）
３０１０ 蝶番
３０１１ アンテナ
１１ 第１の絶縁膜
１２ 半導体層
１３ 第２の絶縁膜
１４ ゲート電極
１５ ゲート電極
１６ 第３の絶縁膜
１７ 第４の絶縁膜
１８ ソース電極
１９ ドレイン電極
２１ チャネル形成領域
２２ チャネル形成領域
２３ 高濃度不純物領域
２４ ソース領域
２５ ドレイン領域
３１ａ 導電層
３１ｂ 導電層
３２ａ 導電層
３２ｂ 導電層
１００ 基板
１０１ 第１の絶縁膜
１０２ 半導体層
１０３ 第２の絶縁膜
１０４ 第１の導電層
１０５ 第２の導電層
１０６ａ 第２のレジストマスク
１０６ｂ 第２のレジストマスク
１０７ａ 第１のゲート電極
１０７ｂ 第２のゲート電極
１０８ ソース領域
１０９ ドレイン領域
１１０ 高濃度不純物領域
１１１ 第１のチャネル形成領域
１１２ 第２のチャネル形成領域
１１３ 第３の絶縁膜
１１４ 第４の絶縁膜
１１５ ソース電極
１１６ ドレイン電極
２０１ 第１のＴＦＴ
２０２ 第２のＴＦＴ
３０１ 第１層間絶縁膜
３０２ 配線
３０３ 第２層間絶縁膜
３０４ 第１の電極
３０５ 有機樹脂膜
４０１ 第１のチャネル形成領域
４０２ 第２のチャネル形成領域
４０３ 高濃度不純物領域
４０４ ソース領域
４０５ ドレイン領域
４０６ａ 第１のＬＤＤ領域
４０６ｂ 第１のＬＤＤ領域
４０７ａ 第２のＬＤＤ領域
４０７ｂ 第２のＬＤＤ領域
４１１ 第１のチャネル形成領域
４１２ 第２のチャネル形成領域
４１３ 高濃度不純物領域
４１４ ソース領域
４１５ ドレイン領域
４１６ａ 第１のＬＤＤ領域
４１６ｂ 第１のＬＤＤ領域
４１７ａ 第２のＬＤＤ領域
４１７ｂ 第２のＬＤＤ領域
５００ 基板
５０１ａ 下地絶縁膜
５０１ｂ 下地絶縁膜
５０２、５０３、５０４、５０５ 半導体層
５０６ ゲート絶縁膜
５０７ａ、５０７ｂ、５０７ｃ、５０７ｄ、５０７ｅ、５０７ｆ 第２のレジストマスク
５０８ａ、５０８ｂ、５０８ｃ、５０８ｄ、５０８ｅ、５０８ｆ 第１の導電層
５０９ａ、５０９ｂ、５０９ｃ、５０９ｄ、５０９ｅ、５０９ｆ 第２の導電層
５１０ａ、５１０ｂ、５１０ｃ、５１０ｄ、５１０ｅ、５１０ｆ 第１の導電層
５１１ａ、５１１ｂ、５１１ｃ、５１１ｄ、５１１ｅ、５１１ｆ 第２の導電層
５１２ａ、５１２ｂ、５１２ｃ、５１２ｄ、５１２ｅ、５１２ｆ ゲート電極
５１３ 第１の不純物領域
５１４ａ、５１４ｂ、５１４ｃ、５１４ｄ 第３のレジストマスク
５１５ 第２の不純物領域
５１６ 第３の不純物領域
５１７ 第４のレジストマスク
５１８、５１９、５２０、５２１、５２２ 第４の不純物領域
５２３ａ、５２３ｂ、５２４ａ、５２４ｂ、５２５ａ、５２５ｂ 第５の不純物領域
５２６ 第２のチャネル形成領域
５２７ 第１のチャネル形成領域
５２８ａ 第１の層間絶縁膜
５２８ｂ 第２の層間絶縁膜
５２８ｃ 第３の層間絶縁膜
５２９、５３０、５３１、５３２、５３３、５３４、５３５、５３６ 電極
５３７ 駆動用ＴＦＴ
５３８ スイッチング用ＴＦＴ
５３９ ｎチャネル型ＴＦＴ
５４０ ｐチャネル型ＴＦＴ
５４１ 第１の電極
５４２ 絶縁物
５４３ 有機化合物を含む層
５４４ 第２の電極
５４５ 保護層
５４６ シール材
５４７ 充填材
５４８ 封止基板
５４９ 異方性導電層
５５０ ＦＰＣ
５５１ 画素部
５５２ 駆動回路部
５５３ 端子部
５６０ 電極
５６１ 電極
６８０ 絶縁物の周縁
７００ 第４の層間絶縁膜
７４６ シール材
８００ 第４の層間絶縁膜
８０１ 第５の層間絶縁膜
９００ カソード側電源線
９０１ ゲート配線
９０２ ソース配線
９０３Ｒ 赤色を発光する発光素子
９０４Ｒ アノード側電源線（Ｒ）
９０３Ｇ 緑色を発光する発光素子
９０４Ｇ アノード側電源線（Ｇ）
９０３Ｂ 青色を発光する発光素子
９０４Ｂ アノード側電源線（Ｂ）
９３７ ＴＦＴ
９３８ ＴＦＴ
１００１ 第１の駆動回路
１００２ 画素部
１００３ ゲート側駆動回路
１００４ 封止基板
１００５ シール材
１００７ 接続領域
１００８ 端子部
１００９ ＦＰＣ
１０１０ 基板
１１０１ 駆動ＩＣ
１１０２ 画素部
１１０４ 封止基板
１１０５ シール材
１１０７ 接続領域
１１０８ 端子部
１１０９ ＦＰＣ
１１１０ 基板
１３０１ 導電層
１３０２ 配線
１３０３ 第４の層間絶縁膜
１３０４ 絶縁物
１３０５ 第２の電極
１３０６ 保護層
２１０１ 本体
２１０２ 表示部
２１０４ 操作キー
２１０５ アンテナ
２１０６ シャッター
２２０１ 本体
２２０２ 筐体
２２０３ 表示部
２２０４ キーボード
２２０５ 外部接続ポート
２２０６ ポインティングマウス
２３０１ 本体
２３０２ 筐体
２３０３ 表示部Ａ
２３０４ 表示部Ｂ
２３０５ 記録媒体読み込み部
２３０６ 操作キー
２３０７ スピーカー部
２４０１ 筐体
２４０２ 支持台
２４０３ 表示部
２４０４ スピーカ
２４０５ ビデオ入力端子
３０００ 携帯電話機
３００１ 本体（ａ）
３００２ 本体（ｂ）
３００３ 筐体
３００４ 操作スイッチ類
３００５ マイクロフォン
３００６ スピーカ
３００７ 回路基板
３００８ 表示パネル（ａ）
３００９ 表示パネル（ｂ）
３０１０ 蝶番
３０１１ アンテナ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
