特許 7587093 プラズマエッチング装置用パルス電源装置及びバイアス制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2024-11-12

(45)【発行日】2024-11-20

(54)【発明の名称】プラズマエッチング装置用パルス電源装置及びバイアス制御方法

(51)【国際特許分類】

   H02M 9/02 20060101AFI20241113BHJP

   H05H 1/46 20060101ALI20241113BHJP

   H01L 21/3065 20060101ALI20241113BHJP

【ＦＩ】

H02M9/02

H05H1/46 R

H01L21/302 101G

【請求項の数】 7

(21)【出願番号】P 2024098237

(22)【出願日】2024-06-18

【審査請求日】2024-06-20

【早期審査対象出願】

(73)【特許権者】

【識別番号】392026888

【氏名又は名称】京都電機器株式会社

(74)【代理人】

【識別番号】110001069

【氏名又は名称】弁理士法人京都国際特許事務所

(72)【発明者】

【氏名】藤吉 敏一

(72)【発明者】

【氏名】小西 庸平

【審査官】上野 力

(56)【参考文献】

【文献】特表２０２２－５３００７８（ＪＰ，Ａ）

【文献】特表２０２３－５３３８４１（ＪＰ，Ａ）

【文献】特表２０２３－５３３８４０（ＪＰ，Ａ）

【文献】特開２０２２－００７１６５（ＪＰ，Ａ）

【文献】特開２０２１－０１３２６５（ＪＰ，Ａ）

【文献】特表２０２３－５４２７７９（ＪＰ，Ａ）

【文献】特開２０２１－１７５２５０（ＪＰ，Ａ）

【文献】特開２０２３－１４５５８３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ ９／０２

Ｈ０５Ｈ １／４６

Ｈ０１Ｌ ２１／３０６５

(57)【特許請求の範囲】

【請求項1】

プラズマエッチング装置において処理対象物を含むプラズマリアクタにバイアスを供給するために、パルス電源装置の出力端にパルス状の電圧波形を形成するバイアス制御方法であって、
所定の電流値を有する直流電流と、接地電位を基準とする、第３の電圧値を有する第３直流電圧と、第４の電圧値を有する第４直流電圧と、該第３の電圧値及び該第４の電圧値よりも低い第１の電圧値を有する第１直流電圧とを前記出力端に選択的に供給するステップを含み、
a)後記第４ステップにおける半波共振によって電圧が下降し、該電圧が前記第３の電圧値及び前記第４の電圧値よりも低くなったときに、前記第１直流電圧を前記出力端に結合させることで前記出力端における出力電圧を第１の電圧値まで下降させ、該第１の電圧値をプラズマリアクタのコンデンサ負荷に保持することで前記出力電圧を低いレベルに維持する第１ステップと、
b)前記第１直流電圧に代えて前記第３直流電圧を前記出力端に結合させ、前記コンデンサ負荷と、当該パルス電源装置と前記プラズマリアクタとの間の配線を含むインダクタと、を少なくとも含む共振ループで半波共振による電流を流すことで、前記出力電圧を上昇させる第２ステップと、
c)前記第２ステップにおける電圧上昇によって前記出力電圧が前記第３の電圧値よりも高い所定の第５の電圧値である電位になったときに、前記直流電流を前記出力端に結合し、該直流電流によって前記出力電圧を更に時間経過に伴い直線的に上昇させる第３ステップと、
d)前記第３ステップにおいて前記出力電圧が所定の第６の電圧値である電位まで上昇したあと、前記直流電流に代えて前記第４直流電圧を前記出力端に結合し、前記コンデンサ負荷と前記インダクタとを少なくとも含む共振ループで半波共振による電流を流すことで前記出力電圧を下降させる第４ステップと、
を有するバイアス制御方法。

【請求項2】

ΔＶ、Ｖｃをそれぞれ所定の正極性の電圧値としたとき、前記第３の電圧値が０、前記第４の電圧値が－Ｖｃ／２、前記第１の電圧値が＋ΔＶ／２、前記第５の電圧値が－ΔＶ／２、前記第６の電圧値が－（ΔＶ／２）－Ｖｃ、である、請求項１に記載のバイアス制御方法。

【請求項3】

ΔＶ、Ｖｃをそれぞれ所定の正極性の電圧値としたとき、前記第３の電圧値が＋ΔＶ／２、前記第４の電圧値が（ΔＶ－Ｖｃ）／２、前記第１の電圧値が＋ΔＶ、前記第５の電圧値が０、前記第６の電圧値が－Ｖｃ、である、請求項１に記載のバイアス制御方法。

【請求項4】

ΔＶ、Ｖｃをそれぞれ所定の正極性の電圧値としたとき、前記第３の電圧値が－ΔＶ／２、前記第４の電圧値が－（ΔＶ＋Ｖｃ）／２、前記第１の電圧値が０、前記第５の電圧値が－ΔＶ、前記第６の電圧値が－ΔＶ－Ｖｃ、請求項１に記載のバイアス制御方法。

【請求項5】

プラズマエッチング装置において処理対象物を含むプラズマリアクタにバイアスを供給するために、配線を介して前記プラズマリアクタに接続される出力端と接地端との間にパルス状の電圧波形を形成するパルス電源装置であって、
a)接地電位を基準とする、第１の電圧値を有する第１直流電圧を生成する第１電圧源と、
b)接地電位を基準とする、第３の電圧値を有する第３直流電圧を生成する第３電圧源と、
c)接地電位を基準とする、第４の電圧値を有する第４直流電圧を生成する第４電圧源と、
d)前記第１電圧源を前記出力端に結合する第１スイッチと、
e)前記第３電圧源を前記出力端に結合する第３スイッチと、
f)前記第４電圧源を前記出力端に結合する第４スイッチと、
g)電流の流入端と流出端とを有し、前記第３スイッチを介して前記出力端に前記流入端が結合される一方、前記流出端が前記接地端に結合され、所定の電流値の直流電流を供給する電流源と、
h)前記第３スイッチと前記第３電圧源との間、又は該第３電圧源と前記接地端との間に配置され、該接地端側から前記第３スイッチ側への電流の流れを阻止する逆阻止用の第３ダイオードと、
i)前記第４スイッチ及び前記第４電圧源に直列に接続され、前記出力端から前記接地端側への電流の流れを阻止する逆阻止用の第４ダイオードと、
j)前記第１スイッチをオンすることで前記第１電圧源を前記出力端に結合させ、該第１電圧源による第１の電圧値の電圧を前記プラズマリアクタのコンデンサ負荷に保持することで、前記出力端における出力電圧を低いレベルに維持した状態で、前記第３スイッチをオンさせて前記第３電圧源を前記出力端に結合させることで、前記コンデンサ負荷と前記配線を含むインダクタとを少なくとも含む共振ループで第１の半波共振による電流を流すことで、前記出力電圧を上昇させ、その電圧上昇によって前記出力電圧が前記第３の電圧値よりも高い所定の第５の電圧値の電位になり、さらに前記第３ダイオードが導通状態から逆阻止状態へ変化することにより前記電流源による直流電流が負荷に流れることで前記出力電圧が所定の第６の電圧値の電位まで上昇したとき、前記第４スイッチをオンさせて前記第４電圧源を前記出力端に結合し、前記コンデンサ負荷と前記インダクタとを少なくとも含み、前記第４ダイオードを含む共振ループで第２の半波共振による電流を流すことで前記出力電圧を下降させ、該出力電圧が前記第３の電圧値及び前記第４の電圧値よりも低くなったときに、前記第１スイッチをオンして前記第１電圧源を前記出力端に結合させ、前記出力電圧を第１の電圧値まで低下させるように、前記第１スイッチ、前記第３スイッチ、及び前記第４スイッチのオンオフ動作をそれぞれ制御する制御部と、
を備えるプラズマ処理装置用パルス電源装置。

【請求項6】

前記第１の電圧値又は第３の電圧値のいずれか一方を０として前記第１電圧源又は前記第３電圧源を短絡し、それに対応して、それ以外の電圧値をそれぞれ所定の電圧に定める構成とした、請求項５に記載のプラズマ処理装置用パルス電源装置。

【請求項7】

前記電流源と並列に高速定電流電源を備える、請求項５又は６に記載のプラズマ処理装置用パルス電源装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体製造等のためのプラズマエッチング装置に用いられるパルス電源装置及びそのバイアスの制御方法に関する。

【背景技術】

【0002】

半導体製造工程では、プラズマを利用して半導体基板に対するエッチング処理を行うプラズマエッチング装置が広く用いられている。反応性イオンエッチング装置では一般に、チャンバ内で高周波誘導結合方式や電子サイクロトロン共鳴方式などによってエッチングガスからプラズマを生成すると共に、該チャンバ内に設置した基板に高周波電圧等のバイアス電圧を印加する。これにより、基板とプラズマとの間に自己バイアス電位が生じ、プラズマ中のイオン種やラジカル種が基板に向かって加速され、その表面に衝突してエッチングが行われる。

【0003】

プラズマエッチング装置において精度の良いエッチングを行うには、基板表面におけるイオンエネルギ分布（Ion Energy Distribution：ＩＥＤ）を適切に制御することが重要である。一般に、基板表面のＩＥＤは、そのピーク幅ができるだけ狭い単一なＩＥＤが望ましいとされている。そうしたＩＥＤを実現するには、基板表面電圧をほぼ一定とする必要があるが、プラズマに由来するイオン電流は誘電性の基板の表面を常に帯電させるため、たとえ一定の電圧を基板に印加しても基板表面電圧は一定とならない。これに対し、特許文献１に記載の従来のパルス電源装置では、処理期間中に直流電流を供給することでイオン電流を補償し、基板表面電圧を略一定にしている。

【先行技術文献】

【特許文献】

【0004】

【文献】特表２０２２－５３００７８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１に記載の従来のパルス電源装置は、一定の直流電流を供給するための電流源のほか、基板によるコンデンサや浮遊コンデンサの充放電を促進させる転流動作時の充電補助用の電圧源を備える。また、このパルス電源装置は、基板コンデンサ等を含むコンデンサと配線等による浮遊インダクタとのＬＣ直列回路に充電補助電圧の略１／２の電圧を予め印加する共振転流手段を備えており、これによって、転流動作時における損失の低減とバイアスの波形改善とを図っている。

【0006】

しかしながら、上記従来のパルス電源装置は、電流源を形成するための電圧源、充電補助用の電圧源に加えて、パルスオンの転流時及びパルスオフの転流時のために電圧源をそれぞれ追加的に有し、それら電圧源をそれぞれ出力に接続するためのスイッチも必要である。そのため、回路の規模が大きく、それだけコストが高くなる。また、多数のスイッチのオンオフ動作をそれぞれ制御する必要があり、半波共振期間の正確な管理を必要とするために制御が複雑である。

【0007】

なお、一般に、プラズマエッチング装置におけるパルスバイアス電圧の波形は、負の方向（通常の波形図では下方向）に電圧が変化する負極性のパルス波形であり、その負極性のパルス波形の頂部において実質的なエッチング処理が行われる。そこで、本明細書中では、パルス波形において、そのエッチング処理が行われるパルス波形の頂部に向かう電圧の変化（負方向への変化）を電圧の上昇（又は増加）、逆に、エッチング処理が行われるパルス波形の頂部から正方向への電圧の変化を電圧の降下（又は下降、減少）ということとする。また、この電圧の上昇又は降下に合わせて電圧の高低の関係を定義するものとする。つまり、或る電圧Ａから他の電圧Ｂへ電圧が上昇する場合、電圧Ａは電圧Ｂよりも低い（逆に電圧Ｂは電圧Ａよりも高い）と表現する。

【0008】

本発明は上記課題を解決するためになされたものであり、その主たる目的は、回路構成や制御を簡素化しつつ、良好な波形形状のパルスバイアスを基板等に与えることができるプラズマエッチング装置用のパルス電源装置、及びそのバイアス制御方法を提供する

【課題を解決するための手段】

【0009】

本発明に係るバイアス制御方法の一態様は、プラズマエッチング装置において処理対象物を含むプラズマリアクタ（Ｐｒ）にバイアスを供給するために、パルス電源装置の出力端にパルス状の電圧波形を形成するバイアス制御方法であって、
所定の電流値を有する直流電流と、接地電位を基準とする、第３の電圧値（Ｖ３）を有する第３直流電圧と、第４の電圧値（Ｖ４）を有する第４直流電圧と、該第３の電圧値（Ｖ３）及び該第４の電圧値（Ｖ４）よりも低い第１の電圧値（Ｖ１）を有する第１直流電圧とを前記出力端に選択的に供給するステップを含み、
a)後記第４ステップにおける半波共振によって電圧が下降し、該電圧が前記第３の電圧値（Ｖ３）及び前記第４の電圧値（Ｖ４）よりも低くなったときに、前記第１直流電圧を前記出力端に結合させることで前記出力端における出力電圧を第１の電圧値（Ｖ１）まで下降させ、該第１の電圧値をプラズマリアクタのコンデンサ負荷に保持することで前記出力電圧を低いレベルに維持する第１ステップと、
b)前記第１直流電圧に代えて前記第３直流電圧を前記出力端に結合させ、前記コンデンサ負荷と、当該パルス電源装置と前記プラズマリアクタとの間の配線を含むインダクタと、を少なくとも含む共振ループで半波共振による電流を流すことで、前記出力電圧を上昇させる第２ステップと、
c)前記第２ステップにおける電圧上昇によって前記出力電圧が前記第３の電圧値（Ｖ３）よりも高い所定の第５の電圧値（Ｖ５）である電位になったときに、前記直流電流を前記出力端に結合し、該直流電流によって前記出力電圧を更に時間経過に伴い直線的に上昇させる第３ステップと、
d)前記第３ステップにおいて前記出力電圧が所定の第６の電圧値（Ｖ６）である電位まで上昇したあと、前記直流電流に代えて前記第４直流電圧を前記出力端に結合し、前記コンデンサ負荷と前記インダクタとを少なくとも含む共振ループで半波共振による電流を流すことで前記出力電圧を下降させる第４ステップと、
を有する。

【0010】

本発明に係るバイアス制御方法の上記態様では、一例として、ΔＶ、Ｖｃをそれぞれ所定の正極性の電圧値としたとき、前記第３の電圧値（Ｖ３）が０、前記第４の電圧値（Ｖ４）が－Ｖｃ／２、前記第１の電圧値（Ｖ１）が＋ΔＶ／２、前記第５の電圧値（Ｖ５）が－ΔＶ／２、前記第６の電圧値（Ｖ６）が－（ΔＶ／２）－Ｖｃ、であるものとすることができる。

【0011】

また、本発明に係るバイアス制御方法の上記態様では、他の例として、ΔＶ、Ｖｃをそれぞれ所定の正極性の電圧値としたとき、前記第３の電圧値（Ｖ３）が＋ΔＶ／２、前記第４の電圧値（Ｖ４）が（ΔＶ－Ｖｃ）／２、前記第１の電圧値（Ｖ１）が＋ΔＶ、前記第５の電圧値（Ｖ５）が０、前記第６の電圧値（Ｖ６）が－Ｖｃ、であるものとすることができる。

【0012】

本発明に係るバイアス制御方法の上記態様では、さらに他の例として、ΔＶ、Ｖｃをそれぞれ所定の正極性の電圧値としたとき、前記第３の電圧値（Ｖ３）が－ΔＶ／２、前記第４の電圧値（Ｖ４）が－（ΔＶ＋Ｖｃ）／２、前記第１の電圧値（Ｖ１）が０、前記第５の電圧値（Ｖ５）が－ΔＶ、前記第６の電圧値（Ｖ６）が－ΔＶ－Ｖｃ、であるものとすることができる。

【0013】

また、本発明に係るプラズマ処理装置用パルス電源装置の一態様は、上記態様のバイアス制御方法を具現化するための装置であり、プラズマエッチング装置において処理対象物を含むプラズマリアクタ（Ｐｒ）にバイアスを供給するために、配線を介して前記プラズマリアクタに接続される出力端（１０）と接地端（９）との間にパルス状の電圧波形を形成するパルス電源装置であって、
a)接地電位を基準とする、第１の電圧値（Ｖ１）を有する第１直流電圧を生成する第１電圧源（１１）と、
b)接地電位を基準とする、第３の電圧値（Ｖ３）を有する第３直流電圧を生成する第３電圧源（１３）と、
c)接地電位を基準とする、第４の電圧値（Ｖ４）を有する第４直流電圧を生成する第４電圧源（１４）と、
d)前記第１電圧源を前記出力端に結合する第１スイッチ（Ｓ１）と、
e)前記第３電圧源を前記出力端に結合する第３スイッチ（Ｓ３）と、
f)前記第４電圧源を前記出力端に結合する第４スイッチ（Ｓ４）と、
g)電流の流入端と流出端とを有し、前記第３スイッチを介して前記出力端に前記流入端が結合される一方、前記流出端が前記接地端に結合され、所定の電流値の直流電流を供給する電流源（１２）と、
h)前記第３スイッチと前記第３電圧源との間又は該第３電圧源と前記接地端との間に配置され、該接地端側から前記第３スイッチ側への電流の流れを阻止する逆阻止用の第３ダイオード（Ｄａ）と、
i)前記第４スイッチ及び前記第４電圧源に直列に接続され、前記出力端から前記接地端側への電流の流れを阻止する逆阻止用の第４ダイオード（Ｄｂ）と、
j)前記第１スイッチをオンすることで前記第１電圧源を前記出力端に結合させ、該第１電圧源による第１の電圧値の電圧を前記プラズマリアクタのコンデンサ負荷に保持することで、前記出力端における出力電圧を低いレベルに維持した状態で、前記第３スイッチをオンさせて前記第３電圧源を前記出力端に結合させることで、前記コンデンサ負荷と前記配線を含むインダクタとを少なくとも含む共振ループで第１の半波共振による電流を流すことで、前記出力電圧を上昇させ、その電圧上昇によって前記出力電圧が前記第３の電圧値よりも高い所定の第５の電圧値の電位になり、さらに前記第３ダイオードが導通状態から逆阻止状態へ変化することにより前記電流源による直流電流が負荷に流れることで前記出力電圧が所定の第６の電圧値の電位まで上昇したとき、前記第４スイッチをオンさせて前記第４電圧源を前記出力端に結合し、前記コンデンサ負荷と前記インダクタとを少なくとも含み、前記第４ダイオードを含む共振ループで第２の半波共振による電流を流すことで前記出力電圧を下降させ、該出力電圧が前記第３の電圧値及び前記第４の電圧値よりも低くなったときに、前記第１スイッチをオンして前記第１電圧源を前記出力端に結合させ、前記出力電圧を第１の電圧値まで低下させるように、前記第１スイッチ、前記第３スイッチ、及び前記第４スイッチのオンオフ動作をそれぞれ制御する制御部（２０）と、
を備える。

【0014】

なお、上記態様のプラズマ処理装置用パルス電源装置では、前記第１の電圧値又は第３の電圧値のいずれか一方を０とし、それに応じて、他の電圧値をそれぞれ所定の電圧に定めるものとすることができる。

【0015】

上記態様のプラズマ処理装置用パルス電源装置では、前記電流源と並列に高速定電流電源を備える構成とすることができる。

【0016】

なお、ここでいう「接地電位を基準とする」との記載における「接地電位」は必ずしも厳密に０Ｖを意味するものでないことは、当業者には明らかである。例えば、この種の装置では、接地端又は出力端（通常は低電圧側である接地端）に繋がる線路上に直列に限流抵抗（制限抵抗）を挿入する場合がしばしばある。その場合、その限流抵抗による電圧降下があるため、接地端の電位が０Ｖであったとしても、接地端とは反対側の限流抵抗の端部における電位は当然０Ｖとはならないが、本発明では、この電位を装置内部では基準とすることができる。

【0017】

特許文献１に記載の従来のパルス電源装置では、電流源を出力端に結合するための専用のスイッチを設け、本発明に係るバイアス制御方法の上記態様における第３ステップに対応するステップにおいて、該スイッチをオンさせることで電流源を出力端に接続していた。これに対し、本発明者は、第１の半波共振電流を流す逆阻止用の第３ダイオード（Ｄａ）が導通状態と阻止状態とで切り替わり得ることを利用し、該第３ダイオード又は該第３ダイオードと第３電圧源との直列回路に並列に接続されている電流源の電流経路を、該第３ダイオードの逆流による短絡と負荷（出力端）との２経路に対し選択スイッチ無く切り替えることで、従来のパルス電源装置において電流源を出力端に接続する専用のスイッチと第３電圧源を出力端に結合するスイッチとを兼ねる構成に想到した。これにより、スイッチの数を減らしながら、第２ステップから第３ステップに移行する際における電圧や電流の振動を抑えた良好な転流を実現することが可能となった。

【発明の効果】

【0018】

このようにして本発明によれば、従来のパルス電源装置に比べて、スイッチ等のデバイスを減らして回路構成を簡素化しながら、さらには、半波共振の期間とスイッチの切替えタイミングとを一致させる煩雑な制御を省略しながら、良好な波形形状のパルスバイアスを処理対象物に与えることができる。これによって、基板等の処理対象物に対するエッチング処理を良好に達成することができる。

【図面の簡単な説明】

【0019】

【図1】本発明に係るパルス電源装置を含むプラズマエッチング装置の全体構成の一例を示す概念図。

【図2】第１実施形態であるパルス電源部の概略回路図。

【図3】基板表面電圧Ｖｓｕｂ、出力電圧Ｖｏｐ１、及びステージ電圧Ｖｏｐ２の電圧波形の一例を示す図。

【図4】第１実施形態のパルス電源部における転流期間Ｔａの各部の波形の一例を示すタイムチャート。

【図5】第１実施形態のパルス電源部における転流期間Ｔｂの各部の波形の一例を示すタイムチャート。

【図6】第１実施形態のパルス電源部における転流期間Ｔａ（時刻ｔ０～ｔ１）の電流経路を示す概略図。

【図7】第１実施形態のパルス電源部における転流期間Ｔｂ（時刻ｔ２～ｔ３）の電流経路を示す概略図。

【図8】第１実施形態のパルス電源部における転流期間Ｔｂ（時刻ｔ３～ｔ４）の電流経路を示す概略図。

【図9】第１実施形態のパルス電源部における転流期間Ｔｂ（時刻ｔ４～ｔ５）の電流経路を示す概略図。

【図10】第１実施形態のパルス電源部における転流期間Ｔｂの各部の波形の他の例を示すタイムチャート。

【図11】一変形例であるパルス電源部の概略回路図。

【図12】他の変形例であるパルス電源部の概略回路図。

【図13】他の変形例であるパルス電源部の概略回路図。

【図14】他の変形例であるパルス電源部の概略回路図。

【図15】他の変形例であるパルス電源部の概略回路図。

【発明を実施するための形態】

【0020】

［プラズマエッチング装置の構成］
図１は、本発明に係るパルス電源装置を用いたプラズマエッチング装置の全体構成を示す典型的な一例を示す概念図である。
図１に示すように、このプラズマエッチング装置は、プロセス制御部１、イオン源用プラズマ電源部２、バイアス用パルス電源部３、及び、処理室４、を備える。

【0021】

図示しないが、処理室４は、イオン源用プラズマ電源部２から供給される電力を受け、例えば誘導性結合プラズマ（ＩＣＰ）、電子サイクロン共振（ＥＣＲ）プラズマ、ヘリコン波プラズマ（ＨＷＰ）などの様々な方式によって、導入されたエッチングガスからプラズマ５を生成するイオン源、を備える。

【0022】

一方、バイアス用パルス電源部（以下、単に「パルス電源部」という）３は、プラズマ５中のイオンに運動エネルギを与えて引き付けるために、処理対象である基板６にパルス状のバイアスを与えるものである。誘電性の基板６の表面６ａにおいて所望の（通常は幅狭の単一の）ＩＥＤを得るために、パルス電源部３は、所定の処理期間中に基板６の表面６ａにおける電圧値が略一定となるように、ステージ７を介して基板６に電流を供給する。本プラズマエッチング装置では、イオン源用プラズマ電源部２とパルス電源部３とを別々に設け、プロセス制御部１が各電源部２、３を独立に制御することで、エッチングプロセスの自由度を高めている。なお、以下の説明では、慣用に従い、プラズマ５を含む処理室４全体をプラズマリアクタＰｒという。

【0023】

［プラズマリアクタＰｒの等価回路］
図２の右方の一点鎖線で囲む範囲は、パルス電源部３の負荷であるプラズマリアクタＰｒの電気的な簡易等価回路を中心とする回路を示す図である。この図では、プラズマリアクタＰｒにおける基板側イオンシースの等価回路と壁側イオンシースの等価回路とを合成すると共に、その一部を省略して記載している。

【0024】

図２において、Ｒｐはイオンシースの直流抵抗（以下「シース抵抗」という）、Ｃｐは誘導性である基板６のコンデンサ（以下「基板コンデンサ」という）、Ｄｐはイオンシースの整流作用による等価的なダイオード（以下「シースダイオード」という）、Ｃｓはイオンシースのコンデンサ（以下「シースコンデンサ」という）、Ｚｐはプラズマバルク抵抗（以下「プラズマ抵抗」という）、Ｃｎは総合浮遊接地間コンデンサ（以下「浮遊コンデンサ」という）である。また、Ｌｎは主としてパルス電源部３とプラズマリアクタＰｒとを繋ぐ配線に起因するインダクタ（以下「配線インダクタ」という）、Ｃｂは該配線上に設けられるブロッキングコンデンサである。

【0025】

図２では、プラズマ中のイオンと電子の移動度との差に起因したイオンシースの整流作用が、シースダイオードＤｐとシース抵抗Ｒｐとの並列回路によって表されている。シース抵抗Ｒｐはイオン電流に、またシースダイオードＤｐの順抵抗は電子電流に、それぞれ直流抵抗として対応する。また、これらにシースコンデンサＣｓを加えた３つの素子が並列に接続されている。この並列回路の一端にプラズマ抵抗Ｚｐが、他端に基板コンデンサＣｐがそれぞれ接続され、加えて、この直列回路の両端に浮遊コンデンサＣｎが接続されている。プラズマ抵抗Ｚｐと浮遊コンデンサＣｎとの接続点は、パルス電源部３の接地端９に接続されるとともに接地され、基板コンデンサＣｐと浮遊コンデンサＣｎとの接続点は、ブロッキングコンデンサＣｂと配線インダクタＬｎとの直列回路を介してパルス電源部３の出力端１０に接続されている。

【0026】

基板６の表面６ａは、シースダイオードＤｐ、シース抵抗Ｒｐ、及びシースコンデンサＣｓの並列回路の他端と基板コンデンサＣｐとの接続点であり、この接続点と接地との間に生成される電圧が基板表面電圧Ｖｓｕｂである。浮遊コンデンサＣｎ、基板コンデンサＣｐ、及びシースコンデンサＣｓはコンデンサ負荷を形成するが、典型的な一例として、その容量比は、Ｃｎ≒５・Ｃｐ、Ｃｐ≒２０・Ｃｓ、である。通常、シースコンデンサＣｓの容量は相対的に顕著に小さいため、シースコンデンサＣｓは回路動作のうえで実質的に無視することができる。それ故に、図２ではシースコンデンサＣｓの接続線を破線で示している。

【0027】

この図２では、パルス電源部３はブロッキングコンデンサＣｂを含まないが、ブロッキングコンデンサＣｂをパルス電源部３に含んで考えても構わない。

【0028】

なお、以下の説明において、各構成要素を示す符号や特定の部位の電圧や電流を特定するための符号は、その構成要素自体が持つパラメータの数値を表す符号としても用いられる。例えば、特定のコンデンサを示す符号、例えば後述のＣｐは、そのコンデンサが有する容量値を示す符号としても用いられ、特定の位置における電圧を示す符号、例えばＶｏｐ１は、その電圧の電圧値を示す符号としても用いられる。

【0029】

［基板表面電圧Ｖｓｕｂ及び出力電圧Ｖｏｐ１の波形形状］
図３（ａ）～（ｃ）は、図２中に示す基板表面電圧Ｖｓｕｂ、出力電圧Ｖｏｐ１、及びステージ電圧Ｖｏｐ２の波形の一例を示す図である。図３（ｂ）の右側に示した括弧［ ］内の数字は、図２に示したパルス電源部３の概略回路図において、波形図（図３）中に示す電圧を生成する電圧源を示す符号に対応している。

【0030】

基板表面電圧Ｖｓｕｂは前述のように、基板６の表面６ａと接地との間に生成される電圧である。出力電圧Ｖｏｐ１は、パルス電源部３からの出力によって、出力端１０に接続された配線インダクタＬｎとブロッキングコンデンサＣｂとの接続点と接地との間に生成される電圧である。また、ステージ電圧Ｖｏｐ２は、ステージ７と接地との間に生成される電圧である。

【0031】

期間Ｔはパルス波形の一周期期間であり、エッチング処理時には、こうしたパルス状のバイアスが繰り返し基板６に与えられる。パルス波形の繰り返し周波数は適宜に定められるが、一例として繰り返し周波数は数百kHzであり、例えばその周波数が４００kHzであるとき期間Ｔは２．５μsである。この期間Ｔの中で、後述する転流期間Ｔａを除くＴｐが基板６に対する実質的なエッチング処理が実施されるエッチング処理期間である。一般に、上述したように基板６上において幅狭の単一ＩＥＤが要求される場合、基板表面電圧Ｖｓｕｂは、図３（ａ）に示すように、エッチング処理期間において或る一定の電圧値に維持されることが必要である。

【0032】

時間的に隣接する２つのエッチング処理期間Ｔｐの間には、エッチング処理の際に基板コンデンサＣｐ及び浮遊コンデンサＣｎに蓄積された電荷を放電するための放電期間Ｔｄが設けられる。また、Ｔａは、放電期間Ｔｄが終了してからエッチング処理期間Ｔｐへ遷移する転流期間であり、一方、Ｔｂはそのエッチング処理期間Ｔｐが終了してから放電期間Ｔｄへ遷移する転流期間である。一例としてＴ＝２．５μsである場合、エッチング処理期間Ｔｐの最大デューティ比が８０％であるとすると、Ｔｐ＝２μs、Ｔｄ＝０．５μsである。期間Ｔの長さを一定に保ったまま、つまり繰り返し周波数が一定である下で、エッチング効率を高めるべく幅狭の単一ＩＥＤのための有効なエッチング処理期間Ｔｐの幅を広げるには、転流期間Ｔａ、Ｔｂをできるだけ短くすることが望ましい。

【0033】

上述したように、転流期間Ｔａを除くエッチング処理期間Ｔｐの間で基板表面電圧Ｖｓｕｂが一定電圧に保たれるようにするために、本実施形態のパルス電源部３では、その期間Ｔｐにおいて、基板コンデンサＣｐに流れる電流Ｉｃｐを一定の負パルス電流とする。この期間Ｔｐの出力電圧Ｖｏｐ１の波形は、出力電流Ｉｏ（＝Ｉｃ）によるコンデンサ負荷電圧の増加変化値Ｖｃ≒Ｉｃ・ｔ／（Ｃｐ＋Ｃｎ）と、パルスオン時の転流期間Ｔａ中に急速に基板表面電圧Ｖｓｕｂの電圧値を得るための充電補助電圧変化値ΔＶ≒Ｖｓｕｂ（共に電位差）と、が合成されたものとなる。前者は、期間Ｔｐ中に、略一定傾斜のランプ状の波形となる。

【0034】

基板表面電圧Ｖｓｕｂは、基板コンデンサＣｐに流れる電流Ｉｃｐによるシース抵抗Ｒｐ及びプラズマ抵抗Ｚｐの降下電圧で表され（但し、シースダイオードＤｐの順抵抗はゼロ、逆抵抗は∞であるとする）、転流期間Ｔａを除くエッチング処理期間Ｔｐには、電流Ｉｃｐが一定である下で、Ｖｓｕｂ＝－Ｉｃｐ・（Ｒｐ＋Ｚｐ）である。また、放電期間ＴｄにおいてシースダイオードＤｐが導通した後には、Ｖｓｕｂ＝Ｉｃｐ・Ｚｐである。プラズマ抵抗Ｚｐの抵抗値はたかだか数Ωと小さく、電流Ｉｃｐによって基板コンデンサＣｐの蓄積電荷は急速に放電され得る。エッチング処理期間Ｔｐにパルス電源部３から出力される電流Ｉｏは、図２中に示すようにＩｃｎとＩｃｐとに分流し、Ｉｃｐ≒－Ｉｏ・Ｃｐ／（Ｃｐ＋Ｃｎ）となる。

【0035】

第１実施形態及び後述するそのほかの実施形態のパルス電源部では、時刻ｔ５における出力電圧Ｖｏｐ１の電圧値が、基板コンデンサＣｐと浮遊コンデンサＣｎとを合成したコンデンサ負荷Ｃｒｅに蓄積された電荷による電圧Ｖ１である。第１実施形態のパルス電源部では、電圧Ｖ１の電圧値は＋ΔＶ／２であり、これは第１電圧源１１の出力電圧に等しい。具体的な動作は後述するが、転流期間Ｔａには、半波共振電流をコンデンサ負荷Ｃｒｅに流すことで該コンデンサ負荷を急速に充電する。これにより、出力電圧Ｖｏｐ１は＋ΔＶ／２から－ΔＶ／２まで急速に上昇する。他方、転流期間Ｔｂには、半波共振電流をコンデンサ負荷Ｃｒｅから流出させることで該コンデンサ負荷を急速に放電させる。これにより、出力電圧Ｖｏｐ１は－ΔＶ／２－Ｖｃから＋ΔＶ／２付近まで急速に下降し、その下降後に＋ΔＶ／２に固定される。その結果として、出力電圧Ｖｏｐ１は図３（ｂ）に示すような波形形状となる。

【0036】

ステージ電圧Ｖｏｐ２は、ブロッキングコンデンサＣｂにより直流的に浮動０電位が与えられた出力電圧Ｖｏｐ１の波形が、基板表面電圧Ｖｓｕｂの平均電圧である直流電圧分だけ負方向（又は正方向）にそのままシフトされたものである。従って、図３（ｂ）に示すΔＶ、Ｖｃの電位差（絶対値）が同一である状態のまま、出力電圧Ｖｏｐ１全体が縦軸方向にシフトした場合であっても、ステージ電圧Ｖｏｐ２は図３（ｃ）に示す波形と同一である。なお、ブロッキングコンデンサＣｂは、外部電圧から発生する直流電流がパルス電源部３に流入するのを防止するために設けられ、その容量値は例えばＣｂ≒５０・Ｃｎに定められる。但し、このブロッキングコンデンサＣｂは本発明において必須の構成要素ではなく、適宜削除できることは当業者に明らかである。

【0037】

［パルス電源部の構成及び動作の詳細］
次に、図２に示す第１実施形態のパルス電源部３の構成及び動作を詳しく説明する。
第１実施形態のパルス電源部３では、接地端９に繋がる第１ノードＮ１と出力端１０に繋がる第２ノードＮ２との間に、電圧値Ｖ３を出力する第３電圧源１３と逆阻止用の第３ダイオードＤａと第３スイッチング部Ｓ３との直列回路、電圧値Ｖ１を出力する第１電圧源１１とダンピング抵抗Ｒｄと第１スイッチング部Ｓ１との直列回路とがそれぞれ接続されている。但し、後述するように、この第１実施形態では、電圧値Ｖ３＝０Ｖであるから、第３電圧源１３は実体としては存在せず短絡されているものとみなせる。そのため、図２では、第３電圧源１３を破線で示している。また、ダンピング抵抗Ｒｄは必須ではない。

【0038】

第２ノードＮ２とインダクタＬｉ、第２電流センサＣｔ２を介して繋がる第３ノードＮ３と出力端１０の間には、電圧値Ｖ４を出力する第４電圧源１４と第４ダイオードＤｂと第４スイッチング部Ｓ４との直列回路が接続されている。インダクタＬｉが不要である場合には、第３ノードＮ３と第２ノードＮ２とが一致しているとすることができ、このとき、第４電圧源１４と第４ダイオードＤｂと第４スイッチング部Ｓ４との直列回路は、出力端１０と接地端９との間に接続されているとみることができる。第３ダイオードＤａと第３スイッチング部Ｓ３との接続点である第４ノードＮ４と第１ノードＮ１との間には、一定電流Ｉｃを供給し得る電流源１２が接続されている。即ち、電流源１２と、第３ダイオードＤａと第３電圧源１３との直列回路とは、並列に接続されている。

【0039】

一定電流Ｉｃを出力する電流源１２は、インダクタＬｏ（インダクタンスは２mH程度）と電圧源１５との直列回路で構成される。この直列回路は電流センサＣｔ１も含むが、この電流センサＣｔ１が電流の供給自体に直接関係しないことは明らかである。電流源１２は、さらに、インダクタＬｏと第１電流センサＣｔ１との直列回路に並列に接続された、第５スイッチング部Ｓ５とダイオードＤｃとの直列回路を含む。スイッチング部Ｓ１、Ｓ３、Ｓ４、Ｓ５はいずれも電力用ＭＯＳＦＥＴなどの半導体スイッチング素子からなり、逆並列ダイオードＤ１、Ｄ３、Ｄ４、Ｄ５はそれぞれ、半導体スイッチング素子の寄生ダイオードである。

【0040】

制御部２０は、プロセス制御部１から送られて来る、例えば基板表面電圧Ｖｓｕｂの電圧値、処理周期Ｔ（パルス周波数：ＰＷ－ｆ）、処理期間Ｔｐ等の各値を含む指令信号を受けるとともに、出力電圧Ｖｏｐ１をモニタし、予め決められたアルゴリズムに従って各スイッチング部Ｓ１、Ｓ３、Ｓ４、Ｓ５に対してオンオフ動作を制御する制御信号Ｇ１、Ｇ３、Ｇ４、Ｇ５を送る。また、制御部２０は、インダクタＬｏに流れる電流を電流センサＣｔ１により検出し、電圧源１５の電圧Ｖｏを可変することで電流源１２による電流Ｉｃを可変制御する。また、制御部２０は、期間Ｔｐにおける基板表面電圧Ｖｓｕｂ、及び本装置の出力電流Ｉｏ、出力電圧Ｖｏｐ１等の時間経過に対する値を、サンプリングによって検出し、第４電圧源１４による電圧Ｖ４、及び必要に応じて第３電圧源１３による電圧Ｖ３（但し、図２の例では第３電圧源１３は短絡されている）を最適値に可変制御する。

【0041】

なお、制御部２０は、例えばＦＰＧＡ（Field Programable Gate Arrey）による高速論理回路と、ＣＰＵ、ＲＯＭ、タイマなどを含むマイクロコンピュータとＡＤコンバータ等から成る構成とし、予め設定されたプログラムに従った処理を実行することで、後述する処理を行うための制御信号等を生成するものとすることができる。

【0042】

次に、本実施形態のパルス電源部３の動作を、図４～図９を参照して詳しく説明する。図４及び図５は、図３中の転流期間Ｔａ及び転流期間Ｔｂの要部の波形を示すタイムチャートである。図６～図９は、電流経路を示す概略図である。

【0043】

第１実施形態のパルス電源部３では、図２中にも示しているように、電圧源１１、１３、１４の各電圧Ｖ１、Ｖ３、Ｖ４は、Ｖ１＝＋ΔＶ／２、Ｖ３＝０、Ｖ４＝－Ｖｃ／２である。このパルス電源部３において、制御部２０は、時間経過に伴って変化する電流源１２の出力電流Ｉｏや出力電圧Ｖｏｐ１等の実測値を所定時間間隔で検出し、これらの値と基板表面電圧Ｖｓｕｂの設定値（目標値）とに基いて、出力電流Ｉｏ、第２電圧源１４における電圧Ｖ４、第１電圧源１１における電圧値Ｖ１をそれぞれ最適な値に可変制御する。なお、第２電流センサＣｔ２を用い、放電期間Ｔｄ中の転流期間Ｔｂにおける出力電流Ｉｏ（詳しくは第２ノードＮ２から第３ノードＮ３に至る経路に流れる電流）の０検出を行うことにより、このタイミングに基いて制御信号Ｇ１、Ｇ４を調整する方法も採り得る。

【0044】

このパルス電源部３の主たる特徴は、転流時間の管理が不要である新規の共振転流方式を採用したこと、０点浮動に対応した充電補助電圧ΔＶの生成を行うこと、電流源１２による不要な共振のダンピングを抑えること、電圧源へのエネルギ回生を行うこと、及び、従来のパルス電源装置に対して電圧源及びスイッチング部の総数を削減したこと、である。

【0045】

まず、パルスオン時の転流期間Ｔａ（ｔ０～ｔ１）における動作を図４、図６により説明する。図４に示すように、時刻ｔ０の直前には、それより前にハイ（論理「１」）状態である制御信号Ｇ１がロー（論理「０」）状態に変化し、その時点から所定のデッドタイムＴｅ経過後の時刻ｔ０において制御信号Ｇ３がハイ状態に変化する。その時点でハイ状態である制御信号Ｇ５は、制御信号Ｇ１とハイ状態の期間がＴｆだけオーバーラップした後にロー状態に変化する。制御信号Ｇ１がロー状態になると第１スイッチング部Ｓ１はオフするが、浮遊コンデンサＣｎの両端電圧（この場合、基板コンデンサＣｐの電圧に等しい）であるステージ電圧Ｖｏｐ２がブロッキングコンデンサＣｂの電圧分だけシフトした出力電圧Ｖｏｐ１は、接地点を基準として第１電圧源１１の電圧値＋ΔＶ／２だけ高い値（Ｖ１）に維持される。

【0046】

また、制御信号Ｇ５がロー状態に変化するまで第５スイッチング部Ｓ５はオン状態であるから、電流源１２において、インダクタＬｏに流れる電流（放電期間Ｔｄにおいて電流源１２により供給される一定電流Ｉｃ）は、第５スイッチング部Ｓ５を通して当該インダクタＬｏに還流され、その電流は維持される。

【0047】

時刻ｔ０において、制御信号Ｇ３がハイ状態に変化したことにより第３スイッチング部Ｓ３がオンすると、逆方向ダイオードＤａは順方向にバイアスされ、第１ノードＮ１と第４ノードＮ４との間の電圧Ｖｐｎは略０となる。これにより、図６中に実線矢印で示す経路で、上述したように維持された電圧値（Ｖ１＝＋ΔＶ／２）である出力電圧Ｖｏｐ１と、各コンデンサＣｎ、Ｃｐ、Ｃｓ、Ｃｂの容量の合成値Ｃｒｅ≒Ｃｎと、配線インダクタＬｎとによる共振電流（＝－［０．５ΔＶ／√（Ｌｎ／Ｃｒｅ）］・ｓｉｎθ）が、出力電流Ｉｏとして流れる。

【0048】

同時に、ダイオードＤｃが逆バイアスされることで電流源１２におけるインダクタＬｏの短絡は解除され、上述したように共振電流が流れることで導通したダイオードＤａには、電流源１２により供給される一定電流Ｉｃが逆流する。制御信号Ｇ５がロー状態に変化することで、第５スイッチング部Ｓ５は、０電圧を保ちつつ電流スイッチングによりオフする。出力電圧Ｖｏｐ１の電圧値は０．５ΔＶ・ｃｏｓθであるため、図４（ａ）に示すように出力電圧Ｖｏｐ１は、時刻ｔ０における＋ΔＶ／２（Ｖ１）から時刻ｔ１における－ΔＶ／２（Ｖ５）まで上昇する。従って、転流期間Ｔａにおける電圧変化（増加）の幅は、第１電圧源１１の電圧値＋ΔＶ／２と第３電圧源１３の電圧値０との差（＝ΔＶ／２）の２倍に相当するΔＶである。

【0049】

ブロッキングコンデンサＣｂによってステージ電圧Ｖｏｐ２は０点浮動であるため、図３（ｃ）に示すように、ステージ電圧Ｖｏｐ２の波形は、極性に依存せず互いの電圧差でのみ定まる。そのため、転流動作時における充電補助電圧ΔＶをΔＶ／２の電圧から共振によって取得しても何ら問題はない。転流期間Ｔａは、ＬＣの時定数により定まる以下の半波共振期間の式で求まる。
Ｔａ＝π√（Ｌｎ・Ｃｒｅ）

【0050】

即ち、浮遊コンデンサＣｎの両端電圧であって共振によって急激に電圧が変化するステージ電圧Ｖｏｐ２と、シース抵抗Ｒｐの作用により緩慢に変化する基板コンデンサＣｐの両端電圧との差分が、基板表面電圧Ｖｓｕｂとなる。図６中に破線矢印で示す経路を流れる電流Ｉｃｐは、概ねこのときの基板表面電圧Ｖｓｕｂの電圧値をシース抵抗Ｒｐとプラズマ抵抗Ｚｐとの直列回路の抵抗値で除したものとなり、出力電流Ｉｏから分流して浮遊コンデンサＣｎを逆流する。

【0051】

時刻ｔ１を過ぎると、上記共振電流による出力電流Ｉｏは方向を反転しようとするものの、ダイオードＤａが逆バイアスとなるためにその共振電流は停止する。一方、ダイオードＤａを逆流していた、電流源１２から供給される一定電流Ｉｃが、Ｉｏ＝Ｉｃとして上述の共振経路を流れる。このため、その共振経路と直列に、出力インピーダンスの非常に大きな電流源１２が接続されることになる。この共振転流の直後において、配線インダクタＬｎ、合成容量Ｃｒｅによる電圧及び電流の振動は全く発生しない。但し、出力電流Ｉｏが共振電流から一定電流Ｉｃに切り換わるとき、ダイオードＤａの逆回復時間に伴う電流の瞬断が発生し、これによるＰＮのサージ電圧が生じる可能性がある。このサージ電圧を抑制するために、第１ノードＮ１と第４ノードＮ４との間に、電圧クランプ回路又は電圧クランプ素子であるＴＶＳ（Transient Voltage Suppressor）等のサージ防護素子を挿入してもよい。

【0052】

以上説明したパルスオン時の転流期間Ｔａにおける回路動作は、従来のパルス電源部が備えていた充電補助電圧ΔＶを生成するための電源及びスイッチング素子、並びに半波共振期間に合わせた転流時間の厳密な管理等を要せずに実現可能である。

【0053】

転流期間Ｔａの終了後は、電流源１２から供給される一定電流Ｉｃが第３スイッチング部Ｓ３を通して出力電流Ｉｏとして流れ、基板コンデンサＣｐに流れる電流Ｉｃｐと浮遊コンデンサＣｎに流れる電流Ｉｎとに分流する。これにより、出力電圧Ｖｏｐ１はＶ５＝－ΔＶ／２から負方向に略一定速度で増加してゆき、図３（ｂ）に示すようにランプ形状の電圧波形が生成される。

【0054】

次いで、パルスオフ時の転流期間Ｔｂにおける動作を説明する。図５に示すように、時刻ｔ２の直前には、制御信号Ｇ３がハイ状態、他の制御信号Ｇ１、Ｇ４、Ｇ５はロー状態である。この状態から制御信号Ｇ５がハイ状態に変化し、その制御信号Ｇ５とハイ状態がオーバーラップする期間Ｔｆの経過後、制御信号Ｇ３はロー状態に変化する。その後、所定のデッドタイムＴｅが経過した後の時刻ｔ２において、制御信号Ｇ４はハイ状態に変化する。その後、時刻ｔ４において制御信号Ｇ４がロー状態に変化すると略同時に制御信号Ｇ１はハイ状態になり、以降、制御信号Ｇ３、Ｇ４がロー、制御信号Ｇ１、Ｇ５がハイである状態が、上述した時刻ｔ０の直前まで維持される。

【0055】

定常時の処理期間Ｔｐの終了直前には、第３スイッチング部Ｓ１はオン状態であり、上述したように、電流源１２から供給される一定電流Ｉｃが出力電流Ｉｏとして、基板コンデンサＣｐと浮遊コンデンサＣｎとによる容量負荷に流れる。時刻ｔ２における出力電圧Ｖｏｐ１（＝Ｖ６）は、Ｖｏｐ１＝－（ΔＶ／２＋Ｖｃ）＝－［ΔＶ／２＋Ｉｃ・（Ｔｐ－Ｔａ）／（Ｃｐ＋Ｃｎ）］、により定まる。

【0056】

時刻ｔ２の直前において、制御信号Ｇ５がハイ状態に変化して第５スイッチング部Ｓ５がオンすると、基板コンデンサＣｐを含む容量負荷に流れる出力電流Ｉｏ（＝Ｉｃ）は停止する。それに代わり、それまでインダクタＬｏに流れていた一定電流Ｉｃは、図７中に一点鎖線矢印で示す経路で還流される。また、時刻ｔ２において制御信号Ｇ４がハイ状態に変化し第４スイッチング部Ｓ４がオンすると、図７中に実線矢印で示す経路で、合成コンデンサＣｒｅ（≒Ｃｎ）及び合成インダクタ（Ｌｎ＋Ｌｉ）による共振電流が浮遊コンデンサＣｎから流れ出る。ここで、時刻ｔ２における出力電圧Ｖｏｐ１＝－（ΔＶ／２＋Ｖｃ）が共振によって時刻ｔ４における出力電圧Ｖｏｐ１＝ΔＶ／２近傍にまで変化する共振振幅値により、この場合の共振初期電圧値は（ΔＶ＋Ｖｃ）／２である。第４電圧源１４の電圧値Ｖ４＝－Ｖｃ／２は、時刻ｔ２における出力電圧Ｖｏｐ１からこの共振初期電圧値を得るための第１ノードＮ１を基準とした補正値である。共振電流値は、Ｉｏ＝Ｉｄｂ＝［｛（Ｖｃ＋ΔＶ）／２｝／√｛（Ｌｎ＋Ｌｉ）／Ｃｒｅ｝］・ｓｉｎθ、となる。インダクタＬｉは、時刻ｔ０と時刻ｔ２とにおける共振初期電圧の差異Ｖｃ／２が増加したことによる共振電流の増加を、特性インピーダンスの増加によって是正するためのものである。

【0057】

また、浮遊コンデンサＣｎの電圧値であって共振により急激に変化するステージ電圧Ｖｏｐ２と、シース抵抗Ｒｐの作用により緩慢に変化する基板コンデンサＣｐの電圧値との差分が、基板表面電圧Ｖｓｕｂとなる。そのため、図７中に破線で示す電流経路に流れる電流Ｉｃｐは、概ね、この場合の基板表面電圧Ｖｓｕｂを抵抗値（Ｒｐ＋Ｚｐ）で除した値である。

【0058】

時刻ｔ３において、電圧が急速に減少するステージ電圧Ｖｏｐ２と、シース抵抗Ｒｐによって緩慢に変化する基板コンデンサＣｐの電圧Ｖｃｐとが同一値となり、基板表面電圧Ｖｓｕｂは０となる。その後、Ｖｃｐ＞Ｖｏｐ２となった時刻ｔ３以降では、イオンシースの整流作用によるダイオードＤｐが導通して、図８中に破線矢印で示すように電流Ｉｃｐが流れる。この電流Ｉｃｐは基板表面電圧Ｖｓｕｂを抵抗Ｚｐで除したものとなり、大きく増加する。ここで、基板表面電圧Ｖｓｕｂは０を超えて正極方向の電圧となり、放電期間Ｔｄにおける基板コンデンサＣｐの蓄積電荷の放電に寄与する。また、インダクタＬｏに流れる電流Ｉｃは、上述した場合と同様に維持される。

【0059】

時刻ｔ４において、第４スイッチング部Ｓ２がオフすると略同時に第１スイッチング部Ｓ１がオンする。このとき、制御部２０は、第２電流センサＣｔ２により、第２ノードＮ２から第３ノードＮ３に至る経路の電流が０になるのを検出し、第１スイッチング部Ｓ１のオン動作をこの電流０のタイミングに同期させることができる。即ち、これは、転流期間Ｔｂにおける半波共振期間（ｔ２～ｔ４）（＝π√［（Ｌｉ＋Ｌｎ）・Ｃｒｅ］）と、Ｉｏ＝Ｉｄｂの共振電流流通期間（図５（ｃ）参照）とを一致させることを意味する。このとき、出力電圧Ｖｏｐ１の電圧値は理想的にはΔＶ／２であり、第１電圧源１１の電圧値Ｖ１と同電位であるので、第１スイッチング部Ｓ１の電流であるＩｒｄは流れない。

【0060】

時刻ｔ４において出力電圧Ｖｏｐ１の電圧値が＋ΔＶ／２まで低下していない場合には、図９中に示すように、第１電圧源１１から電流Ｉｒｄが流れる。一方、時刻ｔ４において出力電圧Ｖｏｐ１の電圧値がΔＶ／２を正極方向に超えてしまっている場合には、電流Ｉｒｄは逆方向に流れ、出力電圧Ｖｏｐ１は第１電圧源１１の電圧値ΔＶ／２にクランプされる。これにより、出力電圧Ｖｏｐ１の電圧値はいずれにしても第１電圧源１１の電圧値ΔＶ／２（＝Ｖ１）に短時間で収束し、確実にΔＶ／２に維持される。ダンピング抵抗Ｒｄはこの電流Ｉｒｄの余分な振動を抑制する機能を有し、その抵抗値はＲｄ≒２・√（Ｌｎ／Ｃｒｅ）に設定することが望ましい。但し、前述のように、ダンピング抵抗Ｒｄは動作上必須の要素ではない。

【0061】

図１０のタイムチャートに示すように、制御部２０によるタイミング制御の時間的な誤差等の要因によって、第２電流センサＣｔ２による電流Ｉｄｂの０検出時点よりも時刻ｔ４におけるスイッチング動作が早い場合には、ダイオードＤ２が導通する。すると、それまで流れていた電流Ｉｄｂと略同値の電流Ｉｄ２が、図９中に実線矢印で示す経路で流れ、インダクタＬｉ、Ｌｎの合成インダクタに蓄積されていたエネルギは、第１電圧源１１に回生される。これにより、第１スイッチング部Ｓ１のオン動作よりも早くオフした第４スイッチング部Ｓ４にも過電圧が発生することはなく、この実施形態のパルス電源部３は安全に且つ安定して動作し得る。

【0062】

以上述べたパルスオフ時の転流期間Ｔｂにおける動作は、従来のパルス電源装置において必要であった電流源１２を出力端１０に結合するための専用のスイッチング部、及び半波共振期間に合わせた転流時間管理等を要することなく達成される。また、図９中に一点鎖線矢印で示すインダクタＬｏに流れる一定電流Ｉｃは、上述した場合と同様に維持される。

【0063】

以上のように本実施形態のパルス電源部３では、パルスオン時、パルスオフ時のいずれの転流期間においても、半波共振期間に合わせた転流時間の厳密な管理等を行うことなく、安定的で良好な動作を実現し得る。また、転流動作時に適切にエネルギを回収し損失を低減することができる。

【0064】

［変形例］
次に、第１実施形態のパルス電源部３に関連する幾つかの変形例について説明する。
図１１は、一変形例のパルス電源部３の概略構成図である。この変形例の構成は基本的に第１実施形態と同じであるが、第１電圧源１１、第３電圧源１３、及び第４電圧源１４の電圧Ｖ１、Ｖ３、Ｖ４が異なり、Ｖ１＝０、Ｖ３＝－ΔＶ、Ｖ４＝－（ΔＶ＋Ｖｃ）／２である。従って、第１電圧源１１は実体として存在せず短絡状態であり、逆に、第３電圧源１３は短絡状態ではなく実体として存在する。制御部２０から出力される制御信号Ｇ１、Ｇ２、Ｇ４、Ｇ５の動作タイミングに変更はなく、実質的な動作は第１実施形態のそれと同じである。

【0065】

即ち、このときの出力電圧Ｖｏｐ１は、図３（ｂ）に示した波形を、電圧の負極性の方向（つまり縦軸に沿って下方向）にΔＶ／２だけシフトした形状である。また、このような波形のシフトを反映して、図４、図５に示す電圧波形も縦軸の方向に適宜シフトされる。一方で、上述したように、ステージ電圧Ｖｏｐ２は、ブロッキングコンデンサＣｂにより直流的に浮動０電位が与えられた出力電圧Ｖｏｐ１の波形が、基板表面電圧Ｖｓｕｂの平均電圧である直流電圧分だけ負方向（又は正方向）にそのままシフトされたものであるから、ステージ電圧Ｖｏｐ２の波形は図３（ｃ）に示すものとなる。

【0066】

図１２は、他の変形例のパルス電源部３の概略構成図である。この変形例の構成も基本的に第１実施形態と同じであるが、第１電圧源１１、第３電圧源１３、及び第４電圧源１４の電圧Ｖ１、Ｖ３、Ｖ４が異なり、Ｖ１＝＋ΔＶ、Ｖ３＝＋ΔＶ／２、Ｖ４＝－（ΔＶ－Ｖｃ）／２である。従って、この構成では、第１電圧源１１及び第３電圧源１３がいずれも短絡状態ではなく実体として存在する。制御部２０から出力される制御信号Ｇ１、Ｇ２、Ｇ４、Ｇ５の動作タイミングに変更はなく、実質的な動作は第１実施形態のそれと同じである。

【0067】

即ち、このときの出力電圧Ｖｏｐ１は、図３（ｂ）に示した波形を、電圧の正極性の方向（つまり縦軸に沿って上方向）にΔＶ／２だけシフトした形状である。また、このような波形のシフトを反映して、図４、図５に示す電圧波形も縦軸の方向に適宜シフトされる。一方で、上述したように、ステージ電圧Ｖｏｐ２は、ブロッキングコンデンサＣｂにより直流的に浮動０電位が与えられた出力電圧Ｖｏｐ１の波形が、基板表面電圧Ｖｓｕｂの平均電圧である直流電圧分だけ負方向（又は正方向）にそのままシフトされたものであるから、ステージ電圧Ｖｏｐ２の波形は図３（ｃ）に示すものとなる。

【0068】

第１実施形態のパルス電源部３における転流期間Ｔｂの動作では、上述したように、第２ノードＮ２から第３ノードＮ３に至る経路の電流の０検出時点よりも時刻ｔ４でのスイッチング動作が早い場合でも、ダイオードＤ２が導通することによって共振電流の流れを継続できる。また、出力電圧Ｖｏｐ１の電圧が＋ΔＶ／２にまで達しない場合でも、第１電圧源１１のクランプ作用によって電圧値を＋ΔＶ／２に補償できる。但し、出力電圧Ｖｏｐ１の電圧値が上記のような補償動作を行える範囲を超えている場合には、第４電圧源１４の電圧Ｖ４を調整する必要がある。

【0069】

図１０に示したタイムチャートでは、電流０の検出時点よりも時刻ｔ４でのスイッチング動作を、極端に早めた状態を示している。スイッチング部Ｓ４がオフ状態になったことで出力電流Ｉｏ（＝Ｉｄｂ）である共振電流が遮断されると、ダイオードＤ２が導通し、図９に実線矢印で示す経路で電流Ｉｄ２が流れ、共振電流期間が延長される。これは、図１０中に示す時刻ｔ４を、図５における時刻ｔ４に相当する図１０中の時刻ｔ４ａまで移動させることに相当する。また、図９中に示す経路で第１電圧源１１から電流Ｉｒｄが流れ、出力電圧Ｖｏｐ１の電圧ΔＶ／２を確保できる。即ち、このことは、第１実施形態のパルス電源部３に対し、第２電流センサＣｔ２を除いて、転流期間Ｔｂにおける動作について、第２ノードＮ２から第３ノードＮ３に至る経路の電流の０検出、及び、この０検出のタイミングと時刻ｔ４におけるスイッチング動作とを同期させる機能、を共に省略できることを意味している。そこで、そうした機能を省いても構わない。

【0070】

但し、図１０に示したタイムチャートにおける時刻ｔ４と時刻ｔ４ａとの乖離が大きくなるに伴って電流Ｉｒｄが増加し、ダンピング抵抗Ｒｄにおける電力消費も増加する。そのため、ダンピング抵抗Ｒｄの電力耐量に注意を要する。また、このダンピング抵抗Ｒｄの電力消費の増加に対応して、時刻ｔ４における制御信号Ｇ１のハイ状態への変化によりスイッチング部Ｓ１がオンするタイミングを、電流Ｉｄ２が０となる点である時刻ｔ４ａ近辺に移動させることで、電流Ｉｒｄを減少させることもできる。

【0071】

一方、上記実施形態及び各変形例のパルス電源部３では、プラズマのアーク放電等によって処理期間Ｔｐにおいてコンデンサ負荷が短時間短絡した場合、上述したような制御部２０における電流０検出と時刻ｔ４でのスイッチング動作との同期制御に乱調を生じ、制御の制定時間が増加したり長い時間に亘って制定しない状況が生じたりするおそれがある。しかしながら、プラズマエッチングプロセスの特異性により、微小なアーク放電であればパルス電源部を停止させることなく継続して動作させることもあるので、敢えて上述したような同期的な制御を実行せず、非同期制御とすることもあり得る。

【0072】

こうしたことから、パルス電源部３の動作の開始直後に、電流０検出と時刻ｔ４のスイッチング動作との同期的制御を実施し、この同期的制御によって確定した時刻ｔ４に対応するデューティ比をごく僅か（例えば０．０１程度）だけ小さくして進み余裕を持たせた固定値を時刻ｔ４として以降の制御（実質的な非同期制御）を行ってもよい。即ち、上記の同期的な制御は、本発明に係るパルス電源部において必須の事項ではない。

【0073】

第１実施形態のパルス電源部３において、第２ノードＮ２と第３ノードＮ３との間に配置されたインダクタＬｉは、時刻ｔ０及び時刻ｔ２（転流期間Ｔａ、Ｔｂにおける開始時点）における共振初期電圧値の差異による共振電流の増加を、特性インピーダンスの増加によって補償する機能を有する。従って、仮に時刻ｔ２における共振経路の電流増加にスイッチング素子等の回路デバイスが対応可能であれば、インダクタＬｉを省略する構成を採ることが可能である。これは転流期間Ｔｂを短縮するうえでも望ましい。

【0074】

図１３は、インダクタＬｉを省略した一変形例のパルス電源部の概略構成図である。図示するように、第１実施形態において第２ノードＮ２と第４ノードＮ４との間に接続されていたスイッチング部Ｓ３は実質的に第２ノードＮ２と同じである第３ノードＮ３と第４ノードＮ４との間に移動される。このときダイオードＤ２は不要であり、スイッチング部Ｓ３の逆並列ダイオードＤ３がダイオードＤ２の代わりとして機能し得る。また、前述の計算式等で示した合成インダクタ（Ｌｉ＋Ｌｎ）のインダクタンス値は、配線インダクタＬｎのインダクタンス値のみとなる。

【0075】

図１４は、図１３に示した構成をさらに簡素化したパルス電源部の概略回路図である。このパルス電源部３では、共振初期電圧値を得るための第１ノードＮ１を基準とした補償電圧である電圧Ｖ４を出力する第４電圧源１４を省略している。これは第４電圧源１４の電圧を０（短絡）としたのと実質的に同じであり、Ｖ４＝０であるとみることができる。

【0076】

このようにＶ４＝０である場合、パルスオフ時の転流期間Ｔｂの共振初期電圧は、Ｖｏｐ１（ｔ２）＝－｛（ΔＶ／２）＋Ｖｃ｝であり、半波共振期間終了後には、Ｖｏｐ１（ｔ４）＝｛（ΔＶ／２）＋Ｖｃ｝となる。これにより、出力電圧Ｖｏｐ１は、第１電圧源１１の電圧＋ΔＶ／２よりもＶｃだけ高くなってしまい＋ΔＶ／２と大きく乖離するので、前述したように電圧クリップの作用によって＋ΔＶ／２に補償することはできない。そこで、この場合には、半波共振期間に相当する第２ノードＮ２から第３ノードＮ３に至る経路の電流０検出点よりもスイッチング部Ｓ２がオフするタイミングである時刻ｔ４を、例えば図１０に示す時刻ｔ４に比べても更に一層早め、共振電流Ｉｄｂの流れる期間をより短縮して、時刻ｔ４における出力電圧Ｖｏｐ１≒ΔＶ／２となるようにする。また、時刻ｔ４における制御信号Ｇ１のハイ状態への変化によってスイッチング部Ｓ１がオンするタイミングを、電流Ｉｄ２が０となる点である時刻ｔ４ａ付近に移動させ、電流Ｉｒｄを減少させるとよい。これにより、図１４に示すパルス電源部３においても、良好な転流動作を実現することができる。

【0077】

図１５は、さらに他の変形例によるパルス電源部３の概略回路図である。この実施形態の基本的な構成は第１実施形態と同じであるが、高速定電流電源Ａｐを電流源１２と並列に設けている。

【0078】

この高速定電流電源Ａｐは、制御部２０による設定電流値＋Ｉｃの指示に応じて、電流源１２による電流Ｉｃに＋Ｉｃだけ電流を加算するものである。この加算される電流＋Ｉｃは、プラズマリアクタＰｒのガス圧の変化やイオン源用プラズマ電源部２の出力変動によってシースの条件が変化し、基板表面電圧Ｖｓｕｂが変化する場合に、プロセス制御部１からの基板表面電圧Ｖｓｕｂの修正指令に応じて適用され得る。従って、電流＋Ｉｃはこの基板表面電圧Ｖｓｕｂの変化分のみに対応するための電流値であり、電流源１２による電流Ｉｃに比較して小電流であるので、高速定電流電源Ａｐの出力は小電力容量でよい。そのため、小容量で高周波特性の良いスイッチング素子、例えばガリウムナイトライド（ＧＡＮ）等による素子を用いることができ、ＰＷＭスイッチング周波数の高周波化と位相シフトマルチレベルカスケードコンバータ等によるマルチフェーズ化を採用することで高速制御が可能となる。

【0079】

なお、以上の説明に用いた数式等により得られた各値等は、回路抵抗等を含まない理想値であるから、設定値Ｖ１、Ｖ３、Ｖ４等を含めて、全ての設定値は実動状態に応じて適宜に是正することが望ましいことは言うまでもない。

【0080】

また、上記実施形態や変形例はあくまでも本発明の一例であり、本発明の趣旨の範囲で適宜修正、変更、追加を行っても本願特許請求の範囲に包含されることは明らかである。

【符号の説明】

【0081】

１…プロセス制御部
２…イオン源用プラズマ電源部
３…バイアス用パルス電源部
４…処理室
５…プラズマ
６…基板
７…ステージ
９…接地端
１０…出力端
１２…電流源
１１、１３、１４、１５…電圧源
２０…制御部
Ｓ１、Ｓ２、Ｓ４、Ｓ５…スイッチング部
Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄａ、Ｄｂ、Ｄｃ…ダイオード
Ｎ１、Ｎ２、Ｎ３、Ｎ４…ノード
Ｃｔ１、Ｃｔ２…電流センサ
Ｃｂ…ブロッキングコンデンサ
Ｃｎ…浮遊コンデンサ
Ｃｐ…基板コンデンサ
Ｃｓ…シースコンデンサ
Ｄｐ…シースダイオード
Ｌｏ、Ｌｉ…インダクタ
Ｌｎ…配線インダクタ
Ｒｄ…ダンピング抵抗
Ｒｐ…シース抵抗
Ｚｐ…プラズマ抵抗

【要約】      （修正有）

【課題】回路構成及び制御を簡単化しながら良好な転流を実現する。
【解決手段】電圧Ｖ１を出力する電圧源１１、電圧Ｖ３を出力する電圧源１３、電圧Ｖ４を出力する電圧源１４、を各々出力端１０に選択するスイッチＳ１、Ｓ３、Ｓ４と、スイッチＳ３を介して出力端１０と接地端９との間に結合される電流源１２と、を備える。制御部２０は、第２の半波共振によって電圧Ｖ１近傍まで下降したあとスイッチＳ１をオンして出力電圧Ｖｏｐ１を低いレベルに維持し、スイッチＳ３をオンさせてコンデンサ負荷、インダクタＬｎ等を含む共振ループで第１の半波共振の電流を流して出力電圧Ｖｏｐ１を上昇させる。出力電圧Ｖｏｐ１が電圧Ｖ５になり、電流源１２の直流電流を流すことで電圧Ｖ６まで上昇したときスイッチＳ４をオンさせ、コンデンサ負荷、インダクタＬｎ等を含む共振ループで第２の半波共振の電流を流して出力電圧Ｖｏｐ１を電圧Ｖ１まで下降させる。
【選択図】図２

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】