特許 7588039 固体撮像装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-13

(45)【発行日】2024-11-21

(54)【発明の名称】固体撮像装置

(51)【国際特許分類】

   H04N 25/78 20230101AFI20241114BHJP

   H04N 25/616 20230101ALI20241114BHJP

【ＦＩ】

H04N25/78

H04N25/616

【請求項の数】 6

(21)【出願番号】P 2021103653

(22)【出願日】2021-06-22

(65)【公開番号】P2023002407

(43)【公開日】2023-01-10

【審査請求日】2023-11-02

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】加藤 憲仁

(72)【発明者】

【氏名】森下 玄

【審査官】堀井 康司

(56)【参考文献】

【文献】特開２０１４－０３３３６３（ＪＰ，Ａ）

【文献】特開２０２１－０１９２６８（ＪＰ，Ａ）

【文献】特開２００９－２２５３２４（ＪＰ，Ａ）

【文献】国際公開第２０２１／０７７３２９（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｎ ５／３０－５／３３

Ｈ０４Ｎ ２３／１１

Ｈ０４Ｎ ２３／２０－２３／３０

Ｈ０４Ｎ ２５／００

Ｈ０４Ｎ ２５／２０－２５／６１

Ｈ０４Ｎ ２５／６１５－２５／７９

(57)【特許請求の範囲】

【請求項1】

行列状に配置された複数の画素と、前記複数の画素に接続され、前記複数の画素からの画素信号が供給される複数の画素信号線と、を有する画素アレイと、
前記複数の画素信号線に接続された列並列ＡＤ変換回路と、
時間の経過に伴って直線的に電圧が変化するランプ波状の参照電圧を生成する参照電圧生成回路と、を含み、
前記列並列ＡＤ変換回路は、第１のＡＤ変換器を有し、
前記第１のＡＤ変換器は、
第１の容量素子を介して前記画素信号線に接続された第１入力端子と、
前記第１の容量素子と等しい第２の容量素子を介して前記参照電圧が供給される第２入力端子と、
前記第１入力端子に接続され、前記第１入力端子にオフセット電圧を生成するオフセット発生回路と、
前記第２入力端子に接続されたダミー容量素子回路と、を含み、
前記オフセット発生回路は、２つのスイッチ素子と第３の容量素子とを備えることにより、前記オフセット電圧を生成し、
前記ダミー容量素子回路は、前記第２入力端子と接地電位とに接続された第４の容量素子を含み、
前記第３の容量素子と前記第４の容量素子とが等しい、固体撮像装置。

【請求項2】

請求項１において、
前記第１のＡＤ変換器は、相関二重サンプリングを用いてＡＤ変換を行う、固体撮像装置。

【請求項3】

請求項１において、
前記列並列ＡＤ変換回路は、第２のＡＤ変換器を有し、
前記第２のＡＤ変換器は、
前記画素信号線に接続され、前記オフセット発生回路の接続されない第１入力端子と、
前記参照電圧を受ける第２入力端子と、を有する、固体撮像装置。

【請求項4】

請求項３において、
前記列並列ＡＤ変換回路の偶数列および奇数列の内の一方は、前記第１のＡＤ変換器により構成され、
前記列並列ＡＤ変換回路の偶数列および奇数列の内の他方は、前記第２のＡＤ変換器により構成される、固体撮像装置。

【請求項5】

請求項１において、
前記列並列ＡＤ変換回路は、前記第１のＡＤ変換器を複数含み、
前記複数の第１のＡＤ変換器内のそれぞれの前記オフセット発生回路は、それぞれ異なるオフセット電圧を生成する、固体撮像装置。

【請求項6】

請求項５において、
前記複数の第１のＡＤ変換器内のそれぞれの前記オフセット発生回路の前記第３の容量素子の値は、それぞれ異なる、固体撮像装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、固体撮像装置に関し、例えば、アナログ／デジタル変換器（Ａ／Ｄ変換回路とも称する。）を内蔵したＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ等の固体撮像装置に適用して有効な技術に関する。

【背景技術】

【0002】

固体撮像装置であるＣＭＯＳイメージセンサは、行列状に配置された複数の画素と、周辺回路で構成される。周辺回路は、行毎に画素選択信号を供給する行選択回路と、列毎に画素信号を取得するカラム読み出し回路(Column Readout Circuit)などを含む。カラム読み出し回路は、列毎に設けられた複数のＡ／Ｄ変換回路を有する。カラム読み出し回路として、相関二重サンプリング（Correlated Double Sampling）方式のＡ／Ｄ変換回路を用いる場合がある。ＣＭＯＳイメージセンサの提案として、例えば、特開２０２０－９６３００号公報、特開２０２０－１２０３１０号公報がある。

【0003】

監視カメラは暗い環境(低照度)では赤外光を照射して白黒画像を取得していた。近年では低照度でもカラー撮影可能な高感度なイメージセンサの開発が盛んに行われている。暗い環境で色再現性の高い画像を得るには低照度時のリニアリティ特性が非常に重要となっている。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０２０－９６３００号公報

【文献】特開２０２０－１２０３１０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

デジタル型相関二重サンプリング（ＤＣＤＳ：Digital Correlated Double Sampling）を用いたＡ／Ｄ変換回路の変換動作では、まず初めに、真っ暗な時の出力画像（１回目アナログデジタル（ＡＤ）変換という）を取り、次に光を入れたときの出力画像（２回目ＡＤ変換という）から真っ暗な画像を減算することで、回路オフセットを除去することができる。

【0006】

１回目ＡＤ変換では画素信号がリセット状態となるため、全カラムのＡＤ変換回路ほぼ同一の入力電圧印加状態となり、ＡＤ変換回路が遷移する際は全カラムのＡＤ変換回路が同時に動作するため、全カラムのＡＤ変換回路に供給されている電源電圧の電位や接地電圧の電位が大きく変動する(大きなIR-Dropが発生する。）。これにより、ＡＤ変換回路内の比較回路の出力スルーレートが大きく鈍ることになる。

【0007】

一方、２回目ＡＤ変換では、列毎の画素信号が全カラムのＡＤ変換回路へそれぞれ入力されるため、全カラムのＡＤ変換回路の遷移タイミングは分散するため、全カラムのＡＤ変換回路に供給されている電源電圧の電位や接地電圧の電位の変動は小さい(小さなIR-Dropしか発生しない）。

【0008】

１回目ＡＤ変換時の鈍った出力スルーレートに起因した遅延増加分だけカウンタのラッチタイミングがずれ、ＡＤ変換結果に誤差が混入することになる。特に、低照度時にこの誤差が大きく影響し、低照度時のリニアリティが劣化する。その結果、色バランスの崩れやシェーディング校正精度が悪化する。

【0009】

本開示の課題は、低照度時のリニアリティを向上させることが可能な技術を提供することにある。

【0010】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0011】

本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。

【0012】

一実施の形態によれば、個体撮像装置は、
行列状に配置された複数の画素と、前記複数の画素に接続され、前記複数の画素からの画素信号が供給される複数の画素信号線と、を有する画素アレイと、
前記複数の画素信号線に接続された列並列ＡＤ変換回路と、
時間の経過に伴って直線的に電圧が変化するランプ波状の参照電圧を生成する参照電圧生成回路と、を含み、
前記列並列ＡＤ変換回路は、第１のＡＤ変換器を有し、
前記第１のＡＤ変換器は、
前記画素信号線に接続される第1入力端子と、
前記参照電圧を受ける第２入力端子と、
前記第1入力端子に接続され、前記第1入力端子にオフセット電圧を生成するオフセット発生回路と、を含む。

【発明の効果】

【0013】

上記一実施の形態の個体撮像装置によれば、低照度でのリニアリティを向上できる。

【図面の簡単な説明】

【0014】

【図1】図１は、実施の形態１に係るイメージセンサの構成を示すブロック図である。

【図2】図２は、実施の形態１に係るカラムＡ／Ｄ変換回路の構成を示すブロック図である。

【図3】図３は、実施の形態１に係る第１のＡ／Ｄ変換回路の構成を示すブロック図である。

【図4】図４は、実施の形態１に係る第２のＡ／Ｄ変換回路の構成を示すブロック図である。

【図5】図５は、実施の形態１に係る図３の第１のＡ／Ｄ変換回路と図４の第２のＡ／Ｄ変換回路の両方が用いられたカラムＡ／Ｄ変換回路の構成を示すブロック図である。

【図6】図６は、比較例に係る図４の第２のＡ／Ｄ変換回路のみが用いられたカラムＡ／Ｄ変換回路の構成を示すブロック図である。

【図7】図７は、Ａ／Ｄ変換動作の概要を説明する図である。

【図8】図８は、図６の比較例に係るカラムＡ／Ｄ変換回路の場合におけるＡ／Ｄ変換動作を説明する図である。

【図9】図９は、図５の実施の形態１に係るカラムＡ／Ｄ変換回路を有する場合のＡ／Ｄ変換動作（ＡＤＣ７）と図６の比較例に係るカラムＡ／Ｄ変換回路の場合のＡ／Ｄ変換動作（ＡＤＣ７ｒ）とを説明する図である。

【図10】図１０は、実施の形態１に係るイメージセンサの低照度時のリニアリティを説明する図である。

【図11】図１１は、実施の形態１に係るイメージセンサの色バランスを説明する図である。

【図12】図１２は、実施の形態２に係るカラムＡ／Ｄ変換回路７Ａの構成を示すブロック図である。

【図13】図１３は、オフセット電圧Ａ～Ｈを示すグラフである。

【図14】図１４は、実施の形態３に係るＡ／Ｄ変換回路の構成を示すブロック図である。

【図15】図１５は、ゲインエラーの改善を説明するグラフである。

【発明を実施するための形態】

【0015】

以下、実施の形態について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。

【0016】

（実施の形態１）
＜イメージセンサの構成＞
図１は、実施の形態１に係るイメージセンサの構成を示すブロック図である。固体撮像装置としてのイメージセンサ１００は、制御回路１と、行操作回路２と、画素部(画素アレイとも言う）３と、カラムＡ／Ｄ変換回路７と、列操作回路８と、デコーダ回路９とを備えている。実施の形態１においては、イメージセンサ１００を構成する画素部３と上記した各回路は、１つの半導体チップに周知の半導体製造技術によって形成されている。すなわち、１個の半導体装置が、上記した画素部３と上記の各回路を備えている。カラムＡ／Ｄ変換回路７は、列並列ＡＤ変換回路ということもある。

【0017】

画素部３は、行列状に配置された複数の感光素子１０と、画素部３の各行に配置された行制御線ＲＬ＿０～ＲＬ＿ｎと、画素部３の各列に配置された列信号線ＣＬ＿０～ＣＬ＿ｍとを備えている。感光素子１０は、例えばフォトダイオードＰＤを備え、対応する行に配置された行制御線と対応する列に配置された列信号線とに接続されている。

【0018】

行操作回路２は、画素部３の各行に配置された行制御線ＲＬ＿０～ＲＬ＿ｎに接続され、画素部３の各行の動作タイミングを制御する。行操作回路２は、例えば、画像を取得するとき、複数の行制御線ＲＬ＿０～ＲＬ＿ｎから順番に行制御線を選択し、選択した行制御線に行制御信号を供給する。これにより、画素部３に配置された複数の感光素子１０から、行制御信号が供給された行制御線に接続されている複数の感光素子１０が選択される。選択された感光素子１０においては、フォトダイオードＰＤで光により電子が励起され、光に応じたアナログ信号（画素信号とも言う）が、列信号線ＣＬ＿０～ＣＬ＿ｍに出力される。列信号線ＣＬ＿０～ＣＬ＿ｍは、カラムＡ／Ｄ変換回路７に接続されており、列信号線ＣＬ＿０～ＣＬ＿ｍに供給された光に応じた画素信号であるアナログ信号は、カラムＡ／Ｄ変換回路７によって、それぞれ対応するデジタル信号に変換される。

【0019】

列操作回路８は、カラムＡ／Ｄ変換回路７に接続され、各カラムの動作タイミングを制御する。例えば、列操作回路８は、カラムＡ／Ｄ変換回路７によって変換されたデジタル信号が、順次、デコーダ回路９に供給されるように、カラムＡ／Ｄ変換回路７を制御する。デコーダ回路９は、カラムＡ／Ｄ変換回路７から供給されたデジタル信号をデコードして、カウント値として出力する。

【0020】

制御回路１は、全体の制御を行う。例えば制御回路１は、行操作回路２および列操作回路８を動作させるタイミングを制御する。また、制御回路１は、後で説明するカラムＡ／Ｄ変換回路７内の参照電圧生成回路４の動作を制御するとともに、カラムＡ／Ｄ変換回路７内のカウンタ回路５にクロック信号ＣＬＫを供給する。

【0021】

カラムＡ／Ｄ変換回路７は、画素部３の各列に対応した複数のＡ／Ｄ変換回路６と、参照電圧生成回路４と、カウンタ回路５とを備えている。Ａ／Ｄ変換回路６のそれぞれは、対応する画素部３の列に配置されている列信号線に接続されている。参照電圧生成回路４は、時間の経過に伴って直線的に電圧が変化するランプ波状の参照電圧を生成し、各列に対応したＡ／Ｄ変換回路６に対して、共通の参照電圧線ＲＶＬを介して、共通の参照電圧ＶＲＡＭＰを供給する。カウンタ回路５は、制御回路１からのクロック信号ＣＬＫに基づいて、それぞれ複数のビットカウンタ信号を生成し、画素部３の行に沿って配置されたカウンタ信号線ＣＴＬに出力する。各列に対応したＡ／Ｄ変換回路６は、カウンタ信号線ＣＴＬに接続されており、カウンタ回路５によって生成されたカウンタ信号が、各列に対応したＡ／Ｄ変換回路６に分配される。

【0022】

各列に対応したＡ／Ｄ変換回路６には、共通の参照電圧ＶＲＡＭＰが供給されるとともに、共通のカウンタ信号が分配されるため、各列に対応したＡ／Ｄ変換回路６は、列信号線ＣＬ＿０～ＣＬ＿ｍを介して供給されたアナログ信号を、同時にデジタル信号に変換することが可能である。

【0023】

図１において、ＬＴＣはラッチ信号を示している。ランプ波状の参照電圧ＶＲＡＭＰが、所定の電圧に到達し、初期の電圧に戻るときに、その旨が、制御回路１から列操作回路８に通知され、列操作回路８がラッチ信号ＬＴＣを発生する。Ａ／Ｄ変換回路６は、アナログ信号に対応したデジタル信号を出力線２１に出力する。ランプ波状の参照電圧が初期の電圧に戻るときには、デジタル信号がデコーダ回路９に供給されているため、デコーダ回路９は、ラッチ信号ＬＴＣが供給されたタイミングで、デジタル信号をラッチし、ラッチされたデジタル信号をデコードする。なお、同図では、列操作回路８からラッチ信号ＬＴＣが出力されるように描かれているが、ラッチ信号ＬＴＣはカラムＡ／Ｄ変換回路７、参照電圧生成回路４あるいは制御回路１から出力されるようにしてもよい。

【0024】

図１において、線と交差するように描かれた線は、その線が複数であることを示している。例えば、カウンタ信号ＣＴＬには、交差するような線“／”が描かれているため、カウンタ信号線ＣＴＬは複数のカウンタ信号線である。これに対して、参照電圧線ＲＶＬには、交差するような線が設けられていないため、参照電圧線は１つの配線である。

【0025】

図２は、実施の形態１に係るカラムＡ／Ｄ変換回路の構成を示すブロック図である。カラムＡ／Ｄ変換回路７は、画素部３の各列に対応した複数のＡ／Ｄ変換回路６と、参照電圧生成回路４と、カウンタ回路５と、バイアス回路１２と、複数のラッチ回路ＬＴを備えている。バイアス回路１２が発生するバイアス電圧は共通バイアス線１１を介して複数のＡ／Ｄ変換回路６へ供給されている。画素部３の列信号線ＣＬ＿０～ＣＬ＿ｍは、図２では、画素信号線ＶＰＩＸ０～ＶＰＩＸｍとして各Ａ／Ｄ変換回路６に接続される。各Ａ／Ｄ変換回路６の出力はラッチ回路ＬＴに接続される。また、図２に示すように、カラムＡ／Ｄ変換回路７を構成する各回路には、電源として、高電位の第１参照電源電位である電源電位ＶＣＣと、低電位の第２参照電位である接地電位ＧＮＤとが供給されている。

【0026】

図３は、実施の形態１に係る第１のＡ／Ｄ変換回路の構成を示すブロック図である。図４は、実施の形態１に係る第２のＡ／Ｄ変換回路の構成を示すブロック図である。図５は、実施の形態１に係る図３の第１のＡ／Ｄ変換回路と図４の第２のＡ／Ｄ変換回路の両方が用いられたカラムＡ／Ｄ変換回路の構成を示すブロック図である。図６は、比較例に係る図４の第２のＡ／Ｄ変換回路のみが用いられたカラムＡ／Ｄ変換回路の構成を示すブロック図である。

【0027】

図３に示すように、第１のＡ／Ｄ変換回路（第１のＡＤ変換器）６１は、１段または複数段の前置アンプと、２値化回路２４と、オフセット発生回路２５と、を備える。第１のＡ／Ｄ変換回路６１はデジタル型相関二重サンプリング（ＤＣＤＳ：Digital Correlated Double Sampling）を用いたＡ／Ｄ変換回路である。図３の例では、第１アンプ２１、第２アンプ２２の２段構成の前置アンプの例である。２値化回路２４の比較出力ＣＯＭＰＯＵＴは、図２のラッチ回路ＬＴに供給されるように構成されている。

【0028】

画素信号線ＶＰＩＸと第１アンプ２１の第１入力端子ＶＩＮ１Ｎとの間と、参照電圧ＶＲＡＭＰが供給される参照電圧線ＲＶＬと第１アンプ２１の第２入力端子ＶＩＮ１Ｐとの間とは、それぞれキャパシタＣ１を介して接続されている。第１アンプ２１の出力端子ＶＯＵＴ１Ｎが第２アンプ２２の入力端子ＶＩＮ２に接続される。第２アンプ２２の出力端子ＶＯＵＴ２が２値化回路２４の入力に接続されている。また、第１アンプ２１の入力端子ＶＩＮ１Ｎと第１アンプ２１の出力端子ＶＯＵＴ１Ｎとの間と、第１アンプ２１の第２入力端子ＶＩＮ１Ｐと第１アンプ２１の出力端子ＶＯＵＴ１Ｐとの間とは、それぞれスイッチが設けられる。よって、第１アンプ２１の入出力端子間に入れられたスイッチを閉じるオートゼロ動作により、外部の信号ＤＣレベルに依存せず、第１アンプに最適な動作点で動作させることが可能である。第２アンプ２２には、図２の共通バイアス線１１からバイアス電圧が供給される。

【0029】

オフセット発生回路２５は、第１アンプ２１の第１入力端子ＶＩＮ１Ｎに接続されており、第１アンプ２１の入力端子ＶＩＮ１Ｎにオフセット電位を供給することができるように構成されている。オフセット発生回路２５は、電源電位ＶＤＤと接地電位ＧＮＤとの間に直列に接続された2つのスイッチ素子（第１スイッチ素子ＳＷ１と第２スイッチ素子ＳＷ２）と、第１スイッチ素子ＳＷ１と第２スイッチＷ素子ＳＷ２との共通接続点と第１アンプ２１の入力端子ＶＩＮ１Ｎとの間に接続された容量素子Ｃ２から構成されている。図３の例では、容量素子Ｃ２は可変容量素子により構成されている。また、容量素子Ｃ２の容量値は、例えば、４ｆＦの値である。

【0030】

図４に示す第２のＡ／Ｄ変換回路（第２のＡＤ変換器）６２は、図３の第１のＡ／Ｄ変換回路６１に設けられていたオフセット発生回路２５が設けられていない構成である。第２のＡ／Ｄ変換回路６２の他の構成は、第１のＡ／Ｄ変換回路６１と同じなので重複する説明は省略する。第２のＡ／Ｄ変換回路６２も、第１のＡ／Ｄ変換回路６１と同様に、デジタル型相関二重サンプリング（ＤＣＤＳ：Digital Correlated Double Sampling）を用いたＡ／Ｄ変換回路である。

【0031】

図５に示すように、実施の形態１に係るカラムＡ／Ｄ変換回路７は、奇数番目（奇数列）のＡ／Ｄ変換回路ＡＤＣ１、ＡＤＣ３、・・、ＡＤＣｎ－１は図３の第１のＡ／Ｄ変換回路６１により構成されている。偶数番目（偶数列）のＡ／Ｄ変換回路ＡＤＣ２、ＡＤＣ４、・・、ＡＤＣｎは図４の第２のＡ／Ｄ変換回路６２により構成されている。

【0032】

一方、図６に示すように、比較例に係るカラムＡ／Ｄ変換回路７ｒは、すべてのＡ／Ｄ変換回路ＡＤＣ１～ＡＤＣｎは図４の第１のＡ／Ｄ変換回路６２により構成されている。

【0033】

なお、図５では、奇数番目のＡ／Ｄ変換回路ＡＤＣ１、ＡＤＣ３、・・、ＡＤＣｎ－１を図３の第１のＡ／Ｄ変換回路６１で構成し、偶数番目のＡ／Ｄ変換回路ＡＤＣ２、ＡＤＣ４、・・、ＡＤＣｎを図４の第２のＡ／Ｄ変換回路６２で構成する例を示したが、これに限定されない。奇数番目のＡ／Ｄ変換回路ＡＤＣ１、ＡＤＣ３、・・、ＡＤＣｎ－１を図４の第２のＡ／Ｄ変換回路６２で構成し、偶数番目のＡ／Ｄ変換回路ＡＤＣ２、ＡＤＣ４、・・、ＡＤＣｎを図３の第１のＡ／Ｄ変換回路６１で構成してもよい。連続する半分のＡ／Ｄ変換回路ＡＤＣ１～ＡＤＣｎ／２を図３の第１のＡ／Ｄ変換回路６１と第２のＡ／Ｄ変換回路６２の一方で構成し、残りの半分の連続するＡ／Ｄ変換回路ｎ／２＋１～ｎを第１のＡ／Ｄ変換回路６１と第２のＡ／Ｄ変換回路６２の他方で構成してもよい。カラムＡ／Ｄ変換回路７内の複数のＡ／Ｄ変換回路を複数に分類し、あるＡ／Ｄ変換回路の群は図３の第１のＡ／Ｄ変換回路６１で構成し、残りのＡ／Ｄ変換回路の群は図４の第２のＡ／Ｄ変換回路６２で構成してもよい。

【0034】

次に、図を用いて、イメージセンサ１００のＡ／Ｄ変換動作を説明する。図７は、Ａ／Ｄ変換動作の概要を説明する図である。図８は、図６の比較例に係るカラムＡ／Ｄ変換回路の場合におけるＡ／Ｄ変換動作を説明する図である。図９は、図５の実施の形態１に係るカラムＡ／Ｄ変換回路を有する場合のＡ／Ｄ変換動作（ＡＤＣ７）と図６の比較例に係るカラムＡ／Ｄ変換回路の場合のＡ／Ｄ変換動作（ＡＤＣ７ｒ）とを説明する図である。

【0035】

図７に示すように、デジタル型相関二重サンプリングＤＣＤＳを用いたＡ／Ｄ変換回路の変換動作では、まず初めに、Ａ／Ｄ変換回路に真っ暗な時（画素信号がリセット状態）の出力画像（１回目ＡＤ変換という）を取り、１回目のＡＤ変換を行い、1回目のＡＤ変換結果Ｄｄ［１］を得る。次に、Ａ／Ｄ変換回路に光を入れたときの出力画像（２回目ＡＤ変換という）を取り、２回目のＡＤ変換を行い、２回目のＡＤ変換結果Ｄｓ［１］を得る。そして、光を入れたときの出力画像から真っ暗な出力画像を減算する（Ｄｓ［１］－Ｄｄ［１］）することで、回路オフセットが除去されたＡＤ変換結果を得ることできる。

【0036】

図８に示すように、比較例に係るカラムＡ／Ｄ変換回路７ｒにおいては、１回目ＡＤ変換では画素信号がリセット状態となるため、全カラムの第２のＡＤ変換回路６２ほぼ同一の入力電圧印加状態となり、ＡＤ変換回路の出力が遷移する際は全カラムの第２のＡＤ変換回路６２の変換出力が同時に同一方向に遷移する動作となる。そのため、全カラムの第２のＡＤ変換回路６２に供給されている電源電圧ＶＣＣの電位や接地電圧ＧＮＤの電位が大きく変動する。つまり、電源電圧ＶＣＣを供給する配線の抵抗値や接地電圧ＧＮＤを供給する配線の抵抗値によって、電源電圧ＶＣＣの大きなIR-DropやＧＮＤ電位の大きな上昇が発生することになる。これにより、ＡＤ変換回路６２内の２値化回路２４の比較出力ＣＯＭＰＯＵＴのスルーレートが大きく鈍ることになる。

【0037】

一方、２回目のＡＤ変換では、光を入れたときの画素信号が入力されるため、全カラムのＡＤ変換回路６２の遷移タイミングは分散し、電源電圧ＶＣＣのIR-Dropが小さくなるため、比較出力ＣＯＭＰＯＵＴのスルーレートは、１回目のＡＤ変換時における比較出力ＣＯＭＰＯＵＴのスルーレートと比較して、鈍らないことになる。

【0038】

そして、１回目のＡＤ変換時の鈍ったスルーレートに起因した遅延増加分だけ、カウンタ５のラッチタイミングがずれ、相関二重サンプリング（Correlated Double Sampling）後のＡＤ変換結果に誤差が混入する。特に、低照度時に、この誤差が大きく影響し、低照度時のリニアリティが劣化する。この結果、色バランスの崩れやシェーディング校正精度が悪化する。

【0039】

図９において、左側には、図５の実施の形態１に係るカラムＡ／Ｄ変換回路７のＡ／Ｄ変換動作ＡＤＣ７を示しており、右側には、図６の比較例に係るカラムＡ／Ｄ変換回路７ｒのＡ／Ｄ変換動作ＡＤＣ７ｒを示している。図９において、Ｖ１はＡＤ変換回路６１の第１アンプ２１の入力端子ＶＩＮ１Ｎの電位を示し、Ｖ２は第１アンプ２１の入力端子ＶＩＮ１Ｐの電位を示す。Ｖ３はＡＤ変換回路６２の第１アンプ２１の入力端子ＶＩＮ１Ｎの電位を示し、Ｖ４は第１アンプ２１の入力端子ＶＩＮ１Ｐの電位を示す。Ａ／Ｄ変換動作ＡＤＣ７には、電位Ｖ１，Ｖ２，Ｖ３，Ｖ４が示されており、点線は電位Ｖ１を、実線は電位Ｖ３を、薄い実線は電位Ｖ２、Ｖ４を示している。一方、Ａ／Ｄ変換動作ＡＤＣ７ｒには、電位Ｖ３，Ｖ４が示されており、実線は電位Ｖ３を、薄い実線は電位Ｖ４を示している。点線の電位Ｖ１と実線の電位Ｖ３との間の差電位は、オフセット発生回路２５により生成されたオフセット電位ＯｆＶの電位差である。第１スイッチ素子ＳＷ１と第２スイッチ素子ＳＷ２とは、Ａ／Ｄ変換動作ＡＤＣ７に示すように、１回目ＡＤ変換時において、第１スイッチ素子ＳＷ１がオン状態からオフ状態へと遷移し、第１スイッチ素子ＳＷ１がオフ状態へ遷移した後、第２スイッチＳＷ素子２がオフ状態からオン状態へと遷移する。２回目ＡＤ変換時においては、第１スイッチ素子ＳＷ１がオフ状態と第２スイッチＳＷ素子２がオン状態とが維持される。２回目ＡＤ変換の終了後、第１スイッチ素子ＳＷ１はオン状態へ、第２スイッチＳＷ素子２がオフ状態へと遷移して、次の行の画素の１回目ＡＤ変換の状態へと遷移することになる。

【0040】

Ａ／Ｄ変換動作ＡＤＣ７ｒに示されるように、１回目ＡＤ変換時の出力ＣＯＭＰＯＵＴの立ち上がり時、電源電圧ＶＣＣのIR-Dropが大きく、出力ＣＯＭＰＯＵＴのスルーレートは大きく鈍っている。

【0041】

一方、Ａ／Ｄ変換動作ＡＤＣ７では、Ａ／Ｄ変換動作ＡＤＣ７ｒと比較して、１回目ＡＤ変換時の出力ＣＯＭＰＯＵＴの立ち上がり時、電源電圧ＶＣＣのIR-Dropが減少し、１回目ＡＤ変換時の出力ＣＯＭＰＯＵＴ出力のスルーレートが２回目ＡＤ変換時の出力ＣＯＭＰＯＵＴの立ち上がり時のスルーレートとほぼ同等になっているのが分かる。

【0042】

図１０は、実施の形態１に係るイメージセンサの低照度時のリニアリティを説明する図である。図１１は、実施の形態１に係るイメージセンサ１００の色バランスを説明する図である。

【0043】

図１０に示すように、実施の形態１に係るイメージセンサ１００では、上側に示す低照度時のリニアリティのグラフＧ１０から、下側に示す低照度時のリニアリティのグラフＧ１１へと改善された。上側に示す低照度時のリニアリティのグラフＧ１０は、比較例に係るカラムＡ／Ｄ変換回路７ｒを有するイメージセンサに対応し、下側に示す低照度時のリニアリティのグラフＧ１１は実施の形態１に係るカラムＡ／Ｄ変換回路７を有するイメージセンサ１００に対応する。この例では、低照度時のリニアリティが、－１１．４％から－１．５％へ改善された例を示している。

【0044】

図１１には、上から下に順に、カラムＡ／Ｄ変換回路７ｒを有するイメージセンサの色バランスＣＢ１０、カラムＡ／Ｄ変換回路７を有するイメージセンサの色バランスＣＢ１１を示しており、理想的なリニアリティの色バランスＣＢｉｄを示している。一様光を入射、0EVでホワイトバランスを取った画像比較である。色バランスＣＢ１０は、色バランスの大きく崩れており、見劣りする画像である。色バランスＣＢ１１は、理想的なリニアリティの色バランスＣＢｉｄに近い色バランスを実現できている。

【0045】

実施の形態１に係るイメージセンサ１００によれば、偶数番目または奇数番目のＡＤ変換回路にオフセット発生回路２５を設け、ＡＤ変換時の遷移タイミングをずらすことで、電源電圧ＶＣＣの供給される配線の電位のIR-Drop量を低減させる。

【0046】

これにより、１回目ＡＤ変換時の鈍った出力スルーレートに起因した遅延増加分だけカウンタのラッチタイミングがずれることを防止できる。そのため、ＡＤ変換結果への誤差の混入を低減できる。これにより、低照度時のリニアリティが改善できる。その結果、色バランスを理想的なバランスにでき、シェーディング校正精度を向上できる。

【0047】

(実施の形態２）
図１２は、実施の形態２に係るカラムＡ／Ｄ変換回路７Ａの構成を示すブロック図である。カラムＡ／Ｄ変換回路７Ａは、複数のＡ／Ｄ変換回路ＡＤＣ１～ＡＣＤｎを含む。複数のＡ／Ｄ変換回路ＡＤＣ１～ＡＣＤｎのおのおのは、図３に示す第１のＡ／Ｄ変換回路６１の回路構成を用いて構成されている。ただし、Ａ／Ｄ変換回路ＡＤＣ１～ＡＣＤ９は、そのオフセット発生回路２５から発生するオフセット電圧Ａ～Ｈが異なるように構成されている。この例のオフセット電圧Ａ～Ｈでは、互いに異なる８タイプのオフセット電圧とされている。

【0048】

図１３は、オフセット電圧Ａ～Ｈを示すグラフである。縦軸はオフセット電圧Ｖｏｓ（ｍＶ）を示し、横軸は容量素子Ｃ１と容量素子Ｃ２の比（Ｃ２／Ｃ１）を示している。オフセット電圧Ｖｏｓ（ｍＶ）は、下記（式１）から求めることができる。

【0049】

Ｖｏｓ＝－（Ｃ２／（Ｃ１＋Ｃ２））・（ＶＣＣ－ＧＮＤ） （式１）
ここで、容量素子Ｃ１、Ｃ２は、図３に示す第１のＡ／Ｄ変換回路６１の容量素子Ｃ１、Ｃ２である。容量素子Ｃ１は一定として、容量素子Ｃ２の容量値をカラム毎に変えて、異なるオフセット電圧Ａ～Ｈを生成する。異なるオフセット電圧Ａ～Ｈの数は、８つに限定されない。２つや７つでも良いし、９つおよびそれ以上でも良い。

【0050】

実施の形態２でも、実施の形態１と同様な効果を得ることができる。

【0051】

（実施の形態３）
図１４は、実施の形態３に係るＡ／Ｄ変換回路６１Ａの構成を示すブロック図である。図１５は、ゲインエラーの改善を説明するグラフである。

【0052】

図１４のＡ／Ｄ変換回路６１Ａが図３のＡ／Ｄ変換回路６１と異なる点は、図１４のＡ／Ｄ変換回路６１Ａにおいて、ゲインエラーの改善のため、第１アンプ２１の入力端子ＶＩＮ１Ｐにダミー容量素子回路２６が接続されている点である。ダミー容量素子回路２６は、第１アンプ２１の入力端子ＶＩＮ１Ｐと接地電位ＧＮＤとの間に接続された第２の容量素子Ｃ２により構成されている。Ａ／Ｄ変換回路６１Ａの他の構成は、Ａ／Ｄ変換回路６１と同じなので重複する説明は省略する。

【0053】

図３のＡ／Ｄ変換回路６１のゲインエラーの式（つまり、第１アンプ２１の入力端子ＶＩＮ１Ｐに容量素子Ｃ２が接続されていない）は、以下の式２で表すことができる。ゲインは以下の式３で表すことができる。
ＧａｉｎＥｒｒｏｒ＝Ｇａｉｎ－１＝－（Ｃ２）／（Ｃ１＋Ｃ２＋Ｃｐ） （式２）
Ｇａｉｎ＝（Ｃ１＋Ｃ２）／（Ｃ１＋Ｃ２＋Ｃｐ） （式３）
ここで、Ｃｐは寄生容量素子である。

【0054】

図１５は、縦軸をセンサ出力とし、横軸を明るさとした場合の第１アンプ２１の入出力特性を示している。実線ＬＡ（ｗ／ Ｃ２）は第１アンプ２１の入力端子ＶＩＮ１Ｐに容量素子Ｃ２が接続されている場合（図１４のＡ／Ｄ変換回路６１Ａに対応する）を示す。二点鎖線ＬＢ（ｗ／ｏ Ｃ２）は第１アンプ２１の入力端子ＶＩＮ１Ｐに容量素子Ｃ２が接続されていない場合（図３のＡ／Ｄ変換回路６１に対応する）を示す。一点鎖線ＬＩは理想の入出力特性を示している。図１５に示されるように、ゲイン誤差は、実線ＬＡ（ｗ／ Ｃ２）のゲイン誤差GainError(w/ C2)は、二点鎖線ＬＢ（ｗ／ｏ Ｃ２）のゲイン誤差GainError(w/o C2)より小さくなっていることが分かる。

【0055】

実施の形態３によれば、第１アンプ２１の入力端子ＶＩＮ１Ｐにダミー容量素子回路２６が接続することにより、ゲインエラーを改善できる。

【0056】

以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。

【0057】

実施の形態では、イメージセンサへ応用について説明したが、本開示は、距離センサに内蔵されるＡ／Ｄ変換回路へ適用可能である。

【符号の説明】

【0058】

１：制御回路
２：行操作回路
３：画素部
４：参照電圧生成回路
５：カウンタ回路
６、６１、６１Ａ、６２：Ａ／Ｄ変換回路
７、７Ａ：カラムＡ／Ｄ変換回路
２５：オフセット発生回路
２６：ダミー容量素子回路
１００：イメージセンサ（個体撮像装置）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】