特許 7588764 メモリシステムにおけるアドレス障害検出を実行するための階層的ＲＯＭエンコーダシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-14

(45)【発行日】2024-11-22

(54)【発明の名称】メモリシステムにおけるアドレス障害検出を実行するための階層的ＲＯＭエンコーダシステム

(51)【国際特許分類】

   G11C 29/02 20060101AFI20241115BHJP

【ＦＩ】

G11C29/02

【請求項の数】 22

(21)【出願番号】P 2024523944

(86)(22)【出願日】2022-02-23

(65)【公表番号】

(43)【公表日】2024-11-08

(86)【国際出願番号】 US2022017434

(87)【国際公開番号】W WO2023101711

(87)【国際公開日】2023-06-08

【審査請求日】2024-06-10

(31)【優先権主張番号】202111444122.6

(32)【優先日】2021-11-30

(33)【優先権主張国・地域又は機関】CN

(31)【優先権主張番号】17/669,793

(32)【優先日】2022-02-11

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】110000626

【氏名又は名称】弁理士法人英知国際特許商標事務所

(72)【発明者】

【氏名】キアン、シャオゾウ

(72)【発明者】

【氏名】ズー、ヤオファ

【審査官】後藤 彰

(56)【参考文献】

【文献】特開２０２１－１２５２７６（ＪＰ，Ａ）

【文献】特表２０２０－５１１７３１（ＪＰ，Ａ）

【文献】特開２０１６－７１９１０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ ２９／０２

(57)【特許請求の範囲】

【請求項1】

メモリシステムであって、
複数の行及び複数の列に配置された複数のメモリセルのアレイと、
行アドレス成分を受け取り、複数のワード線のうちの１つをアサートするための行デコーダであって、各ワード線は、前記アレイの１つの行に結合される、行デコーダと、
階層的ＲＯＭエンコーダシステムであって、
前記複数のワード線を受け取り、第１の出力を生成するための第１のＲＯＭエンコーダ、
前記複数のワード線を受け取り、論理ブロック出力を生成するための論理ブロック、
前記論理ブロック出力を受け取り、第２の出力を生成するための第２のＲＯＭエンコーダ、
前記第１の出力と前記行アドレス成分の第１の部分とを比較するための第１の比較器、
前記第２の出力と前記行アドレス成分の第２の部分とを比較するための第２の比較器、及び
前記第１の比較器からの出力及び前記第２の比較器からの出力に基づいて行アドレス障害検出信号を生成するためのゲート、を備える、階層的ＲＯＭエンコーダシステムと、
を備える、メモリシステム。

【請求項2】

前記論理ブロックは複数のＯＲゲートを備える、請求項１に記載のメモリシステム。

【請求項3】

前記複数のメモリセルは複数の揮発性メモリセルを備える、請求項１に記載のメモリシステム。

【請求項4】

前記複数のメモリセルは複数の不揮発性メモリセルを備える、請求項１に記載のメモリシステム。

【請求項5】

メモリシステムであって、
複数の行及び複数の列に配置された複数のメモリセルのアレイと、
列アドレス成分を受け取り、前記列アドレス成分に応答して列選択を生成するための列デコーダと、
階層的ＲＯＭエンコーダシステムであって、
前記列選択を受け取り、第１の出力を生成するための第１のＲＯＭエンコーダ、
前記列選択を受け取り、論理ブロック出力を生成するための論理ブロック、
前記論理ブロック出力を受け取り、第２の出力を生成するための第２のＲＯＭエンコーダ、
前記第１の出力と前記列アドレス成分の第１の部分とを比較するための第１の比較器、
前記第２の出力と前記列アドレス成分の第２の部分とを比較するための第２の比較器、及び
前記第１の比較器からの出力及び前記第２の比較器からの出力に基づいて列アドレス障害検出信号を生成するためのゲート、を備える、階層的ＲＯＭエンコーダシステムと、
を備える、メモリシステム。

【請求項6】

前記論理ブロックは複数のＯＲゲートを備える、請求項５に記載のメモリシステム。

【請求項7】

前記複数のメモリセルは複数の揮発性メモリセルを備える、請求項５に記載のメモリシステム。

【請求項8】

前記複数のメモリセルは複数の不揮発性メモリセルを備える、請求項５に記載のメモリシステム。

【請求項9】

メモリシステムであって、
複数の行及び複数の列に配置された複数のメモリセルのアレイと、
行アドレス成分を受け取り、複数のワード線のうちの１つをアサートするための行デコーダであって、各ワード線は、前記アレイの１つの行に結合される、行デコーダと、
階層的ＲＯＭエンコーダシステムであって、
前記複数のワード線を受け取り、第１の出力を生成するための第１のＲＯＭエンコーダ、
前記複数のワード線を受け取り、第１の論理ブロック出力を生成するための第１の論理ブロック、
前記第１の論理ブロック出力を受け取り、第２の出力を生成するための第２のＲＯＭエンコーダ、
前記第１の論理ブロック出力を受け取り、第２の論理ブロック出力を生成するための第２の論理ブロック、
前記第２の論理ブロック出力を受け取り、第３の出力を生成するための第３のＲＯＭエンコーダ、
前記第１の出力と前記行アドレス成分の第１の部分とを比較するための第１の比較器、
前記第２の出力と前記行アドレス成分の第２の部分とを比較するための第２の比較器、
前記第３の出力と前記行アドレス成分の第３の部分とを比較するための第３の比較器、
前記第１の比較器からの出力、前記第２の比較器からの出力、及び前記第３の比較器からの出力に基づいて行アドレス障害検出信号を生成するためのゲート、を備える、階層的ＲＯＭエンコーダシステムと、
を備える、メモリシステム。

【請求項10】

前記第１の論理ブロックはＯＲゲートを備える、請求項９に記載のメモリシステム。

【請求項11】

前記第２の論理ブロックはＯＲゲートを備える、請求項１０に記載のメモリシステム。

【請求項12】

前記第１の論理ブロックはＮＯＲゲートを備える、請求項９に記載のメモリシステム。

【請求項13】

前記第２の論理ブロックはＮＡＮＤゲートを備える、請求項１２に記載のメモリシステム。

【請求項14】

前記複数のメモリセルは複数の揮発性メモリセルを備える、請求項９に記載のメモリシステム。

【請求項15】

前記複数のメモリセルは複数の不揮発性メモリセルを備える、請求項９に記載のメモリシステム。

【請求項16】

メモリシステムであって、
複数の行及び複数の列に配置された複数のメモリセルのアレイと、
列アドレス成分を受け取り、複数のビット線のうちの１つをアサートするための列デコーダであって、各ビット線は、前記アレイ内の１つの列に結合される、列デコーダと、
階層的ＲＯＭエンコーダシステムであって、
前記列アドレス成分を受け取り、第１の出力を生成するための第１のＲＯＭエンコーダ、
前記列アドレス成分を受け取り、第１の論理ブロック出力を生成するための第１の論理ブロック、
前記第１の論理ブロック出力を受け取り、第２の出力を生成するための第２のＲＯＭエンコーダ、
前記第１の論理ブロック出力を受け取り、第２の論理ブロック出力を生成するための第２の論理ブロック、
前記第２の論理ブロック出力を受け取り、第３の出力を生成するための第３のＲＯＭエンコーダ、
前記第１の出力と前記列アドレス成分の第１の部分とを比較するための第１の比較器、
前記第２の出力と前記列アドレス成分の第２の部分とを比較するための第２の比較器、
前記第３の出力と前記列アドレス成分の第３の部分とを比較するための第３の比較器、及び
前記第１の比較器からの出力、前記第２の比較器からの出力、及び前記第３の比較器からの出力に基づいて列アドレス障害検出信号を生成するためのゲート、を備える、階層的ＲＯＭエンコーダシステムと、
を備える、メモリシステム。

【請求項17】

前記第１の論理ブロックはＯＲゲートを備える、請求項１６に記載のメモリシステム。

【請求項18】

前記第２の論理ブロックはＯＲゲートを備える、請求項１７に記載のメモリシステム。

【請求項19】

前記第１の論理ブロックはＮＯＲゲートを備える、請求項１６に記載のメモリシステム。

【請求項20】

前記第２の論理ブロックはＮＡＮＤゲートを備える、請求項１９に記載のメモリシステム。

【請求項21】

前記複数のメモリセルは複数の揮発性メモリセルを備える、請求項１６に記載のメモリシステム。

【請求項22】

前記複数のメモリセルは複数の不揮発性メモリセルを備える、請求項１６に記載のメモリシステム。

【発明の詳細な説明】

【技術分野】

【0001】

（優先権の主張）
本出願は、２０２１年１１月３０日に出願された「Ｈｉｅｒａｒｃｈｉｃａｌ ＲＯＭ Ｅｎｃｏｄｅｒ Ｓｙｓｔｅｍ ｆｏｒ Ｐｅｒｆｏｒｍｉｎｇ Ａｄｄｒｅｓｓ Ｆａｕｌｔ Ｄｅｔｅｃｔｉｏｎ ｉｎ ａ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ」という名称の中国特許出願第２０２１１１４４４１２２．６号、及び２０２２年２月１１日に出願された「Ｈｉｅｒａｒｃｈｉｃａｌ ＲＯＭ Ｅｎｃｏｄｅｒ Ｓｙｓｔｅｍ ｆｏｒ Ｐｅｒｆｏｒｍｉｎｇ Ａｄｄｒｅｓｓ Ｆａｕｌｔ Ｄｅｔｅｃｔｉｏｎ ｉｎ ａ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ」という名称の米国特許出願第１７／６６９，７９３号の優先権を主張する。

【0002】

（技術分野）
階層的ＲＯＭエンコードシステムを使用してメモリシステムにおけるアドレス障害検出を実行するための様々な実施形態が開示される。

【背景技術】

【0003】

メモリシステムは、現代の電子デバイスにおいて普及している。データが記憶又は検索されるとき、メモリシステムは正確かつ信頼性のある方法で動作することが重要である。

【0004】

図１は、例示的な先行技術のメモリシステム１００を描示する。アレイ１０１は、行及び列に配置された複数のメモリセルを備える。各行は複数のワード線１０６のうちの１つに結合され、各列は複数のビット線１０７のうちの１つに結合される。アレイ１０１は、ワード線を選択することによって行を選択する行デコーダ１０２と、ビット線を選択することによって列を選択する列デコーダ１０３と、によってアクセスされる。メモリセルは、揮発性メモリセル（ＤＲＡＭセル又はＳＲＡＭセルなど）又は不揮発性メモリセル（フラッシュメモリセルなど）であり得る。

【0005】

この例では、行デコーダ１０２及び列デコーダ１０３は各々、読み出し又は書き込み（プログラム）動作のために選択されるアレイ１０１におけるアドレスであるアドレスＡを受け取る。アドレスＡは、行アドレス成分１０４及び列アドレス成分１０５を含む。例えば、アドレスＡが８ビット［ｂ０：ｂ７］を含む場合、行アドレス成分１０４は、最初の４ビット［ｂ０：ｂ３］を含み得、列アドレス成分１０５は、最後の４ビット［ｂ４：ｂ７］を含み得る、又はその逆である。代替として、行アドレス成分１０４及び列アドレス成分１０５は、デコードアルゴリズムを使用してアドレスＡから導出され得る。

【0006】

行デコーダ１０２は、行アドレス成分１０４を受け取り、そしてデコードし、その結果、複数のワード線１０６のうちの１つが行デコーダ１０２によってアサートされる。行アドレス成分１０４がｍビットである場合、２^m本のワード線１０６が存在する。

【0007】

列デコーダ１０３は、列アドレス成分１０５を受け取ってデコードする。読み出し動作中、列デコーダ１０３はまた、アレイ１０１の全てのビット線１０７から信号を受け取る。列デコーダ１０３は、列アドレス成分１０５を使用してビット線１０７をデコードして特定の列を選択し、その列から検知された値が出力として提供される。書き込み（プログラム）動作の間、列デコーダ１０３は、入力を受け取り、列アドレス成分に応答して、デコード操作によって、選択されたビット線に入力を適用する。列アドレス成分１０５がｎビットである場合、２ⁿ本のビット線１０７が存在する。いくつかの例では、列デコードは、多重化によって達成される。

【0008】

このようにして、行アドレス成分１０４及び列アドレス成分１０５は、読み出し又は書き込み（プログラム）動作のために特定のメモリセルを選択する。

【0009】

材料の不完全性又はランダムな環境外乱により、読み出し又は書き込み（プログラム）動作中にアドレス障害が発生する可能性がある。具体的には、発生する可能性のあるアドレス障害のタイプは、以下のものを含む：
・実際に選択される行及び／又は列は、アドレスＡとは異なるアドレスに対応する；
・行及び／又は列は、１つが選択されることが意図されたときに実際には選択されない；又は
・１つのみが選択されることが意図された場合、２つ以上の行及び／又は２つ以上の列が実際に選択される。

【0010】

例えば、アドレスＡがワード線０００１に対応する場合、アドレス障害により、ワード線００１１が代わりに選択される可能性がある（第２のビットのビットフリップのため）。同様に、アドレスＡがビット線１１００に対応する場合、アドレス障害によって、ビット線１１００及び１１１０などの２本のビット線が代わりに選択される可能性がある。当業者は、アドレス障害が検出又は訂正されない場合、誤った読み出し又は書き込み／プログラム動作が発生することを理解されよう。

【0011】

図２は、アドレス障害問題に対する先行技術の解決策を描示する。メモリシステム２００は、図１のメモリシステム１００と同じ構成要素、並びにＲＯＭ行エンコーダ２０１、ＲＯＭ列エンコーダ２０２、及び比較器２０３を備える。ＲＯＭ行エンコーダ２０１は、アレイ１０１の各行について１行のＲＯＭセルを含み、ＲＯＭ列エンコーダ２０２は、アレイ１０１の各列について１行のＲＯＭセルを含む。ＲＯＭ行エンコーダ２０１及びＲＯＭ列エンコーダ２０２の目的は、アドレス障害を識別するために使用され得る追加データを提供することである。

【0012】

ＲＯＭ行エンコーダ２０１は、図１のワード線１０６の全て、すなわち、デコードされた行アドレス成分１０４を受け取り、各ワード線はＲＯＭ行エンコーダ２０１内の１つの行に対応し、特定の行がアレイ１０１内で選択されると、対応する１つの行がＲＯＭ行エンコーダ２０１内で選択され、データ２０５が比較器２０３に出力される。

【0013】

ＲＯＭ列エンコーダ２０２は、選択された１つの列を識別することができる列デコーダ１０３からデコードされた列信号を受け取り、特定の１つの列がアレイ１０１内で選択されると、対応する１つの行がＲＯＭ列エンコーダ２０２内で選択され、データ２０６が比較器２０３に出力される。

【0014】

この設計では、ＲＯＭ行エンコーダ２０１は、選択された行に関連付けられた行アドレス成分を含む１つの値を出力するようにプログラムされており、ＲＯＭ列エンコーダ２０２は、選択された列に関連付けられた列アドレス成分を含む１つの値を出力するようにプログラムされている。例えば、アドレス障害が発生していない状況では、行アドレス成分１０４が「００１０」である場合、ＲＯＭ行エンコーダ２０１は、ビット「００１０」を出力２０５に含む対応する出力を有し、列アドレス成分１０５が「１１１１」である場合、ＲＯＭ列エンコーダ２０２は、ビット「１１１１」を出力２０６に含む対応する出力を有する。

【0015】

先行技術の設計の１つの欠点は、ＲＯＭ行エンコーダ２０１及びＲＯＭ列エンコーダ２０２がかなりのダイ空間を必要とすることである。図３は、ＲＯＭエンコーダ行２０１又はＲＯＭ列エンコーダ２０２に使用することができる先行技術のＲＯＭエンコーダ３００を描示する。簡単にするために、この例では、ＲＯＭエンコーダ３００は、アレイ１０１内にワード線［ＷＬ０：ＷＬ３］に対応する４行を含み、これは、アドレスビット［Ａ１：Ａ０］に対応する。当業者は、ＲＯＭエンコーダ３００は、はるかに多数の行及び列を含むことができることを理解するであろう。

【0016】

設計により、２本のビット線のみのアドレスビット［Ａ１：Ａ０］をエンコードする代わりに、ＲＯＭエンコーダ３００はまた、それらのアドレスビットに対する相補ビットを含む。この例では、ビット［Ｂ１：Ｂ０］は、アドレスビット［Ａ１：Ａ０］に対応するビットを含み、したがって、比較器２０３によって、アドレスビット［Ａ１：Ａ０］と直接比較することができる。ビットＢ３はビットＢ１の補数であり、ビットＢ２はビットＢ０の補数である。アドレスビット自体に加えて相補ビットを記憶することにより、システムは、発生するいかなるアドレス障害も確実に識別することができる。図３に示される特定の構成では、各アドレスビット［Ａ１、Ａ０］の組み合わせに対する対応するアサートされたワード線及び出力は、以下のようになる。
表１：ＲＯＭエンコーダ３００の入力－出力

【表1】

【0017】

再び図２を参照して、表１の例を適用すると、比較器２０３は、出力２０５からのビットＢ１及びＢ０を行アドレス成分１０４、具体的にはビットＡ１及びＡ０と比較する。比較器２０３はまた、出力２０５からのビットＢ３及びＢ２をビットＢ１及びＢ０の反転と比較する。同様の比較が、ＲＯＭ列エンコーダ２０２の出力２０６及び列アドレス成分１０５を用いて行われる。４つの比較の全てが一致する場合、アドレス障害は存在せず、フラグ２０４は、アドレス障害がないことを示す値（例えば、「０」）を有する。４つの比較のうちの１つ以上が一致しない場合、アドレス障害があり、フラグ２０４は、アドレス障害を示す値（例えば、「１」）を有する。

【0018】

表２は、アドレスビット［０、０］の入力に基づくＲＯＭエンコーダ３００の出力を使用したアドレス障害の検出の例を含む。
表２：ＲＯＭエンコーダ３００を使用した行アドレス障害検出

【表2】

【0019】

図から分かるように、この設計では、２つのアドレスビット［Ａ１、Ａ０］のデータをエンコードするために８つのスイッチが必要である。より一般的には、ＲＯＭエンコーダ３００において必要とされるスイッチの数は、（可能なワード線の数）×（アドレスのビット数）に等しく、この例では４×２＝８である。ここで、各スイッチは、ＮＭＯＳ又はＰＭＯＳトランジスタで実装される。これらのスイッチは、かなりの量のダイ空間を利用する。

【0020】

必要とされるのは、先行技術の設計よりも少ない構成要素及び少ないダイ空間を利用しながら、アドレス障害を検出することができる、改善されたアドレス障害検出システムである。

【発明の概要】

【0021】

階層的ＲＯＭエンコードシステムを使用してメモリシステムにおけるアドレス障害検出を実行するための様々な実施形態が開示される。一実施形態では、階層的ＲＯＭエンコードシステムは、アドレス障害を検出するために使用される２つのレベルのＲＯＭエンコーダを備える。別の実施形態では、階層的ＲＯＭエンコードシステムは、アドレス障害を検出するために使用される３つのレベルのＲＯＭエンコーダを備える。

【0022】

【0023】

【0024】

【0025】

【0026】

【0027】

【0028】

【図面の簡単な説明】

【0029】

【図1】先行技術のメモリシステムを描示する。

【図2】アドレス障害検出システムを有する先行技術のメモリシステムを描示する。

【図3】先行技術のＲＯＭエンコーダを描示する。

【図4A】階層的ＲＯＭエンコーダシステムの一実施形態を描示する。

【図4B】図４Ａの階層的ＲＯＭエンコーダシステムを利用する改善されたアドレス障害検出システムを有するメモリシステムの一実施形態を描示する。

【図4C】図４Ａの階層的ＲＯＭエンコーダシステムを利用する改善されたアドレス障害検出システムを有するメモリシステムの一実施形態を描示する。

【図5A】改善されたアドレス障害検出システムを有するメモリシステムの別の実施形態を描示する。

【図5B】改善されたアドレス障害検出システムを有するメモリシステムの別の実施形態を描示する。

【図6A】改善されたアドレス障害検出システムを有するメモリシステムの別の実施形態を描示する。

【図6B】改善されたアドレス障害検出システムを有するメモリシステムの別の実施形態を描示する。

【図7A】改善されたアドレス障害検出システムを有するメモリシステムの別の実施形態を示す。

【図7B】改善されたアドレス障害検出システムを有するメモリシステムの別の実施形態を描示する。

【発明を実施するための形態】

【0030】

図４Ａは、階層的ＲＯＭエンコーダシステム４１１を描示する。ＲＯＭエンコーダシステム４１１は、２レベル階層のＲＯＭエンコーダ、具体的には、ＲＯＭエンコーダ４０１及びＲＯＭエンコーダ４０２を備える。ＲＯＭエンコーダシステム４１１は、１組のＯＲゲートを含む論理ブロック４０３を更に含む。この例では、ＲＯＭエンコーダシステム４１１は、４ビットの行アドレス又は列アドレス［Ａ３：Ａ０］に対応する１６本のワード線を含む。当業者であれば、ＲＯＭエンコーダシステム４１１は、行アドレス又は列アドレスのより多数のビットに対応するより多数のワード線、又は行アドレス又は列アドレスのより少数のビットに対応するより少数のワード線を用いて構成することができることを理解するであろう。

【0031】

ＲＯＭエンコーダ４０１内の各行は、図１のアレイ１０１のワード線１０６のうちの１つに対応し、ここではワード線［ＷＬ０：ＷＬ１５］として示されている。論理ブロック４０３もワード線１０６を受け取る。論理ブロック４０３は、ＯＲゲート４０３－１及びＯＲゲート４０３－２などの個々のＯＲゲートを備える。この例では、各ＯＲゲートは、４本のワード線を受け取り、これらの４本のワード線に対して「ＯＲ」関数を実行する。４入力ＯＲゲートの代わりに、論理ブロック４０３は代わりに他の数の入力のＯＲゲートを利用することができる。各ＯＲゲートの出力（論理ブロック出力）は、ＲＯＭエンコーダ４０２内のそれぞれの行に結合される。したがって、ＲＯＭエンコーダ４０１への入力は１６本のワード線［ＷＬ０：ＷＬ１５］であるのに対し、ＲＯＭエンコーダ４０２への入力は、ＯＲ演算（ＷＬ０又はＷＬ１又はＷＬ２又はＷＬ３）、（ＷＬ４、ＷＬ５、ＷＬ６又はＷＬ７）、（ＷＬ８、ＷＬ９、ＷＬ１０又はＷＬ１１）、及び（ＷＬ１２、ＷＬ１３、ＷＬ１４、及びＷＬ１５）の結果を含む４本の線である。

【0032】

この例では、ＲＯＭエンコーダ４０１は、１６本のワード線（ＷＬ０～ＷＬ１５）全てを受け取り、図３に示される同じビットパターンを使用して、アドレスの最下位２ビット［Ａ１：Ａ０］に対応する４行ごとに同じビットパターンを記憶する。例えば、ＷＬ０～ＷＬ３に記憶されたビットパターンは、ＷＬ４～ＷＬ７に記憶されたビットパターンと同一である。これは、各４行グループがアドレスの最下位２ビットに関連付けられた値を記憶するためである。

【0033】

ＲＯＭエンコーダ４０２は、最上位２ビット［Ａ３：Ａ２］のエンコードを記憶する。これらの２ビットは本質的に、４ワード線グループのうちのどれが選択されたかを示す。論理ブロック４０３のそれぞれのＯＲゲート４０３－１、４０３－２の出力は、最上位２ビット（この例ではＡ［３：２］）のデコードであるが、これに限定されない。すなわち、ＲＯＭエンコーダ４０２によって受け取られる４つの信号は、Ａ［３：２］の４つの可能な組み合わせを表す。例えば、Ａ３＝０かつＡ２＝０である場合、ワード線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３のうちの１つが選択され、ＯＲゲート４０３－１の出力は「１」となり、これはＯＲゲート４０３－１の出力に取り付けられたＲＯＭエンコーダ４０２内の行をアサートし、以下同様である。

【0034】

階層的ＲＯＭエンコーダシステム４１１はまた、ＲＯＭエンコーダ４０１及びＲＯＭエンコーダ４０２の出力をアドレスＡと比較するために使用される論理（図示されないが、後続の図に示される）を備え、ＲＯＭエンコーダ４０１の出力は、アドレスの最下位２ビット及びそれらの補数を含み、ＲＯＭエンコーダ４０２の出力は、アドレスの最上位２ビット及びそれらの補数を反映する。論理はまた、記憶された補数を記憶されたアドレス部分の反転と比較する。

【0035】

図４Ｂ及び図４Ｃは、より大きいメモリシステムにおける階層的ＲＯＭエンコーダシステム４１１の使用を描示する。

【0036】

図４Ｂでは、メモリシステム４００は、アレイ１０１と、行デコーダ１０２と、階層的ＲＯＭエンコーダシステム４１１と、を備え、階層的ＲＯＭエンコーダシステム４１１は、ここでは、比較器４０４と、比較器４０５と、ＯＲゲート４０６と、フラグ４０７（行アドレス障害検出信号である）と、を更に備えるものとして示されている。

【0037】

動作中、ＲＯＭエンコーダ４０１は、そのアサートされた１つ又は複数の行に応答して第１の出力を出力し、ＲＯＭエンコーダ４０２は、論理ブロック４０３から受け取った信号に応答して、そのアサートされた１つ又は複数の行に応答して第２の出力を出力する。比較器４０４は、第１の出力を行アドレス成分１０４の第１の部分と比較し、比較器４０５は、第２の出力を行アドレス成分１０４の第２の部分と比較する。一例では、比較器４０４はまた、第１の出力の補数部分を第１の出力のアドレス部分の反転と比較し、比較器４０５はまた、第２の出力の補数部分を第２の出力のアドレス部分の反転と比較する。比較器４０４及び４０５の結果を、ＯＲゲート４０６によるＯＲ関数に通してフラグ４０７を生成する。フラグ４０７の第１の値（例えば、「１」）は、行アドレス障害を示し、第２の値（例えば、「０」）は、行アドレス障害がないことを示す。

【0038】

図４Ｃは、図４Ｂで説明したのと同じ機構を示すが、行デコーダ１０２の代わりに列デコーダ１０３を描示する。メモリシステム４００は、アレイ１０１を備え、更に、列デコーダ１０３及び階層的ＲＯＭエンコーダシステム４１１’を備え、階層的ＲＯＭエンコーダシステム４１１’は、ここでは、比較器４０４’、比較器４０５’、ＯＲゲート４０６’、及びフラグ４０７’（列アドレス障害検出信号である）を更に備えるものとして示されている。

【0039】

動作中、ＲＯＭエンコーダ４０１’は、そのアサートされた１つ又は複数の行に応答して第１の出力を出力し、ＲＯＭエンコーダ４０２’は、論理ブロック４０３’から受け取った信号に応答して、そのアサートされた１つ又は複数の行に応答して第２の出力を出力する。比較器４０４’は、第１の出力を列アドレス成分１０５の第１の部分と比較し、比較器４０５’は、第２の出力を列アドレス成分１０４’の第２の部分と比較する。一例では、比較器４０４’はまた、第１の出力の補数部分を第１の出力のアドレス部分の反転と比較し、比較器４０５’はまた、第２の出力の補数部分を第２の出力のアドレス部分の反転と比較する。比較器４０４’及び４０５’の結果を、ＯＲゲート４０６’によるＯＲ関数に通してフラグ４０７’を生成する。フラグ４０７’の第１の値（例えば、「１」）は、列アドレス障害を示し、第２の値（例えば、「０」）は、列アドレス障害がないことを示す。

【0040】

図４Ｂ又は図４Ｃの例では、４個のＯＲゲートを作成するために、ＲＯＭエンコーダ４０１及び４０１’は各々３２個のスイッチを必要とし、ＲＯＭエンコーダ４０２及び４０２’は各々８個のスイッチを必要とし、論理ブロック４０３及び４０３’は各々２８個のスイッチを必要とし、図４Ｂ及び図４Ｃの各々で合計６８個のスイッチを必要とする。単一のＲＯＭエンコーダを使用する同じ実施態様は、行アドレス障害を検出するために６４個のスイッチを必要とし、列アドレス障害を検出するために６４個のスイッチを必要とするので、１６行の例では、ダイ空間の節約はまだない。しかしながら、３２行の場合、階層的ＲＯＭエンコーダシステム４１１及び４１１’は各々、２つのＲＯＭエンコーダ３００の各々について、１６０個のスイッチと比較して１４４個のスイッチを必要とし、これはダイ空間の節約となる。節約は、以下の表３に示されるように、その後行の数が増加するにつれて増加する。

【0041】

ＲＯＭエンコーダ４０１及び４０２の出力がどのようにアドレス障害を検出するかの例が、表３に例解されている。
表３：階層的ＲＯＭエンコーダシステム４１１の入力－出力

【表3】

【0042】

図５Ａ及び図５Ｂは、メモリシステム５００を描示する。

【0043】

図５Ａでは、メモリシステム５００は、アレイ１０１、階層的ＲＯＭエンコーダシステム５１１、及び行デコーダ１０２を備える。階層的ＲＯＭエンコーダシステム５１１は、３レベル階層のＲＯＭエンコーダ、具体的には、ＲＯＭエンコーダ５０１、ＲＯＭエンコーダ５０３、及びＲＯＭエンコーダ５０５を備える。階層的ＲＯＭエンコーダシステム５１１は更に、論理ブロック５０２（ＯＲゲートを含む）、論理ブロック５０４（ＯＲゲートを含む）、比較器５０６、比較器５０７、比較器５０８、ＯＲゲート５０９、及びフラグ５１０を備える。

【0044】

図５Ｂでは、メモリシステム５００は、アレイ１０１を備え、更に、階層的ＲＯＭエンコーダシステム５１１’及び列デコーダ１０３を備える。階層的ＲＯＭエンコーダシステム５１１’は、３レベル階層のＲＯＭエンコーダ、具体的には、ＲＯＭエンコーダ５０１’、ＲＯＭエンコーダ５０３’、及びＲＯＭエンコーダ５０５’を備える。階層的ＲＯＭエンコーダシステム５１１’は更に、論理ブロック５０２’（ＯＲゲートを含む）、論理ブロック５０４’（ＯＲゲートを含む）、比較器５０６’、比較器５０７’、比較器５０８’、ＯＲゲート５０９’、及びフラグ５１０’を備える。

【0045】

階層的ＲＯＭエンコーダシステム５１１及び５１１’は、第３のレベルが追加されていることを除いて、それぞれ階層的ＲＯＭエンコーダシステム４１１及び４１１’と同様に動作する。論理ブロック５０４及び５０４’は、それぞれＲＯＭエンコーダ５０３及び５０３’からマルチビット出力を受け取り、４ビットのセットに対してＯＲ演算を実行して論理ブロック出力を生成し、論理ブロック出力はそれぞれＲＯＭエンコーダ５０５及び５０５’への入力として働き、ＲＯＭエンコーダはその入力に応答して第３の出力を生成する。したがって、ＲＯＭエンコーダ５０３及び５０３’は、それぞれＲＯＭエンコーダ５０１及び５０１’の４分の１の数の入力及び行を含み、ＲＯＭエンコーダ５０５及び５０５’は、それぞれＲＯＭエンコーダ５０３及び５０３’の４分の１の数の入力及び行を含む。

【0046】

動作中、ＲＯＭエンコーダ５０１及び５０１’はそれぞれ、そのアサートされた１つ又は複数の行に応答して第１の出力を出力し、ＲＯＭエンコーダ５０２及び５０２’はそれぞれ、そのアサートされた１つ又は複数の行に応答して第２の出力を出力し、ＲＯＭエンコーダ５０３及び５０３’は、そのアサートされた１つ又は複数の行に応答して第３の出力を出力する。比較器５０６及び５０６’は、第１の出力をそれぞれ行アドレス成分１０４及び列アドレス成分１０５の第１の部分と比較し、比較器５０７及び５０７’は、第２の出力をそれぞれ行アドレス成分１０４及び列アドレス成分１０５の第２の部分と比較し、比較器５０８及び５０８’は、第３の出力をそれぞれ行アドレス成分１０４及び列アドレス成分１０５の第３の部分と比較する。比較器５０６、５０７、及び５０８の結果を、ＯＲゲート５０９によるＯＲ関数に通して、行アドレス障害検出信号であるフラグ５１０を生成し、比較器５０６’、５０７’、及び５０８’の結果を、ＯＲゲート５０９’によるＯＲ関数に通して、列アドレス障害検出信号であるフラグ５１０’を生成する。フラグ５１０’の第１の値（例えば、「１」）はアドレス障害を示し、第２の値（例えば、「０」）はアドレス障害がないことを示す。

【0047】

図６Ａ及び図６Ｂは、メモリシステム６００を描示する。図６Ａでは、メモリシステム６００は、アレイ１０１、階層的ＲＯＭエンコーダシステム６１１、及び行デコーダ１０２を備える。図６Ｂでは、メモリシステム６００は、アレイ１０１を備え、更に、階層的ＲＯＭエンコーダシステム６１１’及び列デコーダ１０３を備える。階層的ＲＯＭエンコーダシステム６１１は、２レベル階層のＲＯＭエンコーダ、具体的には、ＲＯＭエンコーダ６０１及びＲＯＭエンコーダ６０２を備え、階層エンコーダシステム６１１’は、２レベル階層のＲＯＭエンコーダ、具体的には、ＲＯＭエンコーダ６０１’及びＲＯＭエンコーダ６０２’を備える。階層的ＲＯＭエンコーダシステム６１１は、比較器６０３、比較器６０４、ＯＲゲート６０５、及びフラグ６０６を更に備え、階層的ＲＯＭエンコーダシステム６１１’は、比較器６０３’、比較器６０４’、ＯＲゲート６０５’、及びフラグ６０６’を更に備える。特に、階層的ＲＯＭエンコーダシステム５１１及び５１１’とは異なり、２つのＲＯＭエンコーダの間に別個の論理ブロックは必要とされない。これは、ＲＯＭエンコーダ６０１が代わりに行デコーダ１０２からその入力を受け取り、ＲＯＭエンコーダ６０１’が列デコーダ１０３からその入力を受け取るためであり、列デコーダ１０３は、メモリシステム４００内の論理ブロック４０３又はメモリシステム５００内の論理ブロック５０２及び／若しくは５０４のＯＲゲートを置換するために別個のエンコード機能を実行する。

【0048】

図６Ａを参照すると、動作中、ＲＯＭエンコーダ６０１は、そのアサートされた１つ又は複数の行に応答して第１の出力を出力し、ＲＯＭエンコーダ６０２は、そのアサートされた１つ又は複数の行に応答して第２の出力を出力する。比較器６０３は、第１の出力を行アドレス成分１０４（又は列アドレス成分１０５）の第１の部分と比較し、比較器６０４は、第２の出力を行アドレス成分１０４（又は列アドレス成分１０５）の第２の部分と比較する。比較器６０３及び６０４の結果を、ＯＲゲート６０５によるＯＲ関数に通してフラグ６０６を生成する。フラグ６０６の第１の値（例えば、「１」）は、行アドレス障害を示し、第２の値（例えば、「０」）は、行アドレス障害がないことを示す。

【0049】

同様に、図６Ｂを参照すると、ＲＯＭエンコーダ６０１’は、そのアサートされた１つ又は複数の行に応答して第１の出力を出力し、ＲＯＭエンコーダ６０２’は、そのアサートされた１つ又は複数の行に応答して第２の出力を出力する。比較器６０３’は、第１の出力を列アドレス成分１０５の第１の部分と比較し、比較器６０４’は、第２の出力を列アドレス成分１０５の第２の部分と比較する。比較器６０３’及び６０４’の結果を、ＯＲゲート６０５’によるＯＲ関数に通してフラグ６０６’を生成する。フラグ６０６’の第１の値（例えば、「１」）は、列アドレス障害を示し、第２の値（例えば、「０」）は、列アドレス障害がないことを示す。

【0050】

各設計に必要なスイッチ／トランジスタの総量を、表４にまとめる。

【表4】

【0051】

図７Ａ及び図７Ｂは、メモリシステム７００を描示する。

【0052】

図７Ａでは、メモリシステム７００は、アレイ１０１、行デコーダ１０２、及び階層的ＲＯＭエンコーダシステム７１１を備える。図７Ｂでは、メモリシステム７００は、アレイ１０１を備え、更に、列デコーダ１０３及び階層的ＲＯＭエンコーダシステム７１１’を備える。

【0053】

階層的ＲＯＭエンコーダシステム７１１は、ＲＯＭエンコーダ７０１、論理ブロック７０２（ＮＯＲゲートを含む）、ＲＯＭエンコーダ７０３、論理ブロック７０４（ＮＡＮＤゲートを含む）、ＲＯＭエンコーダ７０５、比較器７０６、比較器７０７、比較器７０８、ＯＲゲート７０９、及びフラグ７１０（行アドレス障害検出信号）を備える。同様に、階層的ＲＯＭエンコーダシステム７１１’は、ＲＯＭエンコーダ７０１’、論理ブロック７０２’（ＮＯＲゲートを含む）、ＲＯＭエンコーダ７０３’、論理ブロック７０４’（ＮＡＮＤゲートを含む）、ＲＯＭエンコーダ７０５’、比較器７０６’、比較器７０７’、比較器７０８’、ＯＲゲート７０９’、及びフラグ７１０’（列アドレス障害検出信号）を備える。

【0054】

階層的ＲＯＭエンコーダシステム７１１及び７１１’は、論理ブロック７０２及び論理ブロック７０２’がＮＯＲゲートを備え、論理ブロック７０４及び７０４’がＮＡＮＤゲートを備えることを除いて、それぞれ図５Ａ及び図５Ｂの階層的ＲＯＭエンコーダシステム５１１及び５１１’と同様であり、ＮＯＲゲート及びＮＡＮＤゲートはＯＲゲートよりも少ないスイッチを必要とするので、ＯＲゲートを備える論理ブロック５０２及び５０２’並びにＯＲゲートを備える論理ブロック５０４及び５０４’を使用することと比較して、必要とされるスイッチの数を低減することができる。図７Ａ及び図７Ｂでは、論理ブロックの変化により、ＲＯＭエンコーダ７０１及び７０５並びに７０１’及び７０５’内のスイッチはＮＭＯＳトランジスタで形成され、ＲＯＭエンコーダ７０３及び７０３’内のスイッチはＰＭＯＳトランジスタで形成されて、各エンコーダ内の正しい行を選択する際に正しい論理が実行されるようにする。

【0055】

図７Ａを参照すると、動作中、ＲＯＭエンコーダ７０１は、そのアサートされた１つ又は複数の行に応答して第１の出力を出力し、ＲＯＭエンコーダ７０２は、そのアサートされた１つ又は複数の行に応答して第２の出力を出力し、ＲＯＭエンコーダ７０３は、そのアサートされた１つ又は複数の行に応答して第３の出力を出力する。比較器７０６は、第１の出力を行アドレス成分１０４の第１の部分と比較し、比較器７０７は、第２の出力を行アドレス成分１０４の第２の部分と比較し、比較器７０８は、第３の出力を行アドレス成分１０４の第３の部分と比較する。比較器７０６、７０７、及び７０８の結果を、ＯＲゲート７０９によるＯＲ関数に通して、行アドレス障害検出信号であるフラグ７１０を生成する。フラグ７１０の第１の値（例えば、「１」）は、行アドレス障害を示し、第２の値（例えば、「０」）は、行アドレス障害がないことを示す。

【0056】

同様に、図７Ｂを参照すると、動作中、ＲＯＭエンコーダ７０１’は、そのアサートされた１つ又は複数の行に応答して第１の出力を出力し、ＲＯＭエンコーダ７０２’は、そのアサートされた１つ又は複数の行に応答して第２の出力を出力し、ＲＯＭエンコーダ７０３’は、そのアサートされた１つ又は複数の行に応答して第３の出力を出力する。比較器７０６’は、第１の出力を列アドレス成分１０５の第１の部分と比較し、比較器７０７’は、第２の出力を列アドレス成分１０５の第２の部分と比較し、比較器７０８’は、第３の出力を行アドレス成分１０４（又は列アドレス成分１０５）の第３の部分と比較する。比較器７０６’、７０７’、７０８’の結果を、ＯＲゲート７０９’によるＯＲ関数に通して、列アドレス障害検出信号であるフラグ７１０’を生成する。フラグ７１０’の第１の値（例えば、「１」）は、列アドレス障害を示し、第２の値（例えば、「０」）は、列アドレス障害がないことを示す。

【0057】

当業者であれば、階層的ＲＯＭエンコーダシステムは、本明細書で説明される概念を使用して、３つより多いレベル（例えば、ｎ個のレベル）で構築され得ることを理解するであろう。

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図4C】

【図5A】

【図5B】

【図6A】

【図6B】

【図7A】

【図7B】