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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-11-15
(45)【発行日】2024-11-25
(54)【発明の名称】オフセットが低減された垂直ホール素子およびその製造方法
(51)【国際特許分類】
H10N 52/00 20230101AFI20241118BHJP
H01L 21/3205 20060101ALI20241118BHJP
H01L 21/768 20060101ALI20241118BHJP
H01L 23/522 20060101ALI20241118BHJP
H01L 21/822 20060101ALI20241118BHJP
H01L 27/04 20060101ALI20241118BHJP
H01L 21/8234 20060101ALI20241118BHJP
H01L 27/06 20060101ALI20241118BHJP
H01L 27/088 20060101ALI20241118BHJP
G01R 33/07 20060101ALI20241118BHJP
【ＦＩ】
H10N52/00 P
H10N52/00 Z
H01L21/88 J
H01L27/04 A
H01L27/06 102Z
H01L27/088 331A
G01R33/07
【請求項の数】
17
(21)【出願番号】P 2021514486
(86)(22)【出願日】2019-05-17
(65)【公表番号】
(43)【公表日】2021-09-13
(86)【国際出願番号】 EP2019062866
(87)【国際公開番号】W WO2019219941
(87)【国際公開日】2019-11-21
【審査請求日】2022-05-09
(31)【優先権主張番号】18173349.4
(32)【優先日】2018-05-18
(33)【優先権主張国・地域又は機関】EP
(73)【特許権者】
【識別番号】516140753
【氏名又は名称】エルファウンドリー エッセ．エッレ．エッレ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】シュミット カルステン
(72)【発明者】
【氏名】スピッツルスパーガー ゲルハルト
【審査官】田邊 顕人
(56)【参考文献】
【文献】特表２０１２－５３１７５７（ＪＰ，Ａ）
【文献】特表昭６２－５０２９２８（ＪＰ，Ａ）
【文献】特表２０１５－５１４２０７（ＪＰ，Ａ）
【文献】特表２０１７－５０４０４１（ＪＰ，Ａ）
【文献】特開２００４－２０７４７７（ＪＰ，Ａ）
【文献】特開昭６３－０７３１１３（ＪＰ，Ａ）
【文献】特開２００６－２１０７３１（ＪＰ，Ａ）
【文献】特開平０４－０２６１７０（ＪＰ，Ａ）
【文献】特開２０１６－０７０８２９（ＪＰ，Ａ）
【文献】特開２０１６－１０２７０２（ＪＰ，Ａ）
【文献】特開平０６－１８６１０３（ＪＰ，Ａ）
【文献】特開平０８－３３０６４６（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１７／００６７９７０（ＵＳ，Ａ１）
【文献】特表２０１８－５３６１４３（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１３／００２１０２７（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｎ ５２／００
Ｈ０１Ｌ ２１／３２０５
Ｈ０１Ｌ ２１／８２２
Ｈ０１Ｌ ２１／８２３４
Ｈ０１Ｌ ２７／０８８
Ｇ０１Ｒ ３３／０７
(57)【特許請求の範囲】
【請求項1】
垂直ホール素子であって、・第１の表面（１０１ａ）および第２の表面（１０１ｂ）を有している第１の導電型の基板（１０１）と、
・前記基板（１０１）内に配置され、第２の導電型を有しているウェル（１０２）と
を備える垂直ホール素子において、
前記ウェル（１０２）は、前記基板（１０１）の前記第２の表面（１０１ｂ）に露出し、当該垂直ホール素子は、前記基板（１０１）の前記第１の表面（１０１ａ）に配置されて前記ウェル（１０２）に接触した少なくとも２つの端子（１、２）と、前記基板（１０１）の前記第２の表面（１０１ｂ）に配置されて前記ウェル（１０２）に接触した少なくとも２つの端子（３、４）を備え、前記基板（１０１）の前記第２の表面（１０１ｂ）の前記少なくとも２つの端子（３、４）は、前記基板（１０１）への正射影にて前記基板（１０１）の前記第１の表面（１０１ａ）の前記少なくとも２つの端子（１、２）の下方に配置されており、
・前記少なくとも２つの端子（１、２）は、前記基板（１０１）の前記第１の表面（１０１ａ）に隣同士に配置された第１の端子（１）および第２の端子（２）を含み、
・前記少なくとも２つの端子（３、４）は、前記基板（１０１）の前記第２の表面（１０１ｂ）に隣同士に配置された第３の端子（３）および第４の端子（４）を含み、
・前記第４の端子（４）は、前記第１の端子（１）の中心と前記第４の端子（４）の中心との間の仮想の直線が前記基板（１０１）の第１および第２の表面（１０１ａ、１０１ｂ）に垂直になるように、前記第１の端子（１）の直下に位置し、
・前記第３の端子（３）は、前記第２の端子（２）の中心と前記第３の端子（３）の中心との間の仮想の直線が前記基板（１０１）の第１および第２の表面（１０１ａ、１０１ｂ）に垂直になるように、前記第２の端子（２）の直下に位置する、ことを特徴とし、
・前記第１および第２の端子（１、２）間の距離Ｐ、および前記第３および第４の端子（３、４）間の対応する距離と、
・前記第１の表面（１０１ａ）と前記第２の表面（１０１ｂ）との間の厚さＴと、
・前記第１および第２の端子（１、２）が整列する方向における、前記第１および第４の端子（１、４）の縁と前記ウェル（１０２）の境界との間の距離Ｄ、および前記第１および第２の端子（１、２）が整列する前記方向における、前記第２および第３の端子（２、３）の縁と前記ウェル（１０２）との境界の間の対応する距離と、
・前記第１および第２の端子（１、２）の前記第１および第２の端子（１、２）が整列する方向に沿ったサイズＬ、および前記第３および第４の端子（３、４）の前記第１および第２の端子（１、２）が整列する前記方向に沿ったサイズＬ’と、
を含む前記垂直ホール素子の設計パラメータが、前記垂直ホール素子が前記４つの端子に関して４回対称性であるように最適化され、前記４回対称性は、ブリッジの４つの脚に配置される４つの抵抗Ｒ１、Ｒ２、Ｒ３、およびＲ４がすべて同じ値を有するホール素子を表すホイートストンブリッジ等価回路によって表されていることをさらに特徴とする、垂直ホール素子。
【請求項2】
前記基板（１０１）の前記第１の表面（１０１ａ）の前記少なくとも２つの端子（１、２）の各々は、前記第１の表面（１０１ａ）から前記基板（１０１）内に延びる浅い高ドープ領域（１０３）を備え、前記高ドープ領域（１０３）は、前記第２の導電型を有する、請求項１に記載の垂直ホール素子。
【請求項3】
・前記基板（１０１）の前記第１の表面（１０１ａ）上に配置された誘電体層（１０４）と、・前記誘電体層（１０４）に埋め込まれた配線（１０５、・・・、１０８）と
を備える、請求項１に記載の垂直ホール素子。
【請求項4】
前記基板（１０１）の前記第１の表面（１０１ａ）の前記少なくとも２つの端子（１、２）は、前記誘電体層（１０４）に埋め込まれた前記配線の第１の金属層（１０６）に接続されている、請求項３に記載の垂直ホール素子。
【請求項5】
前記誘電体層（１０４）の上面（１０４ａ）に接合されたキャリア基板（２０１）を備え、前記誘電体層（１０４）の前記上面（１０４ａ）は、前記基板（１０１）の前記第１の表面（１０１ａ）上に配置された前記誘電体層の表面の反対側である、請求項３または４に記載の垂直ホール素子。
【請求項6】
前記基板（１０１）の前記第２の表面（１０１ｂ）の前記少なくとも２つの端子（３、４）の各々は、前記第２の表面（１０１ｂ）から前記基板（１０１）内に延びる浅い高ドープ領域（３０３）を備え、前記高ドープ領域（３０３）は、前記第２の導電型を有する、請求項１～５のいずれか一項に記載の垂直ホール素子。
【請求項7】
・第２の誘電体層（３０４）と、・パッシベーション層（３０８）と
を備え、
前記第２の誘電体層（３０４）は、前記基板（１０１）の前記第２の表面（１０１ｂ）上に配置され、前記パッシベーション層（３０８）は、前記第２の誘電体層（３０４）上に配置される、請求項６に記載の垂直ホール素子。
【請求項8】
前記第３および第４の端子（３、４）の一方を前記誘電体層（１０４）内の前記配線へと接続するための前記基板（１０１）を貫く垂直方向の導電経路をもたらす導電性の充てん材（３０５）で満たされたシリコン貫通ビア（ＴＳＶ）を備える、請求項３に記載の垂直ホール素子。
【請求項9】
前記シリコン貫通ビア（ＴＳＶ）の前記導電性の充てん材（３０５）は、前記シリコン貫通ビア（ＴＳＶ）の内面に配置された誘電体ライナ（３０６）によって前記基板（１０１）から分離されている、請求項８に記載の垂直ホール素子。
【請求項10】
前記基板（１００）の前記第１の表面（１０１ａ）から前記基板の前記第２の表面（１０１ｂ）まで延びるディープトレンチアイソレーション構造（６０１）を備え、
前記ウェル（１０２）は、前記ディープトレンチアイソレーション構造（６０１）によって前記基板（１０１）から分離されている、請求項１～９のいずれか一項に記載の垂直ホール素子。
【請求項11】
垂直ホール素子であって、・第１の表面（１０１ａ）および第２の表面（１０１ｂ）を有している第１の導電型の基板（１０１）と、
・前記基板（１０１）内に配置され、第２の導電型を有しているウェル（１０２）と
を備える垂直ホール素子において、
第１の端子（Ａ）、第２の端子（Ｂ）、第３の端子（Ｃ）、および第４の端子（Ｄ）を備え、前記第１および第３の端子（Ａ、Ｃ）の各々は、接続領域（１５１ａ、１５１ｃ）を備え、前記それぞれの接続領域（１５１ａ、１５１ｃ）は、前記第１および第３の端子（Ａ、Ｃ）の、前記基板の前記第１の表面（１０１ａ）への接続をもたらし、前記第１および第３の端子（Ａ、Ｃ）の各々は、ドープ領域（１５１ａ、１５１ｃ）の内部の前記基板（１０１）の前記第１の表面（１０１ａ）から延びる前記ドープ領域（１０３ａ、１０３ｃ）を介してアクセスされ、前記第２の端子（Ｂ）は、前記基板（１０１）の前記第１の表面（１０１ａ）に配置され、前記第４の端子（Ｄ）は、前記第２の端子（Ｂ）に対向して前記基板の前記第２の表面（１０１ｂ）に配置されており、
・前記第２の端子（Ｂ）は、前記基板（１０１）の前記第１の表面（１０１ａ）から前記基板（１０１）内に延びる導電性領域（１０３ｂ）を備え、
・前記第４の端子（Ｄ）は、前記基板（１０１）の前記第２の表面（１０１ｂ）から前記基板（１０１）内に延びる導電性領域（３０３ｄ）を備え、
・前記第４の端子（Ｄ）は、前記第２の端子（Ｂ）の前記導電性領域（１０３ｂ）の中心と前記第４の端子（４）の前記導電性領域（３０３ｄ）の中心との間の仮想の直線が前記基板（１０１）の第１および第２の表面（１０１ａ、１０１ｂ）に垂直になるように、前記第２の端子（Ｂ）の直下に位置し、
前記第１および第３の端子（Ａ、Ｃ）の各々は、前記ウェル（１０２）に埋め込まれた導電性の埋め込み領域（１５２ａ、１５２ｃ）を備え、前記それぞれの接続領域（１５１ａ、１５１ｃ）は、前記導電性の埋め込み領域（１５２ａ、１５２ｃ）の、前記基板の前記第１の表面（１０１ａ）への接続をもたらし、
・前記導電性の埋め込み領域（１５２ａ、１５２ｃ）の深さと、
・前記導電性の埋め込み領域（１５２ａ、１５２ｃ）の間の横方向の間隔と、
・前記導電性領域（１０３ｂ、３０３ｄ）の空間的寸法と、
・前記第１の表面（１０１ａ）と前記第２の表面（１０１ｂ）との間の厚さと、
を含む前記垂直ホール素子の設計パラメータが、前記垂直ホール素子が前記４つの端子（Ａ、Ｂ、Ｃ、Ｄ）に関して４回対称性であるように最適化され、前記４回対称性は、ブリッジの４つの脚に配置される４つの抵抗Ｒ１、Ｒ２、Ｒ３、およびＲ４がすべて同じ値を有するホール素子を表すホイートストンブリッジ等価回路によって表されている、ことを特徴とする垂直ホール素子。
【請求項12】
・前記基板（１０１）の前記第１の表面（１０１ａ）上に配置された誘電体層（１０４）と、・前記誘電体層（１０４）の上面（１０４ａ）に取り付けられたキャリア（２０１）と
を備え、
前記誘電体層（１０４）の前記上面（１０４ａ）は、前記基板（１０１）の前記第１の表面（１０１ａ）上に配置された前記誘電体層の表面の反対側である、請求項１１に記載の垂直ホール素子。
【請求項13】
・前記基板（１０１）の前記第１の表面（１０１ａ）から前記ウェル（１０２）へと前記第１の端子（Ａ）の前記埋め込み領域（１５２ａ）まで延びる第１のドーピングウェル（１５３）と、・前記基板（１０１）の前記第１の表面（１０１ａ）から前記ウェル（１０２）へと前記第３の端子（Ｃ）の前記埋め込み領域（１５２ｃ）まで延びる第２のドーピングウェル（１５３）と
を備える、請求項１２に記載の垂直ホール素子。
【請求項14】
・前記第１の端子（Ａ）の前記接続領域（１５１ａ）は、第１の誘電体構造（１５４）によって取り囲まれ、・前記第３の端子（Ｃ）の前記接続領域（１５１ｃ）は、第２の誘電体構造（１５４）によって取り囲まれる
請求項１１～１３のいずれか一項に記載の垂直ホール素子。
【請求項15】
前記基板（１０１）の前記第１の表面（１０１ａ）から前記第２の表面（１０１ｂ）まで延びるディープトレンチアイソレーション構造（３０１）を備えており、
前記ウェル（１０２）は、前記ディープトレンチアイソレーション構造（３０１）によって前記基板（１０１）から分離されている、請求項１１～１４のいずれか一項に記載の垂直ホール素子。
【請求項16】
・請求項１～１５のいずれか一項に記載の垂直ホール素子と、・前記垂直ホール素子を動作させるための回路と
を備え、
前記回路は、前記基板（１０１）内に形成された集積回路として構成されている、半導体デバイス。
【請求項17】
・前記回路は、前記基板（１０１）の前記第２の表面（１０１ｂ）に形成されたボンディングパッド（３０９）を備え、・前記回路は、前記ボンディングパッド（３０９）と前記基板（１０１）の前記第１の表面（１０１ａ）上の誘電体層（１０４）内に配置された配線との間の接続をもたらすシリコン貫通ビア（３１１）を備える、請求項１６に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、オフセットが低減された垂直ホール素子およびその製造方法に関する。
【背景技術】
【0002】
磁気センサＩＣは、典型的には、信号の調整および増幅に必要な電気回路とモノリシックに統合されたシリコンベースのホール素子を使用する。モノリシックに統合されたホール素子を備える典型的な市販の製品は、ホールスイッチＩＣ、直線位置測定用ホールＩＣ、角度位置センサホールＩＣ、電流検出用ホールＩＣ、および３ＤホールセンサＩＣである。製品の種類に応じて、ホールＩＣは、水平ホール素子、垂直ホール素子、またはその両方を含むことができる。シリコン表面の平面内に位置する方向の磁場の強さを感知する垂直ホール素子は、角度位置センサホールＩＣにおいて使用され、水平ホール素子と一緒に３ＤホールセンサＩＣにおいて使用される。
【0003】
従来からの垂直ホール素子は、次のように形成され、すなわち低ドープのｐ型シリコン基板にｎ型の導電性を有するウェルが形成される。ｎ型ウェルは、ｐ－ｎ接合によって基板から分離されているセンサのホールプレートを構成する。３つ、４つ、５つ、またはそれ以上のホール端子が、ｎ型ウェルの領域内のシリコン表面に形成され、典型的には一列または円形に配置される（Ｒ．Ｓ．Ｐｏｐｏｖｉｃ，”Ｈａｌｌ Ｅｆｆｅｃｔ Ｄｅｖｉｃｅｓ”，Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｐｈｙｓｉｃｓ Ｐｕｂｌｉｓｈｉｎｇ，Ｂｒｉｓｔｏｌ ａｎｄ Ｐｈｉｌａｄｅｌｐｈｉａ ２００４）。
【0004】
これらの従来からの垂直ホール素子において、感度は、ホール端子が配置されるｎ型ウェルの有限の深さによって制限される。このため、垂直ホール素子を有するホールＩＣの製造には、多くの場合に、深いウェルを有する高電圧ＣＭＯＳプロセスが使用される。これらのプロセスであっても、ウェルの深さは、通常は数マイクロメートル程度にすぎない。
【0005】
低い感度に加えて、従来からの垂直ホール素子は、典型的に、高い残留オフセットに悩まされる。ホール素子のオフセット、すなわち磁場の強さがゼロであるときに測定されるホール電圧を、電流スピニング、直交結合、またはそれらの組み合わせなどの既知の技術によって低減することができる。効果的なオフセット低減は、ホール端子の転流およびホールデバイスの４回対称性に依存する。端子がすべて同じシリコン表面に配置されている単一の従来からの垂直ホール素子は、必然的に、理想的な４回対称性から逸脱する。
【0006】
従来からの垂直ホール素子のもう１つの欠点は、その非線形性である。ｎ型ホールプレートがｐ型基板内に形成されるため、ホール素子の動作時、すなわちホール素子を通って電流が流されるときに、ｐ－ｎ接合に沿って空乏ゾーンが形成される。空乏ゾーンの幅は、空間的に変動し、正確な動作条件に依存する。いずれにせよ、空乏領域の形成は、ホールプレートの実効抵抗を変化させ、垂直ホール素子の非線形挙動を引き起こす。非線形性により、ホール素子のオフセットのキャンセルも、より困難になる。
【0007】
効果的なオフセット低減、高感度、および高度の線形性など、改善された特性パラメータを有する垂直ホール素子を提供することが望まれている。
【発明の概要】
【0008】
改善された特性パラメータを提供する垂直ホール素子の第１の実施形態が、請求項１に示される。さらなる実施形態が、請求項２～１３に示される。
【0009】
垂直ホール素子について考えられる一実施形態によれば、垂直ホール素子は、第１の表面および第２の表面を有する第１の導電型の基板を備える。垂直ホール素子は、基板内に配置されたウェルをさらに備え、ウェルは、第２の導電型を有する。ウェルは、基板の第２の表面に露出する。垂直ホール素子は、基板の第１の表面に配置されてウェルに接触した少なくとも２つの端子を備える。垂直ホール素子は、基板の第２の表面に配置されてウェルに接触した少なくとも２つの端子をさらに備える。
【0010】
基板の第２の表面の少なくとも２つの端子は、基板への正射影にて基板の第１の表面の少なくとも２つの端子の下方に配置される。
【0011】
垂直ホール素子について考えられる一実施形態によれば、基板の第１の表面の少なくとも２つの端子は、基板の第１の表面上に隣同士に配置された第１の端子および第２の端子を備える。基板の第２の表面の少なくとも２つの端子は、基板の第２の表面上に隣同士に配置された第３の端子および第４の端子を備える。第４の端子は、第１の端子の中心と第４の端子の中心との間の仮想の直線が基板の第１および第２の表面に垂直になるように、第１の端子の真下に配置される。第３の端子は、第２の端子の中心と第３の端子の中心との間の仮想の直線が基板の第１および第２の表面に垂直になるように、第２の端子の真下に配置される。
【0012】
垂直ホール素子について考えられる一実施形態によれば、基板の第１の表面の少なくとも２つの端子の各々は、第１の表面から基板内に延びる浅い高ドープ領域を備え、この高ドープ領域は、第２の導電型を有する。
【0013】
垂直ホール素子について考えられる一実施形態によれば、垂直ホール素子は、基板の第１の表面上に配置された誘電体層と、誘電体層に埋め込まれた配線とを備える。基板の第１の表面上の少なくとも２つの端子を、誘電体層に埋め込まれた配線の第１の金属層に接続することができる。
【0014】
垂直ホール素子について考えられる一実施形態によれば、垂直ホール素子は、誘電体層の上面に接合されたキャリア基板を備える。誘電体層の上面は、誘電体層のうちの基板の第１の表面上に配置された表面の反対側である。
【0015】
垂直ホール素子について考えられる一実施形態によれば、基板の第２の表面の少なくとも２つの端子の各々は、第２の表面から基板内に延びる浅い高ドープ領域を備え、この高ドープ領域は、第２の導電型を有する。
【0016】
垂直ホール素子について考えられる一実施形態によれば、垂直ホール素子は、第２の誘電体層およびパッシベーション層を備える。第２の誘電体層は、基板の第２の表面上に配置され、パッシベーション層は、この誘電体層上に配置される。
【0017】
垂直ホール素子について考えられる一実施形態によれば、垂直ホール素子は、第３および第４の端子の一方を誘電体層内の配線へと接続するための基板を貫く垂直方向の導電経路をもたらす導電性の充てん材で満たされたシリコン貫通ビアを備える。シリコン貫通ビアの導電性の充てん材は、シリコン貫通ビアの内面に配置される誘電体ライナによって基板から絶縁される。
【0018】
垂直ホール素子について考えられる一実施形態によれば、垂直ホール素子は、基板の第１の表面から基板の第２の表面まで延びるディープトレンチアイソレーション構造を備え、これによりウェルは、ディープトレンチアイソレーション構造によって基板から分離される。
【0019】
垂直ホール素子について考えられる別の実施形態によれば、垂直ホール素子は、円形垂直ホール素子として構成される。ウェルは、リング状のウェルとして形成される。垂直ホール素子は、第１の円にて基板の第１の表面に位置してウェルに接触した複数の少なくとも２つの端子と、第２の円にて基板の第２の表面に位置してウェルに接触した複数の前記少なくとも２つの端子とを有する。基板の第２の表面の複数の少なくとも２つの端子のうちのそれぞれの端子は、基板への正射影にて基板の第１の表面の複数の少なくとも２つの端子のうちのそれぞれの端子の下方に配置される。
【0020】
垂直ホール素子について考えられる一実施形態によれば、垂直ホール素子は、２つのリング状のアイソレーション構造を備える。２つのリング状のアイソレーション構造は、基板の第１の表面から基板の第２の表面まで延び、リング状のウェルと同心であり、したがってウェルは、横方向において２つのリング状のアイソレーション構造によって囲まれ、基板から分離される。
【0021】
考えられる一実施形態によれば、垂直ホール素子は、第１の導電型の薄くされた半導体基板の第１の表面上の２つの端子および第２の表面上の２つの端子を有する。４つの端子は、第１の表面上の１つの端子および第２の表面上の１つの端子の各々が同一であるが対向する位置を有するように配置される。第１の表面上の２つの端子は、第２の導電型を有するウェル内に形成される。ウェルは、第２の表面上の端子もウェルに接触するように、第２の表面に露出している。垂直ホール素子の形状は、４つの端子の間の４つの抵抗がほぼ等しくなるように定められる。第２の表面の端子は、シリコン貫通ビアによって第１の表面上の配線に接続される。
【0022】
考えられる別の実施形態によれば、垂直ホール素子は、第１の導電型の薄くされた半導体基板の第１の表面上の２つの端子および第２の表面上の２つの端子を有する。４つの端子は、第１の表面上の１つの端子および第２の表面上の１つの端子の各々が同一であるが対向する位置を有するように配置される。第１の表面上の２つの端子は、第２の導電型を有するウェル内に形成される。ウェルは、第２の表面上の端子もウェルに接触するように、第２の表面に露出している。ウェルは、薄くされた半導体基板の第１の表面から第２の表面まで延びるディープトレンチアイソレーションによって囲まれている。垂直ホール素子の形状は、４つの端子の間の４つの抵抗がほぼ等しくなるように定められる。第２の表面の端子は、シリコン貫通ビアによって第１の表面上の配線に接続される。
【0023】
考えられる別の実施形態によれば、垂直ホール素子は、第１の導電型の薄くされた半導体基板の第１の表面上の２つの端子および第２の表面上の２つの端子を有する。４つの端子は、第１の表面上の１つの端子および第２の表面上の１つの端子の各々が同一であるが対向する位置を有するように配置される。４つの端子は、薄くされた半導体基板の第１の表面から第２の表面まで延びるディープトレンチアイソレーションによって囲まれている。垂直ホールセンサの形状は、４つの端子の間の４つの抵抗がほぼ等しくなるように定められる。第２の表面の端子は、シリコン貫通ビアによって第１の表面上の配線に接続される。
【0024】
考えられる別の実施形態によれば、垂直ホール素子は、第１の導電型の薄くされた半導体基板の第１の表面上のＮ個の端子および第２の表面上のＮ個の端子を有する。第１の表面上のＮ個の端子は、同じサイズを有し、等間隔で円形に配置されている。やはり同じサイズを有する第２の表面上のＮ個の端子は、第１の表面上の各端子について同一であるが対向する位置を有する第２の表面上の１つの端子が存在するように配置される。第１の表面上のＮ個の端子は、第２の導電型を有するリング状のウェル内に形成される。ウェルは、第２の表面上のＮ個の端子もこのリング状のウェルに接触するように、第２の表面に露出している。垂直ホール素子の形状は、円に沿って形成することができる各々の一時的な垂直ホール素子の４つの端子の間の４つの抵抗がほぼ等しくなるように定められる。第２の表面のＮ個の端子は、Ｎ個のシリコン貫通ビアによって第１の表面上の配線に接続される。
【0025】
考えられる別の実施形態によれば、垂直ホール素子は、第１の導電型の薄くされた半導体基板の第１の表面上のＮ個の端子および第２の表面上のＮ個の端子を有する。第１の表面上のＮ個の端子は、同じサイズを有し、等間隔で円形に配置されている。やはり同じサイズを有する第２の表面上のＮ個の端子は、第１の表面上の各端子について同一であるが対向する位置を有する第２の表面上の１つの端子が存在するように配置される。第１の表面上のＮ個の端子は、第２の導電型を有するリング状のウェル内に形成される。ウェルは、第２の表面上のＮ個の端子もこのリング状のウェルに接触するように、第２の表面に露出している。リング状のウェルは、２つのディープトレンチアイソレーションリングによって半導体基板から横方向に分離される。２つのディープトレンチアイソレーションリングは、薄くされた半導体基板の第１の表面から第２の表面まで延びる。垂直ホール素子の形状は、円に沿って形成することができる各々の一時的な垂直ホール素子の４つの端子の間の４つの抵抗がほぼ等しくなるように定められる。第２の表面のＮ個の端子は、Ｎ個のシリコン貫通ビアによって第１の表面上の配線に接続される。
【0026】
改善された特性パラメータを提供する垂直ホールセンサ素子の第２の実施形態が、請求項１３～２０に示される。
【0027】
垂直ホール素子について考えられる一実施形態によれば、ホール素子は、第１の表面および第２の表面を有する第１の導電型の基板と、基板内に配置されたウェルとを備える。ウェルは、第２の導電型を有する。垂直ホール素子は、第１の端子、第２の端子、第３の端子、および第４の端子を備える。第１および第３の端子の各々は、接続領域を備える。それぞれの接続領域は、基板の第１の表面への第１および第２の端子の接続をもたらす。第１および第３の端子の各々は、ドープ領域の内部の基板の第１の表面から延びるドープ領域を介してアクセスされる。第２の端子は、基板の第１の表面に配置される。第４の端子は、第２の端子に対向して基板の第２の表面に配置される。
【0028】
垂直ホール素子について考えられる一実施形態によれば、第２の端子は、基板の第１の表面から基板内に延びる導電性領域を備える。第４の端子は、基板の第２の表面から基板内に延びる導電性領域を備える。第４の端子は、第２の端子の導電性領域の中心と第４の端子の導電性領域の中心との間の仮想の直線が基板の第１および第２の表面に垂直になるように、第２の端子の真下に配置される。
【0029】
垂直ホール素子について考えられる一実施形態によれば、垂直ホール素子は、基板の第１の表面上に配置された誘電体層を備える。垂直ホール素子は、誘電体層の上面に取り付けられたキャリアをさらに備え、誘電体層の上面は、基板の第１の表面上に配置された誘電体層の表面の反対側である。
【0030】
垂直ホール素子について考えられる一実施形態によれば、第１および第３の端子の各々は、ウェルに埋め込まれた導電性の埋め込み領域を備える。それぞれの接続領域は、導電性の埋め込み領域の、基板の第１の表面への接続をもたらす。
【0031】
垂直ホール素子について考えられる一実施形態によれば、垂直ホール素子は、基板の第１の表面からウェル内へと第１の端子の埋め込み領域まで延びる第１のドーピングウェルを備える。垂直ホール素子は、基板の第１の表面からウェル内へと第３の端子の埋め込み領域まで延びる第２のドーピングウェルを備える。
【0032】
垂直ホール素子について考えられる一実施形態によれば、第１の端子の接続ウェルは、第１の誘電体構造によって囲まれる。第３の端子の接続ウェルは、第２の誘電体構造によって囲まれる。
【0033】
ホール垂直要素について考えられる一実施形態によれば、垂直ホール素子は、基板の第１の表面から第２の表面まで延びるディープトレンチアイソレーション構造を備える。ウェルは、ディープトレンチアイソレーション構造によって基板から分離される。
【0034】
いずれかの請求項に記載の垂直ホール素子を備える半導体デバイスが、請求項２１に示される。半導体デバイスは、垂直ホール素子を動作させるための回路をさらに備え、この回路は、基板内に形成されている集積回路として構成される。
【0035】
半導体デバイスについて考えられる一実施形態によれば、回路は、基板の第２の表面上に形成されたボンディングパッドを備える。回路は、ボンディングパッドと基板の第１の表面上の誘電体層内に配置された配線との間の接続をもたらすためのシリコン貫通ビアを備える。
【0036】
さらなる特徴および利点が、以下の詳細な説明に記載され、一部は本明細書から当業者にとって容易に明らかであると考えられ、あるいは本明細書、特許請求の範囲、および添付の図面に記載の実施形態を実施することによって理解されるであろう。以上の一般的な説明および以下の詳細な説明の両方は、あくまでも例示であり、特許請求の範囲の性質および特徴を理解するための概要または枠組みの提供を意図しているにすぎないことを、理解されたい。
【図面の簡単な説明】
【0037】
添付の図面は、さらなる理解をもたらすために含まれており、本明細書に組み込まれ、本明細書の一部を構成する。図面は、１つ以上の実施形態を示しており、「発明を実施するための形態」と併せて、種々の実施形態の原理および動作を説明する役に立つ。したがって、本開示は、以下の詳細な説明を添付の図と併せて検討することにより、さらに充分に理解されるであろう。
【図1-7】垂直ホール素子の第１の実施形態を示している。
【図8-14】垂直ホール素子の第１の実施形態の変形を示している。
【図15】垂直ホール素子を備える半導体デバイスの第１の実施形態を示している。
【図16-26】垂直ホール素子を備える半導体デバイスの第１の実施形態を製造する方法の製造工程を示している。
【図27】垂直ホールセンサを備える半導体デバイスの第２の実施形態を示している。
【図28-39】垂直ホール素子を備える半導体デバイスの第２の実施形態を製造する方法の製造工程を示している。
【図40-42】垂直ホール素子の第１の実施形態の別の変形を示している。
【図43-49】垂直ホール素子の第２の実施形態を示している。
【図49-53】垂直ホール素子の第２の実施形態の変形を示している。
【図54】垂直ホール素子を備える半導体デバイスの第３の実施形態を示している。
【図55-65】垂直ホール素子を備える半導体デバイスの第３の実施形態を製造する方法の製造工程を示している。
【図66】垂直ホール素子を備える半導体デバイスの第４の実施形態を示している。
【図67-78】垂直ホール素子を備える半導体デバイスの第４の実施形態を製造する方法の製造工程を示している。
【発明を実施するための形態】
【0038】
ここで、種々の実施形態を詳細に参照するが、それらの例の一部が添付の図面に示されている。可能な限り、同一または類似の参照番号および記号が、図面の全体を通して、同一または同様の部分を指して使用される。図面は、必ずしも比例尺ではなく、当業者であれば、本開示の重要な態様を説明するために図面がどこで簡略化されているかを、理解できるであろう。以下に記載される特許請求の範囲は、この詳細な説明に組み込まれ、その一部を構成する。
【0039】
図１、図２、および図３が、垂直ホール素子１００を示している。図１において、垂直ホール素子は、第１のシリコン表面を見つめて上方から示されている。２つの切断が示されており、１つの切断は、ＡからＡ’へとｘ方向に平行であり、１つの切断は、ＢからＢ’へとｙ方向に平行である。図２は、切断Ａ－Ａ’に沿った垂直ホール素子１００の断面を示し、図３は、切断Ｂ－Ｂ’に沿った垂直ホール素子１００の断面を示している。垂直ホール素子１００は、半導体基板１０１上に形成されている。半導体基板１０１は、第１の導電型を有する低ドープのシリコン基板であってよい。第１の導電型は、好ましくはｐ型である。基板は、第１の表面１０１ａおよび第２の表面１０１ｂを有する。２つの表面は、反対向きであり、互いに平行である。第２の表面１０１ｂは、基板を裏側から、すなわち第１の表面１０１ａの反対側から薄くすることによって得られる。垂直ホール素子１００は、第２の導電型を有するウェル１０２内に形成される。ウェル１０２は、第１の表面１０１ａから延び、第２の表面１０１ｂに露出している。ウェル１０２は、垂直ホール素子１００のホールプレートを形成し、あるいはホールセンサ領域を定める。垂直ホール素子１００は、番号１、２、３、および４によって示される４つの端子を有する。端子１および２は、第１のシリコン表面１０１ａに配置され、端子３および４は、第２のシリコン表面１０１ｂに配置される。端子１および２は、第１の表面１０１ａに形成され、ウェル１０２に接触している。同様に、第２の表面１０１ｂに形成された端子３および４は、ウェル１０２に接触している。第１の表面の２つの端子１および２は、同じ幅および同じ長さを有する。同様に、第２の表面の２つの端子３および４は、同じ幅および同じ長さを有する。端子４は、端子１の中心と端子４の中心との間の仮想の直線がシリコン表面１０１ａに垂直であるという意味で、端子１の真下に位置している。同じ意味で、端子３は端子２の真下に位置している。第１の表面１０１ａに配置された２つの端子の各々について、浅い高ドープ領域１０３が形成され、第１の表面から基板内へと延びている。高ドープ領域１０３は、ウェル１０２の導電型である第２の導電型を有する。高ドープ領域１０３は、コバルトのような何らかの金属でシリサイド化されてよい。金属コンタクト１０５が、誘電体層１０４に形成され、高ドープ領域１０３を誘電体層１０４に埋め込まれた第１の金属層１０６の金属線に接続する。基板１０１は、誘電体層１０４の上面１０４ａによってキャリア基板２０１に接合される。キャリア基板２０１も、シリコン基板であってよい。第２の表面１０１ｂにおいて、浅い高ドープ領域３０３が、２つの端子３および４の各々について形成され、第２の表面１０１ｂから基板内へと延びている。高ドープ領域３０３は、ウェル１０２の導電型である第２の導電型を有する。誘電体層３０４が、第２の表面１０１ｂ上に配置されている。誘電体層３０４は、高ドープ領域３０３を接続するコンタクトホールが形成されるように構造付けられている。金属３０５が、ホールコンタクトへと配置される。さらに、金属３０５は、基板の第２の表面に金属配線が形成されるように構造付けられる。パッシベーション層３０８が、誘電体層３０４および金属層３０５上に配置される。
【0040】
図４が、切断方向Ｂ－Ｂ’に沿った垂直ホール素子１００の別の図である。図３を補足するために、シリコン貫通ビア（ＴＳＶ）が図４の右側に示されている。シリコン貫通ビアは、基板１０１を貫き、第２の表面１０１ｂに配置された端子３を第１のシリコン表面に形成された金属配線へと接続する垂直方向の導電経路をもたらす。端子３に組み合わせられたシリコン貫通ビアは、ＴＳＶ（３）で表される。第２の表面１０１ｂに配置された各々の端子について、端子を第１の表面に形成された配線に接続するシリコン貫通ビアが１つ存在する。垂直ホール素子１００は、第２の表面に配置された２つの端子を有するため、シリコン貫通ビアも２つ存在する。シリコン貫通ビアＴＳＶ（３）は、誘電体層１０４に埋め込まれた第１の金属層の一部分１０６に接触している。第２の表面１０１ｂにおいて、シリコン貫通ビアＴＳＶ（３）は、金属配線３０５によって端子３に接続されている。このようにして、地点Ｃ（３）において端子３にアクセスすることができる。図４に示されるように、第１の表面１０１ａに形成された端子２に、地点Ｃ（２）おいて電気的にアクセスすることができる。シリコン貫通ビアは、第２の表面におけるメタライゼーションに使用される材料と同じ材料であってよい導電性材料３０５で満たされる。例えば、この材料は、アルミニウムであってよい。しかしながら、他のメタライゼーション方式も考えられる。一方式においては、シリコンを貫通して配置される金属が、銅またはタングステンである一方で、配線および高ドープ領域３０３を接続するコンタクトホールの充てんに使用される金属は、アルミニウムである。別の方式においては、シリコン貫通ビアに配置される金属および高ドープ領域３０３を接続するコンタクトホールに配置される金属が、タングステンである一方で、第２の表面の配線に使用される金属は、アルミニウムである。シリコン貫通ビアの導電性の充てん３０５は、シリコン貫通ビアの内面に配置される誘電体ライナ３０６によってシリコン基板１０１から絶縁される。シリコン貫通ビアは、ホール端子が形成されているウェル１０２から距離Ｌに配置される。シリコン貫通ビアを通って駆動される電流Ｉが、シリコン表面に平行な磁場を発生させる。垂直ホール素子の位置における誘起磁場の強さは、Ｂ＝μ０／（２πＬ）・Ｉである。これの悪影響を最小限に抑えるために、距離Ｌを充分に大きく設定することができる。例えば、ホール電流が１ｍＡであり、距離Ｌが１００μｍに設定される場合、誘起磁場の強さは２μＴであり、これは利用可能な垂直ホール素子の測定分解能を充分に下回る。
【0041】
４つの端子を有するホール素子を、図５に示される等価回路で表すことができる。４つの端子１、２、３、および４が、４つの抵抗Ｒ１、Ｒ２、Ｒ３、およびＲ４を介して接続されている（ホイートストンブリッジ）。４つの抵抗がすべて等しい場合、オフセット、すなわち磁場が存在しない状態で測定されるホール電圧は、ゼロである。技術的に周知のとおり、４つの抵抗Ｒ１、Ｒ２、Ｒ３およびＲ４のうちの１つが異なるが、一方で他の３つの抵抗がすべて等しい場合、ホール素子のオフセットを、電流スピニング技術を適用することによってキャンセルすることができる。米国特許出願公開第２０１６／０１５４０６６Ａ１号に、２つの抵抗Ｒ１およびＲ３、あるいは２つの抵抗Ｒ２およびＲ４が等しい場合、オフセットをキャンセルできることが示されている。
【0042】
図６に、４つの抵抗Ｒ１、Ｒ２、Ｒ３、およびＲ４が、垂直ホール素子１００について示されている。図７に、垂直ホール素子１００の幾何学的寸法が描かれている。Ｌが、切断Ａ－Ａ’の方向の端子１および２のサイズを示している。Ｌ’が、切断Ａ－Ａ’の方向の端子３および４のサイズを示している。端子のサイズは、それぞれ高ドープ領域１０３および３０３の横方向の寸法によって定められる。Ｔが、薄くされた後のシリコン基板の厚さを示している。Ｐが、第１の表面１０１ａ上の端子１の中心と端子２の中心との間の距離を示している。端子４は、端子１の同一であるが反対側の位置にあり、端子３は、端子２と同一であるが反対側の位置にあるため、第２の表面における端子３の中心と端子４の中心との間の距離も、Ｐである。Ｄが、切断方向Ａ－Ａ’に沿った端子１の縁とウェル１０２の境界との間の距離を示している。端子２の縁と図７の右側のウェル１０２の境界との間の距離も、Ｄである。距離Ｄをゼロにすることも可能である。
【0043】
図６および図７に示されるような垂直ホール素子１００の場合、抵抗Ｒ２およびＲ４は、必ずしも等しいとは限らない。Ｒ２とＲ４との間の差異について考えられる原因は、例えば、ウェル１０２のドーピング勾配、第１および第２の表面における接触抵抗の差異、またはシリコン貫通ビアに関連する追加の直列抵抗である。しかしながら、実際には、端子３および４のサイズＬ’を、抵抗Ｒ２およびＲ４がほぼ同じになるように、端子１および２のサイズＬに対して調整することができる。
【0044】
同様に、図６および図７に示されるような垂直ホール素子１００の場合、抵抗Ｒ１およびＲ４は、必ずしも等しいとは限らない。しかしながら、実際のところ、所与の基板の厚さＴおよびウェル１０２の境界までの距離Ｄについて、端子１と端子２との間の距離Ｐを、抵抗Ｒ１およびＲ４がほぼ同じになるように調整することができる。
【0045】
幾何学的な理由から、ウェルの境界までの距離Ｄが端子１と端子２とで同じであるならば、抵抗Ｒ１と抵抗Ｒ３とが等しくなる。製造プロセスの不完全性ゆえに、端子３および４が端子１および２に対してｘ方向に（切断Ａ－Ａ’に沿って）ずれている場合や、ウェル１０２が端子１および２に対してｘ方向にずれている場合、Ｒ１とＲ３とがもはや等しくなくなる。しかしながら、Ｄがきわめて大きい場合、Ｒ１およびＲ３は、たとえ端子３および４がｘ方向にずれていても、ほぼ等しい。また、Ｄがきわめて大きい場合、Ｒ１およびＲ３は、ウェル１０２が端子１および２に対してずれていても、ほぼ等しい。
【0046】
設計パラメータＰ、Ｔ、Ｄ、Ｌ、およびＬ’を最適化した後に、垂直ホール素子を、４つの抵抗Ｒ１、Ｒ２、Ｒ３、およびＲ４がすべてほぼ同じ値を有するホイートストンブリッジによって表すことができる。換言すると、垂直ホール素子は、ほぼ４回対称性である。
【0047】
動作時に、垂直ホール素子１００の端子１を電流源に接続し、端子３を接地に接続することができる。このようにして、電流は、ホールセンサ領域を通ってほぼ対角線方向に強制される。端子２と端子４との間でホール電圧を取得することができる。ホール電圧は、端子１、２、３、および４の平面に垂直な磁場を表す。また、端子２を電流源に接続し、端子４を接地に接続することも可能である。この場合、端子１と端子３の間でホール電圧を取得することができる。ホール電圧は、やはり端子１、２、３、および４の平面に垂直な磁場を表す。同じ方針に沿って、端子３を電流源に接続し、端子１を接地に接続することができる。端子４と端子２との間で取得されるホール電圧が、やはり端子１、２、３、および４の平面に垂直な磁場を表す。同じ方針に沿って、端子４を電流源に接続し、端子２を接地に接続することができる。端子１と端子３との間で取得されるホール電圧が、やはり端子１、２、３、および４の平面に垂直な磁場を表す。これらは、垂直ホール素子１００について考慮されるスピニング電流法の４つの段階である。
【0048】
垂直ホール素子がほぼ４回対称性であるために、動作の個々の各段階におけるオフセットは、すでに小さい。結果として、４つの段階すべてを平均することにより、残留オフセットの値をきわめて小さくすることができる。当業者に知られているように、電流スピニング技術を、２つまたは４つのホール素子の直交結合と組み合わせて、残留オフセットをさらに低減することができる。
【0049】
図４０および図４１が、本発明の別の実施形態を表す垂直ホール素子６００を示している。図４０において、垂直ホール素子６００は、第１のシリコン表面を見つめて上方から描かれている。図４１は、垂直ホール素子６００を、図４０に示される切断方向Ａ－Ａ’に沿って示している。垂直ホール素子１００と同様に、垂直ホール素子６００は、第１の導電型を有する低ドープのシリコン基板であってよい半導体基板１０１上に形成される。第１の表面１０１ａ上に形成されたホール端子１および２が、第１の表面１０１ａから基板内へと延びて第２の表面１０１ｂに露出するウェル１０２に接触している。第２の表面に形成された２つのホール端子３および４が、ウェル１０２に接触している。ウェル１０２は、好ましくはｎ型の導電性を有し、これが第１または第２の導電型であってよい。高ドープ領域１０３および３０３は、ウェル１０２と同じ導電型、すなわちｎ型を有する。図４０に示されるように、ウェル１０２内に配置されたホール端子１および２は、ディープトレンチアイソレーション構造６０１によって完全に囲まれている。ウェル１０２は、ディープトレンチ囲いの内側にウェル１０２と基板１０１との間の境界が存在しないように、ｘおよびｙ方向にディープトレンチアイソレーション６０１の内面６０１ｃまで延びている。図４１を参照すると、ディープトレンチアイソレーション構造は、第１の表面１０１ａから第２の表面１０１ｂまで延びている。ディープトレンチアイソレーション囲いの内面６０１ｃは、あらゆる場所でウェル１０２に接触している。ディープトレンチアイソレーションは、誘電体材料で構成される。
【0050】
第１の実施形態と同様に、垂直ホール素子６００の設計を、おおむね４回対称性が達成されるように最適化することができる。結果として、垂直ホール素子６００のオフセットも、効果的に低減することができる。さらに、垂直ホール素子６００のホールセンサ領域１０２が、誘電体アイソレーション囲いによって境界付けられているため、垂直ホール素子６００の動作時に、ウェル１０２の境界に沿って空乏ゾーンが形成されることがない。
【0051】
結果として、第２の実施形態の垂直ホール素子は、高度の線形性をさらに特徴とする。
【0052】
本発明の別の実施形態が、図４２に関連して提示される。垂直ホール素子７００は、ｐ型またはｎ型のいずれかである第１の導電型を有する半導体基板１００１上に形成される。端子１および２が、第１の導電型、すなわち基板１００１と同じ導電型を有する高ドープ領域１０３を有する第１の表面１００１ａ上に配置される。端子３および４が、一次基板を第２の側から薄くすることによって得られる第２の表面１００１ｂ上に配置される。高ドープ領域３０３も、第１の導電型を有する。Ｔ７００が、基板１００１の厚さを表す。基板１００１の厚さＴ７００は、５マイクロメートル～１００マイクロメートルの範囲内であってよく、より好ましくは、１０マイクロメートル～５０マイクロメートルの範囲内であってよい。第１の表面の端子１および２、ならびに第２の表面の端子３および４は、ｘおよびｙ方向において、ディープトレンチアイソレーション構造６０１によって囲まれている。ディープトレンチアイソレーション構造６０１は、第１の表面１００１ａから第２の表面１００１ｂまで延びている。ディープトレンチアイソレーションは、誘電体材料で構成される。
【0053】
垂直ホール素子７００の実施形態において、ホールセンサ領域は、半導体基板１００１のうちのディープトレンチアイソレーション構造６０１によって囲まれて閉じ込められた部分によって構成されている。第１および第２の実施形態と同様に、垂直ホール素子７００の設計を、おおむね４回対称性が４つの端子に関して達成されるように最適化することができる。ホールセンサ領域が、ディープトレンチアイソレーション構造６０１の誘電体材料によって境界付けられているため、垂直ホール素子７００の動作中に空乏ゾーンが発生することがなく、高度の線形性が保証される。垂直ホール素子７００の感度は、とりわけ、基板１００１の導電型、基板１００１のドーピングレベル、および厚さＴ７００に依存する。本発明者の発明者は、ｎ型の導電性および最適なドーピング濃度を有する半導体基板を使用し、厚さＴ７００が１０マイクロメートル～５０マイクロメートルの好ましい範囲内にある場合に、垂直ホール素子７００について比較的高い感度を得ることができると理解した。
【0054】
図８および図９が、本発明の別の実施形態による円形垂直ホール素子を示している。図８において、垂直ホール素子２００は、半導体基板１０１の第１の表面１０１ａを見つめて上方から描かれている。図９は、ＣとＣ’との間の示された経路に沿った垂直ホール素子２００の円形の切断を示している。円形垂直ホール素子２００は、薄くされた半導体基板１０１の第１の表面１０１ａに配置されたＮ個の端子と、第２の表面１０１ｂに配置されたＮ個の端子とを有する。第１の表面のＮ個の端子は、円形に配置され、リング状のウェル１０２内に形成される。リング状のウェル１０２は、円形垂直ホール素子２００のホールプレートまたはホールセンサ領域を構成する。リング状のウェル１０２は、第１の表面１０１ａから延び、半導体基板１００を第２の側から薄くすることによって得られる第２の表面１０１ｂに露出する。第１のシリコン表面のＮ個の端子は、同じサイズであり、等間隔に配置される。第２の表面に配置されたＮ個の端子も、円上に配置され、２つの円は同心かつ同じ半径を有する。第２のシリコン表面に配置されたＮ個の端子も、同じサイズであり、等間隔に配置され、第２の表面に露出しているリング状のウェル１０２に接触する。さらに、この配置は、第１の表面１０１ａ上の各々の端子ｋについて、端子ｋの真下に位置する第２の表面１０１ｂ上の１つの端子ｋ’が存在し、すなわち端子ｋの中心を端子ｋ’の中心に接続する仮想の直線がシリコン表面１０１ａに垂直であるような配置である。さらに、Ｎ＝２Ｍであり、ここでＭは２より大きい整数である。図８には、考えられる磁場Ｂの方向も示されている。
【0055】
図１０が、図８に示されるとおりの円形の切断に沿った第１の表面１０１ａおよび第２の表面１０１ｂ上の端子の概略図である。第１のホールサブ素子が、４つの端子１、２、２’、および１’によって形成される。この垂直ホールサブ素子は、Ｈ（１）によって示されている。右側に１ステップ進むと、第２の垂直ホールサブ素子を、４つの端子２、３、３’、および２’によって形成することができる。この垂直ホールサブ素子を、Ｈ（２）と示すことができる。ｋ番目の垂直ホールサブ素子は、４つの端子ｋ、ｋ＋１、（ｋ＋１）’、およびｋ’によって形成される。この垂直ホールサブ素子は、Ｈ（ｋ）によって示される。第１の表面のＮ個の端子および第２の表面のＮ個の端子によって、Ｎ個のこのような垂直ホールサブ素子を形成することができる。しかしながら、ステップのサイズを大きくすることにより、この方法でＮ個よりも少ない垂直ホールサブ素子を形成することも可能である。一般に、Ｎ個の垂直ホールサブ素子は、同時に測定されることはないため、一時的な垂直ホール素子と呼ばれる。ｋ番目の垂直ホールサブ素子の動作時に、ｋ番目の垂直ホールサブ素子に属さないすべての端子は、開いたままにされる。
【0056】
垂直ホール素子１００の場合と同様のやり方で、円形垂直ホール素子２００の設計パラメータ（図９には示されていない）を、各々の一時的なホール素子Ｈ（ｋ）がほぼ４回対称性を有するように最適化することができる。結果として、各々の一時的なホール素子について、きわめて小さい残留オフセットを達成することができる。
【0057】
図１１ａ、図１１ｂ、図１１ｃ、および図１１ｄが、第１の一時的な垂直ホール素子Ｈ（１）へのスピニング電流法の適用を示している。図１１ａにおいて、端子１が電流源に接続され、端子２’が接地に接続されている。端子２と端子１’との間でホール電圧が取得される。他のすべての端子は接続されていない。ウェル１０２を通る電流の方向が、矢印によって示されている。これは、電流スピニングの第１の段階である。図１１ｂに示される第２の段階において、端子２が電流源に接続され、端子１’が接地に接続される。端子２’と端子１との間でホール電圧が取得される。他のすべての端子は接続されていない。やはり電流の方向が図示されており、電流の方向は、第１の段階に対して回転している。図１１ｃおよび図１１ｄに、第３の段階および第４の段階がそれぞれ示されている。取得された４つの段階のすべての電圧を平均することにより、第１の一時的な垂直ホール素子Ｈ（１）の確定のホール電圧が得られる。同じやり方で、スピニング電流法が次の一時的な垂直ホール素子Ｈ（２）に適用される。同じやり方で、スピニング電流法が一時的な垂直ホール素子Ｈ（ｋ）に適用される。
【0058】
ｘ－ｙ平面内の磁場の方向を、Ｎ個の一時的なホール素子Ｈ（ｋ）（ｋ＝１，・・・，Ｎ）を次々に測定することによって評価することができる。また、Ｎ個の一時的なホール素子のうちの適切なサブセットを測定するだけで、磁場の方向を決定するために充分であるかもしれない。また、２つ以上の一時的なホール素子が同時に測定される測定方式も、相互作用が小さいならば考えられる。いずれの場合も、ｘ－ｙ平面内の磁場の方向について可能な測定精度が、各々の一時的なホール素子のオフセット低減によって向上する。
【0059】
図１３および図１４が、本発明の別の実施形態を示している。図１３において、円形垂直ホール素子３００が、第１の表面１０１ａを見つめて上方から示されている。図１４において、円形垂直ホール素子３００は、ＤからＤ’へのｘ方向の図示された切断に沿って示されている。円形垂直ホール素子３００は、２つのリング状のアイソレーション構造３０１ａおよび３０１ｂが追加されているという点においてのみ、円形垂直ホール素子２００から相違する。図１４から分かるように、アイソレーション構造３０１ａおよび３０１ｂは、薄くされたシリコン基板の第１の表面１０１ａから第２の表面１０１ｂまで延びている。２つのリング状のアイソレーション構造３０１ａおよび３０１ｂは、リング状のウェル１０２と同心である。２つのリング状のアイソレーション構造によって横方向において囲まれた領域は、ウェル１０２である。このようにして、アイソレーション構造３０１ａおよび３０１ｂは、横方向においてウェル１０２を基板１０１から絶縁する。ウェル１０２と基板１０１との間にｐ－ｎ接合はもはや存在しない。アイソレーション構造３０１ａおよび３０１ｂは、誘電体材料で作られる。アイソレーション構造を、基板の第２の表面１０１ｂから第１の表面１０１ａまでの２つのリング状のトレンチをエッチングし、これらのトレンチを酸化ケイ素などの誘電体材料で埋めることによって実現することができる。
【0060】
当業者に知られているように、ｎ型ホールプレートの２つの端子の間に電圧が印加されると、ホールプレートを境界付けるｐ－ｎ接合に沿って空乏ゾーンが形成される。空乏ゾーンがホールプレートの有効サイズを減少させるため、ホールプレートの抵抗が増加する。この影響により、オフセットのキャンセルを妨げる非線形性が持ち込まれる。これは当業者にとって既知である。円形垂直ホール素子の実施形態３００においては、ホールセンサ領域１０２が、ｐ－ｎ接合によって境界付けられていない。したがって、ホールセンサ領域１０２の誘電体による分離は、オフセット低減をさらに改善する。
【0061】
図１５が、１つ以上の垂直ホール素子を有する半導体デバイス４００を示している。半導体デバイス４００は、ホールＩＣであってよく、例えば角度位置測定用のホールＩＣであってよい。図１５の左側には、シリコン貫通ビア３１０を備えた垂直ホール素子が示されている。この図のこの部分は、図４と同一である。図１５の右側には、垂直ホール素子を動作させるために必要な回路を代表すべき２つのトランジスタ１４３および１５３が描かれている。基板がｐ型である場合、トランジスタ１４３はＮＭＯＳであり、トランジスタ１５３はＰＭＯＳである。図１５の右端に、３１１で示されるシリコン貫通ビアが図示されている。シリコン貫通ビア３１１は、半導体デバイス４００のＩ／Ｏの一部である。３０９は、ボンディングパッドを指している。ボンディングパッド３０９は、金属層３０５で形成される。シリコン貫通ビア３１１は、基板の第１の表面に形成された配線と、薄くされた基板１０１の第２の表面に形成されたボンディングパッド３０９との間の接続を達成する。１０６ｂは、シリコン貫通ビア３１１のランディングパッドを指している。ランディングパッド１０６ｂは、誘電体層１０４内に配置された配線（図示せず）に接続されている。図１５においては、第１の表面上に２つの金属層が示されているが、３つ以上の金属層が存在してもよい。
【0062】
図１６～図２６が、半導体デバイス４００を製造するための製造工程を示している。基本的な製造工程は、ここに全体が援用される欧州特許出願公開第２９１３８４７（Ａ１）号において説明されている。以下では、重要な違いのみを強調する。
【0063】
図１６に示されるように、第１の導電型を有する基板１０１にウェル１０２が形成される。ウェル１０２は、第２の導電型を有する。ウェル１０２を、さまざまな注入エネルギーによる一連のマスクによる注入工程によって形成することができる。一連の注入工程は、ＭｅＶの範囲のエネルギーを有する高エネルギー注入を含むことができる。マスクを除去した後に、炉アニールが、１０００℃～１２００℃の温度で数時間にわたって施される。注入および炉アニールの条件は、垂直方向に均一なドーパント濃度を達成するように最適化される。図１６において、Ｔ１が、炉アニール後のウェル１０２の深さを示している。深さＴ１は、４μｍよりも大きく、好ましくは６μｍよりも大きい。
【0064】
後続の一連の図において、シャロートレンチアイソレーション（ＳＴＩ）などのアイソレーション構造の形成は示されていない。しかしながら、シャロートレンチアイソレーションが適用されると想定され、垂直ホール素子の領域にも存在し得る。
【0065】
図１７に示されるように、トランジスタウェル１１２および１１３が形成される。１１２が、ＮＭＯＳトランジスタが形成されるｐ型ウェルを示し、１１３が、ＰＭＯＳトランジスタが形成されるｎ型ウェルを示している。ウェル１１２および１１３のそれぞれの深さＴ２およびＴ３は、ウェル１０２の深さＴ１よりも小さい。
【0066】
図１８に目を向けると、ＰＭＯＳおよびＮＭＯＳのトランジスタゲート１１５および１１６、ならびに高ドープ領域１０３および１１３が形成される。１０３は、第２の導電型の浅い高ドープ領域を示し、１１３は、第１の導電型の浅い高ドープ領域を示す。高ドープ領域１０３および１１３は、ＮＭＯＳおよびＰＭＯＳトランジスタのソースおよびドレイン領域をそれぞれ構成し、１０３は、第１の表面１０１ａ上のホール端子の高ドープ領域の形成にも使用される。あるいは、専用のマスクおよび処理工程を使用してホールセンサ領域１０２内のドーピング領域１０３を定めてもよい。
【0067】
図１９において、相互接続レベルが、この業界において知られている標準的なＣＭＯＳメタライゼーション方式を使用して形成される。金属部分１０６ａおよび１０６ｂが、シリコン貫通ビアを形成するためのランディングパッドとして使用されるように、誘電体スタック１０４に埋め込まれる。誘電体スタック１０４の上面１０４ａは、化学機械研磨によって平坦化される。
【0068】
図２０において、キャリアウェーハ２０１が設けられる。キャリアウェーハ２０１は、安価なシリコン基板であってよい。基板１０１が裏返される。
【0069】
図２１に目を向けると、基板１０１は、キャリア基板２０１に接合され、その後に、基板１０１は、第２の側から薄くされる。１０１ｃが、薄くするプロセスの前の基板の最初の第２の表面を示し、１０１ｂが、薄くされた後の基板の第２の表面を示している。Ｔが、薄くされた後のシリコン基板の厚さを示している。Ｔは、ウェル１０２の深さＴ１よりも小さい。このようにして、ウェル１０２は、薄くされた後に第２の表面に露出する。
【0070】
図２２に目を向けると、高ドープ領域３０３が、ウェル１０２内の第２の表面１０１ｂ上に形成される。高ドープ領域３０３は、第２の導電型を有し、マスクによる浅くて高投与量の注入と、その後のレーザ熱アニーリングとによって形成される。
【0071】
図２７が、１つ以上の垂直ホール素子３００を有する半導体デバイス５００を示している。半導体デバイス５００は、ホールＩＣであってよく、例えば角度位置測定用のホールＩＣであってよい。半導体デバイス４００とは対照的に、半導体デバイス５００は、アイソレーション構造３０１によって閉じ込められたホールセンサ領域１０２を有する１つ以上の垂直ホール素子３００を備える。
【0072】
【0073】
図３５に目を向けると、トレンチ３２５が、半導体基板１０１に第２の表面１０１ｂからエッチングされ、第１の表面１０１ａまで延びる。トレンチのエッチングのためのマスク３２４は、ホールセンサ領域１０２がトレンチ３２５によって横方向において閉じ込められるようなマスクである。次いで、トレンチ３２５は、酸化ケイ素などの誘電体材料で満たされる。
【0074】
図４３、図４４、および図４５が、垂直ホール素子１００の第２の実施形態を示している。図４３において、垂直ホール素子は、第１のシリコン表面を見つめて上方から示されている。２つの切断が示されており、１つの切断は、ＡからＡ’へとｘ方向に平行であり、１つの切断は、ＢからＢ’へとｙ方向に平行である。図４４は、切断Ａ－Ａ’に沿った垂直ホール素子１００の断面を示し、図４５は、切断Ｂ－Ｂ’に沿った垂直ホール素子１００の断面を示している。垂直ホール素子１００は、半導体基板１０１上に形成されている。半導体基板１０１は、第１の導電型を有する低ドープのシリコン基板であってよい。第１の導電型は、好ましくはｐ型である。基板は、第１の表面１０１ａおよび第２の表面１０１ｂを有する。２つの表面は、反対向きであり、互いに平行である。第２の表面１０１ｂは、基板を裏側から、すなわち第１の表面１０１ａの反対側から薄くすることによって得られる。第１の表面１０１ａから第２の表面１０１ｂまで延びるドーピング領域１０２が形成される。ドーピング領域１０２は、第２の導電型を有し、すなわち、領域１０２は、ｎ型の導電性を有する。領域１０２を、リンでドープすることができ、ドーパント濃度は、１＊１０１４／ｃｍ３～１＊１０１７／ｃｍ３の範囲内であってよい。好ましくは、ドーパント濃度は、垂直方向に均一である。１５２ａおよび１５２ｃによって示される２つのドーピング領域が、ウェル１０２内に配置される。ドーピング領域１５２ａおよび１５２ｃは、第２の導電型を有する。それらを、リンによってドープすることができ、ドーパント濃度は、１＊１０１７／ｃｍ３～１＊１０２１／ｃｍ３の範囲内であってよい。
【0075】
図４４に示されるように、ドーピング領域１５２ａおよび１５２ｃは、領域１０２に埋め込まれる。好ましくは、ｚ方向におけるドーピング領域１５２ａおよび１５２ｃの位置は、第１の表面１０１ａと第２の表面１０１ｂとの間のほぼ中間である。さらに、第２の導電型を有するウェル１０３ａおよび１０３ｃも存在する。ウェル１０３ａは、第１の表面１０１ａからドーピング領域１０２内に延び、埋め込み領域１５２ａに達する。同様に、ウェル１０３ｃは、ウェル１０３ｃが埋め込み領域１５２ｃに接触するように、第１の表面１０１ａからドーピング領域１０２内に延びる。第１の表面１０１ａにおいて、浅い高ドープ領域１０３ａ、１０３ｂ、および１０３ｃが形成され、第１の表面からドーピング領域１０２内に延びる。高ドープ領域１０３ａ、１０３ｂ、および１０３ｃは、第２の導電型を有する。ドーパント濃度は、１＊１０１９／ｃｍ３～１＊１０２２／ｃｍ３の範囲内であってよい。
【0076】
図４３に示されるように、高ドープ領域１０３ａ、１０３ｂ、および１０３ｃは、ｘ方向に沿って一列に配置される。ドーピング領域１０３ｂは、１０３ａと１０３ｂとの間の距離および１０３ｂと１０３ｃとの間の距離が等しくなるように、ドーピング領域１０３ａおよび１０３ｃの間に配置される。さらに、高ドープ領域１０３ａ、１０３ｂ、および１０３ｃは、領域１０２の内側に配置される。高ドープ領域１０３ａは、ウェル１５１ａの内部に配置され、高ドープ領域１０３ｃは、ウェル１５１ｃの内部に配置される。
【0077】
再び図４４に目を向けると、誘電体層１０４が、第１の表面１０１ａ上に配置されている。誘電体層１０４は、ＣＭＯＳ製造プロセスにおいて典型的に使用されるようなチッ化ケイ素、酸化ケイ素、または低ｋ誘電体のいくつかの層を含むことができる。金属コンタクト１０５ａ、１０５ｂ、および１０５ｃが、誘電体層１０４に埋め込まれる。金属コンタクト１０５ａは、高ドープ領域１０３ａ上に配置され、高ドープ領域１０３ａ、したがってウェル１５１ａ、さらには埋め込み領域１５２ａへの電気的接続を達成する。金属コンタクト１０５ｂは、高ドープ領域１０３ｂ上に配置され、高ドープ領域１０３ｂへの電気的接続を達成する。さらに、金属コンタクト１０５ｃは、高ドープ領域１０３ｃ上に配置され、高ドープ領域１０３ｃ、したがってウェル１５１ｃ、さらには埋め込み領域１５２ｃへの電気的接続を達成する。
【0078】
図４５に示されるように、複数の金属コンタクトを、高ドープ領域１０３ｂに配置することができ、同様に、高ドープ領域１０３ａおよび１０３ｃにも配置することができる。典型的なＣＭＯＳ製造プロセスで、高ドープ領域１０３ａ、１０３ｂ、および１０３ｃに金属シリサイドを形成してもよい。金属コンタクト１０５ａ、ｌ０５ｂ、およびｌ０５ｃは、タングステンまたは他の適切な金属で構成されてよい。図４３および図４４に、誘電体層１０４に埋め込まれている第１の金属層が示されている。一般に、ＣＭＯＳメタライゼーションは、いくつかの金属層と、垂直方向の相互接続を含むことができる。簡単にするために、図４４および図４５には金属層が１つだけ示されている。ｌ０６ａ、ｌ０６ｂ、およびｌ０６ｃが、この第１の金属層によって形成され、それぞれ金属コンタクト１０５ａ、１０５ｂ、および１０５ｃにつながる金属配線を示している。
【0079】
図４５に示されるように、金属配線１０６ｂは、ｙ方向に沿って配置されている。金属配線１０６ａおよび１０６ｃも、ｙ方向に沿って配置されている。キャリア２０１が、誘電体層１０４の上面１０４ａに取り付けられている。キャリア２０１は、シリコンウェーハであってよい。基板１０１の第２の表面１０１ｂに、第４の浅い高ドープ領域が形成されており、３０３ｄで指し示されている。高ドープ領域３０３ｄは、第２の表面１０１ｂからドーピング領域１０２内に延びている。ドーピング領域３０３ｄは、第２の導電型を有し、１＊１０１９／ｃｍ３～１＊１０２２／ｃｍ３の範囲内のドーパント濃度を有する。ドーピング領域３０３ｄは、ドーピング領域１０３ｂと同一であるが反対側の位置を有する。より正確には、第１の表面１０１ａのドーピング領域１０３ｂの中心から第２の表面１０１ｂのドーピング領域３０３ｄの中心まで接続線が引かれる場合、この接続線は、表面１０１ａおよび１０１ｂに垂直である。誘電体層３０４が、第２の表面１０１ｂ上に配置されている。誘電体層は、酸化ケイ素で構成されてよい。金属コンタクト３０５ｄが、高ドープ領域３０３ｄへの電気的接続が確立されるように、誘電体層３０４に形成される。
【0080】
金属コンタクト３０５ｄを、図４３および図４４に示されるように、誘電体層３０４上に形成された金属配線まで延ばすことができる。金属配線は、図４４に示されるように、ｙ方向に平行に配置される。金属コンタクトおよび配線３０５ｂを、アルミニウムで構成することができる。あるいは、誘電体層３０４に形成されたコンタクトホールをタングステンで埋めることができる。その場合、誘電体層３０４上に配置された３０５ｄの配線部分を、アルミニウムまたは銅で構成する異ができる。他のメタライゼーション方式も考えられる。パッシベーション層３０８が、金属配線３０５ｄおよび誘電体層３０８上に配置される。
【0081】
パッシベーション層３０８を、酸化ケイ素、チッ化ケイ素、酸チッ化ケイ素、またはこれらの材料の積層で構成することができる。図４３、図４４、および図４５に示される実施形態においては、第１の表面１０１ａからドーピング領域１０２内に延びるドーピングウェル１５３がさらに存在する。２つのドーピングウェル１５３は、中央の高ドープ領域１０３ｂと左側および右側の２つの高ドープ領域１０３ａおよび１０３ｃとの間にそれぞれ配置されている。図４１および図４２に示されるように、２つのドーピングウェル１５３の各々は、ウェル１５１ａおよび１５１ｃのそれぞれに当接できる。ウェル１５３は、ウェル１５１ａおよび１５１ｃと同様の深さを有することができ、図４３に示されるように、埋め込まれたドーピング領域１５２ａおよび１５２ｃに到達することができる。ドーピングウェル１５３は、第１の導電型を有する。
【0082】
以下で、垂直ホール素子１００を切断方向Ｂ－Ｂ’にて再び示している図４５を参照する。ドーピング領域１０２は、垂直ホール素子１００のホールセンサ領域またはホールプレートを構成する。ドーピング領域１０２は、横方向、すなわちｘおよびｙ方向において、ウェル１０２とは逆の極性を有する基板１０１で形成されたｐ－ｎ接合によって境界付けられている。以下で、垂直ホール素子１００を切断方向Ａ－Ａ’にて再び示している図４６を参照する。垂直ホール素子１００は、大文字のＡ、Ｂ、Ｃ、およびＤで示される４つのホール端子を有する。ホール端子Ｂは、第１の表面１０１ａに配置されている。動作の観点から、垂直ホール素子１００の端子Ｂは、高導電性領域１０３ｂの空間寸法によって定められる。ホール端子Ｄは、第１の表面１０１ｂ上かつ端子Ｂの反対側に配置される。やはり、動作の観点から、垂直ホール素子１００の端子Ｄは、高導電性領域３０３ｄの空間寸法によって定められる。ホール端子Ａは、高導電性の埋め込み領域１５２ａを含み、ウェル１５１ａが第１の表面への接続をもたらし、第１の表面において、端子Ａは、高ドープ領域１０３ａおよび高ドープ領域１０３ａ上に配置された金属コンタクトを介してアクセスされる。同じやり方で、端子Ｃは、高導電性の埋め込み領域１５２ａを含み、ウェル１５１ｃが第１の表面１０１ａへの接続をもたらし、第１の表面において、端子Ｃは、高ドープ領域１０３ｃおよび高ドープ領域１０３ｃ上に配置された金属コンタクトを介してアクセスされる。ドーピング領域１０２、１５１ａ、１５２ａ、１５１ｃ、および１５２ｃとは逆の極性を有するウェル１５３が、４つのホール端子の間の有効センサ領域をウェル１５１ａおよび１５１ｃから静電的に遮蔽するように機能する。
【0083】
図４６に、数字１、２、３、および４で示される４つの矢印が描かれている。各々の矢印は、ホールセンサ領域を通って駆動される動作電流の方向を表す。したがって、４つの矢印は、垂直ホール素子の４つの考えられる動作モードまたは段階を表している。動作モード１から始まって、電流が端子Ｂと端子Ｄとの間に流され、端子Ｂから端子Ｄの方向に流れる。このモードにおいて、端子Ｃと端子Ｄとの間でホール電圧が取得され、これは、ｙ方向を向いた磁場成分を表す。動作モード２において、端子Ｃと端子Ａとの間に電流が流され、端子Ｃから端子Ａの方向に流れる。ホール電圧が、端子Ｂと端子Ｃとの間で取得され、これは、やはりｙ方向を向いた磁場成分を表す。動作モード３は、動作モード１に相当するが、電流の方向が逆にされている点で相違し、ホール電圧は、端子Ｄと端子Ｃとの間で必要とされる。同様に、動作モード４は、動作モード２に相当するが、動作モード２に対して電流の方向が逆であり、端子Ｂと端子Ｄとが入れ換わっている。第２の表面１０１ｂに配置された端子Ｄのおかげで、基本的にホールセンサ領域１０２を通って垂直方向に流れる電流を、ホール素子１００に流すことができる。高導電性領域１５２ａおよび１５２ｃがドーピング領域１０２に埋め込まれているため、高導電性領域１５２ａおよび１５２ｃの深さによって決定される特定の深さにおいて基本的に第１の表面１０１ａに平行に流れる電流を、ホールセンサ素子に流すことができる。
【0084】
２つの埋め込まれた端子（ＡおよびＣ）と、第１の表面１０１ａ上の１つの端子（Ｂ）と、第２の表面１０１ｂ上の１つの端子（Ｄ）とを備える垂直ホール素子１００の特定のホール端子の構成は、原則として、すべての端子が基板の主表面に配置される従来からの垂直ホール素子において典型的に得ることができるよりも高い電圧関連の感度を達成可能にする。
【0085】
やはり当業者にとって明らかなように、垂直ホール素子１００を、オフセット、すなわち磁場がゼロであるときに測定されるホール電圧が、４つの動作モードの各々において低くなるように設計することができる。重要な設計パラメータは、基板１０１の厚さ（第１の表面１０１ａと第２の表面１０１ｂとの間の距離）、高導電性領域１５２ａおよび１５２ｂの深さ、高導電性領域ｌ５２ａおよびｌ５２ｂの深さの横方向の間隔、ならびに高ドープ領域１０３ｂおよび３０３ｄの空間的寸法である。すでに示したように、高ドープ領域１０３ａ、１０３ｂ、および１０３ｃは、ｘ方向に沿って一列に配置され、高ドープ領域１０３ｂが高ドープ領域１０３ａおよび１０３ｃの間の中央に位置する。高ドープ領域３０３ｄは、高ドープ領域１０３ｂと同一であるが反対側の位置を有する。当業者であれば、４つの動作モードにおける低いオフセット値の達成に向けて最適化することができるさらに多くの設計パラメータが配置およびドーピング条件に関して存在することを、理解できるであろう。ＴＣＡＤシミュレーションおよび実験計画法などの最適化の方法が、技術的に知られている。結果として、４つの端子に関してほぼ４回対称性が得られ、４つの動作モードについて低いオフセット値が達成される。技術的に知られているとおり、オフセットを、４つの動作モードにまたがる平均によってさらに減らすことができる。２つまたは４つのホール素子の電流スピニングおよび直交結合は、この業界においてしばしば採用されており、垂直ホール素子１００にも適用することができる既知の技術である。
【0086】
図４７に、本発明の考え方の別の実施形態を表す垂直ホール素子２００が示されている。ホール素子２００は、遮蔽ウェル１５３が存在しないという点においてのみ、ホール素子から相違する。
【0087】
本発明の別の実施形態が、垂直ホール素子３００をｘ方向に沿った切断にて示している図４８に提示されている。接続ウェル１５１ａおよび１５１ｃの各々が、１５４で示される誘電体構造によって囲まれている。誘電体構造１５４は、ウェル１５１ａおよび１５１ｃと同様の深さを有することができる。ウェル１５１ａを、横方向について（すなわち、ｘ－ｙ平面において）誘電体構造１５４によって囲むことができ、同じやり方で、ウェル１５１ｃを、横方向について第２の誘電体構造１５４によって囲むことができる。誘電体構造を、酸化ケイ素または別の誘電体材料で構成することができる。誘電体構造１５４は、酸化ケイ素などの誘電体材料からなるライナを有し、さらにポリシリコンで埋められたトレンチであってもよい。誘電体構造１５４は、ウェル１５１ａおよび１５１ｃの遮蔽を向上させ、端子ＡおよびＣの埋め込まれた性質を強化する。
【0088】
別の実施形態が、図４９に示されている。この垂直ホール素子４００は、埋め込み領域１５２ａおよび１５２ｃが存在しないという点で、垂直ホール素子３００から相違する。この実施形態において、埋め込まれた端子ＡおよびＣは、それぞれウェル１５１ａおよび１５１ｃによって定められる。ウェル１５１ａおよび１５１ｃは、それぞれ誘電体構造１５４によって囲まれている。したがって、ウェル１５１ａおよび１５１ｃは、それらの底面においてのみホールセンサ領域１０２に電気的に接触している。
【0089】
垂直ホール素子３００と比較して、ウェル１５１ａおよび１５１ｃの深さ、したがって誘電体構造１５４の深さも、増加している。
【0090】
本発明の別の実施形態が、図５０、図５１、および図５２に関連して提示される。垂直ホール素子５００は、ホールセンサ領域を確立させるドーピング領域１０２がディープトレンチアイソレーション構造３０１によって基板１０１から分離されているという点で、垂直ホール素子１００から相違する。図５１および図５２に示されるように、ｚ方向において、ディープトレンチアイソレーション構造３０１は、基板１０１の第１の表面１０１ａから第２の表面１０１ｂまで延びている。
【0091】
図５０を参照すると、ドーピング領域１０２は、ｘおよびｙ方向において、ディープトレンチアイソレーション構造によって囲まれている。囲いは、エンクロージャは、ドーピング領域１０２が、ｘおよびｙ方向において、あらゆる場所でディープトレンチアイソレーション構造３０１まで広がるような囲いである。ディープトレンチアイソレーション構造３０１の内側において、ウェル１０２は基板１０１との境界を有さない。
【0092】
ホール素子の動作時に、電流がホールセンサ領域を通って駆動されると、ホールセンサ領域を境界付けているすべてのｐ－ｎ接合に沿って空乏ゾーンが形成される。垂直ホール素子５００のホールセンサ領域１０２は、周囲の基板１０１とのｐ－ｎ接合境界をもはや有さないため、もはやこの境界に空乏ゾーンが形成される可能性はない。しかしながら、空乏ゾーンは、垂直ホール素子５００の動作時に、第１の導電性を有する遮蔽ウェル１５３に沿って形成される。別の実施形態（図示せず）においては、垂直ホール素子５００の遮蔽ウェル１５３が取り除かれ、垂直ホール素子３００のように誘電体アイソレーション構造１５４によって置き換えられる。この実施形態において、ホールセンサ領域１０２は、いかなる場合においても、もはやｐ－ｎ接合による境界を有さない。
【0093】
ホール素子の動作時にホールプレートの境界に形成される空乏ゾーンは、ホールプレートの抵抗を変化させ、感度およびオフセットに影響を及ぼす。空乏ゾーンの幅は動作電流の関数であるため、ホール素子は非線形の挙動を示す。この非直線性により、較正の手間および関連のコストが増加する。
【0094】
図５３が、切断方向Ｂ－Ｂ’に沿った垂直ホール素子１００の別の図である。図４５を補足して、図５３の右側にシリコン貫通ビア（ＴＳＶ）が示されている。シリコン貫通ビアは、基板１０１を貫く垂直方向の導電経路をもたらし、この導電経路は、第２の表面１０１ｂに配置されて端子Ｄを呈する高ドープ領域３０３ｄを、第１のシリコン表面に形成された金属配線へと接続する。端子Ｄに組み合わせられたシリコン貫通ビアは、ＴＳＶ（Ｄ）で表される。シリコン貫通ビアＴＳＶ（Ｄ）は、誘電体層１０４に埋め込まれた第１の金属層の一部分１０６ｄに接触している。第２の表面１０１ｂにおいて、シリコン貫通ビアＴＳＶ（Ｄ）は、金属配線３０５ｄによって端子Ｄに接続されている。このようにして、地点Ｃ（Ｄ）において端子Ｄにアクセスすることができる。第１の表面１０１ａに形成された端子Ｂに、地点Ｃ（Ｂ）おいて電気的にアクセスすることができる。シリコン貫通ビアは、第２の表面におけるメタライゼーションに使用される材料と同じ材料であってよい導電性材料３０５ｄで満たされる。シリコン貫通ビアの導電性の充てん３０５ｄは、シリコン貫通ビアの内面に配置される誘電体ライナ３０６によってシリコン基板１０１から絶縁される。シリコン貫通ビアは、ホール端子が形成されているウェル１０２から距離Ｌに配置される。シリコン貫通ビアを通って駆動される電流Ｉが、シリコン表面に平行な磁場を発生させる。垂直ホール素子の位置における誘起磁場の強さは、Ｂ＝μ０／（２πＬ）・Ｉである。これの悪影響を最小限に抑えるために、距離Ｌを充分に大きく設定することができる。例えば、ホール電流が１ｍＡであり、距離Ｌが１００μｍに設定される場合、誘起磁場の強さは２μＴであり、利用可能な垂直ホール素子の測定分解能を充分に下回る。
【0095】
図５４は、垂直ホール素子を含む半導体デバイス６００の第３の実施形態を示している。
【0096】
図５５～図６５は、垂直ホール素子を含む半導体デバイス６００の第３の実施形態を製造する方法の製造工程を示している。基本的な製造工程は、ここに全体が援用される欧州特許出願公開第２９１３８４７（Ａ１）号において説明されている。
【0097】
図６６は、垂直ホール素子を含む半導体デバイス７００の第４の実施形態を示している。
【0098】
図６７～図７８は、垂直ホール素子を含む半導体デバイス７００の第４の実施形態を製造する方法の製造工程を示している。基本的な製造工程は、ここに全体が援用される欧州特許出願公開第２９１３８４７（Ａ１）号において説明されている。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11a】
【図11b】
【図11c】
【図11d】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【図73】
【図74】
【図75】
【図76】
【図77】
【図78】