特許 7589257 半導体デバイスの製造方法、半導体デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-15

(45)【発行日】2024-11-25

(54)【発明の名称】半導体デバイスの製造方法、半導体デバイス

(51)【国際特許分類】

   H01L 21/336 20060101AFI20241118BHJP

   H01L 29/78 20060101ALI20241118BHJP

   H01L 29/06 20060101ALI20241118BHJP

【ＦＩ】

H01L29/78 301D

H01L29/06 301D

【請求項の数】 14

(21)【出願番号】P 2022557168

(86)(22)【出願日】2021-06-23

(65)【公表番号】

(43)【公表日】2023-05-01

(86)【国際出願番号】 CN2021101751

(87)【国際公開番号】W WO2022017110

(87)【国際公開日】2022-01-27

【審査請求日】2022-09-21

(31)【優先権主張番号】202010698017.4

(32)【優先日】2020-07-20

(33)【優先権主張国・地域又は機関】CN

【前置審査】

(73)【特許権者】

【識別番号】512154998

【氏名又は名称】無錫華潤上華科技有限公司

【氏名又は名称原語表記】ＣＳＭＣ ＴＥＣＨＮＯＬＯＧＩＥＳ ＦＡＢ２ ＣＯ．， ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．８ Ｘｉｎｚｈｏｕ Ｒｏａｄ Ｗｕｘｉ Ｎｅｗ Ｄｉｓｔｒｉｃｔ，Ｊｉａｎｇｓｕ ２１４０２８ Ｃｈｉｎａ

(74)【代理人】

【識別番号】110000291

【氏名又は名称】弁理士法人コスモス国際特許商標事務所

(72)【発明者】

【氏名】金 華俊

(72)【発明者】

【氏名】孫 貴鵬

(72)【発明者】

【氏名】林 峰

(72)【発明者】

【氏名】陳 淑嫻

【審査官】石川 雄太郎

(56)【参考文献】

【文献】米国特許出願公開第２０１６／０１５５７９５（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１９／００９７０１３（ＵＳ，Ａ１）

【文献】国際公開第２００８／１５６１４０（ＷＯ，Ａ１）

【文献】特開２０１０－０１６１５４（ＪＰ，Ａ）

【文献】特開２００１－１６８２１０（ＪＰ，Ａ）

【文献】特開２００９－１５２３７１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

半導体デバイスの製造方法であって、
第１導電型半導体基板を提供し、前記第１導電型半導体基板に第２導電型ディープウェルを形成するステップと、
前記第２導電型ディープウェルに、第１導電型チャネル領域、第１導電型ウェル領域、第２導電型ドリフト領域を形成するステップであって、前記第１導電型ウェル領域と前記第１導電型チャネル領域は前記第２導電型ディープウェルの一部の領域によって仕切られ、前記第２導電型ドリフト領域は前記第１導電型チャネル領域と前記第１導電型ウェル領域との間に位置するステップと、
前記第２導電型ディープウェルに、前記第２導電型ドリフト領域の下方に位置することで、前記第１導電型チャネル領域、前記第１導電型ウェル領域とともに前記第２導電型ドリフト領域を取り込む第１導電型イオン注入領域を形成するステップと、
前記第２導電型ディープウェルに、前記第１導電型チャネル領域に位置する第２導電型ソース領域と、前記第２導電型ドリフト領域に位置する第２導電型ドレイン領域とを形成するステップと、を含み、
前記第２導電型ディープウェルのドープ濃度が深さ方向における深さの増加するにつれて高くなることを特徴とする半導体デバイスの製造方法。

【請求項2】

前記第２導電型ディープウェルに前記第２導電型ドリフト領域を形成する前記ステップと、前記第２導電型ディープウェルに第１導電型イオン注入領域を形成する前記ステップとは、１セットのマスクブランク及び同一のマスク層のうち少なくとも一つを共用することを特徴とする請求項１に記載の製造方法。

【請求項3】

同一のイオン注入ステップで前記第１導電型チャネル領域と前記第１導電型ウェル領域を形成することを特徴とする請求項１に記載の製造方法。

【請求項4】

前記第２導電型ディープウェルに、前記第１導電型ウェル領域の前記第１導電型チャネル領域から離れる側に設けられる第２導電型ウェル領域を形成するステップをさらに含むことを特徴とする請求項１に記載の製造方法。

【請求項5】

非エピタキシャルなプロセスプラットフォームで行うことを特徴とする請求項１に記載の製造方法。

【請求項6】

前記第２導電型ディープウェルに第２導電型ソース領域と第２導電型ドレイン領域を形成する前記ステップの前に、ゲート構造を形成するステップをさらに含むことを特徴とする請求項１に記載の製造方法。

【請求項7】

半導体デバイスであって、
第１導電型半導体基板と、
前記第１導電型半導体基板の上面から前記第１導電型半導体基板の内部に向かって延びる第２導電型ディープウェルと、
前記第２導電型ディープウェルに位置する第１導電型チャネル領域と、
前記第２導電型ディープウェルに位置する第１導電型ウェル領域と、
前記第２導電型ディープウェルに位置し、且つ前記第１導電型チャネル領域と前記第１導電型ウェル領域との間に位置し、前記第１導電型チャネル領域と間隔を空けて設けられ、前記第１導電型ウェル領域に隣接して設けられる第２導電型ドリフト領域と、
前記第２導電型ディープウェルに位置し、且つ前記第２導電型ドリフト領域の下方に位置し、前記第１導電型チャネル領域、前記第１導電型ウェル領域とともに前記第２導電型ドリフト領域を取り込む第１導電型イオン注入領域と、
前記第１導電型チャネル領域に位置する第２導電型ソース領域と、
前記第２導電型ドリフト領域に位置する第２導電型ドレイン領域と、を備えることを特徴とする半導体デバイス。

【請求項8】

前記第２導電型ディープウェル上に位置するゲート構造をさらに備えることを特徴とする請求項７に記載の半導体デバイス。

【請求項9】

前記半導体デバイスは横型二重拡散金属酸化物半導体電界効果トランジスタであることを特徴とする請求項７に記載の半導体デバイス。

【請求項10】

前記第１導電型半導体基板は非エピタキシャルな基板であることを特徴とする請求項７に記載の半導体デバイス。

【請求項11】

前記第２導電型ディープウェルに位置する第２導電型ウェル領域をさらに備え、前記第２導電型ウェル領域は、前記第１導電型ウェル領域の前記第１導電型チャネル領域から離れる側に設けられることを特徴とする請求項７に記載の半導体デバイス。

【請求項12】

前記第１導電型ウェル領域に位置する第１導電型ウェル領域引き出し領域と、前記第２導電型ウェル領域に位置する第２導電型ウェル領域引き出し領域とをさらに備えることを特徴とする請求項１１に記載の半導体デバイス。

【請求項13】

前記第２導電型ドリフト領域と前記第１導電型ウェル領域との間に位置する第１のセパレータ構造と、前記第１導電型ウェル領域と前記第２導電型ウェル領域との間に位置する第２セパレータ構造とを備えるセパレータ構造をさらに備えることを特徴とする請求項１１に記載の半導体デバイス。

【請求項14】

前記第２導電型ディープウェルのドープ濃度が深さ方向における深さの増加するにつれて高くなることを特徴とする請求項７に記載の半導体デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体の技術分野に関し、具体的には、半導体デバイスの製造方法、半導体デバイスに関する。

【0002】

本願は、２０２０年０７月２０日に中国特許庁に提出された、出願番号が２０２０１０６９８０１７．４で、発明の名称が「半導体デバイスの製造方法、半導体デバイス」の中国特許出願の優先権を主張し、その全ての内容は参照により本願に援用される。

【背景技術】

【0003】

以下の記述は本願に関する背景情報を提供するに過ぎず、必ずしも従来技術を構成するものではない。

【0004】

半導体技術の発展に伴い、横型二重拡散金属酸化物半導体電界効果トランジスタ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ、ＬＤＭＯＳ）デバイスは良好な短チャネル特性を有するため広く応用されている。ＬＤＭＯＳは、電力スイッチングデバイスとして、動作電圧が高く、プロセスがシンプルで、低圧ＣＭＯＳ回路とプロセス上互換しやすい等の特徴を有する。

【発明の概要】

【発明が解決しようとする課題】

【0005】

業界では、より高い破壊電圧とより低いオン抵抗を有する横型二重拡散ＭＯＳ電界効果トランジスタの提供が望まれている。

【0006】

発明の概要において一連の簡略化された形式の概念を導入し、これについて具体的な実施例部分においてさらに詳細に説明する。なお、本発明の概要は、保護を請求する技術的解決手段の重要な特徴及び必要な技術的特徴を限定することを意図するものではなく、また、保護を請求する技術的解決手段の特徴範囲を確定することを意図するものではない。

【課題を解決するための手段】

【0007】

従来技術における課題を解決するために、本発明は、
第１導電型半導体基板を提供し、前記第１導電型半導体基板に第２導電型ディープウェルを形成するステップと、
前記第２導電型ディープウェルに、第１導電型チャネル領域、第１導電型ウェル領域、第２導電型ドリフト領域を形成するステップであって、前記第１導電型ウェル領域と前記第１導電型チャネル領域は前記第２導電型ディープウェルの一部の領域によって仕切られ、前記第２導電型ドリフト領域は前記第１導電型チャネル領域と前記第１導電型ウェル領域との間に位置するステップと、
前記第２導電型ディープウェルに、前記第２導電型ドリフト領域の下方に位置することで、前記第１導電型チャネル領域、前記第１導電型ウェル領域とともに前記第２導電型ドリフト領域を取り込む第１導電型イオン注入領域を形成するステップと、
前記第２導電型ディープウェルに、前記第１導電型チャネル領域に位置する第２導電型ソース領域と、前記第２導電型ドリフト領域に位置する前記第２導電型ドレイン領域とを形成するステップと、を含む半導体デバイスの製造方法を提供する。

【0008】

本発明は、
第１導電型半導体基板と、
前記第１導電型半導体基板の上面から前記第１導電型半導体基板の内部に向かって延びる第２導電型ディープウェルと、
前記第２導電型ディープウェルに位置する第１導電型チャネル領域と、
前記第２導電型ディープウェルに位置する第１導電型ウェル領域と、
前記第２導電型ディープウェルに位置し、且つ前記第１導電型チャネル領域と前記第１導電型ウェル領域との間に位置し、前記第１導電型チャネル領域と間隔を空けて設けられ、前記第１導電型ウェル領域に隣接して設けられる第２導電型ドリフト領域と、
前記第２導電型ディープウェルに位置し、且つ前記第２導電型ドリフト領域の下方に位置し、前記第１導電型チャネル領域、前記第１導電型ウェル領域とともに前記第２導電型ドリフト領域を取り込む第１導電型イオン注入領域と、
前記第１導電型チャネル領域に位置する第２導電型ソース領域と、
前記第２導電型ドリフト領域に位置する第２導電型ドレイン領域と、を備える半導体デバイスをさらに提供する。

【0009】

本願の１つ又は複数の実施例の細部は以下の図面及び説明において記載される。本願の他の特徴、目的や利点は、明細書、図面、特許請求の範囲により明らかになる。

【0010】

本発明の以下の図面は、本発明の一部として本発明を理解するために用いられる。図面は本発明の実施例及びその説明を示し、本発明の原理を説明するために用いられる。

【図面の簡単な説明】

【0011】

【図1A】図１Ａは、本発明の一実施例に係る半導体デバイスの製造方法により形成される半導体デバイスの構造概略図である。

【図1B】図１Ｂは、本発明の一実施例に係る半導体デバイスの製造方法により形成される半導体デバイスの構造概略図である。

【図1C】図１Ｃは、本発明の一実施例に係る半導体デバイスの製造方法により形成される半導体デバイスの構造概略図である。

【図1D】図１Ｄは、本発明の一実施例に係る半導体デバイスの製造方法により形成される半導体デバイスの構造概略図である。

【図1E】図１Ｅは、本発明の一実施例に係る半導体デバイスの製造方法により形成される半導体デバイスの構造概略図である。

【図2】図２は、本発明の一実施例に係る半導体デバイスの製造方法のフローチャートである。

【発明を実施するための形態】

【0012】

以下の説明では、本発明をより深く理解するために、多くの具体的な細部が記載されている。しかしながら、当業者にとって明らかなように、本発明は１つ又は複数の細部を必要とせずに実施することができる。他の例において、本発明との混同を回避するために、本分野において公知のいくつかの技術的特徴は説明していない。

【0013】

本発明をより十分に理解するために、以下の説明では、本発明の半導体デバイスの製造方法、半導体デバイス及び電子デバイスについて具体的に詳細に説明する。本発明の実施は半導体分野の当業者に周知の特定の細部に限定されないことは明らかである。以下は本発明の好適な実施例について詳細に説明するが、本発明は、これらの詳細な説明に加えて、他の実施例を有してもよい。

【0014】

なお、本明細書で使用される用語は、具体的な実施例を説明するためのものであり、本発明に係る例示的な実施例を限定することを意図していない。本明細書で使用されるように、文脈で特に明示的に指摘されない限り、単数形は複数形も含むことを意図する。なお、本明細書に用語「含む」及び／又は「含む」を使用する場合、それらは、特徴、全体、ステップ、操作、構成要素、及び／又はアセンブリが存在することを示すが、１つ又は複数の他の特徴、全体、ステップ、操作、構成要素、アセンブリ及び／又はそれらの組み合わせが存在又は追加されることを排除するものではないと理解するべきである。

【0015】

以下、図面を参照しながら本発明に係る例示的な実施例について詳細に説明する。しかしながら、これらの例示的な実施例は、様々な異なる形態で実施することができ、本明細書に記載される実施例に限定されるものと解釈すべきではない。これらの実施例は、本発明の開示を根本的かつ完全なものとし、これらの例示的な実施例の構想を当業者に十分に伝えるために提供されると理解されるべきである。図面には、明確化のために、層及び領域の厚さが誇張されており、同じ符号が同じ要素を示すので、それらの説明は省略する。

【0016】

実施例１
例示的なオン抵抗を低減させる高圧ＮＭＯＳデバイス構造は、エピタキシャル・埋め込み層注入のプロセスを利用してＮＰＮＰ構造を形成し、Ｎ型ドリフト領域がＰ型領域に包まれるため、より良好なドリフト領域の空乏効果が得られ、そのため、ドリフト領域濃度をより濃くすることができ、これにより、デバイスのオン抵抗をより低くすることができる。しかし、追加のエピタキシャルプロセス及び埋め込み層プロセスを必要とするため、プロセスのコストを増加させるだけでなく、プロセスの難易度も増加させる。

【0017】

本発明は、半導体デバイスの製造方法を提供し、該方法は、
第１導電型半導体基板を提供し、前記半導体基板に第２導電型ディープウェルを形成するステップと、
前記ディープウェルに、第１導電型チャネル領域、第１導電型ウェル領域、第２導電型ドリフト領域を形成するステップであって、前記第１導電型ウェル領域と前記チャネル領域は前記ディープウェルの一部の領域によって仕切られ、前記ドリフト領域は前記チャネル領域と前記第１導電型ウェル領域との間に位置するステップと、
前記ディープウェルに、前記ドリフト領域の下方に位置することで、前記チャネル領域、前記第１導電型ウェル領域とともに前記ドリフト領域を取り込む第１導電型イオン注入領域を形成するステップと、
前記ディープウェルに、前記チャネル領域に位置する第２導電型ソース領域と、前記ドリフト領域に位置する第２導電型ドレイン領域とを形成するステップと、を含む。

【0018】

以下、図１Ａ～図１Ｅ、図２を参照しつつ、本発明に係る半導体デバイスの製造方法を例示的に説明する。図１Ａ～図１Ｅは、本実施例に係る半導体デバイスの製造方法により形成された半導体デバイスの構造概略図である。図２は、本発明の一実施例に係る半導体デバイスの製造方法のフローチャートである。

【0019】

まず、図２に示すように、第１導電型半導体基板を提供し、前記半導体基板に第２導電型ディープウェルを形成するステップＳ１を実行する。

【0020】

図１Ａは、本発明の一実施例に係る第１導電型半導体基板に第２導電型ディープウェルを形成した半導体デバイスの構造概略図である。図１Ａに示すように、半導体基板３００を提供し、具体的には、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ、ＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓ又は他のＩＩＩ／Ｖ化合物半導体、これらの半導体からなる多層構造など、又はシリコン・オン・インシュレータ（ＳＯＩ）、積層シリコン・オン・インシュレータ（ＳＳＯＩ）、積層ゲルマニウム化シリコン・オン・インシュレータ（Ｓ－ＳｉＧｅＯＩ）、ゲルマニウム化シリコン・オン・インシュレータ（ＳｉＧｅＯＩ）、及びゲルマニウム・オン・インシュレータ（ＧｅＯＩ）などの材料のうちの少なくとも１種であってもよい。例示的には、前記半導体基板は第１導電型である。

【0021】

なお、本明細書では、第１導電型と第２導電型は一般的にＰ型又はＮ型を指し、例えば第１導電型は、Ｐ型、低ドープＰ－型、高ドープＰ＋型のうちの１つであり、第２導電型は、Ｎ型、低ドープＮ－型、高ドープＮ＋型のうちの１つである。あるいは、逆に、第１導電型は、Ｎ型、低ドープＮ－型、高ドープＮ＋型のうちの１つであり、第２導電型は、Ｐ型、低ドープＰ－型、高ドープＰ＋型のうちの１つである。

【0022】

例示的には、本実施例では、前記第１導電型半導体基板はＰ型低ドープ基板である。

【0023】

例示的には、前記半導体基板は非エピタキシャルな基板である。本実施例に記載の半導体デバイスの製造方法は、非エピタキシャルなプロセスプラットフォームで行い、非エピタキシャルなプロセスプラットフォームで製造方法のすべてのステップを行うことにより、製造過程で余分なエピタキシャルプロセス及び埋め込み層を必要とせず、すなわち、デバイスの構造設計を最適化することにより非エピタキシャルプロセスの上で良好なデバイスの特性を取得することができ、プロセスのコストを低減させ、プロセスの難易度を低減させ、さらにプロセスプラットフォームの互換性を向上させる。

【0024】

続いて、図１Ａに示すように、半導体基板３００に第２導電型ディープウェル３０１を形成する。前記第２導電型ディープウェルを形成する方法は、前記半導体基板上に、第２導電型ディープウェルを形成しようとする前記領域を露出するパターン化されたマスク層を形成するステップと、第２導電型ディープウェルイオン注入を実行し、前記第１導電型半導体基板に第２導電型ディープウェルを形成するステップと、前記パターン化されたマスク層を除去するステップと、を含む。例示的には、第２導電型ディープウェルイオン注入は高エネルギーイオン注入である。

【0025】

例示的には、前記第２導電型ディープウェルのイオン注入を完了した後、第２導電型ディープウェルのアニールを実行するステップをさらに含む。

【0026】

本実施例では、前記第１導電型半導体基板は、Ｐ型低ドープ基板、すなわちＰ－基板であり、前記第２導電型ディープウェルはＮウェルである。

【0027】

例示的には、第２導電型ディープウェルのドープ濃度は、深さ方向における深さが増加するにつれて高くなる。

【0028】

第２導電型ディープウェルのドープ濃度が深さ方向における深さの増加つれて高くなるように設定することにより、第２導電型ディープウェルのデバイス構造におけるセパレータ作用をさらに強化することができ、特に、後の第２導電型ディープウェルに形成された他のウェル領域に対してより良好なセパレータ作用を果たし、第２導電型ディープウェルに形成された他のウェル領域は第１導電型ウェル領域であってもよい。

【0029】

例示的には、図１Ａに示すように、半導体基板３００に第２導電型ディープウェル３０１を形成する前に、半導体基板３００にセパレータ構造３０２を形成するステップをさらに含む。セパレータ構造３０２はシャロートレンチセパレータ構造であり、シャロートレンチセパレータ構造を形成する方法は、フォトリソグラフィプロセスを実行することにより、セパレータ構造を形成しようとする領域を露出するパターン化されたマスク層を半導体基板上に形成するステップと、エッチングプロセスを実行することにより、前記パターン化されたマスク層をマスクとして半導体基板をエッチングし、半導体基板にシャロートレンチを形成するステップと、堆積プロセスを実行することにより、前記シャロートレンチを充填するセパレータ材料層を形成するステップと、化学・機械的研磨のプロセスを実行することで、前記シャロートレンチ以外のセパレータ材料層を除去するステップとを含む。

【0030】

例示的には、前記セパレータ構造は第１セパレータ構造と第２セパレータ構造を備え、前記第１セパレータ構造は、ドリフト領域を形成しようとする領域と第１導電型ウェル領域を形成しようとする領域との間に位置し、前記第２セパレータ構造は、第１導電型ウェル領域を形成しようとする領域と第２導電型ウェル領域を形成しようとする領域との間に位置する。

【0031】

続いて、図２に示すように、前記ディープウェルに、第１導電型チャネル領域、第１導電型ウェル領域、第２導電型ドリフト領域を形成するステップであって、前記第１導電型ウェル領域と前記チャネル領域は前記ディープウェルの一部の領域によって仕切られ、前記ドリフト領域は前記チャネル領域と前記第１導電型ウェル領域との間に位置するステップＳ２を実行する。

【0032】

図１Ｂは、本発明の一実施例に係る第２導電型ディープウェルに第１導電型チャネル領域、第１導電型ウェル領域を形成した半導体デバイスの構造概略図である。図１Ｂに示すように、半導体基板３００における第２導電型ディープウェル３０１の領域には、第１導電型チャネル領域３０３と第１導電型ウェル領域３０４が形成される。ここでは、第１導電型ウェル領域３０４とチャネル領域３０３は、第２導電型ディープウェル３０１の一部の領域によって仕切られる。

【0033】

例示的には、第１導電型チャネル領域３０３を形成するステップは、フォトリソグラフィプロセスを実行し、チャネル領域を形成しようとする領域を露出するパターン化されたマスク層を形成するステップと、イオン注入プロセスを実行し、前記チャネル領域を形成するステップとを含む。

【0034】

本実施例では、前記第１導電型半導体基板は、Ｐ型低ドープ基板、すなわちＰ－基板であり、前記第２導電型ディープウェルはＮウェルであり、前記第１導電型チャネル領域はＰ型ドープ領域である。

【0035】

例示的には、第１導電型ウェル領域３０４を形成するステップは、フォトリソグラフィプロセスを実行し、第１導電型ウェル領域を形成しようとする領域を露出するパターン化されたマスク層を形成するステップと、イオン注入プロセスを実行し、前記第１導電型ウェル領域を形成するステップとを含む。

【0036】

本実施例では、前記第１導電型半導体基板は、Ｐ型低ドープ基板、すなわちＰ－基板であり、前記第２導電型ディープウェルはＮウェルであり、前記第１導電型ウェル領域はＰ型ドープ領域である。

【0037】

ディープウェルに第１導電型ウェル領域を形成し、該第１導電型ウェル領域は、第１導電型チャネル領域、後でドリフト領域の下方に形成された第１導電型イオン注入領域とともにドリフト領域に対して囲い構造を形成し、これにより、ドレイン側のドリフト領域の空乏化を効果的に向上させ、破壊電圧を向上させる。最終的にＬＤＭＯＳデバイスにおけるＮＰＮＰデバイス構造を実現し、デバイスの性能を大幅に向上させる。且つその中に埋め込み層を形成するプロセスを必要とせずに高圧デバイス構造を実現することができる。

【0038】

本発明に係る一例では、第１導電型チャネル領域を形成する前記ステップと第１導電型ウェル領域を形成する前記ステップは、同一のマスク及び同一のイオン注入ステップを使用し、これにより、プロセスのステップが削減され、プロセスのコストが低減される。

【0039】

なお、本実施例では、同一のステップで第１導電型チャネル領域と第１導電型ウェル領域を形成することを例として説明することは単に例示的なものであり、当業者であれば、第１導電型チャネル領域と第１導電型ウェル領域が、異なるステップで形成されてもよく、これによっても、本発明の技術的効果を実現することもできると理解するべきである。

【0040】

図１Ｃは、本発明の一実施例に係る第２導電型ディープウェルに第２導電型ドリフト領域を形成した後の半導体デバイスの構造概略図を示す。

【0041】

図１Ｃに示すように、半導体基板３００の第２導電型ディープウェル３０１には、チャネル領域３０３と第１導電型ウェル領域３０４との間の領域に位置する第２導電型ドリフト領域３０５が形成される。

【0042】

例示的には、第２導電型ドリフト領域３０５を形成するステップは、フォトリソグラフィプロセスを実行し、第２導電型ドリフト領域を形成しようとする領域を露出するパターン化されたマスク層を形成するステップと、イオン注入プロセスを実行し、前記第２導電型ドリフト領域を形成するステップとを含む。

【0043】

本実施例では、前記第１導電型半導体基板は、Ｐ型低ドープ基板、すなわちＰ－基板であり、前記第２導電型ディープウェルはＮウェルであり、前記第２導電型ドリフト領域はＮ型ドープ領域である。

【0044】

例示的には、本発明に係る一例では、前記ドリフト領域の形成プロセスは、前記ディープウェルに第２導電型ウェル領域を形成するステップをさらに含み、前記第２導電型ウェル領域は、前記第１導電型ウェル領域の前記チャネル領域から離れる側に設けられる。第２導電型ウェル領域は、第２導電型ディープウェルの接触領域を形成し、第２導電型ディープウェルを引き出すために用いられ、また、第１導電型ウェル領域と半導体基板に対してセパレータ作用を果たす。

【0045】

続いて、図１Ｃに示すように、半導体基板３００の第２導電型ディープウェル３０１に、第１導電型ウェル領域３０４のチャネル領域３０３から離れる側に設けられる第２導電型ウェル領域３０６を形成する。

【0046】

例示的には、第２導電型ウェル領域３０６を形成するステップは、フォトリソグラフィプロセスを実行し、第２導電型ウェル領域を形成しようとする領域を露出するパターン化されたマスク層を形成するステップと、イオン注入を実行し、前記第２導電型ウェル領域を形成するステップとを含む。

【0047】

本実施例では、前記第１導電型半導体基板は、Ｐ型低ドープ基板、すなわちＰ－基板であり、前記第２導電型ディープウェルはＮウェルであり、前記第２導電型ウェル領域はＮ型ドープ領域である。

【0048】

なお、本実施例では、ドリフト領域を形成した後に第２導電型ウェル領域を形成することは単に例示的なものであり、当業者であれば、ステップを実行してドリフト領域を形成する過程中、ドリフト領域を形成する前に第２導電型ウェル領域を形成しても、本発明を実現することができると理解するべきである。

【0049】

続いて、図２に示すように、前記ディープウェルに、前記ドリフト領域の下方に位置することで、前記チャネル領域、前記第１導電型ウェル領域とともに前記ドリフト領域を取り込む第１導電型イオン注入領域を形成するステップＳ３を実行する。

【0050】

図１Ｄは、本発明の実施例に係る第２導電型ドリフト領域の下方に第１導電型イオン注入領域を形成した後の半導体デバイスの構造概略図を示す。

【0051】

図１Ｄに示すように、半導体基板３００の第２導電型ディープウェル３０１には第１導電型イオン注入領域３０７が形成され、第１導電型イオン注入領域３０７はドリフト領域３０５の下方に位置し、これにより、第１導電型チャネル領域３０３、第１導電型ウェル領域３０４、及び第１導電型イオン注入領域３０７はドリフト領域３０５を取り囲む。

【0052】

例示的には、第１導電型イオン注入領域３０７を形成するステップは、フォトリソグラフィプロセスを実行し、ドリフト領域を形成しようとする領域を露出するパターン化されたマスク層を形成するステップと、イオン注入プロセスを実行し、第１導電型イオン注入領域３０７を形成するステップとを含む。

【0053】

本実施例では、前記第１導電型半導体基板は、Ｐ型低ドープ基板、すなわちＰ－基板であり、前記第２導電型ディープウェルはＮウェルであり、前記第１導電型イオン注入領域３０７はＰ型ドープ領域である。

【0054】

ドリフト領域の下方に第１導電型イオン注入領域を形成し、該第１導電型イオン注入領域は第１導電型チャネル領域、第１導電型ウェル領域とともにドリフト領域に対して囲い構造を形成し、これにより、ドレイン側のドリフト領域の空乏化を効果的に向上させ、破壊電圧を向上させる。最終的にＬＤＭＯＳデバイスにおけるＮＰＮＰデバイス構造を実現し、チャネル領域と半導体基板はディープウェルの領域に分離され、これにより、チャネル領域は基板電圧の影響を受けず、デバイスの性能が大幅に向上する。且つその中に埋め込み層を形成するプロセスを必要とせずに高圧デバイス構造を実現することができる。

【0055】

本発明に係る一例では、前記ディープウェルにドリフト領域を形成するステップと前記ディープウェルに第１導電型イオン注入領域を形成するステップでは、１セットのマスクブランクを共用することにより、プロセスのコストを低減させる。

【0056】

さらに、本発明に係る一例では、前記ディープウェルにドリフト領域を形成した後に、前記ディープウェルに第１導電型イオン注入領域を形成する前記ステップを実行することにより、リフト領域を形成する前記ステップと第１導電型イオン注入領域を形成する前記ステップは同一のマスク層を使用し、従来のプロセスに比べて、追加のプロセスのステップを増加することを必要とせず、新たなデバイス構造を実現し、プロセスのコストを大幅に低減させる。

【0057】

なお、本実施例では、チャネル領域、第１導電型ウェル領域、ドリフト領域、第２導電型ウェル領域、第１導電型イオン注入領域などをそれぞれステップＳ２、Ｓ３で形成するのは、チャネル領域、第１導電型ウェル領域、ドリフト領域、第２導電型ウェル領域、第１導電型イオン注入領域の形成順序を限定するものではなく、当業者であれば、任意の順序で導電型ウェル領域、ドリフト領域、第２導電型ウェル領域、第１導電型イオン注入領域を形成してもよく、いずれの場合もエピタキシャル及び埋め込み層を採用することなく本発明の半導体デバイスの製造を実現し、本発明の技術的効果を実現できる。

【0058】

続いて、図２に示すように、前記ディープウェルに、前記チャネル領域に位置する第２導電型ソース領域と、前記ドリフト領域に位置する第２導電型ドレイン領域とを形成するステップＳ４を実行する。

【0059】

図１Ｅは、本発明の一実施例に係るソース領域とドレイン領域を形成した後の半導体デバイスの構造概略図を示す。図１Ｅに示すように、半導体基板３００には、チャネル領域３０３に位置するソース領域３０８と、ドリフト領域３０５に位置するドレイン領域３０９とが形成される。

【0060】

本実施例では、前記第１導電型半導体基板は、Ｐ型低ドープ基板、すなわちＰ－基板であり、前記第２導電型ディープウェルはＮウェルであり、前記ソース領域とドレイン領域はＮ＋型ドープ領域である。

【0061】

本発明に係る一例では、ソース領域とドレイン領域を形成する前にゲート構造を形成するステップをさらに含む。図１Ｅに示すように、半導体基板３００の表面にゲート誘電体層３１０とゲート材料層３１１を備えるゲート構造が形成され、ゲート構造はソース領域とドレイン領域を形成しようとする領域を露出する。例示的には、ゲート構造を形成するステップは本分野に汎用されるプロセスを採用し、ここで説明を省略する。

【0062】

本発明に係る一例では、前記半導体基板に、第１導電型ウェル領域引き出し領域と第２導電型ウェル領域引き出し領域を形成するステップをさらに含む。

【0063】

本実施例では、前記第１導電型はＰ型であり、第２導電型はＮ型であり、第１導電型半導体基板は、Ｐ型低ドープ基板、すなわちＰ－基板であり、第２導電型ドリフト領域はＮ型ドリフト領域である。

【0064】

図１Ｅに示すように、第１導電型ウェル領域３０４、第１導電型イオン注入領域３０７、チャネル領域３０３は、第２導電型ドリフト領域３０５を取り込む第１Ｐ型囲い構造を構成する。

【0065】

第２導電型ウェル領域３０６、第２導電型ディープウェル３０１は、上記第１Ｐ型囲い構造を取り囲むＮ型囲い構造を構成する。

【0066】

最外周の第１導電型半導体基板３００はＮ型囲い構造を取り込む第２Ｐ型囲い構造を構成する。

【0067】

Ｎ型ドリフト領域、第１Ｐ型囲い構造、Ｎ型囲い構造、第２Ｐ型囲い構造は、デバイス構造におけるＮＰＮＰ構造を構成し、破壊電圧を向上させてオン抵抗を低減させる。

【0068】

該ＮＰＮＰ構造では、第１導電型ウェル領域引き出し領域３１２と第２導電型ウェル領域引き出し領域３１３は、第１導電型ウェル領域３０４と第２導電型ウェル領域３０６を外部回路に引き出して接続するためのものである。ドレイン領域３０９と第２導電型ウェル領域３０６は個別に分離され、ドレイン領域３０９と第２導電型ディープウェル３０１も個別に分離され、これにより、ドレイン領域３０９と第２導電型ウェル領域引き出し領域３１３は、回路の適用において異なる電圧に個別に接続することができる。また、第１導電型ウェル引き出し領域３１２と第１導電型の半導体基板３００は、第２導電型ウェル領域３０６と第２導電型ディープウェル３０１によって仕切られる。すなわち、第１Ｐ型囲い構造と第２Ｐ型囲い構造はＮ型囲い構造によって仕切られ、これによって、第１Ｐ型囲い構造がボディ領域として持ち上げられるが、第２Ｐ型囲い構造の影響を受けないことを確保し、ボディ領域が持ち上げられるが基板の影響を受けないことを実現することができ、さらに、破壊電圧を向上させてオン抵抗を低減させることができる。エピタキシャル及び埋め込み層を形成するプロセスを必要とせずにＮＰＮＰ構造を実現することができ、プロセスのステップを大幅に減らし、生産コストを低減させる。また、本発明に係る半導体デバイスは、破壊電圧がより高くなり、オン抵抗がより低くなる。

【0069】

本実施例では、前記第１導電型半導体基板は、Ｐ型低ドープ基板、すなわちＰ－基板であり、前記第２導電型ディープウェルはＮウェルであり、第１導電型ウェル領域はＰ型ドープ領域であり、第２導電型ウェル領域はＮ型ドープ領域であり、第１導電型ウェル領域引き出し領域はＰ＋型ドープ領域であり、第２導電型ウェル領域引き出し領域はＮ＋型ドープ領域である。

【0070】

実施例２
本発明は半導体デバイスをさらに提供し、該デバイスは、
第１導電型半導体基板と、
前記半導体基板に位置する第２導電型ディープウェルと、
前記ディープウェルに位置する第１導電型チャネル領域と、
前記ディープウェルに位置する第１導電型ウェル領域と、
前記ディープウェルに位置し、前記チャネル領域と前記第１導電型ウェル領域との間に位置する第２導電型ドリフト領域と、
前記チャネル領域に位置するソース領域と、
前記ドリフト領域に位置するドレイン領域と、を備え、
ここでは、前記ドリフト領域の下方に位置し、前記チャネル領域、前記第１導電型ウェル領域とともに前記ドリフト領域を取り囲む第１導電型イオン注入領域をさらに備える。

【0071】

図１Ｅは、本発明の一実施例に係る半導体デバイスの構造概略図である。

【0072】

図１Ｅに示すように、本発明に係る半導体デバイスは、第１導電型半導体基板３００を備える。半導体基板３００は、具体的には、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ、ＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓ又は他のＩＩＩ／Ｖ化合物半導体、これらの半導体からなる多層構造など、又はシリコン・オン・インシュレータ（ＳＯＩ）、積層シリコン・オン・インシュレータ（ＳＳＯＩ）、積層ゲルマニウム化シリコン・オン・インシュレータ（Ｓ－ＳｉＧｅＯＩ）、ゲルマニウム化シリコン・オン・インシュレータ（ＳｉＧｅＯＩ）、及びゲルマニウム・オン・インシュレータ（ＧｅＯＩ）などの材料のうちの少なくとも１つであってもよい。例示的には、前記半導体基板は第１導電型である。

【0073】

なお、本明細書において、第１導電型と第２導電型は一般的にＰ型又はＮ型を指し、例えば、第１導電型は、Ｐ型、低ドープＰ－型、高ドープＰ＋型のうちの１つであり、第２導電型は、Ｎ型、低ドープＮ－型、高ドープＮ＋型のうちの１つである。あるいは、逆に、第１導電型は、Ｎ型、低ドープＮ－型、高ドープＮ＋型のうちの１つであり、第２導電型は、Ｐ型、低ドープＰ－型、高ドープＰ＋型のうちの１つである。

【0074】

例示的には、本実施例では、前記第１導電型半導体基板はＰ型低ドープ基板である。

【0075】

例示的には、前記半導体基板は非エピタキシャルな基板である。本実施例に記載の半導体デバイスは非エピタキシャルなプロセスプラットフォームで形成され、非エピタキシャルなプロセスプラットフォームで製造方法のすべてのステップを行うことにより、製造過程で余分なエピタキシャルプロセス及び埋め込み層を必要とせず、すなわちデバイスの構造設計を最適化することにより非エピタキシャルプロセスの上で良好なデバイスの特性を取得することができ、プロセスのコストを低減させ、プロセスの難易度を低減させ、さらにプロセスプラットフォームの互換性を向上させる。

【0076】

続いて、図１Ｅに示すように、本発明に係る半導体デバイスは、半導体基板３００に位置する第２導電型ディープウェル３０１をさらに備える。

【0077】

本実施例では、前記第１導電型半導体基板は、Ｐ型低ドープ基板、すなわちＰ－基板であり、前記第２導電型ディープウェルはＮウェルであり、前記第２導電型ディープウェルはＮ型ドープの低ドープ領域である。

【0078】

例示的には、第２導電型ディープウェルのドープ濃度は、深さ方向における深さが増加するにつれて高くなる。

【0079】

第２導電型ディープウェルのドープ濃度が深さ方向における深さの増加につれて高くなるように設定することにより、後で第１導電型ウェル領域を形成する際に、ドープ濃度を高くしたディープウェル領域により半導体基板と第１ドープ型ウェル領域を分離することができる。後で形成されたドレイン側と半導体基板との間のＮＰＮＰ構造をより安定的で確実にする。

【0080】

続いて、図１Ｅに示すように、本発明に係る半導体デバイスは、第２導電型ディープウェル３０１に位置する第１導電型チャネル領域３０３と、第１導電型ウェル領域３０４と、前記チャネル領域３０３と前記第１導電型ウェル領域３０４との間に位置する第２導電型ドリフト領域３０５とをさらに備える。

【0081】

本実施例では、前記第１導電型半導体基板は、Ｐ型低ドープ基板、すなわちＰ－基板であり、前記第２導電型ディープウェルはＮウェルであり、前記第１導電型チャネル領域はＰ型ドープ領域であり、前記第１導電型ウェル領域はＰ型ドープ領域であり、前記第２導電型ドリフト領域はＮ型ドープ領域である。

【0082】

ディープウェルに第１導電型ウェル領域を形成し、該第１導電型ウェル領域は、第１導電型チャネル領域、後でドリフト領域の下方に形成された第１導電型イオン注入領域とともにドリフト領域に対して囲い構造を形成し、ドレイン側のドリフト領域の空乏化を効果的に向上させ、破壊電圧を向上させる。最終的にＬＤＭＯＳデバイスにおけるＮＰＮＰデバイス構造を実現し、デバイスの性能を大幅に向上させる。且つその中に埋め込み層を形成するプロセスを必要とせずに高圧デバイス構造を実現することができる。

【0083】

続いて、図１Ｅに示すように、本発明に係る半導体デバイスは、前記チャネル領域３０３に位置するソース領域３０８と、前記ドリフト領域３０５に位置するドレイン領域３０９をさらに備える。

【0084】

本実施例では、前記第１導電型半導体基板は、Ｐ型低ドープ基板、すなわちＰ－基板であり、前記第２導電型ディープウェルはＮウェルであり、前記ソース領域とドレイン領域はＮ＋型ドープ領域である。

【0085】

続いて、図１Ｅに示すように、本発明に係る半導体デバイスは、前記ドリフト領域３０５の下方に位置する第１導電型イオン注入領域３０７をさらに備え、前記チャネル領域３０３、前記第１導電型ウェル領域３０４、前記第１導電型イオン注入領域３０７は前記ドリフト領域３０５を取り囲む。

【0086】

ドリフト領域の下方に第１導電型イオン注入領域を形成し、該第１導電型イオン注入領域は第１導電型チャネル領域、第１導電型ウェル領域とともにドリフト領域に対して囲い構造を形成し、ドレイン側のドリフト領域の空乏化を効果的に向上させ、破壊電圧を向上させる。最終的にＬＤＭＯＳデバイスにおけるＮＰＮＰデバイス構造を実現し、デバイスの性能を大幅に向上させる。且つその中に埋め込み層を形成するプロセスを必要とせずに高圧デバイス構造を実現することができる。

【0087】

本実施例では、前記第１導電型半導体基板は、Ｐ型低ドープ基板、すなわちＰ－基板であり、前記第２導電型ディープウェルはＮウェルであり、前記第１導電型イオン注入領域３０７はＰ型ドープ領域である。

【0088】

本発明に係る一例では、半導体デバイスは第２導電型ウェル領域３０６をさらに備え、前記第２導電型ウェル領域３０６は前記第１導電型ウェル領域３０４の前記チャネル領域３０３から離れる側に設けられる。第２導電型ウェル領域は第２導電型ディープウェルの接触領域を形成し、第２導電型ディープウェルを引き出すために用いられ、また、第１導電型ウェル領域と半導体基板に対してセパレータ作用を果たす。

【0089】

本実施例では、前記第１導電型半導体基板は、Ｐ型低ドープ基板、すなわちＰ－基板であり、前記第２導電型ディープウェルはＮウェルであり、前記第２導電型ウェル領域はＮ型ドープ領域である。

【0090】

本発明に係る一例では、前記半導体基板に、第１導電型ウェル領域引き出し領域と第２導電型ウェル領域引き出し領域とを形成するステップをさらに含む。

【0091】

図１Ｅに示すように、第１導電型ウェル領域引き出し領域３１２と第２導電型ウェル領域引き出し領域３１３は、第１導電型ウェル領域３０４と第２導電型ウェル領域３０６を外部回路に引き出して接続するためのものである。ドレイン領域３０９と第２導電型ウェル領域３０６は個別に分離され、ドレイン領域３０９と第２導電型ディープウェル３０１も個別に分離され、これにより、ドレイン領域３０９と第２導電型ウェル領域引き出し領域３１３は回路の適用において異なる電圧を個別に接続することができる。また、第１導電型ウェル引き出し領域３１２と第１導電型半導体基板３００は、第２導電型ウェル領域３０６と第２導電型ディープウェル３０１によって仕切られることで、破壊電圧を向上させてオン抵抗を低減させることができる。エピタキシャル及び埋め込み層を形成するプロセスを必要とせずにＮＰＮＰ構造を実現することができ、プロセスのステップを大幅に減らし、生産コストを低減させる。また、本発明に係る半導体デバイスは、破壊電圧がより高くなり、オン抵抗がより低くなる。

【0092】

本発明の一例では、ゲート構造をさらに備える。

【0093】

図１Ｅに示すように、半導体基板３００の表面には、ゲート誘電体層３１０とゲート材料層３１１を備えるゲート構造がさらに設けられる。

【0094】

本発明に係る一例では、半導体基板に形成されたセパレータ構造３０２をさらに備える。例示的には、前記セパレータ構造は第１セパレータ構造と第２セパレータ構造を備え、前記第１セパレータ構造はドリフト領域と第１導電型ウェル領域の領域との間に位置し、前記第２セパレータ構造は第１導電型ウェル領域と第２導電型ウェル領域との間に位置する。

【0095】

本発明に係る一例では、実施例１に記載の製造方法により製造された半導体デバイスである。

【0096】

本発明の半導体デバイスによれば、ドリフト領域を取り込む第１導電型ウェル領域、イオン注入領域及びチャネル領域を設けることにより、新規な構造を有するとともにドレイン側のドリフト領域の空乏化を効果的に改善し、破壊電圧を向上させ、オン抵抗を低減させる。本発明の半導体デバイスによれば、ドリフト領域、ウェル領域、イオン注入領域及びチャネル領域を半導体基板に位置するディープウェルに設けることにより、ＬＤＭＯＳデバイスにおけるＮＰＮＰデバイス構造を実現し、チャネル領域と半導体基板はディープウェル領域により分離され、これにより、チャネル領域が基板電圧の影響を受けず、デバイスの性能が大幅に向上する。デバイス構造に埋め込み層を設けず、このようにして、製造のステップを削減して簡略化することができ、生産コストを低減させる。

【0097】

本発明は上述した実施例によって説明されたが、上述した実施例は単に例示及び説明の目的のためのものであり、説明された実施例の範囲内に本発明を限定することを意図したものではないと理解されるべきである。なお、本発明が上述した実施例に限定されず、本発明の教示に従ってさらに多くの変形や修正が可能であり、これらの変形や修正がいずれも本発明の請求する範囲内にあることが当業者に理解される。本発明の特許範囲は、添付の特許請求の範囲及びそれに相当する範囲によって定義される。

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図2】