特許 7589760 分配器及び通信装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-18

(45)【発行日】2024-11-26

(54)【発明の名称】分配器及び通信装置

(51)【国際特許分類】

   H03H 7/48 20060101AFI20241119BHJP

【ＦＩ】

H03H7/48 C

【請求項の数】 6

(21)【出願番号】P 2022580582

(86)(22)【出願日】2022-02-03

(86)【国際出願番号】 JP2022004152

(87)【国際公開番号】W WO2022172836

(87)【国際公開日】2022-08-18

【審査請求日】2023-07-19

(31)【優先権主張番号】P 2021020380

(32)【優先日】2021-02-12

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000006231

【氏名又は名称】株式会社村田製作所

(74)【代理人】

【識別番号】110000970

【氏名又は名称】弁理士法人 楓国際特許事務所

(72)【発明者】

【氏名】重松 悟史

(72)【発明者】

【氏名】石塚 健一

【審査官】福田 正悟

(56)【参考文献】

【文献】特開２０１０－１５４１３８（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１４／０３６４０７７（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１１／００６３０４５（ＵＳ，Ａ１）

【文献】特開２００２－２０８８７５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｈ ７／４８

(57)【特許請求の範囲】

【請求項1】

共通ポートと、
第１ポートと、
第２ポートと、
前記共通ポートと前記第１ポートとの間に接続された第１移相器と、
前記共通ポートと前記第２ポートとの間に接続された第２移相器と、
を備え、
前記第１移相器は、前記共通ポートと前記第１ポートとの間に直列接続された第１キャパシタと、前記共通ポートと前記第１キャパシタの前記共通ポート側端部とグランドとの間に接続された第１インダクタと、前記第１ポートと前記第１キャパシタの前記第１ポート側端部と前記グランドとの間に接続された第２インダクタと、を有し、
前記第１インダクタと前記第２インダクタは互いに磁界結合し、
前記第２移相器は、前記共通ポートと前記第２ポートとの間に直列接続された第２キャパシタと、前記共通ポートと前記第２キャパシタの前記共通ポート側端部と前記グランドとの間に接続された第３インダクタと、前記第２ポートと前記第２キャパシタの前記第２ポート側端部と前記グランドとの間に接続された第４インダクタと、を有し、
前記第３インダクタと前記第４インダクタは互いに磁界結合し、
前記第１インダクタ及び前記第３インダクタは単一のインダクタである、
分配器。

【請求項2】

複数の誘電体層を積層して形成した積層体をさらに備え、
前記第１インダクタ、前記第２インダクタ、前記第３インダクタ、前記第４インダクタ、前記第１キャパシタ及び前記第２キャパシタは前記積層体に形成されている、
請求項１に記載の分配器。

【請求項3】

前記積層体は第１の誘電体層、第２の誘電体層、第３の誘電体層、および第４の誘電体層を含み、前記誘電体層の積層方向において一方主面と他方主面とを備え、
前記第１インダクタと第３インダクタとを構成する導体パターンが第１の誘電体層と第２の誘電体層の主面上に形成され、
前記第２インダクタを構成する導体パターンが第３の誘電体層の主面上に形成され、
前記第４インダクタを構成する導体パターンが第４の誘電体層の主面上に形成され、
前記第１の誘電体層と前記第２の誘電体層とは前記積層体内において前記積層方向に隣接して配置され、
前記第３の誘電体層は、前記第１の誘電体層からみて前記一方主面側に配置され、
前記第４の誘電体層は、前記第２の誘電体層からみて前記他方主面側に配置されている、
請求項２に記載の分配器。

【請求項4】

共通ポートと、
第１ポートと、
第２ポートと、
前記共通ポートと前記第１ポートとの間に接続された第１移相器と、
前記共通ポートと前記第２ポートとの間に接続された第２移相器と、
を備え、
前記第１移相器は、前記共通ポートと前記第１ポートとの間に直列接続された第１キャパシタと、前記共通ポートと前記第１キャパシタの前記共通ポート側端部とグランドとの間に接続された第１インダクタと、前記第１ポートと前記第１キャパシタの前記第１ポート側端部と前記グランドとの間に接続された第２インダクタと、を有し、
前記第１インダクタと前記第２インダクタは互いに磁界結合し、
前記第２移相器は、前記共通ポートと前記第２ポートとの間に直列接続された第２キャパシタと、前記共通ポートと前記第２キャパシタの前記共通ポート側端部と前記グランドとの間に接続された第３インダクタと、前記第２ポートと前記第２キャパシタの前記第２ポート側端部と前記グランドとの間に接続された第４インダクタと、を有し、
前記第３インダクタと前記第４インダクタは互いに磁界結合し、
複数の誘電体層を積層して形成した積層体をさらに備え、
前記第１インダクタ、前記第２インダクタ、前記第３インダクタ、前記第４インダクタ、前記第１キャパシタ及び前記第２キャパシタは前記積層体に形成され、
前記積層体は第１の誘電体層、第２の誘電体層、第３の誘電体層、および第４の誘電体層を含み、前記誘電体層の積層方向において一方主面と他方主面とを備え、
前記第１インダクタと第３インダクタとを構成する導体パターンが第１の誘電体層と第２の誘電体層の主面上に形成され、
前記第２インダクタを構成する導体パターンが第３の誘電体層の主面上に形成され、
前記第４インダクタを構成する導体パターンが第４の誘電体層の主面上に形成され、
前記第１の誘電体層と前記第２の誘電体層とは前記積層体内において前記積層方向に隣接して配置され、
前記第３の誘電体層は、前記第１の誘電体層からみて前記一方主面側に配置され、
前記第４の誘電体層は、前記第２の誘電体層からみて前記他方主面側に配置され、
前記積層体の前記一方主面側から平面視したとき、前記第１インダクタと前記第３インダクタを構成する導体パターンは、前記第２インダクタを構成する導体パターンと前記導体パターンの線路長方向において少なくとも一部が重なるように配置されている、
分配器。

【請求項5】

共通ポートと、
第１ポートと、
第２ポートと、
前記共通ポートと前記第１ポートとの間に接続された第１移相器と、
前記共通ポートと前記第２ポートとの間に接続された第２移相器と、
を備え、
前記第１移相器は、前記共通ポートと前記第１ポートとの間に直列接続された第１キャパシタと、前記共通ポートと前記第１キャパシタの前記共通ポート側端部とグランドとの間に接続された第１インダクタと、前記第１ポートと前記第１キャパシタの前記第１ポート側端部と前記グランドとの間に接続された第２インダクタと、を有し、
前記第１インダクタと前記第２インダクタは互いに磁界結合し、
前記第２移相器は、前記共通ポートと前記第２ポートとの間に直列接続された第２キャパシタと、前記共通ポートと前記第２キャパシタの前記共通ポート側端部と前記グランドとの間に接続された第３インダクタと、前記第２ポートと前記第２キャパシタの前記第２ポート側端部と前記グランドとの間に接続された第４インダクタと、を有し、
前記第３インダクタと前記第４インダクタは互いに磁界結合し、
複数の誘電体層を積層して形成した積層体をさらに備え、
前記第１インダクタ、前記第２インダクタ、前記第３インダクタ、前記第４インダクタ、前記第１キャパシタ及び前記第２キャパシタは前記積層体に形成され、
前記積層体は第１の誘電体層、第２の誘電体層、第３の誘電体層、および第４の誘電体層を含み、前記誘電体層の積層方向において一方主面と他方主面とを備え、
前記第１インダクタと第３インダクタとを構成する導体パターンが第１の誘電体層と第２の誘電体層の主面上に形成され、
前記第２インダクタを構成する導体パターンが第３の誘電体層の主面上に形成され、
前記第４インダクタを構成する導体パターンが第４の誘電体層の主面上に形成され、
前記第１の誘電体層と前記第２の誘電体層とは前記積層体内において前記積層方向に隣接して配置され、
前記第３の誘電体層は、前記第１の誘電体層からみて前記一方主面側に配置され、
前記第４の誘電体層は、前記第２の誘電体層からみて前記他方主面側に配置され、
前記積層体の前記一方主面側から平面視したとき、前記第１インダクタと前記第３インダクタを構成する導体パターンは、前記第４インダクタを構成する導体パターンと前記導体パターンの線路長方向において少なくとも一部が重なるように配置されている、
分配器。

【請求項6】

高周波回路と、当該高周波回路に接続されるアンテナとを備える通信装置であって、
前記高周波回路と前記アンテナとの間に、請求項１から５のいずれかに記載の分配器を備えた、通信装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、共通ポートに入出力される信号を複数のポートへ分配する分配器及びこの分配器を備えた通信装置に関する。

【背景技術】

【0002】

例えば、携帯電話をはじめとする通信端末装置においては、一般に小型で高アイソレーションの分配器が構成されることが望まれる。

【0003】

従来の典型的な分配器として、一般的にウィルキンソン型分配器（Ｗilkinson coupler）が用いられる。特許文献１にはこのウィルキンソン型の分配器が示されている。

【0004】

図１０はウィルキンソン型分配器の回路図である。この分配器は、伝送線路ＴＬ１，ＴＬ２と抵抗素子Ｒ０とで構成されている。この分配器は、共通ポートＰ０に入力される信号を第１ポートＰ１及び第２ポートＰ２に等分配する。または、第１ポートＰ１に入力される信号と第２ポートＰ２に入力される信号を合成して共通ポートＰ０へ出力する。

【0005】

共通ポートＰ０、第１ポートＰ１及び第２ポートＰ２のインピーダンスをＺ０で表すと、伝送線路ＴＬ１，ＴＬ２は、特性インピーダンスが√２Ｚ０の１／４波長の伝送線路であり、抵抗素子Ｒ０のインピーダンスは２Ｚ０である。第１ポートＰ１と第２ポートＰ２との間で抵抗素子Ｒ０の両端に生じる電位は、抵抗素子Ｒ０に流れる０ｄｅｇの電圧と伝送線路ＴＬ１，ＴＬ２を経由して伝搬する１８０ｄｅｇの電圧とで打ち消されるので、第１ポートＰ１と第２ポートＰ２とはアイソレーションされる。

【0006】

図１１は、図１０に示したウィルキンソン型分配器の伝送線路ＴＬ１，ＴＬ２をＬＣ回路ＬＣ１，ＬＣ２に置換した分配器の回路図である。ＬＣ回路ＬＣ１，ＬＣ２は所定周波数において位相をそれぞれ９０ｄｅｇ回転させるように、インダクタンス及びキャパシタンスが定められている。

【先行技術文献】

【特許文献】

【0007】

【文献】特表２０１７－５３４２２８号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

図１０に示したように伝送線路ＴＬ１，ＴＬ２を用いる分配器においては、伝送線路ＴＬ１，ＴＬ２を形成するための大きなスペースを要する。また、伝送線路の線路長は所定の中心周波数においてλ／４であるので、その所定の中心周波数からずれるほど位相回転量がずれる。そのため、広帯域に亘って高いアイソレーションを得ることができない。

【0009】

一方、図１１に示したようにＬＣ回路で移相回路を構成すると、ＬＣ回路ＬＣ１，ＬＣ２の周波数－移相特性により、中心周波数からずれるとアイソレーションが劣化する。

【0010】

本発明の目的は、広帯域に亘ってアイソレーションが確保された分配器及びそれを備えた通信装置を提供することにある。

【課題を解決するための手段】

【0011】

（１）本発明の分配器は、共通ポートと、第１ポートと、第２ポートと、前記共通ポートと前記第１ポートとの間に接続された第１移相器と、前記共通ポートと前記第２ポートとの間に接続された第２移相器と、を備える。そして、前記第１移相器は、前記共通ポートと前記第１ポートとの間に直列接続された第１キャパシタと、前記共通ポートと前記第１キャパシタの前記共通ポート側端部とグランドとの間に接続された第１インダクタと、前記第１ポートと前記第１キャパシタの前記第１ポート側端部と前記グランドとの間に接続された第２インダクタと、を有し、前記第１インダクタと前記第２インダクタは互いに磁界結合し、前記第２移相器は、前記共通ポートと前記第２ポートとの間に直列接続された第２キャパシタと、前記共通ポートと前記第２キャパシタの前記共通ポート側端部と前記グランドとの間に接続された第３インダクタと、前記第２ポートと前記第２キャパシタの前記第２ポート側端部と前記グランドとの間に接続された第４インダクタと、を有し、前記第３インダクタと前記第４インダクタは互いに磁界結合する、ことを特徴とする。

【0012】

この構成により、第１移相器及び第２移相器の、移相量（位相の変動量）の周波数依存性を小さくでき、広帯域に亘って所定の移相量を保つことができる。

【0013】

（２）本発明の通信装置は、高周波回路と、当該高周波回路に接続されるアンテナとを備え、前記高周波回路と前記アンテナとの間に、前記分配器を備える。

【発明の効果】

【0014】

本発明によれば、広帯域に亘ってアイソレーションが確保された分配器及びそれを備えた通信装置が得られる。

【図面の簡単な説明】

【0015】

【図1】図１は第１の実施形態に係る分配器１０１Ａの回路図である。

【図2】図２は第１の実施形態に係る別の分配器１０１Ｂの回路図である。

【図3】図３は第２の実施形態に係る分配器１０２の回路図である。

【図4】図４は分配器１０２の内部構成を表す透視斜視図である。

【図5】図５は分配器１０２の分解平面図である。

【図6】図６中のＡは本実施形態の分配器１０２の第１ポートＰ１と第２ポートＰ２とのアイソレーションの周波数特性を示す図である。図６中のＢは比較例としての分配器の第１ポートＰ１と第２ポートＰ２とのアイソレーションの周波数特性を示す図である。

【図7】図７は第３の実施形態に係る分配器１０３の回路図である。

【図8】図８は第４の実施形態に係る分配器１０４の回路図である。

【図9】図９は第５の実施形態に係る通信装置２０１のブロック図である。

【図10】図１０はウィルキンソン型分配器の回路図である。

【図11】図１１は、図１０に示したウィルキンソン型の分配器の伝送線路ＴＬ１，ＴＬ２をＬＣ回路ＬＣ１，ＬＣ２に置換した分配器の回路図である。

【発明を実施するための形態】

【0016】

以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付す。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点について説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。

【0017】

《第１の実施形態》
図１は第１の実施形態に係る分配器１０１Ａの回路図である。分配器１０１Ａは、共通ポートＰ０、第１ポートＰ１及び第２ポートＰ２を備え、共通ポートＰ０に入力される信号を第１ポートＰ１及び第２ポートＰ２に分配する。また、第１ポートＰ１及び第２ポートＰ２に入力される信号を共通ポートＰ０へ合成する。

【0018】

共通ポートＰ０は共通信号ラインＳＬ０に接続され、第１ポートＰ１は第１信号ラインＳＬ１に接続され、第２ポートＰ２は第２信号ラインＳＬ２に接続されている。

【0019】

図１において、矩形で囲んだ抵抗素子は線路の特性インピーダンスを表している。これらはそれぞれ例えば５０Ωである。なお、矩形で囲んだ抵抗素子は、分配器１０１Ａとしては必須の構成要素では無く、各ポートでの特性インピーダンスを示すために記載しているものである。

【0020】

分配器１０１Ａは、共通ポートＰ０と第１ポートＰ１との間に接続された第１移相器１１と、共通ポートＰ０と第２ポートＰ２との間に接続された第２移相器１２と、を備える。第１ポートＰ１及び第２ポートＰ２に接続される線路の特性インピーダンスをＺ０で表すと、抵抗素子Ｒ０のインピーダンスは２Ｚ０（例えば１００Ω）である。

【0021】

第１移相器１１は、共通ポートＰ０と第１ポートＰ１との間に直列接続された第１キャパシタＣ１と、共通ポートＰ０と第１キャパシタＣ１の共通ポートＰ０側端部とグランドとの間に接続された第１インダクタＬ１と、第１ポートＰ１と第１キャパシタＣ１の第１ポートＰ１側端部とグランドとの間に接続された第２インダクタＬ２と、を有し、第１インダクタと第２インダクタは和動接続されている。なお、第１インダクタと第２インダクタが和動接続されている状態とは、第１インダクタと第２インダクタとで発生する磁界の向きが同じ方向になる構成をしている接続状態である。

【0022】

同様に、第２移相器１２は、共通ポートＰ０と第２ポートＰ２との間に直列接続された第２キャパシタＣ２と、共通ポートＰ０と第２キャパシタＣ２の共通ポートＰ０側端部とグランドとの間に接続された第３インダクタＬ３と、第２ポートＰ２と第２キャパシタＣ２との間の点とグランドとの間に接続された第４インダクタＬ４と、を有し、第３インダクタと第４インダクタは和動接続されている。

【0023】

第１インダクタＬ１と第２インダクタＬ２とは結合係数ｋ１２で磁界結合し、第１インダクタＬ１と第２インダクタＬ２とは和動接続されている。第３インダクタＬ３と第４インダクタＬ４とは結合係数ｋ３４で磁界結合し、第３インダクタＬ３と第４インダクタＬ４とは和動接続されている。

【0024】

第１インダクタＬ１と第２インダクタＬ２とはトランスを構成するので、移相量の周波数依存性は小さい。つまり、広帯域に亘って変動量の少ない位相及びインピーダンス変換が行われる。同様に、第３インダクタＬ３と第４インダクタＬ４とはトランスを構成するので、移相量の周波数依存性が小さく、広帯域に亘って位相及びインピーダンス変換が行われる。

【0025】

各素子の値は例えば次のとおりである。

【0026】

Ｌ１：４．４ｎＨ
Ｌ２：３．２ｎＨ
Ｃ１：０．１５ｐＦ
Ｃ２：０．１５ｐＦ
第１移相器１１及び第２移相器１２は所定周波数において位相をそれぞれ９０度回転させる。第１ポートＰ１と第２ポートＰ２との間で抵抗素子Ｒ０の両端に生じる電位は、抵抗素子Ｒ０に生じる０度の電圧と、第１移相器１１及び第２移相器１２を経由して伝搬する１８０度の電圧とで打ち消されるので、第１ポートＰ１と第２ポートＰ２とのアイソレーション特性が向上する。

【0027】

上述のとおり、第１移相器１１及び第２移相器１２の移相量の周波数依存性は小さいので、広帯域に亘ってアイソレーション特性を向上できる。

【0028】

図２は第１の実施形態に係る別の分配器１０１Ｂの回路図である。この分配器１０１Ｂは共通ポートＰ０、第１ポートＰ１及び第２ポートＰ２を備え、共通ポートＰ０に入力される信号を第１ポートＰ１及び第２ポートＰ２に分配する。また、第１ポートＰ１及び第２ポートＰ２に入力される信号を共通ポートＰ０へ合成する。

【0029】

共通ポートＰ０は共通信号ラインＳＬ０に接続され、第１ポートＰ１は第１信号ラインＳＬ１に接続され、第２ポートＰ２は第２信号ラインＳＬ２に接続されている。

【0030】

図２において、矩形で囲んだ抵抗素子は線路の特性インピーダンスを表している。これらはそれぞれ例えば５０Ωであり、図１と同様に分配器１０１Ｂの必須の構成要素では無い。

【0031】

分配器１０１Ｂは、共通ポートＰ０と第１ポートＰ１との間に接続された第１移相器１１と、共通ポートＰ０と第２ポートＰ２との間に接続された第２移相器１２と、を備える。

【0032】

第１移相器１１は、共通ポートＰ０と第１ポートＰ１との間に直列接続された第１キャパシタＣ１と、共通ポートＰ０と第１キャパシタＣ１の共通ポートＰ０側端部とグランドとの間に接続された第１インダクタＬ１と、第１ポートＰ１と第１キャパシタＣ１の第１ポートＰ１側端部とグランドとの間に接続された第２インダクタＬ２と、を有する。キャパシタＣ１１は第１インダクタＬ１と第２インダクタＬ２とで構成されるトランスにおいて、第１インダクタと第２インダクタとの間に生じる寄生キャパシタンス成分を回路素子として表したものである。

【0033】

同様に、第２移相器１２は、共通ポートＰ０と第２ポートＰ２との間に直列接続された第２キャパシタＣ２と、共通ポートＰ０と第２キャパシタＣ２の共通ポートＰ０側端部とグランドとの間に接続された第３インダクタＬ３と、第２ポートＰ２と第２キャパシタＣ２の第２ポートＰ２側端部とグランドとの間に接続された第４インダクタＬ４と、を有する。キャパシタＣ１２は第３インダクタＬ３と第４インダクタＬ４とで構成されるトランスにおいて、第３インダクタと第４インダクタとの間に生じる寄生キャパシタンス成分を回路素子として表したものである。

【0034】

図２に示す分配器１０１Ｂは、図１に示した分配器１０１Ａに対して、ＬＣ回路１０を備えている。

【0035】

各素子の値は例えば次のとおりである。

【0036】

Ｌ１：３．７ｎＨ
Ｌ２：３．８ｎＨ
Ｃ１：０．２ｐＦ
Ｃ２：０．２ｐＦ
Ｌ０：０．７ｎＨ
Ｃ０：０．４ｐＦ
Ｃ１１：０．１ｐＦ
Ｃ１２：０．１ｐＦ
ウィルキンソン型分配器は、入力側のインピーダンス整合をとるために、λ／４長の線路を入力側に設ける場合があるが、図２に示すＬＣ回路１０は、上記λ／４長の線路をＬＣ回路に変換した回路である。このＬＣ回路によるインピーダンス整合回路でインピーダンス整合をとることによって、アイソレーション特性が向上する。

【0037】

なお、図２に示した例では、第１信号ラインＳＬ１とグランドとの間に接続されるキャパシタＣ１１を、第１インダクタＬ１と第２インダクタＬ２によるトランスの寄生キャパシタンスで構成した例を示したが、トランスとは別にキャパシタを設けてもよい。同様に、第２信号ラインＳＬ２とグランドとの間に接続されるキャパシタＣ１２を、第３インダクタＬ３と第４インダクタＬ４によるトランスの寄生キャパシタンスで構成した例を示したが、トランスとは別にキャパシタを設けてもよい。これらのことは以降に示す他の実施形態についても同様である。

【0038】

キャパシタＣ１１，Ｃ１２は、それらのキャパシタンスによって、第１ポートＰ１と第２ポートＰ２に分配される信号の分配比を微調整することができるので、キャパシタＣ１１，Ｃ１２のキャパシタンスによって、第１ポートＰ１と第２ポートＰ２への信号の出力バランスを調整してもよい。

【0039】

以上に示した実施形態では、第１インダクタＬ１と第２インダクタＬ２とが和動接続されていて、第３インダクタＬ３と第４インダクタＬ４とが和動接続されている例を示したが、第１インダクタＬ１と第２インダクタＬ２とが差動接続されていて、第３インダクタＬ３と第４インダクタＬ４とが差動接続されていてもよい。このことは以降に示す実施形態においても同様である。なお、インダクタ同士が差動接続されるとは、各インダクタで発生する磁界の向きが逆になる構成をしている接続状態である。

【0040】

《第２の実施形態》
第２の実施形態では、移相器を構成するインダクタの数を削減した分配器について例示する。

【0041】

図３は第２の実施形態に係る分配器１０２の回路図である。この分配器１０２は共通ポートＰ０、第１ポートＰ１及び第２ポートＰ２を備え、共通ポートＰ０に入力される信号を第１ポートＰ１及び第２ポートＰ２に分配する。また、第１ポートＰ１及び第２ポートＰ２に入力される信号を共通ポートＰ０へ合成する。

【0042】

共通ポートＰ０は共通信号ラインＳＬ０に接続され、第１ポートＰ１は第１信号ラインＳＬ１に接続され、第２ポートＰ２は第２信号ラインＳＬ２に接続されている。図３において、矩形で囲んだ抵抗素子は線路の特性インピーダンスを表しており、分配器１０２の必須の構成要素では無い。

【0043】

分配器１０２は、共通ポートＰ０と第１ポートＰ１との間に接続された第１移相器１１と、共通ポートＰ０と第２ポートＰ２との間に接続された第２移相器１２と、を備える。

【0044】

第１移相器１１は、共通ポートＰ０と第１ポートＰ１との間に直列接続された第１キャパシタＣ１と、共通ポートＰ０と第１キャパシタＣ１の共通ポートＰ０側端部とグランドとの間に接続されたインダクタＬ１３と、第１ポートＰ１と第１キャパシタＣ１の第１ポートＰ１側端部の点とグランドとの間に接続された第２インダクタＬ２と、を有する。キャパシタＣ１１はインダクタＬ１３と第２インダクタＬ２とで構成されるトランスに生じる寄生キャパシタンス成分を回路素子として表したものである。

【0045】

同様に、第２移相器１２は、共通ポートＰ０と第２ポートＰ２との間に直列接続された第２キャパシタＣ２と、共通ポートＰ０と第２キャパシタＣ２の共通ポートＰ０側端部とグランドとの間に接続されたインダクタＬ１３と、第２ポートＰ２と第２キャパシタＣ２の第２ポートＰ２側端部とグランドとの間に接続された第４インダクタＬ４と、を有する。キャパシタＣ１２はインダクタＬ１３と第４インダクタＬ４とで構成されるトランスに生じる寄生キャパシタンス成分を回路素子として表したものである。

【0046】

この分配器１０２において、インダクタＬ１３は本発明に係る第１インダクタと第３インダクタとを兼ねる。インダクタＬ１３と第２インダクタＬ２とは結合係数ｋ１２で磁界結合し、インダクタＬ１３と第２インダクタＬ２とは和動接続されている。インダクタＬ１３と第４インダクタＬ４とは結合係数ｋ３４で磁界結合し、インダクタＬ１３と第４インダクタＬ４とは和動接続されている。

【0047】

本実施形態のように、インダクタＬ１３が第１インダクタと第３インダクタとを兼ねることにより、インダクタの数が削減され、インダクタＬ１３と第２インダクタＬ２との結合、及びインダクタＬ１３と第４インダクタＬ４との結合の調整が容易となる。

【0048】

図４は分配器１０２の内部構成を表す透視斜視図である。この分配器１０２は、複数の誘電体層を積層して形成した積層体である。この積層体の底面にはポートＰ０，Ｐ１，Ｐ２，ＧＮＤを実現する端子が露出している。積層体の内部には、各誘電体層の主面上にＡｇやＣｕなどの金属を用いて形成した導体パターンによりインダクタＬ２，Ｌ１３，Ｌ４、キャパシタＣ０，Ｃ１，Ｃ２等が形成されている。

【0049】

また、図４に示す分配器では、積層体の底面に形成した各端子は、積層体の側面に形成した側面電極と電気的に接続されている。このような構造にすることにより、分配器１０２を別に用意する回路基板などにハンダ付けなどで実装した際、実装面積を大きくできるため、実装強度を向上することができる。また、積層体の側面と底面に電極を形成しているが、積層体の天面には電極を形成していない。このような構造により、積層体内部に配置したインダクタで発生する磁界の広がりが積層体天面の電極で乱されることが無くなり、インダクタのＱ値などの特性を向上することができる。

【0050】

図５は分配器１０２を構成する各誘電体層の導体パターンを示す分解平面図である。図５においてＳ１層は最下面の層であり、Ｓ１２層は、導体パターンが形成されている層のうちの最上面の層である。このＳ１２層より上部にある層については図示を省略している。Ｓ１層の下面にはポートＰ０，Ｐ１，Ｐ２，ＧＮＤが形成されている。Ｓ２層とＳ３層にはキャパシタＣ０の電極が形成されている。Ｓ４層からＳ９層にはインダクタＬ０の導体パターンが形成されている。Ｓ１０層とＳ１１層にはキャパシタＣ１及びキャパシタＣ２の電極が形成されている。Ｓ７層とＳ８層にはインダクタＬ２の導体パターンが形成されていて、Ｓ９層とＳ１０層にはインダクタＬ１３の導体パターンが形成されていて、Ｓ１１層とＳ１２層にはインダクタＬ４の導体パターンが形成されている。

【0051】

分配器１０２は、Ｓ１層の下面に形成したポートＰ０，Ｐ１，Ｐ２，ＧＮＤを実現する端子により、別に用意される回路基板などにハンダなどで実装し、回路基板と電気的に導通接続される。また、図５のように、分配器１０２では、そのチップの積層方向において回路基板に実装する層に近い側にキャパシタを配置し、回路基板から遠い側にインダクタを配置している。このような構成により、インダクタで発生する磁界が分配器１０２内部のキャパシタ電極や、回路基板に形成されるグランド電極などで乱されることが無くなり、インダクタとしての特性劣化を低減することができる。

【0052】

また、図４と図５から分かるように、分配器１０２に含まれる２つのトランスに共通して使用される一方側のインダクタであるインダクタＬ１３のインダクタ用導体パターンは、積層体の積層方向において各トランスを構成する他方側のインダクタであるインダクタＬ２のインダクタ用導体パターンと、インダクタＬ４のインダクタ用導体パターンとの間に配置されている。このような構成により、インダクタＬ１３とインダクタＬ２との磁界結合およびインダクタＬ１３とインダクタＬ４との磁界結合を強められる。また、それぞれ別のトランスを構成するインダクタＬ２の導体パターンとインダクタＬ４の導体パターンが、インダクタＬ１３の導体パターンを挟んで配置されるため、別のトランスを構成するインダクタ間の磁界結合を低減することができ、第１ポートＰ１と第２ポートＰ２との間のアイソレーション特性を向上することができる。

【0053】

また、インダクタＬ１３を構成する導体パターンは、Ｓ９層とＳ１０層とに分かれて配置され、Ｓ９層に形成された導体パターンの積層方向において隣接してインダクタＬ２用の導体パターンが形成されている。また、Ｓ１０層に形成された導体パターンの積層方向において隣接してインダクタＬ４用の導体パターンが形成されている。このように、インダクタＬ１３用の導体パターンが２つに分かれ、それぞれに別のトランスを構成するインダクタＬ２とインダクタＬ４の導体パターンが隣接配置されるので、トランスとしての磁界結合を強くできるとともに、第１ポートＰ１と第２ポートとの間のアイソレーション特性を向上することができる。

【0054】

図５において、Ｓ９層に形成したインダクタＬ１３の導体パターンと、それに隣接するＳ８層に形成したインダクタＬ２の導体パターンとは、積層体の主面から平面視してスパイラル状に形成され、それらの導体パターンがその線路長方向において重なるように配置されている。このようにトランスを構成するインダクタの導体パターン同士が重なるように配置されることで、各インダクタに発生する磁界が結合しやすくなり、トランスとしての磁界結合を強くできる。

【0055】

図６中のＡは本実施形態の分配器１０２の第１ポートＰ１と第２ポートＰ２とのアイソレーションの周波数特性を示す図である。図６中のＢは比較例としての分配器の第１ポートＰ１と第２ポートＰ２とのアイソレーションの周波数特性を示す図である。この比較例としての分配器は図１１に示したＬＣ回路ＬＣ１，ＬＣ２で移相を行う分配器である。この比較例としての分配器では、使用周波数帯である５．６ＧＨｚ帯において第１ポートＰ１と第２ポートＰ２とのアイソレーションは－２１ｄＢ程度である。一方、本実施形態の分配器１０２では、使用周波数帯である５．６ＧＨｚ帯において第１ポートＰ１と第２ポートＰ２とのアイソレーションは－５０ｄＢである。このように、本実施形態によれば、高アイソレーション特性が得られる。

【0056】

第１の実施形態で記述したとおり、インダクタＬ１３と第２インダクタＬ２とが差動接続されていて、インダクタＬ１３と第４インダクタＬ４とが差動接続されていてもよいが、この分配器１０２を直方体の素子として一体形成する場合には、互いに和動接続されている方が、設計が容易である。

【0057】

《第３の実施形態》
第３の実施形態では、移相器を構成する２つのトランスのそれぞれの一方のインダクタ同士が結合する構成の分配器について例示する。

【0058】

図７は第３の実施形態に係る分配器１０３の回路図である。この分配器１０３は共通ポートＰ０、第１ポートＰ１及び第２ポートＰ２を備え、共通ポートＰ０に入力される信号を第１ポートＰ１及び第２ポートＰ２に分配する。また、第１ポートＰ１及び第２ポートＰ２に入力される信号を共通ポートＰ０へ合成する。

【0059】

共通ポートＰ０は共通信号ラインＳＬ０に接続され、第１ポートＰ１は第１信号ラインＳＬ１に接続され、第２ポートＰ２は第２信号ラインＳＬ２に接続されている。図７において、矩形で囲んだ抵抗素子は線路の特性インピーダンスを表しており、分配器１０３の必須の構成要素では無い。

【0060】

分配器１０３は、共通ポートＰ０と第１ポートＰ１との間に接続された第１移相器１１と、共通ポートＰ０と第２ポートＰ２との間に接続された第２移相器１２と、を備える。

【0061】

第１移相器１１は、第１キャパシタＣ１、第１インダクタＬ１、第２インダクタＬ２及びキャパシタＣ１１を有する。第１キャパシタＣ１は、共通ポートＰ０と第１ポートＰ１との間に接続され、第１インダクタＬ１および第2インダクタＬ２に並列接続されている。第１インダクタＬ１は、共通ポートＰ０とグランドとの間に接続されている。第２インダクタＬ２は、第１ポートＰ１とグランドとの間に接続されている。キャパシタＣ１１は第１インダクタＬ１と第２インダクタＬ２とで構成されるトランスに生じる寄生キャパシタンス成分を回路素子として表したものである。

【0062】

同様に、第２移相器１２は、第２キャパシタＣ２、第３インダクタＬ３、第４インダクタＬ４及びキャパシタＣ１２を有する。第２キャパシタＣ２は、共通ポートＰ０と第２ポートＰ２との間に接続されて、第３インダクタＬ３および第４インダクタＬ４に並列接続されている。第３インダクタＬ３は、共通ポートＰ０とグランドとの間に接続されている。第４インダクタＬ４は、第２ポートＰ２とグランドとの間に接続されている。キャパシタＣ１２は第３インダクタＬ３と第４インダクタＬ４とで構成されるトランスに生じる寄生キャパシタンス成分を回路素子として表したものである。

【0063】

第１インダクタＬ１と第２インダクタＬ２とは結合係数ｋ１２で磁界結合し、第１インダクタＬ１と第２インダクタＬ２とは和動接続されている。第３インダクタＬ３と第４インダクタＬ４とは結合係数ｋ３４で磁界結合し、第３インダクタＬ３と第４インダクタＬ４とは和動接続されている。第１インダクタＬ１と第３インダクタＬ３とは結合係数ｋ１３で磁界結合する。この第１インダクタＬ１と第３インダクタＬ３との磁界結合は差動接続になり、それによって相互インダクタンスＭが生じる。図７中に示すインダクタＭはこの相互インダクタンスを回路素子として表したものである。分配器１０３においてはこのインダクタＭとキャパシタＣ０とでＬＣ回路１０が構成されている。

【0064】

本実施形態で示すように、移相器を構成する２つのトランスのそれぞれの一方のインダクタ同士が結合することによって生じる相互インダクタンスを利用してもよい。このことにより、等価直列抵抗が削減され、通過損失（I.L.）を低減できる。

【0065】

《第４の実施形態》
第４の実施形態では、複数段の移相器を備える不等分配比で分配を行う分配器について例示する。

【0066】

図８は第４の実施形態に係る分配器１０４の回路図である。この分配器１０４は共通ポートＰ０、第１ポートＰ１及び第２ポートＰ２を備え、共通ポートＰ０に入力される信号を第１ポートＰ１及び第２ポートＰ２に分配する。また、第１ポートＰ１及び第２ポートＰ２に入力される信号を共通ポートＰ０へ合成する。

【0067】

共通ポートＰ０は共通信号ラインＳＬ０に接続され、第１ポートＰ１は第１信号ラインＳＬ１に接続され、第２ポートＰ２は第２信号ラインＳＬ２に接続されている。図８において、矩形で囲んだ抵抗素子は線路の特性インピーダンスを表しており、分配器１０４の必須の構成要素では無い。

【0068】

分配器１０４は、共通ポートＰ０と第１ポートＰ１との間に接続された第１移相器１１Ａ，１１Ｂと、共通ポートＰ０と第２ポートＰ２との間に接続された第２移相器１２Ａ，１２Ｂと、を備える。

【0069】

第１移相器１１Ａは、共通ポートＰ０と第１ポートＰ１との間に直列接続された第１キャパシタＣ１Ａと、共通ポートＰ０と第１キャパシタＣ１Ａの共通ポートＰ０側端部とグランドとの間に接続された第１インダクタＬ１Ａと、第１ポートＰ１と第１キャパシタＣ１Ａの第１ポートＰ１側端部とグランドとの間に接続された第２インダクタＬ２Ａと、を有する。キャパシタＣ１１Ａは第１インダクタＬ１Ａと第２インダクタＬ２Ａとで構成されるトランスに生じる寄生キャパシタンス成分を回路素子として表したものである。

【0070】

別の第１移相器１１Ｂは、共通ポートＰ０と第１ポートＰ１との間に直列接続された第１キャパシタＣ１Ｂと、共通ポートＰ０と第１キャパシタＣ１Ｂの共通ポートＰ０側端部とグランドとの間に接続された第１インダクタＬ１Ｂと、第１ポートＰ１と第１キャパシタＣ１Ｂの第１ポートＰ１側端部とグランドとの間に接続された第２インダクタＬ２Ｂと、を有する。キャパシタＣ１１Ｂは第１インダクタＬ１Ｂと第２インダクタＬ２Ｂとで構成されるトランスに生じる寄生キャパシタンス成分を回路素子として表したものである。

【0071】

第２移相器１２Ａは、共通ポートＰ０と第２ポートＰ２との間に直列接続された第２キャパシタＣ２Ａと、共通ポートＰ０と第２キャパシタＣ２Ａの共通ポートＰ０側端部とグランドとの間に接続された第３インダクタＬ３Ａと、第２ポートＰ２と第２キャパシタＣ２Ａの第２ポートＰ２側端部とグランドとの間に接続された第４インダクタＬ４Ａと、を有する。キャパシタＣ１２Ａは第３インダクタＬ３Ａと第４インダクタＬ４Ａとで構成されるトランスに生じる寄生キャパシタンス成分を回路素子として表したものである。

【0072】

別の第２移相器１２Ｂは、共通ポートＰ０と第２ポートＰ２との間に直列接続された第２キャパシタＣ２Ｂと、共通ポートＰ０と第２キャパシタＣ２Ｂの共通ポートＰ０側端部とグランドとの間に接続された第３インダクタＬ３Ｂと、第２ポートＰ２と第２キャパシタＣ２Ｂの第２ポートＰ２側端部とグランドとの間に接続された第４インダクタＬ４Ｂと、を有する。キャパシタＣ１２Ｂは第３インダクタＬ３Ｂと第４インダクタＬ４Ｂとで構成されるトランスに生じる寄生キャパシタンス成分を回路素子として表したものである。

【0073】

本実施形態のように、各信号経路に複数の移相器を配置することで、各移相器の位相変化量を細かく設定でき、各信号経路での位相変化の精度を向上することができる。

【0074】

《第５の実施形態》
第５の実施形態では、分配器を備える通信装置について例示する。図９は第５の実施形態に係る通信装置２０１のブロック図である。この通信装置２０１は、デュプレクサ２０、スイッチ２１、バンドパスフィルタ２２，２３、分配器２４、ＲＦＩＣ２５、無線ＬＡＮ用回路２６、スイッチやＢＰＦを含むフィルタ回路２７を備える。図９において、無線ＬＡＮ用回路２６は本発明に係る「高周波回路」に対応する。この高周波回路とアンテナとの間に分配器２４を備える。ＲＦＩＣ２５はローバンドＬＢ、ミドルバンドＭＢ、ハイバンドＨＢ、超ハイバンドＵＨＢ、免許不要帯域でLTE（LTE-U）及びLAA（License Assisted Access）の各帯域の通信を行う。

【0075】

分配器２４はLTE-U/LAAの通信信号及び無線LAN用通信信号の分配及び合成を行う。以上に示した例のように、分配器２４を備える通信装置２０１が得られる。

【0076】

最後に、上述の各実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形および変更が適宜可能である。例えば、異なる実施形態で示した構成の部分的な置換または組み合わせが可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【符号の説明】

【0077】

Ｃ０，Ｃ１１，Ｃ１２，Ｃ１１Ａ，Ｃ１１Ｂ，Ｃ１２Ａ，Ｃ１２Ｂ…キャパシタ
Ｃ１，Ｃ１Ａ，Ｃ１Ｂ…第１キャパシタ
Ｃ２，Ｃ２Ａ，Ｃ２Ｂ…第２キャパシタ
ＧＮＤ…グランド端子
Ｌ０，Ｌ１３…インダクタ
Ｌ１，Ｌ１Ａ，Ｌ１Ｂ…第１インダクタ
Ｌ２，Ｌ２Ａ，Ｌ２Ｂ…第２インダクタ
Ｌ３，Ｌ３Ａ，Ｌ３Ｂ…第３インダクタ
Ｌ４，Ｌ４Ａ，Ｌ４Ｂ…第４インダクタ
ＬＣ１，ＬＣ２…ＬＣ回路
Ｍ…インダクタ
Ｐ０…共通ポート
Ｐ１…第１ポート
Ｐ２…第２ポート
Ｒ０…抵抗素子
ＳＬ０…共通信号ライン
ＳＬ１…第１信号ライン
ＳＬ２…第２信号ライン
ＴＬ１，ＴＬ２…伝送線路
１０…ＬＣ回路
１１，１１Ａ，１１Ｂ…第１移相器
１２，１２Ａ，１２Ｂ…第２移相器
２０…デュプレクサ
２１…スイッチ
２２，２３…バンドパスフィルタ
２４…分配器
２５…ＲＦＩＣ
２６…無線ＬＡＮ用回路
２７…フィルタ回路
１０１Ａ，１０１Ｂ，１０２，１０３，１０４…分配器
２０１…通信装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】