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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-11-18
(45)【発行日】2024-11-26
(54)【発明の名称】３次元半導体装置
(51)【国際特許分類】
H10B 43/27 20230101AFI20241119BHJP
H01L 21/336 20060101ALI20241119BHJP
H01L 29/788 20060101ALI20241119BHJP
H01L 29/792 20060101ALI20241119BHJP
【ＦＩ】
H10B43/27
H01L29/78 371
【請求項の数】
20
(21)【出願番号】P 2020104599
(22)【出願日】2020-06-17
(65)【公開番号】P2021034717
(43)【公開日】2021-03-01
【審査請求日】2023-05-10
(31)【優先権主張番号】10-2019-0102564
(32)【優先日】2019-08-21
(33)【優先権主張国・地域又は機関】KR
(73)【特許権者】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】金 成吉
(72)【発明者】
【氏名】金 成珍
(72)【発明者】
【氏名】金 智美
(72)【発明者】
【氏名】金 廷奐
(72)【発明者】
【氏名】金 讚炯
【審査官】小山 満
(56)【参考文献】
【文献】米国特許出願公開第２０１８／０３６６４８６（ＵＳ，Ａ１）
【文献】米国特許第０９８２４９６６（ＵＳ，Ｂ１）
【文献】特開２０１８－１４２６５４（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１６／００７１８８１（ＵＳ，Ａ１）
【文献】特開２０１９－０９６７２９（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１２／０１９９８９７（ＵＳ，Ａ１）
【文献】国際公開第２０１８／２３６４２５（ＷＯ，Ａ１）
【文献】国際公開第２０１８／０３１０９４（ＷＯ，Ａ１）
【文献】米国特許出願公開第２０１８／０３２３２１３（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ４３／２７
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
(57)【特許請求の範囲】
【請求項1】
基板上に配置され、第１導電型不純物を含む導電層と、前記導電層上に配置された絶縁性ベース層と、
前記絶縁性ベース層上に配置された下部絶縁膜と、前記下部絶縁膜上に交互に積層された複数のゲート電極及び複数のモールド絶縁層とを有する積層構造体であって、前記絶縁性ベース層は、前記下部絶縁膜及び前記複数のモールド絶縁層の材料と異なる誘電体材料を含む、積層構造体と、
前記積層構造体を貫通する垂直チャネル層、及び前記垂直チャネル層と前記複数のゲート電極との間に配置された垂直絶縁層を含み、前記絶縁性ベース層内において前記垂直チャネル層の幅より広く幅方向に拡張された拡張領域を有する垂直構造体と、
前記積層構造体、前記絶縁性ベース層、及び前記導電層を貫通し、前記基板の上面と平行な一方向に延在する分離構造体と、を含み、
前記導電層は、前記垂直構造体の前記拡張領域において前記垂直チャネル層の底に接触し、前記垂直チャネル層の表面に沿って延在する延長部を有し、前記延長部は前記導電層と同一の物質を含む３次元半導体装置。
【請求項2】
前記垂直チャネル層のうち、前記延長部に隣接する部分は、前記ゲート電極に隣接する部分に比べて高い前記第１導電型不純物の濃度を有する、請求項１に記載の３次元半導体装置。
【請求項3】
前記導電層の前記延長部に隣接する部分は、前記垂直チャネル層において前記複数のゲート電極のうち最下位ゲート電極に隣接する部分を含む、請求項２に記載の３次元半導体装置。
【請求項4】
前記導電層は、ｎ型不純物を有するポリシリコンを含む、請求項３に記載の３次元半導体装置。
【請求項5】
前記拡張領域はそれぞれ凸状の側面を有する瓶状を有する、請求項１～４のうちの何れか１項に記載の３次元半導体装置。
【請求項6】
前記導電層の前記延長部は、前記拡張領域の上半分まで延在している、請求項１に記載の３次元半導体装置。
【請求項7】
前記延長部の上端は、前記下部絶縁膜の下に位置する、請求項６に記載の３次元半導体装置。
【請求項8】
前記延長部の上端は、前記垂直絶縁層の下端と連結される、請求項１～４のうちの何れか１項に記載の３次元半導体装置。
【請求項9】
前記絶縁性ベース層は、前記基板の一領域と接触した支持領域を有する、請求項１～８のうちの何れか１項に記載の３次元半導体装置。
【請求項10】
前記拡張領域の最大幅は、前記絶縁性ベース層の厚さとの偏差が±３０％の範囲内である、請求項１～９のうちの何れか１項に記載の３次元半導体装置。
【請求項11】
前記絶縁性ベース層の厚さは３０～５０ｎｍの範囲であり、前記拡張領域の最大幅は３０～６０ｎｍの範囲を有する、請求項１０に記載の３次元半導体装置。
【請求項12】
前記絶縁性ベース層は、酸化アルミニウム（Ａｌ２Ｏ３）、タンタル酸化物（Ｔａ２Ｏ３）、酸化チタン（ＴｉＯ２）、酸化イットリウム（Ｙ２Ｏ３）、ジルコニウム酸化物（ＺｒＯ２）、ジルコニウムシリコン酸化物（ＺｒＳｉｘＯｙ）、ハフニウム酸化物（ＨｆＯ２）、ハフニウムシリコン酸化物（ＨｆＳｉｘＯｙ）、ランタン酸化物（Ｌａ２Ｏ３）、ランタン酸化アルミニウム（ＬａＡｌｘＯｙ）、ランタンハフニウム酸化物（ＬａＨｆｘＯｙ）、ハフニウムアルミニウム酸化物（ＨｆＡｌｘＯｙ）、及びプラセオジム酸化物（Ｐｒ２Ｏ３）で構成された群より選択された少なくとも一つを含む、請求項１～１１のうちの何れか１項に記載の３次元半導体装置。
【請求項13】
前記垂直構造体は、前記垂直チャネル層内において前記基板の上面と垂直な方向に配置された絶縁性コアをさらに含み、前記絶縁性コアは、前記絶縁性ベース層内において幅方向に拡張された拡張領域を有する、請求項１～１２のうちの何れか１項に記載の３次元半導体装置。
【請求項14】
前記分離構造体は前記基板と接触する、請求項１～１３のうちの何れか１項に記載の３次元半導体装置。
【請求項15】
基板上に配置され、第１導電型不純物を含む導電層と、前記導電層上に配置され、前記基板の一領域と接触する複数の支持領域を有する絶縁性ベース層と、
前記絶縁性ベース層上に交互に配置された複数のゲート電極及び複数のモールド絶縁層を有する積層構造体と、
前記積層構造体を貫通する垂直チャネル層と、前記垂直チャネル層と前記複数のゲート電極との間に配置された垂直絶縁層と、を含み、前記絶縁性ベース層内において前記垂直チャネル層の幅より広く幅方向に拡張され、凸状の側面を有する第１拡張領域を有する垂直構造体と、
前記積層構造体、前記絶縁性ベース層、及び前記導電層を貫通し、前記基板の上面と平行な第１方向に延在し、前記絶縁性ベース層内において前記基板の上面と平行し、前記第１方向に交差する第２方向に拡張された第２拡張領域を有する分離構造体と、を含み、
前記導電層は、前記垂直構造体の前記第１拡張領域において前記垂直チャネル層の表面に沿って延在する延長部を有し、前記延長部の上端は前記第１拡張領域において前記垂直絶縁層の下端と連結され、前記垂直チャネル層のうち、前記延長部を為す導電膜に隣接する部分は、前記ゲート電極に隣接する部分に比べて高い前記第１導電型不純物の濃度を有する、３次元半導体装置。
【請求項16】
前記絶縁性ベース層は、前記モールド絶縁層とエッチング選択比を有する高誘電体材料を含む、請求項１５に記載の３次元半導体装置。
【請求項17】
前記導電層及び前記垂直チャネル層はポリシリコンを含む、請求項１５に記載の３次元半導体装置。
【請求項18】
前記垂直チャネル層の底面は、前記絶縁性ベース層の下面よりも低いレベルに位置する、請求項１５に記載の３次元半導体装置。
【請求項19】
前記垂直チャネル層の底面は、前記基板の上面よりも低いレベルに位置する、請求項１７に記載の３次元半導体装置。
【請求項20】
基板上に配置され、第１導電型不純物を含む導電層と、前記導電層上に配置され、前記基板の一領域と接触する複数の支持領域を有する絶縁性ベース層と、
前記絶縁性ベース層上に交互に配置された複数のゲート電極及び複数のモールド絶縁層を有する積層構造体と、
前記積層構造体を貫通する垂直チャネル層、及び前記垂直チャネル層と前記複数のゲート電極との間に配置された垂直絶縁層を含み、前記絶縁性ベース層内において前記垂直チャネル層の幅より広く拡張された凸状の側面を有する第１拡張領域を有する垂直構造体と、
前記積層構造体、前記絶縁性ベース層、及び前記導電層を貫通し、前記基板の上面と平行な一方向に延在し、前記絶縁性ベース層内において凸状の側面を有する第２拡張領域を有する分離構造体と、
前記第１拡張領域において前記垂直チャネル層の一部を覆うように前記導電層から延在し、前記ゲート電極に隣接する部分に比べて高い前記第１導電型不純物の濃度を有する導電膜と、を含む、３次元半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、３次元半導体装置及びその製造方法に関する。
【背景技術】
【0002】
電子製品は、その体積が次第に小さくなる一方で、高容量のデータ処理を要求している。これにより、かかる電子製品に用いられる半導体装置には高集積度が要求されている。そこで、半導体装置の集積度を向上させるための方法の一つとして、従来の平面トランジスタ構造の代わりに、３次元（例えば、垂直）トランジスタ構造を有する３次元半導体装置が提案されている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明で解決しようとする課題は、信頼性を向上させた３次元半導体装置を提供することである。
【0004】
また、信頼性を向上させた３次元半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0005】
本発明の一実施形態は、基板上に配置され、第１導電型不純物を含む導電層と、前記導電層上に配置された絶縁性ベース層と、前記絶縁性ベース層上に配置された下部絶縁膜と、前記下部絶縁膜上に交互に積層された複数のゲート電極及び複数のモールド絶縁層とを有する積層構造体（ここで、前記絶縁性ベース層は、前記下部絶縁膜及び前記複数のモールド絶縁層の材料と異なる誘電体材料を含む。）と、前記積層構造体を貫通する垂直チャネル層、及び前記垂直チャネル層と前記複数のゲート電極との間に配置された垂直絶縁層を含み、前記絶縁性ベース層内において幅方向に拡張された第１拡張領域を有する垂直構造体と、前記垂直構造体の第１拡張領域において、前記導電層と接触する底から前記垂直チャネル層の表面に沿って延在し、前記導電層と同一の導電材料を含む導電膜と、前記積層構造体、前記絶縁性ベース層、及び前記導電層を貫通し、前記基板の上面と平行な一方向に延在し、前記絶縁性ベース層内において幅方向に拡張された第２拡張領域を有する分離構造体と、を含む３次元半導体装置を提供する。
【0006】
本発明の一実施形態は、基板上に配置された導電層と、前記導電層上に配置され、前記基板の一領域と接触する複数の支持領域を有する絶縁性ベース層と、前記絶縁性ベース層上に交互に配置された複数のゲート電極及び複数のモールド絶縁層とを有する積層構造体と、前記積層構造体、前記絶縁性ベース層、及び前記導電層を貫通し、前記基板の上面と平行な一方向に延在し、前記絶縁性ベース層内において幅方向に拡張された第１拡張領域を有する分離構造体と、を含む３次元半導体装置を提供する。
【0007】
本発明の一実施形態は、基板上に配置され、第１導電性不純物を含む導電層と、前記導電層上に配置され、前記基板の一領域と接触する複数の支持領域を有する絶縁性ベース層と、前記絶縁性ベース層上に交互に配置された複数のゲート電極及び複数のモールド絶縁層とを有する積層構造体（ここで、前記絶縁性ベース層は、前記複数のモールド絶縁層とエッチング選択比を有する誘電体材料を含む。）と、前記積層構造体を貫通する垂直チャネル層、及び前記垂直チャネル層と前記複数のゲート電極との間に配置された垂直絶縁層を含み、前記絶縁性ベース層内において幅方向に拡張され、凸状の側面を有する第１拡張領域を有する垂直構造体と、前記積層構造体、前記絶縁性ベース層、及び前記導電層を貫通し、前記基板の上面と平行な方向に延在し、前記絶縁性ベース層内において幅方向に拡張され、凸状の側面を有する第２拡張領域を有する分離構造体と、を含む３次元半導体装置を提供する。
【0008】
本発明の一実施形態は、基板上に下部犠牲膜を形成する段階と、前記基板上に前記下部犠牲膜を覆うようにエッチング停止層を形成する段階と、前記エッチング停止層上に複数の犠牲層及び複数のモールド絶縁層を交互に積層して積層構造体を形成する段階（ここで、前記エッチング停止層は、前記積層構造体の材料とエッチング選択比を有する誘電体材料を含む。）と、前記エッチング停止層に連結されるように、前記積層構造体を貫通するチャネルホールを形成する段階と、前記下部犠牲膜が露出するように、前記チャネルホールにおいて前記エッチング停止層に位置する部分を拡張させる段階と、前記チャネルホールの内部側壁及び底面に垂直絶縁層及び垂直チャネル層を順に形成して垂直構造体を形成する段階と、前記下部犠牲膜に連結されるように、前記積層構造体及び前記エッチング停止層を貫通する開口部を形成する段階と、前記開口部を介して前記下部犠牲膜とともに前記エッチング停止層に位置する前記垂直絶縁層の部分の少なくとも一部を除去する段階と、前記除去された空間に第１導電型不純物がドープされた導電材料を充填して導電層を形成する段階と、を含み、前記導電層を形成する段階は、前記垂直絶縁層の部分が除去された領域に、前記導電層と連結された導電膜を形成する段階を含む３次元半導体装置の製造方法を提供する。
【発明の効果】
【0009】
不良の原因を誘発するイオン注入工程を用いることなく、積層構造体の上端にＧＩＤＬトランジスタを形成するため、信頼性に優れた半導体装置及びその製造方法を提供することができる。
【0010】
本発明の多様でありながらも有意義な利点及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解することができる。
【図面の簡単な説明】
【0011】
【図1】本発明の一実施形態による３次元半導体装置のメモリセルアレイの等価回路図である。
【図2】本発明の一実施形態による３次元半導体装置を示す概略平面図である。
【図6】本発明の様々な実施形態による３次元半導体装置の製造方法の一部工程を説明するための主な工程別断面図である。
【図7】本発明の様々な実施形態による３次元半導体装置の製造方法の一部工程を説明するための主な工程別断面図である。
【図8】本発明の様々な実施形態による３次元半導体装置の製造方法の一部工程を説明するための主な工程別断面図である。
【図9】本発明の様々な実施形態による３次元半導体装置の製造方法の一部工程を説明するための主な工程別断面図である。
【図10】本発明の様々な実施形態による３次元半導体装置の製造方法の一部工程を説明するための主な工程別断面図である。
【図11】本発明の様々な実施形態による３次元半導体装置の製造方法の一部工程を説明するための主な工程別断面図である。
【図12】本発明の様々な実施形態による３次元半導体装置の製造方法の一部工程を説明するための主な工程別断面図である。
【図13】本発明の様々な実施形態による３次元半導体装置の製造方法の一部工程を説明するための主な工程別断面図である。
【図15】本発明の一実施形態による３次元半導体装置を示す概略平面図である。
【発明を実施するための形態】
【0012】
以下、添付された図面を参照して、本発明の様々な実施形態について詳細に説明する。
【0013】
図１は本発明の一実施形態による３次元半導体装置のメモリセルアレイの等価回路図であり、図２は本発明の一実施形態による３次元半導体装置１００のメモリセルアレイＣＡを示す概略平面図である。ここで、図１の等価回路は、図２のメモリセルアレイＣＡのように実現されることができる。
【0014】
図１を参照すると、メモリセルアレイＣＡは、共通ソースラインＣＳＬ、複数のビットラインＢＬ、及び上記共通ソースラインＣＳＬと上記ビットラインＢＬとの間に配置される複数のセルストリングＣＳＴＲと、複数の接地選択ラインＧＳＬと、を含むことができる。
【0015】
上記共通ソースラインＣＳＬは、基板１０１上に配置される導電性薄膜又は基板内に形成される不純物領域（例えば、図３の導電層１８０参照）であることができる。上記ビットラインＢＬは２次元的に配列され、上記ビットラインＢＬにはそれぞれ、複数のセルストリングＣＳＴＲが並列に連結されることができる。上記セルストリングＣＳＴＲは、上記共通ソースラインＣＳＬに共通的に連結されることができる。複数の上記ビットラインＢＬと上記共通ソースラインＣＳＬとの間に複数の上記セルストリングＣＳＴＲが配置されることができる。いくつかの実施形態によると、上記共通ソースラインＣＳＬは、複数個が提供され、２次元的に配列されることができる。ここで、共通ソースラインＣＳＬには電気的に同一の電圧が印加されることができ、又は共通ソースラインＣＳＬのそれぞれが電気的に制御されることもできる。
【0016】
上記メモリセルアレイＣＡは、ゲート誘導ドレインリーク（ｇａｔｅ ｉｎｄｕｃｅｄ ｄｒａｉｎ ｌｅａｋａｇｅ、ＧＩＤＬ）方法を用いてメモリセルアレイＣＡの消去動作を行うＧＩＤＬトランジスタＧＤＴを含む。上記ＧＩＤＬトランジスタＧＤＴは、上記メモリセルアレイＣＡの最下位に配置されることができる。例えば、上記ＧＩＤＬトランジスタＧＤＴは、接地選択ラインＧＳＬと共通ソースラインＣＳＬとの間に配置されることができ、これを「下端ＧＩＤＬトランジスタ」とも呼ぶ。いくつかの実施形態において、下端ＧＩＤＬトランジスタも複数（例えば、２個）が提供されることができる。いつくかの実施形態において、ストリング選択ラインＳＳＬと上記ビットラインＢＬとの間に少なくとも一つの「上端ＧＩＤＬトランジスタ」がさらに含まれることもできる。上記ＧＩＤＬトランジスタＧＤＴのゲートＧＤＴは、図１のＧＩＤＬに示されたラインに連結されることができる。
【0017】
上記セルストリングＣＳＴＲはそれぞれ、上記共通ソースラインＣＳＬに連結されるＧＩＤＬトランジスタＧＤＴ及び接地選択トランジスタＧＳＴ、上記ビットラインＢＬに連結されるストリング選択トランジスタＳＳＴ、及び上記接地選択トランジスタＧＳＴとストリング選択トランジスタＳＳＴとの間に配置される複数のメモリセルトランジスタＭＣＴで構成されることができる。上記接地選択トランジスタＧＳＴ、上記ストリング選択トランジスタＳＳＴ、及び上記メモリセルトランジスタＭＣＴは直列に連結されることができる。上記共通ソースラインＣＳＬは、上記接地選択トランジスタＧＳＴのソースに共通的に連結されることができる。
【0018】
上記共通ソースラインＣＳＬと上記ビットラインＢＬとの間に配置される、接地選択ラインＧＳＬ、複数のワードラインＷＬ１～ＷＬｎ、及び複数のストリング選択ラインＳＳＬはそれぞれ、上記接地選択トランジスタＧＳＴ、上記メモリセルトランジスタＭＣＴ、及び上記ストリング選択トランジスタＳＳＴのゲート電極として用いられることができる。また、上記メモリセルトランジスタＭＣＴはそれぞれ、データ記憶要素（ｄａｔａ ｓｔｏｒａｇｅ ｅｌｅｍｅｎｔ）を含むことができる。
【0019】
図２に示すように、基板１０１上に接地選択ラインＧＳＬ、ワードラインＷＬ１～ＷＬｎ、及びストリング選択ラインＳＳＬが順に形成されることができ、ゲート電極１３０のそれぞれの下部及び／又は上部にモールド絶縁層（図３の１２２）が配置されることができる。ゲート電極１３０は、基板１０１からの距離が長くなるほど面積が減少することができる。換言すると、上記ゲート電極１３０の最上位ゲート電極は、上記ゲート電極１３０の最下位ゲート電極よりも小さい面積を有することができる。上記ビットライン（図３のＢＬ）は、上記基板１０１から離隔され、上記基板１０１上に配置される導電性パターン（例えば、金属ライン）であることができる。
【0020】
図２を参照すると、メモリセルアレイＣＡは、分離構造体ＩＡによって分離されることができる。また、ゲート電極１３０のうちストリング選択ラインＳＳＬは、選択ラインカット領域ＳＬＣによって分離されることができる。いくつかの実施形態において、分離構造体ＩＡは、一つ以上の絶縁材料がギャップフィル（ｇａｐ－ｆｉｌｌ）された構造で提供されることができる。例えば、かかる絶縁材料は、シリコン酸化物、シリコン窒化物、及びシリコン酸窒化物のうち少なくとも一つを含むことができる。
【0021】
メモリセルアレイＣＡは、第３方向Ｚに沿ってゲート電極１３０及びモールド絶縁層（図３の１２２）を貫通する複数の垂直構造体ＣＳを含むことができる。複数の垂直構造体ＣＳは、分離構造体ＩＡの間で所定の間隔で離隔して配列されることができる。分離構造体ＩＡには、一定の間隔で支持領域１１０Ｓが配置されることができる。上記支持領域１１０Ｓは、上記導電層（図３の１８０を形成するための空間を支持するために、基板１０１と接触する絶縁性ベース層（図３の１１０）の領域として定義される。これについては、図３を用いてさらに詳細に説明する。
【0022】
【0023】
図３を参照すると、半導体装置１００は、基板１０１と、上記基板１０１上に交互に積層されたモールド絶縁層１２２及び複数のゲート電極１３０を有する積層構造体ＬＳと、を含む。
【0024】
上記基板１０１は、例えば、シリコン基板、ゲルマニウム基板、又はシリコン－ゲルマニウム基板であることができる。本実施形態において、上記複数のゲート電極１３０は、最下位ゲート電極１３１、次下位ゲート電極１３２、最上位ゲート電極１３６と、最下位ゲート電極１３１と最上位ゲート電極１３６との間に積層されたセルゲート電極１３５－１、１３５－２、１３５－３．．．１３５－ｎと、を含むことができる。最下位ゲート電極１３１は、ＧＩＤＬトランジスタＧＤＴの関連要素であり、次下位ゲート電極１３２及び最上位ゲート電極１３６はそれぞれ、上記接地選択トランジスタＧＳＴ及びストリング選択トランジスタＳＳＴの関連要素であることができる。セルゲート電極１３５－１、１３５－２、１３５－３．．．１３５－ｎは、複数のメモリセルトランジスタＭＣＴの関連要素であることができる（図１及び図２参照）。半導体装置１００の必要な容量に応じてセルゲート電極１３５－１、１３５－２、１３５－３．．．１３５－ｎの数が決定されることができ、例えば、３０個以上であってもよい。
【0025】
上記最下位ゲート電極１３１は、他の複数のゲート電極を含むことができ、例えば、２個のゲート電極を含むことができる。
【0026】
上記積層構造体ＬＳは、平面的な観点から、第１方向Ｘ、及び上記第１方向Ｘに交差する第２方向Ｙに延在する形状を有することができる。上記複数のゲート電極１３０は、上記第１方向Ｘ及び第２方向Ｙの両方に交差する第３方向Ｚに順に積層されることができる。上記第１方向Ｘ及び上記第２方向Ｙは、上記基板１０１の上面に実質的に平行であるとすることができ、上記第３方向Ｚは、上記基板１０１の上記上面に実質的に直交することができる。上記複数のゲート電極１３０は、上記モールド絶縁層１２２によって互いに分離されることができる。
【0027】
上記モールド絶縁層１２２は、例えば、シリコン膜、シリコン酸化膜、シリコンカーバイド膜、シリコン酸窒化膜、及びシリコン窒化膜のうち少なくとも一つを含むことができる。また、上記複数のゲート電極１３０は、例えば、ポリシリコン（Ｐｏｌｙ－Ｓｉ）又はタングステンＷなどの金属及び／又は導電性金属窒化物を含むことができる。
【0028】
上記積層構造体ＬＳは、上記基板１０１に向かう下面に位置する下部絶縁膜１１１をさらに含むことができる。上記下部絶縁膜１１１は、一例として、シリコン酸化膜、シリコン窒化膜、高誘電膜（例えば、アルミニウム酸化膜及びハフニウム酸化膜など）、又はこれらの組み合わせを含むことができる。上記下部絶縁膜１１１は、上記モールド絶縁層１２２の厚さよりも薄い厚さを有することができる。換言すると、下部絶縁膜１１１は、モールド絶縁層１２２よりも薄くてもよい。
【0029】
上記積層構造体ＬＳは、上記基板１０１の上面と直交する第３方向Ｚに形成されたチャネルホールＣＨを含む。上記チャネルホールＣＨの内部には、垂直構造体ＣＳが設けられる。上記垂直構造体ＣＳは、上記積層構造体ＬＳを貫通する垂直チャネル層１５０と、上記垂直チャネル層１５０と上記複数のゲート電極１３０との間に配置された垂直絶縁層１７１と、を含むことができる。また、上記垂直構造体ＣＳは、上記垂直チャネル層１５０内で上記第３方向（例えば、Ｚ方向）に配置された絶縁性コア１６０をさらに含むことができる。上記垂直絶縁体１７１は、上端及び下端が開いたパイプ状、又はマカロニ（ｍａｃａｒｏｎｉ）のような円筒形であるとすることができる。
【0030】
上記垂直構造体ＣＳは、上記積層構造体ＬＳを貫通して導電層１８０と電気的に連結されることができる。上記垂直構造体ＣＳは、上記積層構造体ＬＳ内に複数個が設けられることができ、複数の垂直構造体ＣＳは、平面の観点から、上記第１及び第２方向（例えば、Ｘ及びＹ）に沿って配列されることができる。上記複数の垂直構造体は、図２に示すように、ジグザグの形に配列されることができる。例えば、図２において、上記Ｘ方向に拡張された垂直構造体ＣＳはジグザグの形に配列されることができる。
【0031】
上記垂直絶縁層１７１は、フラッシュメモリデバイスのメモリ要素を含むことができる。すなわち、上記垂直絶縁層１７１は、フラッシュメモリデバイスの電荷保存膜１７１ｂを含むことができる。かかる垂直絶縁層１７１に保存されるデータは、上記垂直チャネル層１５０とゲート電極１３０の電圧差によって誘発されるファウラーノルドハイムトンネリングを用いて変更することができる。これとは異なり、上記垂直絶縁層１７１は、他の動作原理に基づいて情報を保存することが可能な薄膜（例えば、相変化メモリのための薄膜又は可変抵抗メモリのための薄膜）を含むこともできる。
【0032】
上記垂直絶縁層１７１は、上記電荷保存膜１７１ｂと上記垂直チャネル層１５０との間に設けられるトンネル絶縁膜１７１ｃをさらに含むことができる。上記トンネル絶縁膜１７１ｃは、上記垂直チャネル層１５０と直接接触することができる。いくつかの実施形態において、上記垂直絶縁層１７１は、上記電荷保存膜１７１ｂと上記ゲート電極１３０との間に介在するブロッキング絶縁膜１７１ａをさらに含むことができる。上記電荷保存膜１７１ｂは、例えば、シリコン窒化膜、シリコン酸化窒化膜、シリコン－リッチ窒化膜（Ｓｉ－ｒｉｃｈ ｎｉｔｒｉｄｅ）、ナノ結晶シリコン（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｓｉ）又は薄層化されたトラップ膜（ｌａｍｉｎａｔｅｄ ｔｒａｐ ｌａｙｅｒ）のうち少なくとも一つを含むことができる。上記トンネル絶縁膜１７１ｃは、上記電荷保存膜１７１ｂよりも大きいエネルギーバンドギャップを有する材料を含むことができる。一例として、上記トンネル絶縁膜１７１ｃは、シリコン酸化膜であることができる。上記ブロッキング膜１７１ａは、上記電荷保存膜１７１ｂよりも大きいエネルギーバンドギャップを有する材料を含むことができる。一例として、上記ブロッキング膜１７１ａは、シリコン酸化膜、シリコン窒化膜、及び／又はシリコン酸窒化膜であることができる。
【0033】
本実施形態において、垂直構造体ＣＳは、垂直方向（Ｚ方向）に実質的に同一の面積を有するものと示されているが、垂直構造体ＣＳ（又は、チャネルホールＣＨ）は、基板１０１に近いほど幅が狭くなる形状を有することができる。
【0034】
図３を参照すると、上記ゲート電極１３０の上面及び下面にはそれぞれ、水平絶縁体１７２が設けられることができる。上記水平絶縁体１７２はそれぞれ、ゲート電極１３０のそれぞれと垂直絶縁層１７１との間に延在することができる。上記水平絶縁層１７２は、一つの薄膜又は複数の薄膜で構成されることができる。いくつかの実施形態において、上記水平絶縁層１７２は、電荷トラップ型フラッシュメモリトランジスタのブロッキング絶縁膜を含むことができる。
【0035】
上記積層構造体ＬＳ上に上記積層構造体ＬＳの上面を横切る配線（ビットライン１９５）が配置されることができる。上記ビットライン１９５は、コンタクトビア１９３を介して垂直構造体ＣＳの上端に位置するパッドＰＤと連結されることができる。ビットライン１９５と積層構造体ＬＳとの間には、層間絶縁膜１９１が介在し、コンタクトビア１９３は層間絶縁膜１９１を貫通することができる。上記層間絶縁膜１９１は、垂直構造体ＣＳのパッドＰＤを覆うように積層構造体ＬＳ上に配置された第１絶縁膜１９１ａと、分離構造体ＩＡを覆うように上記第１絶縁膜１９１ａ上に配置された第２絶縁膜１９１ｂと、を含むことができる。
【0036】
本実施形態による半導体装置１００は、上記基板１０１と上記積層構造体ＬＳとの間に配置された共通ソースラインを構成する導電層１８０を含む。上記導電層１８０上には、絶縁性ベース層１１０が配置されて上記導電層１８０を覆うことができる。上記絶縁性ベース層１１０（ここで、上記絶縁性ベース層１１０をエッチング停止層とも呼ぶ）は、上記基板１０１の一領域と接触した支持領域１１０Ｓを有することができる。上記支持領域１１０Ｓは、上記導電層１８０を形成する前に、下部犠牲膜を除去して発生した空間を支持するための手段として設けられる（図１１参照）。かかる支持領域１１０Ｓは、図２に示すように、分離構造体ＩＡが形成される領域に一定の間隔で配列されることができる。
【0037】
上記導電層１８０は、第１導電型不純物がドープされた導電材料を含むことができる。上記導電層１８０は、例えば、ｎ型不純物がドープされたポリシリコン（ｐｏｌｙ－Ｓｉ）を含むことができる。上記絶縁性ベース層１１０は、エッチング停止層としての役割を果たし、上記積層構造体ＬＳをなす構成要素（例えば、モールド絶縁層１２２）とエッチング選択比を有する高誘電体材料を含むことができる。本実施形態に採用された絶縁性ベース層１１０は、高誘電体材料を含むことができる。上記絶縁性ベース層１１０は、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、タンタル酸化物（Ｔａ２Ｏ３）、酸化チタン（ＴｉＯ２）、酸化イットリウム（Ｙ２Ｏ３）、ジルコニウム酸化物（ＺｒＯ２）、ジルコニウムシリコン酸化物（ＺｒＳｉｘＯｙ）、ハフニウム酸化物（ＨｆＯ２）、ハフニウムシリコン酸化物（ＨｆＳｉｘＯｙ）、ランタン酸化物（Ｌａ２Ｏ３）、ランタン酸化アルミニウム（ＬａＡｌｘＯｙ）、ランタンハフニウム酸化物（ＬａＨｆｘＯｙ）、ハフニウムアルミニウム酸化物（ＨｆＡｌｘＯｙ）又はプラセオジム酸化物（Ｐｒ２Ｏ３）を含むことができる。一例として、上記絶縁性ベース層１１０は、Ａｌ２Ｏ３又はＨｆＯ２を含むことができる。
【0038】
本実施形態に採用された絶縁性ベース層１１０は、エッチング選択比が大きい高誘電体膜で構成されるため、チャネルホールＣＨの形成工程で予備ホールの位置（例えば、絶縁性ベース層１１０の内部）を比較的正確に制御することができる（図６参照）。また、従来の導電性エッチング停止層（例えば、ポリシリコン）とは異なり、電気絶縁性を有する絶縁性ベース層１１０は、隣接するトランジスタ（例えば、ＧＩＤＬトランジスタ）の電気的ストレスを軽減させることができる。
【0039】
本実施形態において、上記垂直構造体ＣＳは、上記絶縁性ベース層１１０の内部に延在する端部を有し、上記垂直構造体ＣＳの端部は、上記絶縁性ベース層１１０内において幅方向に拡張された第１拡張領域ＥＡを有する。例えば、上記第１拡張領域ＥＡは、Ｙ方向に拡張することができる。さらに、第１拡張領域ＥＡはそれぞれ、凸状の側面を有する瓶状の形を有することができる。上記第１拡張領域ＥＡは、エッチング停止層である絶縁性ベース層１１０までエッチングした後、等方性エッチング（例えば、ウェットエッチング）を適用して、下部犠牲膜（図７の１０５）が露出するまで幅方向にも拡張させる過程で得ることができる。
【0040】
上記垂直構造体ＣＳの第１拡張領域ＥＡは、上記導電層１８０と連結されることができる。上記垂直構造体ＣＳは、上記第１拡張領域ＥＡにおいて上記導電層１８０と接触する垂直構造体ＣＳの底領域から上記垂直チャネル層１５０の表面に沿って延在する導電膜１８５を含むことができる。例えば、上記第１拡張領域ＥＡの側面は、上記導電膜１８５によってカバーされることができる。図４は図３に示された半導体装置の「Ａ」領域を拡大して示す部分拡大断面図である。
【0041】
図４を参照すると、第１拡張領域ＥＡは、幅方向に凸状に膨らんだ絶縁性コア１６０の端部と、その凸状の端部の表面に沿って配置された垂直チャネル層１５０の部分と、を含むことができる。上記導電膜１８５は、上記導電層１８０と接触するように上記第１拡張領域ＥＡの底に位置した上記垂直チャネル層１５０の部分の表面に配置されることができる。
【0042】
上記導電膜１８５は、上記導電層１８０から延在する要素であり、上記導電層１８０と同一の導電材料を含むことができる。本明細書において、上記第１導電膜１８５は、第１導電層１８０の「延長部」とも呼ぶことができる。上記延長部は、上記積層構造体ＣＳの第１拡張領域ＥＡにおいて、上記垂直チャネル層１５０の表面に沿って延在する部分として理解することができる。上記導電膜１８５は、上記導電層１８０と同一又は同様に第１導電型不純物（例えば、ｎ型不純物）（ＩＰ、＋で示される）が高濃度でドープされた導電材料であることができる。上記導電膜１８５からそれと隣接する垂直チャネル層１５０の部分に第１導電型不純物ＩＰが拡散することができる。例えば、上記導電層１８０及び上記導電膜１８５は、ｎ型不純物でドープされたポリシリコンを含むことができる。いくつかの実施形態において、上記垂直チャネル層１５０も、上記導電層１８０及び上記導電膜１８５と同一の材料であるポリシリコンを含むことができる。かかる不純物の拡散を効果的に誘導するために、追加の熱処理工程が適用されることができる。
【0043】
本実施形態において、上記垂直チャネル層１５０のうち上記導電膜１８５に隣接した部分は、上記第１導電型不純物ＩＰが拡散した領域（＋で示される）を有することができる。かかる導電膜１８５に隣接した部分は、上記垂直チャネル層１５０において上記最下位ゲート電極１３１に隣接する部分を含むことができる。換言すると、上記導電膜１８５の第１導電型不純物ＩＰは、最下位ゲート電極１３１に隣接する垂直チャネル層１５０の部分まで拡散することができる。例えば、最下位ゲート電極１３１に隣接する垂直チャネル層１５０は、第１導電型不純物ＩＰが拡散した領域（＋で示される）を有する。
【0044】
その結果、メモリセルアレイＣＡの下端に位置しても、ＧＩＤＬトランジスタを形成するためのチャネル領域の一部に第１導電型（例えば、ｎ型）不純物ＩＰでドープさせることができる。例えば、ＧＩＤＬトランジスタのチャネル領域の不純物の濃度は、蛍光Ｘ線分析方法（ＸＲＦ：Ｘ－ｒａｙ Ｆｌｕｏｒｅｓｃｅｎｃｅ）を基準に２～１０ｃｏｕｎｔｓ／ｃｍ３の範囲であることができる。
【0045】
このように、共通ソースラインＣＳＬを構成する導電層１８０をなす高濃度の不純物ＩＰがドープされた導電材料を上記導電層１８０と接する第１拡張領域ＥＡに延在させることで導電膜１８５を形成することができる。また、かかる導電膜１８５を用いることにより、隣接する垂直チャネル層１５０の部分まで不純物ＩＰを効果的に拡散させることができる。
【0046】
図４に示すように、上記導電膜１８５は、上記第１拡張領域ＥＡの上半部まで延在することができる。例えば、導電膜１８５は、絶縁性ベース層１１０の上部に隣接して拡張する。ＧＩＤＬトランジスタのチャネル領域、すなわち、上記最下位ゲート電極１３１に隣接する垂直チャネル層１５０の部分に不純物ソースである上記導電膜１８５をさらに近く位置させることができる。
【0047】
かかる導電膜１８５は、導電層１８０を形成する過程で提供されることができる。具体的には、導電層１８０のための空間に充填された下部犠牲膜を除去する過程において、第１拡張領域ＥＡに位置する垂直絶縁層１７１の部分を除去し、その除去された空間に導電層１８０のための導電材料を充填する過程で上記導電膜１８５もともに形成されることができる。これにより、図４に示すように、導電膜１８５の上端は、残留した垂直絶縁層１７１の下端に連結されることができる。
【0048】
上記絶縁性ベース層１１０内に位置する第１拡張領域ＥＡは、隣接する垂直構造体ＣＳの幅よりも拡張された幅Ｗを有することができる。かかる拡張された幅Ｗは、チャネルホールＣＨのエッチングされた位置（拡張のためのエッチング工程前）とエッチング停止層である絶縁性ベース層１１０の厚さｔなどによって決定されることができる。上記第１拡張領域ＥＡの最大幅Ｗは、上記絶縁性ベース層１１０の厚さｔとの偏差が±３０％の範囲内であることができる。例えば、上記絶縁性ベース層１１０の厚さｔは３０～５０ｎｍの範囲であり、上記第１拡張領域ＥＡの最大幅Ｗは３０～６０ｎｍの範囲であることができる。
【0049】
上記半導体装置１００は、上記積層構造体ＬＳ、上記絶縁性ベース層１１０、及び上記導電層１８０を貫通する分離構造体ＩＡを含む。上記分離構造体ＩＡは、基板１０１の一部領域まで形成されることができる。上記分離構造体ＩＡは、図２に示すように、上記基板１０１の上面と平行な一方向に延在することができる。上記分離構造体ＩＡは、上記絶縁性ベース層１１０内において幅方向に拡張された第２拡張領域ＥＲを有することができる。
【0050】
かかる第２拡張領域ＥＲは、第１拡張領域ＥＡと同様に、絶縁性ベース層１１０までエッチングした後、等方性エッチングを適用して、基板１０１を露出させながら幅方向（例えば、図１のＹ方向）に拡張させる過程で得ることができる。分離構造体ＩＡは、絶縁材料１７５が充填されて構成されることができる。支持領域１１０Ｓにおける絶縁性ベース層１１０のレベルは、他の領域の絶縁性ベース層１１０のレベルよりもやや低いことから、支持領域１１０Ｓ上に位置する分離構造体ＩＡと、他の位置の分離構造体ＩＡの第２拡張領域ＥＲはそのレベルが多少異なり得る。また、予備ホールを形成する過程（図９参照）でエッチング停止の位置が異なり得るため、第２拡張領域ＥＲの形状は互いに異なり得る。例えば、支持領域１１０Ｓにおける第２拡張領域ＥＲは、支持領域１１０Ｓを除いた他の領域における第２拡張領域ＥＲよりも上記基板１０１にさらに近くてもよい。
【0051】
本実施形態において、上記導電膜１８５の上端は、上記最下位ゲート電極１３１に隣接するように、第１拡張領域ＥＡの上半部上に位置するが、他の実施形態において、上記導電膜１８５の上端位置が下部絶縁膜１１１の下に位置するのであれば、導電層１８０の形成過程で、下部犠牲膜を除去するためのエッチング工程（図１２参照）に応じて多様に変更されることができる。
【0052】
【0053】
図５を参照すると、本実施形態による半導体装置は、導電膜１８５’の上端が第１拡張領域ＥＡの下半部に位置する点を除いて、図１～図３に示された半導体装置１００と同様のものと理解することができる。また、本実施形態の構成要素は、特に反対される記載がない限り、図１～図３に示された半導体装置１００の同一又は同様の構成要素についての説明を参照して理解することができる。
【0054】
本実施形態に採用された垂直構造体ＣＳは、上述の実施形態と同様に、その第１拡張領域ＥＡに位置する導電膜１８５’を介して導電層１８０と連結されることができる。導電膜１８５’は、導電層１８０から延在する部分であるため、導電層１８０及び導電膜１８５’は同一の材料で一体化した形を有することができる。
【0055】
上記垂直構造体ＣＳの導電膜１８５’は、上記導電層１８０と接する部分、例えば、第１拡張領域ＥＡの底部分に位置し、そこから延在することができる。上記導電膜１８５’の上端は、第１拡張領域ＥＡの下半部に位置することができる。この場合にも、上記導電膜１８５’は、第１拡張領域ＥＡの垂直チャネル層１５０の部分と接触するため、その部分を介して上記最下位ゲート電極１３１に隣接する垂直チャネル層１５０の部分まで不純物ＩＰを拡散させることができる。このように、上記導電膜１８５’の上端位置は、下部絶縁膜１１１を貫通してゲート電極１３０に接触さえしなければ、導電層１８０の形成過程で、下部犠牲膜を除去するためのエッチング工程（図１２参照）に応じて多様に変更されることができる。
【0056】
上述の実施形態による半導体装置１００は、図３に示すように、メモリセルアレイＣＡを中心に図示して説明したが、周辺回路構造体が基板１０１の上面と垂直な方向（例えば、Ｚ方向）に積層された構造、すなわち、ＣＯＰ（Ｃｅｌｌ－Ｏｎ－Ｐｅｒｉ又はＣｅｌｌ－Ｏｖｅｒ－Ｐｅｒｉ）の構造を有することができる。このように、メモリセルアレイＣＡを除いた周辺回路は、メモリセルアレイＣＡの下部に配置されるため、集積率を大幅に向上させることができる。
【0057】
図６～図１３は本発明の様々な実施形態による３次元半導体装置の製造方法の一部工程を説明するための主な工程別断面図であって、図３に対応する断面図として理解することができる。また、図１４ａ～図１４ｃはそれぞれ図７、図８、及び図１２の部分拡大図である。
【0058】
図６を参照すると、基板１０１上に下部犠牲膜１０５及びエッチング停止層１１０（「絶縁性ベース層」とも呼ぶ）を形成し、上記エッチング停止層１１０上にモールド積層構造体ＭＬＳを形成する。次に、モールド構造体ＭＬＳにチャネルホールＣＨを形成する。
【0059】
上記基板１０１は、一例として、シリコン基板、ゲルマニウム基板、又はシリコン－ゲルマニウム基板であることができる。下部犠牲膜１０５は、導電層（図３の１８０）を定義する領域であることができる。下部犠牲膜１０５は、エッチング停止層１１０とエッチング選択比を有する材料を含むことができる。下部犠牲膜１０５は、例えば、シリコン酸化物、シリコン酸窒化物、又はシリコン窒化物を含むことができる。本実施形態において、下部犠牲膜１０５は、上記垂直絶縁層（図３の１７１）と同様な３層構造を有することができ、例えば、シリコン酸化物１０５ａ／シリコン窒化物１０５ｂ／シリコン酸化物１０５ｃを含むことができる。
【0060】
上記下部犠牲膜１０５を覆うようにエッチング停止層１１０を形成する。上記エッチング停止層１１０は、モールド積層構造体ＭＬＳをなす材料とエッチング選択比を有する高誘電膜であることができる。上記エッチング停止層１１０は、先に例示された高誘電膜を含むことができ、例えば、Ａｌ２Ｏ３又はＨｆＯ２を含むことができる。上記エッチング停止層１１０は、下部犠牲膜１０５が除去された後も、その空間が維持されるように支持領域１１０Ｓを含むことができる。上記支持領域１１０Ｓは上記下部犠牲膜１０５が除去された領域であって、その下部構造物（例えば、基板１０１）と直接接触するエッチング停止層１１０の領域として設けられることができる。
【0061】
上記モールド積層構造体ＭＬＳは、上記エッチング停止層１１０上に配置された下部絶縁膜１１１と、上記下部絶縁膜１１１上に交互に配置された犠牲層１２１及びモールド絶縁層１２２と、を含むことができる。例えば、上記下部絶縁膜１１１は、上記モールド絶縁層１２２と同様の材料を含むことができる。上記犠牲層１２１は、モールド絶縁層１２２に対してエッチング選択比を有する犠牲材料を含むことができる。例えば、モールド絶縁層１２２は、シリコン酸化物及びシリコン窒化物のうち少なくとも一つを含むことができ、犠牲層１２１は、シリコン、シリコン酸化物、シリコンカーバイド、及びシリコン窒化物のうち少なくとも一つを含むことができる。
【0062】
本実施形態のように、下部絶縁膜１１１及びモールド絶縁層１２２の厚さは、互いに同一でなくてもよい。下部絶縁膜１１１は比較的薄く形成されることができる。最上位モールド絶縁層１２２Ｔは比較的厚く形成されることができる。これに限定されず、絶縁膜１２０及び犠牲膜１１０の厚さ及び／又は数は多様に変更されることができる。
【0063】
続いて、モールド構造体ＭＬＳにチャネルホールＣＨを形成することができる。異方性エッチング工程を用いて、犠牲層１２１及びモールド絶縁層１２２、下部絶縁膜１１１を貫通するチャネルホールＣＨを形成することができる。いくつかの実施形態において、チャネルホールＣＨの内部側壁は、基板１０１の上面に実際には垂直しなくてもよい。例えば、チャネルホールＣＨの幅は、基板１０１の上面に近いほど減少することができる。本エッチング工程では、高誘電材料で構成されたエッチング停止層１１０を用いることにより、チャネルホールＣＨの端部の位置を比較的正確に制御することができる。本実施形態において、チャネルホールＣＨの端部（すなわち、底）は、上記エッチング停止層１１０内に位置することができる。チャネルホールＣＨを形成する前に、ストリング選択ラインの選択ラインカット領域ＳＬＣをチャネルホールＣＨの間に形成することができる。
【0064】
図７を参照すると、上記下部犠牲膜１０５が露出するように、上記エッチング停止層１１０に位置する上記チャネルホールＣＨの部分を幅方向に拡張させる。
【0065】
本工程は、エッチング停止層１１０の選択的エッチングが可能な等方性エッチング工程（例えば、ウェットエッチング）で行うことができる。図１４ａに示すように、チャネルホールＣＨの端部で等方性エッチングが行われ、凸状の側面を有する瓶状の形状を有する第１拡張空間ＣＨ＿Ｅが提供されることができる。かかるエッチング工程により、第１拡張空間ＣＨ＿Ｅの底面を介して下部犠牲膜１０５が露出することができる。下部犠牲膜１０５の露出領域は、下部犠牲膜１０５を除去する後続工程において、第１拡張空間ＣＨ＿Ｅに形成される垂直絶縁層１７１の部分を除去するための通路として活用されることができる。
【0066】
図８を参照すると、上記チャネルホールＣＨの内部に垂直構造体ＣＳを形成することができる。
【0067】
上記チャネルホールＣＨの内部側壁及び第１拡張空間ＣＨ＿Ｅによって露出する表面に垂直絶縁層１７１、垂直チャネル層１５０、及び絶縁性コア１６０を順に形成することにより垂直構造体ＣＳを形成することができる。図１４ｂに示すように、垂直絶縁層１７１は、チャネルホールＣＨの内部側壁及び第１拡張空間ＣＨ＿Ｅの露出面にコンフォーマルに形成されることができる。上述のように、本実施形態に採用された垂直絶縁層１７１は、ブロッキング膜１７１ａ、電荷保存膜１７１ｂ、及びトンネリング膜１７１ｃを順に蒸着することにより形成されることができる。続いて、垂直方向のチャネル層１５０も同様に、上記垂直絶縁層１７１の表面に形成されることができる。上記垂直絶縁層１７１及び／又は上記垂直チャネル層１５０は、原子層堆積（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＡＬＤ）、又は化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）を用いて形成されることができる。
【0068】
垂直チャネル層１５０の内部空間には、絶縁性コア１６０が充填されることができる。上記絶縁性コア１６０は、例えば、シリコン酸化物、シリコン窒化物、又はシリコン酸窒化物を含むことができ、特定の例において、スピンオンガラス（ＳＯＧ）酸化物で形成されることができる。このように、垂直絶縁層１７１、垂直チャネル層１５０、及び絶縁性コア１６０を順に形成して垂直構造体ＣＳを形成する。図１４ｂに示すように、垂直構造体ＣＳは、第１拡張空間ＣＨ＿Ｅにおいて凸瓶状を有する第１拡張領域ＥＡを有することができる。
【0069】
次に、垂直チャネル層１５０及び絶縁性コア１６０の上端一部をエッチバックを介してリセスさせた後、導電材料でパッドＰＤを形成する。パッドＰＤを形成するためにリセスした領域を埋め込む導電材料層を形成した後、最上位モールド絶縁層１２２Ｔが露出するように平坦化工程を行うことができる。上記パッドＰＤは、垂直チャネル層１５０と連結され、後続工程においてビットラインなどと連結されるコンタクト領域を提供することができる。
【0070】
図９を参照すると、上記下部犠牲膜１０５と連結されるように、上記モールド積層構造体ＭＬＳ及び上記エッチング停止層１１０を貫通する開口部ＯＰ’を形成する。
【0071】
開口部ＯＰ’の形成前に、モールド積層構造体ＭＬＳにパッドを覆うように、第１層間絶縁膜１９１ａ（「保護絶縁膜」とも呼ぶ）を形成することができる。保護絶縁膜１９１ａは、後続するエッチング工程で、最上位モールド絶縁層１２２Ｔ、パッドＰＤ、及び垂直構造体ＣＳを保護することができる。開口部ＯＰ’は、フォトリソグラフィ工程を介してマスクを形成し、マスクを用いて異方性エッチングすることによって形成されることができる。開口部ＯＰ’は、一方向（例えば、Ｙ方向）に延在するトレンチ構造であることができる。開口部ＯＰ’は、エッチング停止層１１０の一部の領域を露出させることができる。開口部ＯＰ’を介してエッチング停止層１１０の一部が露出することができる。
【0072】
本エッチング工程でも、上述のチャネルホールＣＨの形成工程（図６参照）と同様に、高誘電材料で構成されたエッチング停止層１１０を用いることにより、開口部ＯＰ’の端部の位置を比較的正確に制御することができる。
【0073】
図１０を参照すると、上記下部犠牲膜１０５が露出するように、上記エッチング停止層１１０内に位置した上記開口部ＯＰ’の領域を拡張させることで、第２拡張空間ＯＰ＿Ｅ’を形成することができる。
【0074】
本工程は、上述の拡張工程（図７参照）と同様に、エッチング停止層１１０に対する選択的エッチングが可能な等方性エッチング工程（例えば、ウェットエッチング）で行うことができる。開口部ＯＰ’の端部で等方性エッチングが行われ、凸状の側面を有する瓶状の形状を有する第２拡張空間ＯＰ＿Ｅ’を形成することができる。かかるエッチング工程では、第２拡張空間ＯＰ＿Ｅ’の底面を介して下部犠牲膜１０５が露出することができる。
【0075】
図１１を参照すると、開口部ＯＰの内部側壁に絶縁スペーサ１７５を形成し、上記絶縁スペーサ１７５を用いて上記開口部ＯＰを上記基板１０１の一部の領域まで延在させる。
【0076】
開口部ＯＰの内部表面に絶縁層を形成した後、上記開口部ＯＰの底面がオープンするように異方性エッチング工程を行い、底面から下部犠牲膜１０５を露出させることができる。このように得られた絶縁スペーサ１７５を用いて上記開口部ＯＰを上記基板１０１の一部領域まで延在させることができる。これにより、開口部ＯＰの下端部において下部犠牲膜１０５が露出することができるため、開口部ＯＰを介して下部犠牲膜１０５を除去することができる。
【0077】
図１２を参照すると、上記開口部ＯＰを介して上記下部犠牲膜１０５とともに上記エッチング停止層１１０に位置する上記垂直絶縁層１７１の部分の少なくとも一部を除去することができる。
【0078】
開口部ＯＰを介した下部犠牲膜１０５の除去過程において、モールド積層構造体は絶縁スペーサによって破損されない。また、上記下部犠牲膜１０５が除去されて、共通ソースライン（又は導電層１８０）のための空間ＯＢが形成され、図１４ｃに示すように、追加のエッチング過程において上記下部犠牲膜１０５と連結され、第１拡張領域ＥＡに位置する垂直絶縁層１７１が部分的に除去されて、第１拡張領域ＥＡに空き空間ＯＢ＿Ｅを提供することができる。かかる空き領域ＯＢ＿Ｅは、後続する工程で導電膜（図１３の１８５）の形成領域を定義することができる。
【0079】
追加のエッチング工程が行われるため、上記垂直絶縁層１７１は、第１拡張領域ＥＡの底面から上部に次第に除去されることができる。上述のように、垂直絶縁層１７１がエッチングされる領域は、下部絶縁膜１１１の下に適切に位置させることができる。かかるエッチング経路は、凸状の側面を介して進むことができる。エッチング液が凸状の側面を通過する際にはエッチングの進行が遅くなるため、急激な過エッチングが原因となって下部絶縁膜１１１までエッチングされることを効果的に防止することができる。
【0080】
図１３を参照すると、先の工程で得られた空間ＯＢ、ＯＢ＿Ｅに第１導電型不純物ＩＰがドープされた導電材料を充填して導電層１８０を形成することができる。
【0081】
下部犠牲膜１０５が除去された空間ＯＢに第１導電型不純物がドープされた導電材料を蒸着して導電層１８０を形成することができる。導電層１８０を形成する過程において、上記垂直絶縁層１７１の部分が除去された空間ＯＢ＿Ｅに上記導電層１８０と連結された導電膜１８５を形成することができる。
【0082】
上記導電膜１８５は、上記導電層１８０から延在する要素であって、上記導電層１８０と同一の導電材料を含むことができる。上記導電膜１８５は、上記導電層１８０と同一又は同様に第１導電型不純物ＩＰが高濃度でドープされた導電材料であることができる。上記導電層１８０及び上記導電膜１８５は、例えば、ｎ型不純物でドープされたポリシリコンを含むことができる。上述のように、導電膜１８５を介して隣接する垂直チャネル層１５０に不純物ＩＰを拡散させることができる。かかる不純物の拡散を効果的に誘導するために、追加の熱処理工程を行うことができる。
【0083】
次に、開口部ＯＰ内に絶縁スペーサ１７５を除去し、開口部ＯＰを介して露出した犠牲層１２１を除去し、図１３に示すように、水平絶縁層１７２及びゲート電極１３０を形成することができる。続いて、図３に示すように、開口部ＯＰに絶縁材料を充填して分離構造体ＩＡを形成し、ビットラインＢＬを含む上部配線工程を行うことができる。
【0084】
上述の実施形態では、垂直構造体の端部が絶縁性ベース層（すなわち、エッチング停止層）内に位置する形を例示したが、チャネルホールを形成するエッチング工程により、チャネルホールの端部はエッチング停止層の下に位置することもできる。この場合にも、絶縁性ベース層内に位置する凸状の側面を有する拡張領域に導電膜が設けられ、その導電膜を介してＧＩＤＬトランジスタのチャネル領域に不純物を拡散させることができる。
【0085】
【0086】
図１５及び図１６を参照すると、本実施形態による半導体装置は、上記垂直構造体ＣＳ’の底面が上記絶縁性ベース層１１０の下面よりも低いレベルに位置する点を除いては、図１～図３に示された半導体装置１００と同様のものとして理解することができる。また、本実施形態の構成要素は、特に反対される記載がない限り、図１～図３に示された半導体装置１００の同一又は同様の構成要素についての説明を参照して理解することができる。
【0087】
本実施形態に採用された垂直構造体ＣＳ’は、上述の実施形態と同様に、絶縁性ベース層１１０内に第１拡張領域ＥＡ’を含み、第１拡張領域ＥＡ’の垂直チャネル層１５０の表面に沿って延在する導電膜１８５’を含むことができる。但し、垂直構造体ＣＳの端部又は底面は、絶縁性ベース層１１０の下面よりも下に位置することができる。これは、チャネルホールの形成工程（図６参照）で絶縁性ベース層１１０を貫通した場合として理解することができる。この場合、第１拡張領域ＥＡ’は、エッチング選択比の高い絶縁性ベース層１１０内にだけ形成されても、チャネルホールの端部が下部犠牲膜１０５（最終構造では導電層１８０）内に位置するように形成することにより、垂直絶縁層１７１及び垂直チャネル層１５０が下部犠牲膜１０５（最終構造では導電層１８０）の内部まで延在して形成されることができる。いつくかの実施形態において、絶縁性コア１６０も絶縁性ベース層１１０の下面よりも低い下部犠牲膜１０５（最終構造では導電層１８０）の内部に位置することができる。
【0088】
本実施形態においても、導電層１８０の形成過程、第１拡張領域ＥＡ’内の垂直絶縁層１７１の部分が部分的に除去され、その除去された導電層１８０と同一の材料で充填されて導電膜１８５’を提供する。上記導電膜１８５’は、導電層１８０と同様に、不純物がドープされた導電材料で構成されるため、隣接する垂直チャネル層１５０に不純物を拡散させることができる。
【0089】
図１７は本発明の一実施形態による３次元半導体装置を示す概略平面図である。
【0090】
図１７を参照すると、本実施形態による半導体装置は、上記垂直構造体ＣＳ’’が基板の一部の領域まで延在していることを除いては、図１～図３、図１５及び図１６に示された半導体装置と同様であるものとして理解することができる。また、本実施形態の構成要素は、特に反対される記載がない限り、図１～図３、図１５及び図１６に示された半導体装置の同一又は同様の構成要素についての説明を参照して理解することができる。
【0091】
本実施形態に採用された垂直構造体ＣＳ’’は、上述の実施形態と同様に、絶縁性ベース層１１０内に第１拡張領域ＥＡ’’を含み、第１拡張領域ＥＡ’’の垂直チャネル層１５０の表面に沿って延在する導電膜１８５’’を含むことができる。但し、垂直構造体ＣＳ’’は、導電層１８０を貫通して、その底面が基板１０１内に位置することができる。これも、上述の実施形態と同様に、チャネルホール形成工程（図６参照）において下部犠牲膜１０５を貫通した場合として理解することができる。チャネルホール端部は、基板１０１の一部の領域に位置するため、垂直絶縁層１７１及び垂直チャネル層１５０が導電層１８０の下に位置する基板１０１の領域まで延在して形成されることができる。いつくかの実施形態において、絶縁性コア１６０の端部も、基板１０１の領域に位置することができる。
【0092】
本実施形態においても、導電層１８０の形成過程で、第１拡張領域ＥＡ’’内の垂直絶縁層１７１が部分的に除去されるだけでなく、基板１０１内に位置する垂直絶縁層１７１も部分的に除去されることができる。その除去された領域に導電層１８０と同一の材料で充填されて、上部導電膜１８５ａ及び下部導電膜１８５ｂが提供されることができる。ここで、上記上部導電膜１８５ａは、上述の実施形態の導電膜と同様に、隣接する垂直チャネル層１５０への不純物の拡散に寄与することができる。
【0093】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲によって限定されるものである。したがって、特許請求の範囲に記載された本発明の技術的思想を逸脱しない範囲内で、当技術分野における通常の知識を有する者によって多様な形態の置換、変形及び変更が可能であり、これも本発明の範囲に属すると言える。
【符号の説明】
【0094】
１０１ 基板
１１１ 下部絶縁膜
１１０ 絶縁性ベース層（又はエッチング停止層）
１２１ 犠牲層
１２２ モールド絶縁層
ＬＳ 積層構造体
１３０ ゲート電極
ＥＡ 第１拡張領域
ＥＲ 第２拡張領域
ＣＳ 垂直構造体
１５０ 垂直チャネル層
１６０ 絶縁性コア
１７１ 垂直絶縁層
１７１ａ トンネリング膜
１７１ｂ 電荷保存膜
１７１ｃ ブロッキング膜
１７５ 絶縁材料、絶縁スペーサ
１８０ 導電層
１８５、１８５’、１８５’’ 導電膜
１９３ コンタクトビア
１９５(ＢＬ) ビットライン
１１１ 下部絶縁膜
１１０ 絶縁性ベース層（又はエッチング停止層）
１２１ 犠牲層
１２２ モールド絶縁層
ＬＳ 積層構造体
１３０ ゲート電極
ＥＡ 第１拡張領域
ＥＲ 第２拡張領域
ＣＳ 垂直構造体
１５０ 垂直チャネル層
１６０ 絶縁性コア
１７１ 垂直絶縁層
１７１ａ トンネリング膜
１７１ｂ 電荷保存膜
１７１ｃ ブロッキング膜
１７５ 絶縁材料、絶縁スペーサ
１８０ 導電層
１８５、１８５’、１８５’’ 導電膜
１９３ コンタクトビア
１９５(ＢＬ) ビットライン
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14a】
【図14b】
【図14c】
【図15】
【図16】
【図17】
