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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-11-18
(45)【発行日】2024-11-26
(54)【発明の名称】固体撮像装置
(51)【国際特許分類】
H04N 25/40 20230101AFI20241119BHJP
【ＦＩ】
H04N25/40
【請求項の数】
17
(21)【出願番号】P 2021027232
(22)【出願日】2021-02-24
(65)【公開番号】P2022128807
(43)【公開日】2022-09-05
【審査請求日】2023-08-09
【新規性喪失の例外の表示】特許法第３０条第２項適用 ウェブサイトの掲載日 令和２年１１月１３日 ウェブサイトのアドレス（ＵＲＬ） ｈｔｔｐｓ：／／ｏｐｔ－ｊ．ｃｏｍ／ａｂｓｔｒａｃｔｓ／ＯＰＪ２０２０＿Ｅｘｔｅｎｄｅｄ％２０Ａｂｓｔｒａｃｔｓ．ｐｄｆ ウェブサイトの掲載日 令和２年１１月１３日 ウェブサイトのアドレス（ＵＲＬ） ｈｔｔｐｓ：／／ｏｐｔ－ｊ．ｃｏｍ／ｏｐｊ２０２０－２／ ｈｔｔｐｓ：／／ｏｐｔ－ｊ．ｃｏｍ／ｏｐｊ２０２０－２／ｄｏｃｕｍｅｎｔｓ／ｐｏｓｔ－２１．ｈｔｍｌ
(73)【特許権者】
【識別番号】000236436
【氏名又は名称】浜松ホトニクス株式会社
(74)【代理人】
【識別番号】100088155
【弁理士】
【氏名又は名称】長谷川 芳樹
(74)【代理人】
【識別番号】100113435
【弁理士】
【氏名又は名称】黒木 義樹
(74)【代理人】
【識別番号】100140442
【弁理士】
【氏名又は名称】柴山 健一
(74)【代理人】
【識別番号】100110582
【弁理士】
【氏名又は名称】柴田 昌聰
(72)【発明者】
【氏名】内田 圭祐
(72)【発明者】
【氏名】宅見 宗則
(72)【発明者】
【氏名】杉山 行信
(72)【発明者】
【氏名】石井 勝弘
(72)【発明者】
【氏名】北山 研一
【審査官】越河 勉
(56)【参考文献】
【文献】特開２０１１－２５０２７４（ＪＰ，Ａ）
【文献】特開２０１９－１６１２９５（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｎ ２５／４０
(57)【特許請求の範囲】
【請求項1】
受光に応じて電荷を発生するフォトダイオードを各々含みＭ行Ｎ列（Ｍ，Ｎは２以上の整数）に２次元配列されたＭＮ個の画素と、前記Ｍ行Ｎ列のうちの第ｍ行（ｍは１以上Ｍ以下の各整数）のＮ個の画素と第ｍ行制御線により接続され、この第ｍ行制御線を介して第ｍ行制御信号を第ｍ行のＮ個の画素へ与える行制御部と、
前記Ｍ行Ｎ列のうちの第ｍ行のＮ個の画素と第ｍ行出力線により接続され、第ｍ行のＮ個の画素それぞれの前記フォトダイオードで発生して第ｍ行出力線へ出力された電荷を入力する行読出部と、
前記Ｍ行Ｎ列のうちの第ｎ列（ｎは１以上Ｎ以下の各整数）のＭ個の画素と第ｎ列制御線により接続され、この第ｎ列制御線を介して第ｎ列制御信号を第ｎ列のＭ個の画素へ与える列制御部と、
前記Ｍ行Ｎ列のうちの第ｎ列のＭ個の画素と第ｎ列出力線により接続され、第ｎ列のＭ個の画素それぞれの前記フォトダイオードで発生して第ｎ列出力線へ出力された電荷を入力する列読出部と、
を備え、
前記ＭＮ個の画素のうちの第ｍ行第ｎ列の画素は、第ｍ行制御信号および第ｎ列制御信号それぞれの論理値に基づいて、前記フォトダイオードで発生した電荷を第ｍ行出力線または第ｎ列出力線へ出力するか否かを選択する、
固体撮像装置。
【請求項2】
第ｍ行制御線が複数本設けられている、請求項１に記載の固体撮像装置。
【請求項3】
第ｎ列制御線が複数本設けられている、請求項１または２に記載の固体撮像装置。
【請求項4】
第ｍ行出力線が複数本設けられている、請求項１～３の何れか１項に記載の固体撮像装置。
【請求項5】
第ｎ列出力線が複数本設けられている、請求項１～４の何れか１項に記載の固体撮像装置。
【請求項6】
前記行読出部は、第ｍ行出力線を介して入力された電荷を蓄積する１または複数のキャパシタを含む、請求項１～５の何れか１項に記載の固体撮像装置。
【請求項7】
前記行読出部は、全ての第ｍ行出力線を介して入力された電荷の総和量に応じた電圧値を出力する、請求項１～６の何れか１項に記載の固体撮像装置。
【請求項8】
前記行読出部は、第ｍ行出力線を介して入力された電荷の量に応じた電圧値を順次に出力する、請求項１～６の何れか１項に記載の固体撮像装置。
【請求項9】
前記列読出部は、第ｎ列出力線を介して入力された電荷を蓄積する１または複数のキャパシタを含む、請求項１～８の何れか１項に記載の固体撮像装置。
【請求項10】
前記列読出部は、全ての第ｎ列出力線を介して入力された電荷の総和量に応じた電圧値を出力する、請求項１～９の何れか１項に記載の固体撮像装置。
【請求項11】
前記列読出部は、第ｎ列出力線を介して入力された電荷の量に応じた電圧値を順次に出力する、請求項１～９の何れか１項に記載の固体撮像装置。
【請求項12】
前記行制御部は、第１～第Ｍ行制御信号をシリアルデータとして入力して、そのうちの第ｍ行制御信号を第ｍ行制御線へ出力するシフトレジスタを含む、請求項１～１１の何れか１項に記載の固体撮像装置。
【請求項13】
前記行制御部は、前記シフトレジスタから出力される第ｍ行制御信号をラッチして、そのラッチした第ｍ行制御信号を第ｍ行制御線へ出力するフリップフロップを含む、請求項１２に記載の固体撮像装置。
【請求項14】
前記列制御部は、第１～第Ｎ列制御信号をシリアルデータとして入力して、そのうちの第ｎ列制御信号を第ｎ列制御線へ出力するシフトレジスタを含む、請求項１～１３の何れか１項に記載の固体撮像装置。
【請求項15】
前記列制御部は、前記シフトレジスタから出力される第ｎ列制御信号をラッチして、そのラッチした第ｎ列制御信号を第ｎ列制御線へ出力するフリップフロップを含む、請求項１４に記載の固体撮像装置。
【請求項16】
第ｍ行第ｎ列の画素は、前記フォトダイオードとして、第ｍ行出力線に接続されたフォトダイオードと、第ｎ列出力線に接続されたフォトダイオードと、を別個に含む、請求項１～１５の何れか１項に記載の固体撮像装置。
【請求項17】
第ｍ行第ｎ列の画素は、前記フォトダイオードを１個含み、該フォトダイオードで発生した電荷を出力する場合に、第ｍ行出力線および第ｎ列出力線のうちの何れか一方のみへ出力する、請求項１～１５の何れか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、固体撮像装置に関するものである。
【背景技術】
【0002】
非特許文献１に記載された撮像装置は、入力光に対する出力光の強度比を画素毎に変調することができる空間光変調器と、入力光の強度を検出する光検出器とを備え、圧縮センシング技術により対象物の像を取得することができる。この文献に記載された撮像装置では、対象物の像を空間光変調器の変調面に形成し、設定された光振幅変調パターンに基づいて空間光変調器により画素毎に光振幅変調を行って、その変調後の光の強度を光検出器により検出する。複数種類の光振幅変調パターンを順次に空間光変調器に設定し、各々の光振幅変調パターンの設定時に光検出器により光強度値を取得して、各光振幅変調パターンおよび対応する光強度値を記憶部により記憶する。そして、記憶部に記憶された複数組の光振幅変調パターンおよび光強度値を解析することにより、対象物の像を取得することができる。
【0003】
この撮像装置で用いられる光検出器は、入力光のビーム断面の強度分布を検出するために複数の画素が配列されたイメージセンサである必要はなく、単一の画素からなるポイントセンサであってよい。したがって、イメージセンサの使用が適切でない波長域で対象物を撮像することが要求される場合、または、イメージセンサより低ノイズもしくは高性能で対象物を撮像することが要求される場合等に、ポイントセンサを用いた撮像装置による撮像が有効である。また、撮像により取得しようとする画像がスパースであれば、圧縮センシング技術により、画素数より少ない個数の光振幅変調パターンを用いて対象物の像を取得することができる。
【先行技術文献】
【非特許文献】
【0004】
【文献】Marco F. Duarte, et al., “Single-PixelImaging via Compressive Sampling.” IEEE Signal Processing Magazine, Vol.25,Issue 2, pp.83-91 (Mar. 2008).
【発明の概要】
【発明が解決しようとする課題】
【0005】
非特許文献１に記載された撮像装置は、光検出器に加えて空間光変調器を用いて光学系を構築する必要があることから、コストや消費電力が増加し、光学系の構築が容易でない。
【0006】
本発明は、上記問題点を解消する為になされたものであり、圧縮センシング技術による画像の取得を容易に行うことができる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の固体撮像装置は、(1) 受光に応じて電荷を発生するフォトダイオードを各々含みＭ行Ｎ列（Ｍ，Ｎは２以上の整数）に２次元配列されたＭＮ個の画素と、(2) Ｍ行Ｎ列のうちの第ｍ行（ｍは１以上Ｍ以下の各整数）のＮ個の画素と第ｍ行制御線により接続され、この第ｍ行制御線を介して第ｍ行制御信号を第ｍ行のＮ個の画素へ与える行制御部と、(3) Ｍ行Ｎ列のうちの第ｍ行のＮ個の画素と第ｍ行出力線により接続され、第ｍ行のＮ個の画素それぞれのフォトダイオードで発生して第ｍ行出力線へ出力された電荷を入力する行読出部と、(4) Ｍ行Ｎ列のうちの第ｎ列（ｎは１以上Ｎ以下の各整数）のＭ個の画素と第ｎ列制御線により接続され、この第ｎ列制御線を介して第ｎ列制御信号を第ｎ列のＭ個の画素へ与える列制御部と、(5) Ｍ行Ｎ列のうちの第ｎ列のＭ個の画素と第ｎ列出力線により接続され、第ｎ列のＭ個の画素それぞれのフォトダイオードで発生して第ｎ列出力線へ出力された電荷を入力する列読出部と、を備える。ＭＮ個の画素のうちの第ｍ行第ｎ列の画素は、第ｍ行制御信号および第ｎ列制御信号それぞれの論理値に基づいて、フォトダイオードで発生した電荷を第ｍ行出力線または第ｎ列出力線へ出力するか否かを選択する。
【0008】
本発明の一側面において、第ｍ行制御線が複数本設けられているのが好適であり、第ｎ列制御線が複数本設けられているのが好適であり、第ｍ行出力線が複数本設けられているのが好適であり、また、第ｎ列出力線が複数本設けられているのが好適である。
【0009】
本発明の一側面において、行読出部は、第ｍ行出力線を介して入力された電荷を蓄積する１または複数のキャパシタを含むのが好適である。行読出部は、全ての第ｍ行出力線を介して入力された電荷の総和量に応じた電圧値を出力するのが好適である。或いは、行読出部は、第ｍ行出力線を介して入力された電荷の量に応じた電圧値を順次に出力するのが好適である。
【0010】
本発明の一側面において、列読出部は、第ｎ列出力線を介して入力された電荷を蓄積する１または複数のキャパシタを含むのが好適である。列読出部は、全ての第ｎ列出力線を介して入力された電荷の総和量に応じた電圧値を出力するのが好適である。或いは、列読出部は、第ｎ列出力線を介して入力された電荷の量に応じた電圧値を順次に出力するのが好適である。
【0011】
本発明の一側面において、行制御部は、第１～第Ｍ行制御信号をシリアルデータとして入力して、そのうちの第ｍ行制御信号を第ｍ行制御線へ出力するシフトレジスタを含むのが好適である。また、行制御部は、シフトレジスタから出力される第ｍ行制御信号をラッチして、そのラッチした第ｍ行制御信号を第ｍ行制御線へ出力するフリップフロップを含むのが好適である。
【0012】
本発明の一側面において、列制御部は、第１～第Ｎ列制御信号をシリアルデータとして入力して、そのうちの第ｎ列制御信号を第ｎ列制御線へ出力するシフトレジスタを含むのが好適である。また、列制御部は、シフトレジスタから出力される第ｎ列制御信号をラッチして、そのラッチした第ｎ列制御信号を第ｎ列制御線へ出力するフリップフロップを含むのが好適である。
【0013】
本発明の一側面において、第ｍ行第ｎ列の画素は、フォトダイオードとして、第ｍ行出力線に接続されたフォトダイオードと、第ｎ列出力線に接続されたフォトダイオードと、を別個に含むのが好適である。或いは、第ｍ行第ｎ列の画素は、フォトダイオードを１個含み、該フォトダイオードで発生した電荷を出力する場合に、第ｍ行出力線および第ｎ列出力線のうちの何れか一方のみへ出力するのが好適である。
【発明の効果】
【0014】
本発明によれば、圧縮センシング技術による画像の取得を容易に行うことができる。
【図面の簡単な説明】
【0015】
【発明を実施するための形態】
【0016】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0017】
図１は、本実施形態の固体撮像装置１の全体構成を示す図である。固体撮像装置１は、画素アレイ部１０、行制御部２１，行読出部２２、列制御部３１および列読出部３２を備える。
【0018】
画素アレイ部１０は、Ｍ行Ｎ列に２次元配列されたＭＮ個の画素Ｐ1,1～ＰM,Nを含む。ＭＮ個の画素Ｐ1,1～ＰM,Nは共通の構成を有する。画素Ｐm,nは第ｍ行第ｎ列に位置する。画素Ｐm,nは、受光に応じて電荷を発生するフォトダイオードを含み、ＰＰＳ（passivepixel sensor）構成を有する。ここで、Ｍ，Ｎは２以上の整数である。ｍは１以上Ｍ以下の各整数である。ｎは１以上Ｎ以下の各整数である。
【0019】
行制御部２１は、第ｍ行のＮ個の画素Ｐm,1～Ｐm,Nと第ｍ行制御線２３ｍにより接続されており、この第ｍ行制御線２３ｍを介して第ｍ行制御信号Ｘｍを第ｍ行のＮ個の画素Ｐm,1～Ｐm,Nへ与える。行読出部２２は、第ｍ行のＮ個の画素Ｐm,1～Ｐm,Nと第ｍ行出力線２４ｍにより接続されており、第ｍ行のＮ個の画素Ｐm,1～Ｐm,Nそれぞれのフォトダイオードで発生して第ｍ行出力線２４ｍへ出力された電荷を入力する。
【0020】
列制御部３１は、第ｎ列のＭ個の画素Ｐ1,n～ＰＭ,nと第ｎ列制御線３３ｎにより接続されており、この第ｎ列制御線３３ｎを介して第ｎ列制御信号Ｙｎを第ｎ列のＭ個の画素Ｐ1,n～ＰＭ,nへ与える。列読出部３２は、第ｎ列のＭ個の画素Ｐ1,n～ＰＭ,nと第ｎ列出力線３４ｎにより接続されており、第ｎ列のＭ個の画素Ｐ1,n～ＰＭ,nそれぞれのフォトダイオードで発生して第ｎ列出力線３４ｎへ出力された電荷を入力する。
【0021】
画素Ｐm,nは、行制御部２１から第ｍ行制御線２３ｍへ出力された第ｍ行制御信号Ｘｍを入力するとともに、列制御部３１から第ｎ列制御線３３ｎへ出力された第ｎ列制御信号Ｙｎを入力する。画素Ｐm,nは、これらの入力した第ｍ行制御信号Ｘｍおよび第ｎ列制御信号Ｙｎそれぞれの論理値に基づいて、フォトダイオードで発生した電荷を第ｍ行出力線２４ｍまたは第ｎ列出力線３４ｎへ出力するか否かを選択する。
【0022】
画素アレイ部１０のＭＮ個の画素Ｐ1,1～ＰM,Nのうち、第ｍ行出力線２４ｍへ電荷を出力する画素、および、第ｎ列出力線３４ｎへ電荷を出力する画素は、第１～第Ｍ行制御信号Ｘ１～ＸＭおよび第１～第Ｎ列制御信号Ｙ１～ＹＮによって決まる。第１～第Ｍ行制御信号Ｘ１～ＸＭのパターンまたは第１～第Ｎ列制御信号Ｙ１～ＹＮのパターンを異ならせることにより、第ｍ行出力線２４ｍへ電荷を出力する画素を異ならせることができ、また、第ｎ列出力線３４ｎへ電荷を出力する画素を異ならせることができる。
【0023】
したがって、この固体撮像装置１は、圧縮センシング技術による画像の取得を行う際に、従来では必要であった空間光変調器を用いる必要がないので、コストや消費電力の増加が抑制され、光学系の構築が容易となる。すなわち、この固体撮像装置１は、圧縮センシング技術による画像の取得を容易に行うことができる。
【0024】
この固体撮像装置１を用いて圧縮センシング技術による画像の取得を行う際には、第１～第Ｍ行制御信号Ｘ１～ＸＭおよび第１～第Ｎ列制御信号Ｙ１～ＹＮそれぞれについて複数のパターンが必要である。複数のパターンは、ランダムに選ばれたものであってもよいし、アダマール行列に基づいて設定されたものであってもよい。
【0025】
また、この固体撮像装置１を用いて圧縮センシング技術による画像の取得を行う際には、第１～第Ｍ行出力線２４１～２４Ｍおよび第１～第Ｎ列出力線３４１～３４Ｎそれぞれへ出力される電荷の個々の量に基づいてもよいし、第１～第Ｍ行出力線２４１～２４Ｍへ出力される電荷の総和量および第１～第Ｎ列出力線３４１～３４Ｎへ出力される電荷の総和量に基づいてもよいし、第１～第Ｍ行出力線２４１～２４Ｍおよび第１～第Ｎ列出力線３４１～３４Ｎへ出力される電荷の総和量に基づいてもよい。
【0026】
第ｍ行制御線は、１本であってもよいし、複数本であってもよい。第ｍ行制御線が２本設けられる場合、一方の第ｍ行制御線により画素Ｐm,nに与えられる第ｍ行制御信号は、他方の第ｍ行制御線により画素Ｐm,nに与えられる第ｍ行制御信号を論理反転した信号であってもよい。第ｎ列制御線は、１本であってもよいし、複数本であってもよい。第ｎ列制御線が２本設けられる場合、一方の第ｎ列制御線により画素Ｐm,nに与えられる第ｎ列制御信号は、他方の第ｎ列制御線により画素Ｐm,nに与えられる第ｎ列制御信号を論理反転した信号であってもよい。第ｍ行出力線は、１本であってもよいし、複数本であってもよい。また、第ｎ列出力線は、１本であってもよいし、複数本であってもよい。
【0027】
次に、列読出部３２の回路構成例について図２～図４を用いて説明する。図２は、列読出部３２の回路構成例を示す図である。この図に示される列読出部３２は、ＮＭＯＳトランジスタ４１１～４１Ｎおよび変換部４９を含む。ＮＭＯＳトランジスタ４１ｎのドレインは第ｎ列出力線３４ｎと接続されている。ＮＭＯＳトランジスタ４１ｎのソースは変換部４９と接続されている。ＮＭＯＳトランジスタ４１ｎは、ゲートに与えられる信号のレベルに応じて、ドレインとソースとの間が導通（オン）および非導通（オフ）の何れかに設定されるスイッチとして作用する。
【0028】
変換部４９は、ＮＭＯＳトランジスタ４１１～４１Ｎそれぞれのソースと接続されている。変換部４９は、入力された電荷の量に応じた電圧値を出力するチャージアンプ、および、このチャージアンプから出力される電圧値に応じたデジタル値を出力するＡＤ変換器を含む。
【0029】
ＮＭＯＳトランジスタ４１１～４１Ｎのうちの何れかがオン状態であると、そのオン状態であるＮＭＯＳトランジスタ４１ｎと第ｎ列出力線３４ｎを介して接続された第ｎ列のＭ個の画素Ｐ1,n～ＰＭ,nの何れかの画素から出力された電荷が変換部４９へ入力され、その電荷量に応じたデジタル値が変換部４９から出力される。ＮＭＯＳトランジスタ４１１～４１Ｎは、同時にオン状態となってもよいし、一つずつ順次にオン状態となってもよい。
【0030】
この図には、ＮＭＯＳトランジスタ４８１～４８Ｎも示されている。ＮＭＯＳトランジスタ４８ｎのドレインは電源電位供給端に接続されている。ＮＭＯＳトランジスタ４８ｎのソースは第ｎ列出力線３４ｎと接続されている。ＮＭＯＳトランジスタ４８ｎもスイッチとして作用する。ＮＭＯＳトランジスタ４８ｎは、オン状態であるとき、第ｎ列出力線３４ｎに接続された第ｎ列のＭ個の画素Ｐ1,n～ＰＭ,nそれぞれのフォトダイオードで発生した電荷を初期化することができる。
【0031】
図３は、列読出部３２の他の回路構成例を示す図である。この図に示される列読出部３２は、ＮＭＯＳトランジスタ４１１～４１Ｎおよび変換部４９に加えて、ＮＭＯＳトランジスタ４２１～４２Ｎおよびキャパシタ４３１～４３Ｎを含む。ＮＭＯＳトランジスタ４２ｎのドレインは第ｎ列出力線３４ｎと接続されている。ＮＭＯＳトランジスタ４２ｎのソースはＮＭＯＳトランジスタ４１ｎのドレインと接続されている。キャパシタ４３ｎは、ＮＭＯＳトランジスタ４２ｎのソースと接地電位供給端との間に設けられている。ＮＭＯＳトランジスタ４２ｎもスイッチとして作用する。
【0032】
この回路構成例では、ＮＭＯＳトランジスタ４１ｎがオフ状態であるとき、ＮＭＯＳトランジスタ４２ｎがオン状態であると、第ｎ列出力線３４ｎから到達した電荷がキャパシタ４３ｎに転送されて蓄積される。その後、ＮＭＯＳトランジスタ４２ｎがオフ状態であるとき、ＮＭＯＳトランジスタ４１ｎがオン状態であると、キャパシタ４３ｎに蓄積されていた電荷が変換部４９へ入力され、その電荷量に応じたデジタル値が変換部４９から出力される。ＮＭＯＳトランジスタ４１１～４１Ｎも、同時にオン状態となってもよいし、一つずつ順次にオン状態となってもよい。
【0033】
図４は、列読出部３２の更に他の回路構成例を示す図である。この図に示される列読出部３２は、ＮＭＯＳトランジスタ４１１～４１Ｎ、ＮＭＯＳトランジスタ４２１～４２Ｎ、キャパシタ４３１～４３Ｎ、ＮＭＯＳトランジスタ４４１～４４Ｎ、ＮＭＯＳトランジスタ４５１～４５Ｎ、キャパシタ４６１～４６Ｎ、ＮＭＯＳトランジスタ４７１～４７Ｎおよび変換部４９を含む。ＮＭＯＳトランジスタ４４ｎ，４５ｎおよびキャパシタ４６ｎは、ＮＭＯＳトランジスタ４１ｎ，４２ｎおよびキャパシタ４３ｎと同様の構成を有する。ＮＭＯＳトランジスタ４７ｎのドレインは、ＮＭＯＳトランジスタ４１ｎ，４４ｎそれぞれのソースと接続されている。変換部４９は、ＮＭＯＳトランジスタ４７１～４７Ｎそれぞれのソースと接続されている。
【0034】
この回路構成例では、第ｎ列出力線３４ｎに対し２つのキャパシタ４３ｎ，４６ｎが設けられていることにより、各第ｎ列出力線３４ｎから到達した電荷が一方のキャパシタに転送され蓄積されている間に、他方のキャパシタに蓄積されていた電荷が変換部４９に入力されて電荷量に応じたデジタル値が変換部４９から出力される。例えば、ＮＭＯＳトランジスタ４１ｎ，４５ｎがオフ状態であるときに、ＮＭＯＳトランジスタ４２ｎがオン状態であると、第ｎ列出力線３４ｎから到達した電荷がキャパシタ４３ｎに転送されて蓄積され、また、ＮＭＯＳトランジスタ４４ｎ，４７ｎがオン状態であると、キャパシタ４６ｎに蓄積されていた電荷が変換部４９へ入力され、その電荷量に応じたデジタル値が変換部４９から出力される。
【0035】
なお、電荷量に応じたデジタル値を出力する変換部は、列読出部３２において一つのみ設けられてもよいし、列読出部３２において列毎に設けられてもよい。行読出部２２も列読出部３２と同様の構成とすることができる。また、電荷量に応じたデジタル値を出力する変換部は、行読出部２２および列読出部３２において一つのみ設けられてもよい。
【0036】
次に、列制御部３１の回路構成例について説明する。列制御部３１は、第１～第Ｎ列制御信号Ｙ１～ＹＮをパラレル入力して第ｎ列制御信号Ｙｎを第ｎ列制御線３３ｎへ出力してもよいし、また、第１～第Ｎ列制御信号Ｙ１～ＹＮをシリアルデータとして入力して第ｎ列制御信号Ｙｎを第ｎ列制御線３３ｎへ出力してもよい。好適には列制御部３１は図５に示される構成とすることができる。
【0037】
図５は、列制御部３１の回路構成例を示す図である。この図に示される列制御部３１は、シフトレジスタ５１およびフリップフロップ５２１～５２Ｎを含む。シフトレジスタ５１は、第１～第Ｎ列制御信号Ｙ１～ＹＮをシリアル入力して、第ｎ列制御信号Ｙｎをフリップフロップ５２ｎへ出力する。フリップフロップ５２ｎは、シフトレジスタ５１から出力された第ｎ列制御信号Ｙｎをラッチして、そのラッチした第ｎ列制御信号Ｙｎを第ｎ列制御線３３ｎへ出力する。
【0038】
フリップフロップ５２ｎはＲＳフリップフロップであるのが好適である。この場合、フリップフロップ５２ｎは、latchがオンであるとき、ラッチしていた第ｎ列制御信号Ｙｎを第ｎ列制御線３３ｎへ出力することができる。フリップフロップ５２ｎは、setがオンであるとき、論理値１を第ｎ列制御線３３ｎへ出力することで、画素Ｐm,nをリセットすることができる。また、フリップフロップ５２ｎは、resetがオンであるとき、論理値０を第ｎ列制御線３３ｎへ出力することで、画素Ｐm,nをオフとすることができる。
【0039】
この回路構成例のように、列制御部３１がシフトレジスタ５１およびフリップフロップ５２１～５２Ｎを含む場合、フリップフロップ５２ｎから第ｎ列制御信号Ｙｎを第ｎ列制御線３３ｎへ出力している間に、シフトレジスタ５１は次の第１～第Ｎ列制御信号Ｙ１～ＹＮをシリアル入力することができる。
【0040】
なお、行制御部２１も列制御部３１と同様の構成とすることができる。シフトレジスタは、行制御部２１および列制御部３１それぞれに設けられてもよいし、行制御部２１および列制御部３１において一つのみ設けられてもよい。
【0041】
次に、画素Ｐm,nの回路構成例について説明する。画素Ｐm,nは、受光に応じて電荷を発生する１または複数のフォトダイオードを含み、入力した第ｍ行制御信号Ｘｍおよび第ｎ列制御信号Ｙｎそれぞれの論理値に基づいて、フォトダイオードで発生した電荷を第ｍ行出力線２４ｍまたは第ｎ列出力線３４ｎへ出力するか否かを選択する。その選択を行う回路の構成は様々な態様が可能である。
【0042】
図６は、画素Ｐm,nの回路構成例を示す図である。この図に示される画素Ｐm,nは、フォトダイオードＰＤ１、フォトダイオードＰＤ２、スイッチＳＷ１、スイッチＳＷ２、論理積回路ＡＮＤ１および論理積回路ＡＮＤ２を含む。スイッチＳＷ１，ＳＷ２は、ＭＯＳトランジスタにより構成され得る。
【0043】
論理積回路ＡＮＤ１は、第ｍ行制御信号Ｘｍおよび第ｎ列制御信号Ｙｎを入力して、双方の信号が論理値１であればスイッチＳＷ１をオン状態とし、そうでなければスイッチＳＷ１をオフ状態とする。スイッチＳＷ１は、フォトダイオードＰＤ１と第ｎ列出力線３４ｎとの間に設けられており、オン状態であるとき、フォトダイオードＰＤ１で発生した電荷を第ｎ列出力線３４ｎへ出力する。
【0044】
論理積回路ＡＮＤ２は、第ｍ行制御信号Ｘｍおよび第ｎ列制御信号Ｙｎを入力して、双方の信号が論理値１であればスイッチＳＷ２をオン状態とし、そうでなければスイッチＳＷ２をオフ状態とする。スイッチＳＷ２は、フォトダイオードＰＤ２と第ｍ行出力線２４ｍとの間に設けられており、オン状態であるとき、フォトダイオードＰＤ２で発生した電荷を第ｍ行出力線２４ｍへ出力する。
【0045】
図７は、画素Ｐm,nを図６の回路構成例とした場合の画素アレイ部１０における各画素の電荷出力の例を示す図である。この図において８行８列の個々の矩形領域が画素を示している。そのうちのハッチングで示した画素は、フォトダイオードＰＤ１で発生した電荷を第ｎ列出力線３４ｎへ出力するとともに、フォトダイオードＰＤ２で発生した電荷を第ｍ行出力線２４ｍへ出力する。他の画素は、第ｍ行出力線２４ｍおよび第ｎ列出力線３４ｎの何れへも電荷を出力しない。
【0046】
図８は、画素Ｐm,nの他の回路構成例を示す図である。この図に示される画素Ｐm,nは、フォトダイオードＰＤ、スイッチＳＷ１、スイッチＳＷ２、論理積回路ＡＮＤ１、論理積回路ＡＮＤ２および論理反転回路ＩＮＶを含む。
【0047】
論理積回路ＡＮＤ１は、第ｍ行制御信号Ｘｍおよび第ｎ列制御信号Ｙｎを入力して、双方の信号が論理値１であればスイッチＳＷ１をオン状態とし、そうでなければスイッチＳＷ１をオフ状態とする。スイッチＳＷ１は、フォトダイオードＰＤと第ｎ列出力線３４ｎとの間に設けられており、オン状態であるとき、フォトダイオードＰＤで発生した電荷を第ｎ列出力線３４ｎへ出力する。
【0048】
論理反転回路ＩＮＶは、第ｎ列制御信号Ｙｎを入力して、この第ｎ列制御信号Ｙｎの論理を反転した信号を論理積回路ＡＮＤ２へ出力する。
【0049】
論理積回路ＡＮＤ２は、第ｍ行制御信号Ｘｍおよび論理反転回路ＩＮＶの出力信号を入力して、双方の信号が論理値１であればスイッチＳＷ２をオン状態とし、そうでなければスイッチＳＷ２をオフ状態とする。すなわち、論理積回路ＡＮＤ２は、第ｍ行制御信号Ｘｍが論理値１であって第ｎ列制御信号Ｙｎが論理値０であれば、スイッチＳＷ２をオン状態とする。スイッチＳＷ２は、フォトダイオードＰＤと第ｍ行出力線２４ｍとの間に設けられており、オン状態であるとき、フォトダイオードＰＤで発生した電荷を第ｍ行出力線２４ｍへ出力する。
【0050】
この回路構成例では、スイッチＳＷ１，ＳＷ２が同時にオン状態になることはないので、画素Ｐm,nに含まれるフォトダイオードは１つでよい。したがって、図６に示された構成例と比較すると、図８に示される構成例では各フォトダイオードの光感応領域の面積を大きくすることができる。
【0051】
図９は、画素Ｐm,nを図８の回路構成例とした場合の画素アレイ部１０における各画素の電荷出力の例を示す図である。この図においても８行８列の個々の矩形領域が画素を示している。そのうちの第１種のハッチングで示した画素は、フォトダイオードＰＤで発生した電荷を第ｎ列出力線３４ｎへ出力し、別の第２種のハッチングで示した画素は、フォトダイオードＰＤで発生した電荷を第ｍ行出力線２４ｍへ出力する。他の画素は、第ｍ行出力線２４ｍおよび第ｎ列出力線３４ｎの何れへも電荷を出力しない。
【0052】
図１０は、画素Ｐm,nの他の回路構成例を示す図である。この図に示される画素Ｐm,nは、フォトダイオードＰＤ、スイッチＳＷ１、スイッチＳＷ２、論理積回路ＡＮＤ１、論理積回路ＡＮＤ２、論理反転回路ＩＮＶ１および論理反転回路ＩＮＶ２を含む。
【0053】
論理反転回路ＩＮＶ１は、第ｍ行制御信号Ｘｍを入力して、この第ｍ行制御信号Ｘｍの論理を反転した信号を論理積回路ＡＮＤ１へ出力する。
【0054】
論理積回路ＡＮＤ１は、論理反転回路ＩＮＶ１の出力信号および第ｎ列制御信号Ｙｎを入力して、双方の信号が論理値１であればスイッチＳＷ１をオン状態とし、そうでなければスイッチＳＷ１をオフ状態とする。すなわち、論理積回路ＡＮＤ１は、第ｍ行制御信号Ｘｍが論理値０であって第ｎ列制御信号Ｙｎが論理値１であれば、スイッチＳＷ１をオン状態とする。スイッチＳＷ１は、フォトダイオードＰＤと第ｎ列出力線３４ｎとの間に設けられており、オン状態であるとき、フォトダイオードＰＤで発生した電荷を第ｎ列出力線３４ｎへ出力する。
【0055】
論理反転回路ＩＮＶ２は、第ｎ列制御信号Ｙｎを入力して、この第ｎ列制御信号Ｙｎの論理を反転した信号を論理積回路ＡＮＤ２へ出力する。
【0056】
論理積回路ＡＮＤ２は、第ｍ行制御信号Ｘｍおよび論理反転回路ＩＮＶ２の出力信号を入力して、双方の信号が論理値１であればスイッチＳＷ２をオン状態とし、そうでなければスイッチＳＷ２をオフ状態とする。すなわち、論理積回路ＡＮＤ２は、第ｍ行制御信号Ｘｍが論理値１であって第ｎ列制御信号Ｙｎが論理値０であれば、スイッチＳＷ２をオン状態とする。スイッチＳＷ２は、フォトダイオードＰＤと第ｍ行出力線２４ｍとの間に設けられており、オン状態であるとき、フォトダイオードＰＤで発生した電荷を第ｍ行出力線２４ｍへ出力する。
【0057】
この回路構成例でも、スイッチＳＷ１，ＳＷ２が同時にオン状態になることはないので、画素Ｐm,nに含まれるフォトダイオードは１つでよい。したがって、図６に示された構成例と比較すると、図１０に示される構成例でも各フォトダイオードの光感応領域の面積を大きくすることができる。
【0058】
図１１は、画素Ｐm,nを図１０の回路構成例とした場合の画素アレイ部１０における各画素の電荷出力の例を示す図である。この図においても８行８列の個々の矩形領域が画素を示している。そのうちの第１種のハッチングで示した画素は、フォトダイオードＰＤで発生した電荷を第ｎ列出力線３４ｎへ出力し、別の第２種のハッチングで示した画素は、フォトダイオードＰＤで発生した電荷を第ｍ行出力線２４ｍへ出力する。他の画素は、第ｍ行出力線２４ｍおよび第ｎ列出力線３４ｎの何れへも電荷を出力しない。
【0059】
図１２は、画素Ｐm,nの他の回路構成例を示す図である。この図に示される画素Ｐm,nは、フォトダイオードＰＤ、スイッチＳＷ１、スイッチＳＷ２、論理積回路ＡＮＤ１および論理積回路ＡＮＤ２を含む。
【0060】
第ｍ行のＮ個の画素Ｐm,1～Ｐm,Nに対して、第ｍ行制御信号Ｘｍの論理を反転した信号を出力する論理反転回路ＩＮＶ１が設けられ、第ｍ行制御信号Ｘｍを与える行制御線に加えて、論理反転回路ＩＮＶ１の出力信号を与える行制御線が別に設けられている。
【0061】
第ｎ列のＭ個の画素Ｐ1,n～ＰＭ,nに対して、第ｎ列制御信号Ｙｎの論理を反転した信号を出力する論理反転回路ＩＮＶ２が設けられ、第ｎ列制御信号Ｙｎを与える列制御線に加えて、論理反転回路ＩＮＶ２の出力信号を与える列制御線が別に設けられている。
【0062】
この回路構成例におけるスイッチＳＷ１，ＳＷ２の動作は、図１０に示された構成例と同様である。この回路構成例でも、スイッチＳＷ１，ＳＷ２が同時にオン状態になることはないので、画素Ｐm,nに含まれるフォトダイオードは１つでよい。したがって、図６に示された構成例と比較すると、図１２に示される構成例でも各フォトダイオードの光感応領域の面積を大きくすることができる。また、図１０に示された構成例と比較すると、図１２に示される構成例では、画素Ｐm,nが論理反転回路を含まない分、フォトダイオードの光感応領域の面積をさらに大きくすることができる。
【0063】
図１３は、画素Ｐm,nの他の回路構成例を示す図である。この図に示される画素Ｐm,nは、フォトダイオードＰＤ１，ＰＤ２およびＮＭＯＳトランジスタＭ１～Ｍ４を含む。ＮＭＯＳトランジスタＭ１～Ｍ４はスイッチとして作用する。
【0064】
ＮＭＯＳトランジスタＭ１，Ｍ３は、第ｎ列制御信号Ｙｎが論理値１であればオン状態となり、第ｎ列制御信号Ｙｎが論理値０であればオフ状態となる。ＮＭＯＳトランジスタＭ２，Ｍ４は、第ｍ行制御信号Ｘｍが論理値１であればオン状態となり、第ｍ行制御信号Ｘｍが論理値０であればオフ状態となる。
【0065】
ＮＭＯＳトランジスタＭ１，Ｍ２は、フォトダイオードＰＤ１と第ｎ列出力線３４ｎとの間に直列的に設けられており、双方がオン状態であるときに、フォトダイオードＰＤ１で発生した電荷を第ｎ列出力線３４ｎへ出力する。ＮＭＯＳトランジスタＭ３，Ｍ４は、フォトダイオードＰＤ２と第ｍ行出力線２４ｍとの間に直列的に設けられており、双方がオン状態であるとき、フォトダイオードＰＤ２で発生した電荷を第ｍ行出力線２４ｍへ出力する。
【0066】
【0067】
図１４は、画素Ｐm,nの他の回路構成例を示す図である。この図に示される画素Ｐm,nは、フォトダイオードＰＤおよびＮＭＯＳトランジスタＭ１～Ｍ４を含む。ＮＭＯＳトランジスタＭ１～Ｍ４はスイッチとして作用する。
【0068】
第ｍ行のＮ個の画素Ｐm,1～Ｐm,Nに対して、第ｍ行制御信号Ｘｍの論理を反転した信号を出力する論理反転回路ＩＮＶ１が設けられ、第ｍ行制御信号Ｘｍを与える行制御線に加えて、論理反転回路ＩＮＶ１の出力信号を与える行制御線が別に設けられている。
【0069】
第ｎ列のＭ個の画素Ｐ1,n～ＰＭ,nに対して、第ｎ列制御信号Ｙｎの論理を反転した信号を出力する論理反転回路ＩＮＶ２が設けられ、第ｎ列制御信号Ｙｎを与える列制御線に加えて、論理反転回路ＩＮＶ２の出力信号を与える列制御線が別に設けられている。
【0070】
ＮＭＯＳトランジスタＭ１は、第ｎ列制御信号Ｙｎをゲートに入力する。ＮＭＯＳトランジスタＭ２は、論理反転回路ＩＮＶ１の出力信号をゲートに入力する。ＮＭＯＳトランジスタＭ１，Ｍ２は、フォトダイオードＰＤと第ｎ列出力線３４ｎとの間に直列的に設けられており、第ｍ行制御信号Ｘｍが論理値０であって第ｎ列制御信号Ｙｎが論理値１であるときに、フォトダイオードＰＤで発生した電荷を第ｎ列出力線３４ｎへ出力する。
【0071】
ＮＭＯＳトランジスタＭ３は、論理反転回路ＩＮＶ２の出力信号をゲートに入力する。ＮＭＯＳトランジスタＭ４は、第ｍ行制御信号Ｘｍをゲートに入力する。ＮＭＯＳトランジスタＭ３，Ｍ４は、フォトダイオードＰＤと第ｍ行出力線２４ｍとの間に直列的に設けられており、第ｍ行制御信号Ｘｍが論理値１であって第ｎ列制御信号Ｙｎが論理値０であるときに、フォトダイオードＰＤで発生した電荷を第ｍ行出力線２４ｍへ出力する。
【0072】
【0073】
これまでに説明してきた画素Ｐm,nの回路構成例を採用した場合において、画素アレイ部１０における各画素の電荷出力の例を図７、図９、図１１に示した。これらの電荷出力の例では、第ｍ行出力線２４ｍおよび第ｎ列出力線３４ｎの何れへも電荷を出力しない画素が存在した。しかし、次に説明するように、各画素をリセットする前に、行制御部２１が第１～第Ｍ行制御信号Ｘ１～ＸＭを論理反転した信号をも出力し、または、列制御部３１が第１～第Ｎ列制御信号Ｙ１～ＹＮを論理反転した信号をも出力することで、効率的に全ての画素から電荷を出力させることができる。また、第１～第Ｍ行制御信号Ｘ１～ＸＭまたは第１～第Ｎ列制御信号Ｙ１～ＹＮを論理反転するだけでいいので、圧縮センシング技術に用いるパターンを記憶するための容量を節約することができる。
【0074】
図１５～図１８は、画素Ｐm,nを図６の回路構成例とした場合の画素アレイ部１０における各画素の電荷出力の例を示す図である。例えば、第１期間に、行制御部２１が第１～第Ｍ行制御信号Ｘ１～ＸＭとして［１０１０１１０１］を出力するとともに、列制御部３１が第１～第Ｎ列制御信号Ｙ１～ＹＮとして［１０１１００１０］を出力する。この第１期間に画素アレイ部１０において電荷を出力する画素は、図１５においてハッチングで示した画素となる。
【0075】
第１期間に続く第２期間に、行制御部２１が第１～第Ｍ行制御信号Ｘ１～ＸＭとして前の期間と同じ［１０１０１１０１］を出力するとともに、列制御部３１が第１～第Ｎ列制御信号Ｙ１～ＹＮとして前の期間の［１０１１００１０］を論理反転した［０１００１１０１］を出力する。この第２期間に画素アレイ部１０において電荷を出力する画素は、図１６においてハッチングで示した画素となる。
【0076】
第２期間に続く第３期間に、行制御部２１が第１～第Ｍ行制御信号Ｘ１～ＸＭとして前の期間の［１０１０１１０１］を論理反転した［０１０１００１０］を出力するとともに、列制御部３１が第１～第Ｎ列制御信号Ｙ１～ＹＮとして前の期間と同じ［０１００１１０１］を出力する。この第３期間に画素アレイ部１０において電荷を出力する画素は、図１７においてハッチングで示した画素となる。
【0077】
第３期間に続く第４期間に、行制御部２１が第１～第Ｍ行制御信号Ｘ１～ＸＭとして前の期間と同じ［０１０１００１０］を出力するとともに、列制御部３１が第１～第Ｎ列制御信号Ｙ１～ＹＮとして前の期間の［０１００１１０１］を論理反転した［１０１１００１０］を出力する。この第４期間に画素アレイ部１０において電荷を出力する画素は、図１８においてハッチングで示した画素となる。
【0078】
このように第１～第４期間にかけて全ての画素から電荷を出力させることができる。この場合の露光から読出までのタイミングは様々な態様が可能である。図１９～図２２は、図１５～図１８で説明した全画素から電荷を出力する場合の露光から読出までのタイミングの態様の例を示す図である。
【0079】
図１９に示されるタイミングの態様例では、全ての画素が同時に露光を開始し、一定期間経過後の第１期間に図１６においてハッチングで示した画素から電荷が出力され、第２期間に図１７においてハッチングで示した画素から電荷が出力され、第３期間に図１８においてハッチングで示した画素から電荷が出力され、第４期間に図１９においてハッチングで示した画素から電荷が出力される。第１～第４期間のうちの何れの期間において電荷が出力されるかによって露光時間が異なることになるが、圧縮センシング技術による最適化問題を解く際に露光時間の差異を容易に補正することができる。このタイミングの態様は、図２に示された列読出部３２の回路構成例および行読出部２２の同様の回路構成例の場合に適用が可能である。
【0080】
図２０に示されるタイミングの態様例では、各画素のリセットを適切なタイミングで行うことにより、全ての画素の露光時間を一定にする。図１６においてハッチングで示した画素から電荷が行読出部２２または列読出部３２に転送され、その後、電荷量に応じたデジタル値が行読出部２２または列読出部３２から出力される。これらの画素について電荷転送が終了すると、図１７においてハッチングで示した画素から電荷が行読出部２２または列読出部３２に転送され、その後、電荷量に応じたデジタル値が行読出部２２または列読出部３２から出力される。
【0081】
これらの画素について電荷転送が終了すると、図１８においてハッチングで示した画素から電荷が行読出部２２または列読出部３２に転送され、その後、電荷量に応じたデジタル値が行読出部２２または列読出部３２から出力される。これらの画素について電荷転送が終了すると、図１９においてハッチングで示した画素から電荷が行読出部２２または列読出部３２に転送され、その後、電荷量に応じたデジタル値が行読出部２２または列読出部３２から出力される。
【0082】
このタイミングの態様は、図４に示された列読出部３２の回路構成例および行読出部２２の同様の回路構成例の場合に適用が可能である。この場合、行読出部２２において行毎に２つのキャパシタが設けられ、列読出部３２において列毎に２つのキャパシタが設けられているので、画素から一方のキャパシタへの電荷の転送と、他方のキャパシタから変換部４９への電荷の転送とを、並列的に行うことができる。
【0083】
図２１に示されるタイミングの態様例でも、各画素のリセットを適切なタイミングで行うことにより、全ての画素の露光時間を一定にする。図１６においてハッチングで示した画素においてリセットおよび一定期間の露光が行われた後、これらの画素から電荷が行読出部２２または列読出部３２に転送され、その後、電荷量に応じたデジタル値が行読出部２２または列読出部３２から出力される。これらの画素について電荷転送が終了すると、図１７においてハッチングで示した画素において、リセットおよび一定期間の露光が行われた後、これらの画素から電荷が行読出部２２または列読出部３２に転送され、その後、電荷量に応じたデジタル値が行読出部２２または列読出部３２から出力される。
【0084】
これらの画素について電荷転送が終了すると、図１８においてハッチングで示した画素において、リセットおよび一定期間の露光が行われた後、これらの画素から電荷が行読出部２２または列読出部３２に転送され、その後、電荷量に応じたデジタル値が行読出部２２または列読出部３２から出力される。これらの画素について電荷転送が終了すると、図１９においてハッチングで示した画素において、リセットおよび一定期間の露光が行われた後、これらの画素から電荷が行読出部２２または列読出部３２に転送され、その後、電荷量に応じたデジタル値が行読出部２２または列読出部３２から出力される。
【0085】
このタイミングの態様は、図３に示された列読出部３２の回路構成例および行読出部２２の同様の回路構成例の場合に適用が可能である。この場合、行読出部２２において行毎に１つのキャパシタが設けられ、列読出部３２において列毎に１つのキャパシタが設けられているので、読出時間及び露光時間に依らず適用が可能である。
【0086】
図２２に示されるタイミングの態様例でも、各画素のリセットを適切なタイミングで行うことにより、全ての画素の露光時間を一定にする。図１６においてハッチングで示した画素について、電荷量に応じたデジタル値が行読出部２２または列読出部３２から出力される。これらの画素について読出が終了すると、図１７においてハッチングで示した画素について、電荷量に応じたデジタル値が行読出部２２または列読出部３２から出力される。これらの画素について読出が終了すると、図１８においてハッチングで示した画素について、電荷量に応じたデジタル値が行読出部２２または列読出部３２から出力される。これらの画素について読出が終了すると、図１９においてハッチングで示した画素について、電荷量に応じたデジタル値が行読出部２２または列読出部３２から出力される。このタイミングの態様は、図２に示された列読出部３２の回路構成例および行読出部２２の同様の回路構成例の場合に適用が可能である。読出時間が露光時間の１／３以下である場合に適用が可能である。
【0087】
図２３および図２４は、画素Ｐm,nを図１０または図１２の回路構成例とした場合の画素アレイ部１０における各画素の電荷出力の例を示す図である。例えば、第１期間に、行制御部２１が第１～第Ｍ行制御信号Ｘ１～ＸＭとして［１０１０１１０１］を出力するとともに、列制御部３１が第１～第Ｎ列制御信号Ｙ１～ＹＮとして［１０１１００１０］を出力する。この第１期間に画素アレイ部１０において電荷を出力する画素は、図２３においてハッチングで示した画素となる。そのうちの第１種のハッチングで示した画素は、フォトダイオードＰＤで発生した電荷を第ｎ列出力線３４ｎへ出力し、別の第２種のハッチングで示した画素は、フォトダイオードＰＤで発生した電荷を第ｍ行出力線２４ｍへ出力する。他の画素は、第ｍ行出力線２４ｍおよび第ｎ列出力線３４ｎの何れへも電荷を出力しない。
【0088】
第１期間に続く第２期間に、行制御部２１が第１～第Ｍ行制御信号Ｘ１～ＸＭとして前の期間と同じ［１０１０１１０１］を出力するとともに、列制御部３１が第１～第Ｎ列制御信号Ｙ１～ＹＮとして前の期間の［１０１１００１０］を論理反転した［０１００１１０１］を出力する。この第２期間に画素アレイ部１０において電荷を出力する画素は、図２４においてハッチングで示した画素となる。そのうちの第１種のハッチングで示した画素は、フォトダイオードＰＤで発生した電荷を第ｎ列出力線３４ｎへ出力し、別の第２種のハッチングで示した画素は、フォトダイオードＰＤで発生した電荷を第ｍ行出力線２４ｍへ出力する。他の画素は、第ｍ行出力線２４ｍおよび第ｎ列出力線３４ｎの何れへも電荷を出力しない。
【0089】
このように第１および第２期間にかけて全ての画素から電荷を出力させることができる。この場合の露光から読出までのタイミングは様々な態様が可能である。図２５～図２８は、図２３および図２４で説明した全画素から電荷を出力する場合の露光から読出までのタイミングの態様の例を示す図である。
【0090】
図２５に示されるタイミングの態様例では、全ての画素が同時に露光を開始し、一定期間経過後の第１期間に図２３においてハッチングで示した画素から電荷が出力され、第２期間に図２４においてハッチングで示した画素から電荷が出力される。第１および第２期間のうちの何れの期間において電荷が出力されるかによって露光時間が異なることになるが、圧縮センシング技術による最適化問題を解く際に露光時間の差異を容易に補正することができる。このタイミングの態様は、図２に示された列読出部３２の回路構成例および行読出部２２の同様の回路構成例の場合に適用が可能である。
【0091】
図２６に示されるタイミングの態様例では、各画素のリセットを適切なタイミングで行うことにより、全ての画素の露光時間を一定にする。図２３においてハッチングで示した画素から電荷が行読出部２２または列読出部３２に転送され、その後、電荷量に応じたデジタル値が行読出部２２または列読出部３２から出力される。これらの画素について電荷転送が終了すると、図２４においてハッチングで示した画素から電荷が行読出部２２または列読出部３２に転送され、その後、電荷量に応じたデジタル値が行読出部２２または列読出部３２から出力される。
【0092】
このタイミングの態様は、図４に示された列読出部３２の回路構成例および行読出部２２の同様の回路構成例の場合に適用が可能である。この場合、行読出部２２において行毎に２つのキャパシタが設けられ、列読出部３２において列毎に２つのキャパシタが設けられているので、画素から一方のキャパシタへの電荷の転送と、他方のキャパシタから変換部４９への電荷の転送とを、並列的に行うことができる。
【0093】
図２７に示されるタイミングの態様例では、各画素のリセットを適切なタイミングで行うことにより、全ての画素の露光時間を一定にする。図２３においてハッチングで示した画素においてリセットおよび一定期間の露光が行われた後、これらの画素から電荷が行読出部２２または列読出部３２に転送され、その後、電荷量に応じたデジタル値が行読出部２２または列読出部３２から出力される。これらの画素について電荷転送が終了すると、図２４においてハッチングで示した画素において、リセットおよび一定期間の露光が行われた後、これらの画素から電荷が行読出部２２または列読出部３２に転送され、その後、電荷量に応じたデジタル値が行読出部２２または列読出部３２から出力される。
【0094】
このタイミングの態様は、図３に示された列読出部３２の回路構成例および行読出部２２の同様の回路構成例の場合に適用が可能である。この場合、行読出部２２において行毎に１つのキャパシタが設けられ、列読出部３２において列毎に１つのキャパシタが設けられているので、読出時間及び露光時間に依らず適用が可能である。
【0095】
図２８に示されるタイミングの態様例でも、各画素のリセットを適切なタイミングで行うことにより、全ての画素の露光時間を一定にする。図２３においてハッチングで示した画素について、電荷量に応じたデジタル値が行読出部２２または列読出部３２から出力される。これらの画素について読出が終了すると、図２４においてハッチングで示した画素について、電荷量に応じたデジタル値が行読出部２２または列読出部３２から出力される。このタイミングの態様は、図２に示された列読出部３２の回路構成例および行読出部２２の同様の回路構成例の場合に適用が可能である。読出時間が露光時間以下である場合に適用が可能である。
【0096】
これまで図１５～図２８を用いて説明した実施形態は、各画素をリセットする前に、第１～第Ｍ行制御信号Ｘ１～ＸＭまたは第１～第Ｎ列制御信号Ｙ１～ＹＮを論理反転することにより、効率的に全ての画素から電荷を出力させることができるものであった。しかし、次に説明する画素Ｐm,nの回路構成例とすれば、１組の第１～第Ｍ行制御信号Ｘ１～ＸＭおよび第１～第Ｎ列制御信号Ｙ１～ＹＮを用いることで効率的に全ての画素から電荷を出力させることができる。
【0097】
図２９は、画素Ｐm,nの他の回路構成例を示す図である。この図に示される画素Ｐm,nは、フォトダイオードＰＤ、スイッチＳＷ１～ＳＷ４および論理積回路ＡＮＤ１～ＡＮＤ４を含む。
【0098】
第ｍ行のＮ個の画素Ｐm,1～Ｐm,Nに対して、第ｍ行制御信号Ｘｍの論理を反転した信号を出力する論理反転回路ＩＮＶ１が設けられ、第ｍ行制御信号Ｘｍを与える行制御線に加えて、論理反転回路ＩＮＶ１の出力信号を与える行制御線が別に設けられている。また、第ｍ行のＮ個の画素Ｐm,1～Ｐm,Nに対して、第ｍ行出力線２４ｍとして行出力線２４m,1および行出力線２４m,2が設けられている。
【0099】
第ｎ列のＭ個の画素Ｐ1,n～ＰＭ,nに対して、第ｎ列制御信号Ｙｎの論理を反転した信号を出力する論理反転回路ＩＮＶ２が設けられ、第ｎ列制御信号Ｙｎを与える列制御線に加えて、論理反転回路ＩＮＶ２の出力信号を与える列制御線が別に設けられている。また、第ｎ列のＭ個の画素Ｐ1,n～ＰＭ,nに対して、第ｎ列出力線３４ｎとして列出力線３４n,1および列出力線３４n,2が設けられている。
【0100】
論理積回路ＡＮＤ１は、論理反転回路ＩＮＶ１の出力信号および第ｎ列制御信号Ｙｎを入力して、双方の信号が論理値１であればスイッチＳＷ１をオン状態とし、そうでなければスイッチＳＷ１をオフ状態とする。すなわち、論理積回路ＡＮＤ１は、第ｍ行制御信号Ｘｍが論理値０であって第ｎ列制御信号Ｙｎが論理値１であれば、スイッチＳＷ１をオン状態とする。スイッチＳＷ１は、フォトダイオードＰＤと列出力線３４n,1との間に設けられており、オン状態であるとき、フォトダイオードＰＤで発生した電荷を列出力線３４n,1へ出力する。
【0101】
論理積回路ＡＮＤ２は、第ｍ行制御信号Ｘｍおよび論理反転回路ＩＮＶ２の出力信号を入力して、双方の信号が論理値１であればスイッチＳＷ２をオン状態とし、そうでなければスイッチＳＷ２をオフ状態とする。すなわち、論理積回路ＡＮＤ２は、第ｍ行制御信号Ｘｍが論理値１であって第ｎ列制御信号Ｙｎが論理値０であれば、スイッチＳＷ２をオン状態とする。スイッチＳＷ２は、フォトダイオードＰＤと行出力線２４m,1との間に設けられており、オン状態であるとき、フォトダイオードＰＤで発生した電荷を行出力線２４m,1へ出力する。
【0102】
論理積回路ＡＮＤ３は、第ｍ行制御信号Ｘｍおよび第ｎ列制御信号Ｙｎを入力して、双方の信号が論理値１であればスイッチＳＷ３をオン状態とし、そうでなければスイッチＳＷ３をオフ状態とする。すなわち、論理積回路ＡＮＤ３は、第ｍ行制御信号Ｘｍおよび第ｎ列制御信号Ｙｎの双方が論理値１であれば、スイッチＳＷ３をオン状態とする。スイッチＳＷ３は、フォトダイオードＰＤと行出力線２４m,2との間に設けられており、オン状態であるとき、フォトダイオードＰＤで発生した電荷を行出力線２４m,2へ出力する。
【0103】
論理積回路ＡＮＤ４は、論理反転回路ＩＮＶ１の出力信号および論理反転回路ＩＮＶ２の出力信号を入力して、双方の信号が論理値１であればスイッチＳＷ４をオン状態とし、そうでなければスイッチＳＷ４をオフ状態とする。すなわち、論理積回路ＡＮＤ４は、第ｍ行制御信号Ｘｍおよび第ｎ列制御信号Ｙｎの双方が論理値０であれば、スイッチＳＷ４をオン状態とする。スイッチＳＷ４は、フォトダイオードＰＤと列出力線３４n,2との間に設けられており、オン状態であるとき、フォトダイオードＰＤで発生した電荷を列出力線３４n,2へ出力する。
【0104】
図３０は、画素Ｐm,nを図２９の回路構成例とした場合の画素アレイ部１０における各画素の電荷出力の例を示す図である。この図においても８行８列の個々の矩形領域が画素を示している。そのうちの第１種のハッチングで示した画素は、フォトダイオードＰＤで発生した電荷を列出力線３４n,1へ出力し、第２種のハッチングで示した画素は、フォトダイオードＰＤで発生した電荷を行出力線２４m,1へ出力し、第３種のハッチングで示した画素は、フォトダイオードＰＤで発生した電荷を行出力線２４m,2へ出力し、第４種のハッチングで示した画素は、フォトダイオードＰＤで発生した電荷を列出力線３４n,2へ出力する。このように、全ての画素から電荷を出力させることができる。
【0105】
図３１は、画素Ｐm,nの他の回路構成例を示す図である。この図に示される画素Ｐm,nは、フォトダイオードＰＤ、スイッチＳＷ１，ＳＷ２、論理積回路ＡＮＤおよび論理反転回路ＩＮＶを含む。
【0106】
論理積回路ＡＮＤは、第ｍ行制御信号Ｘｍおよび第ｎ列制御信号Ｙｎを入力して、双方の信号が論理値１であればスイッチＳＷ１をオン状態とし、そうでなければスイッチＳＷ１をオフ状態とする。スイッチＳＷ１は、フォトダイオードＰＤと第ｎ列出力線３４ｎとの間に設けられており、オン状態であるとき、フォトダイオードＰＤで発生した電荷を第ｎ列出力線３４ｎへ出力する。
【0107】
論理反転回路ＩＮＶは、論理積回路ＡＮＤの出力信号を入力して、論理積回路ＡＮＤの出力信号が論理値０であれはスイッチＳＷ２をオン状態とし、そうでなければスイッチＳＷ２をオフ状態とする。スイッチＳＷ２は、フォトダイオードＰＤと第ｍ行出力線２４ｍとの間に設けられており、オン状態であるとき、フォトダイオードＰＤで発生した電荷を第ｍ行出力線２４ｍへ出力する。
【0108】
この回路構成例では、スイッチＳＷ１，ＳＷ２のうち何れか一方はオン状態となる。
【0109】
図３２は、画素Ｐm,nの他の回路構成例を示す図である。この図に示される画素Ｐm,nは、フォトダイオードＰＤおよびＮＭＯＳトランジスタＭ１～Ｍ４を含む。ＮＭＯＳトランジスタＭ１～Ｍ４はスイッチとして作用する。
【0110】
ＮＭＯＳトランジスタＭ１は、第ｎ列制御信号Ｙｎが論理値１であればオン状態となり、第ｎ列制御信号Ｙｎが論理値０であればオフ状態となる。ＮＭＯＳトランジスタＭ２は、第ｍ行制御信号Ｘｍが論理値１であればオン状態となり、第ｍ行制御信号Ｘｍが論理値０であればオフ状態となる。ＮＭＯＳトランジスタＭ１，Ｍ２は、フォトダイオードＰＤと第ｎ列出力線３４ｎとの間に直列的に設けられており、双方がオン状態であるときに、フォトダイオードＰＤで発生した電荷を第ｎ列出力線３４ｎへ出力する。
【0111】
ＮＭＯＳトランジスタＭ３は、第ｎ列制御信号Ｙｎが論理値０であればオン状態となり、第ｎ列制御信号Ｙｎが論理値１であればオフ状態となる。ＮＭＯＳトランジスタＭ４は、第ｍ行制御信号Ｘｍが論理値０であればオン状態となり、第ｍ行制御信号Ｘｍが論理値１であればオフ状態となる。ＮＭＯＳトランジスタＭ３，Ｍ４は、フォトダイオードＰＤと第ｍ行出力線２４ｍとの間に並列的に設けられており、少なくとも一方がオン状態であるときに、フォトダイオードＰＤで発生した電荷を第ｍ行出力線２４ｍへ出力する。
【0112】
この回路構成例では、直列的に接続されたＮＭＯＳトランジスタＭ１，Ｍ２の全体と、並列的に接続されたＮＭＯＳトランジスタＭ３，Ｍ４の全体とのうち、何れか一方はオン状態となる。
【0113】
図３３は、画素Ｐm,nを図３１または図３２の回路構成例とした場合の画素アレイ部１０における各画素の電荷出力の例を示す図である。この図においても８行８列の個々の矩形領域が画素を示している。そのうちの第１種のハッチングで示した画素は、フォトダイオードＰＤで発生した電荷を列出力線３４ｎへ出力し、第２種のハッチングで示した画素は、フォトダイオードＰＤで発生した電荷を行出力線２４ｍへ出力する。このように、全ての画素から電荷を出力させることができる。
【0114】
図３４は、画素Ｐm,nの他の回路構成例を示す図である。この図に示される画素Ｐm,nは、フォトダイオードＰＤ、スイッチＳＷ１，ＳＷ２、排他的論理和回路ＸＯＲおよび否定排他的論理和回路ＮＸＯＲを含む。
【0115】
排他的論理和回路ＸＯＲは、第ｍ行制御信号Ｘｍおよび第ｎ列制御信号Ｙｎを入力して、両信号の論理値が互いに異なればスイッチＳＷ１をオン状態とし、そうでなければスイッチＳＷ１をオフ状態とする。スイッチＳＷ１は、フォトダイオードＰＤと第ｎ列出力線３４ｎとの間に設けられており、オン状態であるとき、フォトダイオードＰＤで発生した電荷を第ｎ列出力線３４ｎへ出力する。
【0116】
否定排他的論理和回路ＮＸＯＲは、第ｍ行制御信号Ｘｍおよび第ｎ列制御信号Ｙｎを入力して、両信号の論理値が互いに同じであればスイッチＳＷ２をオン状態とし、そうでなければスイッチＳＷ２をオフ状態とする。スイッチＳＷ２は、フォトダイオードＰＤと第ｍ行出力線２４ｍとの間に設けられており、オン状態であるとき、フォトダイオードＰＤで発生した電荷を第ｍ行出力線２４ｍへ出力する。
【0117】
この回路構成例でも、スイッチＳＷ１，ＳＷ２のうち何れか一方はオン状態となる。
【0118】
図３５は、画素Ｐm,nの他の回路構成例を示す図である。この図に示される画素Ｐm,nは、フォトダイオードＰＤおよびＮＭＯＳトランジスタＭ１～Ｍ８を含む。ＮＭＯＳトランジスタＭ１～Ｍ８はスイッチとして作用する。
【0119】
ＮＭＯＳトランジスタＭ１は、第ｎ列制御信号Ｙｎが論理値１であればオン状態となり、第ｎ列制御信号Ｙｎが論理値０であればオフ状態となる。ＮＭＯＳトランジスタＭ２は、第ｍ行制御信号Ｘｍが論理値１であればオン状態となり、第ｍ行制御信号Ｘｍが論理値０であればオフ状態となる。ＮＭＯＳトランジスタＭ１，Ｍ２は、フォトダイオードＰＤと第ｎ列出力線３４ｎとの間に直列的に設けられており、双方がオン状態であるときに、フォトダイオードＰＤで発生した電荷を第ｎ列出力線３４ｎへ出力する。
【0120】
ＮＭＯＳトランジスタＭ３は、第ｎ列制御信号Ｙｎが論理値０であればオン状態となり、第ｎ列制御信号Ｙｎが論理値１であればオフ状態となる。ＮＭＯＳトランジスタＭ４は、第ｍ行制御信号Ｘｍが論理値０であればオン状態となり、第ｍ行制御信号Ｘｍが論理値１であればオフ状態となる。ＮＭＯＳトランジスタＭ３，Ｍ４は、フォトダイオードＰＤと第ｎ列出力線３４ｎとの間に直列的に設けられており、双方がオン状態であるときに、フォトダイオードＰＤで発生した電荷を第ｎ列出力線３４ｎへ出力する。
【0121】
ＮＭＯＳトランジスタＭ１～Ｍ４は、第ｍ行制御信号Ｘｍおよび第ｎ列制御信号Ｙｎそれぞれの論理値が互いに同じであれば、フォトダイオードＰＤで発生した電荷を第ｎ列出力線３４ｎへ出力する。
【0122】
ＮＭＯＳトランジスタＭ５は、第ｎ列制御信号Ｙｎが論理値０であればオン状態となり、第ｎ列制御信号Ｙｎが論理値１であればオフ状態となる。ＮＭＯＳトランジスタＭ６は、第ｍ行制御信号Ｘｍが論理値１であればオン状態となり、第ｍ行制御信号Ｘｍが論理値０であればオフ状態となる。ＮＭＯＳトランジスタＭ５，Ｍ６は、フォトダイオードＰＤと第ｍ行出力線２４ｍとの間に直列的に設けられており、双方がオン状態であるときに、フォトダイオードＰＤで発生した電荷を第ｍ行出力線２４ｍへ出力する。
【0123】
ＮＭＯＳトランジスタＭ７は、第ｎ列制御信号Ｙｎが論理値１であればオン状態となり、第ｎ列制御信号Ｙｎが論理値０であればオフ状態となる。ＮＭＯＳトランジスタＭ８は、第ｍ行制御信号Ｘｍが論理値０であればオン状態となり、第ｍ行制御信号Ｘｍが論理値１であればオフ状態となる。ＮＭＯＳトランジスタＭ７，Ｍ８は、フォトダイオードＰＤと第ｍ行出力線２４ｍとの間に直列的に設けられており、双方がオン状態であるときに、フォトダイオードＰＤで発生した電荷を第ｍ行出力線２４ｍへ出力する。
【0124】
ＮＭＯＳトランジスタＭ５～Ｍ８は、第ｍ行制御信号Ｘｍおよび第ｎ列制御信号Ｙｎそれぞれの論理値が互いに異なれば、フォトダイオードＰＤで発生した電荷を第ｍ行出力線２４ｍへ出力する。
【0125】
この回路構成例では、ＮＭＯＳトランジスタＭ１～Ｍ４の全体と、ＮＭＯＳトランジスタＭ５～Ｍ８の全体とのうち、何れか一方はオン状態となる。
【0126】
図３６は、画素Ｐm,nを図３４または図３５の回路構成例とした場合の画素アレイ部１０における各画素の電荷出力の例を示す図である。この図においても８行８列の個々の矩形領域が画素を示している。そのうちの第１種のハッチングで示した画素は、フォトダイオードＰＤで発生した電荷を列出力線３４ｎへ出力し、第２種のハッチングで示した画素は、フォトダイオードＰＤで発生した電荷を行出力線２４ｍへ出力する。このように、全ての画素から電荷を出力させることができる。
【0127】
以上のとおり、本実施形態によれば、画素Ｐm,nは、入力した第ｍ行制御信号Ｘｍおよび第ｎ列制御信号Ｙｎそれぞれの論理値に基づいて、フォトダイオードで発生した電荷を第ｍ行出力線２４ｍまたは第ｎ列出力線３４ｎへ出力するか否かを選択する。画素アレイ部１０のＭＮ個の画素Ｐ1,1～ＰM,Nのうち、第ｍ行出力線２４ｍへ電荷を出力する画素、および、第ｎ列出力線３４ｎへ電荷を出力する画素は、第１～第Ｍ行制御信号Ｘ１～ＸＭおよび第１～第Ｎ列制御信号Ｙ１～ＹＮによって決まる。第１～第Ｍ行制御信号Ｘ１～ＸＭのパターンまたは第１～第Ｎ列制御信号Ｙ１～ＹＮのパターンを異ならせることにより、第ｍ行出力線２４ｍへ電荷を出力する画素を異ならせることができ、また、第ｎ列出力線３４ｎへ電荷を出力する画素を異ならせることができる。したがって、この固体撮像装置１は、圧縮センシング技術による画像の取得を行う際に、従来では必要であった空間光変調器を用いる必要がないので、コストや消費電力の増加が抑制され、光学系の構築が容易となる。すなわち、この固体撮像装置１は、圧縮センシング技術による画像の取得を容易に行うことができる。
【0128】
また、固体撮像装置１の行読出部２２および列読出部３２から出力されるデータのみからは画像を再構成することはできない。画像を再構成するには、行読出部２２および列読出部３２から出力されるデータに加えて、第１～第Ｍ行制御信号Ｘ１～ＸＭおよび第１～第Ｎ列制御信号Ｙ１～ＹＮのパターンが必要である。第１～第Ｍ行制御信号Ｘ１～ＸＭおよび第１～第Ｎ列制御信号Ｙ１～ＹＮのパターンは、暗号化通信における鍵と同様のものであると言える。すなわち、固体撮像装置１を用いた圧縮センシング技術では、画像を暗号化しなくとも、固体撮像装置１において暗号化され圧縮されたデータをネットワークで接続されたサーバなどに送信することができるので、データの安全性を容易に高めることができる。
【0129】
本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。例えば、画素Ｐm,n、行制御部２１、行読出部２２、列制御部３１および列読出部３２それぞれは、様々な回路構成例が可能である。
【符号の説明】
【0130】
１…固体撮像装置、１０…画素アレイ部、２１…行制御部、２２…行読出部、２３ｍ…第ｍ行制御線、２４ｍ…第ｍ行出力線、３１…列制御部、３２…列読出部、３３ｎ…第ｎ列制御線、３４ｎ…第ｎ列出力線、４１ｎ，４２ｎ，４４ｎ，４５ｎ，４７ｎ，４８ｎ…ＮＭＯＳトランジスタ、４３ｎ，４６ｎ…キャパシタ、４９…変換部、５１…シフトレジスタ、５２ｎ…フリップフロップ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】