特許 7590453 半導体構造及びその製造方法、メモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-18

(45)【発行日】2024-11-26

(54)【発明の名称】半導体構造及びその製造方法、メモリ

(51)【国際特許分類】

   H10B 12/00 20230101AFI20241119BHJP

【ＦＩ】

H10B12/00 671A

H10B12/00 621

【請求項の数】 13

(21)【出願番号】P 2022562510

(86)(22)【出願日】2022-06-28

(65)【公表番号】

(43)【公表日】2024-07-19

(86)【国際出願番号】 CN2022101831

(87)【国際公開番号】W WO2023245695

(87)【国際公開日】2023-12-28

【審査請求日】2022-10-13

(31)【優先権主張番号】202210708950.4

(32)【優先日】2022-06-21

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】シャオ デーユアン

(72)【発明者】

【氏名】スー シンソン

(72)【発明者】

【氏名】シャオ グァンスー

【審査官】脇水 佳弘

(56)【参考文献】

【文献】特開２０１３－１６８５７０（ＪＰ，Ａ）

【文献】特開２００６－２１６６４９（ＪＰ，Ａ）

【文献】特開平０１－１５２６６０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２２／０１９０００４（ＵＳ，Ａ１）

【文献】特開２００５－３０３１０９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ １２／００

(57)【特許請求の範囲】

【請求項1】

半導体構造であって、
第１方向及び第２方向に沿ってアレイ状に配置された複数の第１アクティブピラーであって、前記第１方向及び前記第２方向は、いずれも前記第１アクティブピラーの延在方向に対して垂直であり、且つ前記第１方向は、前記第２方向と交差する、複数の第１アクティブピラーと、
複数の第１電極であって、各前記第１電極は、１つの前記第１アクティブピラーの側壁を覆い、前記第１電極は、離間して設置された第１グルーブ内に位置し、各前記第１グルーブは、各前記第１アクティブピラーの表面を取り囲む、複数の第１電極と、
複数の第１誘電体層であって、各前記第１誘電体層は、１つの前記第１電極の側壁及び隣接する２つの前記第１電極の間のギャップの底部を覆う、複数の第１誘電体層と、
前記複数の第１誘電体層の表面を覆う、第２電極と、を含み、
前記半導体構造はさらに、
表面に第２酸化物層が形成されている基板と、
複数の酸化物ピラーであって、前記第２酸化物層上に位置し且つ各前記第１アクティブピラーは、いずれも、対応する１つの前記酸化物ピラーの上面に位置する、複数の酸化物ピラーと、
複数の前記酸化物ピラーのギャップ内に位置する第１犠牲層と、を含み、
前記第１誘電体層は、前記第１電極の側壁及び前記第１犠牲層の上面を覆う、半導体構造。

【請求項2】

前記半導体構造はさらに、
複数の前記第１アクティブピラー上にエピタキシャル形成された複数の第２アクティブピラーであって、各前記第２アクティブピラーと、対応する１つの前記第１アクティブピラーとの前記第１方向及び第２方向の所在平面上の正投影は重なり合う、複数の第２アクティブピラーと、
複数の第３電極であって、各前記第３電極は、１つの前記第２アクティブピラーの側壁を覆い、前記第３電極は、離間して設置された第３グルーブ内に位置し、各前記第３グルーブは、各前記第２アクティブピラーの表面を取り囲み、且つ前記第３電極と前記第１電極は、互いに接続されている、複数の第３電極と、
複数の第２誘電体層であって、各前記第２誘電体層は、１つの前記第３電極の側壁を覆い、且つ前記第２誘電体層と前記第１誘電体層は、互いに接続されている、複数の第２誘電体層と、
前記複数の第２誘電体層を覆い、且つ前記第２電極と互いに接続されている、第４電極と、を含む、
請求項１に記載の半導体構造。

【請求項3】

前記半導体構造はさらに、
複数の第３アクティブピラーであって、各前記第３アクティブピラーは、いずれも対応する１つの前記第１アクティブピラーの上面に位置する、複数の第３アクティブピラーと、
複数のトランジスタであって、各前記トランジスタのチャネル構造は、前記第３アクティブピラー内に位置し、前記チャネル構造の延在方向は、前記第１方向及び前記第２方向の所在平面に対して垂直である、複数のトランジスタと、
前記トランジスタの上方に位置し、前記第３アクティブピラーの頂部と電気的に接触されている複数のビットラインと、を含む、
請求項１に記載の半導体構造。

【請求項4】

前記トランジスタは、
前記第３アクティブピラーの少なくとも片側を取り囲むように設置されるゲート構造と、
前記第３アクティブピラーの対向する２つの端部にそれぞれ設置されるソース及びドレインと、を含む、
請求項３に記載の半導体構造。

【請求項5】

請求項１～４のいずれか一項に記載の半導体構造の少なくとも１つを含む、メモリ。

【請求項6】

半導体構造の製造方法であって、
基板を提供し、前記基板上に、第１方向及び第２方向に沿ってアレイ状に配置された複数の第１半導体ピラーを形成することであって、前記第１方向及び前記第２方向は、いずれも前記第１半導体ピラーの延在方向に対して垂直であり、且つ前記第１方向は、前記第２方向と交差することと、
複数の前記第１半導体ピラーに対して酸化処理を実行して、前記第１半導体ピラーの表面に酸化物層を形成することと、
前記酸化物層のギャップ内に第１犠牲材料を充填することと、
前記酸化物層の一部を除去して、第１アクティブピラー及び第１グルーブを取得することと、
前記第１グルーブ内に第１電極を形成することと、
前記酸化物層のギャップ内の前記第１犠牲材料の一部を除去して、第２グルーブを形成することと、
前記第２グルーブの側壁及び底部を覆う第１誘電体層を形成することと、
前記第１誘電体層が形成されている第２グルーブ内に第２電極を形成することと、を含み、
各前記第１半導体ピラーは、第１部分及び前記第１部分上に位置する第２部分を含み、前記第１部分の最大直径は、前記第２部分の最小直径より小さく、
前記第１半導体ピラーの表面に酸化物層を形成することは、
前記第１部分が酸化物ピラーに完全に酸化され、露出された前記第２部分の表面が第１酸化物層に酸化され、前記基板の表面が第２酸化物層に酸化されるように、前記第１半導体ピラーに対して酸化処理を実行することを含む、半導体構造の製造方法。

【請求項7】

前記第１方向及び第２方向に沿ってアレイ状に配置された複数の第１半導体ピラーを形成することは、
前記基板をエッチングして、前記基板上に、第１方向に沿って離間して配置された複数の第１トレンチ及び第２方向に沿って離間して配置された複数の第２トレンチを形成することと、各前記第１半導体ピラーが前記第１部分及び前記第１部分上に位置する前記第２部分を含むように、前記第１トレンチ及び／又は前記第２トレンチの底部に対して拡大処理を実行することと、を含む、
請求項６に記載の半導体構造の製造方法。

【請求項8】

前記酸化物層のギャップ内に第１犠牲材料を充填することは、
複数の前記酸化物ピラーのギャップ内及び前記第１酸化物層のギャップ内に第１犠牲材料を充填することと、
前記第１酸化物層のギャップ内の第１犠牲材料を除去して、第２グルーブを形成するとき、複数の前記酸化物ピラーのギャップ内の前記第１犠牲材料が保持されて、第１犠牲層を形成することと、を含む、
請求項６に記載の半導体構造の製造方法。

【請求項9】

前記半導体構造の製造方法は、
前記第２電極を形成した後、複数の前記第１アクティブピラー上に、第１方向及び第２方向に沿ってアレイ状に配置された複数の第２半導体ピラーをエピタキシャル形成することと、
前記第２半導体ピラーの露出された表面が第３酸化物層に酸化されるように、前記第２半導体ピラーに対して酸化処理を実行することと、
前記第３酸化物層のギャップ内に第２犠牲材料を充填することと、
前記第３酸化物層を除去して、第２アクティブピラーを取得し、第３グルーブを形成することと、
前記第３グルーブ内に第３電極を形成することと、
前記第２犠牲材料を除去して、第４グルーブを形成することと、
前記第４グルーブの側壁に第２誘電体層を形成することと、
第２誘電体層が形成されている第４グルーブ内に第４電極を形成することと、を更に含み、前記第１電極と前記第３電極は、互いに接続され、前記第１誘電体層と前記第２誘電体層は、互いに接続され、前記第２電極と前記第４電極は、互いに接続されている、
請求項６に記載の半導体構造の製造方法。

【請求項10】

前記第１アクティブピラー上に、第１方向及び第２方向に沿ってアレイ状に配置された複数の第２半導体ピラーを形成することは、
前記第１アクティブピラー上に第２半導体基板を形成することと、
前記第２半導体基板内に、第１方向に沿って離間して配置された複数の第３トレンチを形成し、及び第２方向に沿って離間して配置された複数の第４トレンチを形成して、第１アクティブピラー上に、第１方向及び第２方向に沿ってアレイ状に配置された複数の第２半導体ピラーを形成することと、を含む、
請求項９に記載の半導体構造の製造方法。

【請求項11】

前記第１アクティブピラー上に第２半導体基板を形成することは、
エピタキシャル成長プロセスを使用して、第１アクティブピラー上に第２半導体基板を形成することを含む、
請求項１０に記載の半導体構造の製造方法。

【請求項12】

前記半導体構造の製造方法は、
第１アクティブピラー上に、第１方向及び第２方向に沿ってアレイ状に配置された複数の第３アクティブピラーを形成することであって、各前記第３アクティブピラーは、いずれも対応する１つの前記第１アクティブピラーの上面に位置することと、
前記第３アクティブピラーの少なくとも片側を覆うゲート構造を形成することと、
前記第３アクティブピラーの対向する両端にソース及びドレインをそれぞれ形成することと、を更に含む、
請求項６に記載の半導体構造の製造方法。

【請求項13】

前記半導体構造の製造方法は、
前記第３アクティブピラー上に複数のビットラインを形成することを更に含み、前記複数のビットラインは、前記第３アクティブピラーの頂部と電気的に接触されている、
請求項１２に記載の半導体構造の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願への相互参照）
本願は、２０２２年０６月２１日に中国特許局に提出された、出願番号が２０２２１０７０８９５０．４であり、発明の名称が「半導体構造及びその製造方法、メモリ」である中国特許出願の優先権を主張し、その内容の全てが引用により本願に組み込まれる。

【0002】

本願は、半導体の技術分野に関し、特に、半導体構造及びその製造方法、メモリに関する。

【背景技術】

【0003】

ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）メモリアレイアーキテクチャは、１つのトランジスタと１つのキャパシタを含むメモリユニット（即ち、１Ｔ１Ｃのメモリユニット）で構成されるアレイである。トランジスタのゲートはワードラインに接続され、ドレインはビットラインに接続され、ソースはキャパシタに接続される。

【0004】

ＤＲＡＭのサイズが縮小し続けるにつれて、キャパシタのサイズも縮小している。したがって、ＤＲＡＭのキャパシタの性能をどのように保証するかが、解決すべき課題となっている。

【発明の概要】

【発明が解決しようとする課題】

【0005】

これに鑑みて、本開示の実施例は、半導体構造及びその製造方法、メモリを提案する。

【課題を解決するための手段】

【0006】

本開示の一態様によれば、半導体構造を提供し、前記半導体構造は、
第１方向及び第２方向に沿ってアレイ状に配置された複数の第１アクティブピラーであって、前記第１方向及び前記第２方向は、いずれも前記第１アクティブピラーの延在方向に対して垂直であり、且つ前記第１方向は、前記第２方向と交差する、複数の第１アクティブピラーと、
複数の第１電極であって、各前記第１電極は、１つの前記第１アクティブピラーの側壁を覆い、前記第１電極は、離間して設置された第１グルーブ内に位置し、各前記第１グルーブは、各前記第１アクティブピラーの表面を取り囲む、複数の第１電極と、
複数の第１誘電体層であって、各前記第１誘電体層は、１つの前記第１電極の側壁及び隣接する２つの前記第１電極の間のギャップの底部を覆う、複数の第１誘電体層と、
前記複数の第１誘電体層の表面を覆う、第２電極と、を含む。

【0007】

上記の技術案では、前記半導体構造はさらに、
前記第１アクティブピラー上に位置する複数の第２アクティブピラーであって、各前記第２アクティブピラーと、対応する１つの前記第１アクティブピラーとの前記第１方向及び第２方向の所在平面上の正投影は重なり合う、複数の第２アクティブピラーと、
複数の第３電極であって、各前記第３電極は、１つの前記第２アクティブピラーの側壁を覆い、前記第３電極は、離間して設置された第３グルーブ内に位置し、各前記第３グルーブは、各前記第２アクティブピラーの表面を取り囲み、且つ前記第３電極と前記第１電極は、互いに接続されている、複数の第３電極と、
複数の第２誘電体層であって、各前記第２誘電体層は、１つの前記第３電極の側壁を覆い、且つ前記第２誘電体層と前記第１誘電体層は、互いに接続されている、複数の第２誘電体層と、
前記複数の第２誘電体層を覆い、且つ前記第２電極と互いに接続されている、第４電極と、を含む。

【0008】

上記の技術案では、前記半導体構造はさらに、
表面に第２酸化物層が形成されている基板と、
複数の酸化物ピラーであって、前記第２酸化物層上に位置し且つ各前記第１アクティブピラーは、いずれも、対応する１つの前記酸化物ピラーの上面に位置する、複数の酸化物ピラーと、
複数の前記酸化物ピラーのギャップ内に位置する第１犠牲層と、を含み、
前記第１誘電体層は、前記第１電極の側壁及び前記第１犠牲層の上面を覆う。

【0009】

上記の技術案では、前記半導体構造はさらに、
複数の第３アクティブピラーであって、各前記第３アクティブピラーは、いずれも対応する１つの前記第１アクティブピラーの上面に位置する、複数の第３アクティブピラーと、
複数のトランジスタであって、各前記トランジスタのチャネル構造は、前記第３アクティブピラー内に位置し、前記チャネル構造の延在方向は、前記第１方向及び前記第２方向の所在平面に対して垂直である、複数のトランジスタと、を含む。

【0010】

上記の技術案では、前記トランジスタは、
前記第３アクティブピラーの少なくとも片側を取り囲むように設置されるゲート構造と、
前記第３アクティブピラーの対向する２つの端部にそれぞれ設置されるソース及びドレインと、を含む。

【0011】

上記の技術案では、前記半導体構造はさらに、
前記トランジスタの上方に位置し、前記第３アクティブピラーの頂部と電気的に接触されている複数のビットラインを含む。

【0012】

本開示の別の態様によれば、本開示の上記の技術案のいずれかに記載の１つ又は複数の半導体構造を含む、メモリを提供する。

【0013】

本開示の更に別の態様によれば、半導体構造の製造方法を提供し、前記方法は、
基板を提供し、前記基板上に、第１方向及び第２方向に沿ってアレイ状に配置された複数の第１半導体ピラーを形成することであって、前記第１方向及び前記第２方向は、いずれも前記第１半導体ピラーの延在方向に対して垂直であり、且つ前記第１方向は、前記第２方向と交差することと、
複数の前記第１半導体ピラーに対して酸化処理を実行して、前記第１半導体ピラーの表面に酸化物層を形成することと、
前記酸化物層のギャップ内に第１犠牲材料を充填することと、
前記酸化物層の一部を除去して、第１アクティブピラー及び第１グルーブを取得することと、
前記第１グルーブ内に第１電極を形成することと、
前記酸化物層のギャップ内の前記第１犠牲材料の一部を除去して、第２グルーブを形成することと、
前記第２グルーブの側壁及び底部を覆う第１誘電体層を形成することと、
前記第１誘電体層が形成されている第２グルーブ内に第２電極を形成することと、を含む。

【0014】

上記の技術案では、前記第１方向及び第２方向に沿ってアレイ状に配置された複数の第１半導体ピラーを形成することは、前記基板をエッチングして、前記基板上に、第１方向に沿って離間して配置された複数の第１トレンチ及び第２方向に沿って離間して配置された複数の第２トレンチを形成することと、各前記第１半導体ピラーが第１部分及び前記第１部分上に位置する第２部分を含むように、前記第１トレンチ及び／又は前記第２トレンチの底部に対して拡大処理を実行することと、を含み、前記第１部分の最大直径は、前記第２部分の最小直径より小さい。

【0015】

上記の技術案では、前記第１半導体ピラーの表面に酸化物層を形成することは、
前記第１部分が酸化物ピラーに完全に酸化され、露出された前記第２部分の表面が第１酸化物層に酸化され、前記基板の表面が第２酸化物層に酸化されるように、前記第１半導体ピラーに対して酸化処理を実行することを含む。

【0016】

上記の技術案では、前記酸化物層のギャップ内に第１犠牲材料を充填することは、
複数の前記酸化物ピラーのギャップ内及び前記第１酸化物層のギャップ内に第１犠牲材料を充填することと、
前記第１酸化物層のギャップ内の第１犠牲材料を除去して、第２グルーブを形成するとき、複数の前記酸化物ピラーのギャップ内の前記第１犠牲材料が保持されて、第１犠牲層を形成することと、を含む。

【0017】

上記の技術案では、前記半導体構造の製造方法は、
前記第２電極を形成した後、前記第１アクティブピラー上に、第１方向及び第２方向に沿ってアレイ状に配置された複数の第２半導体ピラーを形成することと、
前記第２半導体ピラーの露出された表面が第３酸化物層に酸化されるように、前記第２半導体ピラーに対して酸化処理を実行することと、
前記第３酸化物層のギャップ内に第２犠牲材料を充填することと、
前記第３酸化物層を除去して、第２アクティブピラーを取得し、第３グルーブを形成することと、
前記第３グルーブ内に第３電極を形成することと、
前記第２犠牲材料を除去して、第４グルーブを形成することと、
前記第４グルーブの側壁に第２誘電体層を形成することと、
第２誘電体層が形成されている第４グルーブ内に第４電極を形成することと、を更に含み、ここで、前記第１電極と前記第３電極は、互いに接続され、前記第１誘電体層と前記第２誘電体層は、互いに接続され、前記第２電極と前記第４電極は、互いに接続されている。

【0018】

上記の技術案では、前記第１アクティブピラー上に、第１方向及び第２方向に沿ってアレイ状に配置された複数の第２半導体ピラーを形成することは、
前記第１アクティブピラー上に第２半導体基板を形成することと、
前記第２半導体基板内に、第１方向に沿って離間して配置された複数の第３トレンチを形成し、及び第２方向に沿って離間して配置された複数の第４トレンチを形成して、第１アクティブピラー上に、第１方向及び第２方向に沿ってアレイ状に配置された複数の第２半導体ピラーを形成することと、を含む。

【0019】

上記の技術案では、前記第１アクティブピラー上に第２半導体基板を形成することは、
エピタキシャル成長プロセスを使用して、第１アクティブピラー上に第２半導体基板を形成することを含む。

【0020】

上記の技術案では、前記半導体構造の製造方法は、第１アクティブピラー上に、第１方向及び第２方向に沿ってアレイ状に配置された複数の第３アクティブピラーを形成することであって、各前記第３アクティブピラーは、いずれも対応する１つの前記第１アクティブピラーの上面に位置することと、
前記第３アクティブピラーの少なくとも片側を覆うゲート構造を形成することと、
前記第３アクティブピラーの対向する両端にソース及びドレインをそれぞれ形成することと、を更に含む。

【0021】

上記の技術案では、前記半導体構造の製造方法は、
前記第３アクティブピラー上に複数のビットラインを形成することを更に含み、前記複数のビットラインは、前記第３アクティブピラーの頂部と電気的に接触される。

【0022】

本開示の実施例は、半導体構造及びその製造方法、メモリを提供し、前記半導体構造の製造方法は、基板を提供し、前記基板上に、第１方向及び第２方向に沿ってアレイ状に配置された複数の第１半導体ピラーを形成することであって、前記第１方向及び前記第２方向は、いずれも前記第１半導体ピラーの延在方向に対して垂直であり、且つ前記第１方向は、前記第２方向と交差することと、複数の前記第１半導体ピラーに対して酸化処理を実行して、前記第１半導体ピラーの表面に酸化物層を形成することと、前記酸化物層のギャップ内に第１犠牲材料を充填することと、前記酸化物層の一部を除去して、第１アクティブピラー及び第１グルーブを取得することと、前記第１グルーブ内に第１電極を形成することと、前記酸化物層のギャップ内の前記第１犠牲材料の一部を除去して、第２グルーブを形成することと、前記第２グルーブの側壁及び底部を覆う第１誘電体層を形成することと、前記第１誘電体層が形成されている第２グルーブ内に第２電極を形成することと、を含む。本開示の実施例では、まず、基板上に複数の第１半導体ピラーを形成し、複数の第１半導体ピラーの表面に対して酸化処理を実行して酸化物層を形成し、酸化物層のギャップ内に第１犠牲材料を充填した後、酸化物層の一部を除去し、それにより、複数の第１半導体ピラーの間に複数の第１グルーブを形成し、複数の第１グルーブ内に複数の第１電極を直接形成して、形成された複数の第１電極の間は、互いに独立し、それにより、複数の第１電極間の相互干渉の問題を改善し、半導体構造の性能を改善することができる。

【図面の簡単な説明】

【0023】

【図1】本開示の実施例によるＤＲＡＭトランジスタの回路接続を示す概略図である。

【図2】本開示の実施例による半導体構造の製造方法のフローチャートである。

【図3A】本開示の実施例による半導体構造の製造プロセスの概略断面図である。

【図3B】本開示の実施例による半導体構造の製造プロセスの概略断面図である。

【図3C】本開示の実施例による半導体構造の製造プロセスの概略断面図である。

【図3D】本開示の実施例による半導体構造の製造プロセスの概略断面図である。

【図3E】本開示の実施例による半導体構造の製造プロセスの概略断面図である。

【図3F】本開示の実施例による半導体構造の製造プロセスの概略断面図である。

【図3G】本開示の実施例による半導体構造の製造プロセスの概略断面図である。

【図3H】本開示の実施例による半導体構造の製造プロセスの概略断面図である。

【図3I】本開示の実施例による半導体構造の製造プロセスの概略断面図である。

【図3J】本開示の実施例による半導体構造の製造プロセスの概略断面図である。

【図3K】本開示の実施例による半導体構造の製造プロセスの概略断面図である。

【図3L】本開示の実施例による半導体構造の製造プロセスの概略断面図である。

【発明を実施するための形態】

【0024】

本開示の実施例の技術的解決策及び利点をより明確にするために、以下では、図面及び実施例を参照して、本開示の技術的解決策を更に詳しく説明する。本開示の例示的な実施形態が図面に示されているが、本開示は様々な形態で実現されることができ、本明細書に記載の実施形態によって限定されるべきではないことを理解されたい。むしろ、これらの実施形態は、本開示をより完全に理解し、本開示の範囲を当業者に完全に伝えることができるように提供される。

【0025】

本開示は、図面を参照して、以下の段落で例示的により詳細に説明される。本開示の利点及び特徴は、以下の説明及び特許請求の範囲からより明らかになる。図面は、すべて非常に簡略化された形であり、且つすべて不正確な縮尺を使用しており、本開示の実施例を説明する目的を容易にし、明確に支援するためにのみ使用されることに留意されたい。

【0026】

本開示における「…の上」、「…の上部」、及び「…の上方」の意味は、可能な限り広い意味で解読されるべきであり、「…の上」は、ある物体の上にあり且つその間には介在特徴や層がない（つまり、直接何かの上にある）ことを意味するだけでなく、さらに、ある物体の上にあり且つその間には介在特徴や層があるという意味も含まれることが理解できる。

【0027】

また、説明の便宜のために、「…の上」、「…の上部」、「…の上方」、「上」、「上部」などの空間的関係用語は、図示されている１つの要素又は特徴と、他の要素又は特徴との関係を説明するために使用され得る。図示される向きに加えて、空間的関係用語は、使用中又は動作中のデバイスの異なる向きを包含することを意図している。デバイスは、別の向きに向けられてもよく（９０度回転又は他の向きに）、本明細書で使用される空間的関係用語もそれに応じて解釈され得る。

【0028】

本開示の実施例では、「基板」という用語は、その上に後続の材料層が追加される材料を指す。基板自体は、パターン化されることができる。基板の頂部に追加される材料は、パターン化されてもよく、パターン化されないままであってもよい。さらに、基板は、シリコン、シリコンゲルマニウム、ゲルマニウム、砒化物、リン化インジウムなどの様々な半導体材料を含み得る。あるいは、基板は、ガラス、プラスチック、又はサファイアウェハなどの非導電性材料からなってもよい。

【0029】

本開示の実施例では、「層」という用語は、厚みを有する領域を含む材料の部分を指す。層は、下方又は上方の構造の全体にわたって延在され得、又は下方又は上方の構造の範囲よりも小さい範囲を有され得る。さらに、層は、連続構造の厚みよりも薄い厚みを有する均質又は不均質の連続構造の領域であり得る。例えば、層は、連続構造の上面と底面の間に位置され得、又は層は、連続構造の上面と底面の任意の１対の水平面の間に配置され得る。層は、水平、垂直、及び／又は傾斜面に沿って延在され得る。層は、複数のサブ層を含み得る。例えば、相互接続層は、１つ又は複数の導体及び接触サブ層（相互接続線及び／又はビア接点が形成される）、及び１つ又は複数の誘電体サブ層を含み得る。

【0030】

本開示の実施例では、「第１」、「第２」などの用語は、特定の順番又は前後順番を限定するものではなく、類似する対象を区別するものである。

【0031】

本開示の実施例に含まれる半導体構造は、最終的なデバイス構造を形成するための後続のプロセスで使用される少なくとも一部である。ここで、前記最終的なデバイスは、メモリを含み得、前記メモリは、ダイナミック・ランダム・アクセス・メモリを含むがこれに限定されず、以下では、ダイナミック・ランダム・アクセス・メモリを例として説明する。

【0032】

しかしながら、以下の実施例におけるダイナミック・ランダム・アクセス・メモリの説明は、本開示を説明するためにのみ使用され、本開示の範囲を限定するものではないことに留意されたい。

【0033】

ダイナミックランダムアクセスメモリ技術の発展に伴い、メモリユニットのサイズはますます小さくなり、そのアレイアーキテクチャは、８Ｆ^２から６Ｆ^２から更に４Ｆ^２になり、さらに、ダイナミック・ランダム・アクセス・メモリのイオン及びリーク電流に対する要求に基づいて、メモリのアーキテクチャは、プレーナ・アレイ・トランジスタ（Ｐｌａｎａｒ Ａｒｒａｙ Ｔｒａｎｓｉｓｔｏｒ）からリセス・ゲート・アレイ・トランジスタ（Ｒｅｃｅｓｓ Ｇａｔｅ Ａｒｒａｙ Ｔｒａｎｓｉｓｔｏｒ）、リセス・ゲート・アレイ・トランジスタから埋め込みチャネル・アレイ・トランジスタ（Ｂｕｒｉｅｄ Ｃｈａｎｎｅｌ Ａｒｒａｙ Ｔｒａｎｓｉｓｔｏｒ）、埋め込みチャネル・アレイ・トランジスタから垂直チャネル・アレイ・トランジスタ（Ｖｅｒｔｉｃａｌ Ｃｈａｎｎｅｌ Ａｒｒａｙ Ｔｒａｎｓｉｓｔｏｒ）にまで及ぶ。

【0034】

本開示のいくつかの実施例では、プレーナトランジスタ、リセス・ゲート・アレイ・トランジスタ、埋め込みトランジスタ、縦型ゲートトランジスタのいずれであっても、ダイナミック・ランダム・アクセス・メモリは、複数のメモリユニット構造で構成され、各メモリユニット構造は主に、１つのトランジスタと、トランジスタによって制御される１つのメモリユニット（蓄積キャパシタ）で構成され、つまり、ダイナミック・ランダム・アクセス・メモリは、１つのトランジスタ（Ｔ：Ｔｒａｎｓｉｓｔｏｒ）と、１つのキャパシタ（Ｃ：Ｃａｐａｃｉｔｏｒ）（１Ｔ１Ｃ）のアーキテクチャを含み、その主な機能原理は、キャパシタに蓄積された電荷の量を使用して、バイナリビット（ｂｉｔ）が１か０かを表すことである。

【0035】

図１は、本開示の実施例による１Ｔ１Ｃアーキテクチャの回路接続を示す概略図であり、図１に示すように、トランジスタＴのドレインは、ビットライン（ＢＬ：Ｂｉｔ Ｌｉｎｅ）と電気的に接続され、トランジスタＴのソースは、キャパシタＣの電極板の１つに電気的に接続され、キャパシタＣのもう一方の電極板は、基準電圧に接続でき、前記基準電圧は、接地電圧又はその他の電圧であり得、トランジスタＴのゲートは、ワードライン（ＷＬ：Ｗｏｒｄ Ｌｉｎｅ）に接続され、ワードラインＷＬに電圧を印加することにより、トランジスタＴをオン／オフに制御し、ビットラインＢＬは、トランジスタＴがオンになると、前記トランジスタＴに対して読み取り又は書き込み動作を実行するために使用される。

【0036】

しかしながら、メモリの小型化の進展を実現するために、ダイナミック・ランダム・アクセス・メモリのサイズは縮小しており、キャパシタのサイズも縮小しているため、キャパシタを形成するプロセスはますます困難になると同時に、キャパシタには使用中の漏れの問題が存在し、キャパシタ内の複数の下部電極板間の相互干渉の問題が存在する。

【0037】

これに基づいて、上記の問題の１つ又は複数を解決するために、本開示の実施例は、半導体構造の製造方法を提供し、キャパシタの漏れの問題を改善し、及びキャパシタにおける複数の下部電極板間の相互干渉の問題を改善することができる。図２は、本開示の実施例による半導体構造の製造方法のフローチャートである。図２に示すように、本開示の実施例による半導体構造の製造方法は、以下のステップを含む。

【0038】

ステップＳ１００において、基板を提供し、前記基板上に、第１方向及び第２方向に沿ってアレイ状に配置された複数の第１半導体ピラーを形成し、前記第１方向及び前記第２方向は、いずれも前記第１半導体ピラーの延在方向に対して垂直であり、且つ前記第１方向は、前記第２方向と交差する。

【0039】

ステップＳ２００において、複数の前記第１半導体ピラーに対して酸化処理を実行して、前記第１半導体ピラーの表面に酸化物層を形成する。

【0040】

ステップＳ３００において、前記酸化物層のギャップ内に第１犠牲材料を充填する。

【0041】

ステップＳ４００において、前記酸化物層の一部を除去して、第１アクティブピラー及び第１グルーブを取得する。

【0042】

ステップＳ５００において、前記第１グルーブ内に第１電極を形成する。

【0043】

ステップＳ６００において、前記酸化物層のギャップ内の前記第１犠牲材料の一部を除去して、第２グルーブを形成する。

【0044】

ステップＳ７００において、前記第２グルーブの側壁及び底部を覆う第１誘電体層を形成する。

【0045】

ステップＳ８００において、前記第１誘電体層が形成されている第２グルーブ内に第２電極を形成する。

【0046】

図２に示されるステップは排他的ではなく、他のステップもまた、示される動作の任意のステップの前、後、又は間に実行され得、図２に示されるステップは、実際のニーズに応じて順次調整され得ることを理解されたい。図３Ａ～図３Ｌは、本開示の実施例による半導体構造の製造プロセスの概略断面図である。図３Ａ～図３Ｌは、半導体構造を反映する製造方法の完全な実現プロセスの概略図であり、図面でマークされていないいくつかの部分は互いに共有できることに留意されたい。以下では、図２、図３Ａ～図３Ｌを参照して、本開示の実施例による導体構造の製造方法について詳細に説明する。

【0047】

ステップＳ１００において、主に、基板１０１を提供し、基板１０１上に複数の第１半導体ピラー１０２－１を形成する。

【0048】

いくつかの実施例では、前記第１方向及び第２方向に沿ってアレイ状に配置された複数の第１半導体ピラー１０２－１を形成することは、前記基板１０１をエッチングして、前記基板１０１上に、第１方向に沿って離間して配置された複数の第１トレンチ１１０及び第２方向に沿って離間して配置された複数の第２トレンチ１１１を形成することと、各前記第１半導体ピラー１０２－１が第１部分１１３及び前記第１部分１１３上に位置する第２部分１１２を含むように、前記第１トレンチ１１０及び／又は前記第２トレンチ１１１の底部に対して拡大処理を実行することと、を含み、前記第１部分１１３の最大直径は、前記第２部分１１２の最小直径より小さい。

【0049】

いくつかの特定の例では、前記基板１０１は、元素半導体材料基板（シリコン（Ｓｉ）基板、ゲルマニウム（Ｇｅ）基板など）、化合物半導体材料基板（シリコンゲルマニウム（ＳｉＧｅ）基板など）、絶縁体シリコン（ＳＯＩ）基板、絶縁体ゲルマニウム（ＧｅＯＩ）基板などを含み得る。好ましくは、前記基板はシリコン基板である。

【0050】

いくつかの特定の例では、前記基板１０１は、物理気相成長（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）プロセス、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）プロセス、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）プロセスなどによって形成され得る。

【0051】

以下では、図３Ａ～図３Ｄを参照して、第１半導体ピラー１０２－１の形成プロセスについて詳細に説明する。

【0052】

図３Ａに示すように、基板１０１の表面に対して第１エッチングを実行して、基板１０１内に第１方向に沿って離間して配置された複数の第１トレンチ１１０を形成する。ここで、各前記第１トレンチ１１０は、第２方向に沿って延在する。

【0053】

ここで、前記第１方向は、基板１０１の表面に対して平行であり、前記第２方向は、前記第１方向と交差し、且つ前記基板１０１の表面に対して平行である。第３方向は、第１半導体ピラー１０２－１の延在方向であり、且つ前記第３方向は、前記基板１０１の表面に対して垂直である。

【0054】

ここで、第１方向が第２方向と交差することは、第１方向と第２方向との夾角が０～９０度であることとして理解できる。

【0055】

本開示を明確に説明するために、以下の実施例では、第１方向が第２方向に対して垂直である場合を例として説明する。例示的に、前記第１方向は、図３Ａに示されるＸ軸方向であり、前記第２方向は、図３Ａに示されるＹ軸方向であり、前記第３方向は、図３Ａに示されるＺ軸方向である。しかし、以下の実施例における方向の説明は、本開示を説明するためにのみ使用され、本開示の範囲を限定するものではないことに留意されたい。

【0056】

いくつかの特定の例では、前記第１トレンチ１１０は、浅いトレンチ分離（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を含むが、これに限定されない。

【0057】

いくつかの特定の例では、第１トレンチ１１０を形成する方法は、ドライプラズマエッチングプロセスを含むが、これに限定されない。

【0058】

図３Ｂに示すように、前記第１トレンチ１１０内に第１絶縁層１１９が形成され、ここで、前記第１絶縁層１１９の上面は、基板１０１の上面に実質的に面一であり、ここで、前記第１絶縁層１１９は、支持のために使用される。

【0059】

いくつかの特定の例では、前記第１絶縁層１１９の構成材料は、酸化シリコン（ＳｉＯ_２）を含むが、これに限定されない。

【0060】

いくつかの特定の例では、第１絶縁層１１９を形成する方法は、ＰＶＤ、ＣＶＤ、ＡＬＤなどのプロセスを含むが、これらに限定されない。

【0061】

図３Ｃに示すように、第１絶縁層１１９が形成されている基板１０１に対して第２エッチングを実行して、前記基板１０１内に複数の第２トレンチ１１１を形成し、ここで、複数の第２トレンチ１１１は、第２方向に沿って離間して配置され、且つ各前記第２トレンチ１１１は、第１方向に沿って延在し、つまり、前記第１トレンチ１１０と前記第２トレンチ１１１は交差する。

【0062】

いくつかの特定の例では、第１方向が第２方向に対して垂直である場合、前記第１トレンチ１１０と前記第２トレンチ１１１は互いに垂直である。

【0063】

いくつかの特定の例では、複数の前記第１トレンチ１１０は、Ｘ軸方向に沿って離間して配置され、且つ各前記第１トレンチ１１０は、Ｙ軸方向に沿って延在し、複数の前記第２トレンチ１１１は、Ｙ軸方向に沿って離間して配置され、且つ各前記第２トレンチ１１１は、Ｘ軸方向に沿って延在する。

【0064】

いくつかの特定の例では、第２トレンチ１１１を形成する方法は、ドライプラズマエッチングプロセスを含むが、これに限定されない。

【0065】

いくつかの特定の例では、前記第２トレンチ１１１は、浅いトレンチ分離（ＳＴＩ）構造を含むが、これに限定されない。

【0066】

いくつかの特定の例では、第３方向に沿った第１トレンチ１１０の深さと第３方向に沿った第２トレンチ１１１の深さは、同じであっても異なっていてもよい。

【0067】

好ましくは、第３方向に沿った第１トレンチ１１０の深さと第３方向に沿った第２トレンチ１１１の深さは同じであり、このようにして、製造プロセスにおけるプロセスパラメータの調整を減少し、プロセスの難しさを軽減することができる。

【0068】

ここで、第１トレンチ１１０及び第２トレンチ１１１は、前記基板１０１を、第１方向及び第２方向に沿ってアレイ状に配置された複数の第１半導体ピラー１０２－１に分割する。

【0069】

いくつかの特定の例では、基板１０１の表面上に格子状のマスク層を形成することもでき、当該格子状のマスク層を、マスクとして基板１０１をエッチングし、同時に、第１トレンチ１１０及び第２トレンチ１１１を形成して、基板１０１内に第１方向及び第２方向に沿ってアレイ状に配置された複数の第１半導体ピラー１０２－１を形成する。

【0070】

次に、図３Ｃに示すように、各前記第１トレンチ１１０及び／又は前記第２トレンチ１１１の底部に対して拡大処理を実行し、ここで、前記拡大処理は、第１トレンチ１１０の底部を第１方向に沿ってエッチングすること、及び／又は、前記第１方向に沿った第１トレンチ１１０及び／又は第２トレンチ１１１の底部の直径が前記第１方向に沿った対応するトレンチの頂部の直径より大きくなるように、第２トレンチ１１１の底部を第２方向に沿ってエッチングすること、
及び／又は、
前記第２方向に沿った第１トレンチ１１０及び／又は第２トレンチ１１１の底部の直径は、前記第２方向に沿った対応するトレンチの頂部の直径より大きいこととして理解できる。

【0071】

いくつかの特定の例では、採用されたエッチングプロセスは、ウェットエッチングプロセス、ドライプラズマエッチングプロセスなどを含み得る。

【0072】

例示的に、前記ウェットエッチングプロセスでは、第１トレンチ１１０及び／又は第２トレンチ１１１の底部にエッチャントを通過させ、エッチャントの各異方性エッチングにより、Ｘ軸方向に沿った第１トレンチ１１０及び／又は第２トレンチ１１１の底部の直径を増大させ、及び／又は、Ｙ軸方向に沿った第１トレンチ１１０及び／又は第２トレンチ１１１の底部の直径を増大させる。

【0073】

例示的に、前記ドライプラズマエッチングプロセスでは、プラズマを制御してラテラルエッチングを実行して、第１トレンチ１１０及び／又は第２トレンチ１１１の底部に、直径が拡大されたトレンチ構造を形成する。

【0074】

本開示の実施例では、各前記第１トレンチ１１０及び／又は前記第２トレンチ１１１の底部に対して拡大処理を実行した後、エッチングプロセスは、基板１０１上に位置する複数の第１半導体ピラー１０２－１の側部領域がエッチングされ、第１半導体ピラー１０２－１の底部領域のサイズが縮小されるようにする。

【0075】

換言すれば、前記第１半導体ピラー１０２－１は、第１部分１１３と、前記第１部分１１３上に位置する第２部分１１２とを含み、ここで、前記第１半導体ピラー１０２－１の第２部分１１２は、前記第１半導体ピラー１０２－１の第１部分１１３の上に位置する。

【0076】

例示的に、第１トレンチ１１０のみに対して拡大処理を実行する場合、Ｘ軸方向に沿った前記第１半導体ピラー１０２－１の第１部分１１３の最大直径は、Ｘ軸方向に沿った前記第１半導体ピラー１０２－１の第２部分１１２の最小直径より小さい。

【0077】

例示的に、第２トレンチ１１１のみに対して拡大処理を実行する場合、Ｙ軸方向に沿った前記第１半導体ピラー１０２－１の第１部分１１３の最大直径は、Ｙ軸方向に沿った前記第１半導体ピラー１０２－１の第２部分１１２の最小直径より小さい。

【0078】

例示的に、第１トレンチ１１０及び第２トレンチ１１１の両方に対して拡大処理を実行する場合、Ｘ軸方向に沿った前記第１半導体ピラー１０２－１の第１部分１１３の最大直径は、Ｘ軸方向に沿った前記第１半導体ピラー１０２－１の第２部分１１２の最小直径より小さく、及びＹ軸方向に沿った前記第１半導体ピラー１０２－１の第１部分１１３の最大直径は、Ｙ軸方向に沿った前記第１半導体ピラー１０２－１の第２部分１１２の最小直径より小さい。

【0079】

好ましくは、第１トレンチ１１０及び第２トレンチ１１１の両方に対して拡大処理を実行して、前記第１半導体ピラー１０２－１の第１部分１１３のサイズを縮小させる。

【0080】

例示的に、第１部分１１３の最大直径は、図３Ｃにおける第１半導体ピラー１０２－１の第１部分１１３が、第１半導体ピラー１０２－１の第２部分１１２と接触する位置での直径として理解でき、第２部分１１２の最小直径は、第１半導体ピラー１０２－１の第２部分１１２におけるサイズが最小である領域として理解でき、図３Ｃを参照すれば、第１半導体ピラー１０２－１の第２部分１１２の上下部分は同じサイズであり、即ち、第１半導体ピラー１０２－１の第２部分１１２の最小直径と最大直径は同じである。

【0081】

次に、図３Ｄに示すように、第１トレンチ１１０内の第１絶縁層１１９を除去する。いくつかの特定の例では、第１絶縁層１１９を除去する方法は、ウェットエッチングプロセス、ドライプラズマエッチングプロセスを含むが、これらに限定されない。

【0082】

ステップＳ２００において、主に、第１半導体ピラー１０２－１の表面に酸化物層１０３を形成する。

【0083】

いくつかの実施例では、前記第１半導体ピラー１０２－１の表面に酸化物層１０３を形成することは、
前記第１部分１１３が酸化物ピラー１０３－１に完全に酸化され、露出された前記第２部分１１２の表面が第１酸化物層１０３－２に酸化され、前記基板１０１の表面が第２酸化物層１０３－３に酸化されるように、前記第１半導体ピラー１０２－１に対して酸化処理を実行することを含む。

【0084】

図３Ｅに示すように、熱酸化プロセスなどの酸化プロセスによって前記第１半導体ピラー１０２－１を酸化することにより、第１半導体ピラー１０２－１の第１部分１１３は、すべて酸化物ピラー１０３－１に酸化され、及び露出された第１半導体ピラー１０２－１の第２部分１１２の表面は、第１酸化物層１０３－２に酸化され、同時に、基板１０１の表面も、酸化されて第２酸化物層１０３－３を形成する。

【0085】

ここで形成された第２酸化物層１０３－３は、後続のプロセスで形成されるキャパシタを下部基板１０１から分離することを可能にし、それにより、キャパシタの底部の漏れの問題を改善することが理解できる。

【0086】

ここで、第１酸化物層１０３－２、第２酸化物層１０３－３、酸化物ピラー１０３－１は、共同で酸化物層１０３を構成する。

【0087】

ここで、第１酸化物層１０３－２、第２酸化物層１０３－３、酸化物ピラー１０３－１の材料は同じである。例示的に、第１酸化物層１０３－２、第２酸化物層１０３－３、酸化物ピラー１０３－１の構成材料は、シリコン酸化物を含むが、これに限定されない。

【0088】

いくつかの特定の例では、酸化物層１０３の材料は、前記第１絶縁層１１９の材料と同じでも異なってもよい。

【0089】

前述した実施例において、第１トレンチ１１０及び／又は第２トレンチ１１１に対して拡大処理を実行した後、第１半導体ピラー１０２－１の第１部分１１３のサイズは小さく、完全に酸化しやすいことに留意されたい。第１半導体ピラー１０２－１の第１部分１１３が完全に酸化される場合、前記第１半導体ピラー１０２－１の第２部分１１２の表面のみが酸化される。

【0090】

ステップＳ３００において、主に、第１犠牲材料１０４－１を充填する。

【0091】

いくつかの実施例では、前記酸化物層１０３のギャップ内に第１犠牲材料１０４－１を充填することは、
複数の前記酸化物ピラー１０３－１のギャップ内及び前記第１酸化物層１０３－２のギャップ内に第１犠牲材料１０４－１を充填することを含み、
図３Ｆに示すように、酸化物層１０３のギャップ内に第１犠牲材料１０４－１を充填する。具体的には、第１酸化物層１０３－２のギャップ及び酸化物ピラー１０３－１のギャップ内に第１犠牲材料１０４－１を充填することであり得る。

【0092】

いくつかの特定の例では、第１犠牲材料１０４－１を充填する方法は、ＰＶＤ、ＣＶＤ、及びＡＬＤを含むが、これらに限定されない。

【0093】

いくつかの特定の例では、第１犠牲材料１０４－１の材質は、ポリシリコン、炭素を含むが、これらに限定されない。

【0094】

ここで、第１犠牲材料１０４－１の材質の選択の場合、第１態様において、第１犠牲材料１０４－１が第１酸化物層１０３－２に対して特定のエッチング選択比を有することを考慮する必要があることにより、後続のプロセスで第１酸化物層１０３－２を除去して第１グルーブ１０５を形成するとき、第１犠牲材料１０４－１を保持することができ、第２態様において、第１犠牲材料１０４－１が後続のプロセスで形成される第１電極１０６の材料に対して特定のエッチング選択比を有することを考慮する必要があることにより、後続のプロセスで第１犠牲材料１０４－１を除去して第１犠牲層１０４を形成するとき、形成された第１電極１０６への影響を低減でき、第３態様において、第１犠牲材料１０４－１は、後続のプロセスで容易に除去される必要がある。

【0095】

ステップ４００において、主に、第１アクティブピラー１０２及び第１グルーブ１０５を形成する。

【0096】

図３Ｇに示すように、第１酸化物層１０３－２を除去して、第１グルーブ１０５を形成する。第１酸化物層１０３－２が除去された第１半導体ピラー１０２－１は、第１アクティブピラー１０２を形成する。

【0097】

いくつかの特定の例では、第１酸化物層１０３－２を除去する方法は、ウェットエッチングプロセス、ドライプラズマエッチングプロセスを含むが、これらに限定されない。

【0098】

ステップ５００において、主に、第１電極１０６を形成する。

【0099】

図３Ｈに示すように、第１グルーブ１０５内に第１電極１０６の材料を充填して、第１電極１０６を形成する。

【0100】

ここで、第１電極１０６は、キャパシタの下部電極として使用される。

【0101】

いくつかの特定の実施例では、前記第１電極１０６の構成材料は、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）、及び窒化チタン（ＴｉＮ）を含み得るが、これらに限定されない。

【0102】

本開示の実施例では、第１電極１０６を形成する方法は、ＰＶＤ、ＣＶＤ、及びＡＬＤを含むが、これらに限定されない。

【0103】

本開示の実施例では、第１酸化物層１０３－２を除去した後、第１グルーブ１０５を形成し、この場合の第１グルーブ１０５は、第１半導体ピラー１０２－１を取り囲み、第１半導体ピラー１０２－１のギャップ内の第１犠牲材料１０４－１は、すべて一緒に接続され、第１グルーブ１０５内に第１電極１０６の形成材料を直接充填し、それにより、第１電極１０６を形成することが理解できる。第１グルーブ１０５は、互いに分離されているので、形成された第１電極１０６は、互いに分離されている。従来の方法は、第１半導体ピラー１０２－１のギャップ内の第１トレンチ１１０及び第２トレンチ１１１内に第１電極１０６の材料を直接堆積して複数の第１電極１０６を形成することであり、このようにして、複数の第１電極１０６の底部は、互いに分離できず、それにより、第１電極１０６間は、互いに干渉する。本開示の実施例の技術案で形成された第１電極１０６は互いに分離され得、それにより、複数の第１電極１０６間の相互干渉の問題を改善することができる。

【0104】

ステップＳ６００において、主に、第１犠牲材料１０４－１の一部を除去して、第２グルーブ１０９を形成する。

【0105】

いくつかの実施例では、前記第１酸化物層１０３－２のギャップ内の第１犠牲材料１０４－１を除去して、第２グルーブ１０９を形成する場合、複数の前記酸化物ピラー１０３－１のギャップ内の前記第１犠牲材料１０４－１が保持され、第１犠牲層１０４を形成する。

【0106】

図３Ｉに示すように、第１酸化物層１０３－２のギャップ内の第１犠牲材料１０４－１を除去して、第２グルーブ１０９を形成し、酸化物ピラー１０３－１のギャップ内の第１犠牲材料１０４－１を保持し、残りの第１犠牲材料１０４－１は、第１犠牲層１０４を構成する。

【0107】

いくつかの特定の例では、第１酸化物層１０３－２のギャップ内の第１犠牲材料１０４－１を除去する方法は、ウェットエッチングプロセス、ドライエッチングプロセスを含むが、これらに限定されない。例示的に、エッチングプロセスを使用して第１酸化物層１０３－２のギャップ内の第１犠牲材料１０４－１を除去する場合、エッチング時間を制御することにより、第１酸化物層１０３－２のギャップ内の第１犠牲材料１０４－１のみをエッチングし、酸化物ピラー１０３－１のギャップ内の第１犠牲材料１０４－１が保持される目的に達することができる。ステップＳ７００において、主に、第１誘電体層１０７を形成する。

【0108】

図３Ｊに示すように、第２グルーブ１０９の側壁及び底部に第１誘電体層１０７を形成する。

【0109】

ここで、第１誘電体層１０７は、キャパシタの誘電体として使用される。

【0110】

ここで、前記第１誘電体層１０７の構成材料は、高誘電率（Ｈｉｇｈ－Ｋ）材料を含み、高誘電率材料は、一般的に、誘電率が３．９より高材料であり、且つ通常はこの値よりもかなり高い材料を指す。いくつかの特定の例では、前記第１誘電体層１０７の材料は、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ）、酸化ハフニウム（ＨｆＯ_２）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）などを含み得るが、これらに限定されない。

【0111】

ステップＳ８００において、図３Ｊに示すように、主に、第２電極１０８を形成する。

【0112】

いくつかの特定の実施例では、前記第２電極１０８の構成材料は、ルテニウム、酸化ルテニウム、及び窒化チタンを含み得るが、これらに限定されない。

【0113】

ここで、第２電極１０８を形成する方法は、ＰＶＤ、ＣＶＤなどのプロセスを含むが、これらに限定されない。

【0114】

上記の実施例は、基板１０１上に第１アクティブピラー１０２を形成し、第１アクティブピラー１０２のギャップ内にメモリ構造を形成するプロセスを説明した。メモリ密度に対する現在の要求が増加し続けるにつれて、第１アクティブピラー１０２のアスペクト比は増加し続け、第１アクティブピラー１０２のアスペクト比を増加させる必要がある場合、第１アクティブピラー１０２を一度に高く形成しすぎると、崩壊しやすくなる恐れがある。

【0115】

上記の問題を解決するために、本開示の実施例は、以下の技術案を提案する。

【0116】

いくつかの実施例では、図３Ｌに示すように、前記半導体構造の製造方法は、
前記第２電極１０８を形成した後、前記第１アクティブピラー１０２上に、第１方向及び第２方向の沿ってアレイ状に配列された複数の第２半導体ピラーを形成することと、
前記第２半導体ピラーの露出された表面が第３酸化物層に酸化されるように、前記第２半導体ピラーに対して酸化処理を実行することと、
前記第３酸化物層のギャップ内に第２犠牲材料を充填することと、
前記第３酸化物層を除去して、第２アクティブピラー１１５を取得し、第３グルーブを形成することと、
前記第３グルーブ内に第３電極１１６を形成すること、
前記第２犠牲材料を除去して、第４グルーブを形成することと、
前記第４グルーブの側壁に第２誘電体層１１７を形成することと、
第２誘電体層１１７が形成されている第４グルーブ内に第４電極１１８を形成することと、を含み、ここで、前記第１電極１０６と前記第３電極１１６は、互いに接続され、前記第１誘電体層１０７と前記第２誘電体層１１７は、互いに接続され、前記第２電極１０８と前記第４電極１１８は、互いに接続されている。

【0117】

いくつかの実施例では、図３Ｋに示すように、前記第１アクティブピラー１０２上に、第１方向及び第２方向に沿ってアレイ状に配置された複数の第２半導体ピラーを形成することは、
第１アクティブピラー１０２上に第２半導体基板１１４を形成することと、
前記第２半導体基板１１４内に、第１方向に沿って離間して配置された複数の第３トレンチを形成し、及び第２方向に沿って離間して配置された複数の第４トレンチを形成して、第１アクティブピラー１０２上に、第１方向及び第２方向に沿ってアレイ状に配置された複数の第２半導体ピラーを形成することと、を含む。

【0118】

ここで、第２半導体基板１１４と基板１０１の材料は、同じでも異なってもよい。

【0119】

いくつかの実施例では、前記第１アクティブピラー１０２上に第２半導体基板１１４を形成することは、
エピタキシャル成長プロセスを使用して、第１アクティブピラー１０２上に第２半導体基板１１４を形成することを含む。

【0120】

ここで、第１アクティブピラー１０２上に第２アクティブピラー１１５を形成し、第２アクティブピラー１１５のギャップ内に第３電極１１６、第２誘電体層１１７、第４電極１１８を形成するプロセスは、前述した実施例における第１アクティブピラー１０２を形成し、第１アクティブピラー１０２のギャップ内に第１電極１０６、第１誘電体層１０７、第２電極１０８を形成する方法と類似し、ここでは繰り返して説明しない。

【0121】

本開示の実施例では、まず、基板１０１上に第１アクティブピラー１０２を形成し、第１アクティブピラー１０２のギャップ内に、第１電極１０６、第１誘電体層１０７、第２電極１０８を含む下部キャパシタを形成し、次に、第１アクティブピラー１０２上にエピタキシャル成長により第２半導体基板１１４を形成し、それにより、第２アクティブピラー１１５を形成し、第２アクティブピラー１１５のギャップ内に、第３電極１１６、第２誘電体層１１７、第４電極１１８を含む上部キャパシタを形成することが理解できる。下部キャパシタの第１電極１０６は、上部キャパシタの第３電極１１６に接続され、下部キャパシタの第２電極１０８は、上部キャパシタの第４電極１１８に接続され、下部キャパシタの第１誘電体層１０７は、上部キャパシタの第２誘電体層１１７に接続されている。つまり、本開示の実施例では、キャパシタが２つの部分で形成され、１ステップでキャパシタを形成するプロセスにおける半導体ピラーのアスペクト比が大きいことによる崩壊の問題を改善する。

【0122】

次に、第２アクティブピラー１１５の上面にトランジスタ（図３Ｌには図示せず）を形成し、トランジスタのソース及びドレインの一方に電気的に接続されるビットラインが形成され、半導体構造内のキャパシタは、トランジスタ内のソース及びドレイン内の他方に電気的に接続される。

【0123】

いくつかの実施例では、前記半導体構造の製造方法は、第２アクティブピラー１１５上に、第１方向及び第２方向に沿ってアレイ状に配置された複数の第３アクティブピラーを形成することとであって、各前記第３アクティブピラーは、いずれも対応する１つの前記第２アクティブピラー１１５の上面に位置することと、
前記第３アクティブピラーの少なくとも片側を覆うゲート構造を形成することと、
前記第３アクティブピラーの対向する両端にソース及びドレインをそれぞれ形成することと、を更に含む。

【0124】

ここで、異なるタイプのトランジスタにおいて、ゲートの形状は異なり、例示的に、ピラー型ゲートトランジスタでは、ゲートはチャネル領域の片側にピラーの形で形成され、ハーフサラウンドゲートトランジスタでは、ゲートの半分がチャネル領域を取り囲み、ゲートオールアラウンド（ＧＡＡ：Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ）トランジスタでは、ゲートがチャネル領域を完全に取り囲む。

【0125】

本開示の実施例におけるトランジスタのタイプは、上記の様々なタイプを含み得るが、これらに限定されない。好ましくは、前記トランジスタのタイプは、ゲートオールアラウンドトランジスタである。

【0126】

ここでのゲート構造は、ゲート（Ｇ：Ｇａｔｅ）及びゲート酸化物層（Ｇａｔｅ ｏｘｉｄｅ ｌａｙｅｒ）を含み、ここで、ゲート酸化物層は、ゲートとチャネル領域との間に位置し、チャネル領域とゲートを電気的に分離するために使用され、それによって、トランジスタのホットキャリア効果を低減する。

【0127】

ここで、ゲートの材料は、金属又はポリシリコン（Ｐｏｌｙ）などを含み得る。ゲート酸化物層の材料は、シリコン酸化物を含み得るが、これに限定されない。

【0128】

いくつかの特定の例では、ゲートの形成方法は、ＰＶＤ、ＣＶＤ、及びＡＬＤを含むが、これらに限定されない。ゲート酸化物層の形成方法は、その場酸化を含むが、これに限定されない。

【0129】

いくつかの特定の例では、ソース、ドレインを形成する方法は、ドーピングプロセス、拡散プロセスなどを含むが、これらに限定されない。

【0130】

第３アクティブピラーの対向する両端に位置するソース及びドレインの位置は交換可能であり、実際の状況は、実際のニーズに応じて選択及び設置することができることに留意されたい。

【0131】

いくつかの実施例では、前記半導体構造の製造方法は、
前記第３アクティブピラー上に複数のビットラインを形成することを更に含み、前記複数のビットラインは、前記第３アクティブピラーの頂部と電気的に接触されている。

【0132】

上記の実施例におけるメモリは、トランジスタ－キャパシタ（ＴＯＣ：Ｔｒａｎｓｉｓｔｏｒ ｏｎ Ｃａｐａｃｉｔｏｒ）構造であり、前記構造はさらに、前記トランジスタ上に位置し、前記第３アクティブピラーの頂部と電気的に接触されている複数のビットラインを含むことが理解できる。

【0133】

ビットライン（ＢＬ）は、トランジスタがターンオンされるとき、前記トランジスタに対して読み取り又は書き込み動作を実行するために使用されることが理解できる。

【0134】

ここで、ビットライン（ＢＬ）をトランジスタの上方に設定し、ビットライン（ＢＬ）を金属ビットライン（Ｍｅｔａｌ ＢＬ）として使用し、抵抗を減らし、プロセスの難しさを軽減することができ、メモリの回路設計案との整合性を向上させることができる。

【0135】

本開示の実施例では、基板１０１上に複数の第１半導体ピラー１０２－１を形成することにより、各前記半導体ピラーは、第１部分１１３と、前記第１部分１１３上に位置する第２部分１１２とを含み、前記第１部分１１３の最大直径は、前記第２部分１１２の最小直径より小さくなり、次に、酸化処理により、複数の第１半導体ピラー１０２－１の第１部分１１３のすべてを酸化物ピラー１０３－１に酸化させ、各酸化物ピラー１０３－１の上面に、対応する第１アクティブピラー１０２を形成し、それによって、第１アクティブピラー１０２は、基板１０１から絶縁され、更に、第１アクティブピラー１０２のギャップ内に形成されたメモリ構造（キャパシタなど）が基板１０１から絶縁され、それにより、メモリ構造のリーク問題を改善し、メモリの信頼性を改善することが理解できる。

【0136】

本開示の実施例は、半導体構造の製造方法を提供し、前記方法は、基板１０１を提供し、前記基板１０１上に、第１方向及び第２方向に沿ってアレイ状に配置された複数の第１半導体ピラー１０２－１を形成することであって、前記第１方向及び前記第２方向は、いずれも前記第１半導体ピラー１０２－１の延在方向に対して垂直であり、且つ前記第１方向は、前記第２方向と交差することと、複数の前記第１半導体ピラー１０２－１に対して酸化処理を実行して、前記第１半導体ピラー１０２－１の表面に酸化物層１０３を形成することと、前記酸化物層１０３のギャップ内に第１犠牲材料１０４－１を充填することと、前記酸化物層１０３の一部を除去して、第１アクティブピラー１０２及び第１グルーブ１０５を取得することと、前記第１グルーブ１０５内に第１電極１０６を形成することと、前記酸化物層１０３のギャップ内の前記第１犠牲材料１０４－１の一部を除去して、第２グルーブ１０９を形成することと、前記第２グルーブ１０９の側壁及び底部を覆う第１誘電体層１０７を形成することと、前記第１誘電体層１０７が形成されている第２グルーブ１０９内に第２電極１０８を形成することと、を含む。本開示の実施例では、まず、基板１０１上に複数の第１半導体ピラー１０２－１を形成し、複数の第１半導体ピラー１０２－１の表面に対して酸化処理を実行して酸化物層１０３を形成し、酸化物層１０３のギャップ内に第１犠牲材料１０４－１を形成した後、酸化物層１０３の一部を除去することにより、複数の第１半導体ピラー１０２－１の間に複数の第１グルーブ１０５を形成し、複数の第１グルーブ１０５内に複数の第１電極１０６を直接形成して、形成された複数の第１電極１０６の間は、互いに独立し、それにより、複数の第１電極間１０６の相互干渉の問題を改善し、半導体構造の性能を改善することができる。

【0137】

本開示の別の態様によれば、本開示の実施例は、半導体構造を更に提供し、前記半導体構造は、
第１方向及び第２方向に沿ってアレイ状に配置された複数の第１アクティブピラーであって、前記第１方向及び前記第２方向は、いずれも前記第１アクティブピラーの延在方向に対して垂直であり、且つ前記第１方向は、前記第２方向と交差する、複数の第１アクティブピラーと、
複数の第１電極であって、各前記第１電極は、１つの前記第１アクティブピラーの側壁を覆い、前記第１電極は、離間して設置された第１グルーブ内に位置し、各前記第１グルーブは、各前記第１アクティブピラーの表面を取り囲む、複数の第１電極と、
複数の第１誘電体層であって、各前記第１誘電体層は、１つの前記第１電極の側壁及び隣接する２つの前記第１電極の間のギャップの底部を覆う、複数の第１誘電体層と、
前記複数の第１誘電体層の表面を覆う、第２電極と、を含む。

【0138】

いくつかの実施例では、前記半導体構造はさらに、
前記第１アクティブピラー上に位置する複数の第２アクティブピラーであって、各前記第２アクティブピラーと、対応する１つの前記第１アクティブピラーとの前記第１方向及び第２方向の所在平面上の正投影は重なり合う、複数の第２アクティブピラーと、
複数の第３電極であって、各前記第３電極は、１つの前記第２アクティブピラーの側壁を覆い、前記第３電極は、離間して設置された第３グルーブ内に位置し、各前記第３グルーブは、各前記第２アクティブピラーの表面を覆い、且つ前記第３電極と前記第１電極は、互いに接続されている、複数の第３電極と、
複数の第２誘電体層であって、各前記第２誘電体層は、１つの前記第３電極の側壁を覆い、且つ前記第２誘電体層と前記第１誘電体層は、互いに接続されている、複数の第２誘電体層と、
前記複数の第２誘電体層を覆い、且つ前記第２電極と互いに接続されている、第４電極と、を含む。

【0139】

いくつかの実施例では、前記半導体構造はさらに、
表面に第２酸化物層が形成されている基板と、
前記第２酸化物層上に位置する複数の酸化物ピラーであって、且つ各前記第１アクティブピラーは、対応する１つの前記酸化物ピラーの上面に位置する、複数の酸化物ピラーと、
複数の前記酸化物ピラーのギャップ内に位置する第１犠牲層と、を含み、
前記第１誘電体層は、前記第１電極の側壁及び前記第１犠牲層の上面を覆う。

【0140】

いくつかの実施例では、前記半導体構造はさらに、
複数の第３アクティブピラーであって、各前記第３アクティブピラーは、いずれも対応する１つの前記第１アクティブピラーの上面に位置する、複数の第３アクティブピラーと、
複数のトランジスタであって、各前記トランジスタのチャネル構造は、前記第３アクティブピラー内に位置し、前記チャネル構造の延在方向は、前記第１方向及び前記第２方向の所在平面に対して垂直である、複数のトランジスタと、を含む。

【0141】

いくつかの実施例では、前記トランジスタは、
前記第３アクティブピラーの少なくとも片側を取り囲むように設置されるゲート構造と、
前記第３アクティブピラーの対向する２つの端部にそれぞれ設置されるソース及びドレインと、を含む。

【0142】

いくつかの実施例では、前記半導体構造はさらに、
前記トランジスタの上方に位置し、前記第３アクティブピラーの頂部と電気的に接触されている複数のビットラインを含む。

【0143】

本開示の更に別の態様によれば、本開示の実施例は、本開示の上記の実施例のいずれかに記載の１つ又は複数の半導体構造を含むメモリを更に提供する。

【0144】

上記の実施例による半導体構造及びメモリは、方法の側面で詳細に説明されており、ここでは繰り返さない。

【0145】

本開示の実施例では、形成された第１電極は、離間して設置された第１グルーブ内に位置し、各前記第１グルーブは、各前記第１アクティブピラーの表面を取り囲み、つまり、本開示の実施例で形成される複数の第１電極間は互いに独立し、それにより、複数の第１電極間の相互干渉の問題を改善し、半導体構造の性能を改善することができる。

【0146】

本開示で提供されるいくつかの実施例では、開示されたデバイス及び方法は、非対象的な方法で実施され得ることが理解されるべきである。以上に説明した機器の実施例は単なる例示的なものであり、例えば、前記ユニットの分割は、論理的な機能の分割に過ぎない。実際の実現では、別の分割方法が存在でき、例えば、複数のユニット又はコンポーネントを組み合わせるか別のシステムに統合することができ、又は一部の特徴を無視するか実行しないことができる。さらに、図示又は説明された各構成要素は、互いに結合されるか、又は直接結合される。

【0147】

本開示で提供されるいくつかの方法又はデバイスの実施例で開示される特徴は、競合することなく任意に組み合わせて、新しい方法の実施例又はデバイスの実施例を取得することができる。

【0148】

本開示の実施形態は、本開示の保護範囲を限定するものではなく、本開示で開示された技術的範囲内で、当業者が容易に想到し得る変形又は置換はすべて、本開示の保護範囲内に含まれるべきである。したがって、本開示の保護範囲は、特許請求の保護範囲に従うものとする。

【産業上の利用可能性】

【0149】

本開示の実施例では、まず、基板上に複数の第１半導体ピラーを形成し、複数の第１半導体ピラーの表面に対して酸化処理を実行して酸化物層を形成し、酸化物層のギャップ内に第１犠牲材料を充填した後、酸化物層の一部を除去し、それにより、複数の第１半導体ピラーの間に複数の第１グルーブを形成し、複数の第１グルーブ内に複数の第１電極を直接形成して、形成された複数の第１電極の間は、互いに独立し、それにより、複数の第１電極間の相互干渉の問題を改善し、半導体構造の性能を改善することができる。

【図1】

【図2】

【図3a】

【図3b】

【図3c】

【図3d】

【図3e】

【図3f】

【図3g】

【図3h】

【図3i】

【図3j】

【図3k】

【図3l】