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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-11-18
(45)【発行日】2024-11-26
(54)【発明の名称】表示装置およびその駆動方法
(51)【国際特許分類】
G09G 3/3233 20160101AFI20241119BHJP
G09G 3/20 20060101ALI20241119BHJP
H10K 50/88 20230101ALI20241119BHJP
H10K 59/131 20230101ALI20241119BHJP
H10K 59/12 20230101ALI20241119BHJP
H10K 50/00 20230101ALI20241119BHJP
【ＦＩ】
G09G3/3233
G09G3/20 611E
G09G3/20 611H
G09G3/20 624B
G09G3/20 660U
H10K50/88
H10K59/131
H10K59/12
H10K50/00
【請求項の数】
18
(21)【出願番号】P 2023550895
(86)(22)【出願日】2021-09-30
(86)【国際出願番号】 JP2021036098
(87)【国際公開番号】W WO2023053328
(87)【国際公開日】2023-04-06
【審査請求日】2024-02-15
(73)【特許権者】
【識別番号】520487808
【氏名又は名称】シャープディスプレイテクノロジー株式会社
(74)【代理人】
【識別番号】100104695
【弁理士】
【氏名又は名称】島田 明宏
(74)【代理人】
【識別番号】100148459
【弁理士】
【氏名又は名称】河本 悟
(72)【発明者】
【氏名】田中 耕平
(72)【発明者】
【氏名】佐野 真仁
(72)【発明者】
【氏名】山本 薫
(72)【発明者】
【氏名】米林 諒
(72)【発明者】
【氏名】ヘガノビッチ アドナン
【審査官】塚本 丈二
(56)【参考文献】
【文献】米国特許出願公開第２０２１／０１２５５４３（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０２１／０１０４１９６（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１７／０２７０８６９（ＵＳ，Ａ１）
【文献】中国特許出願公開第１１２５０９５１９（ＣＮ，Ａ）
【文献】韓国公開特許第１０－２０２１－００１３５０９（ＫＲ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０９Ｇ ３／３２３３
Ｇ０９Ｇ ３／２０
Ｈ１０Ｋ ５０／８８
Ｈ１０Ｋ ５９／１３１
Ｈ１０Ｋ ５９／１２
Ｈ１０Ｋ ５０／００
(57)【特許請求の範囲】
【請求項1】
複数の画素回路を含む表示部と、前記複数の画素回路を駆動する駆動回路と、
前記複数の画素回路に複数のデータ信号の電圧をデータ電圧として書き込む１つまたは複数のリフレッシュフレーム期間からなる駆動期間と前記複数の画素回路へのデータ電圧の書き込みを停止する１つまたは複数の非リフレッシュフレーム期間からなる休止期間とが交互に現れるように前記駆動回路を制御する表示制御回路と
を備え、
前記複数の画素回路のそれぞれは、
電流によって駆動される表示素子と、
制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
前記駆動トランジスタの制御端子の電圧を保持するために一端が前記駆動トランジスタの制御端子に接続された保持キャパシタと、
前記保持キャパシタに書き込むべきデータ電圧を受け取る第１導通端子と前記駆動トランジスタの前記第１導通端子に接続された第２導通端子とを有するスイッチング素子としての書込制御トランジスタと、
前記駆動トランジスタの前記第２導通端子と前記制御端子との間に設けられ、オン状態のときに前記駆動トランジスタをダイオード接続状態とするスイッチング素子としての閾値補償トランジスタと、
前記表示素子および前記駆動トランジスタに対し直列に設けられたスイッチング素子としての少なくとも１つの発光制御トランジスタと、
前記駆動トランジスタのヒステリシス特性による閾値電圧のシフトを低減するためのバイアス電圧を前記駆動トランジスタに印加するバイアス印加回路と
を含み、
前記バイアス印加回路は、前記バイアス電圧または前記バイアス電圧を生成するための信号を受け取る第１端子と、前記駆動トランジスタの前記第１導通端子に接続される第２端子とを有し、
前記表示制御回路は、
前記駆動期間において所定の発光デューティで前記表示素子が発光するとともに前記休止期間において所定の発光デューティで前記表示素子が発光するように前記駆動回路に前記発光制御トランジスタがオンおよびオフさせ、前記駆動期間および前記休止期間のいずれにおいても、前記複数の画素回路のそれぞれにおいて前記発光制御トランジスタがオフ状態である期間内に前記バイアス電圧が前記駆動トランジスタの前記第１導通端子に印加されるように、前記駆動回路を制御し、
前記駆動期間では、前記複数の画素回路のそれぞれにおいて、前記発光制御トランジスタがオフ状態である期間内に、前記書込制御トランジスタと前記閾値補償トランジスタとがそれぞれ所定期間だけオン状態となり、前記閾値補償トランジスタがオフ状態に変化してから前記発光制御トランジスタがオン状態に変化するまでの間に設けられたバイアス期間の間、前記バイアス印加回路が、前記第１端子において受け取る電圧または信号に基づき前記バイアス電圧を前記駆動トランジスタの前記第１導通端子に印加するように、前記駆動回路を制御する、表示装置。
【請求項2】
前記表示部は、前記バイアス電圧を供給するためのバイアス電圧線を更に含み、前記バイアス印加回路は、前記バイアス印加回路の前記第１および第２端子にそれぞれ接続された第１および第２導通端子を有するスイッチング素子としてのバイアス印加トランジスタを含み、
前記複数の画素回路のそれぞれにおいて、前記バイアス印加回路の前記第１端子は前記バイアス電圧線に接続されている、請求項１に記載の表示装置。
【請求項3】
前記バイアス印加回路は、前記バイアス印加回路の前記第１および第２端子にそれぞれ接続された第１および第２導通端子を有するスイッチング素子としてのバイアス印加トランジスタを含み、前記複数の画素回路のそれぞれは、当該画素回路もしくは他の画素回路において前記バイアス印加トランジスタ以外の他のトランジスタの制御端子に与えられる信号のうち前記バイアス電圧に相当する電圧を前記バイアス期間に有する信号、または、前記バイアス電圧に相当する電源電圧が前記バイアス印加トランジスタの前記第１導通端子に与えられるように構成されている、請求項１に記載の表示装置。
【請求項4】
前記表示部は、複数のデータ信号線、複数の第１走査信号線、複数の発光制御線、複数のバイアス制御線、第１電源線、および、第２電源線を更に含み、前記駆動回路は、
複数のデータ信号を生成して前記複数のデータ信号線に印加するデータ側駆動回路と、
前記複数の第１走査信号線を選択的に駆動し、かつ、前記複数の発光制御線を選択的に非活性化する走査側駆動回路を含み、
前記複数の画素回路のそれぞれは、前記複数のデータ信号線のいずれか１つに対応し、かつ、前記複数の第１走査信号線のいずれか１つに対応し、かつ、前記複数の発光制御線のいずれか１つに対応し、かつ、前記複数のバイアス制御線のいずれか１つに対応し、
前記少なくとも１つの発光制御トランジスタは、第１および第２発光制御トランジスタを含み、
前記駆動トランジスタの前記第１導通端子は、
前記書込制御トランジスタを介して対応するデータ信号線に接続され、かつ、
前記第１発光制御トランジスタを介して前記第１電源線に接続され、かつ、
前記バイアス印加トランジスタを介して、対応する第１走査信号線、対応する第２走査信号線に後続する第２走査信号線のうち前記バイアス電圧に相当する電圧を前記バイアス期間に有する第２走査信号線、対応する発光制御線、前記第１電源線、または、前記バイアス電圧線のいずれかに接続され、
前記駆動トランジスタの前記第２導通端子は、前記第２発光制御トランジスタを介して前記表示素子の第１端子に接続され、
前記表示素子の第２端子は前記第２電源線に接続され、
前記第１および第２発光制御トランジスタは、いずれも、対応する発光制御線に接続された制御端子を更に有し、
前記書込制御トランジスタは、対応する第１走査信号線に接続された制御端子を更に有し、
前記バイアス印加トランジスタは、対応するバイアス制御線に接続された制御端子を更に有し、
前記走査側駆動回路は、前記駆動期間では、前記複数のバイアス制御線のそれぞれが、当該バイアス制御線に対応する画素回路についての前記バイアス期間において活性化状態であるように、前記複数のバイアス制御線を駆動する、請求項２または３に記載の表示装置。
【請求項5】
前記表示部は、複数のデータ信号線、複数の第１走査信号線、複数の第２走査信号線、複数の発光制御線、第１電源線、および、第２電源線を更に含み、前記駆動回路は、
複数のデータ信号を生成して前記複数のデータ信号線に印加するデータ側駆動回路と、
前記複数の第１走査信号線を選択的に駆動するとともに前記複数の第２走査信号線を選択的に駆動し、かつ、前記複数の発光制御線を選択的に非活性化する走査側駆動回路を含み、
前記複数の画素回路のそれぞれは、前記複数のデータ信号線のいずれか１つに対応し、かつ、前記複数の第１走査信号線のいずれか１つに対応し、かつ、前記複数の第２走査信号線のいずれか１つに対応し、かつ、前記複数の発光制御線のいずれか１つに対応し、
前記少なくとも１つの発光制御トランジスタは、いずれも、Ｐチャネル型であって、対応する発光制御線に接続された制御端子を更に有する第１および第２発光制御トランジスタを含み、
前記書込制御トランジスタは、Ｐチャネル型であって、対応する第１走査信号線に接続された制御端子を更に有し、
前記閾値補償トランジスタは、Ｎチャネル型であって、対応する第２走査信号線に接続された制御端子を更に有し、
前記駆動トランジスタは、Ｐチャネル型であって、
前記第１導通端子を、前記書込制御トランジスタを介して対応するデータ信号線に接続されるとともに、前記第１発光制御トランジスタを介して前記第１電源線に接続され、
前記第２導通端子を、前記第２発光制御トランジスタを介して前記表示素子の第１端子に接続され、
前記表示素子の第２端子は前記第２電源線に接続され、
前記バイアス印加トランジスタの制御端子には、前記複数の第１走査信号線のうち対応する第１走査信号線よりも後に選択状態となる第１走査信号線および前記複数の第２走査信号線のうち対応する第２走査信号線よりも後に選択状態となる第２走査信号線の中から選定された走査信号線であって、前記駆動期間内で前記閾値補償トランジスタがオフ状態に変化してから前記第１発光制御トランジスタがオン状態に変化するまでの間において前記バイアス印加トランジスタをオン状態とする走査信号線が接続されており、
前記バイアス印加トランジスタの前記第１導通端子は、前記第１電源線、対応する第１走査信号線、または、対応する発光制御線のいずれかに接続されている、請求項３に記載の表示装置。
【請求項6】
前記バイアス印加回路は、前記バイアス印加回路の前記第１および第２端子にそれぞれ接続された第１および第２導通端子を有するスイッチング素子としてのバイアス印加トランジスタを含み、前記バイアス印加トランジスタは、ダイオード接続形態に構成されており、
前記複数の画素回路のそれぞれは、当該画素回路もしくは他の画素回路において前記バイアス印加トランジスタ以外の他のトランジスタの制御端子に与えられる信号のうち、前記駆動期間内では前記閾値補償トランジスタがオフ状態に変化してから前記発光制御トランジスタがオン状態に変化するまでの間においてのみ前記バイアス電圧に相当する電圧を有する信号が、前記バイアス印加トランジスタの前記第１導通端子に与えられるように構成されている、請求項１に記載の表示装置。
【請求項7】
前記表示部は、複数のデータ信号線、複数の第１走査信号線、複数の第２走査信号線、複数の発光制御線、第１電源線、および、第２電源線を更に含み、前記駆動回路は、
複数のデータ信号を生成して前記複数のデータ信号線に印加するデータ側駆動回路と、
前記複数の第１走査信号線を選択的に駆動するとともに前記複数の第２走査信号線を選択的に駆動し、かつ、前記複数の発光制御線を選択的に非活性化する走査側駆動回路を含み、
前記複数の画素回路のそれぞれは、前記複数のデータ信号線のいずれか１つに対応し、かつ、前記複数の第１走査信号線のいずれか１つに対応し、かつ、前記複数の第２走査信号線のいずれか１つに対応し、かつ、前記複数の発光制御線のいずれか１つに対応し、
前記少なくとも１つの発光制御トランジスタは、いずれも、対応する発光制御線に接続された制御端子を更に有する第１および第２発光制御トランジスタを含み、
前記書込制御トランジスタは、対応する第１走査信号線に接続された制御端子を更に有し、
前記閾値補償トランジスタは、対応する第２走査信号線に接続された制御端子を更に有し、
前記駆動トランジスタの前記第１導通端子は、
前記書込制御トランジスタを介して対応するデータ信号線に接続され、かつ、
前記第１発光制御トランジスタを介して前記第１電源線に接続され、かつ、
前記バイアス印加トランジスタを介して所定の後続走査信号線に接続されており、
前記駆動トランジスタの前記第２導通端子は、前記第２発光制御トランジスタを介して前記表示素子の第１端子に接続されており、
前記表示素子の第２端子は前記第２電源線に接続されており、
前記所定の後続走査信号線は、前記複数の第１走査信号線のうち対応する第１走査信号線よりも後に選択状態となる第１走査信号線および前記複数の第２走査信号線のうち対応する第２走査信号線よりも後に選択状態となる第２走査信号線の中から選定された走査信号線であって、前記駆動期間内では前記閾値補償トランジスタがオフ状態に変化してから前記第１発光制御トランジスタがオン状態に変化するまでの間においてのみ前記バイアス電圧に相当する電圧を有する走査信号線である、請求項６に記載の表示装置。
【請求項8】
前記バイアス印加トランジスタは、Ｐチャネル型であって、前記第２導通端子を制御端子に接続することによりダイオード接続形態に構成されている、請求項６または７に記載の表示装置。【請求項9】
前記バイアス印加トランジスタは、Ｎチャネル型であって、前記第１導通端子を制御端子に接続することによりダイオード接続形態に構成されている、請求項６または７に記載の表示装置。【請求項10】
前記表示部は初期化電圧線を更に含み、前記複数の画素回路のそれぞれは、前記表示素子の第１端子に接続された第１導通端子と前記初期化電圧線に接続された第２導通端子とを有するスイッチング素子としての表示素子初期化トランジスタを更に含み、
前記少なくとも１つの発光制御トランジスタは、
前記第１電源線と前記駆動トランジスタとの間に接続された第１発光制御トランジスタと、
前記駆動トランジスタとの前記表示素子との間に接続された第２発光制御トランジスタとを含み、
前記駆動回路は、前記保持キャパシタの保持電圧を初期化するときには、前記閾値補償トランジスタ、前記第２発光制御トランジスタ、および前記表示素子初期化トランジスタをオン状態に制御するとともに、前記書込制御トランジスタおよび前記第１発光制御トランジスタをオフ状態に制御する、請求項１に記載の表示装置。
【請求項11】
前記バイアス印加回路は、前記バイアス印加回路の前記第１および第２端子にそれぞれ接続された第１および第２導通端子を有するスイッチング素子としてのバイアス印加トランジスタを含み、前記少なくとも１つの発光制御トランジスタは、前記第１電源線と前記駆動トランジスタとの間に接続された第１発光制御トランジスタを前記バイアス印加トランジスタとして含むとともに、前記駆動トランジスタとの前記表示素子との間に接続された第２発光制御トランジスタを含み、
前記駆動回路は、前記駆動期間では、前記第１発光制御トランジスタが、発光デューティに拘わらず、前記保持キャパシタへのデータ電圧の書き込みが終了してから前記第２発光制御トランジスタがオン状態へと変化するまでの間において所定期間はオン状態であることにより、前記バイアス印加トランジスタとして機能するように、前記複数の画素回路を駆動する、請求項１に記載の表示装置。
【請求項12】
前記表示部は、複数のデータ信号線、複数の第１走査信号線、複数の電源供給制御線、複数の発光制御線、第１電源線、および、第２電源線を更に含み、前記駆動回路は、
複数のデータ信号を生成して前記複数のデータ信号線に印加するデータ側駆動回路と、
前記複数の第１走査信号線を選択的に駆動し、かつ、前記複数の発光制御線を所定の発光デューティに応じて選択的に非活性化するとともに前記複数の電源供給制御線を選択的に非活性化する走査側駆動回路を含み、
前記複数の画素回路のそれぞれは、前記複数のデータ信号線のいずれか１つに対応し、かつ、前記複数の第１走査信号線のいずれか１つに対応し、かつ、前記複数の発光制御線のいずれか１つに対応し、かつ、前記複数の電源供給制御線のいずれか１つに対応し、
前記駆動トランジスタは、Ｐチャネル型であって、
前記第１導通端子を、前記書込制御トランジスタを介して対応するデータ信号線に接続されるとともに、前記第１発光制御トランジスタを介して前記第１電源線に接続され、
前記第２導通端子を、前記第２発光制御トランジスタを介して前記表示素子の第１端子に接続されており、
前記表示素子の第２端子は前記第２電源線に接続されており、
前記書込制御トランジスタは、対応する第１走査信号線に接続された制御端子を更に有し、
前記第１発光制御トランジスタは、対応する電源供給制御線に接続された制御端子を更に有し、
前記第２発光制御トランジスタは、対応する発光制御線に接続された制御端子を更に有し、
前記走査側駆動回路は、前記駆動期間では、前記複数の電源供給制御線のそれぞれが、当該電源供給制御線に対応する画素回路に対応する発光制御線の非活性化状態の期間内で非活性化状態となり、当該対応する発光制御線の非活性化状態の期間において前記保持キャパシタにデータ電圧が書き込まれる間は非活性化状態であり、前記保持キャパシタへの当該データ電圧の書き込み後で前記対応する発光制御線が活性化状態に変化する前に活性化状態となるように、前記複数の電源供給制御線を駆動する、請求項１１に記載の表示装置。
【請求項13】
前記表示部は、複数のデータ信号線、複数の第１走査信号線、複数の発光制御線、第１電源線、および、第２電源線を更に含み、前記駆動回路は、
複数のデータ信号を生成して前記複数のデータ信号線に印加するデータ側駆動回路と、
前記複数の第１走査信号線を選択的に駆動し、かつ、前記複数の発光制御線を所定の発光デューティに応じて選択的に非活性化する走査側駆動回路を含み、
前記複数の画素回路のそれぞれは、前記複数のデータ信号線のいずれか１つに対応し、かつ、前記複数の第１走査信号線のいずれか１つに対応し、かつ、前記複数の発光制御線のいずれか１つに対応し、
前記駆動トランジスタは、Ｐチャネル型であって、
前記第１導通端子を、前記書込制御トランジスタを介して対応するデータ信号線に接続されるとともに、前記第１発光制御トランジスタを介して前記第１電源線に接続され、
前記第２導通端子を、前記第２発光制御トランジスタを介して前記表示素子の第１端子に接続されており、
前記表示素子の第２端子は前記第２電源線に接続されており、
前記書込制御トランジスタは、対応する第１走査信号線に接続された制御端子を更に有し、
前記第１発光制御トランジスタは、所定の後続発光制御線に接続された制御端子を更に有し、
前記第２発光制御トランジスタは、対応する発光制御線に接続された制御端子を更に有し、
前記走査側駆動回路は、前記駆動期間では、前記複数の発光制御線のそれぞれが、当該発光制御線に対応する画素回路につき前記表示素子の非発光期間において前記保持キャパシタへのデータ電圧の書き込み後に設けられたバイアス用アクティブ期間だけ活性化状態であるように、前記複数の発光制御線を駆動し、
前記所定の後続発光制御線は、前記複数の画素回路のそれぞれにつき、前記複数の発光制御線のうち対応する発光制御線よりも後に非活性化される発光制御線の中から、前記表示素子の非発光期間内で前記対応する発光制御線が活性化状態となるバイアス用アクティブ期間と当該非発光期間内で前記所定の後続発光制御線が活性化状態となるバイアス用アクティブ期間とが重ならないように選定された発光制御線である、請求項１１に記載の表示装置。
【請求項14】
前記バイアス印加回路は、バイアス印加キャパシタを含み、前記第１端子を、当該バイアス印加キャパシタを介して前記第２端子に接続されており、前記複数の画素回路のそれぞれは、当該画素回路以外の他の画素回路におけるトランジスタの制御端子に与えられる信号のうち、前記駆動期間内では前記閾値補償トランジスタがオフ状態に変化してから前記発光制御トランジスタがオン状態に変化するまでの間に、前記駆動トランジスタの前記第１導通端子の電圧を前記駆動トランジスタがオンする方向に前記バイアス印加キャパシタを介して変化させる得る信号が、前記バイアス印加回路の前記第１端子に与えられるように構成されている、請求項１に記載の表示装置。
【請求項15】
前記表示部は、複数のデータ信号線、複数の第１走査信号線、複数の発光制御線、第１電源線、および、第２電源線を更に含み、前記駆動回路は、
複数のデータ信号を生成して前記複数のデータ信号線に印加するデータ側駆動回路と、
前記複数の第１走査信号線を選択的に駆動し、かつ、前記複数の発光制御線を選択的に非活性化する走査側駆動回路を含み、
前記複数の画素回路のそれぞれは、前記複数のデータ信号線のいずれか１つに対応し、かつ、前記複数の第１走査信号線のいずれか１つに対応し、かつ、前記複数の発光制御線のいずれか１つに対応し、
前記少なくとも１つの発光制御トランジスタは、いずれも、対応する発光制御線に接続された制御端子を更に有する第１および第２発光制御トランジスタを含み、
前記書込制御トランジスタは、対応する第１走査信号線に接続された制御端子を更に有し、
前記駆動トランジスタの前記第１導通端子は、
前記書込制御トランジスタを介して対応するデータ信号線に接続され、かつ、
前記第１発光制御トランジスタを介して前記第１電源線に接続され、かつ、
前記バイアス印加キャパシタを介して所定の後続発光制御線に接続されており、
前記駆動トランジスタの前記第２導通端子は、前記第２発光制御トランジスタを介して前記表示素子の第１端子に接続されており、
前記表示素子の第２端子は前記第２電源線に接続されており、
前記所定の後続発光制御線は、前記複数の画素回路のそれぞれにつき、前記複数の発光制御線のうち対応する発光制御線よりも後に非活性化状態となる発光制御線の中から選定された発光制御線であって、前記駆動期間内では前記閾値補償トランジスタがオフ状態に変化してから前記第１発光制御トランジスタがオン状態に変化するまでの間に、前記駆動トランジスタの前記第１導通端子の電圧を前記駆動トランジスタがオンする方向に前記バイアス印加キャパシタを介して変化させるように電圧が変化する発光制御線である、請求項１４に記載の表示装置。
【請求項16】
前記バイアス印加回路は、バイアス印加キャパシタを含み、前記第１端子を、当該バイアス印加キャパシタを介して前記第２端子に接続されており、前記複数の画素回路のそれぞれは、当該画素回路における前記書込制御トランジスタの制御端子に与えられる第１走査信号が前記バイアス印加回路の前記第１端子に与えられるように構成されており、
前記駆動回路は、前記駆動期間では、前記複数の画素回路のそれぞれにおける前記書込制御トランジスタに与えられる第１走査信号が、当該画素回路において、前記保持キャパシタへのデータ電圧の書込期間でアクティブであるとともに、当該書込期間後で前記閾値補償トランジスタがオフ状態である期間においてアクティブであり、前記発光制御トランジスタがオン状態に変化する前に当該第１走査信号が非アクティブへと変化することにより前記駆動トランジスタの前記第１導通端子の電圧が前記駆動トランジスタのオンする方向に変化するように、当該第１走査信号を生成する、請求項１に記載の表示装置。
【請求項17】
前記表示部は、複数のデータ信号線、複数の第１走査信号線、複数の発光制御線、第１電源線、および、第２電源線を更に含み、前記駆動回路は、
複数のデータ信号を生成して前記複数のデータ信号線に印加するデータ側駆動回路と、
前記複数の第１走査信号線を選択的に駆動し、かつ、前記複数の発光制御線を選択的に非活性化する走査側駆動回路を含み、
前記複数の画素回路のそれぞれは、前記複数のデータ信号線のいずれか１つに対応し、かつ、前記複数の第１走査信号線のいずれか１つに対応し、かつ、前記複数の発光制御線のいずれか１つに対応し、
前記少なくとも１つの発光制御トランジスタは、いずれも、対応する発光制御線に接続された制御端子を更に有する第１および第２発光制御トランジスタを含み、
前記書込制御トランジスタは、対応する第１走査信号線に接続された制御端子を更に有し、
前記駆動トランジスタの前記第１導通端子は、
前記書込制御トランジスタを介して対応するデータ信号線に接続され、かつ、
前記第１発光制御トランジスタを介して前記第１電源線に接続され、かつ、
前記バイアス印加キャパシタを介して前記対応する第１走査信号線に接続されており、
前記駆動トランジスタの前記第２導通端子は、前記第２発光制御トランジスタを介して前記表示素子の第１端子に接続されており、
前記表示素子の第２端子は前記第２電源線に接続されており、
前記複数の画素回路のそれぞれにおいて、前記バイアス印加回路の前記第１端子には対応する第１走査信号線が接続されており、
前記走査側駆動回路は、前記複数の第１走査信号線のそれぞれが、当該第１走査信号線に対応する画素回路における前記保持キャパシタへのデータ電圧の書込期間で選択状態であるとともに、当該書込期間後で前記閾値補償トランジスタがオフ状態である期間において選択状態であり、対応する発光制御信号が活性化状態に変化する前に当該第１走査信号線が非選択状態へと変化することにより前記駆動トランジスタの前記第１導通端子の電圧が前記駆動トランジスタのオンする方向に変化するように、前記複数の第１走査信号線を駆動する、請求項１６に記載の表示装置。
【請求項18】
電流によって駆動される表示素子を用いた表示装置の駆動方法であって、前記表示装置は、複数の画素回路を含む表示部を備え、
前記複数の画素回路のそれぞれは、
電流によって駆動される表示素子と、
制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
前記駆動トランジスタの制御端子の電圧を保持するために一端が前記駆動トランジスタの制御端子に接続された保持キャパシタと、
前記保持キャパシタに書き込むべきデータ電圧を受け取る第１導通端子と前記駆動トランジスタの前記第１導通端子に接続された第２導通端子とを有するスイッチング素子としての書込制御トランジスタと、
前記駆動トランジスタの前記第２導通端子と前記制御端子との間に設けられ、オン状態のときに前記駆動トランジスタをダイオード接続状態とするスイッチング素子としての閾値補償トランジスタと、
前記表示素子および前記駆動トランジスタに対し直列に設けられたスイッチング素子としての少なくとも１つの発光制御トランジスタと、
前記駆動トランジスタのヒステリシス特性による閾値電圧のシフトを低減するためのバイアス電圧を前記駆動トランジスタの前記第１導通端子に印加するバイアス印加回路と
を含み、
前記駆動方法は、前記複数の画素回路に複数のデータ信号の電圧をデータ電圧として書き込む１つまたは複数のリフレッシュフレーム期間からなる駆動期間と前記複数の画素回路へのデータ電圧の書き込みを停止する１つまたは複数の非リフレッシュフレーム期間からなる休止期間とが交互に現れるように、前記複数の画素回路を駆動する休止駆動ステップを備え、
前記休止駆動ステップは、
前記駆動期間において所定の発光デューティで前記表示素子が発光するとともに前記休止期間において所定の発光デューティで前記表示素子が発光するように前記発光制御トランジスタをオンおよびオフさせる発光制御ステップと、
前記駆動期間および前記休止期間のいずれにおいても、前記複数の画素回路のそれぞれにおいて前記発光制御トランジスタがオフ状態である期間内に前記バイアス電圧が前記駆動トランジスタの前記第１導通端子に印加されるように、前記複数の画素回路を駆動するバイアス印加ステップと
を含み、
前記バイアス印加ステップは、前記駆動期間では、前記複数の画素回路のそれぞれにおいて、前記発光制御トランジスタがオフ状態である期間内に、前記書込制御トランジスタと前記閾値補償トランジスタとがそれぞれ所定期間だけオン状態となり、前記閾値補償トランジスタがオフ状態に変化してから前記発光制御トランジスタがオン状態に変化するまでの間に設けられたバイアス期間の間、前記バイアス印加回路が前記バイアス電圧を前記駆動トランジスタの前記第１導通端子に印加するように、前記複数の画素回路を駆動する駆動期間バイアス印加ステップを含む、駆動方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は表示装置に関し、より詳しくは、有機ＥＬ（Electro Luminescence）素子等の電流で駆動される表示素子を備えた電流駆動型の表示装置、および、その駆動方法に関する。
【背景技術】
【0002】
近年、有機ＥＬ素子（有機発光ダイオード（Organic Light Emitting Diode: ＯＬＥＤ）とも呼ばれる）を含む画素回路を備えた有機ＥＬ表示装置が実用化されている。有機ＥＬ表示装置の画素回路は、有機ＥＬ素子に加えて、駆動トランジスタや、書込制御トランジスタ、保持キャパシタ等を含んでいる。駆動トランジスタや書込制御トランジスタには、薄膜トランジスタ（Thin Film Transistor）が使用され、駆動トランジスタの制御端子としてのゲート端子に保持キャパシタが接続され、この保持キャパシタには、駆動回路からデータ信号線を介して、表示すべき画像を表す映像信号に応じた電圧（より詳しくは、当該画素回路で形成すべき画素の階調値を示す電圧）がデータ電圧として与えられる。有機ＥＬ素子は、それに流れる電流に応じた輝度で発光する自発光型表示素子である。駆動トランジスタは、有機ＥＬ素子と直列に設けられ、保持キャパシタに保持される電圧にしたがって、有機ＥＬ素子に流れる電流を制御する。
【0003】
有機ＥＬ素子と駆動トランジスタの特性には、ばらつきや変動が発生する。このため、有機ＥＬ表示装置において高画質表示を行うためには、これらの素子の特性のばらつきや変動を補償する必要がある。有機ＥＬ表示装置については、素子の特性の補償を画素回路の内部で行う方法と、画素回路の外部で行う方法とが知られている。前者の方法に対応する画素回路として、駆動トランジスタのゲート端子の電圧すなわち保持キャパシタに保持される電圧の初期化を行った後、ダイオード接続状態の駆動トランジスタを介してデータ電圧で保持キャパシタを充電するように構成された画素回路が知られている。このような画素回路では、その内部で駆動トランジスタにおける閾値電圧のばらつきや変動が補償される（以下、このような閾値電圧のばらつきや変動の補償を「閾値補償」といい、このように画素回路内で閾値補償を行う方式を「内部補償方式」という）。
【0004】
一方、低消費電力の表示装置として、休止駆動を行う表示装置が知られている。休止駆動とは、同じ画像を続けて表示するときに駆動期間（リフレッシュ期間）と休止期間（非リフレッシュ期間）を設け、駆動期間では駆動回路を動作させ、休止期間では駆動回路の動作を停止させる駆動方法であり、「間欠駆動」または「低周波駆動」とも呼ばれる。休止駆動は、画素回路内のトランジスタのオフリーク電流が小さい場合に適用できる。
【先行技術文献】
【特許文献】
【0005】
【文献】米国特許出願公開第２０１９／００５７６４６号明細書
【発明の概要】
【発明が解決しようとする課題】
【0006】
有機ＥＬ表示装置において休止駆動を行う場合、各画素回路における有機ＥＬ素子は、駆動期間では、フレーム期間毎に設けられる非発光期間に発光制御トランジスタにより消灯状態とされるが、休止期間では、駆動回路の動作が停止し、その前の駆動期間において書き込まれたデータ電圧に応じた輝度で発光を続ける。一般に、休止期間は駆動期間に比べ格段に長く（例えば、駆動期間は１または数フレーム期間から構成され、休止期間は数十フレーム期間から構成される）、休止駆動方式の有機ＥＬ表示装置では動作中に、そのような駆動期間と休止期間とが交互に現れる。このため、このような休止駆動を行うと、駆動期間における有機ＥＬ素子の消灯がフリッカとして視認されることになる。
【0007】
これに対し特許文献１（米国特許出願公開第２０１９／００５７６４６号明細書）には、休止駆動（低周波駆動）を行う場合に視認されるフリッカを解消すべく、駆動期間（データリフレッシュ期間Ｔ＿ｒｅｆｒｅｃｈ）での有機ＥＬ素子（発光ダイオード304）の消灯による輝度低下に加えて、休止期間（拡張ブランキング期間Ｔ＿ｂｌａｎｋ）においても適切な頻度で輝度低下が生じるように構成された画素回路とその駆動方法が記載されている（段落［００４９］～［００５２］、図８Ａ，８Ｂ，９Ａ，９Ｂ参照）。
【0008】
しかし、休止期間においても適切な頻度で輝度低下が生じるように構成されていても（以下、このような構成を「周期的消灯構成」という）、画素回路における駆動トランジスタとしての薄膜トランジスタはヒステリシス特性を有することから、低周波駆動（休止駆動）において依然としてフリッカが視認される。すなわち、この周期的消灯構成では、駆動トランジスタとしての薄膜トランジスタに加えられる電圧ストレスが駆動期間と休止期間とで異なることから、その駆動トランジスタのヒステリシス特性のために駆動期間と休止期間とで消灯波形が若干異なり、これによりフリッカが視認される。
【0009】
これに対し上記の特許文献１には、駆動期間（データリフレッシュ期間Ｔ＿ｒｅｆｒｅｃｈ）のみならず休止期間（拡張ブランキング期間Ｔ＿ｂｌａｎｋ）においても、駆動トランジスタに意図的にバイアスストレス電圧（以下「オンバイアスストレス電圧」または単に「バイアス電圧」という）を印加して、ヒステリシス特性による（有機ＥＬ素子の輝度への）影響をバランスさせることが記載されている（同文献の図５、図１０、段落［００５３］参照）。このようにすれば、低周波駆動においても、駆動トランジスタのヒステリシス特性に起因するフリッカの発生を抑制することができる。
【0010】
しかし、駆動期間および休止期間の双方においてオンバイアスストレス電圧の印加（以下「オンバイアス印加」ともいう）を行っても、非発光期間に対する発光期間の比である発光デューティが小さい場合（低輝度設定の場合）には、フリッカを十分に抑制できないことが、本願発明者により確認されている。
【0011】
そこで、有機ＥＬ表示装置のような電流駆動型の表示装置において、発光デューティを低く設定して休止駆動を行ってもフリッカの視認されない良好な表示を行えるようにすることが望まれる。
【課題を解決するための手段】
【0012】
本発明の幾つかの実施形態に係る表示装置は、
複数の画素回路を含む表示部と、
前記複数の画素回路を駆動する駆動回路と、
前記複数の画素回路に複数のデータ信号の電圧をデータ電圧として書き込む１つまたは複数のリフレッシュフレーム期間からなる駆動期間と前記複数の画素回路へのデータ電圧の書き込みを停止する１つまたは複数の非リフレッシュフレーム期間からなる休止期間とが交互に現れるように前記駆動回路を制御する表示制御回路と
を備え、
前記複数の画素回路のそれぞれは、
電流によって駆動される表示素子と、
制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
前記駆動トランジスタの制御端子の電圧を保持するために一端が前記駆動トランジスタの制御端子に接続された保持キャパシタと、
前記保持キャパシタに書き込むべきデータ電圧を受け取る第１導通端子と前記駆動トランジスタの前記第１導通端子に接続された第２導通端子とを有するスイッチング素子としての書込制御トランジスタと、
前記駆動トランジスタの前記第２導通端子と前記制御端子との間に設けられ、オン状態のときに前記駆動トランジスタをダイオード接続状態とするスイッチング素子としての閾値補償トランジスタと、
前記表示素子および前記駆動トランジスタに対し直列に設けられたスイッチング素子としての少なくとも１つの発光制御トランジスタと、
前記駆動トランジスタのヒステリシス特性による閾値電圧のシフトを低減するためのバイアス電圧を前記駆動トランジスタに印加するバイアス印加回路と
を含み、
前記バイアス印加回路は、前記バイアス電圧または前記バイアス電圧を生成するための信号を受け取る第１端子と、前記駆動トランジスタの前記第１導通端子に接続され第２端子とを有し、
前記表示制御回路は、
前記駆動期間において所定の発光デューティで前記表示素子が発光するとともに前記休止期間において所定の発光デューティで前記表示素子が発光するように前記駆動回路に前記発光制御トランジスタをオンおよびオフさせ、前記駆動期間および前記休止期間のいずれにおいても、前記複数の画素回路のそれぞれにおいて前記発光制御トランジスタがオフ状態である期間内に前記バイアス電圧が前記駆動トランジスタの前記第１導通端子に印加されるように、前記駆動回路を制御し、
前記駆動期間では、前記複数の画素回路のそれぞれにおいて、前記発光制御トランジスタがオフ状態である期間内に、前記書込制御トランジスタと前記閾値補償トランジスタとがそれぞれ所定期間だけオン状態となり、前記閾値補償トランジスタがオフ状態に変化してから前記発光制御トランジスタがオン状態に変化するまでの間に設けられたバイアス期間の間、前記バイアス印加回路が、前記第１端子において受け取る電圧または信号に基づき前記バイアス電圧を前記駆動トランジスタの前記第１導通端子に印加するように、前記駆動回路を制御する。
複数の画素回路を含む表示部と、
前記複数の画素回路を駆動する駆動回路と、
前記複数の画素回路に複数のデータ信号の電圧をデータ電圧として書き込む１つまたは複数のリフレッシュフレーム期間からなる駆動期間と前記複数の画素回路へのデータ電圧の書き込みを停止する１つまたは複数の非リフレッシュフレーム期間からなる休止期間とが交互に現れるように前記駆動回路を制御する表示制御回路と
を備え、
前記複数の画素回路のそれぞれは、
電流によって駆動される表示素子と、
制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
前記駆動トランジスタの制御端子の電圧を保持するために一端が前記駆動トランジスタの制御端子に接続された保持キャパシタと、
前記保持キャパシタに書き込むべきデータ電圧を受け取る第１導通端子と前記駆動トランジスタの前記第１導通端子に接続された第２導通端子とを有するスイッチング素子としての書込制御トランジスタと、
前記駆動トランジスタの前記第２導通端子と前記制御端子との間に設けられ、オン状態のときに前記駆動トランジスタをダイオード接続状態とするスイッチング素子としての閾値補償トランジスタと、
前記表示素子および前記駆動トランジスタに対し直列に設けられたスイッチング素子としての少なくとも１つの発光制御トランジスタと、
前記駆動トランジスタのヒステリシス特性による閾値電圧のシフトを低減するためのバイアス電圧を前記駆動トランジスタに印加するバイアス印加回路と
を含み、
前記バイアス印加回路は、前記バイアス電圧または前記バイアス電圧を生成するための信号を受け取る第１端子と、前記駆動トランジスタの前記第１導通端子に接続され第２端子とを有し、
前記表示制御回路は、
前記駆動期間において所定の発光デューティで前記表示素子が発光するとともに前記休止期間において所定の発光デューティで前記表示素子が発光するように前記駆動回路に前記発光制御トランジスタをオンおよびオフさせ、前記駆動期間および前記休止期間のいずれにおいても、前記複数の画素回路のそれぞれにおいて前記発光制御トランジスタがオフ状態である期間内に前記バイアス電圧が前記駆動トランジスタの前記第１導通端子に印加されるように、前記駆動回路を制御し、
前記駆動期間では、前記複数の画素回路のそれぞれにおいて、前記発光制御トランジスタがオフ状態である期間内に、前記書込制御トランジスタと前記閾値補償トランジスタとがそれぞれ所定期間だけオン状態となり、前記閾値補償トランジスタがオフ状態に変化してから前記発光制御トランジスタがオン状態に変化するまでの間に設けられたバイアス期間の間、前記バイアス印加回路が、前記第１端子において受け取る電圧または信号に基づき前記バイアス電圧を前記駆動トランジスタの前記第１導通端子に印加するように、前記駆動回路を制御する。
【0013】
本発明の他の幾つかの実施形態に係る駆動方法は、電流によって駆動される表示素子を用いた表示装置の駆動方法であって、
前記表示装置は、複数の画素回路を含む表示部を備え、
前記複数の画素回路のそれぞれは、
電流によって駆動される表示素子と、
制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
前記駆動トランジスタの制御端子の電圧を保持するために一端が前記駆動トランジスタの制御端子に接続された保持キャパシタと、
前記保持キャパシタに書き込むべきデータ電圧を受け取る第１導通端子と前記駆動トランジスタの前記第１導通端子に接続された第２導通端子とを有するスイッチング素子としての書込制御トランジスタと、
前記駆動トランジスタの前記第２導通端子と前記制御端子との間に設けられ、オン状態のときに前記駆動トランジスタをダイオード接続状態とするスイッチング素子としての閾値補償トランジスタと、
前記表示素子および前記駆動トランジスタに対し直列に設けられたスイッチング素子としての少なくとも１つの発光制御トランジスタと、
前記駆動トランジスタのヒステリシス特性による閾値電圧のシフトを低減するためのバイアス電圧を前記駆動トランジスタの前記第１導通端子に印加するバイアス印加回路と
を含み、
前記駆動方法は、前記複数の画素回路に複数のデータ信号の電圧をデータ電圧として書き込む１つまたは複数のリフレッシュフレーム期間からなる駆動期間と前記複数の画素回路へのデータ電圧の書き込みを停止する１つまたは複数の非リフレッシュフレーム期間からなる休止期間とが交互に現れるように、前記複数の画素回路を駆動する休止駆動ステップを備え、
前記休止駆動ステップは、
前記駆動期間において所定の発光デューティで前記表示素子が発光するとともに前記休止期間において所定の発光デューティで前記表示素子が発光するように前記発光制御トランジスタをオンおよびオフさせる発光制御ステップと、
前記駆動期間および前記休止期間のいずれにおいても、前記複数の画素回路のそれぞれにおいて前記発光制御トランジスタがオフ状態である期間内に前記バイアス電圧が前記駆動トランジスタの前記第１導通端子に印加されるように、前記複数の画素回路を駆動するバイアス印加ステップと
を含み、
前記バイアス印加ステップは、前記駆動期間では、前記複数の画素回路のそれぞれにおいて、前記発光制御トランジスタがオフ状態である期間内に、前記書込制御トランジスタと前記閾値補償トランジスタとがそれぞれ所定期間だけオン状態となり、前記閾値補償トランジスタがオフ状態に変化してから前記発光制御トランジスタがオン状態に変化するまでの間に設けられたバイアス期間の間、前記バイアス印加回路が前記バイアス電圧を前記駆動トランジスタの前記第１導通端子に印加するように、前記複数の画素回路を駆動する駆動期間バイアス印加ステップを含む。
前記表示装置は、複数の画素回路を含む表示部を備え、
前記複数の画素回路のそれぞれは、
電流によって駆動される表示素子と、
制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
前記駆動トランジスタの制御端子の電圧を保持するために一端が前記駆動トランジスタの制御端子に接続された保持キャパシタと、
前記保持キャパシタに書き込むべきデータ電圧を受け取る第１導通端子と前記駆動トランジスタの前記第１導通端子に接続された第２導通端子とを有するスイッチング素子としての書込制御トランジスタと、
前記駆動トランジスタの前記第２導通端子と前記制御端子との間に設けられ、オン状態のときに前記駆動トランジスタをダイオード接続状態とするスイッチング素子としての閾値補償トランジスタと、
前記表示素子および前記駆動トランジスタに対し直列に設けられたスイッチング素子としての少なくとも１つの発光制御トランジスタと、
前記駆動トランジスタのヒステリシス特性による閾値電圧のシフトを低減するためのバイアス電圧を前記駆動トランジスタの前記第１導通端子に印加するバイアス印加回路と
を含み、
前記駆動方法は、前記複数の画素回路に複数のデータ信号の電圧をデータ電圧として書き込む１つまたは複数のリフレッシュフレーム期間からなる駆動期間と前記複数の画素回路へのデータ電圧の書き込みを停止する１つまたは複数の非リフレッシュフレーム期間からなる休止期間とが交互に現れるように、前記複数の画素回路を駆動する休止駆動ステップを備え、
前記休止駆動ステップは、
前記駆動期間において所定の発光デューティで前記表示素子が発光するとともに前記休止期間において所定の発光デューティで前記表示素子が発光するように前記発光制御トランジスタをオンおよびオフさせる発光制御ステップと、
前記駆動期間および前記休止期間のいずれにおいても、前記複数の画素回路のそれぞれにおいて前記発光制御トランジスタがオフ状態である期間内に前記バイアス電圧が前記駆動トランジスタの前記第１導通端子に印加されるように、前記複数の画素回路を駆動するバイアス印加ステップと
を含み、
前記バイアス印加ステップは、前記駆動期間では、前記複数の画素回路のそれぞれにおいて、前記発光制御トランジスタがオフ状態である期間内に、前記書込制御トランジスタと前記閾値補償トランジスタとがそれぞれ所定期間だけオン状態となり、前記閾値補償トランジスタがオフ状態に変化してから前記発光制御トランジスタがオン状態に変化するまでの間に設けられたバイアス期間の間、前記バイアス印加回路が前記バイアス電圧を前記駆動トランジスタの前記第１導通端子に印加するように、前記複数の画素回路を駆動する駆動期間バイアス印加ステップを含む。
【発明の効果】
【0014】
本発明の上記幾つかの実施形態によれば、電流によって駆動される表示素子、駆動トランジスタ、書込制御トランジスタ、閾値補償トランジスタ、発光制御トランジスタ、および、保持キャパシタを含む画素回路を備えた内部補償方式の表示装置において、各画素回路は、駆動トランジスタのヒステリシス特性による閾値電圧のシフトを低減するためのバイアス電圧を駆動トランジスタの第１導通端子に印加するためのバイアス印加回路を更に含んでいる。このような表示装置において、リフレッシュフレーム期間からなる駆動期間と非リフレッシュフレーム期間からなる休止期間とが交互に現れる休止駆動が行われる場合に、駆動期間において所定の発光デューティで表示素子が発光するとともに休止期間において所定の発光デューティで表示素子が発光し、駆動期間と休止期間のいずれにおいても、各画素回路において、発光制御トランジスタがオフ状態である期間内（非発光期間内）に上記バイアス電圧が駆動トランジスタの第１導通端子に印加されるように、各画素回路が駆動される。このような各画素回路の駆動において、駆動期間では、各画素回路につき、発光制御トランジスタがオフ状態である期間内に、書込制御トランジスタと閾値補償トランジスタとがそれぞれ所定期間だけオン状態となることで、閾値補償を伴うデータ電圧の書き込みが行われ、その後、閾値補償トランジスタがオフ状態に変化してから発光制御トランジスタがオン状態に変化するまでの間に設けられたバイアス期間の間、上記バイアス電圧が駆動トランジスタの第１導通端子に印加される。これにより、内部補償方式の表示装置において低い発光デューティで休止駆動を行う場合であっても、リフレッシュフレーム期間と非リフレッシュフレーム期間の間での駆動トランジスタのストレス状態の差異が低減され、その結果、リフレッシュフレーム期間と非リフレッシュフレーム期間の間での輝度差も低減され、フリッカが視認されない。すなわち、上記幾つかの実施形態によれば、休止駆動を行う場合において発光デューティに依存することのないフリッカ抑制効果が得られる。
【図面の簡単な説明】
【0015】
【図1】有機ＥＬ表示装置における画素回路の一例を示す回路図である。
【図6】第１の実施形態に係る表示装置の全体構成を示すブロック図である。
【図7】上記第１の実施形態に係る表示装置の通常駆動モードにおける概略動作を説明するためのタイミングチャートである。
【図8】上記第１の実施形態に係る表示装置の休止駆動モードにおける概略動作を説明するためのタイミングチャートである。
【図9】上記第１の実施形態における画素回路の構成を示す回路図である。
【図10】上記第１の実施形態における画素回路の休止駆動モードでの動作を説明するためのタイミングチャートである。
【図11】第２の実施形態に係る表示装置における画素回路の構成を示す回路図である。
【図12】上記第２の実施形態における画素回路の休止駆動モードでの動作を説明するためのタイミングチャートである。
【図13】第３の実施形態に係る表示装置における画素回路の第１構成例を示す回路図である。
【図14】上記第３の実施形態における上記第１構成例による画素回路の休止駆動モードでの動作を説明するためのタイミングチャートである。
【図15】上記第３の実施形態に係る表示装置における画素回路の第２構成例を示す回路図である。
【図16】第４の実施形態における画素回路の幾つかの構成例を説明するための回路図である（Ａ～Ｄ）。
【図17】第５の実施形態に係る表示装置における画素回路の構成を示す回路図である。
【図18】上記第５の実施形態における画素回路の休止駆動モードでの動作を説明するためのタイミングチャートである。
【図19】第６の実施形態に係る表示装置における画素回路の構成を示す回路図である。
【図20】上記第６の実施形態における画素回路の休止駆動モードでの動作を説明するためのタイミングチャートである。
【図21】第７の実施形態に係る表示装置における画素回路の構成を示す回路図である。
【図22】上記第７の実施形態における画素回路の休止駆動モードでの動作を説明するためのタイミングチャートである。
【図23】第８の実施形態に係る表示装置における画素回路の構成を示す回路図である。
【図24】上記第８の実施形態における画素回路の休止駆動モードでの動作を説明するためのタイミングチャートである。
【図25】第９の実施形態に係る表示装置における画素回路の構成を示す回路図である。
【図26】上記第９の実施形態における画素回路の休止駆動モードでの動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【0016】
＜０．基礎検討＞
実施形態を説明する前に、上記課題を解決すべく本願発明者によりなされた基礎検討について説明する。
実施形態を説明する前に、上記課題を解決すべく本願発明者によりなされた基礎検討について説明する。
【0017】
内部補償方式の有機ＥＬ表示装置（ＯＬＥＤ表示装置）の画素回路として、例えば図１に示すように構成された画素回路が知られている（特許文献１参照）。この画素回路は、有機ＥＬ素子（ＯＬＥＤ）３０４と、Ｎチャネル型の薄膜トランジスタＴｒ１～Ｔｒ７（以下、薄膜トランジスタＴｒｋを「第ｋトランジスタ」という）（ｋ＝１～７）と、保持キャパシタＣｓｔと備えており、この画素回路には、データ電圧に対応する電圧Ｖｄａｔａと、走査制御信号Ｓｃａｎ１，Ｓｃａｎ２と、発光制御信号ＥＭ１，ＥＭ２と、初期化電圧Ｖｉｎｉと、ハイレベル電源電圧ＶＤＤＥＬと、ローレベル電源電圧ＶＳＳＥＬとが図１に示すように与えられる。なお、この画素回路において、トランジスタＴｒ２が、発光期間において、保持キャパシタＣｓｔの保持電圧に応じて有機ＥＬ素子３０４に流れる電流を制御する駆動トランジスタである。
【0018】
図２は、この画素回路に与えられる上記の走査制御信号Ｓｃａｎ１，Ｓｃａｎ２および発光制御信号ＥＭ１，ＥＭ２のリフレッシュフレーム期間での変化を示すタイミングチャートである。このような信号変化により、この画素回路はリフレッシュフレーム期間において下記のように動作する。以下、図２を参照しつつ、この画素回路のリフレッシュフレーム期間での動作を説明する。
【0019】
時刻ｔ１において、トランジスタＴｒ５がオン状態からオフ状態へと変化することで非発光期間が開始され、非発光期間は後述の時刻ｔ５まで継続する。この非発光期間ｔ１～ｔ５のうち時刻ｔ１～時刻ｔ２の期間である初期化期間ｔ１～ｔ２では、トランジスタＴｒ３，Ｔｒ４，Ｔｒ６はオン状態で、トランジスタＴｒ１，Ｔｒ５はオフ状態である。これにより、保持キャパシタＣｓｔの一端（Ｎｏｄｅ２）および他端には、ハイレベル電源電圧ＶＤＤＥＬおよび初期化電圧Ｖｉｎｉがそれぞれ与えられ、時刻ｔ２において保持キャパシタＣｓｔに電圧ＶＤＤＥＬ－Ｖｉｎｉが保持されている。
【0020】
時刻ｔ２において、トランジスタＴｒ３，Ｔｒ４，Ｔｒ６がオフ状態へと変化し、トランジスタＴｒ１がオン状態へと変化する。時刻ｔ２～時刻ｔ３の期間であるオンバイアス期間では、トランジスタＴｒ３，Ｔｒ４，Ｔｒ６がオフ状態に維持され、電圧Ｖｄａｔａを伝達する信号線の電圧がオンバイアス電圧ＶｏｂとしてトランジスタＴｒ１を介して駆動トランジスタＴｒ２のソース端子（Ｎｏｄｅ３）に印加される。これにより、オンバイアス期間ｔ２～ｔ３では、保持キャパシタＣｓｔの一端（Ｎｏｄｅ２）の電圧とオンバイアス電圧Ｖｏｂ（トランジスタＴｒ１を介してＮｏｄｅ３に与えられる電圧）との差に相当する電圧ストレスが駆動トランジスタＴｒ２のゲート・ソース間に印加される。
【0021】
時刻ｔ３において、トランジスタＴｒ３がオン状態となることで、駆動トランジスタＴｒ２はダイオード接続状態となり、電圧ＶｄａｔａがトランジスタＴｒ１およびダイオード接続状態の駆動トランジスタＴｒ２を介して保持キャパシタＣｓｔの一端に与えられる。この状態は、時刻ｔ３～時刻ｔ４の期間である補償・書込期間ｔ３～ｔ４の間、継続する。時刻ｔ４において、保持キャパシタＣｓｔには、Ｖｄａｔａ＋Ｖｔｈ－Ｖｉｎｉの電圧が保持されており、駆動トランジスタＴｒ２のゲート・ソース間電圧Ｖｇｓは、駆動トランジスタＴｒ２の閾値電圧Ｖｔｈ（＞０）に等しい。
【0022】
時刻ｔ４において、トランジスタＴｒ１，Ｔｒ３，Ｔｒ６がオフ状態へと変化し、以後、オフ状態に維持される。一方、トランジスタＴ４，Ｔ５は依然としてオフ状態のままであり、時刻ｔ５までオフ状態に維持される。これにより、時刻ｔ４～時刻ｔ５の期間では、駆動トランジスタＴｒ２のゲート・ソース間電圧Ｖｇｓは、駆動トランジスタＴｒ２の閾値電圧Ｖｔｈに等しい状態に維持される。
【0023】
時刻ｔ５において、トランジスタＴｒ４，Ｔｒ５がオン状態へと変化する。時刻ｔ５以降では、トランジスタＴｒ４，Ｔｒ５がオン状態に維持され、トランジスタＴｒ１，Ｔｒ３，Ｔｒ６はオフ状態のままであり、保持キャパシタＣｓｔに保持されている電圧に応じた電流が有機ＥＬ素子３０４に流れ、有機ＥＬ素子３０４がその電流に応じた輝度で発光する。
【0024】
図３は、この画素回路に与えられる上記の走査制御信号Ｓｃａｎ１，Ｓｃａｎ２および発光制御信号ＥＭ１，ＥＭ２の非リフレッシュフレーム期間での変化を示すタイミングチャートである。このような信号変化により、この画素回路は非リフレッシュフレーム期間において下記のように動作する。以下、図３を参照しつつ、この画素回路の非リフレッシュフレーム期間での動作を説明する。
【0025】
非リフレッシュフレーム期間においても、リフレッシュフレーム期間と同様に非発光期間が設けられている。図３に示す例では、時刻ｔ０において、トランジスタＴｒ５がオン状態からオフ状態へと変化することで非発光期間が開始され、非発光期間は後述の時刻ｔ４まで継続する。この非発光期間ｔ０～ｔ４のうち時刻ｔ１～時刻ｔ２の期間であるオンバイアス期間ｔ１～ｔ２では、トランジスタＴｒ３，Ｔｒ４，Ｔｒ６がオフ状態に維持され、電圧Ｖｄａｔａを伝達する信号線の電圧がオンバイアス電圧Ｖｏｂとして駆動トランジスタＴｒ２のソース端子（Ｎｏｄｅ３）に印加される。これにより、オンバイアス期間ｔ２～ｔ３では、保持キャパシタＣｓｔの一端（Ｎｏｄｅ２）の電圧とオンバイアス電圧Ｖｏｂ（トランジスタＴｒ１を解してＮｏｄｅ３に与えられる電圧）との差に相当する電圧ストレスが駆動トランジスタＴｒ２のゲート・ソース間に印加される。
【0026】
時刻ｔ２において、トランジスタＴｒ５がオン状態へと変化し、電圧Ｖｄａｔａを伝達する信号線の電圧がアノード初期化電圧として有機ＥＬ素子３０４のアノードに与えられる。このアノード初期化電圧の有機ＥＬ素子３０４のアノードへの印加は、時刻ｔ３において、トランジスタＴｒ１がオフ状態に変化するまで継続する。すなわち、時刻ｔ２～時刻ｔ３の期間がアノード初期化期間となる。
【0027】
時刻ｔ３において、トランジスタＴｒ１がオフ状態へと変化し、トランジスタＴｒ３，Ｔｒ４はオフ状態を維持し、トランジスタＴｒ５はオン状態を維持する。その後、時刻ｔ５まで、トランジスタＴｒ１、Ｔｒ３，Ｔｒ４がオフ状態でトランジスタＴｒ５がオン状態である。この期間ｔ３～ｔ４では、保持キャパシタＣｓｔに保持されている電圧が駆動トランジスタＴｒ２のゲート・ソース間に印加され、これが駆動トランジスタＴｒ２への電圧ストレスとなる。
【0028】
時刻ｔ４において、トランジスタＴｒ４がオン状態へと変化し、トランジスタＴｒ５はオン状態を維持し、トランジスタＴｒ１，Ｔｒ３，Ｔｒ６はオフ状態を維持する。これにより、保持キャパシタＣｓｔに保持されている電圧に応じた電流が有機ＥＬ素子３０４に流れ、有機ＥＬ素子３０４がその電流に応じた輝度で発光する。この発光状態は、時刻ｔ５でトランジスタＴｒ５がオフ状態に変化するまで継続する。すなわち、時刻ｔ４～時刻ｔ５までが発光期間である。この発光期間ｔ４～ｔ５においても、保持キャパシタＣｓｔに保持されている電圧が駆動トランジスタＴｒ２のゲート・ソース間に印加され、これが駆動トランジスタＴｒ２への電圧ストレスとなる。
【0029】
図４は、発光デューティが低い場合に図１に示す画素回路において駆動トランジスタのヒステリシス特性により生じる問題を説明するための波形図である。図４の（Ａ）は、リフレッシュフレーム期間における駆動トランジスタＴｒ２のゲート・ソース間の電圧Ｖｇｓを駆動トランジスタＴｒ２に加わる電圧ストレスとして示しており、図４の（Ｂ）は、非リフレッシュフレーム期間における駆動トランジスタＴｒ２のゲート・ソース間の電圧Ｖｇｓを駆動トランジスタＴｒ２に加わる電圧ストレスとして示している。
【0030】
リフレッシュフレーム期間では、走査制御信号Ｓｃａｎ１，Ｓｃａｎ２および発光制御信号ＥＭ１，ＥＭ２が図２に示すように変化することで既述のように図１の画素回路が動作し、これにより、駆動トランジスタＴｒ２に加わる電圧ストレス（Ｖｇｓ）は、図４の（Ａ）に示すように変化する。すなわち、リフレッシュフレーム期間における既述の動作に基づき、発光期間では、保持キャパシタＣｓｔに保持されている電圧が電圧ストレス（Ｖｇｓ）として駆動トランジスタＴｒ２に加わり、初期化期間ｔ１～ｔ２では、保持キャパシタＣｓｔの初期化のために駆動トランジスタＴｒ２のゲート端子（Ｎｏｄｅ２）にハイレベル電源電圧ＶＤＤＥＬが与えられることにより、駆動トランジスタＴｒ２に加わる電圧ストレス（Ｖｇｓ）が増大する。
【0031】
その後のオンバイアス期間ｔ２～ｔ３では、電圧Ｖｄａｔａを伝達する信号線の電圧がオンバイアス電圧ＶｏｂとしてトランジスタＴｒ１を介して駆動トランジスタＴｒ２のソース端子（Ｎｏｄｅ３）に印加されることにより、駆動トランジスタＴｒ２に加わる電圧ストレス（Ｖｇｓ）が更に増大する。
【0032】
その後の補償・書込期間ｔ３～ｔ４では、ダイオード接続状態の駆動トランジスタＴｒ２を介して保持キャパシタＣｓｔに電圧Ｖｄａｔａが書き込まれ、駆動トランジスタＴｒ２に加わる電圧ストレス（Ｖｇｓ）は駆動トランジスタＴｒ２の閾値電圧Ｖｔｈに等しくなる。その後、時刻ｔ４～時刻ｔ５の期間（以下「Ａ期間」という）では、トランジスタＴｒ１，Ｔｒ３～Ｔｒ６はオフ状態であり、駆動トランジスタＴｒ２に加わる電圧ストレス（Ｖｇｓ）は当該閾値電圧Ｖｔｈに維持される。
【0033】
時刻ｔ５において発光期間が再び開始され、補償・書込期間ｔ３～ｔ４での電圧Ｖｄａｔａの書き込みにより保持キャパシタＣｓｔに保持されている電圧が電圧ストレス（Ｖｇｓ）として駆動トランジスタＴｒ２に加わる。
【0034】
このようにしてリフレッシュフレーム期間では、図４の（Ａ）に示すように、初期化期間ｔ１～ｔ２およびオンバイアス期間ｔ２～ｔ３では比較的な大きな電圧ストレス（Ｖｇｓ）が駆動トランジスタＴｒ２に加わるが、補償・書込期間ｔ３～ｔ４およびＡ期間ｔ４～ｔ５において駆動トランジスタＴｒ２に加わる電圧ストレス（Ｖｇｓ）は比較的小さい。このＡ期間ｔ４～ｔ５は、発光デューティが小さいほど長くなる。
【0035】
一方、非リフレッシュフレーム期間では、走査制御信号Ｓｃａｎ１，Ｓｃａｎ２および発光制御信号ＥＭ１，ＥＭ２が図３に示すように変化することで既述のように図１の画素回路が動作し、これにより、駆動トランジスタＴｒ２に加わる電圧ストレス（Ｖｇｓ）は、図４の（Ｂ）に示すように変化する。すなわち、非リフレッシュフレーム期間における既述の動作に基づき、発光期間では、保持キャパシタＣｓｔに保持されている電圧が電圧ストレス（Ｖｇｓ）として駆動トランジスタＴｒ２に加わる。その後のオンバイアス期間ｔ１～ｔ２では、電圧Ｖｄａｔａを伝達する信号線の電圧がオンバイアス電圧ＶｏｂとしてトランジスタＴｒ１を介して駆動トランジスタＴｒ２のソース端子（Ｎｏｄｅ３）に印加されることにより、駆動トランジスタＴｒ２に加わる電圧ストレス（Ｖｇｓ）が増大する。
【0036】
非発光期間ｔ０～ｔ４におけるその後の期間ｔ２～ｔ４では、駆動トランジスタＴｒ２に加わる電圧ストレス（Ｖｇｓ）の大きさは、既述の動作に応じて多少変化するが、発光期間における電圧ストレス（Ｖｇｓ）と実質的に同等の電圧ストレス（Ｖｇｓ）が駆動トランジスタＴｒ２に加わる。
【0037】
時刻ｔ４において発光期間が再び開始され、保持キャパシタＣｓｔに保持されている電圧が電圧ストレス（Ｖｇｓ）として駆動トランジスタＴｒ２に加えられる。
【0038】
図４の（Ａ）と図４の（Ｂ）を比較すればわかるように、非発光期間において駆動トランジスタＴｒ２に加わる電圧ストレスは、リフレッシュフレーム期間と非リフレッシュフレーム期間とで異なる。すなわち、駆動トランジスタＴｒ２に加わる電圧ストレス（Ｖｇｓ）は、リフレッシュフレーム期間内のＡ期間では閾値電圧Ｖｔｈに等しく比較的小さいが、非リフレッシュフレーム期間内のＡ期間に相当する期間では、保持キャパシタＣｓｔに保持されている電圧に等しく比較的大きい。発光デューティが小さい場合（低輝度設定の場合）には、Ａ期間が長くなり、これにより、リフレッシュフレーム期間と非リフレッシュフレーム期間とで駆動トランジスタＴｒ２に加わる電圧ストレスが大きく異なる。その結果、発光デューティが小さい場合には、駆動トランジスタＴｒ２のヒステリシス特性による閾値シフトを低減すべく上記のようにオンバイアス電圧の印加を行っても、フリッカが視認される。
【0039】
このように上記のような構成では、駆動トランジスタＴｒ２に対してオンバイアス電圧を印加してもリフレッシュフレーム期間と非リフレッシュフレーム期間とで駆動トランジスタのストレス状態に差異が生じ、発光デューティが小さい場合には、リフレッシュフレーム期間におけるＡ期間が長くなって当該差異が大きくなり、フリッカが視認される。
【0040】
そこで本願発明者は、このような問題対し、“リフレッシュフレーム期間と非リフレッシュフレーム期間との間での駆動トランジスタＴｒ２のストレス状態の差異が低減されるように、リフレッシュフレーム期間に含まれるＡ期間の少なくとも一部すなわち補償・書込期間の終了時点ｔ４から次の発光期間の開始時点ｔ５までの期間の少なくとも一部において、駆動トランジスタＴｒ２にオンバイアス電圧を印加する”という解決策を考えた。なお、この解決策では、非リフレッシュ期間内の非発光期間において、オンバイアス電圧Ｖｏｂの印加によって駆動トランジスタＴｒ２に与えられる電圧ストレス（Ｖｇｓ）は発光期間の開始まで維持されるのが好ましい。
【0041】
図５は、この解決策を説明するための波形図である。図５の（Ａ）は、この解決策を施した表示装置においてリフレッシュフレーム期間に駆動トランジスタＴｒ２に加わる電圧ストレス（ゲート・ソース間電圧Ｖｇｓ）を示しており、図５の（Ｂ）は、当該表示装置において非リフレッシュフレーム期間に駆動トランジスタＴｒ２に加わる電圧ストレス（ゲート・ソース間電圧Ｖｇｓ）を示している。ここでは、非リフレッシュ期間内の非発光期間においてオンバイアス電圧Ｖｏｂの印加によって駆動トランジスタＴｒ２に与えられる電圧ストレス（Ｖｇｓ）が発光期間の開始時ｔ４まで維持されるように、画素回路が構成されているものとした。このため、図５の（Ｂ）の波形図は図４の（Ｂ）の波形図と相違する。
【0042】
この解決策によれば、図５の（Ａ）に示すように、Ａ期間ｔ４～ｔ５の間、比較的大きなオンバイアス電圧（オンバイアス期間ｔ１～ｔ２に印加されるオンバイアス電圧と同程度の電圧）が印加される。これにより、発光デューティが低い場合であっても、リフレッシュフレーム期間と非リフレッシュフレーム期間との間での駆動トランジスタＴｒ２のストレス状態の差異が低減される（図５の（Ａ）および（Ｂ）参照）。その結果、リフレッシュフレーム期間と非リフレッシュフレーム期間の間での輝度差が低減され、発光デューティを低く設定して休止駆動を行ってもフリッカが視認されない。
【0043】
以下、添付図面を参照しつつ上記解決策に基づく実施形態について説明する。なお、以下で言及する各トランジスタにおいて、ゲート端子は制御端子に相当し、ドレイン端子およびソース端子の一方は第１導通端子に相当し、他方は第２導通端子に相当する。また、以下の各実施形態におけるトランジスタは例えば薄膜トランジスタであるが、本発明はこれに限定されない。さらにまた、本明細書における「接続」とは、特に断らない限り「電気的接続」を意味し、本発明の要旨を逸脱しない範囲において、直接的な接続を意味する場合のみならず、他の素子を介した間接的な接続を意味する場合も含むものとする。
【0044】
＜１．第１の実施形態＞
＜１．１ 全体構成＞
図６は、第１の実施形態に係る表示装置１０の全体構成を示すブロック図である。この表示装置１０は、内部補償を行う有機ＥＬ表示装置である。すなわち、この表示装置１０において、各画素回路は、その内部の駆動トランジスタの閾値電圧のばらつきや変動を補償する機能を有している。また、この表示装置１０は、通常駆動モードと休止駆動モードとの２つの動作モードを有している。すなわち表示装置１０は、通常駆動モードでは、表示部の画像データ（各画素回路内のデータ電圧）を書き換えるリフレッシュフレーム期間Ｔｒｆが連続するように動作し、休止駆動モードでは、リフレッシュフレーム期間Ｔｒｆのみからなる駆動期間ＴＤと表示部の画像データの書き換えを停止する複数の非リフレッシュフレーム期間Ｔｎｒｆからなる休止期間ＴＰとが交互に現れるように動作する（後述の図８参照）。
＜１．１ 全体構成＞
図６は、第１の実施形態に係る表示装置１０の全体構成を示すブロック図である。この表示装置１０は、内部補償を行う有機ＥＬ表示装置である。すなわち、この表示装置１０において、各画素回路は、その内部の駆動トランジスタの閾値電圧のばらつきや変動を補償する機能を有している。また、この表示装置１０は、通常駆動モードと休止駆動モードとの２つの動作モードを有している。すなわち表示装置１０は、通常駆動モードでは、表示部の画像データ（各画素回路内のデータ電圧）を書き換えるリフレッシュフレーム期間Ｔｒｆが連続するように動作し、休止駆動モードでは、リフレッシュフレーム期間Ｔｒｆのみからなる駆動期間ＴＤと表示部の画像データの書き換えを停止する複数の非リフレッシュフレーム期間Ｔｎｒｆからなる休止期間ＴＰとが交互に現れるように動作する（後述の図８参照）。
【0045】
図６に示すように、この表示装置１０は、表示部１１、表示制御回路２０、データ側駆動回路３０、走査側駆動回路４０、および、電源回路５０を備えている。データ側駆動回路３０はデータ信号線駆動回路（「データドライバ」とも呼ばれる）として機能する。走査側駆動回路４０は、走査信号線駆動回路（「ゲートドライバ」とも呼ばれる）、発光制御回路（「エミッションドライバ」とも呼ばれる）、および、バイアス制御回路として機能する。図６に示す構成ではこれら走査側の３つの回路が１つの走査側駆動回路４０として実現されているが、これら３つの回路が適宜分離された構成であってもよく、また、これら３つの回路が表示部１１の一方側と他方側に分離されて配置される構成であってもよい。また、データ側駆動回路および走査側駆動回路の少なくとも一部が表示部１１と一体的に形成されていてもよい。これらの点は、後述の他の実施形態や変形例においても同様である。電源回路５０は、表示部１１に供給すべき後述のハイレベル電源電圧ＥＬＶＤＤ、ローレベル電源電圧ＥＬＶＳＳ、および初期化電圧Ｖｉｎｉと、表示制御回路２０、データ側駆動回路３０、および走査側駆動回路４０に供給すべき電源電圧（不図示）とを生成する。
【0046】
表示部１１には、ｍ本（ｍは２以上の整数）のデータ信号線Ｄ１，Ｄ２，…，Ｄｍと、これらに交差するｎ本の第１走査信号線ＰＳ１，ＰＳ２，…，ＰＳｎおよびｎ＋２本（ｎは２以上の整数）の第２走査信号線ＮＳ-1，ＮＳ０，ＮＳ１，…，ＮＳｎとが配設されている。また、ｎ本の第１走査信号線ＰＳ１～ＰＳｎにそれぞれ沿ってｎ本の発光制御線（エミッションライン）ＥＭ１～ＥＭｎが配設され、さらに、ｎ本の第１走査信号線ＰＳ１～ＰＳｎにそれぞれ沿ってｎ本のバイアス制御用の走査信号線（以下「バイアス制御線」という）ＰＳＢ１～ＰＳＢｎが配設されている。また表示部１１には、ｍ本のデータ信号線Ｄ１～Ｄｍおよびｎ本の第１走査信号線ＰＳ１～ＰＳｎに沿ってマトリクス状に配置されたｍ×ｎ個の画素回路１５が設けられている。各画素回路１５は、ｍ本のデータ信号線Ｄ１～Ｄｍのいずれか１つに対応するとともにｎ本の第１走査信号線ＰＳ１～ＰＳｎのいずれか１つに対応する（以下、各画素回路１５を区別する場合には、ｉ番目の第１走査信号線ＰＳｉおよびｊ番目のデータ信号線Ｄｊに対応する画素回路を「ｉ行ｊ列目の画素回路」ともいい、符号“Ｐｉｘ（ｉ，ｊ）”で示す）。また各画素回路１５は、ｎ本の第２走査信号線ＮＳ１～ＮＳｎのいずれか１つに対応するとともに、ｎ本の発光制御線ＥＭ１～ＥＭｎのいずれか１つに対応する。さらに各画素回路１５は、ｎ本のバイアス制御線ＰＳＢ１～ＰＳＢｎのいずれか１つにも対応する。なお、上記のデータ信号線Ｄ１，Ｄ２，…，Ｄｍを駆動するデータ側駆動回路３０と、上記の第１走査信号線ＰＳ１，ＰＳ２，…，ＰＳｎ、第２走査信号線ＮＳ-1，ＮＳ０，ＮＳ１，…，ＮＳｎ、発光制御線ＥＭ１～ＥＭｎ、および、バイアス制御線ＰＳＢ１～ＰＳＢｎを駆動する走査側駆動回路４０とは、表示部１１におけるｍ×ｎ個の画素回路１５を駆動する駆動回路を構成する（図６参照）。
【0047】
また表示部１１には、各画素回路１５に共通の図示しない電源線が配設されている。すなわち、後述の有機ＥＬ素子を駆動するためのハイレベル電源電圧ＥＬＶＤＤを供給するための第１電源線（以下「ハイレベル電源線」といい、ハイレベル電源電圧と同じく符号“ＥＬＶＤＤ”で示す）、および、有機ＥＬ素子を駆動するためのローレベル電源電圧ＥＬＶＳＳを供給するための第２電源線（以下「ローレベル電源線」といい、ローレベル電源電圧と同じく符号“ＥＬＶＳＳ”で示す）が配設されている。さらに表示部１１には、各画素回路１５の初期化のためのリセット動作（「初期化動作」ともいう）に使用する初期化電圧Ｖｉｎｉを供給するための図示しない初期化電圧線（初期化電圧と同じく符号“Ｖｉｎｉ”で示す）も配設されている。ハイレベル電源電圧ＥＬＶＤＤ、ローレベル電源電圧ＥＬＶＳＳ、および初期化電圧Ｖｉｎｉは、電源回路５０から供給される。
【0048】
表示制御回路２０は、表示すべき画像を表す画像情報および画像表示のためのタイミング制御情報を含む入力信号Ｓｉｎを表示装置１０の外部から受け取り、この入力信号Ｓｉｎに基づきデータ側制御信号Ｓｃｄおよび走査側制御信号Ｓｃｓを生成し、データ側制御信号Ｓｃｄをデータ側駆動回路３０に、走査側制御信号Ｓｃｓを走査側駆動回路４０にそれぞれ出力する。
【0049】
データ側駆動回路３０は、表示制御回路２０からのデータ側制御信号Ｓｃｄに基づきデータ信号線Ｄ１～Ｄｍを駆動する。すなわちデータ側駆動回路３０は、データ側制御信号Ｓｃｄに基づき、表示すべき画像を表すｍ個のデータ信号Ｄ（１）～Ｄ（ｍ）を生成してデータ信号線Ｄ１～Ｄｍにそれぞれ印加する。
【0050】
走査側駆動回路４０は、表示制御回路２０からの走査側制御信号Ｓｃｓに基づき、ｎ本の第１走査信号線ＰＳ１～ＰＳｎおよびｎ＋２本の第２走査信号線ＮＳ-1～ＮＳｎを駆動する走査信号線駆動回路、発光制御線ＥＭ１～ＥＭｎを駆動する発光制御回路、および、バイアス制御線ＰＳＢ１～ＰＳＢｎを駆動するバイアス制御回路として機能する。
【0051】
より詳細には、走査側駆動回路４０は、リフレッシュフレーム期間Ｔｒｆでは、走査信号線駆動回路として、走査側制御信号Ｓｃｓに基づき、ｎ本の第１走査信号線ＰＳ１～ＰＳｎを１水平期間に対応する所定期間ずつ順次に選択するとともに、ｎ＋２本の第２走査信号線ＮＳ-1～ＮＳｎを１水平期間に対応する所定期間ずつ順次に選択し、選択した第１走査信号線ＰＳｋに対してアクティブな信号を印加するとともに（ｋは１≦ｋ≦ｎなる整数）、選択した第２走査信号線ＮＳｓに対してアクティブな信号を印加し（ｓは－１≦ｓ≦ｎなる整数）、かつ、非選択の第１走査信号線に非アクティブな信号を印加するとともに、非選択の第２走査信号線に非アクティブな信号を印加する。これにより、選択された第１走査信号線ＰＳｋに対応したｍ個の画素回路Ｐｉｘ（ｋ，１）～Ｐｉｘ（ｋ，ｍ）が一括して選択される。その結果、当該第１走査信号線ＰＳｋの選択期間（以下「第ｋ走査選択期間」という）において、データ側駆動回路３０からデータ信号線Ｄ１～Ｄｍに印加されたｍ個のデータ信号Ｄ（１）～Ｄ（ｍ）の電圧（以下では、これらの電圧を区別せずに単に「データ電圧」と呼ぶことがある）が画素データとして、画素回路Ｐｉｘ（ｋ，１）～Ｐｉｘ（ｋ，ｍ）にそれぞれ書き込まれる。なお、後述の図９に示すように本実施形態では、第１走査信号線ＰＳi1は画素回路１５内のＰチャネル型（以下「Ｐ型」ともいう）トランジスタのゲート端子に接続され（ｉ１＝１～ｎ）、第２走査信号線ＮＳi2は画素回路１５内のＮチャネル型（以下「Ｎ型」ともいう）トランジスタのゲート端子に接続される（ｉ２＝－１～ｎ）。このため、選択した第１走査信号線ＰＳi1にはアクティブな信号としてローレベル電圧が印加され、選択した第２走査信号線ＮＳi2にはアクティブな信号としてハイレベル電圧が印加される。
【0052】
また走査側駆動回路４０は、リフレッシュフレーム期間Ｔｒｆにおいて、発光制御線ＥＭ１～ＥＭｎを、それらが第１および第２走査信号線ＰＳ１～ＰＳｎ，ＮＳ-1～ＮＳｎの上記駆動に連動して選択的に非活性化されるように駆動する。すなわち、走査側駆動回路４０は、発光制御回路として、走査側制御信号Ｓｃｓに基づき、ｉ番目の発光制御線ＥＭｉに対し、第ｉ水平期間を含む所定期間では非発光を示す発光制御信号（ハイレベル電圧）を印加し、それ以外の期間では発光を示す発光制御信号（ローレベル電圧）を印加する（ｉ＝１～ｎ）。ｉ番目の第１走査信号線ＰＳｉに対応する画素回路（以下「ｉ行目の画素回路」ともいう）Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）内の有機ＥＬ素子は、発光制御線ＥＭｉの電圧がローレベル（活性化状態）である間、ｉ行目の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）にそれぞれ書き込まれたデータ電圧に応じた輝度で発光する。なお、走査側駆動回路４０は、非リフレッシュフレーム期間Ｔｎｒｆにおいても、発光制御線ＥＭ１～ＥＭｎをリフレッシュフレーム期間Ｔｒｆでの駆動と同様に駆動する（後述の図８参照）。
【0053】
さらに走査側駆動回路４０は、バイアス制御回路として、休止駆動モードでは、リフレッシュフレーム期間Ｔｒｆおよび非リフレッシュフレーム期間Ｔｎｒｆのいずれにおいても、バイアス制御線ＰＳＢ１～ＰＳＢｎをそれらが順次に選択されるように駆動する（後述の図８参照）。この動作の詳細は後述する。なお通常駆動モードでは、バイアス制御線ＰＳＢ１～ＰＳＢｎの駆動は停止され、バイアス制御線ＰＳＢ１～ＰＳＢｎは全て非活性化状態に維持される。
【0054】
＜１．２ 概略動作＞
既述のように、本実施形態に係る表示装置１０は、通常駆動モードと休止駆動モードとの２つの動作モードを有している。まず、通常駆動モードにおける表示装置１０の概略動作を説明する。
既述のように、本実施形態に係る表示装置１０は、通常駆動モードと休止駆動モードとの２つの動作モードを有している。まず、通常駆動モードにおける表示装置１０の概略動作を説明する。
【0055】
図７は、通常駆動モードにおける表示装置１０の概略動作を説明するためのタイミングチャートである。表示制御回路２０から走査側駆動回路４０に与えられる走査側制御信号Ｓｃｓには、第１および第２ゲートクロック信号ＣＫ１，ＣＫ２からなる２相クロック信号が含まれている。通常駆動モードにおいて走査側駆動回路４０は、この２相クロック信号に基づき、図７に示すような第１走査信号ＰＳ（１）～ＰＳ（ｎ）および第２走査信号ＮＳ（－１），ＮＳ（０），ＮＳ（１），…，ＮＳ（ｎ）を生成し、第１走査信号ＰＳ（１）～ＰＳ（ｎ）を第１走査信号線ＰＳ１～ＰＳｎにそれぞれ印加し、第２走査信号ＮＳ（－１）～ＮＳ（ｎ）を第２走査信号線ＮＳ-1～ＮＳｎにそれぞれ印加する。また、走査側駆動回路４０は、上記２相クロック信号（第１および第２ゲートクロック信号ＣＫ１，ＣＫ２）に基づき、図７に示すような発光制御信号ＥＭ（１）～ＥＭ（ｎ）を生成して発光制御線ＥＭ１～ＥＭｎにそれぞれ印加する。一方、データ側駆動回路３０は、表示制御回路２０からのデータ側制御信号Ｓｃｄに基づき、図７に示すように第１走査信号ＰＳ（１）～ＰＳ（ｎ）に連動して変化するデータ信号Ｄ（１）～Ｄ（ｍ）を生成し、データ信号線Ｄ１～Ｄｍにそれぞれ印加する。このようにして表示部１１における第１走査信号線ＰＳ１～ＰＳｎ、第２走査信号線ＮＳ-1～ＮＳｎ、発光制御線ＥＭ１～ＥＭｎ、および、データ信号線Ｄ１～Ｄｍが駆動されることで、非発光期間において、各画素回路Ｐｉｘ（ｉ，ｊ）に対し初期化およびデータ電圧の書き込みが行われ、発光期間において、各画素回路Ｐｉｘ（ｉ，ｊ）は書き込まれたデータ電圧に応じた輝度で発光する。
【0056】
通常駆動モードでは、図７に示した上記各種信号により第１走査信号線ＰＳ１～ＰＳｎ、第２走査信号線ＮＳ-1～ＮＳｎ、発光制御線ＥＭ１～ＥＭｎ、および、データ信号線Ｄ１～Ｄｍが上記のように駆動されることで、１フレーム期間において第１走査信号線ＰＳ１～ＰＳｎおよび第２走査信号線ＮＳ-1～ＮＳｎを順次選択して表示部１１（の画素回路Ｐｉｘ（１，１）～Ｐｉｘ（ｎ，ｍ））に画像データを書き込むリフレッシュフレーム期間Ｔｒｆが繰り返される。
【0057】
これに対し、休止駆動モードでは、図８に示すように、そのようなリフレッシュフレーム期間（以下「ＲＦフレーム期間」ともいう）Ｔｒｆからなる駆動期間ＴＤと、複数の非リフレッシュフレーム期間（以下「ＮＲＦフレーム期間」ともいう）Ｔｎｒｆからなる休止期間ＴＰとが交互に繰り返される。休止期間ＴＰ（ＮＲＦフレーム期間Ｔｎｒｆ）では、走査側駆動回路４０による第１走査信号線ＰＳ１～ＰＳｎおよび第２走査信号線ＮＳ-1～ＮＳｎの駆動とデータ側駆動回路３０によるデータ信号線Ｄ１～Ｄｍの駆動とが停止し、直前の駆動期間ＴＤ（ＲＦフレーム期間Ｔｒｆ）に書き込まれた画像データによる表示が継続する。このため休止駆動モードは、静止画を表示する場合において表示装置１０の消費電力の削減に有効である。なお後述のように、休止期間ＴＰにおいても第１走査信号線ＰＳ１～ＰＳｎが駆動される実施形態もある。バイアス制御線ＰＳＢ１～ＰＳＢｎは、図８に示すように休止駆動モードでは、ＲＦフレーム期間ＴｒｆおよびＮＲＦフレーム期間Ｔｎｒｆのいずれにおいても、順次に選択されるように駆動される。これにより、ＲＦフレーム期間ＴｒｆおよびＮＲＦフレーム期間Ｔｎｒｆのいずれにおいても、各画素回路１５において、対応するバイアス制御線ＰＳＢｉが活性化状態である間、駆動トランジスタにオンバイアス電圧が印加される（詳細は後述）。なお、図８に示す例では駆動期間ＴＤは１つのＲＦフレーム期間Ｔｒｆのみから構成されるが、２つ以上のＲＦフレーム期間Ｔｒｆから構成されていてもよい。
【0058】
外部からの入力信号Ｓｉｎには、上記のような通常駆動モードと休止駆動モードのうちいずれの動作モードで表示部１１を駆動するかを示す動作モード信号Ｓｍが含まれている。この動作モード信号Ｓｍは、走査側制御信号Ｓｃｓの一部として走査側駆動回路４０に与えられるともに、データ側制御信号Ｓｃｄの一部としてデータ側駆動回路３０に与えられる。走査側駆動回路４０は、この動作モード信号Ｓｍで示される動作モードに応じて第１走査信号線ＰＳ１～ＰＳｎおよび第２走査信号線ＮＳ-1～ＮＳｎを駆動し、発光制御線ＥＭ１～ＥＭｎを通常駆動モードか休止駆動モードかに拘わらず同様の形態（同一の周期および同一のデューティ）で駆動する。また走査側駆動回路４０は、バイアス制御線ＰＳＢ１～ＰＳＢｎを休止駆動モードで駆動し、通常駆動モードでそれらの駆動を停止する。データ側駆動回路３０は、この動作モード信号Ｓｍで示される動作モードに応じてデータ信号線Ｄ１～Ｄｎを駆動する。なお、本願の課題は通常駆動モードとは関係しないので、以下において、表示装置１０またはその画素回路の動作については休止駆動モードにおける動作を中心に説明する（後述の他の実施形態においても同様）。
【0059】
本実施形態では、駆動期間ＴＤ（ＲＦフレーム期間Ｔｒｆ）において、各画素回路Ｐｉｘ（ｉ，ｊ）に対し、それに対応する第１および第２走査信号線ＰＳｉ，ＮＳｉが選択状態のときにデータ書込動作が行われ、その第２走査信号線ＮＳｉの２つ前の第２走査信号線ＮＳi-2が選択状態のとき初期化動作が行われる。各画素回路Ｐｉｘ（ｉ，ｊ）がそのデータ書込動作および初期化動作が行われる期間において消灯状態となるように発光制御線ＥＭｉが駆動される（ｉ＝１～ｎ）（図８参照）。後述のように、本実施形態における画素回路Ｐｉｘ（ｉ，ｊ）では、第１および第２発光制御トランジスタＴ５，Ｔ６としてＰ型トランジスタが使用されているので、各発光制御線ＥＭｉは、ローレベル（Ｌレベル）の電圧を与えられると活性化状態となり、ハイレベル（Ｈレベル）の電圧を与えられると非活性化状態となる。
【0060】
＜１．３ 画素回路の構成＞
図９は、本実施形態における画素回路１５の構成を示す回路図であり、より詳しくは、ｉ番目の第１走査信号線ＰＳｉおよびｊ番目のデータ信号線Ｄｊに対応する画素回路１５すなわちｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の構成を示す回路図である（１≦ｉ≦ｎ、１≦ｊ≦ｍ）。この画素回路１５は、表示素子としての１個の有機ＥＬ素子ＯＬと、７個のトランジスタＴ１～Ｔ７（以下、これらを「第１初期化トランジスタＴ１」、「閾値補償トランジスタＴ２」、「書込制御トランジスタＴ３」、「駆動トランジスタＴ４」、「第１発光制御トランジスタＴ５」、「第２発光制御トランジスタＴ６」、「第２初期化トランジスタＴ７」という）と、１個の保持キャパシタＣｓｔとを含んでいる。また、この画素回路１５は、これらの素子に加えて、トランジスタＴ８を含むバイアス印加回路１５１を含んでいる（以下、このトランジスタＴ８を「バイアス印加トランジスタ」という）。
図９は、本実施形態における画素回路１５の構成を示す回路図であり、より詳しくは、ｉ番目の第１走査信号線ＰＳｉおよびｊ番目のデータ信号線Ｄｊに対応する画素回路１５すなわちｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の構成を示す回路図である（１≦ｉ≦ｎ、１≦ｊ≦ｍ）。この画素回路１５は、表示素子としての１個の有機ＥＬ素子ＯＬと、７個のトランジスタＴ１～Ｔ７（以下、これらを「第１初期化トランジスタＴ１」、「閾値補償トランジスタＴ２」、「書込制御トランジスタＴ３」、「駆動トランジスタＴ４」、「第１発光制御トランジスタＴ５」、「第２発光制御トランジスタＴ６」、「第２初期化トランジスタＴ７」という）と、１個の保持キャパシタＣｓｔとを含んでいる。また、この画素回路１５は、これらの素子に加えて、トランジスタＴ８を含むバイアス印加回路１５１を含んでいる（以下、このトランジスタＴ８を「バイアス印加トランジスタ」という）。
【0061】
この画素回路１５において、トランジスタＴ１，Ｔ２，Ｔ７はＮ型トランジスタであり、トランジスタＴ３～Ｔ６はＰ型トランジスタである。本実施形態では、Ｎ型トランジスタＴ１，Ｔ２，Ｔ７は、チャネル層が酸化物半導体で形成された薄膜トランジスタ（以下「酸化物ＴＦＴ」という）であり、より詳しくは酸化物半導体として酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）を使用した酸化物ＴＦＴ（以下、「ＩＧＺＯ－ＴＦＴ」という）である。酸化物ＴＦＴは、オフリーク電流が小さいので、画素回路等におけるスイッチング素子として好適である。また、Ｐ型のトランジスタＴ３～Ｔ６は、チャネル層が低温ポリシリコンで形成された薄膜トランジスタ（以下「ＬＴＰＳ－ＴＦＴ」という）である。低温ポリシリコンは移動度が高いので、ＬＴＰＳ－ＴＦＴを駆動トランジスタとして使用すると、画素回路において有機ＥＬ素子に対する駆動能力が向上し、スイッチング素子として使用するとオン抵抗が低くなる。ただし、画素回路１５において使用可能なトランジスタは、このようなＩＧＺＯ－ＴＦＴやＬＴＰＳ－ＴＦＴには限定されない。
【0062】
なお、画素回路１５において、駆動トランジスタＴ４以外のトランジスタＴ１～Ｔ３，Ｔ５～Ｔ８はスイッチング素子として動作する。また、保持キャパシタＣｓｔは、第１電極および第２電極からなる２つの電極を有する容量素子である。
【0063】
図６および図９に示すように、本実施形態における画素回路Ｐｉｘ（ｉ，ｊ）には、それに対応する第１走査信号線（以下、画素回路に注目した説明において「対応第１走査信号線」ともいう）ＰＳｉと、それに対応する第２走査信号線（以下、画素回路に注目した説明において「対応第２走査信号線」ともいう）ＮＳｉと、それに対応するバイアス制御線（以下、画素回路に注目した説明において「対応バイアス制御線」ともいう）ＰＳＢｉと、それに対応する発光制御線（以下、画素回路に注目した説明において「対応発光制御線」ともいう）ＥＭｉと、それに対応するデータ信号線（以下、画素回路に注目した説明において「対応データ信号線」ともいう）Ｄｊと、対応第２走査信号線ＮＳｉの２つ前の第２走査信号線（第２走査信号線ＮＳ-1～ＮＳｎの走査順における２つ前の走査信号線）すなわちｉ－２番目の第２走査信号線ＮＳi-2（以下、画素回路に注目した説明において単に「先行第２走査信号線」ともいう）と、初期化電圧線Ｖｉｎｉと、オンバイアス電圧線Ｌｏｂｓと、ハイレベル電源線ＥＬＶＤＤと、ローレベル電源線ＥＬＶＳＳとが接続されている。なお、画素回路Ｐｉｘ（ｉ，ｊ）に、先行第２走査信号線ＮＳi-2に代えて直前の第２走査信号線ＮＳi-1が接続される構成であってもよい。以下では、対応第１走査信号線ＰＳｉの信号ＰＳ（ｉ）、対応第２走査信号線ＮＳｉの信号ＮＳ（ｉ）、先行第２走査信号線ＮＳi-2の信号ＮＳ（ｉ－２）、対応発光制御線ＥＭｉの信号ＥＭ（ｉ）、対応バイアス制御線ＰＳＢｉの信号ＰＳＢ（ｉ）、および、対応データ信号線Ｄｊの信号Ｄ（ｊ）を、それぞれ、対応第１走査信号ＰＳ（ｉ）、対応第２走査信号ＮＳ（ｉ）、先行第２走査信号ＮＳ（ｉ－２）、対応発光制御信号ＥＭ（ｉ）、対応バイアス制御信号ＰＳＢ（ｉ）、および、対応データ信号Ｄ（ｊ）と呼ぶものとする。
【0064】
オンバイアス電圧線Ｌｏｂｓは、図３には示されていないが、例えば、データ信号線Ｄ１～Ｄｍにそれぞれ沿って配置され、データ側駆動回路３０からオンバイアス電圧Ｖｏｂｓを与えられるようにすればよい。オンバイアス電圧Ｖｏｂｓは、表示階調や、リフレッシュレート、環境温度、および、オンバイアス印加期間（オンバイアス電圧Ｖｏｂｓが印加される期間の長さ）等に応じて設定される。例えば、これらの動作条件パラメータ（発光デューティを含む）の１つまたは複数の平均値や中央値、最頻値などの代表値を統計処理によって予め求めておき、それらの代表値に応じて表示装置１０の固体毎または製品毎の固定値として適切なオンバイアス電圧Ｖｏｂｓを決定すればよい。また、これに代えて、これらの動作条件パラメータの１つまたは複数の値に基づき適切なオンバイアス電圧Ｖｏｂを可変値として設定してもよい。
【0065】
図９に示すように画素回路Ｐｉｘ（ｉ，ｊ）において、駆動トランジスタＴ４のソース端子は、書込制御トランジスタＴ３を介して対応するデータ信号線Ｄｊに接続されるとともに、第１発光制御トランジスタＴ５を介してハイレベル電源線ＥＬＶＤＤに接続されている。駆動トランジスタＴ４のドレイン端子は、第２発光制御トランジスタＴ６を介して有機ＥＬ素子ＯＬの第１端子としてのアノードに接続されており、有機ＥＬ素子ＯＬのカソードはローレベル電源線ＥＬＶＳＳに接続されている。駆動トランジスタＴ４のゲート端子は、閾値補償トランジスタＴ２を介して駆動トランジスタＴ４のドレイン端子に接続され、かつ、保持キャパシタＣｓｔを介してハイレベル電源線ＥＬＶＤＤに接続され、かつ、第１初期化トランジスタＴ１を介して初期化電圧線Ｖｉｎｉに接続されている。また、有機ＥＬ素子ＯＬのアノードも、表示素子初期化トランジスタとしての第２初期化トランジスタＴ７を介して初期化電圧線Ｖｉｎｉに接続されている。バイアス印加回路１５１は、オンバイアス電圧線Ｌｏｂｓに接続されてオンバイアス電圧を受け取る第１端子と、駆動トランジスタＴ４のソース端子に接続された第２端子とを有し、当該第１および第２端子にそれぞれ接続されたソース端子およびドレイン端子を有するバイアス印加トランジスタＴ８を含んでいる。このバイアス印加トランジスタＴ８のゲート端子は、対応するバイアス制御線ＰＳＢｉに接続されている。
【0066】
＜１．４ 画素回路の駆動期間における動作＞
以下、図９に示した画素回路１５すなわち本実施形態におけるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の動作を、図９とともに図１０を参照して説明する。図１０は、リフレッシュフレーム期間（ＲＦフレーム期間）Ｔｒｆおよび非リフレッシュフレーム期間（ＮＲＦフレーム期間）Ｔｎｒｆに含まれる非発光期間での画素回路Ｐｉｘ（ｉ，ｊ）の動作を説明するためのタイミングチャートである。なお図１０には、上下方向に延びる複数の点線が記載されており、これらの点線の間隔が１水平期間に相当する。また、発光制御信号ＥＭ（ｉ）がＨレベルである期間が非発光期間であり、発光制御信号ＥＭ（ｉ）がＬレベルである期間が発光期間である（これらの点は後述のタイミングチャートを示す図１２や図１４等においても同様である）。
以下、図９に示した画素回路１５すなわち本実施形態におけるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の動作を、図９とともに図１０を参照して説明する。図１０は、リフレッシュフレーム期間（ＲＦフレーム期間）Ｔｒｆおよび非リフレッシュフレーム期間（ＮＲＦフレーム期間）Ｔｎｒｆに含まれる非発光期間での画素回路Ｐｉｘ（ｉ，ｊ）の動作を説明するためのタイミングチャートである。なお図１０には、上下方向に延びる複数の点線が記載されており、これらの点線の間隔が１水平期間に相当する。また、発光制御信号ＥＭ（ｉ）がＨレベルである期間が非発光期間であり、発光制御信号ＥＭ（ｉ）がＬレベルである期間が発光期間である（これらの点は後述のタイミングチャートを示す図１２や図１４等においても同様である）。
【0067】
まず、ＲＦフレーム期間Ｔｒｆにおける非発光期間での画素回路Ｐｉｘ（ｉ，ｊ）の動作について説明する。図１０に示すように、非発光期間（対応発光制御信号ＥＭ（ｉ）がＨレベルである期間）の開始時点では、対応第１走査信号ＰＳ（ｉ）および対応バイアス制御信号ＰＳＢ（ｉ）はＨレベルであり、先行第２走査信号ＮＳ（ｉ－２）および対応第２走査信号ＮＳ（ｉ）はＬレベルである。この非発光期間では、第１および第２発光制御トランジスタＴ５，Ｔ６がオフ状態であるので有機ＥＬ素子ＯＬは消灯状態であり、第２初期化トランジスタＴ７はオン状態であることにより有機ＥＬ素子ＯＬのアノードが初期化される。
【0068】
図１０に示すように、この非発光期間において、まず、先行第２走査信号ＮＳ（ｉ－２）が略１水平期間に相当する所定期間だけＨレベルとなり、この所定期間内において対応バイアス制御信号ＰＳＢ（ｉ）が略１水平期間に相当する所定期間だけＬレベルとなる。ここで、先行第２走査信号ＮＳ（ｉ－２）がＨレベルであり対応バイアス制御信号ＰＳＢ（ｉ）がＬレベルとなる水平期間を「初期化期間Ｔｉｎｉ」と呼ぶものとする。この初期化期間Ｔｉｎｉでは、第１初期化トランジスタＴ１がオン状態であることによって保持キャパシタＣｓｔおよび駆動トランジスタＴ４のゲート端子の電圧（以下「ゲート電圧」という）が初期化電圧Ｖｉｎｉで初期化される。この初期化期間Ｔｉｎｉでは、バイアス印加トランジスタＴ８がオン状態になることによってオンバイアス電圧線Ｌｏｂｓからオンバイアス電圧Ｖｏｂｓが駆動トランジスタＴ４のソース端子に印加される（図９参照）。したがって、この初期化期間Ｔｉｎｉはオンバイアス印加期間Ｔｏｂｓでもある。
【0069】
その後、この非発光期間において、対応第２走査信号ＮＳ（ｉ）が略１水平期間に相当する所定期間だけＨレベルとなり、この所定期間内において対応第１走査信号ＰＳ（ｉ）が略１水平期間に相当する所定期間だけＬレベルとなる。ここで、対応第２走査信号ＮＳ（ｉ）がＨレベルであり対応第１走査信号ＰＳ（ｉ）がＬレベルとなる水平期間を「補償・書込期間Ｔｗ」または単に「書込期間Ｔｗ」と呼ぶものとする。この書込期間Ｔｗでは、閾値補償トランジスタＴ２がオン状態となることで駆動トランジスタＴ４がダイオード接続状態となっており、書込制御トランジスタＴ３がオン状態となることによって、対応データ信号Ｄ（ｊ）の電圧Ｖｄａｔａがダイオード接続状態の駆動トランジスタＴ４を介して保持キャパシタＣｓｔに書き込まれる。これにより、駆動トランジスタＴ４のゲート端子が閾値補償後のデータ電圧（Ｖｄａｔａ－｜Ｖｔｈ｜）に保持される。ここで、Ｖｔｈは駆動トランジスタＴ４の閾値電圧である。
【0070】
その後、この非発光期間において、対応バイアス制御信号ＰＳＢ（ｉ）が、再び、略１水平期間に相当する所定期間だけＨレベルとなる。この所定期間では対応第２走査信号ＮＳ（ｉ）はＬレベルに維持されている。ここで対応バイアス制御信号ＰＳＢ（ｉ）がＬレベルとなる水平期間も「オンバイアス印加期間Ｔｏｂｓ」と呼ぶものとする。このオンバイアス印加期間Ｔｏｂｓにおいても、オンバイアス電圧線Ｌｏｂｓからオンバイアス電圧Ｖｏｂｓが、オン状態のバイアス印加トランジスタＴ８を介して駆動トランジスタＴ４のソース端子に印加される（図９参照）。なお、閾値補償トランジスタＴ２は、書込期間Ｔｗ後はオフ状態であり、このオンバイアス印加期間Ｔｏｂｓにおいてもオフ状態に維持される。
【0071】
その後、対応発光制御信号ＥＭ（ｉ）がＬレベルに変化し、これにより発光期間が開始される。この発光期間では、第１および第２発光制御トランジスタＴ５，Ｔ６がオン状態であり、駆動トランジスタＴ４を除く他のトランジスタＴ１，Ｔ２，Ｔ３，Ｔ７，Ｔ８はオフ状態である。これにより、保持キャパシタＣｓｔに書き込まれたデータ電圧Ｖｄａｔａに応じた電流Ｉ１が有機ＥＬ素子ＯＬに流れ、有機ＥＬ素子ＯＬはその電流Ｉ１に応じた輝度で発光する。
【0072】
上記のように本実施形態における画素回路Ｐｉｘ（ｉ，ｊ）では、ＲＦフレーム期間Ｔｒｆにおいて、補償・書込期間Ｔｗの後、発光期間が開始される前に設けられたオンバイアス印加期間Ｔｏｂｓに、オンバイアス電圧Ｖｏｂｓが駆動トランジスタＴ４のソース端子に印加される。これにより、ＲＦフレーム期間Ｔｒｆにおいて駆動トランジスタＴ４に加わる電圧ストレス（Ｖｇｓ）を示す波形は、既述の図５（Ａ）に示す波形に近いものとなる。
【0073】
次に、ＮＲＦフレーム期間Ｔｎｒｆにおける非発光期間での画素回路Ｐｉｘ（ｉ，ｊ）の動作について説明する。図１０に示すように、非発光期間の開始時点では、上記のＲＦフレーム期間Ｔｒｆの場合と同様、対応第１走査信号ＰＳ（ｉ）および対応バイアス制御信号ＰＳＢ（ｉ）はＨレベルであり、先行第２走査信号ＮＳ（ｉ－２）および対応第２走査信号ＮＳ（ｉ）はＬレベルである。この非発光期間においても、第１および第２発光制御トランジスタＴ５，Ｔ６がオフ状態であるので有機ＥＬ素子ＯＬは消灯状態であり、第２初期化トランジスタＴ７はオン状態であることにより有機ＥＬ素子ＯＬのアノードが初期化される。
【0074】
図１０に示すように、この非発光期間が開始されると（対応発光制御信号ＥＭ（ｉ）がＨレベルに変化すると）、対応バイアス制御信号ＰＳＢ（ｉ）が略１水平期間に相当する所定期間だけＬレベルとなり、バイアス印加トランジスタＴ８がオン状態になることによってオンバイアス電圧線Ｌｏｂｓからオンバイアス電圧Ｖｏｂｓが駆動トランジスタＴ４のソース端子に印加される。ここで対応バイアス制御信号ＰＳＢ（ｉ）がＬレベルとなる水平期間も「オンバイアス印加期間Ｔｏｂｓ」と呼ぶものとする。なお、ＮＲＦフレーム期間Ｔｎｒｆでは、第１初期化トランジスタＴ１、閾値補償トランジスタＴ２、および、書込制御トランジスタＴ３は、オフ状態に維持される（図９、図１０参照）。また、データ信号線Ｄ１～Ｄｍに印加されるデータ信号Ｄ（１）～Ｄ（ｍ）は、いずれも高インピーダンス状態に維持される。
【0075】
その後、対応発光制御信号ＥＭ（ｉ）がＬレベルに変化し発光期間が開始される。この発光期間では、画素回路Ｐｉｘ（ｉ，ｊ）はＲＦフレーム期間Ｔｒｆにおける発光期間と同様に動作する。すなわち、直前のＲＦフレーム期間Ｔｒｆにおいて保持キャパシタＣｓｔに書き込まれたデータ電圧Ｖｄａｔａに応じた電流Ｉ１が有機ＥＬ素子ＯＬに流れ、有機ＥＬ素子ＯＬはその電流Ｉ１に応じた輝度で発光する。
【0076】
上記のように本実施形態における画素回路Ｐｉｘ（ｉ，ｊ）では、ＮＲＦフレーム期間Ｔｎｒｆにおいて、非発光期間が開始されると、オンバイアス印加期間Ｔｏｂｓにおいて、オンバイアス電圧Ｖｏｂｓが駆動トランジスタＴ４のソース端子に印加される。これにより、そのオンバイアス電圧Ｖｏｂｓの印加後、発光期間の開始時まで、比較的大きな電圧ストレス（Ｖｇｓ）が駆動トランジスタＴ４に加わり、ＮＲＦフレーム期間Ｔｎｒｆにおいて駆動トランジスタＴ４に加わる電圧ストレス（Ｖｇｓ）を示す波形は、既述の図５（Ｂ）に示す波形と略同じ波形となる。
【0077】
＜１．５ 効果＞
上記のように本実施形態では、内部補償方式の画素回路１５（Ｐｉｘ（ｉ，ｊ））を用いた表示装置において休止駆動を行う場合に、各画素回路Ｐｉｘ（ｉ，ｊ）につき、図１０に示すように（駆動期間ＴＤ内の）ＲＦフレーム期間Ｔｒｆおよび（休止期間ＴＰ内の）ＮＲＦフレーム期間Ｔｎｒｆのいずれにおいても、発光制御信号ＥＭ（ｉ）の駆動により定期的に消灯し、その消灯期間（非発光期間）においてオンバイアス電圧が駆動トランジスタＴ４に印加される。ＲＦフレーム期間Ｔｒｆにおける非発光期間では、補償・書込期間Ｔｗの前だけでなく補償・書込期間Ｔｗの後にもオンバイアス印加期間Ｔｏｂｓが設けられ、データ電圧Ｖｄａｔａの書き込み時の閾値補償のために閾値補償トランジスタＴ２がオン状態とされる期間の後にもオンバイアス電圧Ｖｏｂｓが駆動トランジスタＴ４に印加される。これにより、ＲＦフレーム期間Ｔｒｆの発光期間において補償・書込期間の後で発光期間の開始前においても駆動トランジスタＴ４に比較的大きい電圧ストレス（Ｖｇｓ）が与えられ、このような比較的大きい電圧ストレス（Ｖｇｓ）が駆動トランジスタＴ４に与えられる期間は、発光デューティが小さくなるほど長くなる。このため、ＲＦフレーム期間Ｔｒｆにおいて駆動トランジスタＴ４に加わる電圧ストレス（Ｖｇｓ）を示す波形は、既述の図５（Ａ）に示す波形に近いものとなる。一方、ＮＲＦフレーム期間Ｔｎｒｆにおいて駆動トランジスタＴ４に加わる電圧ストレス（Ｖｇｓ）を示す波形は、既述の図５（Ｂ）に示す波形と略同じ波形となる。
上記のように本実施形態では、内部補償方式の画素回路１５（Ｐｉｘ（ｉ，ｊ））を用いた表示装置において休止駆動を行う場合に、各画素回路Ｐｉｘ（ｉ，ｊ）につき、図１０に示すように（駆動期間ＴＤ内の）ＲＦフレーム期間Ｔｒｆおよび（休止期間ＴＰ内の）ＮＲＦフレーム期間Ｔｎｒｆのいずれにおいても、発光制御信号ＥＭ（ｉ）の駆動により定期的に消灯し、その消灯期間（非発光期間）においてオンバイアス電圧が駆動トランジスタＴ４に印加される。ＲＦフレーム期間Ｔｒｆにおける非発光期間では、補償・書込期間Ｔｗの前だけでなく補償・書込期間Ｔｗの後にもオンバイアス印加期間Ｔｏｂｓが設けられ、データ電圧Ｖｄａｔａの書き込み時の閾値補償のために閾値補償トランジスタＴ２がオン状態とされる期間の後にもオンバイアス電圧Ｖｏｂｓが駆動トランジスタＴ４に印加される。これにより、ＲＦフレーム期間Ｔｒｆの発光期間において補償・書込期間の後で発光期間の開始前においても駆動トランジスタＴ４に比較的大きい電圧ストレス（Ｖｇｓ）が与えられ、このような比較的大きい電圧ストレス（Ｖｇｓ）が駆動トランジスタＴ４に与えられる期間は、発光デューティが小さくなるほど長くなる。このため、ＲＦフレーム期間Ｔｒｆにおいて駆動トランジスタＴ４に加わる電圧ストレス（Ｖｇｓ）を示す波形は、既述の図５（Ａ）に示す波形に近いものとなる。一方、ＮＲＦフレーム期間Ｔｎｒｆにおいて駆動トランジスタＴ４に加わる電圧ストレス（Ｖｇｓ）を示す波形は、既述の図５（Ｂ）に示す波形と略同じ波形となる。
【0078】
したがって、本実施形態によれば、発光デューティが低い場合であってもリフレッシュフレーム期間Ｔｒｆと非リフレッシュフレーム期間Ｔｎｒｆとの間での駆動トランジスタＴ４のストレス状態の差異が低減される（図５の（Ａ）および（Ｂ）参照）。その結果、リフレッシュフレーム期間Ｔｒｆと非リフレッシュフレーム期間Ｔｎｒｆの間での輝度差が低減され、発光デューティを低く設定して休止駆動を行ってもフリッカが視認されない。すなわち、本実施形態によれば、休止駆動を行う場合において発光デューティに依存することのないフリッカ抑制効果が得られる。なお、ＲＦフレーム期間Ｔｒｆにおいてデータ書込の際に駆動トランジスタＴ４への電圧ストレス（Ｖｇｓ）が小さな値（Ｖｔｈ）となる期間は１水平期間程度の長さであって相対的には極めて短いので、当該期間でのストレス電圧（Ｖｇｓ）の低下は上記のフリッカ抑制においては問題にはならない。
【0079】
＜２．第２の実施形態＞
次に、図１１および図１２を参照して、第２の実施形態に係る有機ＥＬ表示装置について説明する。この表示装置では、上記第１の実施形態に係る表示装置と同様にバイアス制御線ＰＳＢ１～ＰＳＢｎが設けられているが、オンバイアス電圧線Ｌｏｂｓは設けられておらず、第１走査信号線の電圧がオンバイアス電圧Ｖｏｂｓとして使用される。また、本実施形態における画素回路には、上記第１の実施形態における画素回路と同様、バイアス印加回路が設けられている。ただし、その構成は上記第１の実施形態におけるバイアス印加回路の構成と多少相違する。本実施形態に係る表示装置における他の構成は、上記第１の実施形態に係る表示装置の構成と基本的に同様であるので、同一または対応する部分には同一の参照符号を付して詳しい説明を省略する（図６参照）。
次に、図１１および図１２を参照して、第２の実施形態に係る有機ＥＬ表示装置について説明する。この表示装置では、上記第１の実施形態に係る表示装置と同様にバイアス制御線ＰＳＢ１～ＰＳＢｎが設けられているが、オンバイアス電圧線Ｌｏｂｓは設けられておらず、第１走査信号線の電圧がオンバイアス電圧Ｖｏｂｓとして使用される。また、本実施形態における画素回路には、上記第１の実施形態における画素回路と同様、バイアス印加回路が設けられている。ただし、その構成は上記第１の実施形態におけるバイアス印加回路の構成と多少相違する。本実施形態に係る表示装置における他の構成は、上記第１の実施形態に係る表示装置の構成と基本的に同様であるので、同一または対応する部分には同一の参照符号を付して詳しい説明を省略する（図６参照）。
【0080】
図１１は、本実施形態における画素回路１５の構成を示す回路図であり、より詳しくは、ｉ番目の第１走査信号線ＰＳｉおよびｊ番目のデータ信号線Ｄｊに対応する画素回路１５すなわちｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の構成を示す回路図である（１≦ｉ≦ｎ、１≦ｊ≦ｍ）。この画素回路１５は、バイアス印加回路１５１の構成を除き、上記第１の実施形態における画素回路１５（図９）と同様の構成を有している。そこで、この画素回路１５の構成のうちバイアス印加回路１５１以外の部分については、上記第１の実施形態における画素回路１５の構成要素と同一の構成要素に同一の参照符号を付して詳しい説明を省略する。
【0081】
図１１に示すように、本実施形態における画素回路１５であるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）には、対応第１走査信号線ＰＳｉ、対応バイアス制御線ＰＳＢｉ、対応第２走査信号線ＮＳｉ、先行第２走査信号線ＮＳi-2、対応発光制御線ＥＭｉ、対応データ信号線Ｄｊ、初期化電圧線Ｖｉｎｉ、ハイレベル電源線ＥＬＶＤＤ、および、ローレベル電源線ＥＬＶＳＳが接続されている。また、この画素回路１５に設けられたバイアス印加回路１５１は、対応第１走査信号線ＰＳｉに接続されて非アクティブ状態の対応第１走査信号ＰＳ（ｉ）の電圧をオンバイアス電圧Ｖｏｂｓとして受け取る第１端子と、駆動トランジスタＴ４のソース端子に接続された第２端子とを有し、当該第１および第２端子にそれぞれ接続されたソース端子およびドレイン端子を有するバイアス印加トランジスタＴ８を含んでいる。バイアス印加トランジスタＴ８は、対応バイアス制御線ＰＳＢｉに接続されたゲート端子を有し、スイッチング素子として動作する。
【0082】
次に、図１１に示した画素回路１５すなわち本実施形態におけるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の動作を、図１２を参照して説明する。図１２は、ＲＦフレーム期間ＴｒｆおよびＮＲＦフレーム期間Ｔｎｒｆに含まれる非発光期間での画素回路Ｐｉｘ（ｉ，ｊ）の動作を説明するためのタイミングチャートである。
【0083】
図１２を図１０と比較すればわかるように、（駆動期間ＴＤ内の）ＲＦフレーム期間Ｔｒｆにおいて、本実施形態における画素回路Ｐｉｘ（ｉ，ｊ）を駆動するための第１走査信号ＰＳ（ｉ）、第２走査信号ＮＳ（ｉ），ＮＳ（ｉ－２）、発光制御信号ＥＭ（ｉ）、および、データ信号Ｄ（ｊ）は、上記第１の実施形態における画素回路Ｐｉｘ（ｉ，ｊ）を駆動するための第１走査信号ＰＳ（ｉ）、第２走査信号ＮＳ（ｉ），ＮＳ（ｉ－２）、発光制御信号ＥＭ（ｉ）、および、データ信号Ｄ（ｊ）と同様に変化する。これにより、本実施形態における画素回路１５に含まれるスイッチング素子としてのトランジスタＴ１～Ｔ３，Ｔ５～Ｔ７が、上記第１の実施形態における画素回路１５に含まれるスイッチング素子としてのトランジスタＴ１～Ｔ３，Ｔ５～Ｔ７と同様に動作することで、同様の初期化動作およびデータ書込動作が行われる。なお、第１の実施形態と同様、補償・書込期間Ｔｗにおいて、ダイオード接続状態の駆動トランジスタＴ４を介してデータ書込動作が行われることで閾値補償が行われる。
【0084】
図１２に示すように本実施形態では、対応バイアス制御信号ＰＳＢ（ｉ）は、初期化期間ＴｉｎｉではＨレベル（非アクティブ）に維持され、補償・書込期間Ｔｗの直後の水平期間において所定期間だけＬレベル（アクティブ）となる。ここで対応バイアス制御信号ＰＳＢ（ｉ）がＬレベルとなる水平期間を「オンバイアス印加期間Ｔｏｂｓ」と呼ぶ。本実施形態においても、バイアス制御線ＰＳＢ１～ＰＳＢｎは、図１２に示すように休止駆動モードでは、ＲＦフレーム期間ＴｒｆおよびＮＲＦフレーム期間Ｔｎｒｆのいずれにおいても、順次に選択されるように駆動される。これにより、ＲＦフレーム期間ＴｒｆおよびＮＲＦフレーム期間Ｔｎｒｆのいずれにおいても、各画素回路１５において、対応するバイアス制御線ＰＳＢｉが活性化状態である間、駆動トランジスタＴ４に対応第１走査信号ＰＳ（ｉ）の電圧がオンバイアス電圧Ｖｏｂｓとして印加される。このオンバイアス印加期間Ｔｏｂｓでは対応第１走査信号ＰＳ（ｉ）は非選択状態であるので、対応第１走査信号ＰＳ（ｉ）におけるＨレベルの電圧がオンバイアス電圧Ｖｏｂｓとして駆動トランジスタＴ４のソース端子に印加される。したがって、ＲＦフレーム期間ＴｒｆおよびＮＲＦフレーム期間Ｔｎｒｆのいずれにおいても、このオンバイアス電圧Ｖｏｂｓの印加時点から発光期間の開始時点まで比較的大きな電圧ストレス（Ｖｇｓ）が駆動トランジスタＴ４に加わる。この比較的大きい電圧ストレス（Ｖｇｓ）が駆動トランジスタＴ４に与えられる期間は、発光デューティが低くなるほど長くなる。また、このような比較的大きい電圧ストレス（Ｖｇｓ）が駆動トランジスタＴ４に与えられる期間の位置や長さは、ＮＲＦフレーム期間Ｔｎｒｆにおいても同様である。
【0085】
このような本実施形態においても、上記第１の実施形態と同様、発光デューティが低い場合であっても、ＲＦフレーム期間ＴｒｆとＮＲＦフレーム期間Ｔｎｒｆとの間での駆動トランジスタＴ４のストレス状態の差異が低減される。その結果、リフレッシュフレーム期間Ｔｒｆと非リフレッシュフレーム期間Ｔｎｒｆの間での輝度差も低減され、発光デューティを低く設定して休止駆動を行ってもフリッカが視認されない。すなわち、本実施形態によれば、休止駆動を行う場合において発光デューティに依存することのないフリッカ抑制効果が得られる。
【0086】
なお、本実施形態では、ＮＲＦフレーム期間Ｔｎｒｆにおいて、第１走査信号線ＰＳ１～ＰＳｎは非選択状態（Ｈレベル）に維持される。このため、データ側駆動回路３０は、ＮＲＦフレーム期間Ｔｎｒｆでは、オンバイアス電圧Ｖｏｂｓを出力してデータ信号線Ｄｊ（ｊ＝１～ｍ）に印加する必要はない。しかし、ＮＲＦフレーム期間Ｔｎｒｆにおいて、データ側駆動回路３０がオンバイアス電圧Ｖｏｂｓをデータ信号線Ｄｊ（ｊ＝１～ｍ）に印加し、かつ、第１走査信号線ＰＳ１～ＰＳｎがＮＲＦフレーム期間ＴｎｒｆにおいてもＲＦフレーム期間Ｔｒｆと同様に順次選択されるようにしてもよい。この場合、バイアス制御線ＰＳＢ１～ＰＳＢｎは、ＮＲＦフレーム期間Ｔｎｒｆにおいて非活性化状態に維持されるようにしてもよい（図１２において、第１走査信号ＰＳ（ｉ）およびバイアス制御信号ＰＳＢ（ｉ）の波形につき点線で示される部分参照）。
【0087】
また本実施形態では、各画素回路Ｐｉｘ（ｉ，ｊ）において、バイアス印加回路１５１を構成するバイアス印加トランジスタＴ８のゲート端子に対応バイアス制御線ＰＳＢｉが接続され、対応バイアス制御信号ＰＳＢ（ｉ）によってバイアス印加トランジスタＴ８のオン・オフが制御される。しかし、これに代えて、対応第１走査信号線ＰＳｉの直後の第１走査信号線ＰＳi+1がバイアス印加トランジスタＴ８のゲート端子に接続されるようにしてもよい。さらに本実施形態では、各画素回路Ｐｉｘ（ｉ，ｊ）において、バイアス印加回路１５１の第１端子に対応第１走査信号線ＰＳｉが接続されており、対応第１走査信号ＰＳ（ｉ）のＨレベルの電圧がオンバイアス電圧Ｖｏｂｓとしてバイアス印加回路１５１に与えられるが、バイアス印加トランジスタＴ８がオン状態であるオンバイアス印加期間Ｔｏｂｓの間、オンバイアス電圧Ｖｏｂｓとして使用可能な電圧を有する信号線であれば、他の信号線が当該第１端子に接続されるようにしてもよい。例えば、対応第１走査信号線ＰＳｉに代えて、対応発光制御線ＥＭｉ、または、対応第２走査信号線ＮＳｉの直後の第２走査信号線ＮＳi+1が、バイアス印加回路１５１の第１端子に接続されるようにしてもよい。なお本実施形態において、各画素回路Ｐ（ｉ，ｊ）内のバイアス印加トランジスタＴ８のオン・オフを制御する対応バイアス制御信号ＰＳＢ（ｉ）は図１２に示すように変化するが、これに代えて、対応バイアス制御信号ＰＳＢ（ｉ）が図１０に示すように変化する構成としてもよい。この場合、ＲＦフレーム期間Ｔｒｆにおいて、対応バイアス制御信号ＰＳＢ（ｉ）が補償・書込期間Ｔｗ後にＬレベルとなるだけでなく初期化期間ＴｉｎｉにもＬレベルとなって、対応第１走査信号ＰＳ（ｉ）のＨレベルの電圧がオンバイアス電圧Ｖｏｂｓとして駆動トランジスタＴ４のソース端子に印加される。
【0088】
＜３．第３の実施形態＞
次に、図１３から図１５を参照して、第３の実施形態に係る有機ＥＬ表示装置について説明する。この表示装置では、上記第１の実施形態に係る表示装置におけるバイアス制御線ＰＳＢ１～ＰＳＢｎおよびバイアス電圧線Ｌｏｂｓはいずれも設けられておらず、第２走査信号線の電圧がオンバイアス電圧Ｖｏｂｓとして使用される。また、本実施形態における画素回路には、上記第１の実施形態における画素回路と同様、バイアス印加回路が設けられているが、その構成は上記第１の実施形態におけるバイアス印加回路の構成と相違する。本実施形態に係る表示装置における他の構成は、上記第１の実施形態に係る表示装置の構成と基本的に同様であるので、同一または対応する部分には同一の参照符号を付して詳しい説明を省略する（図６参照）。
次に、図１３から図１５を参照して、第３の実施形態に係る有機ＥＬ表示装置について説明する。この表示装置では、上記第１の実施形態に係る表示装置におけるバイアス制御線ＰＳＢ１～ＰＳＢｎおよびバイアス電圧線Ｌｏｂｓはいずれも設けられておらず、第２走査信号線の電圧がオンバイアス電圧Ｖｏｂｓとして使用される。また、本実施形態における画素回路には、上記第１の実施形態における画素回路と同様、バイアス印加回路が設けられているが、その構成は上記第１の実施形態におけるバイアス印加回路の構成と相違する。本実施形態に係る表示装置における他の構成は、上記第１の実施形態に係る表示装置の構成と基本的に同様であるので、同一または対応する部分には同一の参照符号を付して詳しい説明を省略する（図６参照）。
【0089】
図１３は、本実施形態における画素回路１５の第１構成を示す回路図であり、より詳しくは、ｉ番目の第１走査信号線ＰＳｉおよびｊ番目のデータ信号線Ｄｊに対応する画素回路１５すなわちｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の構成を示す回路図である（１≦ｉ≦ｎ、１≦ｊ≦ｍ）。この画素回路１５は、バイアス印加回路１５１の構成を除き、上記第１の実施形態における画素回路１５（図９）と同様の構成を有している。そこで、この画素回路１５の構成のうちバイアス印加回路１５１以外の部分については、上記第１の実施形態における画素回路１５の構成要素と同一の構成要素に同一の参照符号を付して詳しい説明を省略する。
【0090】
図１３に示すように、本実施形態における画素回路１５であるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）には、対応第１走査信号線ＰＳｉ、対応第２走査信号線ＮＳｉ、先行第２走査信号線ＮＳi-2、対応発光制御線ＥＭｉ、対応データ信号線Ｄｊ、初期化電圧線Ｖｉｎｉ、ハイレベル電源線ＥＬＶＤＤ、および、ローレベル電源線ＥＬＶＳＳが接続されており、更に、後続の第２走査信号線ＮＳi+Xが接続されている。ここで、Ｘは、正の整数であって、当該後続の第２走査信号線の第２走査信号ＮＳ（ｉ＋Ｘ）がＨレベルである期間が画素回路Ｐｉｘ（ｉ，ｊ）における非発光期間に含まれるように選定されている（後述の図１４参照）。以下、画素回路Ｐｉｘ（ｉ，ｊ）に注目した説明において、このようなＸにより特定される後続の第２走査信号線ＮＳi+Xを単に「後続第２走査信号線ＮＳi+X」といい、後続第２走査信号線ＮＳi+Xの信号を「後続第２走査信号ＮＳ（ｉ＋Ｘ）」という（
後述の他の実施形態においても同様）。
後述の他の実施形態においても同様）。
【0091】
本構成例による画素回路１５に設けられたバイアス印加回路１５１は、図１３に示すように、後続第２走査信号線ＮＳi+Xに接続されて後続第２走査信号ＮＳ（ｉ＋Ｘ）の電圧をオンバイアス電圧Ｖｏｂｓとして受け取る第１端子と、駆動トランジスタＴ４のソース端子に接続された第２端子とを有し、当該第１および第２端子にそれぞれ接続されたソース端子およびドレイン端子を有するＰ型のバイアス印加トランジスタＴ８を含んでいる。このバイアス印加トランジスタＴ８は、そのゲート端子をそのドレイン端子に接続されてダイオード接続形態となっている。
【0092】
次に、図１３に示した画素回路１５すなわち本構成例によるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の動作を、図１４を参照して説明する。図１４は、ＲＦフレーム期間ＴｒｆおよびＮＲＦフレーム期間Ｔｎｒｆに含まれる非発光期間での画素回路Ｐｉｘ（ｉ，ｊ）の動作を説明するためのタイミングチャートである。
【0093】
図１４を図１０と比較すればわかるように、（駆動期間ＴＤ内の）ＲＦフレーム期間Ｔｒｆにおいて、本実施形態における画素回路Ｐｉｘ（ｉ，ｊ）を駆動するための第１走査信号ＰＳ（ｉ）、第２走査信号ＮＳ（ｉ），ＮＳ（ｉ－２）、発光制御信号ＥＭ（ｉ）、および、データ信号Ｄ（ｊ）は、上記第１の実施形態における画素回路Ｐｉｘ（ｉ，ｊ）を駆動するための第１走査信号ＰＳ（ｉ）、第２走査信号ＮＳ（ｉ），ＮＳ（ｉ－２）、発光制御信号ＥＭ（ｉ）、および、データ信号Ｄ（ｊ）と同様に変化する。これにより、本実施形態における画素回路１５に含まれるスイッチング素子としてのトランジスタＴ１～Ｔ３，Ｔ５～Ｔ７が、上記第１の実施形態における画素回路１５に含まれるスイッチング素子としてのトランジスタＴ１～Ｔ３，Ｔ５～Ｔ７と同様に動作することで、同様の初期化動作およびデータ書込動作が行われる。なお、第１の実施形態と同様、ダイオード接続状態の駆動トランジスタＴ４を介してデータ書込動作が行われることで閾値補償が行われる。
【0094】
図１３に示すように本構成例による画素回路Ｐｉｘ（ｉ，ｊ）では、バイアス印加回路１５１は、その第１端子において後続第２走査信号ＮＳ（ｉ＋Ｘ）を受け取る。この第１端子は、図１３に示すようにダイオード接続状態のバイアス印加トランジスタＴ８を介して駆動トランジスタＴ４のソース端子に接続されている。このため、後続第２走査信号ＮＳ（ｉ＋Ｘ）がＨレベルのときに、そのＨレベルの電圧がバイアス印加トランジスタＴ８を介して駆動トランジスタＴ４のソース端子に印加される。
【0095】
後続第２走査信号ＮＳ（ｉ＋Ｘ）を特定するＸの値は既述のように選定されるので（図１４に示す例ではＸ＝２）、後続第２走査信号ＮＳ（ｉ＋Ｘ）がＨレベルである期間は、図１４に示すように、補償・書込期間Ｔｗが終了してから発光期間が開始するまでの間に含まれる。このため本実施形態では、この期間がオンバイアス印加期間Ｔｏｂｓであり、このオンバイアス印加期間Ｔｏｂｓの間、後続第２走査信号ＮＳ（ｉ＋Ｘ）のＨレベルの電圧がオンバイアス電圧Ｖｏｂｓとして駆動トランジスタＴ４のソース端子に印加される。これにより、ＲＦフレーム期間Ｔｒｆにおいて、このオンバイアス電圧Ｖｏｂｓの印加時点から発光期間の開始時点まで比較的大きい電圧ストレス（Ｖｇｓ）が駆動トランジスタＴ４に与えられる。このようにしてＲＦフレーム期間Ｔｒｆにおいて比較的大きい電圧ストレス（Ｖｇｓ）が駆動トランジスタＴ４に与えられる期間は、後述のＮＲＦフレーム期間Ｔｎｒｆにおける当該期間と同様、その開始時点が発光デューティに依存せず、その長さは発光デューティが低くなるほど長くなる。
【0096】
本実施形態では、図１４に示すように、発光制御線ＥＭ１～ＥＭｎに加えて第１走査信号線ＰＳ１～ＰＳｎも、ＲＦフレーム期間ＴｒｆおよびＮＲＦフレーム期間Ｔｎｒｆのいずれにおいても同様の形態で順次選択されるように駆動される。また、データ側駆動回路３０は、ＮＲＦフレーム期間Ｔｎｒｆでは、オンバイアス電圧Ｖｏｂｓを出力してデータ信号線Ｄｊ（ｊ＝１～ｍ）に印加する。
【0097】
このような本実施形態においても、ＲＦフレーム期間Ｔｒｆにおいて補償・書込期間Ｔｗが終了してから発光期間が開始するまでの間にオンバイアス電圧Ｖｏｂｓの印加のためのオンバイアス印加期間Ｔｏｂｓが設けられていることから、ＲＦフレーム期間ＴｒｆとＮＲＦフレーム期間Ｔｎｒｆとの間での駆動トランジスタＴ４のストレス状態の差異が低減される。これにより、本実施形態においても上記第１および第２の実施形態と同様の効果が得られる。
【0098】
図１５は、本実施形態における画素回路１５の第２構成を示す回路図であり、より詳しくは、ｉ番目の第１走査信号線ＰＳｉおよびｊ番目のデータ信号線Ｄｊに対応する画素回路１５すなわちｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の構成を示す回路図である（１≦ｉ≦ｎ、１≦ｊ≦ｍ）。この画素回路１５は、バイアス印加回路１５１におけるバイアス印加トランジスタＴ８がＮ型である点で上記第１構成例による画素回路１５（図１３）と相違するが、その他の構成は上記第１構成例と同じである。本構成例におけるバイアス印加回路１５１も、後続第２走査信号ＮＳ（ｉ＋Ｘ）の電圧をオンバイアス電圧Ｖｏｂｓとして受け取る第１端子と、駆動トランジスタＴ４のソース端子に接続された第２端子を有している。これら第１および第２端子には、バイアス印加トランジスタＴ８のドレイン端子およびソース端子がそれぞれ接続されており、このバイアス印加トランジスタＴ８は、そのゲート端子をそのドレイン端子に接続されてダイオード接続形態となっている。
【0099】
本構成例による画素回路Ｐｉｘ（ｉ，ｊ）も、図１４に示すように変化する第１走査信号ＰＳ（ｉ）、第２走査信号ＮＳ（ｉ），ＮＳ（ｉ－２），ＮＳ（ｉ＋２）、発光制御信号ＥＭ（ｉ）、データ信号Ｄ（ｊ）により、上記第１構成例による画素回路Ｐｉｘ（ｉ，ｊ）と同様に動作する。したがって、本実施形態において本構成例による画素回路Ｐｉｘ（ｉ，ｊ）を使用する場合であっても、上記第１構成例による画素回路Ｐｉｘ（ｉ，ｊ）を使用した場合と同様の効果が得られる。
【0100】
＜４．第４の実施形態＞
次に、図１６を参照して、第４の実施形態に係る有機ＥＬ表示装置について説明する。本実施形態に係る表示装置は、画素回路以外については上記第３の実施形態に係る表示装置と同様の構成を備え、本実施形態における画素回路は、バイアス印加回路以外については上記第３の実施形態における第２構成例による画素回路１５（図１５）と同じ構成を有している。そこで、本実施形態に係る表示装置の構成のうち上記第３の実施形態に係る表示装置の構成と同一または対応する部分には同一の参照符号を付して詳しい説明を省略する（図６、図１４、図１５参照）。以下では、本実施形態の画素回路におけるバイアス印加回路の構成および動作を中心に本実施形態について説明する。
次に、図１６を参照して、第４の実施形態に係る有機ＥＬ表示装置について説明する。本実施形態に係る表示装置は、画素回路以外については上記第３の実施形態に係る表示装置と同様の構成を備え、本実施形態における画素回路は、バイアス印加回路以外については上記第３の実施形態における第２構成例による画素回路１５（図１５）と同じ構成を有している。そこで、本実施形態に係る表示装置の構成のうち上記第３の実施形態に係る表示装置の構成と同一または対応する部分には同一の参照符号を付して詳しい説明を省略する（図６、図１４、図１５参照）。以下では、本実施形態の画素回路におけるバイアス印加回路の構成および動作を中心に本実施形態について説明する。
【0101】
図１６の（Ａ）～（Ｄ）は、それぞれ、本実施形態における画素回路の第１から第４構成例を説明するための回路図であり、図１５に示す画素回路１５のうち１点鎖線で囲まれた部分の構成をそれぞれ示している。本実施形態における第１から第４構成例による画素回路１５は、いずれも、バイアス印加回路１５１以外については上記第３の実施形態における第２構成例による画素回路１５（図１５）と同じ構成を有している。また、本実施形態における第１から第４構成例による画素回路１５であるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）のいずれにおいても、上記第３の実施形態と同様、対応第１走査信号線ＰＳｉ、対応第２走査信号線ＮＳｉ、先行第２走査信号線ＮＳi-2、後続第２走査信号線ＮＳi+X、対応発光制御線ＥＭｉ、対応データ信号線Ｄｊ、初期化電圧線Ｖｉｎｉ、ハイレベル電源線ＥＬＶＤＤ、および、ローレベル電源線ＥＬＶＳＳが接続されている（図１５参照）。なお、後続第２走査信号線ＮＳi+Xおよび後続第２走査信号ＮＳ（ｉ＋Ｘ）を特定する正の整数Ｘは、上記第３の実施形態と同様に選定される（図１４に示す例ではＸ＝２）。
【0102】
図１６の（Ａ）～（Ｄ）に示すように、上記第１から第４構成例による画素回路１５のいずれに設けられたバイアス印加回路１５１も、オンバイアス電圧Ｖｏｂｓを受け取る第１端子と、駆動トランジスタＴ４のソース端子に接続された第２端子とを有し、当該第１および第２端子にそれぞれ接続されたドレイン端子およびソース端子を有するＮ型のバイアス印加トランジスタＴ８を含んでいる。上記第１から第４構成例のいずれにおいても、このバイアス印加トランジスタＴ８は、後続第２走査信号線ＮＳi+Xに接続されたゲート端子を有し、スイッチング素子として動作する。上記第１から第４構成例による画素回路１５では、バイアス印加回路１５１の第１端子がオンバイアス電圧Ｖｏｂｓを受け取るために当該第１端子に下記のような信号線または電圧線が接続されている。
【0103】
図１６の（Ａ）に示すように、上記第１構成例による画素回路１５では、バイアス印加回路１５１の第１端子に、第１走査信号ＰＳ（ｉ）または第２走査信号ＮＳ（ｉ）等のＨレベルの電圧ＶＧＨを供給するための電圧線（以下「ゲートハイレベル電圧線」という）が接続されていて電圧ＶＧＨがオンバイアス電圧Ｖｏｂｓとして与えられる。
【0104】
図１６の（Ｂ）に示すように、上記第２構成例による画素回路１５では、バイアス印加回路１５１の第１端子に、ハイレベル電源線ＥＬＶＤＤが接続されていてハイレベル電源電圧ＥＬＶＤＤがオンバイアス電圧Ｖｏｂｓとして与えられる。
【0105】
図１６の（Ｃ）に示すように、上記第３構成例による画素回路１５では、バイアス印加回路１５１の第１端子に、対応第１走査信号線ＰＳｉが接続されていて対応第１走査信号ＰＳ（ｉ）のＨレベルの電圧がオンバイアス電圧Ｖｏｂｓとして与えられる。
【0106】
図１６の（Ｄ）に示すように、上記第４構成例による画素回路１５では、バイアス印加回路１５１の第１端子に、対応発光制御線ＥＭｉが接続されていて発光制御信号ＥＭ（ｉ）のＨレベルの電圧がオンバイアス電圧Ｖｏｂｓとして与えられる。
【0107】
このように、バイアス印加回路１５１の第１端子（バイアス印加トランジスタＴ８のドレイン端子）に接続される信号線または電圧線は上記第１から第４構成によって異なる。しかし、本実施形態における第１から第４構成例による画素回路Ｐｉｘ（ｉ，ｊ）は、いずれも、図１４に示すように変化する第１走査信号ＰＳ（ｉ）、第２走査信号ＮＳ（ｉ），ＮＳ（ｉ－２），ＮＳ（ｉ＋２）、発光制御信号ＥＭ（ｉ）、データ信号Ｄ（ｊ）により、上記第３の実施形態における画素回路Ｐｉｘ（ｉ，ｊ）と同様に動作する（図１４に示す例では第２走査信号ＮＳ（ｉ＋２）が後続第２走査信号ＮＳ（ｉ＋Ｘ）に相当する）。したがって、本実施形態によれば、画素回路Ｐｉｘ（ｉ，ｊ）につき上記第１から第４構成例のいずれを採用しても、上記第３の実施形態と同様の効果が得られる。
【0108】
なお、本実施形態における画素回路１５では、Ｎ型のバイアス印加トランジスタＴ８が使用されているが（図１６参照）、これに代えて、Ｐ型のバイアス印加トランジスタＴ８を使用し、バイアス印加トランジスタＴ８のゲート端子に対応する第１走査信号線ＰＳｉに後続する第１走査信号線ＰＳi+Xを接続するようにしてもよい。このような構成によっても上記第３の実施形態と同様の効果が得られる。
【0109】
＜５．第５の実施形態＞
次に、図１７および図１８を参照して、第５の実施形態に係る有機ＥＬ表示装置について説明する。本実施形態に係る表示装置は、画素回路以外については上記第３の実施形態に係る表示装置と同様の構成を備えている。本実施形態における画素回路は、第１初期化トランジスタを備えていない点で上記第３の実施形態における画素回路と相違するが、他の構成は上記第３の実施形態における第１構成例による画素回路１５（図１３）と同様である。そこで、本実施形態に係る表示装置の構成のうち上記第３の実施形態に係る表示装置の構成と同一または対応する部分には同一の参照符号を付して詳しい説明を省略する（図６、図１３参照）。ただし、図１７に示すように、本実施形態における画素回路１５では、第２発光制御トランジスタＴ６のゲート端子に、対応発光制御線ＥＭｉに代えて後続の発光制御線ＥＭi+Yが接続されている。
次に、図１７および図１８を参照して、第５の実施形態に係る有機ＥＬ表示装置について説明する。本実施形態に係る表示装置は、画素回路以外については上記第３の実施形態に係る表示装置と同様の構成を備えている。本実施形態における画素回路は、第１初期化トランジスタを備えていない点で上記第３の実施形態における画素回路と相違するが、他の構成は上記第３の実施形態における第１構成例による画素回路１５（図１３）と同様である。そこで、本実施形態に係る表示装置の構成のうち上記第３の実施形態に係る表示装置の構成と同一または対応する部分には同一の参照符号を付して詳しい説明を省略する（図６、図１３参照）。ただし、図１７に示すように、本実施形態における画素回路１５では、第２発光制御トランジスタＴ６のゲート端子に、対応発光制御線ＥＭｉに代えて後続の発光制御線ＥＭi+Yが接続されている。
【0110】
ここで、Ｙは正の整数であり、その値は次のように選定される。すなわち、図１８に示すように、ＲＦフレーム期間Ｔｒｆにおいて、対応第２走査信号ＮＳ（ｉ）がＬレベルからＨレベルへと変化した後に後続発光制御線ＥＭi+Yの信号である後続発光制御信号ＥＭ（ｉ＋Ｙ）がＬレベルからＨレベルへと変化し、かつ、後続発光制御信号ＥＭ（ｉ＋Ｙ）におけるＨレベルの期間（非アクティブ期間）が対応第２走査信号ＮＳ（ｉ）におけるＨレベルの期間（アクティブ期間）と部分的に重なるように選定されている。第１走査信号線ＰＳ１～ＰＳｎは、この重複期間内に対応第１走査信号線ＰＳｉの選択期間が含まれるように駆動される。これにより、補償・書込期間Ｔｗがこの重複期間内に設定される。
【0111】
以下、図１７に示した画素回路１５すなわち本実施形態におけるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の動作を、図１７とともに図１８を参照して説明する。図１８は、ＲＦフレーム期間ＴｒｆおよびＮＲＦフレーム期間Ｔｎｒｆに含まれる非発光期間での画素回路Ｐｉｘ（ｉ，ｊ）の動作を説明するためのタイミングチャートである。
【0112】
まず、ＲＦフレーム期間Ｔｒｆにおける非発光期間での画素回路Ｐｉｘ（ｉ，ｊ）の動作について説明する。図１８に示すように、非発光期間の開始時点（対応発光制御信号ＥＭ（ｉ）がＬレベルからＨレベルへと変化する時点）では、対応第１走査信号ＰＳ（ｉ）はＨレベルであり、対応第２走査信号ＮＳ（ｉ）、後続第２走査信号ＮＳ（ｉ＋Ｘ）、および後続発光制御信号ＥＭ（i＋Ｙ）はＬレベルである。この非発光期間では、第２初期化トランジスタＴ７がオン状態であり、これにより有機ＥＬ素子ＯＬのアノードが初期化される。
【0113】
この非発光期間内において、対応第２走査信号ＮＳ（ｉ）がＨレベルに変化してから後続発光制御信号ＥＭ（ｉ＋Ｙ）がＨレベルに変化するまでが初期化期間Ｔｉｎｉである。図１８に示すように、この初期化期間Ｔｉｎｉでは、対応第２走査信号ＮＳ（ｉ）および対応発光制御信号ＥＭ（ｉ）がＨレベルであり、後続発光制御信号ＥＭ（ｉ＋Ｙ）がＬレベルであるので、Ｎ型の閾値補償トランジスタＴ２、Ｎ型の第２初期化トランジスタＴ７、および、Ｐ型の第２発光制御トランジスタＴ６がいずれもオン状態である（図１７参照）。このため、この初期化期間Ｔｉｎｉにおいて、駆動トランジスタＴ４のゲート端子に接続された保持キャパシタＣｓｔから、閾値補償トランジスタＴ２、第２発光制御トランジスタＴ６、第２初期化トランジスタＴ７を順に介して初期化電圧線Ｖｉｎｉへと電流が流れて、駆動トランジスタＴ４のゲート電圧Ｖｇが初期化電圧Ｖｉｎｉに初期化される。
【0114】
初期化期間Ｔｉｎｉの後、対応第２走査信号ＮＳ（ｉ）がＨレベルからＬレベルへと変化する時点までは、対応第２走査信号ＮＳ（ｉ）および後続発光制御信号ＥＭ（ｉ＋Ｙ）は共にＨレベルであるので、Ｎ型の閾値補償トランジスタＴ２はオン状態であり、Ｐ型の第２発光制御トランジスタＴ６はオフ状態である。この期間において、対応第１走査信号ＰＳ（ｉ）がＨレベルからＬレベルへと変化してからＨレベルに戻るまでの期間が本実施形態における補償・書込期間Ｔｗである。この補償・書込期間Ｔｗでは、対応第１走査信号ＰＳ（ｉ）がＬレベルとなるので、Ｐ型の書込制御トランジスタＴ３はオン状態となる。したがって、この補償・書込期間Ｔｗにおいて、対応データ信号Ｄ（ｊ）の電圧がデータ電圧Ｖｄａｔａとして、ダイオード接続状態の駆動トランジスタＴ４を介して保持キャパシタＣｓｔに与えられる。これにより、閾値補償の施されたデータ電圧が保持キャパシタＣｓｔに保持され、駆動トランジスタＴ４のゲート電圧Ｖｇは、保持キャパシタＣｓｔの保持電圧に相当する値に維持される。
【0115】
後続第２走査信号ＮＳ（ｉ＋Ｘ）がＨレベルである期間は、上記第３の実施形態と同様、図１８に示すように、補償・書込期間Ｔｗが終了してから発光期間が開始するまでの間に含まれる。このため本実施形態においても、この期間がオンバイアス印加期間Ｔｏｂｓであり、このオンバイアス印加期間Ｔｏｂｓの間、後続第２走査信号ＮＳ（ｉ＋Ｘ）のＨレベルの電圧が、ダイオード接続形態のバイアス印加トランジスタＴ８を介して、オンバイアス電圧Ｖｏｂｓとして駆動トランジスタＴ４のソース端子に印加される。これにより、ＲＦフレーム期間Ｔｒｆにおいて、このオンバイアス電圧Ｖｏｂｓの印加時点から発光期間の開始時点まで比較的大きい電圧ストレス（Ｖｇｓ）が駆動トランジスタＴ４に与えられる。このようにしてＲＦフレーム期間Ｔｒｆにおいて比較的大きい電圧ストレス（Ｖｇｓ）が駆動トランジスタＴ４に与えられる期間は、後述のＮＲＦフレーム期間Ｔｎｒｆにおける当該期間と同様、その開始時点が発光デューティに依存せず、その長さは発光デューティが低くなるほど長くなる。なお本実施形態では、後続発光制御信号ＥＭ（ｉ＋Ｙ）がＨレベルからＬレベルへと変化する時点が発光開始時点である。
【0116】
本実施形態においても、図１８に示すように、発光制御線ＥＭ１～ＥＭｎに加えて第１走査信号線ＰＳ１～ＰＳｎも、ＲＦフレーム期間ＴｒｆおよびＮＲＦフレーム期間Ｔｎｒｆのいずれにおいても同様の形態で順次選択されるように駆動される。また、データ側駆動回路３０は、ＮＲＦフレーム期間Ｔｎｒｆでは、オンバイアス電圧Ｖｏｂｓを出力してデータ信号線Ｄｊ（ｊ＝１～ｍ）に印加する。
【0117】
このような本実施形態においても、ＲＦフレーム期間Ｔｒｆにおいて補償・書込期間Ｔｗが終了してから発光期間が開始するまでの間にオンバイアス電圧Ｖｏｂｓの印加のためのオンバイアス印加期間Ｔｏｂｓが設けられていることから、ＲＦフレーム期間ＴｒｆとＮＲＦフレーム期間Ｔｎｒｆとの間での駆動トランジスタＴ４のストレス状態の差異が低減される。これにより、本実施形態においても上記第３の実施形態と同様の効果が得られる。
【0118】
また本実施形態では、ＲＦフレーム期間Ｔｒｆにおいて、駆動トランジスタＴ４のゲート電圧Ｖｇの初期化のための経路が閾値補償トランジスタＴ２、第２発光制御トランジスタＴ６、および第２初期化トランジスタＴ７によって形成される。このため、保持キャパシタＣｓｔと初期化電圧線Ｖｉｎｉとの間にゲート電圧初期化用のスイッチング素子としてのトランジスタを設ける必要がない（図１７参照）。
【0119】
＜６．第６の実施形態＞
次に、図１９および図２０を参照して、第６の実施形態に係る有機ＥＬ表示装置について説明する。本実施形態に係る表示装置は、画素回路以外については上記第２の実施形態に係る表示装置と同様の構成を備えている。そこで以下では、本実施形態に係る表示装置の構成のうち上記第２の実施形態に係る表示装置の構成と同一または対応する部分には同一の参照符号を付して詳しい説明を省略する（図６、図１１参照）。
次に、図１９および図２０を参照して、第６の実施形態に係る有機ＥＬ表示装置について説明する。本実施形態に係る表示装置は、画素回路以外については上記第２の実施形態に係る表示装置と同様の構成を備えている。そこで以下では、本実施形態に係る表示装置の構成のうち上記第２の実施形態に係る表示装置の構成と同一または対応する部分には同一の参照符号を付して詳しい説明を省略する（図６、図１１参照）。
【0120】
ただし、本実施形態では各画素回路１５において、第１発光制御トランジスタＴ５がバイアス印加トランジスタとしても機能し、この第１発光制御トランジスタＴ５を制御するためにバイアス制御線ＰＳＢ１～ＰＳＢｎに代えて電源供給制御用の走査信号線（以下「電源供給制御線」という）ＥＳ１～ＥＳｎが表示部１１に設けられている。これら電源供給制御線ＥＳ１～ＥＳｎは、第１走査信号線ＰＳ１～ＰＳｎにそれぞれ沿って配設されており、ＲＦフレーム期間ＴｒｆおよびＮＲＦフレーム期間Ｔｎｒｆのいずれにおいても、順次、所定期間ずつ非活性化されるように、走査側駆動回路４０によって駆動される。後述のように、本実施形態における第１発光制御トランジスタＴ５は、有機ＥＬ素子ＯＬの駆動のための電源供給を制御するトランジスタとしても機能する。なお本実施形態では、上記第２の実施形態と同様、オンバイアス電圧線Ｌｏｂｓは不要であり、バイアス印加トランジスタとして機能する第１発光制御トランジスタＴ５のソース端子（バイアス印加回路１５１の第１端子に相当）に与えられるハイレベル電源電圧ＥＬＶＤＤがオンバイアス電圧Ｖｏｂｓとして利用される。
【0121】
図１９は、本実施形態における画素回路１５の構成を示す回路図であり、より詳しくは、ｉ番目の第１走査信号線ＰＳｉおよびｊ番目のデータ信号線Ｄｊに対応する画素回路１５すなわちｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の構成を示す回路図である（１≦ｉ≦ｎ、１≦ｊ≦ｍ）。この画素回路１５は、バイアス印加回路１５１の構成を除き、上記第２の実施形態における画素回路１５（図１１）と同様の構成を有している。そこで、この画素回路１５の構成のうちバイアス印加回路１５１以外の部分については、上記第２の実施形態における画素回路１５の構成要素と同一の構成要素に同一の参照符号を付して詳しい説明を省略する。
【0122】
図１９に示すように、本実施形態における画素回路１５では、上記第２の実施形態における画素回路１５（図１１）内のバイアス印加トランジスタＴ８が削除されており、第１発光制御トランジスタＴ５がバイアス印加トランジスタとして機能する。すなわち本実施形態では、バイアス印加回路１５１は、その第１および第２端子にそれぞれ接続されたソース端子およびドレイン端子を有する第１発光制御トランジスタＴ５をバイアス印加トランジスタとして含み、バイアス印加回路１５１の第１端子および第２端子は、ハイレベル電源線ＥＬＶＤＤおよび駆動トランジスタＴ４のソース端子にそれぞれ接続されている。本実施形態では、各画素回路Ｐｉｘ（ｉ，ｊ）は、表示部１１に配設された電源供給制御線ＥＳ１～ＥＳｎのいずれか１つに対応し、各画素回路Ｐｉｘ（ｉ，ｊ）において後述のように電源供給制御トランジスタとしても機能する第１発光制御トランジスタＴ５のゲート端子に、対応発光制御線ＥＭｉに代えて、対応する電源供給制御線ＥＳｉが接続されている。なお以下では、対応電源供給制御線ＥＳｉの信号を「対応電源供給制御信号ＥＳ（ｉ）」と呼ぶ。
【0123】
以下、図１９に示した画素回路１５すなわち本実施形態におけるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の動作を、図１９とともに図２０を参照して説明する。図１９は、ＲＦフレーム期間ＴｒｆおよびＮＲＦフレーム期間Ｔｎｒｆに含まれる非発光期間での画素回路Ｐｉｘ（ｉ，ｊ）の動作を説明するためのタイミングチャートである。
【0124】
図２０を図１２と比較すればわかるように、（駆動期間ＴＤ内の）ＲＦフレーム期間Ｔｒｆにおいて、本実施形態における画素回路Ｐｉｘ（ｉ，ｊ）を駆動するための第１走査信号ＰＳ（ｉ）、第２走査信号ＮＳ（ｉ），ＮＳ（ｉ－２）、発光制御信号ＥＭ（ｉ）、および、データ信号Ｄ（ｊ）は、上記第２の実施形態における画素回路Ｐｉｘ（ｉ，ｊ）を駆動するための第１走査信号ＰＳ（ｉ）、第２走査信号ＮＳ（ｉ），ＮＳ（ｉ－２）、発光制御信号ＥＭ（ｉ）、および、データ信号Ｄ（ｊ）と同様に変化する。これにより、本実施形態における画素回路１５に含まれるスイッチング素子としてのトランジスタＴ１～Ｔ３，Ｔ６～Ｔ７が、上記第１の実施形態における画素回路１５に含まれるスイッチング素子としてのトランジスタＴ１～Ｔ３，Ｔ６～Ｔ７と同様に動作することで、同様の初期化動作およびデータ書込動作が行われる。なお、第２の実施形態と同様、補償・書込期間Ｔｗにおいて、ダイオード接続状態の駆動トランジスタＴ４を介してデータ書込動作が行われることで閾値補償が行われる。
【0125】
図２０に示すように本実施形態では、対応電源供給制御信号ＥＳ（ｉ）は、ＲＦフレーム期間Ｔｒｆにおいて、その開始時点でＬレベルであって補償・書込期間Ｔｗの間はＨレベル（非アクティブ）であり、補償・書込期間Ｔｗの後、発光期間の開始前において、発光デューティに拘わらず一定のタイミングでＨレベル（非アクティブ）からＬレベル（アクティブ）へと変化する。対応電源供給制御信号ＥＳ（ｉ）がＨレベルに変化してから発光開始まで（対応発光制御信号ＥＭ（ｉ）がＬレベルに変化するまで）がオンバイアス印加期間Ｔｏｂｓである。このオンバイアス印加期間Ｔｏｂｓの間、ハイレベル電源電圧ＥＬＶＤＤがバイアス印加トランジスタとしての第１発光制御トランジスタＴ５を介して駆動トランジスタＴ４のソース端子にオンバイアス電圧Ｖｏｂｓとして印加される。既述のように本実施形態では、発光制御線ＥＭ１～ＥＭｎだけでなく電源供給制御線ＥＳ１～ＥＳｎも、ＲＦフレーム期間ＴｒｆおよびＮＲＦフレーム期間Ｔｎｒｆのいずれにおいても同様の形態で駆動される。したがって、ＲＦフレーム期間ＴｒｆおよびＮＲＦフレーム期間Ｔｎｒｆのいずれにおいても、このオンバイアス電圧Ｖｏｂｓの印加時点から発光期間の開始時点まで比較的大きな電圧ストレス（Ｖｇｓ）が駆動トランジスタＴ４に加わる。この比較的大きい電圧ストレス（Ｖｇｓ）が駆動トランジスタＴ４に与えられる期間は、ＲＦフレーム期間ＴｒｆおよびＮＲＦフレーム期間Ｔｎｒｆのいずれにおいても、発光デューティが低くなるほど長くなる。
【0126】
このような本実施形態によれば、第１発光制御トランジスタＴ５がバイアス印加トランジスタとして機能するので、各画素回路１５において新たにバイアス印加回路１５１を設けることなく、上記第２の実施形態と同様の効果が得られる。すなわち、発光デューティが低い場合であっても、ＲＦフレーム期間ＴｒｆとＮＲＦフレーム期間Ｔｎｒｆとの間での駆動トランジスタＴ４のストレス状態の差異が低減され、その結果、リフレッシュフレーム期間Ｔｒｆと非リフレッシュフレーム期間Ｔｎｒｆの間での輝度差も低減され、発光デューティを低く設定して休止駆動を行ってもフリッカが視認されない。
【0127】
なお上記のように、ＮＲＦフレーム期間Ｔｎｒｆにおいても、電源供給制御線ＥＳ１～ＥＳｎが駆動され、ハイレベル電源電圧ＥＬＶＤＤがオンバイアス電圧Ｖｏｂｓとして駆動トランジスタのＴ４のソース端子に印加される。このため、ＮＲＦフレーム期間Ｔｎｒｆでは、データ信号線Ｄ（ｊ）から駆動トランジスタＴ４にオンバイアス電圧Ｖｏｂｓを与える必要はない。したがって、ＮＲＦフレーム期間Ｔｎｒｆにおいて、第１走査信号線ＰＳ１～ＰＳｎを駆動せずにＨレベル（非選択状態）に維持するとともに、データ信号線Ｄ１～Ｄｍも駆動せずに高インピーダンス状態に維持してもよい。しかし本実施形態では、図２０に示すように、ＮＲＦフレーム期間Ｔｎｒｆにおいて、データ側駆動回路３０がオンバイアス電圧Ｖｏｂｓを各データ信号線Ｄｊ（ｊ＝１～ｍ）に印加し、第１走査信号線ＰＳ１～ＰＳｎが順次選択される。このような構成によれば、より好適なオンバイアス電圧Ｖｏｂｓをデータ信号線Ｄ（ｊ）を介して駆動トランジスタＴ４に供給することができる。
【0128】
＜７．第７の実施形態＞
次に、図２１および図２２を参照して、第７の実施形態に係る有機ＥＬ表示装置について説明する。本実施形態に係る表示装置は、上記第６の実施形態に係る表示装置の構成に類似した構成を有している。そこで、本実施形態に係る表示装置の構成のうち上記第６の実施形態に係る表示装置の構成と同一または対応する部分には同一の参照符号を付して詳しい説明を省略し（図６、図１９参照）、以下では、両者の間で相違する部分の構成および動作を中心に本実施形態について説明する。
次に、図２１および図２２を参照して、第７の実施形態に係る有機ＥＬ表示装置について説明する。本実施形態に係る表示装置は、上記第６の実施形態に係る表示装置の構成に類似した構成を有している。そこで、本実施形態に係る表示装置の構成のうち上記第６の実施形態に係る表示装置の構成と同一または対応する部分には同一の参照符号を付して詳しい説明を省略し（図６、図１９参照）、以下では、両者の間で相違する部分の構成および動作を中心に本実施形態について説明する。
【0129】
本実施形態では、電源供給制御線ＥＳ１～ＥＳｎは設けられておらず、各画素回路における駆動トランジスタに対するオンバイアス印加の制御には、対応する電源供給制御線ＥＳｉに代えて、対応する発光制御線ＥＭｉに後続する発光制御線ＥＭi+Xが使用される。また、本実施形態では、発光制御信号ＥＭ（１）～ＥＭ（ｎ）が有機ＥＬ素子の発光の制御だけでなく駆動トランジスタＴ４へのオンバイアス印加の制御にも使用される。このために、本実施形態における発光制御信号ＥＭ（１）～ＥＭ（ｎ）の波形は、上記第６実施形態における発光制御信号ＥＭ（１）～ＥＭ（ｎ）の波形と異なっている（図２０、図２２参照）。これらの詳細については後述する。
【0130】
図２１は、本実施形態における画素回路１５の構成を示す回路図であり、より詳しくは、ｉ番目の第１走査信号線ＰＳｉおよびｊ番目のデータ信号線Ｄｊに対応する画素回路１５すなわちｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の構成を示す回路図である（１≦ｉ≦ｎ、１≦ｊ≦ｍ）。図２１を図１９と比較すればわかるように、この画素回路１５は、上記第６の実施形態における画素回路と同様の構成を有しており、第１発光制御トランジスタＴ５がバイアス印加トランジスタとして機能する。ただし、第１発光制御トランジスタＴ５のゲート端子には、対応電源供給制御線ＥＳｉに代えて、対応発光制御線ＥＭｉに後続する所定の発光制御線（以下、単に「後続発光制御線」という）ＥＭi+Xが接続されている。本実施形態における画素回路１５は、この点以外については上記第６の実施形態における画素回路１５（図１９）と同様の構成を有している。そこで、この画素回路１５については、上記第６の実施形態における画素回路１５の構成要素と同一の構成要素に同一の参照符号を付して詳しい説明を省略する。なお以下において、続発光制御線ＥＭi+Xの信号を「後続発光制御信号ＥＭ（ｉ＋Ｘ）」と呼ぶ。また、続発光制御線ＥＭi+Xを特定するＸの値は、発光制御信号ＥＭ（ｉ）の波形とともに以下で詳述する。
【0131】
以下、図２１に示した画素回路１５すなわち本実施形態におけるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の動作を、図２１とともに図２２を参照して説明する。図２２は、ＲＦフレーム期間ＴｒｆおよびＮＲＦフレーム期間Ｔｎｒｆに含まれる非発光期間での画素回路Ｐｉｘ（ｉ，ｊ）の動作を説明するためのタイミングチャートである。
【0132】
図２２を図２０と比較すればわかるように、（駆動期間ＴＤ内の）ＲＦフレーム期間Ｔｒｆにおいて、本実施形態における画素回路Ｐｉｘ（ｉ，ｊ）を駆動するための第１走査信号ＰＳ（ｉ）、第２走査信号ＮＳ（ｉ），ＮＳ（ｉ－２）、および、データ信号Ｄ（ｊ）は、上記第６の実施形態における画素回路Ｐｉｘ（ｉ，ｊ）を駆動するための第１走査信号ＰＳ（ｉ）、第２走査信号ＮＳ（ｉ），ＮＳ（ｉ－２）、および、データ信号Ｄ（ｊ）と同様に変化する。また図２２に示すように、先行第２走査信号ＮＳ（ｉ－２）がＨレベルであることにより第１初期化トランジスタＴ１がオン状態である期間では、対応発光制御信号ＥＭ（ｉ）および後続発光制御信号ＥＭ（ｉ＋Ｘ）の少なくとも一方がＨレベルであることより第１および第２発光制御トランジスタＴ５，Ｔ６のうち少なくとも一方はオフ状態である。また、対応第２走査信号ＮＳ（ｉ）がＨレベルであることにより閾値補償トランジスタＴ２がオン状態である期間では、対応発光制御信号ＥＭ（ｉ）および後続発光制御信号ＥＭ（ｉ＋Ｘ）の双方がＨレベルであることより第１および第２発光制御トランジスタＴ５，Ｔ６の双方がオフ状態である。したがって、本実施形態における画素回路１５に含まれるスイッチング素子としてのトランジスタＴ１～Ｔ３が、上記第１の実施形態における画素回路１５に含まれるスイッチング素子としてのトランジスタＴ１～Ｔ３と同様に動作することで、同様の初期化動作およびデータ書込動作が行われる。なお、第６の実施形態と同様、補償・書込期間Ｔｗにおいて、ダイオード接続状態の駆動トランジスタＴ４を介してデータ書込動作が行われることで閾値補償が行われる。
【0133】
既述のように、第１発光制御トランジスタはバイアス印加トランジスタとして機能し、そのゲート端子には後続発光制御線ＥＭi+Xが接続されている。このため、後続発光制御信号ＥＭ（ｉ＋Ｘ）によりバイアス印加トランジスタのオン・オフが制御される。本実施形態では、補償・書込期間Ｔｗの後で発光期間（制御信号ＥＭ（ｉ），ＥＭ（ｉ＋Ｘ）のいずれもがＬレベルである期間）の開始時点までにオンバイアス印加期間Ｔｏｂｓを設けるために、図２２に示すように、非発光期間（制御信号ＥＭ（ｉ），ＥＭ（ｉ＋Ｘ）の少なくとも一方がＨレベルである期間）において、補償・書込期間Ｔｗの後で発光期間の開始前に後続発光制御信号ＥＭ（ｉ＋Ｘ）が所定期間だけＬレベルとなる（以下、この所定期間を「オンバイアス用アクティブ期間」という）。このオンバイアス用アクティブ期間の位置（開始時点）は発光デューティに依存しないように設定される。本実施形態における走査側駆動回路４０は、発光制御信号ＥＭ（１）～ＥＭ（ｎ）を、それぞれがこのようなオンバイアス用アクティブ期間を有するように生成し、ＲＦフレーム期間ＴｒｆおよびＮＲＦフレーム期間Ｔｎｒｆのいずれにおいても、これらの発光制御信号ＥＭ（１）～ＥＭ（ｎ）により発光制御線ＥＭ１～ＥＭｎをそれぞれ駆動する。
【0134】
ここで、各発光制御線ＥＭｉに対応する画素回路Ｐｉｘ（ｉ，ｊ）につき、図２２に示すように、閾値補償を伴うデータ書込のために対応第２走査信号ＮＳ（ｉ）がＨレベル（アクティブ）である期間の後であって発光期間の開始前に対応発光制御信号ＥＭ（ｉ）がオンバイアス用アクティブ期間だけＬレベル（アクティブ）となり、対応発光制御信号ＥＭ（ｉ）のオンバイアス用アクティブ期間と後続発光制御信号ＥＭ（ｉ＋Ｘ）のオンバイアス用アクティブ期間とが重複しないように、後続発光制御線ＥＭｉ＋Ｘを特定する正の整数としてのＸの値が選定されている。
【0135】
上記のような本実施形態によれば、後続発光制御信号ＥＭ（ｉ＋Ｘ）によりバイアス印加が制御され、後続発光制御信号ＥＭ（ｉ＋Ｘ）のオンバイアス用アクティブ期間がオンバイアス印加期間Ｔｏｂｓとなるので（図２２参照）、バイアス制御線ＰＳＢ１～ＰＳＢｎやそれらに相当する電源供給制御線ＥＳ１～ＥＳｎを設けることなく、上記第６の実施形態と同様の効果が得られる。
【0136】
なお、本実施形態では、画素回路Ｐｉｘ（ｉ，ｊ）においてバイアス印加トランジスタとして機能する第１発光制御トランジスタＴ５のゲート端子に与えられる発光制御信号ＥＭ（ｉ＋Ｘ）は後続発光制御信号ＥＭ（ｉ＋Ｘ）であって、それを特定するＸは正の整数である。しかし、負の整数をＸとして選定し、バイアス印加トランジスタとして機能する第１発光制御トランジスタＴ５のゲート端子に先行発光制御信号ＥＭ（ｉ＋Ｘ）を与えるようにしてもよい。この変形例では、画素回路Ｐｉｘ（ｉ，ｊ）についての対応発光制御信号ＥＭ（ｉ）および先行発光制御信号ＥＭ（ｉ＋Ｘ）は、図２２に示す後続発光制御信号ＥＭ（ｉ＋Ｘ）および対応発光制御信号ＥＭ（ｉ）にそれぞれ対応することになる。ただし、この変形例では、駆動トランジスタＴ４のソース端子へのオンバイアス電圧Ｖｏｂｓの印加後に第２発光制御トランジスタＴ６がオン状態となり、これにより当該ソース端子の電位が低下する。このため、Ｘとしては、負の整数よりも正の整数を選定する方が好ましい。
【0137】
＜８．第８の実施形態＞
次に、図２３および図２４を参照して、第８の実施形態に係る有機ＥＬ表示装置について説明する。本実施形態に係る表示装置は、画素回路以外については上記第３の実施形態に係る表示装置の構成と略同様の構成を有している。そこで、本実施形態に係る表示装置の構成のうち上記第３の実施形態に係る表示装置の構成と同一または対応する部分には同一の参照符号を付して詳しい説明を省略する（図６、図１３、図１５参照）。以下では、本実施形態の画素回路におけるバイアス印加回路の構成および動作を中心に本実施形態について説明する。
次に、図２３および図２４を参照して、第８の実施形態に係る有機ＥＬ表示装置について説明する。本実施形態に係る表示装置は、画素回路以外については上記第３の実施形態に係る表示装置の構成と略同様の構成を有している。そこで、本実施形態に係る表示装置の構成のうち上記第３の実施形態に係る表示装置の構成と同一または対応する部分には同一の参照符号を付して詳しい説明を省略する（図６、図１３、図１５参照）。以下では、本実施形態の画素回路におけるバイアス印加回路の構成および動作を中心に本実施形態について説明する。
【0138】
図２３は、本実施形態における画素回路１５の構成を示す回路図であり、より詳しくは、ｉ番目の第１走査信号線ＰＳｉおよびｊ番目のデータ信号線Ｄｊに対応する画素回路１５すなわちｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の構成を示す回路図である（１≦ｉ≦ｎ、１≦ｊ≦ｍ）。この画素回路１５は、バイアス印加回路１５１の構成を除き、上記第３の実施形態における画素回路１５（図１３、図１５）と同様の構成を有している。そこで、この画素回路１５の構成のうちバイアス印加回路１５１以外の部分については、上記第３の実施形態における画素回路１５の構成要素と同一の構成要素に同一の参照符号を付して詳しい説明を省略する。
【0139】
図２３に示すように、本実施形態における画素回路１５であるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）には、対応第１走査信号線ＰＳｉ、対応第２走査信号線ＮＳｉ、先行第２走査信号線ＮＳi-2、対応発光制御線ＥＭｉ、対応データ信号線Ｄｊ、初期化電圧線Ｖｉｎｉ、ハイレベル電源線ＥＬＶＤＤ、および、ローレベル電源線ＥＬＶＳＳが接続されており、更に、対応発光制御線ＥＭｉに後続する発光制御線ＥＭi+Xが接続されている。ここで、Ｘは、正の整数であって、ＲＦフレーム期間Ｔｒｆにおいて、画素回路Ｐｉｘ（ｉ，ｊ）につき閾値補償を伴うデータ書込が完了した後であって対応発光制御信号ＥＭ（ｉ）がＨレベルからＬレベルへと変化する前に、当該後続の発光制御線ＥＭi+Xの発光制御信号ＥＭ（ｉ＋Ｘ）がＬレベルからＨレベルへと変化するように選定されている（図２４参照）。以下、画素回路Ｐｉｘ（ｉ，ｊ）に注目した説明において、このようなＸにより特定される後続の発光制御線ＥＭi+Xを単に「後続発光制御線ＥＭi+X」といい、後続発光制御線ＥＭi+Xの信号を「後続発光制御信号ＥＭ（ｉ＋Ｘ）」という。
【0140】
本実施形態における画素回路１５に設けられたバイアス印加回路１５１は、図２３に示すように、後続発光制御線ＥＭi+Xに接続されて後続発光制御信号ＥＭ（ｉ＋Ｘ）の電圧をオンバイアス印加信号Ｓｏｂｓとして受け取る第１端子と、駆動トランジスタＴ４のソース端子に接続された第２端子とを有し、バイアス印加キャパシタＣｏｂを含んでいる。このバイアス印加回路１５１において、その第１端子はバイアス印加キャパシタＣｏｂを介してその第２端子に接続されている。
【0141】
次に、図２３に示した画素回路１５すなわち本実施形態におけるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の動作を、図２４を参照して説明する。図２４は、ＲＦフレーム期間ＴｒｆおよびＮＲＦフレーム期間Ｔｎｒｆに含まれる非発光期間での画素回路Ｐｉｘ（ｉ，ｊ）の動作を説明するためのタイミングチャートである。
【0142】
図２４を図１４と比較すればわかるように、（駆動期間ＴＤ内の）ＲＦフレーム期間Ｔｒｆにおいて、本実施形態における画素回路Ｐｉｘ（ｉ，ｊ）を駆動するための第１走査信号ＰＳ（ｉ）、第２走査信号ＮＳ（ｉ），ＮＳ（ｉ－２）、発光制御信号ＥＭ（ｉ）、および、データ信号Ｄ（ｊ）は、上記第３の実施形態における画素回路Ｐｉｘ（ｉ，ｊ）を駆動するための第１走査信号ＰＳ（ｉ）、第２走査信号ＮＳ（ｉ），ＮＳ（ｉ－２）、発光制御信号ＥＭ（ｉ）、および、データ信号Ｄ（ｊ）と同様に変化する。これにより、本実施形態における画素回路１５に含まれるスイッチング素子としてのトランジスタＴ１～Ｔ３，Ｔ５～Ｔ７が、上記第３の実施形態における画素回路１５に含まれるスイッチング素子としてのトランジスタＴ１～Ｔ３，Ｔ５～Ｔ７と同様に動作することで、同様の初期化動作およびデータ書込動作が行われる。
【0143】
図２３に示すように本実施形態における画素回路Ｐｉｘ（ｉ，ｊ）では、バイアス印加回路１５１は、その第１端子において後続発光制御信号ＥＭ（ｉ＋Ｘ）を受け取る。この第１端子は、バイアス印加キャパシタＣｏｂを介して駆動トランジスタＴ４のソース端子（図２３に示すノードＮｄＳ）に接続されている。既述のように、後続発光制御信号ＥＭ（ｉ＋Ｘ）は、ＲＦフレーム期間Ｔｒｆにおいて、閾値補償を伴うデータ書込が完了した後（より正確には対応第２走査信号ＮＳ（ｉ）のＬレベルへの変化によって閾値補償トランジスタＴ２がオフ状態に変化した後）であって対応発光制御信号ＥＭ（ｉ）がＨレベルからＬレベルへと変化する前（発光期間の開始前）に、ＬレベルからＨレベルへと変化する（図２４参照）。この時点において、駆動トランジスタＴ４のソース端子を含むノードＮｄＳはフローティング状態であるので、そのソース端子の電圧（以下「ソース電圧」ともいう）Ｖｓは、後続発光制御信号ＥＭ（ｉ＋Ｘ）のＬレベルからＨレベルへの変化と同じ方向に変化する。すなわち、駆動トランジスタＴ４のソース電圧Ｖｓは、後続発光制御信号ＥＭ（ｉ＋Ｘ）のＬレベルからＨレベルへの変化に応じて上昇する。なお、このソース電圧Ｖｓの上昇分は、バイアス印加キャパシタＣｏｂの容量を上記ノードＮｄＳに付加されている寄生容量に比べて十分に大きく設定することにより、後続発光制御信号ＥＭ（ｉ＋Ｘ）におけるＬレベルとＨレベルとの電圧差に略等しくすることができる。
【0144】
ＲＦフレーム期間Ｔｒｆでは、上記のような動作により、後続発光制御信号ＥＭ（ｉ＋Ｘ）がＬレベルからＨレベルへと変化する時点（図２４における上向き矢印参照）から発光期間の開始時点まで比較的大きな電圧ストレス（Ｖｇｓ）が駆動トランジスタＴ４に加わる。本実施形態では、このようにして比較的大きな電圧ストレス（Ｖｇｓ）が駆動トランジスタＴ４に加わる期間がオンバイアス印加期間Ｔｏｂｓである。このオンバイアス印加期間Ｔｏｂｓは、ＮＲＦフレーム期間Ｔｎｒｆにおける後述のオンバイアス印加期間Ｔｏｂｓと同様、その開始時点が発光デューティに依存せず、その長さは発光デューティが低くなるほど長くなる。
【0145】
本実施形態における（休止期間ＴＰ内の）ＮＲＦフレーム期間Ｔｎｒｆでは、第１走査信号線ＰＳ１～ＰＳｎ、第２走査信号線ＮＳ-1～ＮＳｎ、および、データ信号線Ｄ１～Ｄｍはいずれも駆動されず、第１走査信号ＰＳ（１）～ＰＳ（ｎ）はＨレベルに、第２走査信号ＮＳ（－１）～ＮＳ（ｎ）はＬレベルにそれぞれ維持され、データ信号Ｄ（１）～Ｄ（ｍ）は高インピーダンス状態となっている（図２４参照）。一方、図２４に示すように、発光制御線ＥＭ１～ＥＭｎは、ＲＦフレーム期間ＴｒｆおよびＮＲＦフレーム期間Ｔｎｒｆのいずれにおいても同様の形態で駆動される。このため、ＮＲＦフレーム期間Ｔｎｒｆにおいても、ＲＦフレーム期間Ｔｒｆと同様、後続発光制御信号ＥＭ（ｉ＋Ｘ）がＨレベルへと変化する時点（図２４における上向き矢印参照）から対応発光制御信号ＥＭ（ｉ）がＬレベルへと変化する時点までがオンバイアス印加期間Ｔｏｂｓである。このオンバイアス印加期間Ｔｏｂｓにおいても、ＲＦフレーム期間Ｔｒｆにおけるオンバイアス印加期間Ｔｏｂｓでの電圧ストレス（Ｖｇｓ）と同じ大きさの電圧ストレス（Ｖｇｓ）が駆動トランジスタＴ４に加わる。
【0146】
上記のような本実施形態によれば、上記第３の実施形態と同様、発光デューティが低い場合であっても、ＲＦフレーム期間ＴｒｆとＮＲＦフレーム期間Ｔｎｒｆとの間での駆動トランジスタＴ４のストレス状態の差異が低減される。その結果、リフレッシュフレーム期間Ｔｒｆと非リフレッシュフレーム期間Ｔｎｒｆの間での輝度差も低減され、発光デューティを低く設定して休止駆動を行ってもフリッカが視認されない。すなわち、本実施形態によっても、休止駆動を行う場合において発光デューティに依存することのないフリッカ抑制効果が得られる。
【0147】
また、本実施形態によれば、ＮＲＦフレーム期間Ｔｎｒｆでは、第１走査信号線ＰＳ１～ＰＳｎ、第２走査信号線ＮＳ-1～ＮＳｎ、および、データ信号線Ｄ１～Ｄｍはいずれも駆動されないので（図２４参照）、休止駆動により消費電力を既述の他の実施形態よりも大きく低減することができる。
【0148】
＜９．第９の実施形態＞
次に、図２５および図２６を参照して、第９の実施形態に係る有機ＥＬ表示装置について説明する。本実施形態に係る表示装置は、上記第８の実施形態に係る表示装置と同様、画素回路に含まれるバイアス印加回路がバイアス印加キャパシタＣｏｂにより構成されている。しかし、本実施形態は、オンバイアス印加信号Ｓｏｂｓとしてバイアス印加回路に与えられる駆動信号において上記第８の実施形態と相違し、これに応じて画素回路の駆動信号の波形においても第８実施形態と相違する点がある。しかし、これら以外については、本実施形態に係る表示装置は、上記第８の実施形態に係る表示装置と同様の構成を有している。そこで、本実施形態に係る表示装置の構成のうち上記第８の実施形態に係る表示装置の構成と同一または対応する部分には同一の参照符号を付して詳しい説明を省略する（図６、図２３参照）。
次に、図２５および図２６を参照して、第９の実施形態に係る有機ＥＬ表示装置について説明する。本実施形態に係る表示装置は、上記第８の実施形態に係る表示装置と同様、画素回路に含まれるバイアス印加回路がバイアス印加キャパシタＣｏｂにより構成されている。しかし、本実施形態は、オンバイアス印加信号Ｓｏｂｓとしてバイアス印加回路に与えられる駆動信号において上記第８の実施形態と相違し、これに応じて画素回路の駆動信号の波形においても第８実施形態と相違する点がある。しかし、これら以外については、本実施形態に係る表示装置は、上記第８の実施形態に係る表示装置と同様の構成を有している。そこで、本実施形態に係る表示装置の構成のうち上記第８の実施形態に係る表示装置の構成と同一または対応する部分には同一の参照符号を付して詳しい説明を省略する（図６、図２３参照）。
【0149】
図２５は、本実施形態における画素回路１５の構成を示す回路図であり、より詳しくは、ｉ番目の第１走査信号線ＰＳｉおよびｊ番目のデータ信号線Ｄｊに対応する画素回路１５すなわちｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の構成を示す回路図である（１≦ｉ≦ｎ、１≦ｊ≦ｍ）。この画素回路１５は、バイアス印加回路１５１を構成するバイアス印加キャパシタＣｏｂの接続形態を除き、上記第８の実施形態における画素回路１５（図２３）と同様の構成を有している。そこで、この画素回路１５については、第８の実施形態における画素回路１５の構成要素と同一または対応する構成要素に同一の参照符号を付して詳しい説明を省略する。
【0150】
図２５に示すように、本実施形態における画素回路１５であるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）には、対応第１走査信号線ＰＳｉ、対応第２走査信号線ＮＳｉ、先行第２走査信号線ＮＳi-2、対応発光制御線ＥＭｉ、対応データ信号線Ｄｊ、初期化電圧線Ｖｉｎｉ、ハイレベル電源線ＥＬＶＤＤ、および、ローレベル電源線ＥＬＶＳＳが接続されており、上記第８の実施形態における画素回路１５（図２３）とは異なり、後続発光制御線ＥＭi+Xは接続されていない。
【0151】
本実施形態における画素回路Ｐｉｘ（ｉ，ｊ）に設けられたバイアス印加回路１５１もバイアス印加キャパシタＣｏｂを含み、このバイアス印加回路１５１において、その第１端子はバイアス印加キャパシタＣｏｂを介してその第２端子に接続されている（図２５参照）。このバイアス印加回路１５１は、図２５に示すように、その第１端子を対応第１走査信号線ＰＳｉに接続され、その第２端子を駆動トランジスタＴ４のソース端子（図２５に示すノードＮｄＳ）に接続されている。したがって、対応第１走査信号線ＰＳｉが接続された書込制御トランジスタＴ３のゲート端子は、バイアス印加キャパシタＣｏｂを介して、書込制御トランジスタＴ３のドレイン端子を含むノードＮｄＳに接続されている。なお、このような接続形態を考慮し、画素回路Ｐｉｘ（ｉ，ｊ）の書込制御トランジスタＴ３におけるゲート・ドレイン間の寄生容量をバイアス印加キャパシタＣｏｂとして利用してもよい。
【0152】
次に、図２５に示した画素回路１５すなわち本実施形態におけるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の動作を、図２６を参照して説明する。図２６は、ＲＦフレーム期間ＴｒｆおよびＮＲＦフレーム期間Ｔｎｒｆに含まれる非発光期間での画素回路Ｐｉｘ（ｉ，ｊ）の動作を説明するためのタイミングチャートである。
【0153】
図２６を図２４と比較すればわかるように、（駆動期間ＴＤ内の）ＲＦフレーム期間Ｔｒｆにおいて、本実施形態における画素回路Ｐｉｘ（ｉ，ｊ）を駆動するための第１走査信号ＰＳ（ｉ）、第２走査信号ＮＳ（ｉ），ＮＳ（ｉ－２）、発光制御信号ＥＭ（ｉ）、および、データ信号Ｄ（ｊ）は、上記第８の実施形態における画素回路Ｐｉｘ（ｉ，ｊ）を駆動するための第１走査信号ＰＳ（ｉ）、第２走査信号ＮＳ（ｉ），ＮＳ（ｉ－２）、発光制御信号ＥＭ（ｉ）、および、データ信号Ｄ（ｊ）と同様に変化する。これにより、本実施形態における画素回路１５に含まれるスイッチング素子としてのトランジスタＴ１～Ｔ３，Ｔ５～Ｔ７が、上記第８の実施形態における画素回路１５に含まれるスイッチング素子としてのトランジスタＴ１～Ｔ３，Ｔ５～Ｔ７と同様に動作することで、同様の初期化動作およびデータ書込動作が行われる。
【0154】
図２５に示すように本実施形態における画素回路Ｐｉｘ（ｉ，ｊ）では、バイアス印加回路１５１は、その第１端子において対応第１走査信号ＰＳ（ｉ）を受け取る。図２６に示すように、この対応第１走査信号ＰＳ（ｉ）は、第８の実施形態とは異なり、補償・書込期間Ｔｗにおいて所定期間だけＬレベル（アクティブ）となるだけでなく、この補償・書込期間Ｔｗが完了してから発光期間（対応発光制御信号ＥＭ（ｉ）がＬレベルである期間）が開始されるまでの間に、再び所定期間だけＬレベルとなる。すなわち、本実施形態では、走査側駆動回路４０は、各第１走査信号線ＰＳｉに対応する画素回路Ｐｉｘ（ｉ，ｊ）につき、対応第１走査信号線ＰＳｉが補償・書込期間Ｔｗ内で選択状態となるだけでなく、閾値補償を伴うデータ書込のために対応第２走査信号ＮＳ（ｉ）がＨレベルである期間の後であって発光期間の開始前においても所定期間だけ選択状態となるように、第１走査信号線ＰＳ１～ＰＳｎを駆動する。
【0155】
このような第１走査信号線ＰＳ１～ＰＳｎの駆動により、画素回路Ｐｉｘ（ｉ，ｊ）の対応第１走査信号ＰＳ（ｉ）は、ＲＦフレーム期間Ｔｒｆにおいて、閾値補償を伴うデータ書込が完了した後（より正確には対応第２走査信号ＮＳ（ｉ）のＬレベルへの変化によって閾値補償トランジスタＴ２がオフ状態に変化した後）にＨレベルからＬレベルへと変化し、所定期間だけＬレベルを維持し、対応発光制御信号ＥＭ（ｉ）がＨレベルからＬレベルへと変化する前に、ＬレベルからＨレベルへと変化する（図２６参照）。このようにして補償・書込期間Ｔｗの後で発光期間の開始前において対応第１走査信号ＰＳ（ｉ）がＬレベルからＨレベルに変化する時点では（図２６における上向き矢印参照）、駆動トランジスタＴ４のソース端子を含むノードＮｄＳはフローティング状態である。このため、駆動トランジスタＴ４のソース端子の電圧（ソース電圧）Ｖｓは、対応第１走査信号ＰＳ（ｉ）のＬレベルからＨレベルへの変化と同じ方向に変化する。すなわち、駆動トランジスタＴ４のソース電圧Ｖｓは、対応第１走査信号ＰＳ（ｉ）のＬレベルからＨレベルへの変化に応じて上昇する。なお、このソース電圧Ｖｓの上昇分は、バイアス印加キャパシタＣｏｂの容量を上記ノードＮｄＳに付加されている寄生容量に比べて十分に大きく設定し、かつ、対応第１走査信号ＰＳ（ｉ）の立ち上がり時間を十分に短くすることにより、対応第１走査信号ＰＳ（ｉ）におけるＬレベルとＨレベルとの電圧差に略等しくすることができる。
【0156】
ＲＦフレーム期間Ｔｒｆでは、上記のような動作により、補償・書込期間Ｔｗの後で発光期間の開始前に対応第１走査信号ＰＳ（ｉ）がＬレベルからＨレベルに変化する時点（図２６における上向き矢印参照）から発光期間の開始時点まで比較的大きな電圧ストレス（Ｖｇｓ）が駆動トランジスタＴ４に加わる。本実施形態では、補償・書込期間Ｔｗの後で発光期間の開始前に対応第１走査信号ＰＳ（ｉ）がＬレベルである期間をオンバイアス印加期間Ｔｏｂｓとしており、このオンバイアス印加期間Ｔｏｂｓの終了時点で対応第１走査信号ＰＳ（ｉ）がＬレベルからＨレベルへと変化し、この時点から対応発光制御信号ＥＭ（ｉ）がＨレベルからＬレベルに変化する時点まで比較的大きな電圧ストレス（Ｖｇｓ）が駆動トランジスタＴ４に加わることになる。このようにして比較的大きな電圧ストレス（Ｖｇｓ）が駆動トランジスタＴ４に加わる期間は、その開始時点が発光デューティに依存せず、その長さは発光デューティが低くなるほど長くなる。なお、オンバイアス印加期間Ｔｏｂｓでは、ｉ＋２行目の画素回路Ｐｉｘ（ｉ＋２，ｊ）に書き込むべきデータ電圧でノードＮｄＳが充電されるので、上記電圧ストレス（Ｖｇｓ）の大きさはｉ＋２番目の走査期間でのデータ信号Ｄ（ｊ）の電圧に依存する。
【0157】
本実施形態における（休止期間ＴＰ内の）ＮＲＦフレーム期間Ｔｎｒｆでは、第２走査信号線ＮＳ-1～ＮＳｎは駆動されず、第２走査信号ＮＳ（-1）～ＮＳ（ｎ）はＬレベルに維持されるが、上記第８の実施形態とは異なり、図２６に示すように、第１走査信号線ＰＳ１～ＰＳｎはＮＲＦフレーム期間ＴｎｒｆにおいてもＲＦフレーム期間と同様の形態で駆動される。また、発光制御線ＥＭ１～ＥＭｎも、ＮＲＦフレーム期間Ｔｎｒｆにおいて、ＲＦフレーム期間Ｔｒｆと同様の形態で駆動される。さらに、各データ信号線Ｄｊには、ＮＲＦフレーム期間Ｔｎｒｆの間、データ側駆動回路３０からオンバイアス電圧Ｖｏｂｓが印加される。
【0158】
上記のような動作により、ＮＲＦフレーム期間Ｔｎｒｆにおいても、ＲＦフレーム期間と同様、各画素回路Ｐｉｘ（ｉ，ｊ）につき対応第１走査信号ＰＳ（ｉ）がＬレベルである期間が２回現れ（図２６参照）、データ側駆動回路３０から出力されるオンバイアス電圧Ｖｏｂｓが両期間において対応データ信号線Ｄｊから書込制御トランジスタＴ３を介して駆動トランジスタＴ４のソース端子（ノードＮｄＳ）に与えられる。本実施形態では、当該両期間のうち先行期間の開始時点から後続期間の終了時点までをオンバイアス印加期間Ｔｏｂｓとしており、このオンバイアス印加期間Ｔｏｂｓの開始時点（ＮＲＦフレーム期間Ｔｎｒｆにおいて対応第１走査信号ＰＳ（ｉ）が最初にＨレベルからＬレベルに変化する時点）から発光期間の開始時点（対応発光制御信号ＥＭ（ｉ）がＨレベルからＬレベルに変化する時点）まで、比較的大きな電圧ストレスが駆動トランジスタＴ４に加えられる。また、この比較的大きな電圧ストレスが駆動トランジスタＴ４に加えられる期間は、ＮＲＦフレーム期間Ｔｎｒｆにおいても、その開始時点が発光デューティに依存せず、その長さは発光デューティが低くなるほど長くなる。なお、この電圧ストレス（Ｖｇｓ）は、データ側駆動回路３０から出力されるオンバイアス電圧Ｖｏｂｓに基づくものであるので、この電圧ストレス（Ｖｇｓ）をＲＦフレーム期間Ｔｒｆにおける駆動トランジスタＴ４への電圧ストレス（Ｖｇｓ）の大きさを考慮して好適な値に設定することができる。
【0159】
上記のような本実施形態によれば、上記第８の実施形態と同様、発光デューティが低い場合であっても、ＲＦフレーム期間ＴｒｆとＮＲＦフレーム期間Ｔｎｒｆとの間での駆動トランジスタＴ４のストレス状態の差異が低減される。その結果、リフレッシュフレーム期間Ｔｒｆと非リフレッシュフレーム期間Ｔｎｒｆの間での輝度差も低減され、発光デューティを低く設定して休止駆動を行ってもフリッカが視認されない。すなわち、本実施形態によれば、休止駆動を行う場合において発光デューティに依存することのないフリッカ抑制効果が得られる。
【0160】
＜１０．変形例＞
本発明は上記各実施形態に限定されるものではなく、本発明の範囲を逸脱しない限りにおいて種々の変形を施すことができる。例えば、下記のような変形例が考えられる。
本発明は上記各実施形態に限定されるものではなく、本発明の範囲を逸脱しない限りにおいて種々の変形を施すことができる。例えば、下記のような変形例が考えられる。
【0161】
上記各実施形態では、画素回路１５や走査側駆動回路４０内の単位回路は、Ｐ型トランジスタとＮ型トランジスタの双方を含み、典型的には、Ｐ型トランジスタについては移動度の高いＬＴＰＳ－ＴＦＴが使用され、Ｎ型トランジスタについてオフリーク特性が良いＩＧＺＯ－ＴＦＴ等の酸化物ＴＦＴが使用される。しかし、これらのＴＦＴに限定されるものではなく、また、使用すべきトランジスタのチャネル型をＰ型とＮ型の間で適宜に変更して同様に動作するように構成されていてもよい。例えば、各実施形態においてＰ型のＬＴＰＳ－ＴＦＴに代えてＮ型のＬＴＰＳ－ＴＦＴを使用した構成を採用してもよい。
【0162】
上記各実施形態に係る表示装置では、図９等に示すように構成された画素回路１５が使用されているが、画素回路の構成はこれに限定されず、閾値補償トランジスタを含む内部補償方式の画素回路であって、保持キャパシタに書き込まれたデータ電圧を保持しつつ、駆動トランジスタのヒステリシス特性による閾値シフトの低減のためのバイアス電圧の印加が可能に構成された画素回路であればよい。
【0163】
上記各実施形態に係る表示装置のように休止駆動モードを有する有機ＥＬ表示装置では、通常、駆動期間ＴＤおよび休止期間ＴＰのいずれにおいても同じ発光デューティとなるように発光制御線ＥＭ１～ＥＭｎが駆動されるが、駆動期間ＴＤと休止期間ＴＰとで異なる発光デューティを設定できるように構成されていてもよい。
【0164】
以上においては、有機ＥＬ表示装置を例に挙げて各実施形態が説明されたが、本発明は、有機ＥＬ表示装置に限定されるものではなく、電流で駆動される表示素子を用いた内部補償方式の表示装置であって休止駆動を行う表示装置であれば適用可能である。ここで使用可能な表示素子は、例えば、有機ＥＬ素子すなわち有機発光ダイオード（Organic Light Emitting Diode（ＯＬＥＤ））の他、無機発光ダイオードや量子ドット発光ダイオード（Quantum dot Light Emitting Diode（ＱＬＥＤ））等である。
【0165】
なお、以上に述べた表示装置の特徴をその性質に反せず本発明の趣旨を逸脱しない範囲において任意に組み合せて、上記実施形態および変形例のうちの幾つかの特徴を併せ持つ表示装置を構成してもよい。
【符号の説明】
【0166】
１０ …有機ＥＬ表示装置
１１ …表示部
１５ …画素回路
２０ …表示制御回路
３０ …データ側駆動回路（データ信号線駆動回路）
４０ …走査側駆動回路（走査信号線駆動回路／発光制御回路／バイアス制御回路）
１５１ …バイアス印加回路
Ｐｉｘ（ｊ，ｉ）…画素回路（ｉ＝１～ｎ、ｊ＝１～ｍ）
ＰＳｉ …第１走査信号線（ｉ＝１，２，…，ｎ）
ＮＳｉ …第２走査信号線（ｉ＝－１，０，１，…，ｎ）
ＥＭｉ …発光制御線（ｉ＝１～ｎ）
ＰＳＢｉ…バイアス制御線（ｉ＝１～ｎ）
Ｌｏｂｓ…オンバイアス電圧線
Ｄｊ …データ信号線（ｊ＝１～ｍ）
ＥＬＶＤＤ…ハイレベル電源線（第１電源線）、ハイレベル電源電圧
ＥＬＶＳＳ…ローレベル電源線（第２電源線）、ローレベル電源電圧
ＯＬ …有機ＥＬ素子（表示素子）
Ｃｓｔ …保持キャパシタ
Ｃｏｂ …バイアス印加キャパシタ
Ｔ１ …第１初期化トランジスタ
Ｔ２ …閾値補償トランジスタ
Ｔ３ …書込制御トランジスタ
Ｔ４ …駆動トランジスタ
Ｔ５ …第１発光制御トランジスタ
Ｔ６ …第２発光制御トランジスタ
Ｔ７ …第２初期化トランジスタ
Ｔ８ …バイアス印加トランジスタ
ＴＤ …駆動期間
ＴＰ …休止期間
Ｔｒｆ …リフレッシュフレーム期間（ＲＦフレーム期間）
Ｔｎｒｆ…非リフレッシュフレーム期間（ＮＲＦフレーム期間）
Ｖｏｂｓ…オンバイアス電圧
Ｓｏｂｓ…オンバイアス信号
１１ …表示部
１５ …画素回路
２０ …表示制御回路
３０ …データ側駆動回路（データ信号線駆動回路）
４０ …走査側駆動回路（走査信号線駆動回路／発光制御回路／バイアス制御回路）
１５１ …バイアス印加回路
Ｐｉｘ（ｊ，ｉ）…画素回路（ｉ＝１～ｎ、ｊ＝１～ｍ）
ＰＳｉ …第１走査信号線（ｉ＝１，２，…，ｎ）
ＮＳｉ …第２走査信号線（ｉ＝－１，０，１，…，ｎ）
ＥＭｉ …発光制御線（ｉ＝１～ｎ）
ＰＳＢｉ…バイアス制御線（ｉ＝１～ｎ）
Ｌｏｂｓ…オンバイアス電圧線
Ｄｊ …データ信号線（ｊ＝１～ｍ）
ＥＬＶＤＤ…ハイレベル電源線（第１電源線）、ハイレベル電源電圧
ＥＬＶＳＳ…ローレベル電源線（第２電源線）、ローレベル電源電圧
ＯＬ …有機ＥＬ素子（表示素子）
Ｃｓｔ …保持キャパシタ
Ｃｏｂ …バイアス印加キャパシタ
Ｔ１ …第１初期化トランジスタ
Ｔ２ …閾値補償トランジスタ
Ｔ３ …書込制御トランジスタ
Ｔ４ …駆動トランジスタ
Ｔ５ …第１発光制御トランジスタ
Ｔ６ …第２発光制御トランジスタ
Ｔ７ …第２初期化トランジスタ
Ｔ８ …バイアス印加トランジスタ
ＴＤ …駆動期間
ＴＰ …休止期間
Ｔｒｆ …リフレッシュフレーム期間（ＲＦフレーム期間）
Ｔｎｒｆ…非リフレッシュフレーム期間（ＮＲＦフレーム期間）
Ｖｏｂｓ…オンバイアス電圧
Ｓｏｂｓ…オンバイアス信号
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】