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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-11-19
(45)【発行日】2024-11-27
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
   H10B 10/00 20230101AFI20241120BHJP
   H01L 21/8238 20060101ALI20241120BHJP
   H01L 27/092 20060101ALI20241120BHJP
   G11C 11/412 20060101ALI20241120BHJP
【FI】
H10B10/00
H01L27/092 G
H01L27/092 C
H01L27/092 A
G11C11/412 120
【請求項の数】 18
(21)【出願番号】P 2021527511
(86)(22)【出願日】2020-05-27
(86)【国際出願番号】 JP2020020976
(87)【国際公開番号】W WO2020255655
(87)【国際公開日】2020-12-24
【審査請求日】2023-04-14
(31)【優先権主張番号】P 2019115209
(32)【優先日】2019-06-21
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】514315159
【氏名又は名称】株式会社ソシオネクスト
(74)【代理人】
【識別番号】110001427
【氏名又は名称】弁理士法人前田特許事務所
(72)【発明者】
【氏名】廣瀬 雅庸
【審査官】加藤 俊哉
(56)【参考文献】
【文献】国際公開第2014/185085(WO,A1)
【文献】特開2003-218238(JP,A)
【文献】特開2013-143536(JP,A)
【文献】国際公開第2014/184933(WO,A1)
【文献】特開平06-061452(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H10B 10/00
H01L 21/8238
G11C 11/412
(57)【特許請求の範囲】
【請求項1】
2ポートSRAMセルを含む半導体記憶装置であって、
前記2ポートSRAMセルは、
一方のノードが第1電圧を供給する第1電源に、他方のノードが第1ノードに、ゲートが第2ノードにそれぞれ接続された第1トランジスタと、
一方のノードが前記第1電源に、他方のノードが前記第2ノードに、ゲートが前記第1ノードにそれぞれ接続された第2トランジスタと、
一方のノードが前記第1ノードに、他方のノードが前記第1電圧と異なる第2電圧を供給する第2電源に、ゲートが前記第2ノードにそれぞれ接続された第3トランジスタと、
一方のノードが前記第2ノードに、他方のノードが前記第2電源に、ゲートが前記第1ノードにそれぞれ接続された第4トランジスタと、
一方のノードが第1ライトビット線に、他方のノードが前記第1ノードに、ゲートがライトワード線にそれぞれ接続された第5トランジスタと、
一方のノードが前記第1ライトビット線と相補ビット線対を構成する第2ライトビット線に、他方のノードが前記第2ノードに、ゲートが前記ライトワード線にそれぞれ接続された第6トランジスタと、
一方のノードが前記第2電源に、ゲートが前記第2ノードにそれぞれ接続された第7トランジスタと、
一方のノードが前記第7トランジスタの他方のノードに、他方のノードがリードビット線に、ゲートがリードワード線にそれぞれ接続された第8トランジスタと
を備え、
前記第3~第6トランジスタは、それぞれ、第1層に形成された第1導電型の立体構造トランジスタからなり、
前記第1および第2トランジスタは、それぞれ、前記第1層と異なる第2層に形成された前記第1導電型と異なる第2導電型の立体構造トランジスタからなり、かつ、少なくとも一部が前記第3および第4トランジスタとそれぞれ平面視で重なっており、
前記第7および第8トランジスタは、前記第1層に形成された前記第1導電型の立体構造トランジスタを含み、かつ、前記第1~第8トランジスタのチャネル部が延びる方向である第1方向に並んで形成されており、
前記第3、第6および第7トランジスタは、前記第1方向と垂直をなす第2方向に並んで形成されており、
前記第4、第5および第8トランジスタは、前記第2方向に並んで形成されている
ことを特徴とする半導体記憶装置。
【請求項2】
2ポートSRAMセルを含む半導体記憶装置であって、
前記2ポートSRAMセルは、
一方のノードが第1電圧を供給する第1電源に、他方のノードが第1ノードに、ゲートが第2ノードにそれぞれ接続された第1トランジスタと、
一方のノードが前記第1電源に、他方のノードが前記第2ノードに、ゲートが前記第1ノードにそれぞれ接続された第2トランジスタと、
一方のノードが前記第1ノードに、他方のノードが前記第1電圧と異なる第2電圧を供給する第2電源に、ゲートが前記第2ノードにそれぞれ接続された第3トランジスタと、
一方のノードが前記第2ノードに、他方のノードが前記第2電源に、ゲートが前記第1ノードにそれぞれ接続された第4トランジスタと、
一方のノードが第1ライトビット線に、他方のノードが前記第1ノードに、ゲートがライトワード線にそれぞれ接続された第5トランジスタと、
一方のノードが前記第1ライトビット線と相補ビット線対を構成する第2ライトビット線に、他方のノードが前記第2ノードに、ゲートが前記ライトワード線にそれぞれ接続された第6トランジスタと、
一方のノードが前記第2電源に、ゲートが前記第2ノードにそれぞれ接続された第7トランジスタと、
一方のノードが前記第7トランジスタの他方のノードに、他方のノードがリードビット線に、ゲートがリードワード線にそれぞれ接続された第8トランジスタと
を備え、
前記第3~第6トランジスタは、それぞれ、第1層に形成された第1導電型の立体構造トランジスタからなり、
前記第1および第2トランジスタは、それぞれ、前記第1層と異なる第2層に形成された前記第1導電型と異なる第2導電型の立体構造トランジスタからなり、かつ、少なくとも一部が前記第3および第4トランジスタとそれぞれ平面視で重なっており、
前記第7および第8トランジスタは、前記第1層に形成された前記第1導電型の立体構造トランジスタを含み、かつ、前記第1~第8トランジスタのチャネル部が延びる方向である第1方向に並んで形成されており、
前記第7および第8トランジスタは、それぞれ、
前記第1層に形成された第1立体構造トランジスタと、
少なくとも一部が前記第1立体構造トランジスタと平面視で重なるように、前記第2層に形成された第2立体構造トランジスタと
を含む
ことを特徴とする半導体記憶装置。
【請求項3】
請求項1または2記載の半導体記憶装置において、
前記第3~第8トランジスタは、並列に接続された複数の立体構造トランジスタからなることを特徴とする半導体記憶装置。
【請求項4】
請求項1または2記載の半導体記憶装置において、
前記第3および第5トランジスタは、前記第1方向に並んで形成されており、
前記第4および第6トランジスタは、前記第1方向に並んで形成されていることを特徴とする半導体記憶装置。
【請求項5】
請求項1または2記載の半導体記憶装置において、
前記第2層は、深さ方向において、前記第1層よりも高い位置にあることを特徴とする半導体記憶装置。
【請求項6】
請求項1または2記載の半導体記憶装置において、
前記第1および第3トランジスタは、ゲートに同一のゲート配線である、第1ゲート配線が直接接続されており、
前記第2および第4トランジスタは、ゲートに同一のゲート配線である、第2ゲート配線が直接接続されていることを特徴とする半導体記憶装置。
【請求項7】
請求項1または2記載の半導体記憶装置において、
前記第3および第7トランジスタは、ゲートに同一のゲート配線である、第1ゲート配線が直接接続されていることを特徴とする半導体記憶装置。
【請求項8】
2ポートSRAMセルを含む半導体記憶装置であって、
前記2ポートSRAMセルは、
一方のノードが第1電圧を供給する第1電源に、他方のノードが第1ノードに、ゲートが第2ノードにそれぞれ接続された第1トランジスタと、
一方のノードが前記第1電源に、他方のノードが前記第2ノードに、ゲートが前記第1ノードにそれぞれ接続された第2トランジスタと、
一方のノードが前記第1ノードに、他方のノードが前記第1電圧と異なる第2電圧を供給する第2電源に、ゲートが前記第2ノードにそれぞれ接続された第3トランジスタと、
一方のノードが前記第2ノードに、他方のノードが前記第2電源に、ゲートが前記第1ノードにそれぞれ接続された第4トランジスタと、
一方のノードが第1ライトビット線に、他方のノードが前記第1ノードに、ゲートがライトワード線にそれぞれ接続された第5トランジスタと、
一方のノードが前記第1ライトビット線と相補ビット線対を構成する第2ライトビット線に、他方のノードが前記第2ノードに、ゲートが前記ライトワード線にそれぞれ接続された第6トランジスタと、
一方のノードが前記第1電源に、ゲートが前記第2ノードにそれぞれ接続された第7トランジスタと、
一方のノードが前記第7トランジスタの他方のノードに、他方のノードがリードビット線に、ゲートがリードワード線にそれぞれ接続された第8トランジスタと
を備え、
前記第3~第6トランジスタは、それぞれ、第1層に形成された第1導電型の立体構造トランジスタからなり、
前記第1および第2トランジスタは、それぞれ、前記第1層と異なる第2層に形成された前記第1導電型と異なる第2導電型の立体構造トランジスタからなり、かつ、少なくとも一部が前記第3および第4トランジスタとそれぞれ平面視で重なっており、
前記第7および第8トランジスタは、前記第2層に形成された前記第2導電型の立体構造トランジスタを含み、かつ、前記第1~第8トランジスタのチャネル部が延びる方向である第1方向に並んで形成されており、
前記第7および第8トランジスタは、それぞれ、
前記第1層に形成された第1立体構造トランジスタと、
少なくとも一部が前記第1立体構造トランジスタと平面視で重なるように、前記第2層に形成された第2立体構造トランジスタと
を含む
ことを特徴とする半導体記憶装置。
【請求項9】
請求項記載の半導体記憶装置において、
前記第3~第8トランジスタは、並列に接続された複数の立体構造トランジスタからなることを特徴とする半導体記憶装置。
【請求項10】
請求項記載の半導体記憶装置において、
前記第1、第2、第3および第4トランジスタは、前記第7、第8、第6および第5トランジスタと、それぞれ前記第1方向と垂直をなす第2方向に並んで形成されていることを特徴とする半導体記憶装置。
【請求項11】
請求項記載の半導体記憶装置において、
前記第3および第5トランジスタは、前記第1方向に並んで形成されており、
前記第4および第6トランジスタは、前記第1方向に並んで形成されていることを特徴
とする半導体記憶装置。
【請求項12】
請求項記載の半導体記憶装置において、
前記第2層は、深さ方向において、前記第1層よりも高い位置にあることを特徴とする半導体記憶装置。
【請求項13】
請求項記載の半導体記憶装置において、
前記第1および第3トランジスタは、ゲートに同一のゲート配線である、第1ゲート配線が直接接続されており、
前記第2および第4トランジスタは、ゲートに同一のゲート配線である、第2ゲート配線が直接接続されていることを特徴とする半導体記憶装置。
【請求項14】
請求項記載の半導体記憶装置において、
前記第3および第7トランジスタは、ゲートに同一のゲート配線である、第1ゲート配線が直接接続されていることを特徴とする半導体記憶装置。
【請求項15】
2ポートSRAMセルを含む半導体記憶装置であって、
前記2ポートSRAMセルは、
一方のノードが第1電圧を供給する第1電源に、他方のノードが第1ノードに、ゲートが第2ノードにそれぞれ接続された第1トランジスタと、
一方のノードが前記第1電源に、他方のノードが前記第2ノードに、ゲートが前記第1ノードにそれぞれ接続された第2トランジスタと、
一方のノードが前記第1ノードに、他方のノードが前記第1電圧と異なる第2電圧を供給する第2電源に、ゲートが前記第2ノードにそれぞれ接続された第3トランジスタと、
一方のノードが前記第2ノードに、他方のノードが前記第2電源に、ゲートが前記第1ノードにそれぞれ接続された第4トランジスタと、
一方のノードが第1ライトビット線に、他方のノードが前記第1ノードに、ゲートがライトワード線にそれぞれ接続された第5トランジスタと、
一方のノードが前記第1ライトビット線と相補ビット線対を構成する第2ライトビット線に、他方のノードが前記第2ノードに、ゲートが前記ライトワード線にそれぞれ接続された第6トランジスタと、
一方のノードが前記第1電源または前記第2電源に、ゲートが前記第2ノードにそれぞれ接続された第7トランジスタと、
一方のノードが前記第7トランジスタの他方のノードに、他方のノードがリードビット線に、ゲートがリードワード線にそれぞれ接続された第8トランジスタと
を備え、
前記第3~第6トランジスタは、それぞれ、
第1層に形成された第1導電型の立体構造トランジスタである、第1立体構造トランジスタと、
少なくとも一部が、前記第1立体構造トランジスタと平面視で重なるように、前記第1層と異なる第2層に形成された前記第1導電型の立体構造トランジスタである、第2立体構造トランジスタと
を含み、
前記第1および第2トランジスタは、それぞれ、
前記第2層に形成された前記第1導電型と異なる第2導電型の立体構造トランジスタを含み、
前記第7および第8トランジスタは、それぞれ、
前記第1層に形成された前記第1または第2導電型の立体構造トランジスタである第3立体構造トランジスタと、
少なくとも一部が前記第3立体構造トランジスタと平面視で重なるように、前記第2層に形成された、前記第3立体構造トランジスタと同じ導電型の立体構造トランジスタである、第4立体構造トランジスタと
を含むことを特徴とする半導体記憶装置。
【請求項16】
請求項15記載の半導体記憶装置において、
前記第3および第5トランジスタは、前記第1~第8トランジスタのチャネル部が延びる方向である第1方向に並んで形成されており、
前記第4および第6トランジスタは、前記第1方向に並んで形成されており、
前記第7および第8トランジスタは、前記第1方向に並んで形成されていることを特徴とする半導体記憶装置。
【請求項17】
請求項15記載の半導体記憶装置において、
前記第1、第3、第6および第7トランジスタは、前記第1~第8トランジスタのチャネル部が延びる方向である第1方向と垂直をなす第2方向に並んで形成されており、
前記第2、第4、第5および第8トランジスタは、前記第2方向に並んで形成されていることを特徴とする半導体記憶装置。
【請求項18】
2ポートSRAMセルを含む半導体記憶装置であって、
前記2ポートSRAMセルは、
一方のノードが第1電圧を供給する第1電源に、他方のノードが第1ノードに、ゲートが第2ノードにそれぞれ接続された第1トランジスタと、
一方のノードが前記第1電源に、他方のノードが前記第2ノードに、ゲートが前記第1ノードにそれぞれ接続された第2トランジスタと、
一方のノードが前記第1ノードに、他方のノードが前記第1電圧と異なる第2電圧を供給する第2電源に、ゲートが前記第2ノードにそれぞれ接続された第3トランジスタと、
一方のノードが前記第2ノードに、他方のノードが前記第2電源に、ゲートが前記第1ノードにそれぞれ接続された第4トランジスタと、
一方のノードが第1ライトビット線に、他方のノードが前記第1ノードに、ゲートがライトワード線にそれぞれ接続された第5トランジスタと、
一方のノードが前記第1ライトビット線と相補ビット線対を構成する第2ライトビット線に、他方のノードが前記第2ノードに、ゲートが前記ライトワード線にそれぞれ接続された第6トランジスタと、
一方のノードが前記第1電源に、ゲートが前記第2ノードにそれぞれ接続された第7トランジスタと、
一方のノードが前記第7トランジスタの他方のノードに、他方のノードがリードビット線に、ゲートがリードワード線にそれぞれ接続された第8トランジスタと
を備え、
前記第3~第6トランジスタは、それぞれ、第1層に形成された第1導電型の立体構造トランジスタからなり、
前記第1および第2トランジスタは、それぞれ、前記第1層と異なる第2層に形成された前記第1導電型と異なる第2導電型の立体構造トランジスタを含み、
前記第7トランジスタは、前記第2層に形成された前記第2導電型の立体構造トランジスタを含み、かつ、少なくとも一部が前記第3トランジスタと平面視で重なっており、
前記第8トランジスタは、前記第2層に形成された前記第2導電型の立体構造トランジスタを含み、かつ、前記第7トランジスタと前記第1~第8トランジスタのチャネル部が延びる方向である第1方向に垂直をなす方向である第2方向に並んで形成されている
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、立体構造トランジスタを備えた半導体記憶装置に関し、特に立体構造トランジスタを用いた2ポートSRAM(Static Random Access Memory)セルのレイアウト構造に関する。
【背景技術】
【0002】
SRAMは半導体集積回路において広く用いられている。SRAMには書き込み用ポートと読み出し用ポートが1つずつ備えられた2ポートSRAMが存在する(例えば、特許文献1)。
【0003】
また、LSIの基本構成要素であるトランジスタは、ゲート長の縮小(スケーリング)により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。
【0004】
非特許文献1,2では、新規デバイスとして、立体構造のP型FETとN型FETを基板に対して垂直方向に積層した立体構造デバイスと、これを用いたSRAMセル(以下、単に、セルともいう)が開示されている。
【先行技術文献】
【特許文献】
【0005】
【文献】米国特許第9362292号(図1
【非特許文献】
【0006】
【文献】Ryckaert J. et al., "The Complementary FET (CFET) for CMOS scaling beyond N3", 2018 Symposium on VLSI Technology Digest of Technical Papers
【文献】A. Mocuta et al., "Enabling CMOS Scaling Towards 3nm and Beyond", 2018 Symposium on VLSI Technology Digest of Technical Papers
【発明の概要】
【発明が解決しようとする課題】
【0007】
本明細書では、立体構造のP型FETとN型FETを基板に対して垂直方向に積層した立体構造デバイスのことを、非特許文献1の記載にならい、CFET(Complementary FET)と呼ぶことにする。また、基板に対して垂直をなす方向のことを、深さ方向と呼ぶ。
【0008】
しかし、これまでに、CFETを用いた2ポートSRAMセルのレイアウトに関して、具体的な検討はまだなされていない。
【0009】
本開示は、CFETを用いた、2ポートSRAMセルのレイアウト構造を提供することを目的とする。
【課題を解決するための手段】
【0010】
本開示の第1態様では、2ポートSRAMセルを含む半導体記憶装置であって、前記2ポートSRAMセルは、一方のノードが第1電圧を供給する第1電源に、他方のノードが第1ノードに、ゲートが第2ノードにそれぞれ接続された第1トランジスタと、一方のノードが前記第1電源に、他方のノードが前記第2ノードに、ゲートが前記第1ノードにそれぞれ接続された第2トランジスタと、一方のノードが前記第1ノードに、他方のノードが前記第1電圧と異なる第2電圧を供給する第2電源に、ゲートが前記第2ノードにそれぞれ接続された第3トランジスタと、一方のノードが前記第2ノードに、他方のノードが前記第2電源に、ゲートが前記第1ノードにそれぞれ接続された第4トランジスタと、一方のノードが第1ライトビット線に、他方のノードが前記第1ノードに、ゲートがライトワード線にそれぞれ接続された第5トランジスタと、一方のノードが前記第1ライトビット線と相補ビット線対を構成する第2ライトビット線に、他方のノードが前記第2ノードに、ゲートが前記ライトワード線にそれぞれ接続された第6トランジスタと、一方のノードが前記第2電源に、ゲートが前記第2ノードにそれぞれ接続された第7トランジスタと、一方のノードが前記第7トランジスタの他方のノードに、他方のノードがリードビット線に、ゲートがリードワード線にそれぞれ接続された第8トランジスタとを備える。前記第3~第6トランジスタは、それぞれ、第1層に形成された第1導電型の立体構造トランジスタからなる。前記第1および第2トランジスタは、それぞれ、前記第1層と異なる第2層に形成された前記第1導電型と異なる第2導電型の立体構造トランジスタからなり、かつ、少なくとも一部が前記第3および第4トランジスタとそれぞれ平面視で重なっている。前記第7および第8トランジスタは、前記第1層に形成された前記第1導電型の立体構造トランジスタを含み、かつ、前記第1~第8トランジスタのチャネル部が延びる方向である第1方向に並んで形成されている。
【0011】
本開示によると、第1~第8トランジスタにより、2ポートSRAM回路が構成される。また、第3~第6トランジスタは、それぞれ、第1層に形成された第1導電型の立体構造トランジスタからなる。第1および第2トランジスタは、それぞれ、第2層に形成された第2導電型の立体構造トランジスタからなる。第7および第8トランジスタは、第1層に形成された第1導電型の立体構造トランジスタを含む。すなわち、2ポートSRAM回路を構成する第1~第8トランジスタは、それぞれ、立体構造トランジスタにより構成される。これにより、CFETを用いた2ポートSRAMセルを実現することができる。
【0012】
また、第1および第2トランジスタは、少なくとも一部が第3および第4トランジスタとそれぞれ平面視で重なっている。すなわち、第1および第2トランジスタは、第3および第4トランジスタとそれぞれ積層される。また、第7および第8トランジスタは、第1方向に並んで形成されている。これにより、2ポートSRAMセルの小面積化を図ることができる。
【0013】
したがって、CFETを用いた2ポートSRAMセルを実現することができるとともに、2ポートSRAMセルの小面積化を図ることができる。
【0014】
本開示の第2態様では、2ポートSRAMセルを含む半導体記憶装置であって、前記2ポートSRAMセルは、一方のノードが第1電圧を供給する第1電源に、他方のノードが第1ノードに、ゲートが第2ノードにそれぞれ接続された第1トランジスタと、一方のノードが前記第1電源に、他方のノードが前記第2ノードに、ゲートが前記第1ノードにそれぞれ接続された第2トランジスタと、一方のノードが前記第1ノードに、他方のノードが前記第1電圧と異なる第2電圧を供給する第2電源に、ゲートが前記第2ノードにそれぞれ接続された第3トランジスタと、一方のノードが前記第2ノードに、他方のノードが前記第2電源に、ゲートが前記第1ノードにそれぞれ接続された第4トランジスタと、一方のノードが第1ライトビット線に、他方のノードが前記第1ノードに、ゲートがライトワード線にそれぞれ接続された第5トランジスタと、一方のノードが前記第1ライトビット線と相補ビット線対を構成する第2ライトビット線に、他方のノードが前記第2ノードに、ゲートが前記ライトワード線にそれぞれ接続された第6トランジスタと、一方のノードが前記第1電源に、ゲートが前記第2ノードにそれぞれ接続された第7トランジスタと、一方のノードが前記第7トランジスタの他方のノードに、他方のノードがリードビット線に、ゲートがリードワード線にそれぞれ接続された第8トランジスタとを備える。前記第3~第6トランジスタは、それぞれ、第1層に形成された第1導電型の立体構造トランジスタからなる。前記第1および第2トランジスタは、それぞれ、前記第1層と異なる第2層に形成された前記第1導電型と異なる第2導電型の立体構造トランジスタからなり、かつ、少なくとも一部が前記第3および第4トランジスタとそれぞれ平面視で重なっている。前記第7および第8トランジスタは、前記第2層に形成された前記第2導電型の立体構造トランジスタを含み、かつ、前記第1~第8トランジスタのチャネル部が延びる方向である第1方向に並んで形成されている。
【0015】
本開示によると、第1~第8トランジスタにより、2ポートSRAM回路が構成される。また、第3~第6トランジスタは、それぞれ、第1層に形成された第1導電型の立体構造トランジスタからなる。第1および第2トランジスタは、それぞれ、第2層に形成された第2導電型の立体構造トランジスタからなる。第7および第8トランジスタは、第2層に形成された第2導電型の立体構造トランジスタを含む。すなわち、2ポートSRAM回路を構成する第1~第8トランジスタは、それぞれ、立体構造トランジスタにより構成される。これにより、CFETを用いた2ポートSRAMセルを実現することができる。
【0016】
また、第1および第2トランジスタは、少なくとも一部が第3および第4トランジスタとそれぞれ平面視で重なっている。すなわち、第1および第2トランジスタは、第3および第4トランジスタとそれぞれ積層される。また、第7および第8トランジスタは、第1方向に並んで形成されている。これにより、2ポートSRAMセルの小面積化を図ることができる。
【0017】
したがって、CFETを用いた2ポートSRAMセルを実現することができるとともに、2ポートSRAMセルの小面積化を図ることができる。
【0018】
本開示の第3態様では、2ポートSRAMセルを含む半導体記憶装置であって、前記2ポートSRAMセルは、一方のノードが第1電圧を供給する第1電源に、他方のノードが第1ノードに、ゲートが第2ノードにそれぞれ接続された第1トランジスタと、一方のノードが前記第1電源に、他方のノードが前記第2ノードに、ゲートが前記第1ノードにそれぞれ接続された第2トランジスタと、一方のノードが前記第1ノードに、他方のノードが前記第1電圧と異なる第2電圧を供給する第2電源に、ゲートが前記第2ノードにそれぞれ接続された第3トランジスタと、一方のノードが前記第2ノードに、他方のノードが前記第2電源に、ゲートが前記第1ノードにそれぞれ接続された第4トランジスタと、一方のノードが第1ライトビット線に、他方のノードが前記第1ノードに、ゲートがライトワード線にそれぞれ接続された第5トランジスタと、一方のノードが前記第1ライトビット線と相補ビット線対を構成する第2ライトビット線に、他方のノードが前記第2ノードに、ゲートが前記ライトワード線にそれぞれ接続された第6トランジスタと、一方のノードが前記第1電源または前記第2電源に、ゲートが前記第2ノードにそれぞれ接続された第7トランジスタと、一方のノードが前記第7トランジスタの他方のノードに、他方のノードがリードビット線に、ゲートがリードワード線にそれぞれ接続された第8トランジスタとを備える。前記第3~第6トランジスタは、それぞれ、第1層に形成された第1導電型の立体構造トランジスタである、第1立体構造トランジスタと、少なくとも一部が、前記第1立体構造トランジスタと平面視で重なるように、前記第1層と異なる第2層に形成された前記第1導電型の立体構造トランジスタである、第2立体構造トランジスタとを含む。前記第1および第2トランジスタは、それぞれ、前記第2層に形成された前記第1導電型と異なる第2導電型の立体構造トランジスタを含む。前記第7および第8トランジスタは、それぞれ、前記第1層に形成された前記第1または第2導電型の立体構造トランジスタである第3立体構造トランジスタと、少なくとも一部が前記第3立体構造トランジスタと平面視で重なるように、前記第2層に形成された、前記第3立体構造トランジスタと同じ導電型の立体構造トランジスタである、第4立体構造トランジスタとを含む。
【0019】
本開示によると、第1~第8トランジスタにより、2ポートSRAM回路が構成される。また、第3~第6トランジスタは、それぞれ、第1層に形成された第1導電型の立体構造トランジスタである、第1立体構造トランジスタと、第2層に形成された第1導電型の立体構造トランジスタである、第2立体構造トランジスタとを含む。第1および第2トランジスタは、それぞれ、第2層に形成された第2導電型の立体構造トランジスタを含む。第7および第8トランジスタは、それぞれ、第1層に形成された第1または第2導電型の立体構造トランジスタである第3立体構造トランジスタと、第2層に形成された、第3立体構造トランジスタと同じ導電型の立体構造トランジスタである、第4立体構造トランジスタとを含む。すなわち、2ポートSRAM回路を構成する第1~第8トランジスタは、それぞれ、立体構造トランジスタにより構成される。これにより、CFETを用いた2ポートSRAMセルを実現することができる。
【0020】
また、第1立体構造トランジスタは、少なくとも一部が第2立体構造トランジスタと平面視で重なっている。第3立体構造トランジスタは、少なくとも一部が第4立体構造トランジスタと平面視で重なっている。すなわち、第3~第6トランジスタを構成する第1および第2立体構造トランジスタは、それぞれ、積層されている。第7および第8トランジスタを構成する第3および第4立体構造トランジスタは、それぞれ、積層されている。これにより、2ポートSRAMセルの小面積化を図ることができる。
【0021】
したがって、CFETを用いた2ポートSRAMセルを実現することができるとともに、2ポートSRAMセルの小面積化を図ることができる。
【0022】
本開示の第4態様では、2ポートSRAMセルを含む半導体記憶装置であって、前記2ポートSRAMセルは、一方のノードが第1電圧を供給する第1電源に、他方のノードが第1ノードに、ゲートが第2ノードにそれぞれ接続された第1トランジスタと、一方のノードが前記第1電源に、他方のノードが前記第2ノードに、ゲートが前記第1ノードにそれぞれ接続された第2トランジスタと、一方のノードが前記第1ノードに、他方のノードが前記第1電圧と異なる第2電圧を供給する第2電源に、ゲートが前記第2ノードにそれぞれ接続された第3トランジスタと、一方のノードが前記第2ノードに、他方のノードが前記第2電源に、ゲートが前記第1ノードにそれぞれ接続された第4トランジスタと、一方のノードが第1ライトビット線に、他方のノードが前記第1ノードに、ゲートがライトワード線にそれぞれ接続された第5トランジスタと、一方のノードが前記第1ライトビット線と相補ビット線対を構成する第2ライトビット線に、他方のノードが前記第2ノードに、ゲートが前記ライトワード線にそれぞれ接続された第6トランジスタと、一方のノードが前記第1電源に、ゲートが前記第2ノードにそれぞれ接続された第7トランジスタと、一方のノードが前記第7トランジスタの他方のノードに、他方のノードがリードビット線に、ゲートがリードワード線にそれぞれ接続された第8トランジスタとを備える。前記第3~第6トランジスタは、それぞれ、第1層に形成された第1導電型の立体構造トランジスタからなる。前記第1および第2トランジスタは、それぞれ、前記第1層と異なる第2層に形成された前記第1導電型と異なる第2導電型の立体構造トランジスタを含む。前記第7トランジスタは、前記第2層に形成された前記第2導電型の立体構造トランジスタを含み、かつ、少なくとも一部が前記第3トランジスタと平面視で重なっている。前記第8トランジスタは、前記第2層に形成された前記第2導電型の立体構造トランジスタを含み、かつ、前記第7トランジスタと前記第1~第8トランジスタのチャネル部が延びる方向である第1方向に垂直をなす方向である第2方向に並んで形成されている。
【0023】
本開示によると、第1~第8トランジスタにより、2ポートSRAM回路が構成される。また、第3~第6トランジスタは、それぞれ、第1層に形成された第1導電型の立体構造トランジスタからなる。第1および第2トランジスタは、それぞれ、第2層に形成された第2導電型の立体構造トランジスタを含む。第7および第8トランジスタは、それぞれ、第2層に形成された第2導電型の立体構造トランジスタを含む。これにより、CFETを用いた2ポートSRAMセルを実現することができる。
【0024】
また、第7トランジスタは、少なくとも一部が第3トランジスタと平面視で重なっている。すなわち、第7トランジスタは、第3トランジスタとそれぞれ積層される。また、第8トランジスタは、第7トランジスタと第2方向に並んで形成される。これにより、2ポートSRAMセルの小面積化を図ることができる。
【0025】
したがって、CFETを用いた2ポートSRAMセルを実現することができるとともに、2ポートSRAMセルの小面積化を図ることができる。
【発明の効果】
【0026】
本開示によると、CFETを用いた2ポートSRAMセルを実現することができるとともに、2ポートSRAMセルの小面積化を図ることができる。
【図面の簡単な説明】
【0027】
図1】第1実施形態に係る2ポートSRAMセルのレイアウト構造の例を示す平面図。
図2】第1実施形態に係る2ポートSRAMセルのレイアウト構造の例を示す断面図。
図3】第1実施形態に係る2ポートSRAMセルの構成を示す回路図。
図4】第1実施形態に係る2ポートSRAMセルのレイアウト構造の他の例を示す平面図。
図5】第1実施形態に係る2ポートSRAMセルのレイアウト構造の他の例を示す平面図。
図6】第1実施形態に係る2ポートSRAMセルのレイアウト構造の他の例を示す平面図。
図7】第2実施形態に係る2ポートSRAMセルの構成を示す回路図。
図8】第2実施形態に係る2ポートSRAMセルのレイアウト構造の例を示す平面図。
図9】第2実施形態に係る2ポートSRAMセルのレイアウト構造の他の例を示す平面図。
図10】第2実施形態に係る2ポートSRAMセルのレイアウト構造の他の例を示す平面図。
図11】第2実施形態に係る2ポートSRAMセルのレイアウト構造の他の例を示す平面図。
図12】第2実施形態に係る2ポートSRAMセルのレイアウト構造の他の例を示す平面図。
図13】CFETを備えた半導体装置の構造を示す断面図。
図14】CFETを備えた半導体装置の構造を示す断面図。
図15】CFETを備えた半導体装置の構造を示す断面図。
図16】CFETを備えた半導体装置の構造を示す断面図。
【発明を実施するための形態】
【0028】
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体記憶装置は複数のSRAMセル(本明細書では、適宜、単にセルという)を備えており、この複数のSRAMセルのうち少なくとも一部は、CFET、すなわち、立体構造のP型FETとN型FETを基板に対して垂直方向に積層した立体構造デバイスを備えるものとする。
【0029】
まず、CFETの基本構造について説明する。図13図16はCFETを備えた半導体装置の構造を示す図であり、図13はX方向における断面図、図14はY方向におけるゲート部分の断面図、図15はY方向におけるソース・ドレイン部分の断面図、図16は平面図である。なお、X方向はナノワイヤが延びる方向、Y方向はゲートが延びる方向、Z方向は基板面と垂直をなす方向としている。また、図13図15は概略図であり、各部の寸法や位置等は必ずしも整合していない。
【0030】
この半導体装置では、シリコン(Si)基板等の半導体基板301の表面に素子分離領域302が形成されており、素子分離領域302により、素子活性領域30aが画定されている。素子活性領域30aでは、P型FET上にN型FETが形成されている。
【0031】
素子活性領域30aでは、半導体基板301上に積層トランジスタ構造390aが形成されている。積層トランジスタ構造390aは、半導体基板301上に形成されたゲート構造391を含む。ゲート構造391は、ゲート電極356、複数のナノワイヤ358、ゲート絶縁膜355、絶縁膜357を含む。ゲート電極356は、Y方向に延び、Z方向に立ち上がる。ナノワイヤ358は、X方向でゲート電極356を貫通し、Y方向及びZ方向に配列されている。ゲート絶縁膜355は、ゲート電極356とナノワイヤ358との間に形成されている。ゲート電極356及びゲート絶縁膜355は、X方向において、ナノワイヤ358の両端から後退した位置に形成されており、この後退した部分に絶縁膜357が形成されている。半導体基板301上に、絶縁膜357の両脇において、絶縁膜316が形成されている。321,322は層間絶縁膜である。
【0032】
また、図14に示すように、ゲート電極356は、開口部375に設けられたビア385によって、上層の配線と接続される。
【0033】
例えば、ゲート電極356には、チタン、チタン窒化物又は多結晶シリコン等を用いることができる。例えば、ゲート絶縁膜355には、ハフニウム酸化物、アルミニウム酸化物又はハフニウム及びアルミニウムの酸化物等の高誘電率材料を用いることができる。例えば、ナノワイヤ358にはシリコン等を用いることができる。例えば、絶縁膜316、絶縁膜357には、シリコン酸化物又はシリコン窒化物等を用いることができる。
【0034】
この半導体装置では、Z方向に配列するナノワイヤ358の本数は4であり、素子活性領域30aでは、半導体基板301側の2本のナノワイヤ358の各端部にP型半導体層331pが形成されている。P型半導体層331pに接する2つのローカル配線386がX方向でゲート構造391を挟むようにして形成されている。また、半導体基板101から離間する側の2本のナノワイヤ358の各端部にN型半導体層341nが形成されている。N型半導体層341nに接する2つのローカル配線388がX方向でゲート構造391を挟むようにして形成されている。ローカル配線386とローカル配線388との間に絶縁膜332が形成されている。ローカル配線388の上に絶縁膜389が形成されている。例えば、P型半導体層331pはP型SiGe層であり、N型半導体層341nはN型Si層である。例えば、絶縁膜332には、シリコン酸化物又はシリコン窒化物等を用いることができる。
【0035】
また、図15に示すように、ローカル配線388は、ビア3071を介して、埋め込み配線3101と接続される。ローカル配線386は、ビア3072を介して、埋め込み配線3102と接続される。
【0036】
このように、積層トランジスタ構造390aは、ゲート電極356、ナノワイヤ358、ゲート絶縁膜355及びP型半導体層331pを含むP型FETを有する。このP型FETでは、一方のP型半導体層331pがソース領域として機能し、他方のP型半導体層331pがドレイン領域として機能し、ナノワイヤ358がチャネルとして機能する。積層トランジスタ構造390aは、ゲート電極356、ナノワイヤ358、ゲート絶縁膜355及びN型半導体層341nを含むN型FETも有する。このN型FETでは、一方のN型半導体層341nがソース領域として機能し、他方のN型半導体層341nがドレイン領域として機能し、ナノワイヤ358がチャネルとして機能する。
【0037】
なお、積層トランジスタ構造より上層については、ビアおよび金属配線によりトランジスタ間の配線等が行われるが、これらは既知の配線プロセスによって実現が可能である。
【0038】
なお、ここでは、P型FETおよびN型FETにおけるナノワイヤの本数は、それぞれ、Y方向に4本、Z方向に2本、計8本ずつであるものとしたが、ナノノワイヤの本数はこれに限られるものではない。また、P型FETとN型FETのナノワイヤの本数は、異なっていてもかまわない。
【0039】
また、本明細書では、ナノワイヤの両端に形成され、トランジスタのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。上述したCFETの基本構造例では、P型半導体層331pおよびN型半導体層341nが、パッドに相当する。
【0040】
また、以降の実施形態における平面図および断面図においては、各絶縁膜等の記載は省略することがある。また、以降の実施形態における平面図および断面図については、ナノワイヤおよびその両側のパッドを、簡易化した直線状の形状で記載することがある。また、本明細書において、「同一サイズ」等のように、サイズ等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
【0041】
また、本明細書では、トランジスタのソースおよびドレインのことを、適宜、トランジスタの「ノード」と称する。すなわち、トランジスタの一方のノードとは、トランジスタのソースまたはドレインのことを指し、トランジスタの両方のノードとは、トランジスタのソースおよびドレインのことを指す。
【0042】
また、本明細書では、P型FETとN型FETとが積層されていることを基本とするが、一部において、上層(または下層)のみに、P型FETまたはN型FETが形成される。その形成方法として、例えば、上層(または下層)のデバイスを形成した後に、上層(または下層)のデバイスを部分的に除去する(例えば、パッド部の除去、または、ゲート配線およびパッド部の除去)ことにより、上層(または下層)のみに、P型FETまたはN型FETを形成することができる。また、上層(または下層)のデバイスのパッド部のエピタキシャル成長による形成時に、上層(または下層)を部分的に非形成とすることにより、上層(または下層)のみに、P型FETまたはN型FETを形成することができる。
【0043】
また、本明細書では、P型FETとN型FETとが積層されていることを基本とするが、一部において、上層および下層に、同一導電型のFET(P型FETまたはN型FET)が積層される。すなわち、上層および下層のうち少なくとも一方に、異なる導電型のFETが形成されることがある。その形成方法として、例えば、上層(または下層)の一部にN型FET(またはP型FET)を形成する場合、N型FET(またはP型FET)を形成する部分にマスクをして、他の部分をP導電型(またはN導電型)にドーピングする。その後、N型FETを形成する部分以外にマスクをして、N導電型(またはP導電型)にドーピングする。これにより、上層および下層のうち少なくとも一方に、異なる導電型のFETを形成できるため、同一導電型のFETを確実に積層することができる。
【0044】
また、以下の実施形態では、「VDD」,「VSS」は、電圧または電源自体を示すために用いるとする。
【0045】
また、以下の実施形態およびその変形例において、同様の部材等については、同じ符号を付して説明を省略することがある。
【0046】
(第1実施形態)
図1および図2は第1実施形態に係る2ポートSRAMセルのレイアウト構造の例を示す図であり、図1(a)~(c)は平面図、図2(a)~(c)は平面視横方向における断面図である。具体的には、図1(a)は下部、すなわち基板に近い側に形成された立体構造トランジスタ(ここではN型ナノワイヤFET)を含む部分を示し、図1(b)は上部、すなわち基板から遠い側に形成された立体構造トランジスタ(ここではP型ナノワイヤFET)を含む部分を示し、図1(c)はM1,M2配線層、すなわち立体構造トランジスタが形成された部分より上部の金属配線層を示す。図2(a)は線X1-X1’の断面、図2(b)は線X2-X2’の断面、図2(c)は線X3-X3’の断面である。
【0047】
図3は第1実施形態に係る2ポートSRAMセルの構成を示す回路図である。図3に示すように、2ポートSRAMセルには、ロードトランジスタPU1,PU2と、ドライブトランジスタPD1,PD2と、アクセストランジスタPG1,PG2と、リードドライブトランジスタRPD1と、リードアクセストランジスタRPG1とにより構成される2ポートSRAM回路が構成されている。ロードトランジスタPU1,PU2は、P型FETであり、ドライブトランジスタPD1,PD2、アクセストランジスタPG1,PG2、リードドライブトランジスタRPD1およびリードアクセストランジスタRPG1は、N型FETである。
【0048】
ロードトランジスタPU1は、電源VDDと第1ノードNAとの間に設けられており、ドライブトランジスタPD1は、第1ノードNAと電源VSSとの間に設けられている。ロードトランジスタPU1およびドライブトランジスタPD1は、ゲートが第2ノードNBに接続されており、インバータINV1を構成している。ロードトランジスタPU2は、電源VDDと第2ノードNBとの間に設けられており、ドライブトランジスタPD2は、第2ノードNBと電源VSSとの間に設けられている。ロードトランジスタPU2およびドライブトランジスタPD2は、ゲートが第1ノードNAに接続されており、インバータINV2を構成している。すなわち、一方のインバータの出力は他方のインバータの入力に接続されており、これにより、ラッチが構成されている。
【0049】
アクセストランジスタPG1は、ライトビット線WBLと第1ノードNAとの間に設けられており、ゲートがライトワード線WWLに接続されている。アクセストランジスタPG2は、ライトビット線WBLBと第2ノードNBとの間に設けられており、ゲートがライトワード線WWLに接続されている。なお、ライトビット線WBL,WBLBは、相補ライトビット線対を構成する。
【0050】
リードドライブトランジスタRPD1は、ソースが電源VSSに、ゲートが第2ノードNBに、ドレインがリードアクセストランジスタRPG1のソースにそれぞれ接続されている。リードアクセストランジスタRPG1は、ゲートがリードワード線RWLに、ドレインがリードビット線RBLにそれぞれ接続されている。
【0051】
2ポートSRAM回路では、相補ライトビット線対を構成するライトビット線WBL,WBLBを、ハイレベルおよびローレベルにそれぞれ駆動し、ライトワード線WWLをハイレベルに駆動すると、第1ノードNAにハイレベルが書き込まれ、第2ノードNBにローレベルが書き込まれる。一方、ライトビット線WBL,WBLBを、ローレベルおよびハイレベルにそれぞれ駆動し、ライトワード線WWLをハイレベルに駆動すると、第1ノードNAにローレベルが書き込まれ、第2ノードNBにハイレベルが書き込まれる。そして、第1および第2ノードNA,NBにデータがそれぞれ書き込まれている状態で、ライトワード線WWLをローレベルに駆動すると、ラッチ状態が確定し、第1および第2ノードNA,NBに書き込まれているデータが保持される。
【0052】
また、予めリードビット線RBLをハイレベルにプリチャージしておき、リードワード線RWLをハイレベルに駆動すると、第2ノードNBに書き込まれたデータに応じてリードビット線RBLの状態が確定するため、SRAMセルからのデータの読み出しを行うことができる。具体的に、第2ノードNBがハイレベルであれば、リードビット線RBLはローレベルにディスチャージされる。一方、第2ノードNBがローレベルであれば、リードビット線RBLはハイレベルを保持する。
【0053】
以上に説明したように、2ポートSRAMセルは、ライトビット線WBL,WBLB,リードビット線RBL、ライトワード線WWLおよびリードワード線RWLを制御することによって、SRAMセルへのデータ書き込み、データ保持およびSRAMセルからのデータ読み出し機能を有する。
【0054】
なお、以下の説明では、図1等の平面図において、図面横方向をX方向、図面縦方向をY方向、基板面に垂直な方向をZ方向としている。また、図1等の平面図において縦横に走る実線、および、図2等の断面図において縦に走る実線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、X方向において等間隔に配置されており、またY方向において等間隔に配置されている。なお、グリッド間隔は、X方向とY方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
【0055】
また、図1等の平面図においてセルを取り囲むように表示された点線は、2ポートSRAMセルのセル枠(2ポートSRAMセルの外縁)を示す。2ポートSRAMセルは、セル枠が、X方向またはY方向に隣接するセルのセル枠と接するように配置される。
【0056】
図1(a)に示すように、セル下部において、Y方向に延びる電源配線11,12がそれぞれ設けられている。電源配線11,12はともに、埋め込み配線層に形成された埋め込み電源配線(BPR:Buried Power Rail)である。電源配線11,12は電圧VSSを供給する。
【0057】
セル下部には、Y方向に延びるナノワイヤ(nanowire)21a~21lが形成されており、セル上部には、Y方向に延びるナノワイヤ21m,21n,26a~26hが形成されている。
【0058】
また、ナノワイヤ21a~21fは、X方向に並んで形成されている。ナノワイヤ21g~21lは、X方向に並んで形成されている。ナノワイヤ21m,26a~26dは、X方向に並んで形成されている。ナノワイヤ21n,26e~26hは、X方向に並んで形成されている。
【0059】
また、ナノワイヤ21a~21fは、ナノワイヤ21g~21lとそれぞれY方向に並んで形成されている。ナノワイヤ26a~26dは、ナノワイヤ26e~26hとそれぞれY方向に並んで形成されている。
【0060】
また、ナノワイヤ21c,21hは、ナノワイヤ21m,21nとそれぞれ平面視で重なっている。ナノワイヤ21a,21d~21g,21j~21lは、ナノワイヤ26a~26hとそれぞれ平面視で重なっている。
【0061】
ゲート配線(Gate)31~35は、セル下部からセル上部にかけてZ方向に延びており、かつ、X方向に延びている。ゲート配線31,32は、X方向に並んで形成されており、ゲート配線33~35は、X方向に並んで形成されている。ゲート配線31は、トランジスタN1,N2およびダミートランジスタP21のゲートとなる。ゲート配線32は、トランジスタN3~N6,P1およびダミートランジスタP22~P24のゲートとなる。ゲート配線33は、トランジスタN7,N8,P2およびダミートランジスタP25のゲートとなる。ゲート配線34は、トランジスタN9,N10およびダミートランジスタP26のゲートとなる。ゲート配線35は、トランジスタN11,N12およびダミートランジスタP27,P28のゲートとなる。
【0062】
ナノワイヤ21aの図面上端、ナノワイヤ21a,21gの間、ナノワイヤ21gの図面下端、ナノワイヤ21bの図面上端、ナノワイヤ21b,21hの間、ナノワイヤ21hの図面下端、ナノワイヤ21cの図面上端、ナノワイヤ21c,21iの間、ナノワイヤ21iの図面下端、ナノワイヤ21dの図面上端、ナノワイヤ21d,21jの間、ナノワイヤ21jの図面下端、ナノワイヤ21eの図面上端、ナノワイヤ21e,21kの間、ナノワイヤ21kの図面下端、ナノワイヤ21fの図面上端、ナノワイヤ21f,21lの間、および、ナノワイヤ21lの図面下端に、N型半導体がドーピングされたパッド22a~22rがそれぞれ形成されている。ナノワイヤ21a~21lが、トランジスタN1~N12のチャネル部をそれぞれ構成する。パッド22a,22bが、トランジスタN1のノードを構成する。パッド22d,22eが、トランジスタN2のノードを構成する。パッド22g,22hが、トランジスタN3のノードを構成する。パッド22j,22kが、トランジスタN4のノードを構成する。パッド22m,22nが、トランジスタN5のノードを構成する。パッド22p,22qが、トランジスタN6のノードを構成する。パッド22b,22cが、トランジスタN7のノードを構成する。パッド22e,22fが、トランジスタN8のノードを構成する。パッド22h,22iが、トランジスタN9のノードを構成する。パッド22k,22lが、トランジスタN10のノードを構成する。パッド22n,22oが、トランジスタN11のノードを構成する。パッド22q,22rが、トランジスタN12のノードを構成する。
【0063】
すなわち、ナノワイヤ21a、ゲート配線31およびパッド22a,22bによって、トランジスタN1が構成される。ナノワイヤ21b、ゲート配線31およびパッド22d,22eによって、トランジスタN2が構成される。ナノワイヤ21c、ゲート配線32およびパッド22g,22hによって、トランジスタN3が構成される。ナノワイヤ21d、ゲート配線32およびパッド22j,22kによって、トランジスタN4が構成される。ナノワイヤ21e、ゲート配線32およびパッド22m,22nによって、トランジスタN5が構成される。ナノワイヤ21f、ゲート配線32およびパッド22p,22qによって、トランジスタN6が構成される。ナノワイヤ21g、ゲート配線33およびパッド22b,22cによって、トランジスタN7が構成される。ナノワイヤ21h、ゲート配線33およびパッド22e,22fによって、トランジスタN8が構成される。ナノワイヤ21i、ゲート配線34およびパッド22h,22iによって、トランジスタN9が構成される。ナノワイヤ21j、ゲート配線34およびパッド22k,22lによって、トランジスタN10が構成される。ナノワイヤ21k、ゲート配線35およびパッド22n,22oによって、トランジスタN11が構成される。ナノワイヤ21l、ゲート配線35およびパッド22q,22rによって、トランジスタN12が構成される。
【0064】
ナノワイヤ21mの図面上端、ナノワイヤ21mの図面下端、ナノワイヤ21nの図面上端、および、ナノワイヤ21nの図面下端に、P型半導体がドーピングされたパッド22s~22vがそれぞれ形成されている。ナノワイヤ21m,21nが、トランジスタP1,P2のチャネル部をそれぞれ構成する。パッド22s,22tが、トランジスタP1のノードを構成する。パッド22u,22vが、トランジスタP2のノードを構成する。
【0065】
すなわち、ナノワイヤ21m、ゲート配線32およびパッド22s,22tによって、トランジスタP1が構成される。ナノワイヤ21n、ゲート配線33およびパッド22u,22vによって、トランジスタP2が構成される。なお、トランジスタP1,P2が、ロードトランジスタPU1,PU2にそれぞれ相当する。
【0066】
ナノワイヤ26aの図面上端、ナノワイヤ26a,26eの間、ナノワイヤ26eの図面下端、ナノワイヤ26bの図面上端、ナノワイヤ26b,26fの間、ナノワイヤ26fの図面下端、ナノワイヤ26cの図面上端、ナノワイヤ26c,26gの間、ナノワイヤ26gの図面下端、ナノワイヤ26dの図面上端、ナノワイヤ26d,26hの間およびナノワイヤ26hの図面下端に、P型半導体がドーピングされたダミーパッド27a~27lがそれぞれ形成されている。ダミーパッド27a,27bが、ダミートランジスタP21のノードを構成する。ダミーパッド27d,27eが、ダミートランジスタP22のノードを構成する。ダミーパッド27g,27hが、ダミートランジスタP23のノードを構成する。ダミーパッド27j,27kが、ダミートランジスタP24のノードを構成する。ダミーパッド27b,27cが、ダミートランジスタP25のノードを構成する。ダミーパッド27e,27fが、ダミートランジスタP26のノードを構成する。ダミーパッド27h,27iが、ダミートランジスタP27のノードを構成する。ダミーパッド27k,27lが、ダミートランジスタP28のノードを構成する。
【0067】
すなわち、ナノワイヤ26a、ゲート配線31およびダミーパッド27a,27bによって、ダミートランジスタP21が構成される。ナノワイヤ26b、ゲート配線32およびダミーパッド27d,27eによって、ダミートランジスタP22が構成される。ナノワイヤ26c、ゲート配線32およびダミーパッド27g,27hによって、ダミートランジスタP23が構成される。ナノワイヤ26d、ゲート配線32およびダミーパッド27j,27kによって、ダミートランジスタP24が構成される。ナノワイヤ26e、ゲート配線33およびダミーパッド27b,27cによって、ダミートランジスタP25が構成される。ナノワイヤ26f、ゲート配線34およびダミーパッド27e,27fによって、ダミートランジスタP26が構成される。ナノワイヤ26g、ゲート配線35およびダミーパッド27h,27iによって、ダミートランジスタP27が構成される。ナノワイヤ26h、ゲート配線35およびダミーパッド27k,27lによって、ダミートランジスタP28が構成される。ナノワイヤ26a~26hがダミートランジスタP21~P28のチャネル部にそれぞれ相当する。なお、ダミートランジスタP21~P28は、論理機能を有さないトランジスタである。また、図3の回路図では、ダミートランジスタP21~P28を省略して図示している。なお、以降に説明する実施形態およびその変形例における2ポートSRAMセルには、ダミートランジスタが含まれるものがあるが、各ダミートランジスタは、2ポートSRAMセルの論理機能に影響しないため、回路図への図示は省略する。
【0068】
したがって、トランジスタN1,N3~N8,N10~N12が、ダミートランジスタP21、トランジスタP1、ダミートランジスタP22~P25、トランジスタP2およびダミートランジスタP26~P28とそれぞれ平面視において重なっている。
【0069】
また、トランジスタN1~N6がX方向に並んで形成されている。トランジスタN7~N12がX方向に並んで形成されている。トランジスタP1およびダミートランジスタP21~P24がX方向に並んで形成されている。トランジスタP2およびダミートランジスタP25~P28がX方向に並んで形成されている。
【0070】
また、トランジスタN1~N6は、トランジスタN7~N12とそれぞれY方向に並んで形成されている。ダミートランジスタP21~P24は、ダミートランジスタP25~P28とそれぞれY方向に並んで形成されている。
【0071】
図1(a)に示すように、セル下部に、X方向に延びるローカル配線(LI:Local Interconnect)41a~41hが形成されている。ローカル配線41aは、パッド22a,22dと接続されている。ローカル配線41bは、パッド22b,22eと接続されている。ローカル配線41cは、パッド22c,22fと接続されている。ローカル配線41dは、パッド22g,22j,22m,22pと接続されている。ローカル配線41eは、パッド22h,22kと接続されている。ローカル配線41fは、パッド22i,22lと接続されている。ローカル配線41gは、パッド22n,22qと接続されている。ローカル配線41hは、パッド22o,22rと接続されている。
【0072】
すなわち、トランジスタN1,N2は互いのパッド同士がローカル配線により接続されており、ゲート配線を共有している。トランジスタN3,N4は互いのパッド同士がローカル配線により接続されており、ゲート配線を共有している。トランジスタN5,N6は互いのパッド同士がローカル配線により接続されており、ゲート配線を共有している。トランジスタN7,N8は互いのパッド同士がローカル配線により接続されており、ゲート配線を共有している。トランジスタN9,N10は互いのパッド同士がローカル配線により接続されており、ゲート配線を共有している。トランジスタN11,N12は互いのパッド同士がローカル配線により接続されており、ゲート配線を共有している。なお、トランジスタN1,N2がアクセストランジスタPG2に相当し、トランジスタN3,N4がドライブトランジスタPD1に相当し、トランジスタN5,N6がリードドライブトランジスタRPD1に相当し、トランジスタN7,N8がドライブトランジスタPD2に相当し、トランジスタN9,N10がアクセストランジスタPG1に相当し、トランジスタN11,N12がリードアクセストランジスタRPG1に相当する。したがって、本実施形態に係る2ポートSRAMセルでは、ドライブトランジスタPD1,PD2、アクセストランジスタPG1,PG2、リードドライブトランジスタRPD1およびリードアクセストランジスタRPG1は、それぞれ、並列接続された2つのN型FETにより構成されている。
【0073】
図1(b)に示すように、セル上部に、X方向に延びるローカル配線41i~41lが形成されている。ローカル配線41iは、パッド22sと接続されている。ローカル配線41jは、パッド22tと接続されている。ローカル配線41kは、パッド22uと接続されている。ローカル配線41lは、パッド22vと接続されている。
【0074】
ローカル配線41bは、コンタクト(via)51aを介して、ローカル配線41kと接続されている。ローカル配線41cは、コンタクト51bを介して、電源配線11と接続されている。ローカル配線41dは、コンタクト51cを介して、電源配線12と接続されている。ローカル配線41eは、コンタクト51dを介して、ローカル配線41jと接続されている。
【0075】
ローカル配線41jは、シェアードコンタクト(Shared-contact)61aを介して、ゲート配線33と接続されている。ローカル配線41kは、シェアードコンタクト61bを介して、ゲート配線32と接続されている。なお、ローカル配線41e,41j、コンタクト51d、シェアードコンタクト61aおよびゲート配線33が第1ノードNAに相当し、ローカル配線41b,41k、コンタクト51a、シェアードコンタクト61bおよびゲート配線32が第2ノードNBに相当する。
【0076】
図1(c)に示すように、金属配線層であるM1配線層に、セル上下両端にかけてY方向に延びる配線71~74が形成されている。また、配線75~77が形成されている。配線71は、電圧VDDを供給する。配線72~74が、ライトビット線WBL,WBLBおよびリードビット線RBLにそれぞれ相当する。
【0077】
M1配線層の上層であるM2配線層に、セル左右両端にかけてX方向に延びる配線81,82が形成されている。配線81,82は、Y方向に並んで配置されている。配線81がライトワード線WWLに相当し、配線82がリードワード線RWLにそれぞれ相当する。
【0078】
配線71は、コンタクト91aを介して、ローカル配線41iと接続されており、コンタクト91bを介して、ローカル配線41lと接続されている。配線72は、コンタクト91cを介して、ローカル配線41fと接続されている。配線73は、コンタクト91dを介して、ローカル配線41aと接続されている。配線74は、コンタクト91eを介して、ローカル配線41hと接続されている。配線75は、コンタクト(Gate-contact)61cを介して、ゲート配線31と接続されており、コンタクト91fを介して、配線81と接続されている。配線76は、コンタクト61dを介して、ゲート配線34と接続されており、コンタクト91gを介して、配線81と接続されている。配線77は、コンタクト61eを介して、ゲート配線35と接続されており、コンタクト91hを介して、配線82と接続されている。すなわち、配線81は、コンタクト91f、配線75およびコンタクト61cを介して、ゲート配線31と接続されており、コンタクト91g、配線76およびコンタクト61dを介して、ゲート配線34と接続されている。配線82は、コンタクト91h、配線77およびコンタクト61eを介して、ゲート配線35と接続されている。
【0079】
以上の構成により、トランジスタP1(ロードトランジスタPU1)は、パッド22sが電圧VDDを供給する配線71に、パッド22tがローカル配線41j(第1ノードNA)に、ゲート配線32がシェアードコンタクト61b(第2ノードNB)にそれぞれ接続されている。トランジスタP2(ロードトランジスタPU2)は、パッド22vが電圧VDDを供給する配線71に、パッド22uがローカル配線41k(第2ノードNB)に、ゲート配線33がシェアードコンタクト61a(第1ノードNA)にそれぞれ接続されている。トランジスタN3,N4(ドライブトランジスタPD1)は、パッド22h,22kがローカル配線41e(第1ノードNA)に、パッド22g,22jが電圧VSSを供給する電源配線12に、ゲート配線32がシェアードコンタクト61b(第2ノードNB)にそれぞれ接続されている。トランジスタN7,N8(ドライブトランジスタPD2)は、パッド22b,22eがローカル配線41b(第2ノードNB)に、パッド22c,22fが電圧VSSを供給する電源配線11に、ゲート配線33がシェアードコンタクト61a(第1ノードNA)にそれぞれ接続されている。トランジスタN9,N10(アクセストランジスタPG1)は、パッド22i,22lが配線72(ライトビット線WBL)に、パッド22h,22kがローカル配線41e(第1ノードNA)に、ゲート配線34が配線81(ライトワード線WWL)にそれぞれ接続されている。トランジスタN1,N2(アクセストランジスタPG2)は、パッド22a,22dが配線73(ライトビット線WBLB)に、パッド22b,22eがローカル配線41b(第2ノードNB)に、ゲート配線31が配線81(ライトワード線WWL)にそれぞれ接続されている。トランジスタN5,N6(リードドライブトランジスタRPD1)は、パッド22m,22pが電圧VSSを供給する電源配線12に、ゲート配線32がシェアードコンタクト61b(第2ノードNB)にそれぞれ接続されている。トランジスタN11,N12(リードアクセストランジスタRPG1)は、パッド22n,22qをトランジスタN5,N6とそれぞれ共有しており、パッド22o,22rが配線74(リードビット線RBL)に、ゲート配線35が配線82(リードワード線RWL)にそれぞれ接続されている。すなわち、トランジスタN1~N12,P1,P2により2ポートSRAM回路が構成される。また、セル下部に、トランジスタN1~N12が形成されており、セル上部に、トランジスタP1,P2が形成されている。トランジスタN1~N12,P1,P2は、それぞれ、立体構造トランジスタである。これにより、CFETを用いた2ポートSRAMセルを実現することができる。
【0080】
また、トランジスタP1,P2は、トランジスタN3,N8とそれぞれ平面視において重なっている。すなわち、トランジスタP1,P2は、トランジスタN3,N8とそれぞれ積層される。また、トランジスタN5,N6は、トランジスタN11,N12とそれぞれY方向に並んで形成されている。これにより、2ポートSRAMセルの小面積化を行うことができる。
【0081】
したがって、CFETを用いた2ポートSRAMセルを実現することができるとともに、2ポートSRAMセルの小面積化を図ることができる。
【0082】
また、セル下部に、トランジスタN1~N12が形成されており、セル上部に、トランジスタP1,P2およびダミートランジスタP21~P26が形成されている。すなわち、セル下部には、N型FETのみが形成され、セル上部には、ダミートランジスタを含むP型FETのみが形成されている。これにより、製造プロセスの複雑化を防止することができる。
【0083】
なお、X方向に2ポートSRAMセルを隣接して配置する場合、X方向に反転させて配置される。また、Y方向に2ポートSRAMセルを隣接して配置する場合、Y方向に反転させて配置される。
【0084】
また、ダミートランジスタP21~P28の各ノードには、いずれもローカル配線が接続されていない。このため、ダミートランジスタP21~P28は、2ポートSRAMセルの論理機能に影響を与えない。また、本実施形態に係る2ポートSRAMセルに、ダミートランジスタP21~P28が形成されていなくてもよい。ただし、ダミートランジスタP21~P28を形成した方が、半導体記憶装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
【0085】
また、ローカル配線41jとゲート配線33とを接続するシェアードコンタクト61a、および、ローカル配線41kとゲート配線32とを接続するシェアードコンタクト61bは、M1配線層に配置された配線とゲート配線とを接続するコンタクト61c~61eと同じプロセス工程において形成されてもよいし、別のプロセス工程において形成されてもよい。
【0086】
また、電圧VDDを供給する配線71をM1配線層に設けているが、配線71を埋め込み配線層に設けてもよい。また、配線71をM1配線層および埋め込み配線層の両方に設けてもよい。この場合、電圧VDDを供給する電源が強化されるため、電源の安定化を図ることができる。
【0087】
(変形例1)
図4は第1実施形態に係る2ポートSRAMセルのレイアウト構造の他の例を示す平面図である。具体的に、図4(a)はセル下部を示し、図4(b)はセル上部を示し、図4(c)はM1,M2配線層を示す。図4では、セル上部にN型FETが形成されており、セル下部にP型FETが形成されている。すなわち、本変形例では、セル上部およびセル下部に形成されるトランジスタの導電型が、第1実施形態に係る2ポートSRAMと逆になっている。
【0088】
具体的に、セル上部にトランジスタN1~N12およびローカル配線41a~41hが形成されており、セル下部にトランジスタP1,P2、ダミートランジスタP21~P28およびローカル配線41i~41lが形成されている。
【0089】
また、埋め込み配線層に電源配線13が形成されている。電源配線13は、電圧VDDを供給する。
【0090】
ローカル配線41iは、コンタクト51eを介して、電源配線13と接続されており、ローカル配線41lは、コンタクト51fを介して、電源配線13と接続されている。
【0091】
ローカル配線41kは、コンタクト51a、ローカル配線41bおよびシェアードコンタクト61bを介して、ゲート配線32と接続されている。ローカル配線41jは、コンタクト51d、ローカル配線41eおよびシェアードコンタクト61aを介して、ゲート配線33と接続されている。
【0092】
本変形例により、第1実施形態に係る2ポートSRAMセルと同様の効果を得ることができる。
【0093】
(変形例2)
図5は第1実施形態に係る2ポートSRAMセルのレイアウト構造の他の例を示す平面図である。具体的に、図5(a)はセル下部を示し、図5(b)はセル上部を示し、図5(c)はM1,M2配線層を示す。図5では、セル上部に、トランジスタN6,N12が形成されている。また、ダミートランジスタP23,P24,P27,P28が形成されていない。
【0094】
具体的に、セル上部に、ナノワイヤ21f,21lが形成されている。
【0095】
ナノワイヤ21fは、ナノワイヤ21m,26a,26bとX方向に並んで形成されており、ナノワイヤ21lは、ナノワイヤ21n,26e,26fとX方向に並んで形成されている。すなわち、トランジスタN6は、トランジスタP1およびダミートランジスタP21,P22とX方向に並んで形成されており、トランジスタN12は、トランジスタP2およびダミートランジスタP25,P26とX方向に並んで形成されている。
【0096】
また、ナノワイヤ21f,21lは、ナノワイヤ21e,21kとそれぞれ平面視で重なっている。すなわち、トランジスタN6,N12が、トランジスタN5,N11とそれぞれ平面視で重なっている。
【0097】
セル上部に、X方向に延びるローカル配線42a~42cが形成されている。ローカル配線42aは、パッド22pと接続されている。ローカル配線42bは、パッド22qと接続されている。ローカル配線42cは、パッド22rと接続されている。
【0098】
また、セル下部において、ローカル配線41dは、パッド22g,22j,22mと接続されている。ローカル配線41gは、パッド22nと接続されている。ローカル配線41hは、パッド22oと接続されている。
【0099】
ローカル配線42aは、コンタクト52aを介して、ローカル配線41dと接続されている。ローカル配線42bは、コンタクト52bを介して、ローカル配線41gと接続されている。ローカル配線42cは、コンタクト52cを介して、ローカル配線41hと接続されており、コンタクト91eを介して、配線74と接続されている。
【0100】
本変形例では、リードドライブトランジスタRPD1に相当するトランジスタ、および、リードアクセストランジスタRPG1に相当するトランジスタがそれぞれ積層されている。そして、本変形例により、第1実施形態に係る2ポートSRAMセルと同様の効果を得ることができる。
【0101】
また、トランジスタN6,N12は、トランジスタN5,N11とそれぞれ平面視で重なっている。すなわち、トランジスタN6,N12は、トランジスタN5,N11とそれぞれ積層されている。これにより、2ポートSRAMセルの小面積化を図ることができる。
【0102】
また、セル下部には、トランジスタN1~N5,N7~N11が形成されており、セル上部には、トランジスタN6,N12,P1,P2およびダミートランジスタP21,P22,P25,P26が形成されている。すなわち、セル下部には、N型FETのみが形成されており、セル上部に形成されるトランジスタの一部をN型FETに置き換えることで、上記構成を実現することができる。これにより、製造プロセスの複雑化を抑制することができる。
【0103】
(変形例3)
図6は第1実施形態に係る2ポートSRAMセルのレイアウト構造の他の例を示す平面図である。具体的に、図6(a)はセル下部を示し、図6(b)はセル上部を示し、図6(c)はM1,M2配線層を示す。図6では、セル上部に、トランジスタN2,N4,N6,N8,N10,N12が形成されている。また、ダミートランジスタP21~P28が形成されていない。
【0104】
具体的に、セル上部に、ナノワイヤ21b,21d,21f,21h,21j,21lが形成されている。
【0105】
ナノワイヤ21b,21d,21fは、ナノワイヤ21mとX方向に並んで形成されている。ナノワイヤ21h,21j,21lは、ナノワイヤ21nとX方向に並んで形成されている。すなわち、トランジスタN2,N4,N6は、トランジスタP1とX方向に並んで形成されている。トランジスタN8,N10,N12は、トランジスタP2とX方向に並んで形成されている。
【0106】
また、ナノワイヤ21b,21d,21f,21h,21j,21lは、ナノワイヤ21a,21c,21e,21g,21i,21kとそれぞれ平面視で重なっている。すなわち、トランジスタN2,N4,N6,N8,N10,N12は、トランジスタN1,N3,N5,N7,N9,N11とそれぞれ平面視で重なっている。
【0107】
また、セル下部にY方向に延びるナノワイヤ26i,26jが形成されている。ゲート配線32は、ダミートランジスタN21のゲートとなり、ゲート配線33は、ダミートランジスタN22のゲートとなる。ナノワイヤ26iの図面上端、ナノワイヤ26iの図面下端、ナノワイヤ26jの図面上端、および、ナノワイヤ26jの図面下端に、N型半導体がドーピングされたダミーパッド27m~27pがそれぞれ形成されている。ナノワイヤ26i,26jが、ダミートランジスタN21,N22のチャネル部をそれぞれ構成する。ダミーパッド27m,27nが、ダミートランジスタN21のノードを構成し、ダミーパッド27o,27pが、ダミートランジスタN22のノードを構成する。すなわち、ナノワイヤ26i、ゲート配線32およびダミーパッド27m,27nによって、ダミートランジスタN21が構成される。ナノワイヤ26j、ゲート配線33およびダミーパッド27o,27pによって、ダミートランジスタN22が構成される。なお、ダミートランジスタN21,N22は、論理機能を有さないトランジスタである。
【0108】
ここで、ナノワイヤ21m,21nは、ナノワイヤ26i,26jとそれぞれ平面視で重なっている。すなわち、トランジスタP1,P2は、ダミートランジスタN21,N22とそれぞれ平面視で重なっている。
【0109】
図6(b)に示すように、セル上部に、X方向に延びるローカル配線43a~43fが形成されている。ローカル配線43aは、パッド22dと接続されている。ローカル配線43bは、パッド22j,22pと接続されている。ローカル配線43cは、パッド22qと接続されている。ローカル配線43dは、パッド22fと接続されている。ローカル配線43eは、パッド22lと接続されている。ローカル配線43fは、パッド22rと接続されている。また、セル上部において、ローカル配線41jは、パッド22k,22tと接続されている。ローカル配線41kは、パッド22e,22uと接続されている。
【0110】
図6(a)に示すように、セル下部において、ローカル配線41aは、パッド22aと接続されている。ローカル配線41bは、パッド22bと接続されている。ローカル配線41cは、パッド22cと接続されている。ローカル配線41dは、パッド22g,22mと接続されている。ローカル配線41eは、パッド22hと接続されている。ローカル配線41fは、パッド22iと接続されている。ローカル配線41gは、パッド22nと接続されている。ローカル配線41hは、パッド22oと接続されている。
【0111】
ローカル配線43aは、コンタクト53aを介して、ローカル配線41aと接続されており、コンタクト91dを介して、配線73と接続されている。ローカル配線43bは、コンタクト53bを介して、ローカル配線41dと接続されている。ローカル配線43cは、コンタクト53cを介して、ローカル配線41gと接続されている。ローカル配線43dは、コンタクト53dを介して、ローカル配線41cと接続されている。ローカル配線43eは、コンタクト53eを介して、ローカル配線41fと接続されており、コンタクト91cを介して、配線72と接続されている。ローカル配線43fは、コンタクト53fを介して、ローカル配線41hと接続されており、コンタクト91eを介して、配線74と接続されている。
【0112】
本変形例では、ドライブトランジスタPD1に相当するトランジスタ、ドライブトランジスタPD2に相当するトランジスタ、アクセストランジスタPG1に相当するトランジスタ、アクセストランジスタPG2に相当するトランジスタ、リードドライブトランジスタRPD1に相当するトランジスタ、および、リードアクセストランジスタRPG1に相当するトランジスタが、それぞれ積層されている。そして、本変形例により、第1実施形態に係る2ポートSRAMセルと同様の効果を得ることができる。
【0113】
また、トランジスタN2,N4,N6,N8,N10,N12は、トランジスタN1,N3,N5,N7,N9,N11とそれぞれ平面視で重なっている。すなわち、トランジスタN2,N4,N6,N8,N10,N12が、トランジスタN1,N3,N5,N7,N9,N11とそれぞれ積層される。これにより、2ポートSRAMセルの小面積化を図ることができる。また、各トランジスタは、他のトランジスタと積層されているため、一部のトランジスタの除去等を行う必要がない。このため、製造プロセスの複雑化を抑制することができる。
【0114】
また、セル下部に、トランジスタN1,N3,N5,N7,N9,N11およびダミートランジスタN21,N22が形成されており、セル上部に、トランジスタN2,N4,N6,N8,N10,N12,P1,P2が形成されている。すなわち、セル下部にN型FETのみが形成されており、セル上部に形成されるトランジスタの一部をN型FETに置き換えることで、上記構成を実現することができる。これにより、製造プロセスの複雑化を抑制することができる。
【0115】
(第2実施形態)
図7は第2実施形態に係る2ポートSRAMセルの構成を示す回路図である。図7に示すように、第2実施形態に係る2ポートSRAMセルには、ロードトランジスタPU1,PU2と、ドライブトランジスタPD1,PD2と、アクセストランジスタPG1,PG2と、リードドライブトランジスタRPD2と、リードアクセストランジスタRPG2とにより構成される2ポートSRAM回路が構成されている。リードドライブトランジスタRPD2およびリードアクセストランジスタRPG2は、P型FETである。
【0116】
リードドライブトランジスタRPD2は、ソースが電源VDDに、ゲートが第2ノードNBに、ドレインがリードアクセストランジスタRPG2のソースにそれぞれ接続されている。リードアクセストランジスタRPG2は、ゲートがリードワード線NRWLに、ドレインがリードビット線RBLにそれぞれ接続されている。
【0117】
2ポートSRAM回路では、予めリードビット線RBLをローレベルにディスチャージしておき、リードワード線NRWLをローレベルに駆動すると、第2ノードNBに書き込まれたデータに応じてリードビット線RBLの状態が確定するため、SRAMセルからのデータの読み出しを行うことができる。具体的に、第2ノードNBがローレベルであれば、リードビット線RBLはハイレベルにチャージされる。一方、第2ノードNBがハイレベルであれば、リードビット線RBLはローレベルを保持する。
【0118】
図8は第2実施形態に係る2ポートSRAMセルのレイアウト構造の例を示す平面図である。具体的に、図8(a)はセル下部を示し、図8(b)はセル上部を示し、図8(c)はM1,M2配線層を示す。第2実施形態に係る2ポートSRAMセルでは、セル上部に、トランジスタP1~P6およびダミートランジスタP21,P22,P25,P26が形成されており、セル下部に、トランジスタN1~N4,N7~N10およびダミートランジスタN23~N26が形成されている。なお、図8では、配線82が、リードワード線NRWLに相当する。
【0119】
図8(a),(b)に示すように、セル上部に、Y方向に延びるナノワイヤ23a~23dが形成されており、セル下部に、Y方向に延びるナノワイヤ28a~28dが形成されている。
【0120】
また、ナノワイヤ23a,23bは、ナノワイヤ21m,26a,26bとX方向に並んで形成されている。ナノワイヤ23c,23dは、ナノワイヤ21n,26e,26fとX方向に並んで形成されている。ナノワイヤ28a,28bは、ナノワイヤ21a~21dとX方向に並んで形成されている。ナノワイヤ28c,28dは、ナノワイヤ21g~21jとX方向に並んで形成されている。
【0121】
また、ナノワイヤ23a,23bは、ナノワイヤ23c,23dとそれぞれY方向に並んで形成されている。ナノワイヤ28a,28bは、ナノワイヤ28c,28dとそれぞれY方向に並んで形成されている。
【0122】
ゲート配線32は、トランジスタP3,P4およびダミートランジスタN23,N24のゲートとなり、ゲート配線35は、トランジスタP5,P6およびダミートランジスタN25,N26のゲートとなる。
【0123】
ナノワイヤ23aの図面上端、ナノワイヤ23a,23cの間、ナノワイヤ23cの図面下端、ナノワイヤ23bの図面上端、ナノワイヤ23b,23dの間およびナノワイヤ23dの図面下端に、P型半導体がドーピングされたパッド24a~24fがそれぞれ形成されている。ナノワイヤ23a~23dが、トランジスタP3~P6のチャネル部をそれぞれ構成する。パッド24a,24bが、トランジスタP3のノードを構成する。パッド24d,24eが、トランジスタP4のノードを構成する。パッド24b,24cが、トランジスタP5のノードを構成する。パッド24e,24fが、トランジスタP6のノードを構成する。
【0124】
すなわち、ナノワイヤ23a、ゲート配線32およびパッド24a,24bによって、トランジスタP3が構成される。ナノワイヤ23b、ゲート配線32およびパッド24d,24eによって、トランジスタP4が構成される。ナノワイヤ23c、ゲート配線35およびパッド24b,24cによって、トランジスタP5が構成される。ナノワイヤ23d、ゲート配線35およびパッド24e,24fによって、トランジスタP6が構成される。
【0125】
ナノワイヤ28aの図面上端、ナノワイヤ28a,28cの間、ナノワイヤ28cの図面下端、ナノワイヤ28bの図面上端、ナノワイヤ28b,28dの間およびナノワイヤ28dの図面下端に、N型半導体がドーピングされたダミーパッド29a~29fがそれぞれ形成されている。ナノワイヤ28a~28dが、ダミートランジスタN23~N26のチャネル部をそれぞれ構成する。ダミーパッド29a,29bが、ダミートランジスタN23のノードを構成する。ダミーパッド29d,29eが、ダミートランジスタN24のノードを構成する。ダミーパッド29b,29cが、ダミートランジスタN25のノードを構成する。ダミーパッド29e,29fが、ダミートランジスタN26のノードを構成する。
【0126】
すなわち、ナノワイヤ28a、ゲート配線32およびダミーパッド29a,29bによって、ダミートランジスタN23が構成される。ナノワイヤ28b、ゲート配線32およびダミーパッド29d,29eによって、ダミートランジスタN24が構成される。ナノワイヤ28c、ゲート配線35およびダミーパッド29b,29cによって、ダミートランジスタN25が構成される。ナノワイヤ28d、ゲート配線35およびダミーパッド29e,29fによって、ダミートランジスタN26が構成される。なお、ダミートランジスタN23~N26は、論理機能を有さないトランジスタである。
【0127】
したがって、本実施形態に係る2ポートSRAMセルでは、トランジスタP3~P6が、ダミートランジスタN23~N26と、それぞれ平面視において重なっている。
【0128】
セル上部に、X方向に延びるローカル配線44a,44bが形成されている。ローカル配線44aは、パッド24b,24eと接続されている。ローカル配線44bは、パッド24c,24fと接続されている。また、ローカル配線41iは、パッド22s,24a,24dおよびダミーパッド27dと接続されている。セル下部において、ローカル配線41dは、パッド22g,22jと接続されている。すなわち、トランジスタP3,P4は互いのパッド同士がローカル配線により接続されており、ゲート配線を共有している。トランジスタP5,P6は互いのパッド同士がローカル配線により接続されており、ゲート配線を共有している。なお、トランジスタP3,P4がリードドライブトランジスタRPD2に相当し、トランジスタP5,P6がリードアクセストランジスタRPG2に相当する。したがって、本実施形態に係る2ポートSRAMセルでは、リードドライブトランジスタRPD2およびリードアクセストランジスタRPG2は、それぞれ、並列接続された2つのP型FETにより構成されている。
【0129】
また、ローカル配線41iは、コンタクト91aを介して、配線71に接続されており、ローカル配線44bは、コンタクト91eを介して、配線74に接続されている。また、配線82は、コンタクト91h、配線77およびコンタクト61eを介して、ゲート配線35に接続されている。
【0130】
以上の構成により、トランジスタP3,P4(リードドライブトランジスタRPD2)は、パッド24a,24dが電圧VDDを供給する配線71に、ゲート配線32がシェアードコンタクト61bを介して第2ノードNBにそれぞれ接続されている。トランジスタP5,P6(リードアクセストランジスタRPG2)は、パッド24b,24eをトランジスタP3,P4とそれぞれ共有しており、パッド24c,24fが配線74(リードビット線RBL)に、ゲート配線35が配線82(リードワード線NRWL)にそれぞれ接続されている。すなわち、トランジスタN1~N4,N7~N10,P1~P6により2ポートSRAM回路が構成される。また、セル下部に、トランジスタN1~N4,N7~N10が形成されており、セル上部に、トランジスタP1~P6が形成されている。トランジスタN1~N4,N7~N10,P1~P6は、それぞれ、立体構造トランジスタである。これにより、CFETを用いた2ポートSRAMセルを実現することができる。
【0131】
また、トランジスタP1,P2は、トランジスタN3,N8とそれぞれ平面視において重なっている。すなわち、トランジスタP1,P2は、トランジスタN3,N8とそれぞれ積層される。また、トランジスタP3,P4は、トランジスタP5,P6とそれぞれY方向に並んで形成されている。これにより、2ポートSRAMセルの小面積化を行うことができる。
【0132】
したがって、CFETを用いた2ポートSRAMセルを実現することができるとともに、2ポートSRAMセルの小面積化を図ることができる。
【0133】
また、セル下部に、トランジスタN1~N4,N7~N10およびダミートランジスタN23~N26が形成されており、セル上部に、トランジスタP1~P6およびダミートランジスタP21,P22,P25,P26が形成されている。すなわち、セル下部には、ダミートランジスタを含むN型FETのみが形成され、セル上部には、ダミートランジスタを含むP型FETのみが形成される。これにより、製造プロセスの複雑化を防止することができる。
【0134】
なお、X方向に2ポートSRAMセルを隣接して配置する場合、Y方向に反転して配置される。また、Y方向に2ポートSRAMセルを隣接して配置する場合、X方向に反転して配置される。
【0135】
また、ダミートランジスタN23~N26,P21,P22,P25,P26の各ノードには、いずれもローカル配線が接続されていない。このため、ダミートランジスタN23~N26,P21,P22,P25,P26は、2ポートSRAMセルの論理機能に影響を与えない。なお、本実施形態に係る2ポートSRAMセルに、ダミートランジスタN23~N26,P21,P22,P25,P26が形成されていなくてもよい。ただし、ダミートランジスタN23~N26,P21,P22,P25,P26を形成した方が、半導体記憶装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
【0136】
また、電圧VDDを供給する配線71をM1配線層に設けているが、配線71を埋め込み配線層に設けてもよい。また、配線71をM1配線層および埋め込み配線層の両方に設けてもよい。この場合、電圧VDDを供給する電源が強化されるため、電源の安定化を図ることができる。
【0137】
(変形例1)
図9は第2実施形態に係る2ポートSRAMセルのレイアウト構造の他の例を示す平面図である。具体的に、図9(a)はセル下部を示し、図9(b)はセル上部を示し、図9(c)はM1,M2配線層を示す。図9では、セル上部にN型FETが形成され、セル下部にP型FETが形成される。すなわち、セル上部およびセル下部に形成されるトランジスタの導電型が、第2実施形態に係る2ポートSRAMと逆になっている。
【0138】
具体的に、図9(a)に示すように、埋め込み配線層にY方向に延びる電源配線13,14が形成されている。電源配線13,14は電圧VDDを供給する。
【0139】
セル下部に、トランジスタP1~P6、ダミートランジスタP21,P22,P25,P26およびローカル配線41i~41l,44a,44bが形成されており、セル上部に、トランジスタN1~N4,N7~N10、ダミートランジスタN23~N26およびローカル配線41a~41fが形成されている。
【0140】
セル下部に、X方向に延びるローカル配線45aが形成されている。ローカル配線45aは、パッド24a,24dと接続されている。また、ローカル配線41iは、パッド22sと接続されている。
【0141】
ローカル配線45aは、コンタクト55aを介して、電源配線14と接続されている。また、ローカル配線41iは、コンタクト51eを介して、電源配線13と接続されている。ローカル配線41lは、コンタクト51fを介して、電源配線13と接続されている。
【0142】
ローカル配線41kは、コンタクト51b、ローカル配線41bおよびシェアードコンタクト61bを介して、ゲート配線32と接続されている。ローカル配線41jは、コンタクト51d、ローカル配線41eおよびシェアードコンタクト61aを介して、ゲート配線33と接続されている。
【0143】
本変形例により、第2実施形態に係る2ポートSRAMセルと同様の効果を得ることができる。
【0144】
(変形例2)
図10は第2実施形態に係る2ポートSRAMセルのレイアウト構造の他の例を示す平面図である。具体的に、図10(a)はセル下部を示し、図10(b)はセル上部を示し、図10(c)はM1,M2配線層を示す。図10では、セル下部に、トランジスタP4,P6が形成されている。また、ダミートランジスタN23~N26が形成されていない。
【0145】
具体的に、セル下部に、ナノワイヤ23b,23dが形成されている。
【0146】
ナノワイヤ23bは、ナノワイヤ21a~21dとX方向に並んで形成されている。ナノワイヤ23dは、ナノワイヤ21g~21jとX方向に並んで形成されている。すなわち、トランジスタP4は、トランジスタN1~N4とX方向に並んで形成されている。トランジスタP6は、トランジスタN7~N10とX方向に並んで形成されている。
【0147】
また、ナノワイヤ23b,23dは、ナノワイヤ23a,23cとそれぞれ平面視で重なっている。すなわち、トランジスタP4,P6は、トランジスタP3,P5とそれぞれ平面視で重なっている。
【0148】
セル下部に、X方向に延びるローカル配線46a~46cが形成されている。ローカル配線46aは、パッド24dと接続されている。ローカル配線46bは、パッド24eと接続されている。ローカル配線46cは、パッド24fと接続されている。
【0149】
また、セル上部において、ローカル配線41iは、パッド22s,24aおよびダミーパッド27dと接続されている。ローカル配線44aは、パッド24bと接続されている。ローカル配線44bは、パッド24cと接続されている。
【0150】
ローカル配線46aは、コンタクト56aを介して、ローカル配線41iと接続されている。ローカル配線46bは、コンタクト56bを介して、ローカル配線44aと接続されている。ローカル配線46cは、コンタクト56cを介して、ローカル配線44bと接続されている。
【0151】
本変形例では、リードドライブトランジスタRPD2に相当するトランジスタ、および、リードアクセストランジスタRPG2に相当するトランジスタが、それぞれ積層されている。そして、本変形例により、第2実施形態に係る2ポートSRAMセルと同様の効果を得ることができる。
【0152】
また、トランジスタP4,P6は、トランジスタP3,P5とそれぞれ平面視で重なっている。すなわち、トランジスタP4,P6は、トランジスタP3,P5とそれぞれ積層されている。これにより、2ポートSRAMセルの小面積化を図ることができる。
【0153】
また、セル下部には、トランジスタN1~N4,N7~N10,P4,P6が形成されており、セル上部には、トランジスタP1~P3,P5およびダミートランジスタP21,P22,P25,P26が形成されている。すなわち、セル上部には、P型FETのみが形成されているため、セル下部に形成されるトランジスタの一部をP型FETに置き換えることで、上記構成を実現することができる。これにより、製造プロセスの複雑化を抑制することができる。
【0154】
(変形例3)
図11は第2実施形態に係る2ポートSRAMセルのレイアウト構造の他の例を示す平面図である。具体的に、図11(a)はセル下部を示し、図11(b)はセル上部を示し、図11(c)はM1,M2配線層を示す。図11では、セル上部に、トランジスタN2,N4,N8,N10が形成されており、セル下部にトランジスタP4,P6が形成されている。また、ダミートランジスタN23~N26,P21,P22,P25,P26が形成されていない。
【0155】
具体的に、図11(a)に示すように、埋め込み配線層に、電圧VDDを供給する配線14が形成されている。
【0156】
セル上部に、ナノワイヤ21b,21d,21h,21jが形成されており、セル下部に、ナノワイヤ23b,23d,26i,26jが形成されている。
【0157】
ナノワイヤ21b,21dは、ナノワイヤ21m,23aとX方向に並んで形成されている。ナノワイヤ21h,21jは、ナノワイヤ21n,23cとX方向に並んで形成されている。ナノワイヤ23b,26iは、ナノワイヤ21a,21cとX方向に並んで形成されている。ナノワイヤ23d,26jは、ナノワイヤ21g,21iとX方向に並んで形成されている。すなわち、トランジスタN2,N4は、トランジスタP1,P3とX方向に並んで形成されている。トランジスタN8,N10は、トランジスタP2,P5とX方向に並んで形成されている。トランジスタP4およびダミートランジスタN21は、トランジスタN1,N3とX方向に並んで形成されている。トランジスタP6およびダミートランジスタN22は、トランジスタN7,N9とX方向に並んで形成されている。
【0158】
また、ナノワイヤ21b,21d,21h,21j,23a,23cは、ナノワイヤ21a,21c,21g,21i,23b,23dとそれぞれ平面視で重なっている。ナノワイヤ21m,21nは、ナノワイヤ26i,26jとそれぞれ平面視で重なっている。すなわち、トランジスタN2,N4,N8,N10,P3,P5は、トランジスタN1,N3,N7,N9,P4,P6とそれぞれ平面視で重なっている。トランジスタP1,P2は、ダミートランジスタN21,N22とそれぞれ平面視で重なっている。
【0159】
セル下部に、X方向に延びるローカル配線47a~47cが形成されている。ローカル配線47aは、パッド24dと接続されている。ローカル配線47bは、パッド24eと接続されている。ローカル配線47cは、パッド24fと接続されている。また、セル下部において、ローカル配線41aは、パッド22aと接続されている。ローカル配線41bは、パッド22bと接続されている。ローカル配線41cは、パッド22cと接続されている。ローカル配線41dは、パッド22gと接続されている。ローカル配線41eは、パッド22hと接続されている。ローカル配線41fは、パッド22iと接続されている。
【0160】
セル上部に、X方向に延びるローカル配線47d~47hが形成されている。ローカル配線47dは、パッド22dと接続されている。ローカル配線47eは、パッド22fと接続されている。ローカル配線47fは、パッド22jと接続されている。ローカル配線47gは、パッド22lと接続されている。ローカル配線47hは、パッド24aと接続されている。また、セル上部において、ローカル配線41iは、パッド22sと接続されている。ローカル配線41jは、パッド22i,22tと接続されている。ローカル配線41kは、パッド22e,22uと接続されている。ローカル配線44aは、パッド24bと接続されている。ローカル配線44bは、パッド24cと接続されている。
【0161】
ローカル配線47aは、コンタクト57aを介して、配線14と接続されており、コンタクト57bを介して、ローカル配線47hと接続されている。ローカル配線47bは、コンタクト57cを介して、ローカル配線44aと接続されている。ローカル配線47cは、コンタクト57dを介して、ローカル配線44bと接続されている。ローカル配線47dは、コンタクト57eを介して、ローカル配線41aと接続されており、コンタクト91dを介して、配線73と接続されている。ローカル配線47eは、コンタクト57fを介して、ローカル配線41cと接続されている。ローカル配線47fは、コンタクト57gを介して、ローカル配線41dと接続されている。ローカル配線47gは、コンタクト57hを介して、ローカル配線41fと接続されており、コンタクト91cを介して、配線72と接続されている。
【0162】
本変形例では、ドライブトランジスタPD1に相当するトランジスタ、ドライブトランジスタPD2に相当するトランジスタ、アクセストランジスタPG1に相当するトランジスタ、アクセストランジスタPG2に相当するトランジスタ、リードドライブトランジスタRPD2に相当するトランジスタ、および、リードアクセストランジスタRPG2に相当するトランジスタが、それぞれ積層されている。そして、本変形例により、第2実施形態に係る2ポートSRAMセルと同様の効果を得ることができる。
【0163】
また、トランジスタN2,N4,N8,N10,P3,P5は、トランジスタN1,N3,N7,N9,P4,P6とそれぞれ平面視に重なっている。すなわち、トランジスタN2,N4,N8,N10,P3,P5が、トランジスタN1,N3,N7,N9,P4,P6とそれぞれ積層される。これにより、2ポートSRAMセルの小面積化を図ることができる。また、各トランジスタは、他のトランジスタと積層されているため、一部のトランジスタの除去等を行う必要がない。このため、製造プロセスの複雑化を抑制することができる。
【0164】
また、セル下部には、トランジスタN1,N3,N7,N9,P4,P6およびダミートランジスタN21,N22が形成されており、セル上部には、トランジスタN2,N4,N6,N8,P1,P2,P3,P5が形成される。すなわち、セル下部に形成されるN型FETの一部をP型FETに置き換え、セル上部に形成されるP型FETの一部をN型FETに置き換えることで、上記構成を実現することができる。これにより、製造プロセスの複雑化を抑制することができる。
【0165】
(変形例4)
図12は第2実施形態に係る2ポートSRAMセルのレイアウト構造の他の例を示す平面図である。具体的に、図12(a)はセル下部を示し、図12(b)はセル上部を示し、図12(c)はM1,M2配線層を示す。図12では、セル上部において、トランジスタP3,P4,P5,P6がX方向に並んで形成されている。また、セル下部に、ダミートランジスタN25,N26が形成されていない。
【0166】
図12(b)に示すように、セル上部に、ナノワイヤ23a~23dが、形成されている。ナノワイヤ23a~23dは、ナノワイヤ21m,26a,26bとX方向に並んで形成されている。また、ナノワイヤ23a,23b,23c,23dは、ナノワイヤ21c,21d,28a,28cとそれぞれ平面視で重なっている。
【0167】
セル下部に、ナノワイヤ26i,26jが形成されており、ナノワイヤ21m,21nと平面視で重なっている。すなわち、トランジスタP1,P2は、ダミートランジスタN21,N22と平面視で重なっている。
【0168】
また、ゲート配線35は、ゲート配線31,32とX方向に並んで形成されている。
【0169】
図12(b)に示すように、ナノワイヤ23a~23dの図面下端に、それぞれP型半導体がドーピングされたパッド24g~24jがそれぞれ形成されている。すなわち、図12では、ナノワイヤ23a、ゲート配線32、パッド24a,24gによって、トランジスタP3が構成されている。ナノワイヤ23b、ゲート配線32、パッド24d,24hによって、トランジスタP4が構成されている。ナノワイヤ23c、ゲート配線35、パッド24c,24iによって、トランジスタP5が構成されている。ナノワイヤ23d、ゲート配線35、パッド24f,24jによって、トランジスタP6が構成される。
【0170】
すなわち、トランジスタP3~P6は、トランジスタN3,N4およびダミートランジスタN23,N24とそれぞれ平面視で重なっている。また、トランジスタP3~P6は、トランジスタP1およびダミートランジスタP21,P22とX方向に並んで形成されている。
【0171】
ローカル配線41dは、パッド22g,22jおよびダミーパッド29a,29dと接続されている。ローカル配線41iは、パッド22s,24a,24dと接続されている。ローカル配線44aは、パッド24g~24jと接続されている。
【0172】
本変形例では、リードドライブトランジスタRPD2に相当するトランジスタがドライブトランジスタPD1に相当するトランジスタと積層されている。また、そして、リードドライブトランジスタRPD2に相当するトランジスタ、および、リードアクセストランジスタRPG2に相当するトランジスタが、X方向に並んで形成されている。そして、本変形例により、第2実施形態に係る2ポートSRAMセルと同様の効果を得ることができる。
【0173】
また、トランジスタP3,P4は、トランジスタN3,N4と平面視で重なっている。すなわち、トランジスタP3,P4は、トランジスタN3,N4と積層されている。また、トランジスタP3~P6は、X方向に並んで形成されている。これにより、2ポートSRAMセルの小面積化を図ることができる。
【0174】
なお、上述の各実施形態および変形例では、各トランジスタはそれぞれ1本のナノワイヤを備えるものとしたが、トランジスタの一部または全部は、複数本のナノワイヤを備えてもよい。この場合、平面視でX方向において複数本のナノワイヤを設けてもよいし、Z方向において複数本のナノワイヤを設けてもよい。また、X方向およびZ方向の両方においてそれぞれ複数本のナノワイヤを設けてもよい。また、セルの上部と下部とにおいて、トランジスタが備えるナノワイヤの本数が異なっていてもよい。
【0175】
また、上述の各実施形態では、ナノワイヤの断面形状はほぼ正方形としているが、これに限られるものではない。例えば、円形や長方形であってもよい。
【0176】
また、上述の各実施形態では、立体構造トランジスタとしてナノワイヤFETを例にとって説明を行ったが、これに限られるものではない。例えば、セルの下部に形成されるトランジスタは、フィン型トランジスタであってもよい。
【産業上の利用可能性】
【0177】
本開示では、CFETを用いた2ポートSRAMセルを実現することができるとともに、2ポートSRAMセルの小面積化を図ることができる。
【符号の説明】
【0178】
11,12,13,14 電源配線
21a~21u,23a~23d ナノワイヤ
22a~22v,24a~24j パッド
72~77,81,82 配線
N1~N12,P1~P6 トランジスタ
PU1,PU2 ロードトランジスタ
PD1,PD2 ドライブトランジスタ
PG1,PG2 アクセストランジスタ
RPD1,RPD2 リードドライブトランジスタ
RPG1,RPG2 リードアクセストランジスタ
WBL,WBLB ライトビット線
RBL リードビット線
WWL ライトワード線
RWL,NRWL リードワード線
図1
図2
図3
図4
図5
図6
図7
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図9
図10
図11
図12
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図16