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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-11-19
(45)【発行日】2024-11-27
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 10/00 20230101AFI20241120BHJP
G11C 11/412 20060101ALI20241120BHJP
H01L 21/8238 20060101ALI20241120BHJP
H01L 27/092 20060101ALI20241120BHJP
【ＦＩ】
H10B10/00
G11C11/412 120
H01L27/092 A
H01L27/092 C
H01L27/092 G
【請求項の数】
7
(21)【出願番号】P 2021527512
(86)(22)【出願日】2020-05-27
(86)【国際出願番号】 JP2020020978
(87)【国際公開番号】W WO2020255656
(87)【国際公開日】2020-12-24
【審査請求日】2023-04-14
(31)【優先権主張番号】P 2019115211
(32)【優先日】2019-06-21
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】514315159
【氏名又は名称】株式会社ソシオネクスト
(74)【代理人】
【識別番号】110001427
【氏名又は名称】弁理士法人前田特許事務所
(72)【発明者】
【氏名】廣瀬 雅庸
【審査官】加藤 俊哉
(56)【参考文献】
【文献】国際公開第２０１４／１８５０８５（ＷＯ，Ａ１）
【文献】国際公開第２０１４／１８４９３３（ＷＯ，Ａ１）
【文献】特開平０６－０６１４５２（ＪＰ，Ａ）
【文献】特開２０１３－１４３５３６（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ １０／００
Ｇ１１Ｃ １１／４１２
Ｈ０１Ｌ ２１／８２３８
(57)【特許請求の範囲】
【請求項1】
１ポートＳＲＡＭセルを含む半導体記憶装置であって、前記１ポートＳＲＡＭセルは、
一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、
一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、
一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートがワード線にそれぞれ接続された第５トランジスタと、
一方のノードが前記第１ビット線と相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記ワード線にそれぞれ接続された第６トランジスタと
を備え、
前記第３および第４トランジスタは、それぞれ、
第１層に形成された第１導電型の立体構造トランジスタである、第１立体構造トランジスタと、
少なくとも一部が、前記第１立体構造トランジスタと平面視で重なるように、前記第１層より上層の第２層に形成された前記第１導電型の立体構造トランジスタである、第２立体構造トランジスタとを含み、
前記第５および第６トランジスタは、それぞれ、前記第１および第２層の少なくともいずれか一方に形成された前記第１導電型の立体構造トランジスタを含み、
前記第１および第２トランジスタは、それぞれ、前記第２層に形成された前記第１導電型と異なる第２導電型の立体構造トランジスタを含み、
前記第１トランジスタを構成する立体構造トランジスタの数は、前記第３トランジスタを構成する立体構造トランジスタの数よりも少なく、
前記第２トランジスタを構成する立体構造トランジスタの数は、前記第４トランジスタを構成する立体構造トランジスタの数よりも少なく、
前記第５および第６トランジスタは、それぞれ、
前記第１層に形成された第３立体構造トランジスタと、
少なくとも一部が、前記第３立体構造トランジスタと平面視で重なるように、前記第２層に形成された第４立体構造トランジスタとを含み、
前記第３トランジスタにおける前記第１および第２立体構造トランジスタは、前記第５トランジスタにおける前記第３および第４立体構造トランジスタと、前記第１～第６トランジスタのチャネル部が延びる方向である第１方向に、それぞれ並んで形成されており、
前記第４トランジスタにおける前記第１および第２立体構造トランジスタは、前記第６トランジスタにおける前記第３および第４立体構造トランジスタと、前記第１方向にそれぞれ並んで形成されている
ことを特徴とする半導体記憶装置。
【請求項2】
１ポートＳＲＡＭセルを含む半導体記憶装置であって、
前記１ポートＳＲＡＭセルは、
一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、
一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、
一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートがワード線にそれぞれ接続された第５トランジスタと、
一方のノードが前記第１ビット線と相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記ワード線にそれぞれ接続された第６トランジスタと
を備え、
前記第３および第４トランジスタは、それぞれ、
第１層に形成された第１導電型の立体構造トランジスタである、第１立体構造トランジスタと、
少なくとも一部が、前記第１立体構造トランジスタと平面視で重なるように、前記第１層より上層の第２層に形成された前記第１導電型の立体構造トランジスタである、第２立体構造トランジスタとを含み、
前記第５および第６トランジスタは、それぞれ、前記第１および第２層の少なくともいずれか一方に形成された前記第１導電型の立体構造トランジスタを含み、
前記第１および第２トランジスタは、それぞれ、前記第２層に形成された前記第１導電型と異なる第２導電型の立体構造トランジスタを含み、
前記第１トランジスタを構成する立体構造トランジスタの数は、前記第３トランジスタを構成する立体構造トランジスタの数よりも少なく、
前記第２トランジスタを構成する立体構造トランジスタの数は、前記第４トランジスタを構成する立体構造トランジスタの数よりも少なく、
前記第５および第６トランジスタは、それぞれ、
前記第１層に形成された第３立体構造トランジスタと、
少なくとも一部が、前記第３立体構造トランジスタと平面視で重なるように、前記第２層に形成された第４立体構造トランジスタとを含み、
前記第３トランジスタにおける前記第１および第２立体構造トランジスタは、前記第５トランジスタにおける前記第３および第４立体構造トランジスタと、前記第１～第６トランジスタのチャネル部が延びる方向である第１方向に、それぞれ並んで形成されており、
前記第４トランジスタにおける前記第１および第２立体構造トランジスタは、前記第６トランジスタにおける前記第３および第４立体構造トランジスタと、前記第１方向にそれぞれ並んで形成されており、
前記第３および第４トランジスタのそれぞれにおいて、
前記第１立体構造トランジスタは、前記第１～第６トランジスタのチャネル部が延びる方向である第１方向と垂直をなす第２方向に並んで形成された複数の第１立体構造トランジスタを含み、
前記第１トランジスタは、少なくとも一部が、前記第３トランジスタにおける前記複数の第１立体構造トランジスタのいずれかと平面視で重なっており、
前記第２トランジスタは、少なくとも一部が、前記第４トランジスタにおける前記複数の第１立体構造トランジスタのいずれかと平面視で重なっている
ことを特徴とする半導体記憶装置。
【請求項3】
１ポートＳＲＡＭセルを含む半導体記憶装置であって、
前記１ポートＳＲＡＭセルは、
一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、
一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、
一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートがワード線にそれぞれ接続された第５トランジスタと、
一方のノードが前記第１ビット線と相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記ワード線にそれぞれ接続された第６トランジスタと
を備え、
前記第３および第４トランジスタは、それぞれ、
第１層に形成された第１導電型の立体構造トランジスタである、第１立体構造トランジスタと、
少なくとも一部が、前記第１立体構造トランジスタと平面視で重なるように、前記第１層より上層の第２層に形成された前記第１導電型の立体構造トランジスタである、第２立体構造トランジスタとを含み、
前記第５および第６トランジスタは、それぞれ、前記第１および第２層の少なくともいずれか一方に形成された前記第１導電型の立体構造トランジスタを含み、
前記第１および第２トランジスタは、それぞれ、前記第２層に形成された前記第１導電型と異なる第２導電型の立体構造トランジスタを含み、
前記第１トランジスタを構成する立体構造トランジスタの数は、前記第３トランジスタを構成する立体構造トランジスタの数よりも少なく、
前記第２トランジスタを構成する立体構造トランジスタの数は、前記第４トランジスタを構成する立体構造トランジスタの数よりも少なく、
前記１ポートＳＲＡＭセルは、
前記第１層に形成された前記第１導電型の立体構造トランジスタである、第１ダミートランジスタと、
前記第１層に形成された前記第１導電型の立体構造トランジスタである、第２ダミートランジスタと
をさらに備え、
前記第５および第６トランジスタは、それぞれ、前記第２層に形成された立体構造トランジスタを含み、かつ、少なくとも一部が、前記第１および第２ダミートランジスタとそれぞれ平面視で重なっている
ことを特徴とする半導体記憶装置。
【請求項4】
請求項３記載の半導体記憶装置において、前記第５および第６トランジスタは、前記第３および第４トランジスタにおける前記第２立体構造トランジスタと、前記第１～第６トランジスタのチャネル部が延びる方向である第１方向に、それぞれ並んで形成されており、
前記第１および第２ダミートランジスタは、前記第３および第４トランジスタにおける前記第１立体構造トランジスタと前記第１方向にそれぞれ並んで形成されている
ことを特徴とする半導体記憶装置。
【請求項5】
請求項１～３のいずれか１項記載の半導体記憶装置において、前記第５トランジスタは、前記第３トランジスタにおける前記第１および第２立体構造トランジスタの少なくとも一方と、前記第１～第６トランジスタのチャネル部が延びる方向である第１方向に並んで形成されており、
前記第６トランジスタは、前記第４トランジスタにおける前記第１および第２立体構造トランジスタの少なくとも一方と前記第１方向に並んで形成されている
ことを特徴とする半導体記憶装置。
【請求項6】
請求項１～３のいずれか１項記載の半導体記憶装置において、前記第５および第６トランジスタは、それぞれ、前記第１層に形成された立体構造トランジスタを含み、
前記第５トランジスタは、前記第３トランジスタにおける前記第１立体構造トランジスタと、前記第１～第６トランジスタのチャネル部が延びる方向である第１方向に並んで形成されており、
前記第６トランジスタは、前記第４トランジスタにおける前記第１立体構造トランジスタと前記第１方向に並んで形成されている
ことを特徴とする半導体記憶装置。
【請求項7】
請求項１～３のいずれか１項記載の半導体記憶装置において、前記第３トランジスタにおける前記第１および第２立体構造トランジスタは、ゲートに同一のゲート配線である、第１ゲート配線が直接接続されており、
前記第４トランジスタにおける前記第１および第２立体構造トランジスタは、ゲートに同一のゲート配線である、第２ゲート配線が直接接続されていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、立体構造トランジスタを備えた半導体記憶装置に関し、特に立体構造トランジスタを用いた１ポートＳＲＡＭ（Static Random Access Memory）セルのレイアウト構造に関する。
【背景技術】
【0002】
ＳＲＡＭは半導体集積回路において広く用いられている。
【0003】
また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。
【0004】
非特許文献１，２では、新規デバイスとして、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスと、これを用いたＳＲＡＭセル（以下、単に、セルともいう）が開示されている。
【先行技術文献】
【非特許文献】
【0005】
【文献】Ryckaert J. et al., "The Complementary FET (CFET) for CMOS scaling beyond N3", 2018 Symposium on VLSI Technology Digest of Technical Papers
【文献】A. Mocuta et al., "Enabling CMOS Scaling Towards 3nm and Beyond", 2018 Symposium on VLSI Technology Digest of Technical Papers
【発明の概要】
【発明が解決しようとする課題】
【0006】
本明細書では、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスのことを、非特許文献１の記載にならい、ＣＦＥＴ（Complementary FET）と呼ぶことにする。また、基板に対して垂直をなす方向のことを、深さ方向と呼ぶ。
【0007】
ところで、非特許文献１の図４には、ＣＦＥＴを用いた１ポートＳＲＡＭセルのレイアウト構造が開示されている。非特許文献１の図４では、１ポートＳＲＡＭセル内の１ポートＳＲＡＭ回路を構成する６つのトランジスタが、それぞれ、１つのナノワイヤトランジスタからなる。
【0008】
しかし、１ポートＳＲＡＭセルでは、回路の動作速度、動作安定性等を考慮して、１ポートＳＲＡＭ回路を構成する６つのトランジスタの能力比が決定される。これまでに、６つのトランジスタが異なる数のナノワイヤトランジスタで構成されている１ポートＳＲＡＭセルのレイアウトに関して、具体的な検討はまだされていない。
【0009】
本開示は、ＣＦＥＴを用いた１ポートＳＲＡＭセルのレイアウト構造において、１ポートＳＲＡＭ回路を構成する６つのトランジスタが異なる数のナノワイヤトランジスタで構成される１ポートＳＲＡＭセルのレイアウト構造を提供することを目的とする。
【課題を解決するための手段】
【0010】
本開示の第１態様では、１ポートＳＲＡＭセルを含む半導体記憶装置であって、前記１ポートＳＲＡＭセルは、一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートがワード線にそれぞれ接続された第５トランジスタと、一方のノードが前記第１ビット線と相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記ワード線にそれぞれ接続された第６トランジスタとを備える。前記第３～第６トランジスタは、それぞれ、第１層に形成された、第１導電型の立体構造トランジスタからなる。前記第１および第２トランジスタは、それぞれ、前記第１層と異なる第２層に形成された前記第１導電型と異なる第２導電型の立体構造トランジスタからなる。前記第１および第２トランジスタを構成する立体構造トランジスタの数は、それぞれ、前記第３トランジスタを構成する立体構造トランジスタの数よりも少なく、かつ、前記第４トランジスタを構成する立体構造トランジスタの数よりも少ない。前記第１および第２トランジスタは、少なくとも一部が、前記第３および第４トランジスタとそれぞれ平面視において重なっている。
【0011】
本開示によると、第１～第６トランジスタにより１ポートＳＲＡＭ回路が構成されており、第１～第６トランジスタは、それぞれ、立体構造トランジスタにより構成されている。また、第１および第２トランジスタを構成する立体構造トランジスタの数は、それぞれ、第３トランジスタを構成する立体構造トランジスタの数よりも少なく、かつ、第４トランジスタを構成する立体構造トランジスタの数よりも少ない。これにより、ＣＦＥＴを用いた、１ポートＳＲＡＭセルのレイアウト構造において、１ポートＳＲＡＭ回路を構成する６つのトランジスタが、異なる数のナノワイヤトランジスタで構成された１ポートＳＲＡＭセルのレイアウト構造を実現することができる。
【0012】
また、第１および第２トランジスタは、少なくとも一部が、第３および第４トランジスタとそれぞれ平面視において重なっている。すなわち、第１および第２トランジスタは、第３および第４トランジスタとそれぞれ積層されている。これにより、１ポートＳＲＡＭセルの小面積化を図ることができる。
【0013】
本開示の第２態様では、１ポートＳＲＡＭセルを含む半導体記憶装置であって、前記１ポートＳＲＡＭセルは、一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、一方のノードが第１ビット線に、他方のノードが前記第１ノードに、ゲートがワード線にそれぞれ接続された第５トランジスタと、一方のノードが前記第１ビット線と相補ビット線対を構成する第２ビット線に、他方のノードが前記第２ノードに、ゲートが前記ワード線にそれぞれ接続された第６トランジスタとを備える。前記第３および第４トランジスタは、それぞれ、第１層に形成された第１導電型の立体構造トランジスタである、第１立体構造トランジスタと、少なくとも一部が、前記第１立体構造トランジスタと平面視で重なるように、前記第１層より上層の第２層に形成された前記第１導電型の立体構造トランジスタである、第２立体構造トランジスタとを含む。前記第５および第６トランジスタは、それぞれ、前記第１および第２層の少なくともいずれか一方に形成された前記第１導電型の立体構造トランジスタを含む。前記第１および第２トランジスタは、それぞれ、前記第２層に形成された前記第１導電型と異なる第２導電型の立体構造トランジスタを含む。前記第１および第２トランジスタを構成する立体構造トランジスタの数は、それぞれ、前記第３トランジスタを構成する立体構造トランジスタの数よりも少なく、かつ、前記第４トランジスタを構成する立体構造トランジスタの数よりも少ない。
【0014】
本開示によると、第１～第６トランジスタにより１ポートＳＲＡＭ回路が構成されており、第１～第６トランジスタは、それぞれ、立体構造トランジスタにより構成されている。また、第１および第２トランジスタを構成する立体構造トランジスタの数は、それぞれ、第３トランジスタを構成する立体構造トランジスタの数よりも少なく、かつ、第４トランジスタを構成する立体構造トランジスタの数よりも少ない。これにより、ＣＦＥＴを用いた、１ポートＳＲＡＭセルのレイアウト構造において、１ポートＳＲＡＭ回路を構成する６つのトランジスタが、異なる数のナノワイヤトランジスタで構成された１ポートＳＲＡＭセルのレイアウト構造を実現することができる。
【0015】
また、第３および第４トランジスタにおいて、第１立体構造トランジスタは、少なくとも一部が、第２立体構造トランジスタと平面視において重なっている。すなわち、第３および第４トランジスタのそれぞれにおいて、第１立体構造トランジスタは、第２立体構造トランジスタと積層されている。これにより、１ポートＳＲＡＭセルの小面積化を図ることができる。
【発明の効果】
【0016】
本開示によると、ＣＦＥＴを用いた、１ポートＳＲＡＭセルのレイアウト構造において、１ポートＳＲＡＭ回路を構成する６つのトランジスタが、異なる数のナノワイヤトランジスタで構成された１ポートＳＲＡＭセルのレイアウト構造を実現することができる。
【図面の簡単な説明】
【0017】
【図1】第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の例を示す平面図。
【図2】第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の例を示す断面図。
【図3】第１実施形態に係る１ポートＳＲＡＭセルの構成を示す回路図。
【図4】第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。
【図5】第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。
【図6】第２実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の例を示す平面図。
【図7】第２実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。
【図8】第２実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。
【図9】第２実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。
【図10】ＣＦＥＴを備えた半導体装置の構造を示す断面図。
【図11】ＣＦＥＴを備えた半導体装置の構造を示す断面図。
【図12】ＣＦＥＴを備えた半導体装置の構造を示す断面図。
【図13】ＣＦＥＴを備えた半導体装置の構造を示す断面図。
【発明を実施するための形態】
【0018】
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体記憶装置は複数のＳＲＡＭセル（本明細書では、適宜、単にセルという）を備えており、この複数のＳＲＡＭセルのうち少なくとも一部は、ＣＦＥＴ、すなわち、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスを備えるものとする。
【0019】
まず、ＣＦＥＴの基本構造について説明する。図１０～図１３はＣＦＥＴを備えた半導体装置の構造を示す図であり、図１０はＸ方向における断面図、図１１はＹ方向におけるゲート部分の断面図、図１２はＹ方向におけるソース・ドレイン部分の断面図、図１３は平面図である。なお、Ｘ方向はナノワイヤが延びる方向、Ｙ方向はゲートが延びる方向、Ｚ方向は基板面と垂直をなす方向としている。また、図１０～図１３は概略図であり、各部の寸法や位置等は必ずしも整合していない。
【0020】
この半導体装置では、シリコン（Ｓｉ）基板等の半導体基板３０１の表面に素子分離領域３０２が形成されており、素子分離領域３０２により、素子活性領域３０ａが画定されている。素子活性領域３０ａでは、Ｐ型ＦＥＴ上にＮ型ＦＥＴが形成されている。
【0021】
素子活性領域３０ａでは、半導体基板３０１上に積層トランジスタ構造３９０ａが形成されている。積層トランジスタ構造３９０ａは、半導体基板３０１上に形成されたゲート構造３９１を含む。ゲート構造３９１は、ゲート電極３５６、複数のナノワイヤ３５８、ゲート絶縁膜３５５、絶縁膜３５７を含む。ゲート電極３５６は、Ｙ方向に延び、Ｚ方向に立ち上がる。ナノワイヤ３５８は、Ｘ方向でゲート電極３５６を貫通し、Ｙ方向及びＺ方向に配列されている。ゲート絶縁膜３５５は、ゲート電極３５６とナノワイヤ３５８との間に形成されている。ゲート電極３５６及びゲート絶縁膜３５５は、Ｘ方向において、ナノワイヤ３５８の両端から後退した位置に形成されており、この後退した部分に絶縁膜３５７が形成されている。半導体基板３０１上に、絶縁膜３５７の両脇において、絶縁膜３１６が形成されている。３２１，３２２は層間絶縁膜である。
【0022】
また、図１１に示すように、ゲート電極３５６は、開口部３７５に設けられたビア３８５によって、上層の配線と接続される。
【0023】
例えば、ゲート電極３５６には、チタン、チタン窒化物又は多結晶シリコン等を用いることができる。例えば、ゲート絶縁膜３５５には、ハフニウム酸化物、アルミニウム酸化物又はハフニウム及びアルミニウムの酸化物等の高誘電率材料を用いることができる。例えば、ナノワイヤ３５８にはシリコン等を用いることができる。例えば、絶縁膜３１６、絶縁膜３５７には、シリコン酸化物又はシリコン窒化物等を用いることができる。
【0024】
この半導体装置では、Ｚ方向に配列するナノワイヤ３５８の本数は４であり、素子活性領域３０ａでは、半導体基板３０１側の２本のナノワイヤ３５８の各端部にＰ型半導体層３３１ｐが形成されている。Ｐ型半導体層３３１ｐに接する２つのローカル配線３８６がＸ方向でゲート構造３９１を挟むようにして形成されている。また、半導体基板１０１から離間する側の２本のナノワイヤ３５８の各端部にＮ型半導体層３４１ｎが形成されている。Ｎ型半導体層３４１ｎに接する２つのローカル配線３８８がＸ方向でゲート構造３９１を挟むようにして形成されている。ローカル配線３８６とローカル配線３８８との間に絶縁膜３３２が形成されている。ローカル配線３８８の上に絶縁膜３８９が形成されている。例えば、Ｐ型半導体層３３１ｐはＰ型ＳｉＧｅ層であり、Ｎ型半導体層３４１ｎはＮ型Ｓｉ層である。例えば、絶縁膜３３２には、シリコン酸化物又はシリコン窒化物等を用いることができる。
【0025】
また、図１２に示すように、ローカル配線３８８は、ビア３０７１を介して、埋め込み配線３１０１と接続される。ローカル配線３８６は、ビア３０７２を介して、埋め込み配線３１０２と接続される。
【0026】
このように、積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＰ型半導体層３３１ｐを含むＰ型ＦＥＴを有する。このＰ型ＦＥＴでは、一方のＰ型半導体層３３１ｐがソース領域として機能し、他方のＰ型半導体層３３１ｐがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＮ型半導体層３４１ｎを含むＮ型ＦＥＴも有する。このＮ型ＦＥＴでは、一方のＮ型半導体層３４１ｎがソース領域として機能し、他方のＮ型半導体層３４１ｎがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。
【0027】
なお、積層トランジスタ構造より上層については、ビアおよび金属配線によりトランジスタ間の配線等が行われるが、これらは既知の配線プロセスによって実現が可能である。
【0028】
なお、ここでは、Ｐ型ＦＥＴおよびＮ型ＦＥＴにおけるナノワイヤの本数は、それぞれ、Ｙ方向に４本、Ｚ方向に２本、計８本ずつであるものとしたが、ナノノワイヤの本数はこれに限られるものではない。また、Ｐ型ＦＥＴとＮ型ＦＥＴのナノワイヤの本数は、異なっていてもかまわない。
【0029】
また、本明細書では、ナノワイヤの両端に形成され、トランジスタのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。上述したＣＦＥＴの基本構造例では、Ｐ型半導体層３３１ｐおよびＮ型半導体層３４１ｎが、パッドに相当する。
【0030】
また、以降の実施形態における平面図および断面図においては、各絶縁膜等の記載は省略することがある。また、以降の実施形態における平面図および断面図については、ナノワイヤおよびその両側のパッドを、簡易化した直線状の形状で記載することがある。また、本明細書において、「同一サイズ」等のように、サイズ等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
【0031】
また、本明細書では、トランジスタのソースおよびドレインのことを、適宜、トランジスタの「ノード」と称する。すなわち、トランジスタの一方のノードとは、トランジスタのソースまたはドレインのことを指し、トランジスタの両方のノードとは、トランジスタのソースおよびドレインのことを指す。
【0032】
また、本明細書では、Ｐ型ＦＥＴとＮ型ＦＥＴとが積層されていることを基本とするが、一部において、上層（または下層）のみに、Ｐ型ＦＥＴまたはＮ型ＦＥＴが形成される。その形成方法として、例えば、上層（または下層）のデバイスを形成した後に、上層（または下層）のデバイスを部分的に除去する（例えば、パッド部の除去、または、ゲート配線およびパッド部の除去）ことにより、上層（または下層）のみに、Ｐ型ＦＥＴまたはＮ型ＦＥＴを形成することができる。また、上層（または下層）のデバイスのパッド部のエピタキシャル成長による形成時に、上層（または下層）を部分的に非形成とすることにより、上層（または下層）のみに、Ｐ型ＦＥＴまたはＮ型ＦＥＴを形成することができる。
【0033】
また、本明細書では、Ｐ型ＦＥＴとＮ型ＦＥＴとが積層されていることを基本とするが、一部において、上層および下層に、同一導電型のＦＥＴ（Ｐ型ＦＥＴまたはＮ型ＦＥＴ）が積層される。すなわち、上層および下層のうち少なくとも一方に、異なる導電型のＦＥＴが形成されることがある。その形成方法として、例えば、上層（または下層）の一部にＮ型ＦＥＴ（またはＰ型ＦＥＴ）を形成する場合、Ｎ型ＦＥＴ（またはＰ型ＦＥＴ）を形成する部分にマスクをして、他の部分をＰ導電型（またはＮ導電型）にドーピングする。その後、Ｎ型ＦＥＴを形成する部分以外にマスクをして、Ｎ導電型（またはＰ導電型）にドーピングする。これにより、上層および下層のうち少なくとも一方に、異なる導電型のＦＥＴを形成できるため、同一導電型のＦＥＴを確実に積層することができる。
【0034】
また、以下の実施形態では、「ＶＤＤ」，「ＶＳＳ」は、電圧または電源自体を示すために用いるとする。
【0035】
また、以下の実施形態およびその変形例において、同様の部材等については、同じ符号を付して説明を省略することがある。
【0036】
（第１実施形態）
図１および図２は第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の例を示す図であり、図１（ａ）～（ｃ）は平面図、図２（ａ）～（ｃ）は平面視横方向における断面図である。具体的には、図１（ａ）は下部、すなわち基板に近い側に形成された立体構造トランジスタ（ここではＮ型ナノワイヤＦＥＴ）を含む部分を示し、図１（ｂ）は上部、すなわち基板から遠い側に形成された立体構造トランジスタ（ここではＰ型ナノワイヤＦＥＴ）を含む部分を示し、図１（ｃ）はＭ１，Ｍ２配線層、すなわち立体構造トランジスタが形成された部分より上部の金属配線層を示す。図２（ａ）は線Ｘ１－Ｘ１’の断面、図２（ｂ）は線Ｘ２－Ｘ２’の断面、図２（ｃ）は線Ｘ３－Ｘ３’の断面である。
図１および図２は第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の例を示す図であり、図１（ａ）～（ｃ）は平面図、図２（ａ）～（ｃ）は平面視横方向における断面図である。具体的には、図１（ａ）は下部、すなわち基板に近い側に形成された立体構造トランジスタ（ここではＮ型ナノワイヤＦＥＴ）を含む部分を示し、図１（ｂ）は上部、すなわち基板から遠い側に形成された立体構造トランジスタ（ここではＰ型ナノワイヤＦＥＴ）を含む部分を示し、図１（ｃ）はＭ１，Ｍ２配線層、すなわち立体構造トランジスタが形成された部分より上部の金属配線層を示す。図２（ａ）は線Ｘ１－Ｘ１’の断面、図２（ｂ）は線Ｘ２－Ｘ２’の断面、図２（ｃ）は線Ｘ３－Ｘ３’の断面である。
【0037】
図３は第１実施形態に係る１ポートＳＲＡＭセルの構成を示す回路図である。図３に示すように、１ポートＳＲＡＭセルには、ロードトランジスタＰＵ１，ＰＵ２と、ドライブトランジスタＰＤ１，ＰＤ２と、アクセストランジスタＰＧ１，ＰＧ２とにより構成される１ポートＳＲＡＭ回路が構成されている。ロードトランジスタＰＵ１，ＰＵ２は、Ｐ型ＦＥＴであり、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２は、Ｎ型ＦＥＴである。
【0038】
ロードトランジスタＰＵ１は、電源ＶＤＤと第１ノードＮＡとの間に設けられており、ドライブトランジスタＰＤ１は、第１ノードＮＡと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１は、ゲートが第２ノードＮＢに接続されており、インバータＩＮＶ１を構成している。ロードトランジスタＰＵ２は、電源ＶＤＤと第２ノードＮＢとの間に設けられており、ドライブトランジスタＰＤ２は、第２ノードＮＢと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ２およびドライブトランジスタＰＤ２は、ゲートが第１ノードＮＡに接続されており、インバータＩＮＶ２を構成している。すなわち、一方のインバータの出力は他方のインバータの入力に接続されており、これにより、ラッチが構成されている。
【0039】
アクセストランジスタＰＧ１は、ビット線ＢＬと第１ノードＮＡとの間に設けられており、ゲートがワード線ＷＬに接続されている。アクセストランジスタＰＧ２は、ビット線ＢＬＢと第２ノードＮＢとの間に設けられており、ゲートがワード線ＷＬに接続されている。なお、ビット線ＢＬ，ＢＬＢは、相補ビット線対を構成する。
【0040】
１ポートＳＲＡＭ回路では、相補ビット線対を構成するビット線ＢＬ，ＢＬＢを、ハイレベルおよびローレベルにそれぞれ駆動し、ワード線ＷＬをハイレベルに駆動すると、第１ノードＮＡにハイレベルが書き込まれ、第２ノードＮＢにローレベルが書き込まれる。一方、ビット線ＢＬ，ＢＬＢを、ローレベルおよびハイレベルにそれぞれ駆動し、ワード線ＷＬをハイレベルに駆動すると、第１ノードＮＡにローレベルが書き込まれ、第２ノードＮＢにハイレベルが書き込まれる。そして、第１および第２ノードＮＡ，ＮＢにデータがそれぞれ書き込まれている状態で、ワード線ＷＬをローレベルに駆動すると、ラッチ状態が確定し、第１および第２ノードＮＡ，ＮＢに書き込まれているデータが保持される。
【0041】
また、ビット線ＢＬ，ＢＬＢを予めハイレベルにプリチャージしておき、ワード線ＷＬをハイレベルに駆動すると、第１および第２ノードＮＡ，ＮＢに書き込まれたデータに応じてビット線ＢＬ，ＢＬＢの状態がそれぞれ確定するため、ＳＲＡＭセルからのデータの読み出しを行うことができる。具体的に、第１ノードＮＡがハイレベルであり、第２ノードＮＢがローレベルであれば、ビット線ＢＬはハイレベルを保持し、ビット線ＢＬＢはローレベルにディスチャージされる。一方、第１ノードＮＡがローレベルであり、第２ノードＮＢがハイレベルであれば、ビット線ＢＬはローレベルにディスチャージされ、ビット線ＢＬＢはハイレベルを保持する。
【0042】
以上に説明したように、１ポートＳＲＡＭセルは、ビット線ＢＬ，ＢＬＢおよびワード線ＷＬを制御することによって、ＳＲＡＭセルへのデータ書き込み、データ保持およびＳＲＡＭセルからのデータ読み出し機能を有する。
【0043】
なお、以下の説明では、図１等の平面図において、図面横方向をＸ方向、図面縦方向をＹ方向、基板面に垂直な方向をＺ方向としている。また、図１等の平面図において縦横に走る実線、および、図２等の断面図において縦に走る実線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
【0044】
また、図１等の平面図においてセルを取り囲むように表示された点線は、１ポートＳＲＡＭセルのセル枠（１ポートＳＲＡＭセルの外縁）を示す。１ポートＳＲＡＭセルは、セル枠が、Ｘ方向またはＹ方向に隣接するセルのセル枠と接するように配置される。
【0045】
また、図１等では、Ｘ方向に１ポートＳＲＡＭセルを隣接して配置する場合、Ｘ方向に反転させて配置される。また、Ｙ方向に１ポートＳＲＡＭセルを隣接して配置する場合、Ｙ方向に反転させて配置される。
【0046】
図１（ａ）に示すように、セル下部において、セル左右両端に、Ｙ方向に延びる電源配線１１，１２がそれぞれ設けられている。電源配線１１，１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ：Buried Power Rail）である。電源配線１１，１２は電圧ＶＳＳを供給する。なお、図１では、トランジスタＰ１，Ｐ２がロードトランジスタＰＵ１，ＰＵ２にそれぞれ相当する。トランジスタＮ３，Ｎ４がドライブトランジスタＰＤ１に相当する。トランジスタＮ５，Ｎ６がドライブトランジスタＰＤ２に相当する。トランジスタＮ７，Ｎ８がアクセストランジスタＰＧ１に相当する。トランジスタＮ１，Ｎ２がアクセストランジスタＰＧ２に相当する。
【0047】
セル下部に、Ｙ方向に延びるナノワイヤ（nanowire）２１ａ～２１ｈが形成されており、セル上部には、Ｙ方向に延びるナノワイヤ２１ｉ，２１ｊ，２６ａ～２６ｄが形成されている。
【0048】
また、ナノワイヤ２１ａ～２１ｄは、Ｘ方向に並んで形成されている。ナノワイヤ２１ｅ～２１ｈは、Ｘ方向に並んで形成されている。ナノワイヤ２１ｉ，２６ａ，２６ｂは、Ｘ方向に並んで形成されている。ナノワイヤ２１ｊ，２６ｃ，２６ｄは、Ｘ方向に並んで形成されている。
【0049】
また、ナノワイヤ２１ａ～２１ｄ，２６ａ，２６ｂは、ナノワイヤ２１ｅ～２１ｈ，２６ｃ，２６ｄとそれぞれＹ方向に並んで形成されている。
【0050】
また、ナノワイヤ２１ａ，２１ｃ～２１ｆ，２１ｈは、ナノワイヤ２６ａ，２１ｉ，２６ｂ，２６ｃ，２１ｊ，２６ｄとそれぞれ平面視で重なっている。
【0051】
ゲート配線（Gate）３１～３４は、セル下部からセル上部にかけてＺ方向に延びており、かつ、Ｘ方向に延びている。ゲート配線３１，３２は、Ｘ方向に並んで形成されており、ゲート配線３３，３４は、Ｘ方向に並んで形成されている。ゲート配線３１は、トランジスタＮ１，Ｎ２およびダミートランジスタＰ２１のゲートとなる。ゲート配線３２は、トランジスタＮ３，Ｎ４，Ｐ１およびダミートランジスタＰ２２のゲートとなる。ゲート配線３３は、トランジスタＮ５，Ｎ６，Ｐ２およびダミートランジスタＰ２３のゲートとなる。ゲート配線３４は、トランジスタＮ７，Ｎ８およびダミートランジスタＰ２４のゲートとなる。
【0052】
ナノワイヤ２１ａの図面上端、ナノワイヤ２１ａ，２１ｅの間、ナノワイヤ２１ｅの図面下端、ナノワイヤ２１ｂの図面上端、ナノワイヤ２１ｂ，２１ｆの間、ナノワイヤ２１ｆの図面下端、ナノワイヤ２１ｃの図面上端、ナノワイヤ２１ｃ，２１ｇの間、ナノワイヤ２１ｇの図面下端、ナノワイヤ２１ｄの図面上端、ナノワイヤ２１ｄ，２１ｈの間、および、ナノワイヤ２１ｈの図面下端に、Ｎ型半導体がドーピングされたパッド２２ａ～２２ｌがそれぞれ形成されている。ナノワイヤ２１ａ～２１ｈが、トランジスタＮ１～Ｎ８のチャネル部をそれぞれ構成する。パッド２２ａ，２２ｂが、トランジスタＮ１のノードを構成する。パッド２２ｄ，２２ｅが、トランジスタＮ２のノードを構成する。パッド２２ｇ，２２ｈが、トランジスタＮ３のノードを構成する。パッド２２ｊ，２２ｋが、トランジスタＮ４のノードを構成する。パッド２２ｂ，２２ｃが、トランジスタＮ５のノードを構成する。パッド２２ｅ，２２ｆが、トランジスタＮ６のノードを構成する。パッド２２ｈ，２２ｉが、トランジスタＮ７のノードを構成する。パッド２２ｋ，２２ｌが、トランジスタＮ８のノードを構成する。
【0053】
すなわち、ナノワイヤ２１ａ、ゲート配線３１およびパッド２２ａ，２２ｂによって、トランジスタＮ１が構成される。ナノワイヤ２１ｂ、ゲート配線３１およびパッド２２ｄ，２２ｅによって、トランジスタＮ２が構成される。ナノワイヤ２１ｃ、ゲート配線３２およびパッド２２ｇ，２２ｈによって、トランジスタＮ３が構成される。ナノワイヤ２１ｄ、ゲート配線３２およびパッド２２ｊ，２２ｋによって、トランジスタＮ４が構成される。ナノワイヤ２１ｅ、ゲート配線３３およびパッド２２ｂ，２２ｃによって、トランジスタＮ５が構成される。ナノワイヤ２１ｆ、ゲート配線３３およびパッド２２ｅ，２２ｆによって、トランジスタＮ６が構成される。ナノワイヤ２１ｇ、ゲート配線３４およびパッド２２ｈ，２２ｉによって、トランジスタＮ７が構成される。ナノワイヤ２１ｈ、ゲート配線３４およびパッド２２ｋ，２２ｌによって、トランジスタＮ８が構成される。
【0054】
ナノワイヤ２１ｉの図面上端、ナノワイヤ２１ｉの図面下端、ナノワイヤ２１ｊの図面上端、および、ナノワイヤ２１ｊの図面下端に、Ｐ型半導体がドーピングされたパッド２２ｍ～２２ｐがそれぞれ形成されている。ナノワイヤ２１ｉ，２１ｊが、トランジスタＰ１，Ｐ２のチャネル部をそれぞれ構成する。パッド２２ｍ，２２ｎが、トランジスタＰ１のノードを構成する。パッド２２ｏ，２２ｐが、トランジスタＰ２のノードを構成する。
【0055】
すなわち、ナノワイヤ２１ｉ、ゲート配線３２およびパッド２２ｍ，２２ｎによって、トランジスタＰ１が構成される。ナノワイヤ２１ｊ、ゲート配線３３およびパッド２２ｏ，２２ｐによって、トランジスタＰ２が構成される。
【0056】
ナノワイヤ２６ａの図面上端、ナノワイヤ２６ａ，２６ｃの間、ナノワイヤ２６ｃの図面下端、ナノワイヤ２６ｂの図面上端、ナノワイヤ２６ｂ，２６ｄの間、および、ナノワイヤ２６ｄの図面下端に、Ｐ型半導体がドーピングされたダミーパッド２７ａ～２７ｆがそれぞれ形成されている。ダミーパッド２７ａ，２７ｂが、ダミートランジスタＰ２１のノードを構成する。ダミーパッド２７ｄ，２７ｅが、ダミートランジスタＰ２２のノードを構成する。ダミーパッド２７ｂ，２７ｃが、ダミートランジスタＰ２３のノードを構成する。ダミーパッド２７ｅ，２７ｆが、ダミートランジスタＰ２４のノードを構成する。ナノワイヤ２６ａ～２６ｄが、ダミートランジスタＰ２１～Ｐ２４のチャネル部をそれぞれ構成する。なお、ダミートランジスタＰ２１～Ｐ２４は、論理機能を有さないトランジスタである。また、図３の回路図では、ダミートランジスタＰ２１～Ｐ２４を省略して図示している。なお、以降に説明する実施形態およびその変形例における１ポートＳＲＡＭセルには、ダミートランジスタが含まれるものがあるが、各ダミートランジスタは、１ポートＳＲＡＭセルの論理機能に影響しないため、回路図への図示は省略する。
【0057】
したがって、トランジスタＮ１，Ｎ３～Ｎ６，Ｎ８が、ダミートランジスタＰ２１、トランジスタＰ１、ダミートランジスタＰ２２，Ｐ２３、トランジスタＰ２およびダミートランジスタＰ２４とそれぞれ平面視において重なっている。
【0058】
また、トランジスタＮ１～Ｎ４がＸ方向に並んで形成されている。トランジスタＮ５～Ｎ８がＸ方向に並んで形成されている。トランジスタＰ１およびダミートランジスタＰ２１，Ｐ２２がＸ方向に並んで形成されている。トランジスタＰ２およびダミートランジスタＰ２３，Ｐ２４がＸ方向に並んで形成されている。
【0059】
また、トランジスタＮ１～Ｎ４およびダミートランジスタＰ２１，Ｐ２２は、トランジスタＮ５～Ｎ８およびダミートランジスタＰ２３，Ｐ２４とそれぞれＹ方向に並んで形成されている。
【0060】
図１（ａ）に示すように、セル下部に、Ｘ方向に延びるローカル配線（LI：Local Interconnect）４１ａ～４１ｆが形成されている。ローカル配線４１ａは、パッド２２ａ，２２ｄと接続されている。ローカル配線４１ｂは、パッド２２ｂ，２２ｅと接続されている。ローカル配線４１ｃは、パッド２２ｃ，２２ｆと接続されている。ローカル配線４１ｄは、パッド２２ｇ，２２ｊと接続されている。ローカル配線４１ｅは、パッド２２ｈ，２２ｋと接続されている。ローカル配線４１ｆは、パッド２２ｉ，２２ｌと接続されている。
【0061】
すなわち、トランジスタＮ１，Ｎ２は互いのパッド同士がローカル配線により接続されており、ゲート配線を共有している。トランジスタＮ３，Ｎ４は互いのパッド同士がローカル配線により接続されており、ゲート配線を共有している。トランジスタＮ５，Ｎ６は互いのパッド同士がローカル配線により接続されており、ゲート配線を共有している。トランジスタＮ７，Ｎ８は互いのパッド同士がローカル配線により接続されており、ゲート配線を共有している。また、トランジスタＮ１，Ｎ２がアクセストランジスタＰＧ２に相当する。トランジスタＮ３，Ｎ４がドライブトランジスタＰＤ１に相当する。トランジスタＮ５，Ｎ６がドライブトランジスタＰＤ２に相当する。トランジスタＮ７，Ｎ８がアクセストランジスタＰＧ１に相当する。したがって、本実施形態に係る１ポートＳＲＡＭセルにおいて、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２は、それぞれ、並列接続された２つのＮ型ＦＥＴにより構成されている。
【0062】
図１（ｂ）に示すように、セル上部に、Ｘ方向に延びるローカル配線４１ｇ～４１ｊが形成されている。ローカル配線４１ｇは、パッド２２ｍと接続されている。ローカル配線４１ｈは、パッド２２ｎと接続されている。ローカル配線４１ｉは、パッド２２ｏと接続されている。ローカル配線４１ｊは、パッド２２ｐと接続されている。
【0063】
ローカル配線４１ｂは、コンタクト（via）５１ａを介して、ローカル配線４１ｉと接続されている。ローカル配線４１ｃは、コンタクト５１ｂを介して、電源配線１１と接続されている。ローカル配線４１ｄは、コンタクト５１ｃを介して、電源配線１２と接続されている。ローカル配線４１ｅは、コンタクト５１ｄを介して、ローカル配線４１ｈと接続されている。
【0064】
ローカル配線４１ｈは、シェアードコンタクト(Shared-contact)６１ａを介して、ゲート配線３３と接続されている。ローカル配線４１ｉは、シェアードコンタクト６１ｂを介して、ゲート配線３２と接続されている。なお、ローカル配線４１ｅ，４１ｈ、コンタクト５１ｄ、シェアードコンタクト６１ａおよびゲート配線３３が第１ノードＮＡに相当し、ローカル配線４１ｂ，４１ｉ、コンタクト５１ａ、シェアードコンタクト６１ｂおよびゲート配線３２が第２ノードＮＢに相当する。
【0065】
図１（ｃ）に示すように、金属配線層であるＭ１配線層に、セル上下両端にかけてＹ方向に延びる配線７１～７３が形成されている。また、配線７４，７５が形成されている。配線７１は、電圧ＶＤＤを供給する。配線７２，７３が、ビット線ＢＬ，ＢＬＢにそれぞれ相当する。
【0066】
Ｍ１配線層の上層であるＭ２配線層に、セル左右両端にかけてＸ方向に延びる配線８１が形成されている。配線８１は、ワード線ＷＬに相当する。
【0067】
配線７１は、コンタクト９１ａを介して、ローカル配線４１ｇと接続されており、コンタクト９１ｂを介して、ローカル配線４１ｊと接続されている。配線７２は、コンタクト９１ｃを介して、ローカル配線４１ｆと接続されている。配線７３は、コンタクト９１ｄを介して、ローカル配線４１ａと接続されている。配線７４は、コンタクト（Gate-contact）６１ｃを介して、ゲート配線３１と接続されており、コンタクト９１ｅを介して、配線８１と接続されている。配線７５は、コンタクト６１ｄを介して、ゲート配線３４と接続されており、コンタクト９１ｆを介して、配線８１と接続されている。すなわち、配線８１は、コンタクト９１ｅ、配線７４およびコンタクト６１ｃを介して、ゲート配線３１と接続されており、コンタクト９１ｆ、配線７５およびコンタクト６１ｄを介して、ゲート配線３４と接続されている。
【0068】
以上の構成により、トランジスタＰ１（ロードトランジスタＰＵ１）は、パッド２２ｍが電圧ＶＤＤを供給する配線７１に、パッド２２ｎがローカル配線４１ｈ（第１ノードＮＡ）に、ゲート配線３２がシェアードコンタクト６１ｂ（第２ノードＮＢ）にそれぞれ接続されている。トランジスタＰ２（ロードトランジスタＰＵ２）は、パッド２２ｐが電圧ＶＤＤを供給する配線７１に、パッド２２ｏがローカル配線４１ｉ（第２ノードＮＢ）に、ゲート配線３３がシェアードコンタクト６１ａ（第１ノードＮＡ）にそれぞれ接続されている。トランジスタＮ３，Ｎ４（ドライブトランジスタＰＤ１）は、パッド２２ｈ，２２ｋがローカル配線４１ｅ（第１ノードＮＡ）に、パッド２２ｇ，２２ｊが電圧ＶＳＳを供給する電源配線１２に、ゲート配線３２がシェアードコンタクト６１ｂ（第２ノードＮＢ）にそれぞれ接続されている。トランジスタＮ５，Ｎ６（ドライブトランジスタＰＤ２）は、パッド２２ｂ，２２ｅがローカル配線４１ｂ（第２ノードＮＢ）に、パッド２２ｃ，２２ｆが電圧ＶＳＳを供給する電源配線１１に、ゲート配線３３がシェアードコンタクト６１ａ（第１ノードＮＡ）にそれぞれ接続されている。トランジスタＮ７，Ｎ８（アクセストランジスタＰＧ１）は、パッド２２ｉ，２２ｌが配線７２（ビット線ＢＬ）に、パッド２２ｈ，２２ｋがローカル配線４１ｅ（第１ノードＮＡ）に、ゲート配線３４が配線８１（ワード線ＷＬ）にそれぞれ接続されている。トランジスタＮ１，Ｎ２（アクセストランジスタＰＧ２）は、パッド２２ａ，２２ｄが配線７３（ビット線ＢＬＢ）に、パッド２２ｂ，２２ｅがローカル配線４１ｂ（第２ノードＮＢ）に、ゲート配線３１が配線８１（ワード線ＷＬ）にそれぞれ接続されている。
【0069】
すなわち、トランジスタＮ１～Ｎ８，Ｐ１，Ｐ２により１ポートＳＲＡＭ回路が構成される。また、トランジスタＮ１～Ｎ８，Ｐ１，Ｐ２は、それぞれ、立体構造トランジスタである。
【0070】
また、トランジスタＰ１，Ｐ２がロードトランジスタＰＵ１，ＰＵ２にそれぞれ相当する。並列接続されたトランジスタＮ１，Ｎ２がアクセストランジスタＰＧ２に相当する。並列接続されたトランジスタＮ３，Ｎ４がドライブトランジスタＰＤ１に相当する。並列接続されたトランジスタＮ５，Ｎ６がドライブトランジスタＰＤ２に相当する。並列接続されたトランジスタＮ７，Ｎ８がアクセストランジスタＰＧ１に相当する。すなわち、ロードトランジスタＰＵ１，ＰＵ２は、それぞれ、１つのトランジスタにより構成されており、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２は、それぞれ、並列接続された２つのトランジスタにより構成されている。このため、ロードトランジスタＰＵ１，ＰＵ２を構成するトランジスタの数は、それぞれ、ドライブトランジスタＰＤ１を構成するトランジスタの数よりも少なく、かつ、ドライブトランジスタＰＤ２を構成するトランジスタの数よりも少ない。
【0071】
したがって、ＣＦＥＴを用いた、１ポートＳＲＡＭセルのレイアウト構造において、１ポートＳＲＡＭ回路を構成する６つのトランジスタ（ロードトランジスタＰＵ１，ＰＵ２、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２）が、異なる数のナノワイヤトランジスタで構成された１ポートＳＲＡＭセルのレイアウト構造を実現することができる。これにより、半導体記憶装置の、動作速度および動作安定性の向上を図ることができる。
【0072】
また、トランジスタＰ１，Ｐ２は、トランジスタＮ３，Ｎ６とそれぞれ平面視で重なっている。すなわち、トランジスタＰ１，Ｐ２は、トランジスタＮ３，Ｎ６とそれぞれ積層される。これにより、１ポートＳＲＡＭセルの小面積化を行うことができる。
【0073】
また、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２は、それぞれ、並列接続された２つのトランジスタにより構成されている。これにより、１ポートＳＲＡＭセルからのデータの読み出し、および、１ポートＳＲＡＭセルへのデータの書き込みを容易化するとともに、半導体記憶装置の動作の高速化を図ることができる。
【0074】
また、セル下部に、トランジスタＮ１～Ｎ８が形成されており、セル上部に、トランジスタＰ１，Ｐ２およびダミートランジスタＰ２１～Ｐ２４が形成されている。すなわち、セル下部には、Ｎ型ＦＥＴのみが形成され、セル上部には、ダミートランジスタを含むＰ型ＦＥＴのみが形成されている。これにより、製造プロセスの複雑化を防止することができる。
【0075】
なお、ダミートランジスタＰ２１～Ｐ２４の各ノードには、いずれもローカル配線が接続されていない。このため、ダミートランジスタＰ２１～Ｐ２４は、１ポートＳＲＡＭセルの論理機能に影響を与えない。また、本実施形態に係る１ポートＳＲＡＭセルに、ダミートランジスタＰ２１～Ｐ２４が形成されていなくてもよい。ただし、ダミートランジスタＰ２１～Ｐ２４を形成した方が、半導体記憶装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
【0076】
また、ローカル配線４１ｈとゲート配線３３とを接続するシェアードコンタクト６１ａ、および、ローカル配線４１ｉとゲート配線３２とを接続するシェアードコンタクト６１ｂは、Ｍ１配線層に配置された配線とゲート配線とを接続するコンタクト６１ｃ，６１ｄと同じプロセス工程において形成されてもよいし、別のプロセス工程において形成されてもよい。
【0077】
また、電圧ＶＤＤを供給する配線７１をＭ１配線層に設けているが、電圧ＶＤＤを供給する電源配線は埋め込み配線層に設けてもよい。また、電圧ＶＤＤを供給する電源配線をＭ１配線層および埋め込み配線層の両方に設けてもよい。この場合、電圧ＶＤＤを供給する電源が強化されるため、電源の安定化を図ることができる。
【0078】
（変形例１）
図４は第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図４（ａ）はセル下部を示し、図４（ｂ）はセル上部を示し、図４（ｃ）はＭ１，Ｍ２配線層を示す。図４では、セル上部にＮ型ＦＥＴが形成されており、セル下部にＰ型ＦＥＴが形成されている。すなわち、図４では、セル上部およびセル下部に形成されるトランジスタの導電型が、図１に示す１ポートＳＲＡＭセルと逆になっている。
図４は第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図４（ａ）はセル下部を示し、図４（ｂ）はセル上部を示し、図４（ｃ）はＭ１，Ｍ２配線層を示す。図４では、セル上部にＮ型ＦＥＴが形成されており、セル下部にＰ型ＦＥＴが形成されている。すなわち、図４では、セル上部およびセル下部に形成されるトランジスタの導電型が、図１に示す１ポートＳＲＡＭセルと逆になっている。
【0079】
具体的に、セル上部にトランジスタＮ１～Ｎ８およびローカル配線４１ａ～４１ｆが形成されており、セル下部にトランジスタＰ１，Ｐ２、ダミートランジスタＰ２１～Ｐ２４およびローカル配線４１ｇ～４１ｊが形成されている。
【0080】
また、埋め込み配線層に、Ｙ方向に延びる電源配線１３が形成されている。電源配線１３は、電圧ＶＤＤを供給する。
【0081】
ローカル配線４１ｇは、コンタクト５１ｅを介して、電源配線１３と接続されており、ローカル配線４１ｊは、コンタクト５１ｆを介して、電源配線１３と接続されている。
【0082】
ローカル配線４１ｉは、コンタクト５１ａ、ローカル配線４１ｂおよびシェアードコンタクト６１ｂを介して、ゲート配線３２と接続されている。ローカル配線４１ｈは、コンタクト５１ｄ、ローカル配線４１ｅおよびシェアードコンタクト６１ａを介して、ゲート配線３３と接続されている。
【0083】
本変形例により、第１実施形態に係る１ポートＳＲＡＭセルと同様の効果を得ることができる。
【0084】
（変形例２）
図５は第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図５（ａ）はセル下部を示し、図５（ｂ）はセル上部を示し、図５（ｃ）はＭ１，Ｍ２配線層を示す。図５では、図１と対比すると、トランジスタＮ２，Ｎ７がセル下部に形成されていない。すなわち、図５では、アクセストランジスタＰＧ１，ＰＧ２が、それぞれ、１つのトランジスタで構成されている。
図５は第１実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図５（ａ）はセル下部を示し、図５（ｂ）はセル上部を示し、図５（ｃ）はＭ１，Ｍ２配線層を示す。図５では、図１と対比すると、トランジスタＮ２，Ｎ７がセル下部に形成されていない。すなわち、図５では、アクセストランジスタＰＧ１，ＰＧ２が、それぞれ、１つのトランジスタで構成されている。
【0085】
具体的に、セル下部に、ナノワイヤ２１ｂ，２１ｇおよびパッド２２ｄ，２２ｉが形成されていない。また、ローカル配線４１ａは、パッド２２ａと接続されており、ローカル配線４１ｆは、パッド２２ｌと接続されている。
【0086】
本変形例により、第１実施形態に係る１ポートＳＲＡＭセルと同様の効果を得ることができる。
【0087】
また、トランジスタＮ１，Ｎ３～Ｎ６，Ｎ８は、ダミートランジスタＰ２１、トランジスタＰ１、ダミートランジスタＰ２２，Ｐ２３、トランジスタＰ２およびダミートランジスタＰ２４とそれぞれ平面視で重なっている。すなわち、各トランジスタは、他のトランジスタと積層されているため、一部のトランジスタの除去等を行う必要がない。このため、製造プロセスの複雑化を抑制することができる。
【0088】
なお、トランジスタＮ１，Ｎ３～Ｎ６，Ｎ８をセル上部に形成し、トランジスタＰ１，Ｐ２およびダミートランジスタＰ２１～Ｐ２４をセル下部に形成してもよい。すなわち、セル上部およびセル下部に形成されるトランジスタの導電型を逆にしてもよい。この場合、１ポートＳＲＡＭセルには、１ポートＳＲＡＭ回路が構成されるように、ローカル配線およびコンタクト等が形成される。
【0089】
（第２実施形態）
図６は第２実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の例を示す平面図である。具体的に、図６（ａ）はセル下部を示し、図６（ｂ）はセル上部を示し、図６（ｃ）はＭ１，Ｍ２配線層を示す。第２実施形態に係る１ポートＳＲＡＭセルでは、セル下部に、トランジスタＮ１，Ｎ３，Ｎ５，Ｎ７およびダミートランジスタＮ２１，Ｎ２２が形成されており、セル上部に、トランジスタＮ２，Ｎ４，Ｎ６，Ｎ８，Ｐ１，Ｐ２が形成されている。なお、図６では、トランジスタＰ１，Ｐ２がロードトランジスタＰＵ１，ＰＵ２にそれぞれ相当する。トランジスタＮ３，Ｎ４がドライブトランジスタＰＤ１に相当する。トランジスタＮ５，Ｎ６がドライブトランジスタＰＤ２に相当する。トランジスタＮ７，Ｎ８がアクセストランジスタＰＧ１に相当する。トランジスタＮ１，Ｎ２がアクセストランジスタＰＧ２に相当する。
図６は第２実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の例を示す平面図である。具体的に、図６（ａ）はセル下部を示し、図６（ｂ）はセル上部を示し、図６（ｃ）はＭ１，Ｍ２配線層を示す。第２実施形態に係る１ポートＳＲＡＭセルでは、セル下部に、トランジスタＮ１，Ｎ３，Ｎ５，Ｎ７およびダミートランジスタＮ２１，Ｎ２２が形成されており、セル上部に、トランジスタＮ２，Ｎ４，Ｎ６，Ｎ８，Ｐ１，Ｐ２が形成されている。なお、図６では、トランジスタＰ１，Ｐ２がロードトランジスタＰＵ１，ＰＵ２にそれぞれ相当する。トランジスタＮ３，Ｎ４がドライブトランジスタＰＤ１に相当する。トランジスタＮ５，Ｎ６がドライブトランジスタＰＤ２に相当する。トランジスタＮ７，Ｎ８がアクセストランジスタＰＧ１に相当する。トランジスタＮ１，Ｎ２がアクセストランジスタＰＧ２に相当する。
【0090】
セル下部に、ナノワイヤ２１ａ，２１ｃ，２１ｅ，２１ｇが形成されている。また、セル下部に、Ｙ方向に延びるナノワイヤ２８ａ，２８ｂが形成されている。セル上部に、ナノワイヤ２１ｂ，２１ｄ，２１ｆ，２１ｈ，２１ｉ，２１ｊが形成されている。
【0091】
ナノワイヤ２１ａ，２１ｃ，２８ａは、Ｘ方向に並んで形成されている。ナノワイヤ２１ｅ，２１ｇ，２８ｂは、Ｘ方向に並んで形成されている。ナノワイヤ２１ｂ，２１ｄ，２１ｉは、Ｘ方向に並んで形成されている。ナノワイヤ２１ｆ，２１ｈ，２１ｊは、Ｘ方向に並んで形成されている。
【0092】
また、ナノワイヤ２１ａ～２１ｄは、ナノワイヤ２１ｅ～２１ｈとそれぞれＹ方向に並んで形成されている。
【0093】
また、ナノワイヤ２１ａ，２１ｃ，２１ｅ，２１ｇ，２８ａ，２８ｂは、ナノワイヤ２１ｂ，２１ｄ，２１ｆ，２１ｈ，２１ｉ，２１ｊとそれぞれ平面視で重なっている。
【0094】
ゲート配線３２は、ダミートランジスタＮ２１のゲートとなり、ゲート配線３３は、ダミートランジスタＮ２２のゲートとなる。ナノワイヤ２８ａの図面上端、ナノワイヤ２８ａの図面下端、ナノワイヤ２８ｂの図面上端、および、ナノワイヤ２８ｂの図面下端に、Ｎ型半導体がドーピングされたダミーパッド２９ａ～２９ｄがそれぞれ形成されている。ナノワイヤ２８ａ，２８ｂがダミートランジスタＮ２１，Ｎ２２のチャネル部をそれぞれ構成する。ダミーパッド２９ａ，２９ｂがダミートランジスタＮ２１のノードを構成し、ダミーパッド２９ｃ，２９ｄがダミートランジスタＮ２２のノードを構成する。なお、ダミートランジスタＮ２１，Ｎ２２は、論理機能を有さないトランジスタである。
【0095】
したがって、トランジスタＮ１，Ｎ３，Ｎ５，Ｎ７およびダミートランジスタＮ２１，Ｎ２２は、トランジスタＮ２，Ｎ４，Ｎ６，Ｎ８，Ｐ１，Ｐ２とそれぞれ平面視で重なっている。
【0096】
また、トランジスタＮ１，Ｎ３およびダミートランジスタＮ２１は、Ｘ方向に並んで形成されている。トランジスタＮ５，Ｎ７およびダミートランジスタＮ２２は、Ｘ方向に並んで形成されている。トランジスタＮ２，Ｎ４，Ｐ１は、Ｘ方向に並んで形成されている。トランジスタＮ６，Ｎ８，Ｐ２はＸ方向に並んで形成されている。
【0097】
セル下部において、ローカル配線４１ａは、パッド２２ａと接続されている。ローカル配線４１ｂは、パッド２２ｂと接続されている。ローカル配線４１ｃは、パッド２２ｃと接続されている。ローカル配線４１ｄは、パッド２２ｇと接続されている。ローカル配線４１ｅは、パッド２２ｈと接続されている。ローカル配線４１ｆは、パッド２２ｉと接続されている。
【0098】
セル上部に、Ｘ方向に延びるローカル配線４２ａ～４２ｄが形成されている。ローカル配線４２ａは、パッド２２ｄと接続されている。ローカル配線４２ｂは、パッド２２ｊと接続されている。ローカル配線４２ｃは、パッド２２ｆと接続されている。ローカル配線４２ｄは、パッド２２ｌと接続されている。また、ローカル配線４１ｉは、パッド２２ｅ，２２ｏと接続されている。ローカル配線４１ｈは、パッド２２ｎ，２２ｋと接続されている。
【0099】
ローカル配線４２ａは、コンタクト５２ａを介して、ローカル配線４１ａと接続されており、コンタクト９１ｄを介して配線７３と接続されている。ローカル配線４２ｂは、コンタクト５２ｂを介して、ローカル配線４１ｄと接続されている。ローカル配線４２ｃは、コンタクト５２ｃを介して、ローカル配線４１ｃと接続されている。ローカル配線４２ｄは、コンタクト５２ｄを介して、ローカル配線４１ｆと接続されており、コンタクト９１ｃを介して、配線７２に接続されている。
【0100】
すなわち、トランジスタＮ１，Ｎ２は互いのパッド同士がローカル配線およびコンタクトにより接続されており、ゲート配線を共有している。トランジスタＮ３，Ｎ４は互いのパッド同士がローカル配線およびコンタクトにより接続されており、ゲート配線を共有している。トランジスタＮ５，Ｎ６は互いのパッド同士がローカル配線およびコンタクトにより接続されており、ゲート配線を共有している。トランジスタＮ７，Ｎ８は互いのパッド同士がローカル配線およびコンタクトにより接続されており、ゲート配線を共有している。また、トランジスタＮ１，Ｎ２がアクセストランジスタＰＧ２に相当する。トランジスタＮ３，Ｎ４がドライブトランジスタＰＤ１に相当する。トランジスタＮ５，Ｎ６がドライブトランジスタＰＤ２に相当する。トランジスタＮ７，Ｎ８がアクセストランジスタＰＧ１に相当する。したがって、本実施形態に係る１ポートＳＲＡＭセルにおいて、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２は、それぞれ、並列接続された２つのＮ型ＦＥＴにより構成されている。
【0101】
以上の構成により、トランジスタＰ１（ロードトランジスタＰＵ１）は、パッド２２ｍが電圧ＶＤＤを供給する配線７１に、パッド２２ｎがローカル配線４１ｈ（第１ノードＮＡ）に、ゲート配線３２がシェアードコンタクト６１ｂ（第２ノードＮＢ）にそれぞれ接続されている。トランジスタＰ２（ロードトランジスタＰＵ２）は、パッド２２ｐが電圧ＶＤＤを供給する配線７１に、パッド２２ｏがローカル配線４１ｉ（第２ノードＮＢ）に、ゲート配線３３がシェアードコンタクト６１ａ（第１ノードＮＡ）にそれぞれ接続されている。トランジスタＮ３，Ｎ４（ドライブトランジスタＰＤ１）は、パッド２２ｈ，２２ｋがローカル配線４１ｅ，４１ｈ（第１ノードＮＡ）に、パッド２２ｇ，２２ｊが電圧ＶＳＳを供給する電源配線１２に、ゲート配線３２がシェアードコンタクト６１ｂ（第２ノードＮＢ）にそれぞれ接続されている。トランジスタＮ５，Ｎ６（ドライブトランジスタＰＤ２）は、パッド２２ｂ，２２ｅがローカル配線４１ｂ，４１ｉ（第２ノードＮＢ）に、パッド２２ｃ，２２ｆが電圧ＶＳＳを供給する電源配線１１に、ゲート配線３３がシェアードコンタクト６１ａ（第１ノードＮＡ）にそれぞれ接続されている。トランジスタＮ７，Ｎ８（アクセストランジスタＰＧ１）は、パッド２２ｉ，２２ｌが配線７２（ビット線ＢＬ）に、パッド２２ｈ，２２ｋがローカル配線４１ｅ，４１ｈ（第１ノードＮＡ）に、ゲート配線３４が配線８１（ワード線ＷＬ）にそれぞれ接続されている。トランジスタＮ１，Ｎ２（アクセストランジスタＰＧ２）は、パッド２２ａ，２２ｄが配線７３（ビット線ＢＬＢ）に、パッド２２ｂ，２２ｅがローカル配線４１ｂ，４１ｉ（第２ノードＮＢ）に、ゲート配線３１が配線８１（ワード線ＷＬ）にそれぞれ接続されている。
【0102】
すなわち、トランジスタＮ１～Ｎ８，Ｐ１，Ｐ２により１ポートＳＲＡＭ回路が構成される。また、トランジスタＮ１～Ｎ８，Ｐ１，Ｐ２は、それぞれ、立体構造トランジスタである。
【0103】
また、トランジスタＰ１，Ｐ２がロードトランジスタＰＵ１，ＰＵ２にそれぞれ相当する。並列接続されたトランジスタＮ１，Ｎ２がアクセストランジスタＰＧ２に相当する。並列接続されたトランジスタＮ３，Ｎ４がドライブトランジスタＰＤ１に相当する。並列接続されたトランジスタＮ５，Ｎ６がドライブトランジスタＰＤ２に相当する。並列接続されたトランジスタＮ７，Ｎ８がアクセストランジスタＰＧ１に相当する。すなわち、ロードトランジスタＰＵ１，ＰＵ２は、それぞれ、１つのトランジスタにより構成されており、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２は、それぞれ、並列接続された２つのトランジスタにより構成されている。このため、ロードトランジスタＰＵ１，ＰＵ２を構成するトランジスタの数は、それぞれ、ドライブトランジスタＰＤ１を構成するトランジスタの数よりも少なく、かつ、ドライブトランジスタＰＤ２を構成するトランジスタの数よりも少ない。
【0104】
したがって、ＣＦＥＴを用いた、１ポートＳＲＡＭセルのレイアウト構造において、１ポートＳＲＡＭ回路を構成する６つのトランジスタ（ロードトランジスタＰＵ１，ＰＵ２、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２）が、異なる数のナノワイヤトランジスタで構成された１ポートＳＲＡＭセルのレイアウト構造を実現することができる。これにより、半導体記憶装置の、動作速度および動作安定性の向上を図ることができる。
【0105】
また、トランジスタＮ１，Ｎ３，Ｎ５，Ｎ７は、トランジスタＮ２，Ｎ４，Ｎ６，Ｎ８とそれぞれ平面視で重なっている。すなわち、トランジスタＮ１，Ｎ３，Ｎ５，Ｎ７が、トランジスタＮ２，Ｎ４，Ｎ６，Ｎ８とそれぞれ積層される。これにより、１ポートＳＲＡＭセルの小面積化を行うことができる。
【0106】
また、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２は、それぞれ、並列接続された２つのトランジスタにより構成されている。これにより、１ポートＳＲＡＭセルからのデータの読み出し、および、１ポートＳＲＡＭセルへのデータの書き込みを容易化するとともに、半導体記憶装置の動作の高速化を図ることができる。
【0107】
また、トランジスタＮ１，Ｎ３，Ｎ５，Ｎ７およびダミートランジスタＮ２１，Ｎ２２は、トランジスタＮ２，Ｎ４，Ｎ６，Ｎ８，Ｐ１，Ｐ２とそれぞれ平面視で重なっている。すなわち、トランジスタＮ１，Ｎ３，Ｎ５，Ｎ７およびダミートランジスタＮ２１，Ｎ２２が、トランジスタＮ２，Ｎ４，Ｎ６，Ｎ８，Ｐ１，Ｐ２とそれぞれ積層される。これにより、各トランジスタは、他のトランジスタと積層されているため、一部のトランジスタの除去等を行う必要がない。このため、製造プロセスの複雑化を抑制することができる。
【0108】
また、セル下部に、トランジスタＮ１，Ｎ３，Ｎ５，Ｎ７およびダミートランジスタＮ２１，Ｎ２２が形成されており、セル上部に、トランジスタＮ２，Ｎ４，Ｎ６，Ｎ８，Ｐ１，Ｐ２が形成されている。すなわち、セル下部にＮ型ＦＥＴのみが形成されており、セル上部に形成されるトランジスタの一部をＮ型ＦＥＴに置き換えることで、上記構成を実現することができる。これにより、製造プロセスの複雑化を抑制することができる。
【0109】
なお、ダミートランジスタＮ２１，Ｎ２２の各ノードには、いずれもローカル配線が接続されていない。このため、ダミートランジスタＮ２１，Ｎ２２は、１ポートＳＲＡＭセルの論理機能に影響を与えない。また、本実施形態に係る１ポートＳＲＡＭセルに、ダミートランジスタＮ２１，Ｎ２２が形成されていなくてもよい。ただし、ダミートランジスタＮ２１，Ｎ２２を形成した方が、半導体記憶装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
【0110】
また、電圧ＶＤＤを供給する配線７１をＭ１配線層に設けているが、電圧ＶＤＤを供給する電源配線は埋め込み配線層に設けてもよい。また、電圧ＶＤＤを供給する電源配線をＭ１配線層および埋め込み配線層の両方に設けてもよい。この場合、電圧ＶＤＤを供給する電源が強化されるため、電源の安定化を図ることができる。
【0111】
（変形例１）
図７は第２実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図７（ａ）はセル下部を示し、図７（ｂ）はセル上部を示し、図７（ｃ）はＭ１，Ｍ２配線層を示す。図７では、図６と対比すると、コンタクト５２ａ，５２ｄが形成されていない。すなわち、ローカル配線４１ａとローカル配線４２ａが接続されておらず、ローカル配線４１ｆとローカル配線４２ｄが接続されていない。したがって、図７では、アクセストランジスタＰＧ１，ＰＧ２が、それぞれ、１つのトランジスタにより構成されている。
図７は第２実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図７（ａ）はセル下部を示し、図７（ｂ）はセル上部を示し、図７（ｃ）はＭ１，Ｍ２配線層を示す。図７では、図６と対比すると、コンタクト５２ａ，５２ｄが形成されていない。すなわち、ローカル配線４１ａとローカル配線４２ａが接続されておらず、ローカル配線４１ｆとローカル配線４２ｄが接続されていない。したがって、図７では、アクセストランジスタＰＧ１，ＰＧ２が、それぞれ、１つのトランジスタにより構成されている。
【0112】
具体的に、図７では、ローカル配線４１ａ，４２ａを接続するコンタクト５２ａ、および、ローカル配線４１ｆ，４２ｄを接続するコンタクト５２ｄが形成されていない。このため、トランジスタＮ１のパッド２２ａは、ローカル配線４１ａを介して、信号の入力を受けない。トランジスタＮ７のパッド２２ｉは、ローカル配線４１ｆを介して、信号の入力を受けない。すなわち、トランジスタＮ１，Ｎ７は、それぞれ、一方のノードがフローティング状態となるため、論理機能を有さないダミートランジスタとなる。したがって、図７では、アクセストランジスタＰＧ１がトランジスタＮ８のみにより構成されており、アクセストランジスタＰＧ１がトランジスタＮ２のみにより構成されている。
【0113】
本変形例により、第２実施形態に係る１ポートＳＲＡＭセルと同様の効果を得ることができる。
【0114】
また、トランジスタＮ１，Ｎ３，Ｎ５，Ｎ７およびダミートランジスタＮ２１，Ｎ２２は、トランジスタＮ２，Ｎ４，Ｎ６，Ｎ８，Ｐ１，Ｐ２とそれぞれ平面視で重なっている。すなわち、トランジスタＮ１，Ｎ３，Ｎ５，Ｎ７およびダミートランジスタＮ２１，Ｎ２２が、トランジスタＮ２，Ｎ４，Ｎ６，Ｎ８，Ｐ１，Ｐ２とそれぞれ積層される。これにより、各トランジスタは、他のトランジスタと積層されているため、一部のトランジスタの除去等を行う必要がない。このため、製造プロセスの複雑化を抑制することができる。
【0115】
（変形例２）
図８は第２実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図８（ａ）はセル下部を示し、図８（ｂ）はセル上部を示し、図８（ｃ）はＭ１，Ｍ２配線層を示す。図８では、図６と対比すると、トランジスタＮ２，Ｎ８がセル上部に形成されていない。すなわち、図８では、アクセストランジスタＰＧ１，ＰＧ２が、それぞれ、１つのトランジスタにより構成されている。
図８は第２実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図８（ａ）はセル下部を示し、図８（ｂ）はセル上部を示し、図８（ｃ）はＭ１，Ｍ２配線層を示す。図８では、図６と対比すると、トランジスタＮ２，Ｎ８がセル上部に形成されていない。すなわち、図８では、アクセストランジスタＰＧ１，ＰＧ２が、それぞれ、１つのトランジスタにより構成されている。
【0116】
具体的に、セル上部にナノワイヤ２１ｂ，２１ｈおよびパッド２２ｄ，２２ｌが形成されていない。すなわち、図８では、アクセストランジスタＰＧ１がトランジスタＮ７のみにより構成されており、アクセストランジスタＰＧ２がトランジスタＮ１のみにより構成されている。
【0117】
本変形例により、第２実施形態に係る１ポートＳＲＡＭセルと同様の効果を得ることができる。
【0118】
また、トランジスタＮ２，Ｎ８がセル上部に形成されていない。これにより、１ポートＳＲＡＭセルの負荷容量を抑えることができる。
【0119】
なお、本変形例では、トランジスタＮ２，Ｎ８をセル上部に形成していないが、これに限られない。トランジスタＮ１，Ｎ７をセル下部に形成せずに、トランジスタＮ２，Ｎ８をセル上部に形成してもよい。
【0120】
（変形例３）
図９は第２実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図９（ａ）はセル下部を示し、図９（ｂ）はセル上部を示し、図９（ｃ）はＭ１，Ｍ２配線層を示す。図９では、図６と対比すると、ダミートランジスタＮ２１，Ｎ２２に代えて、トランジスタＮ９，Ｎ１０がセル下部に形成されている。図９では、ドライブトランジスタＰＤ１，ＰＤ２が、それぞれ、３つのトランジスタにより構成されている。
図９は第２実施形態に係る１ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図９（ａ）はセル下部を示し、図９（ｂ）はセル上部を示し、図９（ｃ）はＭ１，Ｍ２配線層を示す。図９では、図６と対比すると、ダミートランジスタＮ２１，Ｎ２２に代えて、トランジスタＮ９，Ｎ１０がセル下部に形成されている。図９では、ドライブトランジスタＰＤ１，ＰＤ２が、それぞれ、３つのトランジスタにより構成されている。
【0121】
具体的に、セル下部に、Ｙ方向に延びるナノワイヤ２１ｋ，２１ｌが形成されている。ナノワイヤ２１ｋは、ナノワイヤ２１ａ，２１ｃとＸ方向に並んで形成されており、ナノワイヤ２１ｌは、ナノワイヤ２１ｅ，２１ｇとＸ方向に並んで形成されている。また、ナノワイヤ２１ｋ，２１ｌは、ナノワイヤ２１ｉ，２１ｊとそれぞれ平面視で重なっている。
【0122】
ゲート配線３２は、トランジスタＮ９のゲートとなり、ゲート配線３３は、トランジスタＮ１０のゲートとなる。ナノワイヤ２１ｋの図面上端、ナノワイヤ２１ｋの図面下端、ナノワイヤ２１ｌの図面上端、および、ナノワイヤ２１ｌの図面下端に、Ｎ型半導体にドーピングされたパッド２２ｑ～２２ｔがそれぞれ形成されている。ナノワイヤ２１ｋ，２１ｌが、トランジスタＮ９，Ｎ１０のチャネル部をそれぞれ構成する。パッド２２ｑ，２２ｒがトランジスタＮ９のノードを構成し、パッド２２ｓ，２２ｔがトランジスタＮ１０のノードを構成する。
【0123】
すなわち、ナノワイヤ２１ｋ、ゲート配線３２およびパッド２２ｑ，２２ｒによって、トランジスタＮ９が構成される。ナノワイヤ２１ｌ、ゲート配線３３およびパッド２２ｓ，２２ｔによって、トランジスタＮ１０が構成される。
【0124】
したがって、トランジスタＮ９，Ｎ１０は、トランジスタＰ１，Ｐ２とそれぞれ平面視で重なっている。また、トランジスタＮ９は、トランジスタＮ１，Ｎ３とＸ方向に並んで形成されており、トランジスタＮ１０は、トランジスタＮ５，Ｎ７とＸ方向に並んで形成されている。
【0125】
セル下部において、ローカル配線４１ｂは、パッド２２ｂ，２２ｓと接続されている。ローカル配線４１ｃは、パッド２２ｃ，２２ｔと接続されている。ローカル配線４１ｄは、パッド２２ｇ，２２ｑと接続されている。ローカル配線４１ｅは、パッド２２ｈ，２２ｒと接続されている。
【0126】
すなわち、トランジスタＮ３，Ｎ４，Ｎ９は互いのパッド同士がローカル配線により接続されており、ゲート配線を共有している。トランジスタＮ５，Ｎ６，Ｎ１０は互いのパッド同士がローカル配線により接続されており、ゲート配線を共有している。また、図９では、トランジスタＮ３，Ｎ４，Ｎ９がドライブトランジスタＰＤ１に相当し、トランジスタＮ５，Ｎ６，Ｎ１０がドライブトランジスタＰＤ２に相当する。したがって、図９では、ドライブトランジスタＰＤ１，ＰＤ２が、それぞれ、並列接続された３つのＮ型ＦＥＴによって構成されている。
【0127】
本変形例により、第２実施形態に係る１ポートＳＲＡＭセルと同様の効果を得ることができる。
【0128】
また、ドライブトランジスタＰＤ１は、並列接続されたトランジスタＮ３，Ｎ４，Ｎ９で構成されている。ドライブトランジスタＰＤ２は、並列接続されたトランジスタＮ５，Ｎ６，Ｎ１０で構成されている。これにより、１ポートＳＲＡＭセルの、駆動能力の向上、読み出し動作の高速化および動作の安定性の向上を図ることができる。
【0129】
また、トランジスタＮ９，Ｎ１０は、ダミートランジスタＮ２１，Ｎ２２に代えて、１ポートＳＲＡＭセルにそれぞれ配置される。これにより、１ポートＳＲＡＭセルのセル幅（Ｘ方向におけるセルの幅）を変更せずに、１ポートＳＲＡＭセルの、駆動能力の向上、読み出し動作の高速化および動作の安定性の向上を図ることができる。
【0130】
なお、ロードトランジスタＰＵ１，ＰＵ２、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２を構成する立体構造トランジスタの数は、それぞれ、上述の各実施形態および変形例の数に限られない。例えば、上述の各実施形態よりも、ドライブトランジスタＰＤ１,ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２の数をそれぞれ増やしたい場合、上述の各実施形態で示したドライブトランジスタＰＤ１,ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２とそれぞれＸ方向に並ぶように立体構造トランジスタを形成すればよい。この場合、ドライブトランジスタ（ドライブトランジスタＰＤ１,ＰＤ２）およびアクセストランジスタ（アクセストランジスタＰＧ１,ＰＧ２）のいずれか一方を増やしてもよいし、ドライブトランジスタおよびアクセストランジスタの両方を増やしてもよい。
【0131】
また、上述の各実施形態では、各トランジスタはそれぞれ１本のナノワイヤを備えるものとしたが、トランジスタの一部または全部は、複数本のナノワイヤを備えてもよい。この場合、平面視でＸ方向において複数本のナノワイヤを設けてもよいし、Ｚ方向において複数本のナノワイヤを設けてもよい。また、Ｘ方向およびＺ方向の両方においてそれぞれ複数本のナノワイヤを設けてもよい。また、セルの上部と下部とにおいて、トランジスタが備えるナノワイヤの本数が異なっていてもよい。
【0132】
また、上述の各実施形態では、各トランジスタを、並列接続された複数のトランジスタで構成してもよい。
【0133】
また、上述の各実施形態では、ナノワイヤの断面形状はほぼ正方形としているが、これに限られるものではない。例えば、円形や長方形であってもよい。
【0134】
また、上述の各実施形態では、立体構造トランジスタとしてナノワイヤＦＥＴを例にとって説明を行ったが、これに限られるものではない。例えば、セルの下部に形成されるトランジスタは、フィン型トランジスタであってもよい。
【産業上の利用可能性】
【0135】
本開示では、ＣＦＥＴを用いたＳＲＡＭセルを備えた半導体記憶装置に適用することができるので、ＣＦＥＴを用いた１ポートＳＲＡＭセルを実現することができるとともに、１ポートＳＲＡＭセルの小面積化を図ることができる。
【符号の説明】
【0136】
１１，１２，１３ 電源配線
２１ａ～２１ｌ ナノワイヤ
２２ａ～２２ｔ パッド
Ｎ１～Ｎ１０，Ｐ１，Ｐ２ トランジスタ
７２～７５，８１ 配線
ＰＵ１，ＰＵ２ ロードトランジスタ
ＰＤ１，ＰＤ２ ドライブトランジスタ
ＰＧ１，ＰＧ２ アクセストランジスタ
ＷＬ ワード線
ＢＬ，ＢＬＢ ビット線
２１ａ～２１ｌ ナノワイヤ
２２ａ～２２ｔ パッド
Ｎ１～Ｎ１０，Ｐ１，Ｐ２ トランジスタ
７２～７５，８１ 配線
ＰＵ１，ＰＵ２ ロードトランジスタ
ＰＤ１，ＰＤ２ ドライブトランジスタ
ＰＧ１，ＰＧ２ アクセストランジスタ
ＷＬ ワード線
ＢＬ，ＢＬＢ ビット線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
