特許 7590768 半導体素子構造、リングオシレータ、および、位相同期ループ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-19

(45)【発行日】2024-11-27

(54)【発明の名称】半導体素子構造、リングオシレータ、および、位相同期ループ回路

(51)【国際特許分類】

   H03L 7/099 20060101AFI20241120BHJP

   H03K 3/354 20060101ALI20241120BHJP

   H03K 19/003 20060101ALI20241120BHJP

【ＦＩ】

H03L7/099 150

H03K3/354 B

H03K19/003

【請求項の数】 3

(21)【出願番号】P 2021051658

(22)【出願日】2021-03-25

(65)【公開番号】P2022149477

(43)【公開日】2022-10-07

【審査請求日】2024-03-11

(73)【特許権者】

【識別番号】308005648

【氏名又は名称】キュリアス株式会社

(74)【代理人】

【識別番号】100130513

【弁理士】

【氏名又は名称】鎌田 直也

(74)【代理人】

【識別番号】100074206

【弁理士】

【氏名又は名称】鎌田 文二

(74)【代理人】

【識別番号】100130177

【弁理士】

【氏名又は名称】中谷 弥一郎

(74)【代理人】

【識別番号】100187827

【弁理士】

【氏名又は名称】赤塚 雅則

(72)【発明者】

【氏名】▲吉▼河 武文

【審査官】石田 昌敏

(56)【参考文献】

【文献】特開平０４－１９２９１２（ＪＰ，Ａ）

【文献】特開昭６０－２５６２２４（ＪＰ，Ａ）

【文献】特開２００７－３１７７２０（ＪＰ，Ａ）

【文献】特開２００９－０３８５４２（ＪＰ，Ａ）

【文献】特開平０６－１１２８０１（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／０２２６４８７（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｌ ７／００－ ７／２６

Ｈ０３Ｋ ３／３５４

Ｈ０３Ｋ １９／００３

Ｈ０１Ｌ ２７／０６－２７／０９５

(57)【特許請求の範囲】

【請求項1】

ＮＭＯＳトランジスタとＰＭＯＳトランジスタを有するＣＭＯＳインバータを備えた半導体素子構造において、
前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのドレイン同士およびゲート同士がそれぞれ接続されており、
前記ＮＭＯＳトランジスタのソースがグランド電位に、前記ＰＭＯＳトランジスタのソースが電源電位に、それぞれ接続されており、
前記ＮＭＯＳトランジスタのドレインの近傍にはｎ＋拡散層が設けられるとともに、このｎ＋拡散層が電源電位に接続されており、
前記ＰＭＯＳトランジスタのドレインの近傍にはｐ＋拡散層が設けられるとともに、このｐ＋拡散層がグランド電位に接続されていることを特徴とする半導体素子構造。

【請求項2】

請求項１に記載の半導体素子構造を備えたリングオシレータ。

【請求項3】

請求項２に記載のリングオシレータを備えた位相同期ループ回路。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、放射線の照射などの外乱に対する耐性を高めたリングオシレータ、および、それを備えた位相同期ループ回路に関するものである。

【背景技術】

【0002】

現在の電子機器には、ほぼすべてに半導体集積回路（ＩＣ）が搭載されている。半導体ＩＣは、その性能とコストで電子機器の高性能化と小型化を支えてきた。また、電子機器のデジタル化に伴い、最近の半導体ＩＣは大規模のデジタル回路を備えており、様々な演算処理を高速に行えるのである。この演算処理を行うデジタル回路は、半導体内部で生成されるクロックに同期して動作しており、このクロックを高速化することによって高性能なデジタル演算を可能にしてきた。半導体ＩＣ内のクロックの生成には、通常は位相同期ループ回路（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ：ＰＬＬ）が用いられている。このＰＬＬは、周期的なクロック信号を生成する発振器（オシレータ）を備えており、このオシレータの発振周波数をフィードバック制御によって所望の周波数に調整している。これにより、安定した周波数のクロックをデジタル回路に供給し、高度なデジタル演算処理を実現しているのである。

【0003】

ところで、近年は人工衛星などの宇宙機器にもたくさんの電子機器が搭載されており、その中にＩＣが使用されている。人工衛星は、一度打ち上げると部品の修理は不可能であるので、民生機器以上の信頼性が当然ながら求められる。この宇宙機器における信頼性に関する大きな懸念事項は耐放射線性能であり、宇宙空間での放射線の種類と量の多さから民生機器と比較して非常に高いレベルが求められるのである。

【0004】

放射線照射によるＩＣへの影響の一つに、シングルイベント効果がある。シングルイベント効果とは、高エネルギー粒子がＩＣ内に入射することによって発生する現象である。宇宙空間に存在する陽子、中性子、α線、重イオンなどが発生要因として挙げられる。高エネルギー粒子が半導体ＩＣ１００に入射すると、図１（ａ）に示すように、電離作用により軌跡に沿って電子正孔対が生成され、空乏層の外まで電界が拡がる。そして、図１（ｂ）に示すように、空乏層内で発生した電子及び正孔は、空乏層電界により拡散領域に収集される。さらに、電界が拡がったことによって空乏層外で発生した電子及び正孔も拡散領域に収集される。この現象をファネリング効果と呼び、高エネルギー粒子による異常電荷収集の最大の原因と考えられている。

【0005】

この電荷の収集においては、空乏層内で正孔が電位の低いところへ、電子が電位の高いところへそれぞれ移動する。図１（ａ）（ｂ）は、ＮＭＯＳトランジスタの例を示しており、生成された正孔は、グランド電位（ＶＳＳ）に接続されているソースのｎ＋拡散層とｐ型の基板をＶＳＳに接続しているｐ＋拡散領域（図示せず）に収集される。また、電子は高い電位の方に収集されるため、図１（ｂ）におけるドレインのｎ＋拡散層に収集される。ソースのｎ＋拡散層は、通常はドレインのｎ＋拡散層より低い電位となるので、電子は主にドレイン拡散層に収集されることになる。

【0006】

なお、ここで言う放射線とは、粒子の流れであるα線、β線、中性子線や、電磁波であるγ線、エックス線を当然に含んでいるが、加えて半導体集積回路内でキャリア（電子および正孔）を発生させる原因となる外乱を広く含む概念である。

【0007】

このキャリアの収集によっておこるシングルイベント効果について説明する。図２は、ＮＭＯＳとＰＭＯＳのドレインとゲート同士をそれぞれ接続するとともに、ＮＭＯＳとＰＭＯＳのソースをそれぞれＶＳＳと電源に接続したＣＭＯＳインバータ１０１を示している。このインバータ構成は、ＣＭＯＳデジタル回路のもっとも基本となる素子構造であり、本図では入力（ＩＮ）がＶＳＳ電位（＝０）に、出力（ＯＵＴ）が電源電位（＝１）の状態になっている。この本図に示すように、空乏層内でＶＳＳとドレイン拡散層にそれぞれ移動した正孔と電子は、正孔がＶＳＳに収集され、電子が当該ドレイン拡散層からＰＭＯＳのドレイン（ｐ＋拡散層）及びゲート下のチャネルを介してＰＭＯＳのソース（ｐ＋拡散層）に到達し電源に収集される。このキャリアの一連のＶＳＳと電源への移動によって、電源からグランドにドリフト電流が流れる（本図中にグレーで示す太字矢印を参照）。このドリフト電流を、ここでは誘起電流と呼ぶ。この誘起電流が流れることによって、瞬間的にインバータの出力（ＯＵＴ）が１から０に変化する。これがシングルイベント効果である。このシングルイベント効果によって、一時的にデジタル回路の論理が変わってしまうので、半導体ＩＣ内で誤動作が発生してしまうのである。

【0008】

図３にＰＬＬ１０２のブロック図を示す。ＰＬＬ１０２は、本図に示すように、次の５つの回路ブロック、すなわち、ｉ）位相周波数比較器（Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ：ＰＦＤ１０３）、ｉｉ）チャージポンプ（Ｃｈａｒｇｅ Ｐｕｍｐ：ＣＰ１０４）、ｉｉｉ）ループフィルタ（Ｌｏｏｐ Ｆｉｌｔｅｒ：ＬＦ１０５）、ｉｖ）電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ１０６）、ｖ）分周回路（Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ：ＦＤ１０７）で構成されている。ＰＬＬ１０２は、出力クロックをフィードバック制御することによって、安定した周波数のクロックを生成する。また分周器の比の値を変化させることで出力クロックの周波数を変化させることができる。

【0009】

ＰＬＬ１０２の動作は、まずＰＦＤ１０３で基準クロック（ＣＬＫｒｅｆ）とフィードバッククロック（ＣＬＫｄｉｖ）の位相比較を行う。比較した位相差をＣＰ１０４によって電流（Ｉｃｐ）に変換する。その後、ＬＦ１０５により平滑化し、その平滑化された信号（Ｖｃｔｒｌ）をもとにＶＣＯ１０６にてクロックとして信号を出力する。また出力クロック（ＣＬＫｏｕｔ）は、ＦＤ１０７にて分周されるので、分周回路の比を変えることにより周波数を変化させることができるのである。

【0010】

ここで、放射線のＰＬＬ１０２への影響を検討すると、上記５ブロック中では、ＶＣＯ１０６への放射線の照射が最も影響が大きい。なぜなら、ＶＣＯ１０６は発振器であり、そこに誘起電流が外乱として印加されると、周波数そのものが変化してしまうからである。

【0011】

ＶＣＯ１０６には、一般的にリングオシレータ１０８が用いられる。リングオシレータ１０８は、図４に示すように、奇数段（本図では５段）のインバータ１０９をリング状に接続し、反転した論理信号をフィードバック入力することで発振を実現している。つまり、１段のインバータ１０９の遅延時間をτ１とし、段数をＮ（本図では５）とすると、発振周期Ｔは、２Ｎ×τ１となり、その逆数、１／（２Ｎ×τ１)が発振周波数ｆとなる。また、この発振周波数ｆは、図５に示すように、電圧制御発振器（ＶＣＯ）１０６におけるリングオシレータ１０８へ供給する電流Ｉｏｓｃの増減によりインバータ１０９の遅延時間τ１を変更することにより制御できるようになっており、その制御電流Ｉｏｓｃは、制御電圧Ｖｃｔｒｌにより調整可能となっている。これらにより、ＶＣＯ１０６においては、制御電圧Ｖｃｔｒｌにより周波数ｆが制御可能となるのである。

【0012】

耐放射線用のＰＬＬ１０２に関しては、下記非特許文献１に記載されたものが、リングオシレータ１０８の構成として、下記特許文献１に記載されたものがある。

【先行技術文献】

【非特許文献】

【0013】

【文献】Robert L, Shuler, Jr, “SEU/SET Tolerant Phase-Locked-Loops”, NASA, April, 1, 2010, https://ntrs.nasa.gov/search.jsp?R=20100017265

【特許文献】

【0014】

【文献】特許第４６２３６７９号公報

【0015】

非特許文献１では、図６に示すように、同一のＰＬＬ１０２を３個用意し、同一周波数で発振させて、それらの出力クロックを後段で適宜選択するようにしている。このようにすると、放射線の照射により、いずれかのＰＬＬ１０２の発振周波数が変動しても、他の２つのＰＬＬ１０２の発振周波数には変化がないため、多数決（Ｖｏｔｉｎｇ）により他の２つのＰＬＬ１０２のクロックが選択されるようにすることによって、放射線の影響を回避できるのである。

【0016】

また、特許文献１には、図７に示すように、ｍ段（本図では５段）のインバータ１０９からなるリングオシレータ１０８をｎ個（本図では３個）用意し、それらのｍ×ｎ個の接点間を、位相結合回路１１０で結合するとともにループ状に構成して位相結合ループ１１１を形成した多重結合リングオシレータ１１２が記載されている。この多重結合リングオシレータ１１２は、位相を微妙に違えたｍ×ｎ個の多相クロックを出力するためのものであり、耐放射線性能の向上には何ら関係がないが、このように複数のリングオシレータ１０８を結合させて使用するという概念は、上手く工夫することによって耐放射線性能の向上にも資する可能性はある。

【発明の概要】

【発明が解決しようとする課題】

【0017】

非特許文献１に記載の冗長構成では、チップ内でのＰＬＬ１０２の面積を３倍としてしまうので、コスト的に不利である。しかも、近年では、民間で人工衛星を打ち上げており、宇宙用途といえどもコスト意識が非常に高まっているので、上記のような冗長構成は是非とも避けたい。

【0018】

そこで、この発明は、特許文献１のように複数のリングオシレータ１０８を結合させることによって、複数のＰＬＬ１０２を用いることなく耐放射線性能を向上させることを模索した。

【0019】

この耐放射線性能の向上について、アプローチを述べる。図４および図５に記載の単一リングオシレータ１０８（多重結合リングオシレータ１１２との区別のため、このように呼称する。）とＶＣＯ１０６の制御電圧Ｖｃｔｒｌと発振周波数ｆの関係（ＶＦ特性）を図８に示す。このように、制御電圧Ｖｃｔｒｌが０．５Ｖから１．１Ｖくらいの間では、発振周波数ｆが顕著に変化するが、１．２Ｖ以上だと発振周波数ｆが飽和してしまう。この状態においては、インバータ１０９の遅延時間τ１が限界まで短縮されるので、制御電流Ｉｃｔｒｌ（図１２参照）を増加させても発振周波数ｆが変わらないのである。

【0020】

上記の誘起電流として、１００μＡで１ｎｓの電流パルスを印加した場合の発振周波数ｆの変動幅を図９に記載する。同図に示すように、制御電圧Ｖｃｔｒｌが高い場合は、ほとんど変動が発生しないが、制御電圧Ｖｃｔｒｌが低くなるにつれて周波数変動幅が増加している。これは、制御電流Ｉｃｔｒｌが小さくなると、誘起電流の影響度合いが増大するからである。

【0021】

これらから考えると、耐放射線性能を向上させるには、リングオシレータ１０８に供給する制御電流Ｉｃｔｒｌを大きくすれば良いことが分かる。しかし、制御電流Ｉｃｔｒｌを大きくすれば発振周波数ｆが高くなるので、高くなりすぎた場合は所望の発振周波数にするためにリングオシレータ１０８の段数（Ｎ）を増加させなければならない。一般的に段数（Ｎ）は固定値なので、例えばアプリケーションによってクロック周波数を変える場合は、それに応じて段数（Ｎ）を違えたリングオシレータ１０８のＰＬＬ１０２を複数用意しなければならず、コスト的および設計工数的に望ましくない。

【0022】

そこで、この発明は、制御電流を高く設定したままで段数（Ｎ）を変えることなく発振周波数を適宜調整できるようにすることを課題とする。

【課題を解決するための手段】

【0023】

上記の課題を解決するために、この発明は、それぞれがｍ段の遅延素子からなり、平面視ループ形態のｎ個のリング発振ループと、これらリング発振ループのｍ×ｎ個の接続点のうちの２点を互いに接続するｍ×ｎ個の結合素子が平面視ループ状に接続された位相結合ループとを備え、この結合ループが、１周した場合に論理が変わらないように設定してリングオシレータを構成した。

【0024】

前記リング発振ループと前記位相結合ループを有する結合回路の結合強度を可変にしてもよいし、前記結合素子を正転論理としてもよい。

【0025】

また、前記ｍが奇数で前記遅延素子が反転論理を有し、前記ｎが偶数で前記結合素子が反転論理を有するようにしてもよい。

【0026】

さらに、前記遅延素子及び前記結合素子の入出力を差動にしてもよい。

【0027】

また、前記遅延素子または前記結合素子の少なくとも一方におけるＮＭＯＳトランジスタのドレインの近傍に、そのドレインよりも高い電位を印加した拡散層を配した構成としたり、前記遅延素子または前記結合素子の少なくとも一方におけるＰＭＯＳトランジスタのドレインの近傍に、そのドレインよりも低い電位を印加した拡散層を配した構成としたりすることもできる。

【0028】

また、前記リングオシレータを用いて位相同期ループ回路を構成することもできる。

【発明の効果】

【0029】

この発明に係るリングオシレータによれば、ｎ個のリング発振ループが発振するが、それに結合する結合ループが１周した場合に論理が変わらないように設定されているので、リング発振ループの発振を阻害するように働く。これにより発振周波数が低下するので、所望の発振周波数にするのに、より多くの電流をリングオシレータに供給しなければならなくなる。このため、この発明に係るリングオシレータや位相同期ループ回路は、放射線の照射による誘起電流の影響を緩和することができる。

【図面の簡単な説明】

【0030】

【図1】半導体ＩＣ（ＮＭＯＳ）に放射線を照射した状態を示す模式図であって、（ａ）は電離作用による電子正孔対の発生、（ｂ）は電荷の収集

【図2】ＣＭＯＳインバータにおけるシングルイベント効果を示す模式図

【図3】位相同期ループ回路（ＰＬＬ）のブロック図

【図4】単一リングオシレータの回路図

【図5】電圧制御発振器（ＶＣＯ）の回路図

【図6】従来の耐放射線位相同期ループ回路（ＰＬＬ）の回路図

【図7】従来の多重結合リングオシレータの回路図

【図8】単一リングオシレータにおける電圧制御発振器（ＶＣＯ）の制御電圧と発振周波数の関係を示すＶＦ特性図

【図9】単一リングオシレータにおける電圧制御発振器（ＶＣＯ）の制御電圧と周波数変動幅の関係を示す図

【図10】この発明に係るリングオシレータの第一実施例を示す回路図

【図11】結合素子としてのインバータの回路図

【図12】電圧制御発振器（ＶＣＯ）の回路図

【図13】従来の多重結合リングオシレータの回路図

【図14】この発明の多重結合リングオシレータにおける電圧制御発振器（ＶＣＯ）の制御電圧と発振周波数の関係を示すＶＦ特性図

【図15】従来の多重結合リングオシレータにおける電圧制御発振器（ＶＣＯ）の制御電圧と発振周波数の関係を示すＶＦ特性図

【図16】外乱電流を印加したときの発振周波数と周波数変動幅の関係を示す図

【図17】この発明に係るリングオシレータの第二実施例を示す回路図

【図18】結合素子としてのバッファの回路図

【図19】この発明に係るリングオシレータの第三実施例を示す回路図

【図20】結合素子としての抵抗の回路図

【図21】差動方式の素子の回路図

【図22】差動方式素子のシングル方式バッファへの置き換えの説明図

【図23】差動方式素子のシングル方式インバータへの置き換えの説明図

【図24】この発明に用いられるインバータの断面図

【発明を実施するための形態】

【0031】

図１０に本発明の第一実施例を示す。この多重結合リングオシレータ１０（以下、単にリングオシレータ１０と称することがある。）は、遅延素子１１としてインバータ（以下、遅延素子１１と同じ符号を付する。）を用いており、このインバータ１１をｍ段（本図では、ｍ＝５）でループ状にした単一リングオシレータ１２（以下、単にリングオシレータ１２と称することがある。）をｎ個（本図では、ｎ＝４）備えている。これらｎ個のリングオシレータ１２のｍ×ｎ個（本図では２０個）の接点における２点間を、結合素子１３としてインバータ（以下、結合素子１３と同じ符号を付する。）を用いて結合している。この結合に供されるｍ×ｎ個（本図では２０個）のインバータ１３は、本図に示すように、ループ状に接続されて位相結合ループ１４を形成している。位相結合ループ１４は、インバータ１３の入出力が逆相関係となっているものの、ｍ×ｎが偶数（本図では２０個）のため１周した場合に論理が変わらないので、発振可能なオシレータを構成しない。

【0032】

また、位相結合ループ１４のインバータ１３は、図１１に示すように、コントロールビットＶｃ［０：３］により、ＭＯＳＦＥＴのチャネル幅Ｗを変更できるようになっており、結合の強さを調整できるようになっている。

【0033】

この多重結合リングオシレータ１０を使用した電圧制御発振器（ＶＣＯ）１５を図１２に示す。本図に示すように、４つのリングオシレータ１２には、制御電流Ｉｃｔｒｌが供給されており、この制御電流Ｉｃｔｒｌに応じた周波数で発振する。また、位相結合ループ１４は、上述のように２０段のインバータ１３で形成されているので、それ自体はオシレータを構成せず、４つのリングオシレータ１２の発振を阻害する方向に作用する。このことは、従来の多重結合リングオシレータとの大きな違いである。図１３に従来例として、５段の単一リングオシレータ１１４を３個用いた多重結合リングオシレータ１１５を示す。この場合は、位相結合ループ１１６が１５個のインバータ１１３で形成されており、それ自体が１５段のリングオシレータとなる。

【0034】

この差異を明確にするために、本発明に係る多重結合リングオシレータ１０と従来の多重結合リングオシレータ１１５とでそれぞれＶＣＯ１５、１０６を構成した場合のＶＦ特性（回路シミュレーション結果）を、図１４と図１５に示す。これらに示すように、本発明に係るリングオシレータ１０は、同じ制御電圧Ｖｃｔｒｌ、即ち同じ制御電流Ｉｃｔｒｌを供給した場合に、発振周波数ｆがかなり低下する。これは、位相結合ループ１４がリングオシレータを構成しないので、発振ループの発振を阻害するからである。また、コントロールビットＶｃ［０：３］により結合のインバータ１３におけるＮＭＯＳの総チャネル幅Ｗを２μｍ～８μｍで、ＰＭＯＳの総チャネル幅Ｗを４μｍ～１６μｍで変化させ結合強度を調整した場合に、発振周波数ｆの調整幅が大きくなる。これは、結合強度を強くすると、結合ループの影響度が高まるが、従来の多重結合リングオシレータ１１５の位相結合ループ１１６は発振可能であるので、それほど発振周波数が低下しないが、本発明に係る多重結合リングオシレータ１０の結合ループ１４は発振しないので、発振周波数が大きく低下するのである。

【0035】

このように、本発明に係るリングオシレータ１０によれば、所望の発振周波数に設定した場合に、従来より多くの制御電流を供給する状態にすることができる。これにより、放射線の照射による誘起電流の影響を緩和することができる。

【0036】

発振周波数を０．８ＧＨｚから１．２ＧＨｚとし、発振ループを構成するリングオシレータの１接続点に１００μＡで１ｎｓの電流パルスを印加した場合の発振周波数の変動幅を図１６に示す。

【0037】

本図に示すように、図４及び図５の単一オシレータ１０８の場合は、１．２ＧＨｚの場合でも２．５％くらいの変動幅が発生するが、本発明の多重結合リングオシレータ１０にすると、１％以下に抑えることができる。なお、従来の多重結合リングオシレータ１１５では、１．５％程度であった。

【0038】

このように、実際に回路シミュレーションにおいても、本発明に係るリングオシレータ１０の有効性が示されている。

【0039】

この思想は、図１７に本発明の第二実施例を示すように、ｍ段のリングオシレータがｎ個ある場合に、ｍ×ｎが従来のように奇数になる場合でも適用できる。この多重結合リングオシレータ２０は、遅延素子２１としてのインバータ（以下、遅延素子２１と同じ符号を付する。）で５段のリングオシレータ２２を３個形成したものである。この場合の結合素子２３は１５個となるが、結合素子２３を正転論理の可変バッファ（以下、結合素子２３と同一の符号を付する。）で構成しており、位相結合ループ２４においては、１周しても論理の反転が起こらない。この可変バッファ２３は、図１８に示すように、ＰＭＯＳとＮＭＯＳとをソースフォロワで利用して論理反転しないようにするとともに、それらのチャネル幅ＷをコントロールビットＶｃ［０：３］により変更することで結合強度を調整できるようになっている。

【0040】

図１９に本発明の第三実施例を示す。この多重結合リングオシレータ３０は、結合素子３３としての可変バッファ２３の代わりに可変抵抗（以下、結合素子３３と同じ符号を付する。）を用いたものである。この可変抵抗３３は、図２０に示すように、ＰＭＯＳとＮＭＯＳとで構成して、コントロールビットＶｃ［０：３］により抵抗値を変えられるようにして、結合強度を調整できる。

【0041】

上記の可変インバータ１３や可変バッファ２３は、入出力がシングルであったが、図２０に示すように、差動の入出力にすることもできる。このように、遅延素子１１、２１、３１と結合素子１３、２３、３３を差動方式にすれば、接続の正負を変更することによって、正転論理と反転論理を自在に作ることが出来るので、非常に使い勝手が良い。図２１に示すように、入出力の正負を合わせて接続すると、正転論理のバッファ２３となる。また、図２２に示すように、入出力の正負を違えて接続すると、反転論理のインバータ１３となる。したがって、遅延素子１１、２１、３１や結合素子１３、２３、３３を差動方式にすれば、発振ループの段数ｍや個数ｎに制限されることなく本発明の思想を具現化することができる。

【0042】

また、上記の遅延素子１１や結合素子１３におけるＰＭＯＳ又はＮＭＯＳのドレインの近傍に、別途拡散層を設けたレイアウト構造にするようにしている。例として図２４に、遅延素子１１や結合素子１３として用いるインバータ１１、１３の断面図を示す。このインバータ１１、１３は、図２に示す通常のインバータ１０１におけるＰＭＯＳとＮＭＯＳの各ドレインの近傍に拡散層を設けている。ＰＭＯＳのドレイン近傍には、ｐ＋拡散層を設けるとともにグランド電位（ＶＳＳ）に接続している。また、ＮＭＯＳのドレイン近傍には、ｎ＋拡散層を設けるとともに電源電位に接続している。

【0043】

このようにすると、放射線の照射によりＮ－ｗｅｌｌやＰ－ｗｅｌｌ内で発生した電子正孔対が、別途設けた拡散層に収集されるようになる。すなわち、Ｎ－ｗｅｌｌ内で発生した正孔は、ＰＭＯＳのドレインより電位の低いｐ＋拡散層に吸い込まれやすくなるし、Ｐ－ｗｅｌｌで発生した電子は、ＮＭＯＳのドレインより電位の高いｎ＋拡散層に吸い込まれやすくなる。したがって、ＰＭＯＳとＮＭＯＳのドレインに収集されるキャリアが減少することとなりシングルイベント効果が抑制されるので、耐放射線性能が向上するのである。

【符号の説明】

【0044】

１０、２０、３０ 多重結合リングオシレータ（リングオシレータ）
１１、２１、３１ 遅延素子（インバータ）
１２、２２、３２ 単一リングオシレータ（リングオシレータ）（リング発振ループ）
１３ 結合素子（可変インバータ）
１４、２４、３４ 位相結合ループ
１５ 電圧制御発振器（ＶＣＯ）
２３ 結合素子（正転論理の可変バッファ）
３３ 結合素子（可変抵抗）
１００ 半導体ＩＣ（ＮＭＯＳトランジスタ）
１０１ ＣＭＯＳインバータ
１０２ 位相同期ループ回路（ＰＬＬ）
１０３ 位相周波数比較器（ＰＦＤ）
１０４ チャージポンプ（ＣＰ）
１０５ ループフィルタ（ＬＦ）
１０６ 電圧制御発振器（ＶＣＯ）
１０７ 分周回路（ＦＤ）
１０８ リングオシレータ
１０９ インバータ
１１０ 位相結合回路
１１１、１１６ 位相結合ループ
１１２、１１５ 多重結合リングオシレータ
１１３ 遅延素子（インバータ）
１１４ 単一リングオシレータ
１１７ 結合素子（インバータ）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】