特許 7591142 ＦｉｎＦＥＴ構造体を有する分割ゲート不揮発性メモリセル、ＨＶ、及び論理デバイス、並びにその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-19

(45)【発行日】2024-11-27

(54)【発明の名称】ＦｉｎＦＥＴ構造体を有する分割ゲート不揮発性メモリセル、ＨＶ、及び論理デバイス、並びにその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20241120BHJP

   H01L 29/788 20060101ALI20241120BHJP

   H01L 29/792 20060101ALI20241120BHJP

   H10B 41/40 20230101ALI20241120BHJP

   H01L 29/78 20060101ALI20241120BHJP

   H10B 41/30 20230101ALI20241120BHJP

【ＦＩ】

H01L29/78 371

H10B41/40

H01L29/78 301M

H10B41/30

【請求項の数】 10

(21)【出願番号】P 2023525482

(86)(22)【出願日】2021-01-20

(65)【公表番号】

(43)【公表日】2023-11-14

(86)【国際出願番号】 US2021014245

(87)【国際公開番号】W WO2022093298

(87)【国際公開日】2022-05-05

【審査請求日】2023-06-15

(31)【優先権主張番号】202011193113.X

(32)【優先日】2020-10-30

(33)【優先権主張国・地域又は機関】CN

(31)【優先権主張番号】17/152,441

(32)【優先日】2021-01-19

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】110000626

【氏名又は名称】弁理士法人英知国際特許商標事務所

(72)【発明者】

【氏名】ワン、チュンミン

(72)【発明者】

【氏名】シン、レオ

(72)【発明者】

【氏名】リウ、シアン

(72)【発明者】

【氏名】ドー、ナン

(72)【発明者】

【氏名】ソン、グオ シャン

【審査官】脇水 佳弘

(56)【参考文献】

【文献】米国特許出願公開第２０２０／０１７６４５９（ＵＳ，Ａ１）

【文献】米国特許第１０３１２２４７（ＵＳ，Ｂ１）

【文献】特開２０１７－１５２５４１（ＪＰ，Ａ）

【文献】特表２０１９－５１７１５５（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／０１６２３３９（ＵＳ，Ａ１）

【文献】特開平０３－１２０８７３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ４１／００

Ｈ１０Ｂ ４３／００

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

メモリデバイスであって、
複数のフィンを含む上面を有する半導体基板であって、前記フィンの各々は、上向きに延在し、第１及び第２の側面を含み、前記第１及び第２の側面は、互いに反対を向き、かつ頂面で終端する、半導体基板と、
前記複数のフィンのうちの第１及び第２のフィンに形成されたメモリセルであって、
前記第１のフィンの前記頂面及び反対向きの側面に沿って、前記第１のフィンのソース領域と前記第１のフィンの第１のドレイン領域との間に延在する第１のチャネル領域と、
前記第１のフィンの前記頂面及び反対向きの側面に沿って、前記第１のフィンの前記第１のドレイン領域と前記第１のフィンの第２のドレイン領域との間に延在する第２のチャネル領域と、
前記第２のフィンの前記頂面及び反対向きの側面に沿って、前記第２のフィンのソース領域と前記第２のフィンの第１のドレイン領域との間に延在する第３のチャネル領域と、
前記第２のフィンの前記頂面及び反対向きの側面に沿って、前記第２のフィンの前記第１のドレイン領域と前記第２のフィンの第２のドレイン領域との間に延在する第４のチャネル領域と、
前記第１のフィンと前記第２のフィンとの間に配設され、前記第１のチャネル領域の第１の部分、及び前記第３のチャネル領域の第１の部分に沿って延在する浮遊ゲートと、
前記浮遊ゲートに沿って延在し、前記浮遊ゲートから絶縁される制御ゲートと、
前記浮遊ゲートに横方向に隣接する第１の部分、及び前記浮遊ゲートの上方に配設される第２の部分を有する、消去ゲートであって、前記消去ゲートの前記第１の部分は、前記第１及び第２のフィンの前記頂面に沿って延在し、前記第１及び第２のフィンの前記頂面から絶縁され、前記第１のチャネル領域の第２の部分及び前記第３のチャネル領域の第２の部分に沿って延在し、前記第１のチャネル領域の第２の部分及び前記第３のチャネル領域の第２の部分から絶縁される、消去ゲートと、
前記第２のチャネル領域及び前記第４のチャネル領域に沿って延在する、ワード線ゲートであって、前記ワード線ゲートは、前記第１及び第２のフィンの前記第１及び第２の側面並びに前記頂面に沿って延在し、前記第１及び第２のフィンの前記第１及び第２の側面並びに前記頂面から絶縁され、前記第１のドレイン領域から前記第１のフィンの前記第２のドレイン領域までの前記第２のチャネル領域の導電性を制御し、前記第１のドレイン領域から前記第２のフィンの前記第２のドレイン領域までの前記第４のチャネル領域の導電性を制御する、ワード線ゲートと、を含む、メモリセルと、
前記複数のフィンのうちの第３のフィンに形成された高電圧（ＨＶ）デバイスであって、
前記第３のフィンの前記頂面及び反対向きの側面に沿って、前記第３のフィンのＨＶソース領域と前記第３のフィンのＨＶドレイン領域との間に延在するＨＶチャネル領域と、
前記ＨＶチャネル領域に沿って延在するＨＶゲートであって、前記ＨＶゲートは、前記第３のフィンの前記第１及び第２の側面並びに前記頂面に沿って延在し、前記第３のフィンの前記第１及び第２の側面並びに前記頂面から絶縁される、ＨＶゲートと、を含む、高電圧（ＨＶ）デバイスと、
前記複数のフィンのうちの第４のフィンに形成された論理デバイスであって、
前記第４のフィンの前記頂面及び反対向きの側面に沿って、前記第４のフィンの論理ソース領域と前記第４のフィンの論理ドレイン領域との間に延在する論理チャネル領域と、
前記論理チャネル領域に沿って延在する論理ゲートであって、前記論理ゲートは、前記第４のフィンの前記第１及び前記第２の側面並びに前記頂面に沿って延在し、前記第４のフィンの前記第１及び第２の側面並びに前記頂面から絶縁される、論理ゲートと、を含む、論理デバイスと、を備える、メモリデバイス。

【請求項2】

前記消去ゲートは、前記浮遊ゲートの上縁に面するノッチを含む、請求項１に記載のメモリデバイス。

【請求項3】

前記第１及び第２のフィンは、前記第３及び第４のフィンよりも高い、請求項１に記載のメモリデバイス。

【請求項4】

前記論理ゲートは、金属材料を含み、前記論理ゲートが、高Ｋ絶縁材料によって前記第４のフィンの前記第１及び第２の側面並びに前記頂面から絶縁されている、請求項１に記載のメモリデバイス。

【請求項5】

前記浮遊ゲート、前記ワード線ゲート、前記制御ゲート、前記消去ゲート、及び前記ＨＶゲートは各々、ポリシリコン材料を含む、請求項４に記載のメモリデバイス。

【請求項6】

メモリデバイスを形成する方法であって、
半導体基板の上面に複数のフィンを形成するステップであって、前記フィンの各々は、上向きに延在し、第１及び第２の側面を含み、前記第１及び第２の側面は、互いに反対を向き、かつ頂面で終端する、形成するステップと、
前記複数のフィンのうちの第１及び第２のフィンにメモリセルを形成し、前記複数のフィンのうちの第３のフィンに高電圧（ＨＶ）デバイスを形成し、かつ前記複数のフィンのうちの第４のフィンに論理デバイスを形成するステップと、を含み、前記形成するステップは、
前記第１のフィンと前記第２のフィンとの間に浮遊ゲートを形成するステップと、
前記浮遊ゲートの上方に、前記浮遊ゲートから絶縁される制御ゲートを形成するステップと、
前記第１のフィン、前記第２のフィン、前記第３のフィン、及び前記第４のフィンの上方に導電性材料の層を形成するステップと、
前記導電性材料の層の一部分を選択的に除去するステップであって、
前記第１及び第２のフィンの上方の前記導電性材料の層の残っている部分としてのワード線ゲートと、
前記第１及び第２のフィンの上方の前記導電性材料の層の残っている部分としての消去ゲートであって、前記制御ゲートは、前記ワード線ゲートと前記消去ゲートとの間に配設される、消去ゲートと、
前記第３のフィンの上方の前記導電性材料の層の残っている部分としてのＨＶゲートと、
前記第４のフィンの上方の前記導電性材料の層の残っている部分としてのダミーゲートとを残す、選択的に除去するステップと、
前記消去ゲートに隣接して前記第１のフィン内にソース領域を形成するステップと、
前記ワード線ゲートに隣接して前記第１のフィン内に第１のドレイン領域を形成するステップと、
前記ワード線ゲートと前記制御ゲートとの間で前記第１のフィン内に第２のドレイン領域を形成するステップであって、前記第１のフィンの第１のチャネル領域は、前記第１のフィンの前記頂面及び反対向きの側面に沿って、前記第１のフィンの前記ソース領域と前記第１のフィンの前記第２のドレイン領域との間に延在し、前記第１のフィンの第２のチャネル領域は、前記第１のフィンの前記頂面及び反対向きの側面に沿って、前記第１のフィンの前記第１のドレイン領域と前記第１のフィンの前記第２のドレイン領域との間に延在する、形成するステップと、
前記消去ゲートに隣接して前記第２のフィン内にソース領域を形成するステップと、
前記ワード線ゲートに隣接して前記第２のフィン内に第１のドレイン領域を形成するステップと、
前記ワード線ゲートと前記制御ゲートとの間で前記第２のフィン内に第２のドレイン領域を形成するステップであって、前記第２のフィンの第１のチャネル領域は、前記第２のフィンの前記頂面及び反対向きの側面に沿って、前記第２のフィンの前記ソース領域と前記第２のフィンの前記第２のドレイン領域との間に延在し、前記第２のフィンの第２のチャネル領域は、前記第２のフィンの前記頂面及び反対向きの側面に沿って、前記第２のフィンの前記第１のドレイン領域と前記第２のフィンの前記第２のドレイン領域との間に延在する、形成するステップと、
前記ＨＶゲートに隣接して前記第３のフィン内にソース領域及びドレイン領域を形成するステップであって、前記第３のフィンのチャネル領域は、前記第３のフィンの前記頂面及び反対向きの側面に沿って、前記第３のフィンの前記ソース領域と前記ドレイン領域との間に延在する、形成するステップと、
前記ダミーゲートに隣接して前記第４のフィン内にソース領域及びドレイン領域を形成するステップであって、前記第４のフィンのチャネル領域は、前記第４のフィンの前記頂面及び反対向きの側面に沿って、前記第４のフィンの前記ソース領域と前記ドレイン領域との間に延在する、形成するステップと、
前記ダミーゲートを、金属で形成された論理ゲートに置き換えるステップと、によって行われ、
前記消去ゲートの部分は、前記第１及び第２のフィンの前記頂面に沿って延在し、前記第１及び第２のフィンの前記頂面から絶縁され、前記第１のフィンの前記第１のチャネル領域の部分及び前記第２のフィンの前記第１のチャネル領域の部分に沿って延在し、前記第１のフィンの前記第１のチャネル領域の部分及び前記第２のフィンの前記第１のチャネル領域の部分から絶縁され、
前記ワード線ゲートは、前記第１のフィンの前記頂面及び反対向きの側面に沿って延在し、前記第１のフィンの前記頂面及び反対向きの側面から絶縁されるように、前記第１のフィンを包み込み、前記第１のフィンの前記第１のドレイン領域から前記第１のフィンの前記第２のドレイン領域までの前記第１のフィンの前記第２のチャネル領域の導電性を制御し、
前記ワード線ゲートは、前記第２のフィンの前記頂面及び反対向きの側面に沿って延在し、前記第２のフィンの前記頂面及び反対向きの側面から絶縁されるように、前記第２のフィンを包み込み、前記第２のフィンの前記第１のドレイン領域から前記第２のフィンの前記第２のドレイン領域までの前記第２のフィンの前記第２のチャネル領域の導電性を制御する、方法。

【請求項7】

前記導電性材料の層が、ポリシリコンである、請求項６に記載の方法。

【請求項8】

前記ＨＶ線ゲートは、前記第３のフィンの前記頂面及び反対向きの側面に沿って延在し、前記第３のフィンの前記頂面及び反対向きの側面から絶縁されるように、前記第３のフィンを包み込み、
前記論理ゲートは、前記第４のフィンの前記頂面及び反対向きの側面に沿って延在し、前記第４のフィンの前記頂面及び反対向きの側面から絶縁されるように、前記第４のフィンを包み込む、請求項６に記載の方法。

【請求項9】

前記複数のフィンは第５及び第６のフィンを更に含み
前記第４のフィンは前記第５のフィンと前記第６のフィンとの間に配設されており、
前記第４のフィンは前記第５のフィンから第１の距離だけ離れており、
前記第４のフィンは前記第６のフィンから前記第１の距離だけ離れており、
前記第１のフィンは前記第２のフィンから第２の距離だけ離れており、
前記第２の距離は前記第１の距離よりも大きい、請求項６に記載の方法。

【請求項10】

前記複数のフィンは第７及び第８のフィンを更に含み
前記第３のフィンは前記第７のフィンと前記第８のフィンとの間に配設されており、
前記第３のフィンは前記第７のフィンから第３の距離だけ離れており、
前記第３のフィンは前記第８のフィンから前記第３の距離だけ離れており、
前記第２の距離は前記第３の距離よりも大きい、請求項９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

（優先権の主張）
この特許出願は、２０２０年１０月３０日に出願された「Ｓｐｌｉｔ Ｇａｔｅ Ｎｏｎ－ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌｓ，ＨＶ Ａｎｄ Ｌｏｇｉｃ Ｄｅｖｉｃｅｓ Ｗｉｔｈ ＦＩＮＦＥＴ Ｓｔｒｕｃｔｕｒｅｓ，Ａｎｄ Ｍｅｔｈｏｄ Ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する中国特許出願第２０２０１１１９３１１３.Ｘ号、及び２０２１年１月１９日に出願された「Ｓｐｌｉｔ Ｇａｔｅ Ｎｏｎ－ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌｓ，ＨＶ Ａｎｄ Ｌｏｇｉｃ Ｄｅｖｉｃｅｓ Ｗｉｔｈ ＦＩＮＦＥＴ Ｓｔｒｕｃｔｕｒｅｓ，Ａｎｄ Ｍｅｔｈｏｄ Ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第１７／１５２，４４１号に対して優先権を主張する。

【0002】

（発明の分野）
本発明は、いずれも同じ半導体基板上に形成される、不揮発性フラッシュメモリセルアレイ、高電圧デバイス、及び論理デバイスに関する。

【背景技術】

【0003】

スプリットゲート型不揮発性メモリデバイスは、当技術分野において周知である。例えば、参照により本明細書に組み込まれる米国特許第７，９２７，９９４号は、分割ゲート不揮発性メモリセルを開示している。図１は、半導体基板１１０に形成されたかかる分割ゲートメモリセルの一例を例証する。ソース領域１１２及びドレイン領域１１３は、基板１１０内の拡散領域として形成され、間に基板１１０のチャネル領域１１４を画定する。メモリセルは、４つの導電性ゲート：チャネル領域１１４の第１の部分及びソース領域１１２の一部分の上方に配設され、チャネル領域１１４の第１の部分及びソース領域１１２の一部分から絶縁される浮遊ゲート１１５と、浮遊ゲート１１５の上方に配設され、浮遊ゲート１１５から絶縁される制御ゲート（結合ゲートとも呼ばれる）１１６と、ソース領域１１２の上方に配設され、ソース領域１１２から絶縁される消去ゲート１１７と、チャネル領域１１４の第２の部分の上方に配設され、チャネル領域１１４の第２の部分から絶縁される選択ゲート（ワード線ゲートとも呼ばれる）１１８とを含む。導電性接点１１９が形成されて、ドレイン領域１１３に電気的に接続することができる。チャネル領域１１４は半導体基板の平面に沿って形成されるため、デバイスの幾何形状が小さくなるにつれて、チャネル領域の総面積（例えば、幅）も小さくなる。これにより、ソース領域とドレイン領域との間の電流の流れが低減し、とりわけ、メモリセルの状態を検出するためのより高感度のセンス増幅器が必要になる。

【0004】

リソグラフィ・サイズが縮小し、それによってチャネル幅が狭くなるという問題は、全ての半導体デバイスに影響を与えるので、Ｆｉｎ－ＦＥＴ型の構造体が提案された。Ｆｉｎ－ＦＥＴ型の構造体において、半導体材料のフィン形部材が、ソース領域をドレイン領域に接続する。このフィン形部材は、上に延在し、頂面で終端する２つの側面を有する。そして、ソース領域からドレイン領域への電流が、その２つの側面及び頂面に沿って流れ得る。したがって、チャネル領域の幅が増大し、これにより電流の流れが増大する。しかしながら、チャネル領域の幅は、チャネル領域を２側面及び頂面に「折り畳み」、それにより、チャネル領域の「占有面積」を減少させることによって、より多くの半導体の実スペースを犠牲にすることなく、増大する。かかるＦｉｎ－ＦＥＴを使用する不揮発性メモリセルが既に開示されており、そこでは、浮遊ゲート及び選択ゲートは、フィン形部材の頂面及び２つの側面を取り囲んでいる。先行技術のＦｉｎ－ＦＥＴ型不揮発性メモリ構造体のいくつかの例（ただし、ゲートの数及び構成は、上記の図１の平面例から変化するが）としては、米国特許第７，４２３，３１０号、同第７，４１０，９１３号、同第８，４６１，６４０号、同第９，９８５，０４２号、及び同第１０，４６８，４２８号が挙げられる。フィン形部材に論理デバイスを形成することも提案されている。例として、米国特許第９，９７２，６３０号及び同第１０，３１２，２４７号を参照されたい。

【0005】

しかしながら、メモリデバイスの同じ基板上にＦｉｎＦＥＴメモリセル、ＦｉｎＦＥＴ論理デバイス、及びＦｉｎＦＥＴ ＨＶ（高電圧）デバイスを形成するための改良された技術が必要とされている。

【発明の概要】

【0006】

改良されたメモリデバイスは、
複数のフィンを含む上面を有する半導体基板であって、フィンの各々は、上向きに延在し、第１及び第２の側面を含み、第１及び第２の側面は、互いに反対を向き、かつ頂面で終端する、半導体基板と、
複数のフィンのうちの第１及び第２のフィンに形成されたメモリセルであって、
第１のフィンの頂面及び反対向きの側面に沿って、第１のフィンのソース領域と、第１のフィンの第１のドレイン領域との間に延在する第１のチャネル領域と、
第１のフィンの頂面及び反対向きの側面に沿って、第１のフィンの第１のドレイン領域と、第１のフィンの第２のドレイン領域との間に延在する第２のチャネル領域と、
第２のフィンの頂面及び反対向きの側面に沿って、第２のフィンのソース領域と、第２のフィンの第１のドレイン領域との間に延在する第３のチャネル領域と、
第２のフィンの頂面及び反対向きの側面に沿って、第２のフィンの第１のドレイン領域と、第２のフィンの第２のドレイン領域との間に延在する第４のチャネル領域と、
第１のフィンと第２のフィンとの間に配設され、第１のチャネル領域の第１の部分、及び第３のチャネル領域の第１の部分に沿って延在する浮遊ゲートと、
浮遊ゲートに沿って延在し、浮遊ゲートから絶縁される制御ゲートと、
浮遊ゲートに横方向に隣接する第１の部分と、浮遊ゲートの上方に配設される第２の部分とを有する消去ゲートと、
第２のチャネル領域及び第４のチャネル領域に沿って延在するワード線ゲートであって、第１及び第２のフィンの第１及び第２の側面並びに頂面に沿って延在し、第１及び第２のフィンの第１及び第２の側面並びに頂面から絶縁される、ワード線ゲートと、を含む、メモリセルと、
複数のフィンのうちの第３のフィンに形成された高電圧（ｈｉｇｈ ｖｏｌｔａｇｅ、ＨＶ）デバイスであって、
第３のフィンの頂面及び反対向きの側面に沿って、第３のフィンのＨＶソース領域と第３のフィンのＨＶドレイン領域との間に延在するＨＶチャネル領域と、
ＨＶチャネル領域に沿って延在するＨＶゲートであって、ＨＶゲートは、第３のフィンの第１及び第２の側面並びに頂面に沿って延在し、第３のフィンの第１及び第２の側面並びに頂面から絶縁される、ＨＶゲートと、を含む、ＨＶデバイスと、
複数のフィンのうちの第４のフィンに形成された論理デバイスであって、
第４のフィンの頂面及び反対向きの側面に沿って、第４のフィンの論理ソース領域と第４のフィンの論理ドレイン領域との間に延在する論理チャネル領域と、
論理チャネル領域に沿って延在する論理ゲートであって、論理ゲートは、第４のフィンの第１及び第２の側面並びに頂面に沿って延在し、第４のフィンの第１及び第２の側面並びに頂面から絶縁される、論理ゲートと、を含む、論理デバイスと、を含む。

【0007】

メモリデバイスを形成する方法は、
半導体基板の上面に複数のフィンを形成するステップであって、フィンの各々は、上向きに延在し、第１及び第２の側面を含み、第１及び第２の側面は、互いに反対を向き、かつ頂面で終端する、形成するステップと、
複数のフィンのうちの第１及び第２のフィンにメモリセルを形成し、複数のフィンのうちの第３のフィンに高電圧（ＨＶ）デバイスを形成し、かつ複数のフィンのうちの第４のフィンに論理デバイスを形成するステップと、を含み、形成するステップは、
第１のフィンと第２のフィンとの間に浮遊ゲートを形成するステップと、
浮遊ゲートの上方に、浮遊ゲートから絶縁される制御ゲートを形成するステップと、
第１のフィン、第２のフィン、第３のフィン、及び第４のフィンの上方に導電性材料の層を形成するステップと、
導電性材料の層の一部分を選択的に除去して、
第１及び第２のフィンの上方の導電性材料の層の残っている部分としてのワード線ゲートと、
第１及び第２のフィンの上方の導電性材料の層の残っている部分としての消去ゲートであって、制御ゲートは、ワード線ゲートと消去ゲートとの間に配設される、消去ゲートと、
第３のフィンの上方の導電性材料の層の残っている部分としてのＨＶゲートと、
第４のフィンの上方の導電性材料の層の残っている部分としてのダミーゲートと、を残すステップと、
消去ゲートに隣接して第１のフィン内にソース領域を形成するステップと、
ワード線ゲートに隣接して第１のフィン内にドレイン領域を形成するステップであって、第１のフィンのチャネル領域は、第１のフィンの頂面及び反対向きの側面に沿って、第１のフィンのソース領域と第１のフィンのドレイン領域との間に延在する、形成するステップと、
消去ゲートに隣接して第２のフィン内にソース領域を形成するステップと、
ワード線ゲートに隣接して第２のフィン内にドレイン領域を形成するステップであって、第２のフィンのチャネル領域は、第２のフィンの頂面及び反対向きの側面に沿って、第２のフィンのソース領域と第２のフィンのドレイン領域との間に延在する、形成するステップと、
ＨＶゲートに隣接して第３のフィン内にソース領域及びドレイン領域を形成するステップであって、第３のフィンのチャネル領域は、第３のフィンの頂面及び反対向きの側面に沿って、第３のフィンのソース領域とドレイン領域との間に延在する、形成するステップと、
ダミーゲートに隣接して第４のフィン内にソース領域及びドレイン領域を形成するステップであって、第４のフィンのチャネル領域は、第４のフィンの頂面及び反対向きの側面に沿って、第４のフィンのソース領域とドレイン領域との間に延在する、形成するステップと、
ダミーゲートを、金属で形成された論理ゲートに置き換えるステップと、によって行われる。

【0008】

メモリデバイスを形成する方法は、
半導体基板の上面に複数のフィンを形成するステップであって、フィンの各々は、上向きに延在し、第１及び第２の側面を含み、第１及び第２の側面は、互いに反対を向き、かつ頂面で終端する、形成するステップと、
複数のフィンのうちの第１及び第２のフィンにメモリセルを形成し、複数のフィンのうちの第３のフィンに高電圧（ＨＶ）デバイスを形成し、かつ複数のフィンのうちの第４のフィンに論理デバイスを形成するステップと、を含み、形成するステップは、
第１のフィンと第２のフィンとの間に浮遊ゲートを形成するステップと、
浮遊ゲートの上方に、浮遊ゲートから絶縁される制御ゲートを形成するステップと、
第１のフィン、第２のフィン、第３のフィン、及び第４のフィンの上方に導電性材料の層を形成するステップと、
導電性材料の層の一部分を選択的に除去して、
第１及び第２のフィンの上方の導電性材料の層の残っている部分としてのワード線ゲートと、
第１及び第２のフィンの上方の導電性材料の層の残っている部分としての消去ゲートであって、制御ゲートは、ワード線ゲートと消去ゲートとの間に配設される、消去ゲートと、
第３のフィンの上方の導電性材料の層の残っている部分としてのＨＶゲートと、
第４のフィンの上方の導電性材料の層の残っている部分としてのダミーゲートと、を残すステップと、
消去ゲートに隣接して第１のフィン内にソース領域を形成するステップと、
ワード線ゲートに隣接して第１のフィン内に第１のドレイン領域を形成するステップと、
ワード線ゲートと制御ゲートとの間で第１のフィン内に第２のドレイン領域を形成するステップであって、第１のフィンの第１のチャネル領域は、第１のフィンの頂面及び反対向きの側面に沿って、第１のフィンのソース領域と第１のフィンの第２のドレイン領域との間に延在し、第１のフィンの第２のチャネル領域は、第１のフィンの頂面及び反対向きの側面に沿って、第１のフィンの第１のドレイン領域と第１のフィンの第２のドレイン領域との間に延在する、形成するステップと、
消去ゲートに隣接して第２のフィン内にソース領域を形成するステップと、
ワード線ゲートに隣接して第２のフィン内に第１のドレイン領域を形成するステップと、
ワード線ゲートと制御ゲートとの間で第２のフィン内に第２のドレイン領域を形成するステップであって、第２のフィンの第１のチャネル領域は、第２のフィンの頂面及び反対向きの側面に沿って、第２のフィンのソース領域と第２のフィンの第２のドレイン領域との間に延在し、第２のフィンの第２のチャネル領域は、第２のフィンの頂面及び反対向きの側面に沿って、第２のフィンの第１のドレイン領域と第２のフィンの第２のドレイン領域との間に延在する、形成するステップと、
ＨＶゲートに隣接して第３のフィン内にソース領域及びドレイン領域を形成するステップであって、第３のフィンのチャネル領域は、第３のフィンの頂面及び反対向きの側面に沿って、第３のフィンのソース領域とドレイン領域との間に延在する、形成するステップと、
ダミーゲートに隣接して第４のフィン内にソース領域及びドレイン領域を形成するステップであって、第４のフィンのチャネル領域は、第４のフィンの頂面及び反対向きの側面に沿って、第４のフィンのソース領域とドレイン領域との間に延在する、形成するステップと、
ダミーゲートを、金属で形成された論理ゲートに置き換えるステップと、によって行われる。

【0009】

本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。

【0010】

【0011】

【0012】

【0013】

【0014】

【0015】

【0016】

【0017】

【0018】

【0019】

【0020】

【0021】

【0022】

【0023】

【0024】

【0025】

【0026】

【0027】

【0028】

【図面の簡単な説明】

【0029】

【図1】従来の不揮発性メモリセルの横断面図である。

【図2A】半導体基板の上面にフィンを形成する工程を示す（行方向沿いの）側面断面図である。

【図2B】半導体基板の上面にフィンを形成する工程を示す（行方向沿いの）側面断面図である。

【図2C】半導体基板の上面にフィンを形成する工程を示す（行方向沿いの）側面断面図である。

【図2D】半導体基板の上面にフィンを形成する工程を示す（行方向沿いの）側面断面図である。

【図2E】半導体基板の上面にフィンを形成する工程を示す（行方向沿いの）側面断面図である。

【図3A】基板のメモリセル領域内に形成されたフィンを示す側面断面図である。

【図3B】基板のＨＶデバイス領域内に形成されたフィンを示す側面断面図である。

【図3C】基板の論理デバイス領域内に形成されたフィンを示す側面断面図である。

【図4A】基板のメモリセル領域内に形成されたフィンを示す平面図である。

【図4B】基板のＨＶデバイス領域内に形成されたフィンを示す平面図である。

【図4C】基板の論理デバイス領域内に形成されたフィンを示す平面図である。

【図5A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（行方向沿いの）側面断面図である。

【図7A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（行方向沿いの）側面断面図である。

【図8A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（行方向沿いの）側面断面図である。

【図5B】本発明のＨＶデバイスを形成する工程を示す（行方向沿いの）側面断面図である。

【図7B】本発明のＨＶデバイスを形成する工程を示す（行方向沿いの）側面断面図である。

【図8B】本発明のＨＶデバイスを形成する工程を示す（行方向沿いの）側面断面図である。

【図5C】本発明の論理デバイスを形成する工程を示す（行方向沿いの）側面断面図である。

【図7C】本発明の論理デバイスを形成する工程を示す（行方向沿いの）側面断面図である。

【図8C】本発明の論理デバイスを形成する工程を示す（行方向沿いの）側面断面図である。

【図6A】本発明のスプリットゲート不揮発性メモリセルを形成するステップを示す平面図である。

【図6B】本発明のＨＶデバイス内のフィンを示す平面図である。

【図6C】本発明の論理デバイスを形成する際のフィンを示す平面図である。

【図9A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図10A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図11A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図12A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図13A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図14A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図15A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図16A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図17A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図18A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図19A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図20A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図9B】本発明のＨＶデバイスを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図10B】本発明のＨＶデバイスを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図11B】本発明のＨＶデバイスを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図12B】本発明のＨＶデバイスを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図13B】本発明のＨＶデバイスを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図14B】本発明のＨＶデバイスを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図15B】本発明のＨＶデバイスを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図16B】本発明のＨＶデバイスを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図17B】本発明のＨＶデバイスを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図18B】本発明のＨＶデバイスを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図19B】本発明のＨＶデバイスを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図20B】本発明のＨＶデバイスを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図9C】本発明の論理デバイスを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図10C】本発明の論理デバイスを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図11C】本発明の論理デバイスを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図12C】本発明の論理デバイスを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図13C】本発明の論理デバイスを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図14C】本発明の論理デバイスを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図15C】本発明の論理デバイスを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図16C】本発明の論理デバイスを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図17C】本発明の論理デバイスを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図18C】本発明の論理デバイスを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図19C】本発明の論理デバイスを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図20C】本発明の論理デバイスを形成する工程を示す（列方向のフィンに沿った）側面断面図である。

【図21A】本発明のスプリットゲート不揮発性メモリセルを示す（列方向に沿ったフィン間の）側面断面図である。

【図21B】本発明のＨＶデバイスを示す（列方向に沿ったフィン間の）側面断面図である。

【図21C】本発明の論理デバイスを示す（列方向に沿ったフィン間の）側面断面図である。

【図22A】本発明のスプリットゲート不揮発性メモリセルを示す平面図である。

【図22B】本発明のＨＶデバイスを示す平面図である。

【図22C】本発明の論理デバイスを示す平面図である。

【図23】本発明の第１の代替実施形態におけるメモリセル領域の平面図である。

【図24】本発明の第２の代替実施形態におけるメモリセル領域の側面断面図である。

【図25】本発明の第２の代替実施形態におけるメモリセル領域の側面断面図である。

【図26】本発明の第３の代替実施形態におけるメモリセル領域の側面断面図である。

【図27】本発明の第３の代替実施形態におけるメモリセル領域の側面断面図である。

【発明を実施するための形態】

【0030】

本発明は、同じ半導体基板１０上に、不揮発性メモリセルと、高電圧（ＨＶ）デバイス（例えば、論理デバイスよりも高い電圧で動作するように設計されたデバイス）と、論理デバイスとを有するメモリデバイス、及びそのようなメモリデバイスの形成に関する。

【0031】

メモリデバイスを形成するプロセスは、基板１０の上面１０ａ内に複数のフィンを形成することによって開始する。フィンの形成は、シリコン半導体基板１０の頂面１０ａ上に二酸化シリコン（酸化物）層１２を形成することによって開始する。酸化物層１２に窒化シリコン（窒化物）層１４を形成する。窒化物層１４にハードマスク材料１６を形成する。ハードマスク材料１６にフォトレジスト１８を形成する。次いで、フォトレジスト１８をパターニングする。このパターニングは、フォトレジスト１８の一部を選択的に露出させ、フォトレジスト１８の一部を選択的に除去して、下層材料の選択部分（すなわち、この場合には、ハードマスク材料１６のストリップ）を露出させる。得られる構造体が図２Ａに示されている。

【0032】

図２Ｂ（フォトレジスト１８除去後）に示すように、エッチングを実行して、ハードマスク材料１６の露出部分を除去し、ハードマスク材料１６の垂直ストリップを残す。ハードマスク材料ストリップ１６の側部に沿って窒化物スペーサ２０が形成される。スペーサの形成は、当該技術分野において既知であり、構造体の輪郭上に材料を堆積した後、異方性エッチングプロセスが行われ、その結果、この材料は、構造体の水平面からは除去され、構造体の垂直配向面上においては（上面が丸みを帯びた状態で）大部分がそのまま残存する。窒化物スペーサ２０は、窒化物を堆積した後、異方性窒化物エッチングを行い、ハードマスクストリップ１６の垂直側壁上に窒化物スペーサ２０を残すことによって形成される。図２Ｃに示されるように、ハードマスクストリップ１６を除去するためにエッチングが行われる。

【0033】

１つ以上のエッチングが行われて、窒化物スペーサ２０の下にない窒化物層１４、酸化物層１２の一部分及び基板１０の上部分を除去し、これにより、図２Ｄに示すように、基板１０内に延在するトレンチ２２の形成をもたらし、隣接するトレンチ２２間に基板１０の薄いフィン構造体１０ｂ（本明細書では「フィン」１０ｂと呼ばれる）が残る。これらのエッチングはまた、窒化物スペーサ２０を除去する。図２Ｅに示すように、絶縁材２４（例えば、酸化物）が、構造体の上方に形成され（酸化物２４でトレンチ２２を充填することを含む）、続いて、酸化物平坦化、例えば、化学機械研磨（ＣＭＰ）が行われ、窒化物１４の頂部の上方の酸化物２４の任意の部分が除去される。各フィン１０ｂは上向きに延びており、２つの反対向きの側面１０ｃ及び１０ｄを有し、これらの側面は上向きに延びて頂面１０ｅで終端する。

【0034】

フィン１０ａは、基板１０の３つの領域（メモリセル領域２、ＨＶデバイス領域４、論理デバイス領域６）全てに同時に形成される。しかしながら、ピッチ、例えば、隣接するフィン１０ｂの表面間のピッチ（例えば、側面１０ｃ間の距離）、及び／又は隣接するフィン１０ｂ間の間隔Ｓは、３つの領域間で異なる。具体的には、図３Ａ～図３Ｃに示すように、メモリセル領域２におけるピッチＰ１及び間隔Ｓ１は、ＨＶデバイス領域４におけるピッチＰ２及び間隔Ｓ２よりもそれぞれ大きく、論理デバイス領域６におけるピッチＰ３及び間隔Ｓ３よりもそれぞれ大きい。トレンチ２２の深さは、メモリセル領域２、ＨＶデバイス領域４、及び論理デバイス領域６において同じであってもよく、この場合、フィン１０ｂは全て同じ高さを有する。あるいは、メモリセル領域２内のトレンチ２２は、ＨＶデバイス領域４及び論理デバイス領域６内のトレンチよりも深くすることができ、したがって、フィン１０ｂは、メモリセル領域２内でより高くてもよい。図２Ｂに示されるストリップ１６が、メモリセル領域２内では、ＨＶデバイス領域４及び論理デバイス領域６内のストリップ１６よりも大きい幅を有し、かつ更に離れて離隔されるように、フォトレジスト１８をパターニングすることによって、ピッチＰ１及び間隔Ｓ１がメモリセル領域２においてより大きくされる。スペーサ２０がより厚くなると、フィン１０ａの厚さも増加し、また、より大きなピッチＰ１、Ｐ２、Ｐ３をもたらす。ピッチＰ２及びＰ３は、互いに等しくすることができるが、等しくなくてもよい。同様に、間隔Ｓ２及びＳ３は、互いに等しくてもよいが、等しくなくてもよい。好ましくは、フィン１０ｂは、図４Ａ～図４Ｃの平面図に示すように、列方向Ｃ－Ｃに延在し、メモリセル領域２、ＨＶデバイス領域４、及び論理デバイス領域６において互いに平行である。

【0035】

フォトレジストが構造体上に形成され、メモリセル領域２内の１つ置きのフィン１０ｂの間の酸化物２４の部分を露出させるようにパターニングされ（すなわち、所与のフィンの片側の酸化物２４だけが露出されたままである）、ＨＶデバイス領域４及び論理デバイス領域６はフォトレジストで覆われたままである。酸化物エッチングは、メモリセル領域２内の酸化物２４の露出部分を窪ませ（影響を受けたフィン１０ｂの側面１０ｃ／１０ｄを露出させ）、１つ置きのフィン１０ｂ間の酸化物２４内に孔２２ａを作成する（すなわち、孔２２ａは、所与のフィンの片側のみに形成される）。フォトレジストを除去した後、絶縁層２５（例えば、酸化物）が、フィン１０ｂの露出されていた側面１０ｃ／１０ｄ上に形成される（例えば、酸化物堆積又は熱酸化によって）。孔２２ａは、材料堆積と、窒化物層１４をストップ層として用いた化学機械研磨（chemical mechanical polish、ＣＭＰ）と、図５Ａ～図５Ｃ、図６Ａ～図６Ｃに示されるように、窒化物１４の頂部の下の導電性材料を窪ませるためのエッチバックを行い、メモリセル領域２内の隣接するフィン１０ｂ間に導電性材料２６の第１のブロックを残すことによって、導電性材料で充填される。導電性材料２６の第１のブロックは、ドープされたポリシリコン又はドープされたアモルファスシリコンであり得る。

【0036】

エッチングを使用して、窒化物層１４を除去する。窒化物層１４を除去することによって残された酸化物２４内の空隙を充填すると共に、導電性材料２６の第１のブロックを覆うように、酸化物が構造体上に堆積される。ストップとして導電性材料２６の第１のブロックを使用して、ＣＭＰが実行される。これにより、フィン１０ｂの頂部は酸化物２４で覆われたままとなる。図７Ａ～図７Ｃに示すように、絶縁層２８が構造体上に形成される。好ましくは、絶縁層２８はＯＮＯ層であり、酸化物－窒化物－酸化物副層を有することを意味する。

【0037】

導電性材料３０の層（導電層３０）は、構造体の上方に、すなわち絶縁層２８の上方に形成される。好ましくは、導電性材料３０の層は、ドープされたポリシリコン又はドープされたアモルファスシリコンである。フォトレジストが導電材料３０の層の上に形成され、水平／行方向に延在するフォトレジストのストリップを残すようにパターニングされる。図８Ａ～図８Ｃ（行方向に沿った図）及び図９Ａ～図９Ｃ（列方向に沿った図）に示すように、メモリセル領域２では、導電層３０のストリップ（及びその下の絶縁層２８の残っている部分）を除いて、構造体から導電材料３０の層及び絶縁層２８を除去するために、エッチングが１回以上行われる。導電性材料３０のストリップは、（列方向に直交する）行方向に延在する。好ましくは、導電性材料３０のストリップの下にある、導電性材料２６の第１のブロックの部分は、フィン１０ｂの頂部より上にわずかに延びている。

【0038】

絶縁スペーサ３２／３４（例えば、ＯＮ（ｏｘｉｄｅ ａｎｄ ｎｉｔｒｉｄｅ）（それぞれ、酸化物及び窒化物））が導電性材料３０のストリップの側壁に沿って形成される。絶縁（ＯＮ）スペーサ３２／３４は、酸化物堆積、窒化物堆積、次いで、窒化物異方性エッチング及び酸化物異方性エッチングによって形成される。この段階にて、ＨＶデバイス領域４及び論理デバイス領域６内への注入は別々に実行することができる（すなわち、他の領域をフォトレジストで覆うことによって１つの領域のみに注入する）。次に、フォトレジストが構造体の上方に形成され、ＨＶデバイス領域４及び論理デバイス領域６から完全に除去され、メモリセル領域２の一部分から除去される。結果として、導電性材料３０のストリップの第１の側のスペーサ３２／３４、並びにフィン１０ｂの隣接部分、導電性材料２６及び酸化物２４の第１のブロックを覆うフォトレジスト３６のストリップが残る。次に、図１０Ａ～図１０Ｃに示すように、ＨＶデバイス領域４及び論理デバイス領域６内のフィン１０ｂ間の酸化物２４の頂面２４ａと、メモリセル領域２内の、フォトレジスト３６のストリップの下及び導電性材料２６の第１のブロックの下の酸化物２４の部分を除く、フィン１０ｂ間の酸化物２４の頂面２４ａを窪ませるためにエッチングが行われる。

【0039】

フォトレジスト３６のストリップが除去された後、絶縁層３８が構造体上に形成される（例えば、ＨＴＯ堆積及びアニール処理によって形成される酸化物層）。次に、フォトレジスト４０が構造体の上方に形成され、部分的に除去され、ＨＶデバイス領域４及び論理デバイス領域６は完全に覆われたままであり、導電性材料３０のストリップの第１の側のスペーサ３２／３４と、フィン１０ｂの隣接部分と、導電性材料２６及び酸化物２４の第１のブロックとを覆うフォトレジスト４０のストリップが残る。次に、図１１Ａ～図１１Ｃに示すように、エッチングを行って、導電性材料３０のストリップの第２の側（第１の側の反対側）に隣接する導電性材料２６の第１のブロックの露出部分と、絶縁層３８の露出部分とを除去する。

【0040】

フォトレジスト４０が除去された後、絶縁スペーサ４２（例えば、ＨＴＯ堆積などの酸化物堆積、アニール処理、及び異方性エッチングによって作成られた酸化物スペーサ）が、導電性材料３０のストリップの側壁に隣接するスペーサ３４に沿って形成される。次に、フォトレジスト４４が構造体に形成され、選択的に除去され、図１２Ａ～図１２Ｃに示されるように、ＨＶデバイス領域４及び論理デバイス領域６は完全に覆われたままであり、導電性材料３０のストリップの第２の側のスペーサ３２／３４、並びにフィン１０ｂ及び酸化物２４の隣接部分を覆うフォトレジスト４４のストリップが残る。

【0041】

その後、絶縁層３８及び絶縁スペーサ４２の露出部分を除去するためにエッチングが実行される。フォトレジスト４４が除去された後、絶縁層４６が形成される（例えば、ＨＴＯ堆積及びアニール処理によって形成されるトンネル酸化物）。その後、フォトレジスト４８が、構造体上に形成され、ＨＶデバイス領域４及びメモリセル領域２を完全に覆うが、論理デバイス領域６を露出させるように、部分的に除去される。エッチングを用いて、フィン１０ｂの上部を露出させるように、絶縁層３８及び絶縁層４６が除去される。次に、論理デバイス領域６内のフィン１０ｂの露出部分上に絶縁層５０が形成され、図１３Ａ～図１３Ｃに示す構造体が得られる。絶縁層５０は、酸化物、酸窒化物、及び／又は他の誘電体材料とすることができる。絶縁層３８及び絶縁層４６を除去し、それらを絶縁層５０で置き換えることにより、以下で更に説明するように、異なる厚さ及び／又は組成を選択することによって、構成要素の個々の調整が可能になる。

【0042】

フォトレジスト４８の除去後、構造体の上方に導電性材料５２の層を形成する。好ましくは、導電性材料５２の層は、ポリシリコンで形成される。導電性材料５２の層にドーパントを注入するための、任意選択の注入ステップが実行されてもよい。化学機械研磨（ＣＭＰ）を使用して、導電性材料５２の層の頂面を平坦化することができる。導電性材料５２の層の頂面を更に窪ませるために、任意選択でエッチングを使用することができる。導電性材料５２の層の上方にハードマスク層５４が形成される。好ましくは、ハードマスク層５４は、図１４Ａ～図１４Ｃに示すように、複数のサブ層（例えば、酸化物層５４ａ及び窒化物層５４ｂ）を含む。ハードマスク層５４は、メモリセル領域２、ＨＶデバイス領域４、及び論理デバイス領域６内のハードマスク層５４の部分を除去して、導電性材料５２の下にある層の部分を露出されたままにするために、フォトリソグラフィステップを使用してパターニングされる。次に、図１５Ａ～１５Ｃに示すように、異方性エッチングを用いて、導電性材料５２の層の露出部分を除去する。

【0043】

スペーサ５６は、材料堆積及び異方性エッチングによって、構造体の側面に形成される。このとき、メモリセル領域２、ＨＶ素子領域４、及び論理素子領域６のそれぞれについて、注入を行うことができる（すなわち、他の領域をフォトレジストで覆い、注入を行うことによって）。フィン１０ｂの上部は除去され、エピタキシャル膜（図示せず）によって置き換えられる。これは、フィン１０ｂの頂面の露出部分を下げるためのエッチングと、後続するエピタキシャル成長とを含む。ＰＭＯＳデバイス及びＮＭＯＳデバイスの両方がエピタキシャル膜上に形成される場合、置き換えは２回行われる。１回は、ＰＭＯＳデバイスに対して（ＮＭＯＳデバイスがフォトレジストによって覆われた状態で）行われ、ＮＭＯＳデバイスのために再度行われる（ＰＭＯＳデバイスがフォトレジストによって覆われた状態で）。絶縁スペーサ５８は、材料堆積及び異方性エッチングによって構造体の側面上に形成される。絶縁スペーサ５８は、単一材料のスペーサであってもよいし、酸化物及び窒化物の堆積と、後続する窒化物異方性エッチング及び酸化物異方性エッチングとによって形成されるＯＮなどの複数材料のスペーサであってもよい。次に、フィン１０ｂの他の部分の導電型とは異なる導電型を有する、フィン１０ｂの露出領域内のソース／ドレイン領域を形成するために、１回以上の注入が実行される。具体的には、図１６Ａ～図１６Ｃに示すように、１回以上の注入により、メモリセル領域２内にソース領域６２及びドレイン領域６４が形成され、ＨＶデバイス領域４内にソース領域６６及びドレイン領域６８が形成され、論理デバイス領域６内にソース領域７０及びドレイン領域７２が形成される。

【0044】

コンタクトエッチングストップ層７４が構造体に形成される。酸化物７６（例えば、層間絶縁膜（inter-layer dielectric、ＩＬＤ）酸化物）が構造体の上方に形成され、コンタクトエッチングストップ層７４を研磨ストップとして使用して、化学機械研磨（ＣＭＰ）平坦化にかけられる。酸化物７６及びハードマスク層５４を窪ませるためにエッチングが使用される。追加の酸化物層（図示せず）が、（好ましくは、高アスペクト比プロセス－ＨＡＲＰを使用して）構造上に堆積される。次に、図１７Ａ～図１７Ｃに示すように、化学機械研磨を用いて構造体を平坦化する。結果として、追加の酸化物層が除去され、導電性材料52の層の頂面が露出される。

【0045】

構造体はフォトレジストで覆われ、フォトレジストは部分的に除去されて論理領域６を露出させる。論理領域６内の導電性材料５２の層を除去するためにエッチングが使用され（すなわち、論理領域６内の導電性材料５２の層のこれらの部分は、ダミーゲートとして機能し、このエッチングによって除去される）、下にある絶縁層５０の部分を露出させる。エッチングを用いて絶縁層５０の露出部分を除去し、論理領域６内のフィン１０ｂの一部分を露出させる。次に、高Ｋ金属ゲート（high K metal gate、ＨＫＭＧ）層が構造体の上方に形成され、導電材料５２の層及び絶縁層５０のダミーゲートの除去によって残された空隙を充填する。ＨＫＭＧ層は、導電性金属層８０の下に、高Ｋ材料の（すなわち、限定はされないが、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｔａ２Ｏ５、又は他の適切な材料等の酸化物の誘電率Ｋを超える誘電率Ｋを有する）絶縁層７８を備える。ストップとして酸化物７６を使用する化学機械研磨が実行される。この結果得られた構造体を、図１８Ａ～図１８Ｃ（フォトレジスト除去後）に示す。酸化物８２を構造体の上方に形成する。酸化物８２は、フォトリソグラフィによってパターンニングされて、様々な構成要素まで下方に延びるコンタクトホールが形成される。コンタクトホールは導電性材料で充填されて、様々な構成要素と電気的に接触する、酸化物８２／７６を貫通して延びるコンタクト８４を形成する。最終構造体を図１９Ａ～図１９Ｃに示す。

【0046】

メモリセル領域２内に形成されるメモリセル９０は、図２０Ａ（フィン１０ｂに沿った断面図）、図２１Ａ（フィン１０ｂ間の断面図）、図２２Ａ（平面図）に最も良く示されている。メモリセル９０は、一対のフィン１０ｂ上に形成される。フィン１０ｂの各々は、ソース領域６２及びドレイン領域６４を含み、フィン１０ｂのチャネル領域９２がそれらの間に延在する。チャネル領域９２は、フィン１０ｂの側面１０ｃ／１０ｄ及び頂面１０ｅに沿って延在する。ワード線ゲート５２ａは、ドレイン領域６４に隣接するフィン１０ｂの頂面及び側面１０ｃ／１０ｄ／１０ｅを包み込む導電性材料５２の層の残っている部分である（すなわち、ワード線ゲート５２ａは、その中のチャネル領域９２のその部分の導電性を制御するために、フィン１０ｂの３つの表面１０ｃ／１０ｄ／１０ｅの全てに沿って延在する部分を有する）。浮遊ゲート２６ａは、一対のフィン１０ｂの間に配設された導電性材料の第１のブロック２６の残っている部分であり、したがって、（これらのフィン表面に沿って延在するチャネル領域９２の部分の導電性を制御するために）一方のフィン１０ｂの側面１０ｃ及び他方のフィン１０ｂの側面１０ｄに沿って延在する。制御ゲート３０ａは、浮遊ゲート２６ａの上方に配設され、浮遊ゲート２６ａから絶縁される導電性材料３０のストリップの部分である。消去ゲート５２ｂは、浮遊ゲート２６ａに横方向に隣接し（消去ゲートの第１の部分）、浮遊ゲート２６ａの上方に部分的に配設される（消去ゲートの第２の部分）導電性材料５２の層の残っている部分であり、ソース領域６２に隣接する。消去ゲート５２ｂは、消去効率を高めるために、浮遊ゲート２６ａの上縁部に面するノッチ５３を含む。好ましくは、上にメモリセル９０が形成される２つのフィン１０ｂの２つのチャネル領域９２は、並列に動作される。図は単一のメモリセル９０を示しているが、複数のメモリセル９０が、一対のフィン１０ｂに沿って端から端まで形成され、メモリセル９０の列を形成し、図に示されるフィン１０ｂに平行に延びる他のフィンに沿って、メモリセルの他の列が形成されることを理解されたい。

【0047】

ＨＶデバイス領域４内に形成される高電圧デバイス９４は、図２０Ｂ（フィン１０ｂに沿った断面図）、図２１Ｂ（フィン１０ｂ間の断面図）、及び図２２Ｂ（平面図）に最も良く示されている。高電圧デバイス９４はフィン１０ｂに沿って形成され、フィン１０ｂは、ＨＶソース領域６６及びＨＶドレイン領域６８を含み、これらの間には、フィン１０ｂのＨＶチャネル領域９６が延在する。ＨＶチャネル領域９６は、ＨＶソース領域及びＨＶドレイン領域６６／６８間のフィン１０ｂの側面１０ｃ／１０ｄ及び頂面１０ｅに沿って延在する。ＨＶゲート５２ｃは、ＨＶソース領域及びＨＶドレイン領域６６／６８間のフィン１０ｂの頂面及び側面１０ｃ／１０ｄ／１０ｅを包み込む導電性材料５２の層の残っている部分として形成される（すなわち、ＨＶゲート５２ｃは、その中のＨＶチャネル領域９６の導電性を制御するために、３つの表面１０ｃ／１０ｄ／１０ｅの全てに沿って延在する部分を有する）。図２２Ｂに最も良く示されているように、複数の高電圧デバイス９４は、共通のＨＶゲート５２ｃを共有することができ、それによって、複数の高電圧デバイス９４は並列に動作する。

【0048】

論理デバイス領域６内に形成される論理デバイス９８は、図２０Ｃ（フィン１０ｂに沿った断面図）、図２１Ｃ（フィン１０ｂ間の断面図）、及び図２２Ｃ（平面図）に最も良く示されている。論理デバイス９８はフィン１０ｂに沿って形成され、フィン１０ｂは、論理ソース領域７０及び論理ドレイン領域７２を含み、これらの間には、フィン１０ｂの論理チャネル領域１００が延在する。論理チャネル領域１００は、論理ソース領域及び論理ドレイン領域７０／７２間のフィン１０ｂの側面１０ｃ／１０ｄ及び頂面１０ｅに沿って延在する。論理ゲート８０ａは、論理ソース領域及び論理ドレイン領域７０／７２間のフィン１０ｂの頂面及び側面１０ｃ／１０ｄ／１０ｅを包み込む導電性金属層８０の残っている部分として形成される（すなわち、論理ゲート８０ａは、その中の論理チャネル領域１００の導電性を制御するために、３つの表面１０ｃ／１０ｄ／１０ｅの全てに沿って延在する部分を有する）。図２２Ｃに最も良く示されているように、複数の論理デバイス９８は、共通の論理ゲート８０ａを共有することができ、それによって、複数の論理デバイス９８は並列に動作する。

【0049】

上記メモリデバイス及びその形成方法は、多くの利点を有する。論理ゲート８０ａが、フィン１０ｂの頂面及び側面１０ｃ／１０ｄ／１０ｅを包み込むことによって、論理デバイス９８のサイズを縮小することができる（すなわち、チャネル領域１００が、フィン１０ｂの頂面及び側面１０ｃ／１０ｄ／１０ｅに沿って折り畳まれるため）。ＨＶゲート５２ｃが、フィン１０ｂの頂面及び側面１０ｃ／１０ｄ／１０ｅを包み込むことによって、ＨＶデバイス９４のサイズを縮小することができる（すなわち、チャネル領域９６が、フィン１０ｂの頂面及び側面１０ｃ／１０ｄ／１０ｅに沿って折り畳まれるため）。ワード線ゲート５２ａが、フィン１０ｂの頂面及び側面１０ｃ／１０ｄ／１０ｅを包み込むことによって、ワード線ゲート５２ａのパフォーマンスが向上し、メモリセル９０のサイズを縮小することが可能になる（すなわち、チャネル領域９２が、一対のフィン１０ｂの頂面及び側面１０ｃ／１０ｄ／１０ｅに沿って折り畳まれるため）。消去ゲート５２ｂの底面は平坦であり（すなわち、フィン１０ｂを包み込まない）、これにより、浮遊ゲート２６ａと消去ゲート５２ｂとの間の容量結合が低減されて消去効率が向上し、消去ゲート５２ｂとソース領域６２との間の容量結合が低減され、絶縁破壊電圧が増大する。メモリセル９０及び高電圧デバイス９４は、大部分が論理デバイス金属ゲート形成の前に形成されるので、メモリセル及び高電圧デバイスを形成するために使用される熱工程は、論理デバイスに悪影響を及ぼさない。メモリセル領域２内のフィン１０ｂのピッチ及び間隔は、メモリセルの比較的大きな構成要素をより良好に収容するためには、より大きく、一方、より小さいピッチ及び間隔の場合、より多数の論理デバイス９８及び高電圧デバイス９４をフィン１０ｂ上に形成することを可能にする。

【0050】

製造プロセスを簡略化するために、ワード線ゲート５２ａ、消去ゲート５２ｂ、及び高電圧ゲート５２ｃは全て、同じ導電性材料層から形成され、この層は、最終的に金属論理ゲート８０ａと置き換えられるダミー材料として、論理デバイス領域６においても使用される。論理領域６から導電性材料層５２を除去する間、メモリセル領域２及びＨＶデバイス領域４はフォトレジストによって保護される。１つ置きのフィン１０ｂ（すなわち、１つ飛ばしのフィン１０ｂ）の間に浮遊ゲート２６ａを形成することによって、浮遊ゲート間の結合が回避される。論理ゲート８０ａに金属を使用することにより、パフォーマンスが向上する。ワード線ゲート５２ａ、消去ゲート５２ｂ、制御ゲート３０ａ、及びＨＶゲート５２ｃにポリシリコンを使用することにより、より良好な耐性及び電子トンネル制御が得られる。浮遊ゲート２６ａは、絶縁層２５によってフィン１０ｂから絶縁され、ワード線ゲート５２ａは、絶縁層４６によってフィン１０ｂから絶縁され、消去ゲート５２ｂは、絶縁層４６によってフィン１０ｂから絶縁され、ＨＶゲート５２ｃは、絶縁層３８／４６によってフィン１０ｂから絶縁され、論理ゲート８０ａは、絶縁層７８によってフィン１０ｂから絶縁される。これらの絶縁層の各々を別々に形成することによって、浮遊ゲート２６ａ、ワード線ゲート５２ａ、消去ゲート５２ｂ、ＨＶゲート５２ｃ、及び論理ゲート８０ａのパフォーマンスを、絶縁層２５、４６、４２、３８、及び７８に対して異なる厚さ及び／又は組成を選択することによって、個々に調整することができる。メモリセル９０は、２つのフィン１０ｂ上に形成される。浮遊ゲート２６ａのプログラミング状態が、２つのフィン１０ｂ上の２つのチャネル領域９２の導電性を制御し、これらは、より良い精度のために２つのチャネル領域９２において検出される電流を足し合わせることができるように、並列に動作される。ＨＶデバイス９４はそれぞれ、複数のフィン１０ｂ上に形成することができ、それにより、複数のチャネル領域９６を、より高い電流の用途のために並列に動作させることができる。論理デバイス９８についても同様である。

【0051】

図２３は、第１の代替実施形態を示す。浮遊ゲート２６ａの最終的な長さよりも長い長さを有する（図５Ａ及び図６Ａに関して上述した）導電性材料２６の第１のブロックを形成する代わりに、導電性材料２６の第１のブロックは、図２３に示すように、浮遊ゲート２６ａの所望の長さを有するように最初から形成される。このようにすることによって、図１１Ａに関して上述した導電性材料２６の第１のブロックのエッチングを省略することができる。

【0052】

図２４～図２５は、第２の代替実施形態を示す。図１０Ａに関して上述したフォトレジスト３６の形成が省略されており、したがって、消去ゲートの最終的な位置における酸化物２４の頂面２４ａも同様に窪まされる（図２４参照）。その後、導電性材料５２の層が図１４Ａ及び図１５Ａに関して上述したように形成されると、図２５に示すように、フィン１０ｂの周りで、消去ゲート５２ｂが下向きに延在する（すなわち、消去ゲート５２ｂがフィン１０ｂを包み込み、消去ゲート５２ｂの一部が、フィン表面１０ｃ／１０ｄ／１０ｅに沿って延在する）。この実施形態の利点は、少なくとも１つのマスキング工程を回避できることである。

【0053】

図２６～図２７は、第３の代替実施形態を示す。この実施形態は、図１５Ａに関して上述したメモリセル領域２内の構造体と同じ構造体から出発するが、ハードマスク層５４がパターニングされて、導電性材料のストリップ３０（ワード線ゲート側）に隣接する導電性材料の層５２の部分が更に露出される点で異なる。図２６に示すように、導電性材料の層５２のエッチングにより、導電性材料のストリップ３０と、導電性材料の層５２の残っている部分（ワード線ゲート側）との間にギャップＧが形成される。次に、メモリセル領域２に対する上述の処理工程の後に得られる構造体が図２７に示されている。ワード線ゲート５２ａが制御ゲート３０ａから更に離隔され、別のドレイン領域１０２が、ワード線ゲート５２ａと制御ゲート３０ａとの間のフィン１０ｂ内に形成されている。この実施形態によれば、各メモリセルは、２つのフィン１０ｂにわたる４つのチャネル領域、すなわち、ソース領域６２からドレイン領域１０２（この実施形態では、第１のフィンの第１のドレイン領域）まで延在する第１のフィン１０ｂの第１のチャネル領域９２ａと、（第１の）ドレイン領域１０２からドレイン領域６４（この実施形態では、第１のフィンの第２のドレイン領域）まで延在する第１のフィン１０ｂの第２のチャネル領域９２ｂと、ソース領域６２からドレイン領域１０２（この実施形態では、第２のフィンの第１のドレイン領域）まで延在する第２のフィン１０ｂの第３のチャネル領域９２ａと、第２のドレイン領域１０２からドレイン領域６４（この実施形態では、第２のフィンの第２のドレイン領域）まで延在する第２のフィン１０ｂの第４のチャネル領域９２ｂとを含む。ワード線ゲート５２ａは、第２及び第４のチャネル領域９２ｂを包み込み、それらの導電性を制御する。ワード線ゲート５２ａは、第１のメモリトランジスタを構成する。浮遊ゲート２６ａ、制御ゲート３０ａ、及び消去ゲート５２ｂは、第２のメモリトランジスタを構成する。メモリセルを、それぞれ独立して動作可能な２つのトランジスタに分割することによって、同じ列を共有する選択されていないセルからのサブ閾値リーク電流のより良好な制御が可能になり、高温読み取りパフォーマンス、及び関連するメモリの区分けが改善される。

【0054】

本発明は、上記で説明し、本明細書で例証した実施形態に限定されるものではなく、それらの実施形態によって裏付けられる任意の特許請求の範囲内に属する任意及び全ての変形例を包含することが理解されよう。例えば、本明細書で本発明に言及することは、いかなる特許請求項又は特許請求項の用語の範囲を限定することも意図しておらず、代わりに、単に、１つ以上の特許請求項によって網羅され得る１つ以上の特徴に言及するものである。上述の材料、プロセス、及び数値例は単に代表的なものであり、いずれの請求項も限定するものと見なされるべきではない。例えば、浮遊ゲートは、ポリシリコンではなく、非晶質シリコンで形成され得る。更に、全ての方法ステップを、例証した厳密な順序で実行する必要はない。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。

【0055】

本明細書で使用される、「の上方に（over）」及び「に（on）」という用語は共に、「上に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に接続していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に接続している）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接基板にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板にその要素を形成することも含み得る。

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図3A】

【図3B】

【図3C】

【図4A】

【図4B】

【図4C】

【図5A】

【図5B】

【図5C】

【図6A】

【図6B】

【図6C】

【図7A】

【図7B】

【図7C】

【図8A】

【図8B】

【図8C】

【図9A】

【図9B】

【図9C】

【図10A】

【図10B】

【図10C】

【図11A】

【図11B】

【図11C】

【図12A】

【図12B】

【図12C】

【図13A】

【図13B】

【図13C】

【図14A】

【図14B】

【図14C】

【図15A】

【図15B】

【図15C】

【図16A】

【図16B】

【図16C】

【図17A】

【図17B】

【図17C】

【図18A】

【図18B】

【図18C】

【図19A】

【図19B】

【図19C】

【図20A】

【図20B】

【図20C】

【図21A】

【図21B】

【図21C】

【図22A】

【図22B】

【図22C】

【図23】

【図24】

【図25】

【図26】

【図27】