特許 7591671 ロバストな静電放電を有するインターフェース回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-20

(45)【発行日】2024-11-28

(54)【発明の名称】ロバストな静電放電を有するインターフェース回路

(51)【国際特許分類】

   H03K 19/003 20060101AFI20241121BHJP

   H01L 21/822 20060101ALI20241121BHJP

   H01L 27/04 20060101ALI20241121BHJP

   H01L 27/06 20060101ALI20241121BHJP

   H02H 9/04 20060101ALI20241121BHJP

【ＦＩ】

H03K19/003 230

H01L27/04 H

H01L27/06 311B

H02H9/04 B

H02H9/04 Z

【請求項の数】 33

(21)【出願番号】P 2023579576

(86)(22)【出願日】2022-06-06

(65)【公表番号】

(43)【公表日】2024-07-19

(86)【国際出願番号】 US2022032388

(87)【国際公開番号】W WO2023283009

(87)【国際公開日】2023-01-12

【審査請求日】2023-12-25

(31)【優先権主張番号】17/370,894

(32)【優先日】2021-07-08

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】595020643

【氏名又は名称】クゥアルコム・インコーポレイテッド

【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110003708

【氏名又は名称】弁理士法人鈴榮特許綜合事務所

(72)【発明者】

【氏名】チェン、ウェン－イー

(72)【発明者】

【氏名】ジャリリゼイナリ、レザ

(72)【発明者】

【氏名】ダンディガル、スリーカー

(72)【発明者】

【氏名】チルララ、クリシュナ・チャイタニヤ

(72)【発明者】

【氏名】リンチ、グレゴリー

【審査官】市川 武宜

(56)【参考文献】

【文献】米国特許出願公開第２０２０／０２１９８６７（ＵＳ，Ａ１）

【文献】特開平０５－２９１５１１（ＪＰ，Ａ）

【文献】特開平０６－２４４３７１（ＪＰ，Ａ）

【文献】特開平１１－１９１７３２（ＪＰ，Ａ）

【文献】特開２０１１－１５５０６２（ＪＰ，Ａ）

【文献】特開２００２－１４１４１６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０６

Ｈ０２Ｈ ９／０４

Ｈ０３Ｋ １９／００３

(57)【特許請求の範囲】

【請求項1】

集積回路デバイス内の静電放電保護回路であって、
前記集積回路デバイスの入力／出力パッドに結合されるドレイン及び少なくとも１つの他のトランジスタを介して前記集積回路デバイス内の第１の電源のレールに結合されるソースを有するドライバトランジスタと、
前記入力／出力パッドを前記第１の電源の前記レールに結合する静電放電保護ダイオードと、
前記ドライバトランジスタのゲートを前記入力／出力パッド又は前記第１の電源の前記レールに結合するゲートプルトランジスタと、
を備える、静電放電保護回路。

【請求項2】

前記ドライバトランジスタの前記ゲートは、第２の電源によって電力供給されるプリドライバ回路によって提供される入力信号を受信するように構成される、請求項１に記載の静電放電保護回路。

【請求項3】

前記第１の電源の前記レールと前記第１の電源の接地基準レールとの間に結合されたクランプ回路
を更に備える、請求項１に記載の静電放電保護回路。

【請求項4】

前記クランプ回路は、前記ゲートプルトランジスタのゲートに制御信号を提供する、請求項３に記載の静電放電保護回路。

【請求項5】

前記ゲートプルトランジスタは、前記ドライバトランジスタの前記ゲートを前記第１の電源の前記レールに結合するように構成されるＰ型金属酸化膜半導体トランジスタであり、
前記ゲートプルトランジスタの前記ゲートは、第２の電源のレールに結合される、
請求項１に記載の静電放電保護回路。

【請求項6】

前記ゲートプルトランジスタは、前記ドライバトランジスタの前記ゲートを前記入力／出力パッドに結合するように構成されるＰ型金属酸化膜半導体トランジスタであり、
前記ゲートプルトランジスタの前記ゲートは、前記第１の電源の前記レール又は第２の電源のレールに結合される、
請求項１に記載の静電放電保護回路。

【請求項7】

前記ゲートプルトランジスタは、Ｎ型金属酸化膜半導体トランジスタを備える、請求項１に記載の静電放電保護回路。

【請求項8】

前記ゲートプルトランジスタは、静電放電事象中に、前記ドライバトランジスタの前記ゲートと前記入力／出力パッド又は前記第１の電源の前記レールとの間に低インピーダンス経路を提供するように構成される、請求項１に記載の静電放電保護回路。

【請求項9】

前記ゲートプルトランジスタは、前記集積回路デバイス内のドライバレイアウト内において割り当てられないトランジスタ又はダミートランジスタを備える、請求項１に記載の静電放電保護回路。

【請求項10】

前記ドライバトランジスタは、Ｐ型金属酸化膜半導体トランジスタを備える、請求項１に記載の静電放電保護回路。

【請求項11】

前記ドライバトランジスタは、Ｎ型金属酸化膜半導体トランジスタを備える、請求項１に記載の静電放電保護回路。

【請求項12】

装置であって、
集積回路デバイスの入力／出力パッドを駆動するための手段と、前記入力／出力パッドを駆動するための手段は少なくとも１つの他のトランジスタを介して前記集積回路デバイス内の第１の電源のレールに結合されるソースを有するドライバトランジスタを含む、
静電放電事象中に、前記入力／出力パッドにおいて受信された静電放電電流を前記第１の電源の前記レールに迂回させるための手段と、
前記静電放電事象中に、前記ドライバトランジスタのゲートを前記入力／出力パッドの電圧レベルに又は前記第１の電源の前記レールにプルするための手段と、前記ドライバトランジスタのゲートをプルするための手段は前記ドライバトランジスタの前記ゲートと前記入力／出力パッド又は前記第１の電源の前記レールとの間に結合されたゲートプルトランジスタを備える、
を備える、装置。

【請求項13】

前記ドライバトランジスタの前記ゲートは、第２の電源に対応する電圧領域において動作するプリドライバ回路によって提供される入力信号を受信するように構成される、請求項１２に記載の装置。

【請求項14】

前記第１の電源の前記レールと前記第１の電源の接地基準レールとの間に結合されたクランプ回路を含む、前記第１の電源の前記レールをクランプするための手段
を更に備える、請求項１２に記載の装置。

【請求項15】

前記第１の電源の前記レールをクランプするための前記手段は、前記ゲートプルトランジスタのゲートに制御信号を提供するように構成される、請求項１４に記載の装置。

【請求項16】

前記ゲートプルトランジスタを制御するための手段を更に備え、前記ゲートプルトランジスタは、前記ドライバトランジスタの前記ゲートを前記第１の電源の前記レールに結合するように構成されるＰ型金属酸化膜半導体トランジスタであり、前記ゲートプルトランジスタを制御するための前記手段は、前記ゲートプルトランジスタのゲートを第２の電源のレールに結合するように構成されるコネクタ又は抵抗を含む、請求項１２に記載の装置。

【請求項17】

前記ゲートプルトランジスタを制御するための手段を更に備え、前記ゲートプルトランジスタは、前記ドライバトランジスタの前記ゲートを前記入力／出力パッドに結合するように構成されるＰ型金属酸化膜半導体トランジスタであり、前記ゲートプルトランジスタを制御するための前記手段は、前記ゲートプルトランジスタのゲートを前記第１の電源の前記レール又は第２の電源のレールに結合するように構成されるコネクタ又は抵抗を含む、請求項１２に記載の装置。

【請求項18】

前記ゲートプルトランジスタは、Ｎ型金属酸化膜半導体トランジスタを備える、請求項１２に記載の装置。

【請求項19】

前記ゲートプルトランジスタは、前記静電放電事象中に、前記ドライバトランジスタの前記ゲートと前記入力／出力パッドとの間に、又は前記第１の電源の前記レールに低インピーダンス経路を提供するように構成される、請求項１２に記載の装置。

【請求項20】

静電放電電流を迂回させるための前記手段は、静電放電保護ダイオードを備える、請求項１９に記載の装置。

【請求項21】

前記ゲートプルトランジスタは、前記集積回路デバイス内のドライバレイアウト内において割り当てられないトランジスタ又はダミートランジスタを備える、請求項１２に記載の装置。

【請求項22】

前記ドライバトランジスタは、Ｎ型金属酸化膜半導体トランジスタを備える、請求項１２に記載の装置。

【請求項23】

前記ドライバトランジスタは、Ｐ型金属酸化膜半導体トランジスタを備える、請求項１２に記載の装置。

【請求項24】

集積回路デバイス内に静電放電保護を提供するための方法であって、
ドライバトランジスタのドレインを前記集積回路デバイスの入力／出力パッドに結合することと、
前記ドライバトランジスタのソースを少なくとも１つの他のトランジスタを介して前記集積回路デバイス内の第１の電源のレールに結合することと、
前記入力／出力パッドと前記第１の電源の前記レールとを結合するために静電放電保護ダイオードを使用することと、
前記ドライバトランジスタのゲートと前記入力／出力パッド又は前記第１の電源の前記レールとを結合するためにゲートプルトランジスタを使用することと、
を備える、方法。

【請求項25】

前記ドライバトランジスタの前記ゲートは、第２の電源に対応する電圧領域において動作するプリドライバ回路によって提供される入力信号を受信するように構成される、請求項２４に記載の方法。

【請求項26】

前記第１の電源の前記レールと前記第１の電源の接地基準レールとの間にクランプ回路を結合すること
を更に備える、請求項２４に記載の方法。

【請求項27】

前記クランプ回路は、前記ゲートプルトランジスタのゲートに制御信号を提供するように構成される、請求項２６に記載の方法。

【請求項28】

前記ゲートプルトランジスタは、前記ドライバトランジスタの前記ゲートを前記第１の電源の前記レールに結合するように構成されるＰ型金属酸化膜半導体トランジスタであり、
前記ゲートプルトランジスタのゲートを第２の電源のレールに結合すること
を更に備える、請求項２４に記載の方法。

【請求項29】

前記ゲートプルトランジスタは、前記ドライバトランジスタの前記ゲートを前記入力／出力パッドに結合するように構成されるＰ型金属酸化膜半導体トランジスタであり、
前記ゲートプルトランジスタの前記ゲートを前記第１の電源の前記レール又は第２の電源のレールに結合すること
を更に備える、請求項２４に記載の方法。

【請求項30】

前記ゲートプルトランジスタは、Ｎ型金属酸化膜半導体トランジスタを備える、請求項２４に記載の方法。

【請求項31】

静電放電事象中に、前記ドライバトランジスタの前記ゲートと前記入力／出力パッドとの間に、又は前記第１の電源の前記レールに低インピーダンス経路を提供するように前記ゲートプルトランジスタを構成すること
を更に備える、請求項２４に記載の方法。

【請求項32】

前記ドライバトランジスタは、Ｐ型金属酸化膜半導体トランジスタを備える、請求項２４に記載の方法。

【請求項33】

前記ドライバトランジスタは、Ｎ型金属酸化膜半導体トランジスタを備える、請求項２４に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願に対する優先権の主張
[0001] 本特許出願は、２０２１年７月８日に米国特許商標庁に出願された係属中の非仮出願第１７／３７０，８９４号の優先権及び利益を主張し、その内容全体は、以下に完全に記載されるかのように、かつすべての適用可能な目的のために、参照により本明細書に組み込まれる。

【0002】

[0002] 本開示は、概して、集積回路のためのインターフェース回路に関し、より詳細には、集積回路デバイス（integrated circuit device）の帯電デバイスモデルのロバスト性（robustness）を向上させることができる静電放電保護回路（electrostatic discharge protection circuit）に関する。

【背景技術】

【0003】

[0003] 電子デバイス技術は、過去数年の間に爆発的な成長をとげてきた。例えば、セルラー通信技術及びワイヤレス通信技術の成長は、より良好な通信、ハードウェア、より大きいネットワーク、及びより信頼性のあるプロトコルによって加速されてきた。ワイヤレスサービスプロバイダは、現在、絶えず拡大する機能及びサービスをその顧客に提供し、情報、リソース、及び通信に対するかつてないレベルのアクセスをユーザに提供することができる。これらのサービス強化に歩調を合わせるために、モバイル電子デバイス（例えば、セルラーフォン、タブレット、ラップトップなど）は、これまでよりも強力かつ複雑になっている。連続的なサービス強化は、性能及びトランジスタ密度が増加し続ける集積回路（integrated circuit、ＩＣ）デバイスを提供することができるプロセス技術の進歩を必要とする。

【0004】

[0004] プロセス技術の進歩は、ＩＣデバイスではトランジスタゲート長及び他のフィーチャサイズを低減させる傾向がある。ゲート長及びフィーチャサイズの縮小は、静電放電（electrostatic discharge、ＥＳＤ）事象に対するＩＣデバイスの感受性を増大させ得る。ＩＣデバイスは、異なるタイプのＥＳＤ事象中にインターフェース回路を保護することができるＥＳＤ保護回路を含むことが多い。ＩＣデバイスは、それらがＥＳＤ保護に関する最低限の工業規格を満たすことを保証するために試験され得る。ＩＣデバイス認定プロセスは、人体モデル（human-body model、ＨＢＭ）に基づいて又はＥＳＤ事象の帯電デバイスモデル（charged-device model、ＣＤＭ）評価に基づいてＥＳＤ事象に対するＩＣデバイスの感受性を試験することを含み得る。いくつかのＥＳＤ保護回路は、ＨＢＭ又はＣＤＭに基づく、又はそれらを使用して評価される。ＨＢＭは、電子デバイスへの人間の接触から生じる±１キロボルトのＥＳＤ事象からの損傷に対するデバイスの感受性を特徴付けることを意図している。ＣＤＭは、直接接触帯電又は電界誘起帯電を通してＩＣチップ又はパッケージに蓄積されたエネルギーの突然の放電に関連する±２５０ボルトのＥＳＤ事象からの損傷に対するデバイスの感受性を特徴付けることを意図している。

【0005】

[0005] プロセスの最小フィーチャサイズの縮小を含む、大規模なＩＣの設計及び半導体製造プロセスの特定の態様における変更は、ＥＳＤ事象に対するＩＣデバイスの新たな又は異なる感受性を生み出す可能性がある。したがって、ＩＣインターフェース回路のためのＥＳＤ保護の改善の継続的な必要性がある。

【発明の概要】

【0006】

[0006] 本開示の特定の態様は、複数の電圧領域を採用するＩＣデバイスを含むいくつかのＩＣデバイス内に強化されたＥＳＤ保護回路を提供することができるシステム、装置、方法、及び技法に関する。本明細書で開示されるいくつかの例は、ＩＣ内のインターフェース回路に適用可能である。本明細書で開示されるいくつかの例は、ＩＣデバイスの特定のコア特徴を実装するために使用される低電圧領域と、デバイスの入力及び出力（Ｉ／Ｏ）のために使用されるより高い電圧領域との間の境界における回路の保護に適用可能である。

【0007】

[0007] 本開示の一態様では、ＥＳＤ保護回路は、ＩＣデバイスのＩ／Ｏパッドに結合されるドレイン（drain）及びＩＣデバイス内の第１の電源（first power supply）のレール（rail）に結合されるソース（source）を有するドライバトランジスタ（driver transistor）と、Ｉ／Ｏパッドを第１の電源のレールに結合するＥＳＤ保護ダイオードと、ドライバトランジスタのゲート（gate）をＩ／Ｏパッド又は第１の電源のレールに結合するゲートプルトランジスタ（gate pull transistor）と、を含む。

【0008】

[0008] 本開示の一態様では、装置は、ＩＣデバイスのＩ／Ｏパッドを駆動するための手段であって、ＩＣデバイス内の第１の電源のレールにそのソースによって結合されたドライバトランジスタを含む、Ｉ／Ｏパッドを駆動するための手段と、ＥＳＤ事象中に、Ｉ／Ｏパッドにおいて受信された静電放電電流（electrostatic discharge current）を第１の電源のレールに迂回させるための手段と、ＥＳＤ事象中に、ドライバトランジスタのゲートをＩ／Ｏパッドの電圧レベルに又は第１の電源のレールにプルするための手段であって、ドライバトランジスタのゲートとＩ／Ｏパッド又は第１の電源のレールとの間に結合されたゲートプルトランジスタを含む、ドライバトランジスタのゲートをプルするための手段と、を含む。

【0009】

[0009] 本開示の一態様では、ＩＣデバイス内にＥＳＤ保護を提供するための方法は、ドライバトランジスタのドレインをＩＣデバイスのＩ／Ｏパッドに結合することと、ドライバトランジスタのソースをＩＣデバイス内の第１の電源のレールに結合することと、Ｉ／Ｏパッドと第１の電源のレールとを結合するためにＥＳＤ保護ダイオードを使用することと、ドライバトランジスタのゲートとＩ／Ｏパッド又は第１の電源のレールとを結合するためにゲートプルトランジスタを使用することと、を含む。

【0010】

[0010] 特定の例では、ドライバトランジスタのソースは、少なくとも１つの他のトランジスタを介して第１の電源のレールに結合される。ドライバトランジスタのゲートは、第２の電源（second power supply）によって電力供給されるプリドライバ回路（pre-driver circuit）によって提供される入力信号（input signal）を受信するように構成され得る。

【0011】

[0011] いくつかの例では、クランプ回路（clamp circuit）は、第１の電源のレールと第１の電源の接地基準レール（ground reference rail）との間に結合される。クランプ回路は、ゲートプルトランジスタのゲートに制御信号（control signal）を提供する。

【0012】

[0012] いくつかの例では、ゲートプルトランジスタは、ドライバトランジスタのゲートを第１の電源のレールに結合するように構成されるＰ型金属酸化膜半導体トランジスタ（P-type metal-oxide-semiconductor）である。ゲートプルトランジスタのゲートは、第２の電源のレールに結合され得る。

【0013】

[0013] いくつかの例では、ゲートプルトランジスタは、Ｐ型金属酸化膜半導体トランジスタである。一例では、ゲートプルトランジスタは、ドライバトランジスタのゲートを第１の電源のレールに結合するように構成され、ゲートプルトランジスタのゲートは、第２の電源のレールに結合され得る。別の例では、ゲートプルトランジスタは、ドライバトランジスタのゲートをＩ／Ｏパッドに結合するように構成され、ゲートプルトランジスタのゲートは、第１の電源のレール又は第２の電源のレールに結合され得る。

【0014】

[0014] いくつかの例では、ゲートプルトランジスタは、Ｎ型金属酸化膜半導体トランジスタ（N-type metal-oxide-semiconductor transistor）である。ドライバトランジスタは、Ｐ型金属酸化膜半導体トランジスタであっても、あるいは、Ｎ型金属酸化膜半導体トランジスタであってもよい。

【0015】

[0015] いくつかの例では、ゲートプルトランジスタは、ＥＳＤ事象中に、ドライバトランジスタのゲートとＩ／Ｏパッド又は第１の電源のレールとの間に低インピーダンス経路（low impedance path）を提供するように構成される。

【0016】

[0016] いくつかの例では、ゲートプルトランジスタは、ＩＣデバイス内のドライバレイアウト（driver layout）内のダミートランジスタ（dummy transistor）又はさもなければ割り当てられないトランジスタを使用して提供される。

【図面の簡単な説明】

【0017】

【図1】[0017] ＥＳＤ事象の一例を示す。

【図2】[0018] ＩＣデバイス内にＥＳＤ保護を提供するインターフェース回路の第１の例を示す。

【図3】[0019] ＥＳＤ保護回路を含むＩＣデバイス内のインターフェース回路の第２の例を示す。

【図4】[0020] ＥＳＤ保護回路を含むＩＣデバイス内のインターフェース回路に対するＥＳＤ事象の影響を示す。

【図5】[0021] ＩＣデバイスのＩ／Ｏパッドへの電流フローを含むＥＳＤ事象中のＰ型金属酸化膜半導体（P-type metal-oxide-semiconductor、ＰＭＯＳ）ドライバトランジスタの分離図を提供する。

【図6】[0022] 本開示の特定の態様によるゲートプル回路の第１の構成を示す。

【図7】[0023] 本開示の特定の態様によるゲートプル回路の第２の構成を示す。

【図8】[0024] 本開示の特定の態様による、電力レールに結合されたＰＭＯＳゲートプルトランジスタとＰＭＯＳドライバトランジスタとを含むインターフェース回路に関する。

【図9】[0025] 本開示の特定の態様による、Ｉ／Ｏパッドに結合されたＰＭＯＳゲートプルトランジスタとＰＭＯＳドライバトランジスタとを含むインターフェース回路に関する。

【図10】[0026] 本開示の特定の態様による、電力レールに結合されたＮ型金属酸化膜半導体（N-type metal-oxide-semiconductor、ＮＭＯＳ）ゲートプルトランジスタとＰＭＯＳドライバトランジスタとを含むインターフェース回路に関する。

【図11】[0027] 本開示の特定の態様による、Ｉ／Ｏパッドに結合されたＮＭＯＳゲートプルトランジスタとＰＭＯＳドライバトランジスタとを含むインターフェース回路に関する。

【図12】[0028] 本開示の特定の態様による、電力レールに結合されたＰＭＯＳゲートプルトランジスタとＮＭＯＳドライバトランジスタとを含むインターフェース回路に関する。

【図13】[0029] 本開示の特定の態様による、Ｉ／Ｏパッドに結合されたＰＭＯＳゲートプルトランジスタとＮＭＯＳドライバトランジスタとを含むインターフェース回路に関する。

【図14】[0030] 本開示の特定の態様による、電力レールに結合されたＮＭＯＳゲートプルトランジスタとＮＭＯＳドライバトランジスタとを含むインターフェース回路に関する。

【図15】[0031] 本開示の特定の態様による、Ｉ／Ｏパッドに結合されたＮＭＯＳゲートプルトランジスタとＮＭＯＳドライバトランジスタとを含むインターフェース回路に関する。

【図16】[0032] 本明細書で開示する特定の態様による、ＥＳＤ保護を提供するための方法を示すフロー図である。

【発明を実施するための形態】

【0018】

[0033] 添付の図面に関して以下に記載する詳細な説明は、様々な構成について説明するものであり、本明細書で説明する概念が実践され得る唯一の構成を表すことを意図するものではない。詳細な説明は、様々な概念の完全な理解を与える目的で具体的な詳細を含む。しかしながら、当業者には、これらの具体的な詳細を伴わずとも、これらの概念を実践することができる点が明らかとなるであろう。いくつかの事例では、そのような概念を不明瞭にすることを回避するために、周知の構造及び構成要素は、ブロック図の形式で示されている。

【0019】

[0034] 次に図を参照しながら、本開示のいくつかの例示的な態様について説明される。「例示的（exemplary）」という単語は、「例、事例、又は例示として働くこと」を意味するために本明細書で使用される。「例示的」として本明細書で説明したいかなる態様も、必ずしも他の態様よりも好ましい又は有利であると解釈されるべきではない。

【0020】

[0035] 「コンピューティングデバイス」及び「モバイルデバイス」という用語は、本明細書では、サーバ、パーソナルコンピュータ、スマートフォン、セルラー電話、タブレットコンピュータ、ラップトップコンピュータ、ネットブック、ウルトラブック、パームトップコンピュータ、携帯情報端末（personal data assistant、ＰＤＡ）、ワイヤレス電子メール受信機、マルチメディアインターネット対応セルラー電話、全地球測位システム（Global Positioning System、ＧＰＳ）受信機、ワイヤレスゲーミングコントローラ、及びプログラマブルプロセッサを含む同様のパーソナル電子デバイスのうちのいずれか１つ又はすべてを指すために互換的に使用される。様々な態様は、限られたリソース（例えば、処理電力、バッテリー、サイズなど）を有するモバイルデバイス（例えば、スマートフォン、ラップトップコンピュータなど）において特に有用であるが、態様は、一般に、改善されたプロセッサ性能及び低減されたエネルギー消費から恩恵を受けることができる任意のコンピューティングデバイスにおいて有用である。

【0021】

[0036] 「マルチコアプロセッサ」という用語は、本明細書では、プログラム命令を読み取り、実行するように構成された２つ以上の独立した処理ユニット又は処理コア（例えば、ＣＰＵコアなど）を含む単一の集積回路（ＩＣ）チップ又はチップパッケージを指すために使用される。「マルチプロセッサ」という用語は、本明細書では、プログラム命令を読み取り、実行するように構成された２つ以上の処理ユニットを含むシステム又はデバイスを指すために使用される。

【0022】

[0037] 「システムオンチップ」（system on chip、ＳｏＣ）という用語は、本明細書では、単一の基板上に組み込まれた複数のリソース及び／又はプロセッサを含んでいる単一の集積回路（ＩＣ）チップを指すために使用される。単一のＳｏＣは、デジタル機能、アナログ機能、混合信号機能、及び無線周波数機能のための回路を含んでいることがある。単一のＳｏＣはまた、任意の数の汎用及び／又は専用プロセッサ（デジタル信号プロセッサ（digital signal processor、ＤＳＰ）、モデムプロセッサ、ビデオプロセッサなど）、メモリブロック（例えば、読み取り専用メモリ（read only memory、ＲＯＭ）、ランダムアクセスメモリ（random access memory、ＲＡＭ）、フラッシュなど）、並びにリソース（例えば、タイマー、電圧調節器、発振器など）を含み得、それらのいずれか又はすべては、１つ以上のコア内に含まれ得る。

【0023】

[0038] 本明細書で説明されるメモリ技術は、コンピュータ又は他のデジタル電子デバイスにおける又はそれによる使用のための命令、プログラム、制御信号、及び／又はデータを記憶するのに好適であり得る。個々のタイプのメモリ、インターフェース、規格又はメモリ技術に関係する用語及び／又は技術詳細へのいかなる言及も、説明の目的のためにすぎず、クレームの文言に明記されていない限り、特許請求の範囲を特定のメモリシステム又は技術に限定することを意図するものではない。モバイルコンピューティングデバイスアーキテクチャは、複雑さが増しており、現在一般に、複数のプロセッサコアと、ＳｏＣと、コプロセッサと、専用プロセッサ（例えば、通信モデムチップ、ＧＰＳ受信機など）を含む機能モジュールと、複雑なメモリシステムと、入り組んだ電気相互接続（例えば、バス及び／又はファブリック）と、複雑かつ電力集約的なソフトウェアアプリケーション（例えば、ビデオストリーミングアプリケーションなど）を実行する多数の他のリソースとを含む。

【0024】

[0039] ＩＣデバイスを含む半導体デバイスを製造するために採用されるプロセス技術は、絶えず改善されている。プロセス技術は、ＩＣデバイスを作製するために使用される製造方法を含み、トランジスタのサイズ、動作電圧、及びスイッチング速度を定義する。ＩＣデバイス内の回路の構成要素である特徴は、技術ノード及び／又はプロセスノードと呼ばれることがある。技術ノード、プロセスノード、プロセス技術という用語は、特定の半導体製造プロセス及び対応する設計ルールを特徴付けるために使用され得る。より高密度のＩＣの製造を可能にするより小さいトランジスタを製造するために、より小さいフィーチャサイズを使用することによって、より高速でより電力効率の高い技術ノードが継続的に開発されている。

【0025】

[0040] トランジスタ技術の発展により、ゲート酸化物の厚さが減少し、動作電圧が低下してきた。ゲート酸化物の厚さの低減は、ＥＳＤ事象中にデバイスが耐えることができる最大ゲートドレイン間電圧及び最大ゲートソース間電圧を低減させる。更に、ＩＣは、典型的には、電力節約の目的で複数の電圧領域を提供する。例えば、より高い電圧領域は、低電圧領域よりも高い電圧レベルで電力供給する。コア回路が、一般に、低電圧領域で利用可能な低電圧レベルで動作することができるのに対して、外部デバイスとインターフェースするためにより高い電圧領域が必要とされることがある。低閾値電圧トランジスタのスタックは、コア回路によって使用される電圧範囲よりも大きい電圧範囲内で切り替わるＩ／Ｏドライバとして使用することができる。

【0026】

[0041] 静電放電（ＥＳＤ）事象は、定格動作電圧を含む定格動作パラメータを超える電圧又は電流をＩＣデバイス内に生成する可能性がある。定格動作電圧は、特定のデバイス、回路、又は入力／出力（Ｉ／Ｏ）パッドについて定義された電圧レベルの公称動作範囲内にあり得る。本明細書で使用するＩ／Ｏパッドは、ＩＣデバイスのコアの内部回路とＩＣデバイスを担持するチップパッケージの外部端子、コネクタ、又はピンとの間で信号を伝導する結合の一部である構造として定義され得る。一例では、Ｉ／Ｏパッドは、Ｉ／Ｏパッドに熱音波的に接合されたワイヤを介して外部端子、コネクタ、又はピンに結合され得る。別の例では、Ｉ／Ｏパッドは、Ｉ／Ｏパッドに接触するはんだボールを介して外部端子、コネクタ、又はピンに結合され得る。適切な保護がなければ、回路は、Ｉ／Ｏパッドの近く、又はＥＳＤ事象の他のソース若しくはエントリポイントの近くで損傷を受ける可能性がある。ＥＳＤ事象は、接地障害、処理、及びＩＣデバイスの近くの表面又は接点における静電荷の蓄積の何らかの組み合わせに起因して生じる可能性がある。

【0027】

[0042] 本開示の特定の態様は、ＥＳＤ事象の帯電デバイスモデル（ＣＤＭ）評価に関して説明される。ＣＤＭは、ＩＣデバイスを含むチップ、チップキャリア又はパッケージが低インピーダンス電気経路に接触するときに生じるＥＳＤ事象に関連する。エネルギーの突然の放電は、チップ、チップキャリア又はパッケージが蓄積された静電荷を担持している場合に生じる可能性があり、ＩＣデバイスのＩ／Ｏパッドに高電圧パルス又は高電圧スパイクを引き起こす。１つ以上のＩ／Ｏパッドにおいて観察可能な電圧は、ＩＣデバイス内のトランジスタの定格公差を超える場合があり、適切なＥＳＤ保護が提供されない場合、トランジスタゲート及びＩＣデバイスの他の特徴に破壊又は他の損傷を引き起こす可能性がある。

【0028】

[0043] 図１は、ＣＤＭによって特徴付けられ得るＥＳＤ事象１００の一例を示す。ＥＳＤ事象１００は、ＩＣデバイス１０２が金属表面又は他の導電性表面１０４上に配置されるときに生じる。いくつかの例では、このタイプのＥＳＤ事象１００は、チップ、チップキャリア又はパッケージ上のＩＣデバイスが、回路基板に配置され、接合又ははんだ付けされる前に、蓄積されるときに、組み立てられるときに又は分類されるときに、製造施設又は組み立て施設において生じ得る。いくつかの例では、このタイプのＥＳＤ事象１００は、ＩＣデバイス１０２がロボットによって取り上げられ、回路基板上に、又はロボットが導電性表面１０４として機能し得る出荷パッケージ内に配置されるときに、製造施設において生じる。ＩＣデバイス１０２が導電性表面１０４上に配置されると、ＩＣデバイス１０２内に蓄積された電荷は、１つ以上の電位勾配１０６、１０８を介して導電性表面１０４に放電され得る。放電は、Ｉ／Ｏピン又はＩ／Ｏパッドが導電性表面１０４に直接結合される前又は後に生じ得る。

【0029】

[0044] グラフ１２０は、ＣＤＭによって特徴付けられるＥＳＤ事象１００のタイプの一例を示す。この例では、ＩＣデバイス１０２内に蓄積された静電エネルギーの高い割合が、初期パルス又は初期スパイク１３０内で短い期間１２２にわたって放電される。一例では、ＥＳＤ事象１００は、約５ナノ秒間続く持続時間１２４を有し得、初期スパイク１３０は、約１ナノ秒後に終了する。いくつかの事例では、放電は、４．７アンペア以上の電流レベル１２８で第１のピーク１２６をもたらし得る。ＩＣデバイス１０２のＩ／Ｏパッドを通って流れる電流スパイクは、ＩＣデバイス１０２のインターフェース回路における電圧の対応するスパイクを引き起こし得る。

【0030】

[0045] 出力ドライバを保護するために採用される現在のＥＳＤ保護方式は、典型的には、インターフェースパッドと出力電源レールとの間に接続されたダイオード（diode）を含み、ＥＳＤ電流を搬送し、それによってドライバデバイスへの損傷を防止することができるダイオード放電経路直列経路を通るクランプ回路を含み得る。

【0031】

[0046] 図２は、ＩＣデバイス内にＥＳＤ保護を提供するインターフェース回路２００の第１の例を示す。インターフェース回路２００は、ＩＣデバイスのＩ／Ｏパッド２０２を介して信号を送信するために使用され得るドライバ２０４を含む。ドライバ２０４は、電力レール（Ｖ_ＤＤ２１０）と接地基準（Ｖ_ＳＳ２１２）との間で切り替わる出力を提供するように構成され得る。ＥＳＤ保護は、一対のダイオード２０６、２０８によって提供される。第１のダイオード２０６は、Ｖ_ＤＤ２１０及びＩ／Ｏパッド２０２に結合され、Ｉ／Ｏパッド２０２の電圧がＶ_ＤＤ２１０を下回ったままであるときに逆バイアスされる。第２のダイオード２０８は、Ｖ_ＳＳ２１２及びＩ／Ｏパッド２０２に結合され、Ｉ／Ｏパッド２０２の電圧がＶ_ＳＳ２１２を上回ったままであるときに逆バイアスされる。ＥＳＤ事象は、Ｉ／Ｏパッド２０２を通り、かつＩ／Ｏパッド２０２とドライバ２０４との間の１つ以上の相互接続を通る電流サージを引き起こし得る。相互接続は、マルチアンペアＥＳＤサージ電流を伝導するときにＩ／Ｏパッド２０２の電圧を大幅に変化させ得る低抵抗を有する。電圧の変化は、ダイオード２０６、２０８のうちの１つを順方向バイアスするのに十分であり得、それによって、ＥＳＤサージ電流を、ドライバ２０４及びＩＣデバイスの他の回路から離れてＶ_ＤＤ２１０又はＶ_ＳＳ２１２に迂回させることが可能になる。

【0032】

[0047] Ｖ_ＤＤ２１０又はＶ_ＳＳ２１２へのＥＳＤサージ電流の迂回は、Ｖ_ＤＤ２１０とＶ_ＳＳ２１２との間の電圧差を増加させる可能性があり、これは、チェックされないままである場合、インターフェース回路２００内のデバイスにストレスを与える又は損傷を与える可能性がある。図示のインターフェース回路２００は、Ｖ_ＤＤ２１０とＶ_ＳＳ２１２との間に結合される電力レールクランプ回路２２０を含む。電力レールクランプ回路２２０は、シリアルＲＣネットワーク２２４によってバイアスされるＮ型金属酸化膜半導体（ＮＭＯＳ）トランジスタ２２２を含む。ＲＣネットワーク２２４は、抵抗器２３４と直列に結合されたキャパシタ２３２を有する。図示の例では、シリアルＲＣネットワーク２２４は、電源Ｖ_ＤＤ２１０と接地基準Ｖ_ＳＳ２１２との間に結合される。キャパシタ２３２と抵抗器２３４とを結合するノード２３０は、直列接続された第１のインバータ２２６及び第２のインバータ２２８を含むバッファ増幅器配列を介してトランジスタ２２２のゲートに結合される。電力レールクランプ回路２２０は、Ｉ／Ｏパッド２０２に印加されたＥＳＤパルスがＶ_ＤＤ２１０とＶ_ＳＳ２１２との間の電圧差を増加させるときに、Ｖ_ＤＤ２１０からＶ_ＳＳ２１２への低インピーダンス経路を保証する。

【0033】

[0048] 一例では、Ｖ_ＤＤ２１０上の上昇する電圧は、キャパシタ２３２を介して第１のインバータ２２６の入力に結合され、その出力を強制的に低電圧状態にする。これに応答して、第２のインバータ２２８の出力は高になり、トランジスタ２２２をオンにする。トランジスタ２２２がオンになると、ＥＳＤ電流は、Ｖ_ＤＤ２１０とＶ_ＳＳ２１２との間を流れ始めることができる。本開示に従って提供されるいくつかのＥＳＤ保護回路は、相補的なＥＳＤ事象インジケータ信号２３６、２３８として第１のインバータ２２６及び第２のインバータ２２８の出力を使用し得る。

【0034】

[0049] 図３は、ＥＳＤ保護回路を含むＩＣデバイス内のインターフェース回路３００の第２の例を示す。この説明の目的ために、概念的な分割３３０が高電圧領域と低電圧領域との間に示されているが、電圧領域同士の間の明確な物理的な分離は認識できない場合がある。高電圧領域は、Ｖ_ＤＤ１電圧レベルでＶ_ＤＤ１レール３０８を介して電力供給し、低電圧領域は、Ｖ_ＤＤ２電圧レベルでＶ_ＤＤ２レール３２０を介して電力供給する。インターフェース回路３００は、Ｉ／Ｏパッド３０２をＶ_ＤＤ１に駆動するように構成された２組のＰ型金属酸化膜半導体（ＰＭＯＳ）トランジスタ（ＰＭＯＳドライバトランジスタ３０４、３１４）を含む。Ｉ／Ｏパッド３０２を接地基準（Ｖ_ＳＳレール３１０）の電圧レベル（Ｖ_ＳＳ）にプルするインターフェース回路３００の部分は、詳細に示されていない。４つのＰＭＯＳドライバトランジスタ３０４のゲートは、低電圧領域において動作する低電圧プリドライバトランジスタ３２２によって提供されるクロスドメイン信号（Ｃ_{ｔｒｌ＿０}～Ｃ_{ｔｒｌ＿３}）によって駆動される。低電圧プリドライバトランジスタ３２２は、ＰＭＯＳドライバトランジスタ３０４のゲート３１６に印加された信号をＶ_ＤＤ２電圧レベルからＶ_ＤＤ１電圧レベルにシフトするために提供される。

【0035】

[0050] いくつかの例では、Ｖ_ＤＤ２レール３２０は、Ｖ_ＤＤ１レール３０８よりも低い電圧レベルで電力供給し、低電圧領域信号は、Ｖ_ＳＳの電圧レベルとＶ_ＤＤ２の電圧レベルとの間で切り替わり得る。これらの例では、Ｖ_ＤＤ１は、３．３ボルト又は１．８ボルトの電圧レベルを表し得、Ｖ_ＤＤ２は、１．８ボルト又は１．２ボルトの電圧レベルを表し得る。他の例では、コア回路は、インターフェース回路と同じ電圧レベルで、又はインターフェース回路よりも高い電圧レベルで動作することができる。

【0036】

[0051] 一対のダイオード３０６ａ、３０６ｂは、名目上、ＰＭＯＳドライバトランジスタ３０４を含む、Ｉ／Ｏパッド３０２に結合された回路にＥＳＤ保護を提供する。Ｖ_ＤＤ１を上回るＩ／Ｏパッド３０２における電圧の増加は、ダイオード３０６ａの最小順方向バイアス電圧（Ｖ_ｆ）を超え得る。順方向バイアスされたダイオード３０６ａは、Ｉ／Ｏパッド３０２における電圧増加を制限することができ、ＰＭＯＳドライバトランジスタ３０４のドレインにおける電圧の上昇は、Ｖ_ＤＤ１＋Ｖ_ｆよりも著しくは大きくない電圧に制限されることが予想され得る。同様に、ＰＭＯＳドライバトランジスタ３０４のドレインにおける電圧の予想される降下は、ダイオード３０６ｂの動作に起因して、Ｖ_ＳＳ－Ｖ_ｆに制限され得る。

【0037】

[0052] 様々な例では、ＥＳＤレールクランプ３１２は、Ｖ_ＤＤ１レール３０８と接地基準電圧との間の電圧差（すなわち、Ｖ_ＤＤ１－Ｖ_ＳＳ）の変動を制限するように構成され得る。一例では、図２の電力レールクランプ回路２２０は、ＥＳＤレールクランプ３１２として使用するために構成され得る。いくつかの例では、ＥＳＤレールクランプ３２４は、Ｖ_ＤＤ２レール３２０と接地基準との間の電圧差（すなわち、Ｖ_ＤＤ２－Ｖ_ＳＳ）の変動を制限するように構成され得る。

【0038】

[0053] 図４は、ＥＳＤ保護回路を含むＩＣデバイス内のインターフェース回路４００に対するＥＳＤ事象４１６の影響を示す。ＥＳＤ電流は、ＥＳＤ保護ダイオード４０６ａ又は４０６ｂがＥＳＤ事象４１６中に順方向バイアスされると、ＥＳＤ保護ダイオード４０６ａ又は４０６ｂのうちの１つを介してＶ_ＤＤ１レール４０８又はＶ_ＳＳレール４１０に迂回されることが予想される。ＥＳＤ事象４１６は、ＥＳＤ電流４１８がＩ／Ｏパッド４０２に入る負のＣＤＭストレス試験を使用してシミュレートされ得る。Ｉ／Ｏパッド４０２を流れるＥＳＤ電流４１８は、第１のピーク１２６が正であり、ＩＣデバイスのＶ_ＤＤ１レール４０８の電圧レベルを上回って増加する、図１に示されるＥＳＤ事象１００の電圧波形に対応する電圧波形を生成し得る。ＥＳＤ電流４１８は、Ｉ／Ｏパッド４０２上での負のＣＤＭ試験中に、ＥＳＤ保護ダイオード４０６ａを通ってＶ_ＤＤ１レール４０８に迂回されることが予想される。

【0039】

[0054] インターフェース回路４００は、図３に示されるインターフェース回路３００と特定の点で類似し得る。図示のインターフェース回路４００は、Ｉ／Ｏパッド４０２をＶ_ＤＤ１レール４０８の電圧レベル（Ｖ_ＤＤ１）に駆動するように構成された２組のＰＭＯＳトランジスタ４０４、４１４を含む。Ｉ／Ｏパッド４０２を接地基準（ここでは、Ｖ_ＳＳレール４１０）の電圧にプルするインターフェース回路４００の部分は、詳細に示されていない。４つのＰＭＯＳドライバトランジスタ４０４のゲートは、より低いＶ_ＤＤ２電圧レベルで動作する低電圧プリドライバトランジスタ４２２によって提供されるクロスドメイン信号（Ｃ_{ｔｒｌ＿０}～Ｃ_{ｔｒｌ＿３}）によって駆動される。低電圧プリドライバトランジスタ４２２は、ＰＭＯＳドライバトランジスタ４０４のゲートに印加された信号を低電圧領域から高電圧領域にシフトするために提供される。低電圧領域信号は、Ｖ_ＳＳとＶ_ＤＤ２との間で切り替わり得る。いくつかの例では、Ｖ_ＤＤ１は、３．３ボルト又は１．８ボルトの電圧レベルを表す。いくつかの例では、Ｖ_ＤＤ２は、１．８ボルト又は１．２ボルトの電圧レベルを表す。

【0040】

[0055] Ｖ_ＤＤ１レール４０８とＶ_ＳＳレール４１０との間に結合された一対のＥＳＤ保護ダイオード４０６ａ、４０６ｂは、ＰＭＯＳドライバトランジスタ４０４を含む、Ｉ／Ｏパッド４０２に結合された回路のＥＳＤ保護のために提供される。一例では、ＥＳＤ事象４１６のシミュレーションは、Ｉ／Ｏパッド４０２において２５０ボルトのピーク電圧を生成するように構成され得る。Ｖ_ＤＤ１レール４０８に結合されたＥＳＤ保護ダイオード４０６ａは、Ｉ／Ｏパッド４０２における電圧がＶ_ＤＤ１＋Ｖ_ｆを超えるときに順方向バイアスされるようになり、ここで、Ｖ_ｆは、ＥＳＤ保護ダイオード４０６ａの順方向バイアス電圧を表す。順方向バイアスされたＥＳＤ保護ダイオード４０６ａは、ＥＳＤ事象４１６によって生成されたＥＳＤ電流４１８をＶ_ＤＤ１レール４０８に迂回させる。

【0041】

[0056] ＥＳＤ電流をＶ_ＤＤ１レール４０８に（又はＶ_ＳＳレール４１０に）分流することによって引き起こされるＶ_ＤＤ１レール４０８の電圧レベルの上昇は、ＥＳＤレールクランプ回路４１２を介して緩和され得る。ＥＳＤレールクランプ回路４１２は、Ｖ_ＤＤ１レール４０８と接地との間の電圧差（すなわち、Ｖ_ＤＤ１－Ｖ_ＳＳ）の変動を制限するように構成される。低電圧領域では、ＥＳＤレールクランプ回路４２４は、Ｖ_ＤＤ２レール４２０と接地との間の電圧差（すなわち、Ｖ_ＤＤ２－Ｖ_ＳＳ）の変動を制限するように構成され得る。一例では、図２の電力レールクランプ回路２２０は、ＥＳＤレールクランプ回路４１２として使用するために構成され得る。

【0042】

[0057] 従来のＥＳＤ保護回路は、より高い電圧領域で動作するＩ／Ｏデバイスを保護し得るが、低電圧領域と高電圧領域との間のインターフェースをＥＳＤ関連の損傷の影響を受けやすいままにし得る。例えば、クロス電圧領域信号によって駆動されるゲートを有するＰＭＯＳドライバトランジスタ４０４に損傷が生じ得る。

【0043】

[0058] 図５は、ＩＣデバイスのＩ／Ｏパッド５０２に対する負のＣＤＭ試験から生じるＥＳＤ事象５１６中のＰＭＯＳドライバトランジスタ５０４の分離図５００を提供する。ＥＳＤ事象５１６は、ＥＳＤ電流５１４がＩ／Ｏパッド５０２に入る負のＣＤＭストレス試験に関連し得る。ＥＳＤ電流５１４は、第１のピーク１２６は、正であり、ＩＣデバイス内に電力供給するＶ_ＤＤ１レール５０８の公称Ｖ_ＤＤ１電圧レベルを超えて増加する、図１に示されるＥＳＤ事象１００の波形に対応する波形を有し得る。ＥＳＤ電流５１４は、ＩＣデバイスのＩ／Ｏパッド５０２上での負のＣＤＭ試験中に、ＥＳＤ保護ダイオード５０６を通ってＶ_ＤＤ１レール５０８に迂回されることが予想される。いくつかの事例では、ＥＳＤ事象５１６中にＰＭＯＳドライバトランジスタ５０４のドレイン５１０とゲート５１２との間に生じる過電圧状態は、ＰＭＯＳドライバトランジスタ５０４を損傷させ得る。ＰＭＯＳドライバトランジスタ５０４のドレイン５１０とゲート５１２との間の十分に高い差分電圧５１８（｜Ｖｇｄ｜）は、トランジスタゲートの物理的破壊を引き起こす可能性がある。

【0044】

[0059] ＥＳＤ事象５１６中に損傷を与える過電圧レベルに達する差分電圧５１８は、ＰＭＯＳドライバトランジスタ５０４のゲート５１２を駆動するクロスドメイン信号５２２に起因し得る。例えば、ＥＳＤ事象５１６は、ＰＭＯＳドライバトランジスタ５０４の電圧領域内で電力供給する電源レール（ここでは、Ｖ_ＤＤ１レール５０８）の電圧の突然の増加を引き起こし得る。Ｖ_ＤＤ１レール５０８の電圧の増加は、プリドライバ５２４の電圧領域内で電力供給するＶ_ＤＤ２レール５２０の変化によって厳密には追跡されないことがある。プリドライバ５２４は、クロスドメイン信号５２２をＰＭＯＳドライバトランジスタ５０４のゲート５１２に提供する。Ｖ_ＤＤ１レール５０８とＶ_ＤＤ２レール５２０との間の電圧差の結果として生じる増加は、クロスドメイン信号５２２とＰＭＯＳドライバトランジスタ５０４のドレイン５１０における電圧との間の相対電圧の増加として伝播し得る。一例では、クロスドメイン信号５２２の絶対電圧は、ドレイン５１０における電圧がＥＳＤ事象５１６中にＩ／Ｏパッド５０２の電圧に従う間、短い時間期間にわたって一定のままであり得、それによって、ＰＭＯＳドライバトランジスタ５０４に損傷を与えるのに十分な差分電圧５１８の変化を引き起こす。ＥＳＤレールクランプ回路４１２、４２４（図４参照）の動作における遅延は、Ｖ_ＤＤ１レール５０８とＶ_ＤＤ２レール５２０との間の電圧差の変化を引き起こし得る。

【0045】

[0060] Ｉ／Ｏパッド５０２への２５０ボルトのＥＳＤピーク電圧の印加は、Ｖ_ＤＤ１レール５０８とＶ_ＤＤ２レール５２０との間の電圧差の極性の存在又は大きさにかかわらず、ＰＭＯＳドライバトランジスタ５０４のドレイン５１０とゲート５１２との間に過電圧状態を引き起こす可能性がある。過電圧状態は、Ｖ_ＤＤ１＞Ｖ_ＤＤ２、Ｖ_ＤＤ１＜Ｖ_ＤＤ２、又はＶ_ＤＤ１＝Ｖ_ＤＤ２のいずれであっても起こり得る。いくつかの事例では、過電圧状態は、ＩＣデバイスのセクション同士の間でＡＣ分離される１つ以上の電力レール又は接地レールのＡＣ分離に起因して生じ得る。ＥＳＤ事象４１６、５１６は、二重積層ＰＭＯＳトランジスタから構築されるインターフェース回路に関連して説明されるが、ＥＳＤが誘起した過電圧状態は、ＮＭＯＳトランジスタから、又はトランジスタの単一、三重、若しくはそれを上回るスタックを使用して構築されるインターフェース回路に影響を及ぼし得る。

【0046】

[0061] 本開示の特定の態様は、ＥＳＤ事象と複数の電圧領域又は電圧レールとの間の相互作用から生じる過電圧状態を低減又は排除することができる。いくつかの例では、ゲートプル回路を採用して、ＥＳＤ事象中の過渡的なゲートドレイン間電圧差を低減することができる。ゲートプル回路は、他の場合には図５で説明したＥＳＤ事象５１６中にＰＭＯＳドライバトランジスタ５０４のドレイン５１０とゲート５１２との間で発生し得る過電圧状態を防止するように構成され得る。ゲートプル回路は、様々なインターフェース回路におけるＰＭＯＳドライバトランジスタ又はＮＭＯＳドライバトランジスタに影響を及ぼし得る過電圧状態を防止するために採用され得る。一例では、ゲートプル回路が、ドライバトランジスタのゲートと電圧レール又はＩ／Ｏパッドのいずれかとの間に結合される。ゲートプル回路は、電圧レール又はＩ／Ｏパッドの電圧レベルがＥＳＤ事象によって影響を受けるときにオンにされる。オンにされると、ゲートプル回路は、ドライバトランジスタのゲートの電圧レベルをＩ／Ｏパッドの電圧レベルに向かってプルし、それによって、ドライバトランジスタのゲートとドレインとの間の電圧差を低減することができる。

【0047】

[0062] 図６は、本開示の特定の態様によるゲートプル回路６１０_０～６１０_３の第１の構成を示すインターフェース回路６００に関する。ゲートプル回路６１０_０～６１０_３は、ＥＳＤ事象中に、ＰＭＯＳドライバトランジスタ６０４_０～６０４_３のゲート６１２_０～６１２_３をＩＣデバイス内の電源のレール（ここでは、Ｖ_ＤＤ１レール６０８）の電圧レベルにプルするように構成される。ＥＳＤ事象は、ＩＣデバイスのＩ／Ｏパッド６０２に対する負のＣＤＭ試験としてモデル化され得る、特徴付けられ得る、又は開始され得る。一例では、ＥＳＤ事象は、ＥＳＤ電流がＩ／Ｏパッド６０２に入り、ＥＳＤ保護ダイオード６０６を介してＶ_ＤＤ１レール６０８に向けられる負のＣＤＭストレス試験に対応する。ＥＳＤ事象中、ゲートプル回路６１０_０～６１０_３が有効にされ、ＰＭＯＳドライバトランジスタ６０４_０～６０４_３のゲート６１２_０～６１２_３に高電位が印加される。

【0048】

[0063] ゲートプル回路６１０_０～６１０_３は、ＰＭＯＳドライバトランジスタ６０４_０～６０４_３とＶ_ＤＤ１レール６０８との間に低インピーダンス経路を提供することによって、ＥＳＤ事象中に、ＰＭＯＳドライバトランジスタ６０４_０～６０４_３のゲート６１２_０～６１２_３と対応するドレイン６１４_０～６１４_３との間の電圧差を低減することができる。いくつかの例では、ゲートプル回路６１０_０～６１０_３は、負のＣＤＭ ＥＳＤ試験中に、ＰＭＯＳドライバトランジスタ６０４_０～６０４_３のゲート６１２_０～６１２_３をＶ_ＤＤ１レール６０８の電圧レベルにプルするように構成され得る。ゲートプル回路６１０_０～６１０_３は、ＥＳＤ事象中に、ＰＭＯＳドライバトランジスタ６０４_０～６０４_３のゲート６１２_０～６１２_３を、ＰＭＯＳドライバトランジスタ６０４_０～６０４_３のドレイン６１４_０～６１４_３の電圧レベルの近くに維持することができる。いくつかの例では、ゲート６１２_０～６１２_３の電圧レベルは、ＥＳＤ保護ダイオード６０６のほぼ順方向バイアス電圧だけドレイン６１４_０～６１４_３の電圧レベルと異なる。ゲートプル回路６１０_０～６１０_３は、通常の回路動作状態中に高インピーダンス状態のままであるように構成される。

【0049】

[0064] 図７は、本開示の特定の態様によるゲートプル回路７１０_０～７１０_３の第２の構成を示すＩＣデバイス内のインターフェース回路７００に関する。ゲートプル回路７１０_０～７１０_３は、ＥＳＤ事象中に、ＰＭＯＳドライバトランジスタ７０４_０～７０４_３のゲート７１２_０～７１２_３をＩ／Ｏパッド７０２の電圧レベルにプルするように構成される。ＥＳＤ事象は、ＩＣデバイスのＩ／Ｏパッド７０２に対する負のＣＤＭ試験としてモデル化され得る、特徴付けられ得る、又は開始され得る。一例では、ＥＳＤ事象は、ＥＳＤ電流がＩ／Ｏパッド７０２に入り、ＥＳＤ保護ダイオード７０６を介して電圧レール（ここでは、Ｖ_ＤＤ１レール７０８）に向けられる負のＣＤＭストレス試験に対応する。ＥＳＤ事象中、ゲートプル回路７１０_０～７１０_３が有効にされ、ＰＭＯＳドライバトランジスタ７０４_０～７０４_３のゲート７１２_０～７１２_３に高電位が印加される。

【0050】

[0065] ゲートプル回路７１０_０～７１０_３は、ＰＭＯＳドライバトランジスタ７０４_０～７０４_３とＩ／Ｏパッド７０２との間に低インピーダンス経路を提供することによって、ＥＳＤ事象中に、ＰＭＯＳドライバトランジスタ７０４_０～７０４_３のゲート７１２_０～７１２_３と対応するドレイン７１４_０～７１４_３との間の電圧差を低減することができる。この例では、ゲートプル回路７１０_０～７１０_３は、負のＣＤＭ ＥＳＤ試験中に、ＰＭＯＳドライバトランジスタ７０４_０～７０４_３のゲート７１２_０～７１２_３をＩ／Ｏパッド７０２の電圧レベルにプルするように構成される。ＰＭＯＳドライバトランジスタ７０４_０～７０４_３のドレイン７１４_０～７１４_３はまた、Ｉ／Ｏパッド７０２に結合され、ゲートプル回路７１０_０～７１０_３は、ＥＳＤ事象中に、ＰＭＯＳドライバトランジスタ７０４_０～７０４_３のゲート７１２_０～７１２_３を、ＰＭＯＳドライバトランジスタ７０４_０～７０４_３のドレイン７１４_０～７１４_３の電圧レベルの近くに維持することができる。ゲートプル回路７１０_０～７１０_３は、通常の回路動作状態中に高インピーダンス状態のままであるように構成され得る。

【0051】

[0066] 図８は、本開示の特定の態様に従って構成された、ＰＭＯＳドライバトランジスタ８０４_０～８０４_３とＰＭＯＳゲートプルトランジスタ８１０_０～８１０_３とを含むＩＣデバイス内のインターフェース回路８００に関する。ＰＭＯＳゲートプルトランジスタ８１０_０～８１０_３は、ＥＳＤ事象中に、ＰＭＯＳドライバトランジスタ８０４_０～８０４_３のゲート８０６_０～８０６_３を電源のレール（ここでは、Ｖ_ＤＤ１レール８０８）の電圧レベルにプルするように構成される。一例では、ＰＭＯＳゲートプルトランジスタ８１０_０～８１０_３のゲートは、ハイ連結回路（tie-high circuit）８１２_０～８１２_３を介して異なる低電圧領域内のＶ_ＤＤ２レールに連結され得る。ハイ連結回路８１２_０～８１２_３は、Ｖ_ＤＤ２レールへの直接結合を使用して実装される。別の例では、ハイ連結回路８１２_０～８１２_３は、ＰＭＯＳゲートプルトランジスタ８１０_０～８１０_３のゲートをＶ_ＤＤ２レールに結合するために、抵抗器などの受動構成要素を使用して実装される。

【0052】

[0067] 通常動作中、ＰＭＯＳゲートプルトランジスタ８１０_０～８１０_３はオフにされ、オフ状態に維持される。負のＣＤＭタイプのＥＳＤ事象は、Ｉ／Ｏパッド８０２の電位を、Ｖ_ＤＤ１レール８０８及びＶ_ＤＤ２レールの電圧レベルよりも高い電圧レベルに上昇させる。ＰＭＯＳゲートプルトランジスタ８１０_０～８１０_３は、オンにされ、ゲート８０６_０～８０６_３とドレイン８１４_０～８１４_３との間の電圧差（｜Ｖｇｄ｜）を低減する。

【0053】

[0068] インターフェース回路８００内のＰＭＯＳゲートプルトランジスタ８１０_０～８１０_３の各々は、典型的には、インターフェース回路８００内又は他の場所内の任意の他のトランジスタと整合されず、インターフェース回路８００を含むＩＣレイアウトの部分内のスペア又はさもなければ未使用のゲートとして最初に指定される整合ゲート又は非整合ゲートを使用して実装され得る。一例では、特定の技術又は設計は、ドライバレイアウトグループの２つのエッジ上に、バランスをとる目的の使用されないトランジスタを提供する。他の例では、使用されないトランジスタは、ドライバレイアウトグループの中心又はその近くに存在し得る。ドライバレイアウトグループは、インターフェース回路８００を実装するために使用されるゲートのグループのＩＣ内における物理的位置を定義し得る。いくつかの事例では、使用されないトランジスタは、細長い物理的形状を有し得、「ダミーフィンガー」又は「ダミートランジスタ」と呼ばれ得る。いくつかの例では、割り当てられないトランジスタと呼ばれることもある使用されないトランジスタは、レイアウトに依存する影響に起因するトランジスタ性能の不整合を防止するのを助けるために、ＩＣデバイスの特定のエリアに設けられ得る。使用されないトランジスタは、別のトランジスタ、デバイス、又は回路への接続を有することなく、使用されるトランジスタの構造を有し得る。ＰＭＯＳゲートプルトランジスタ８１０_０～８１０_３は、通常動作中は高インピーダンスのままであり、他のＩＣ回路の動作に影響を及ぼさない。したがって、ＥＳＤ保護の目的で、ＰＭＯＳゲートプルトランジスタ８１０_０～８１０_３を実装するために、これらのダミートランジスタ又は割り当てられないトランジスタのうちの１つ以上を使用することが可能である。割り当てられないトランジスタとして指定されたトランジスタのグループ又はブロックからＰＭＯＳゲートプルトランジスタ８１０_０～８１０_３として使用するように設計レイアウト中に選択されたトランジスタは、最終的なＩＣレイアウト内の１つ以上の未使用の割り当てられないトランジスタに物理的に隣接し得ることが理解されよう。

【0054】

[0069] 図９は、本開示の特定の態様に従って構成された、ＰＭＯＳドライバトランジスタ９０４_０～９０４_３とＰＭＯＳゲートプルトランジスタ９１０_０～９１０_３とを含むＩＣデバイス内のインターフェース回路９００に関する。ＰＭＯＳゲートプルトランジスタ９１０_０～９１０_３は、ＰＭＯＳドライバトランジスタ９０４_０～９０４_３のゲート９０６_０～９０６_３とＩ／Ｏパッド９０２との間に結合され得る。ＰＭＯＳゲートプルトランジスタ９１０_０～９１０_３は、ＥＳＤ事象中に、ＰＭＯＳドライバトランジスタ９０４_０～９０４_３のゲート９０６_０～９０６_３をＩ／Ｏパッド９０２の電圧レベルにプルするように構成され得る。ＰＭＯＳゲートプルトランジスタ９１０_０～９１０_３のゲートは、ハイ連結回路９１２_０～９１２_３を介して電源のレール（Ｖ_ＤＤ１レール９０８又は異なる電圧領域ではＶ_ＤＤ２レール）に連結され得る。一例では、ハイ連結回路９１２_０～９１２_３は、Ｖ_ＤＤ１レール９０８への直接結合を使用して実装される。別の例では、ハイ連結回路９１２_０～９１２_３は、Ｖ_ＤＤ２レールへの直接結合を使用して実装される。いくつかの事例では、ハイ連結回路９１２_０～９１２_３は、ＰＭＯＳゲートプルトランジスタ９１０_０～９１０_３のゲートをＶ_ＤＤ１レール９０８又はＶ_ＤＤ２レールに結合するために、抵抗器などの受動構成要素を使用して実装される。

【0055】

[0070] 通常動作中、ＰＭＯＳゲートプルトランジスタ９１０_０～９１０_３はオフにされ、オフ状態に維持される。負のＣＤＭタイプのＥＳＤ事象は、Ｉ／Ｏパッド９０２の電位を、Ｖ_ＤＤ１レール９０８及びＶ_ＤＤ２レールよりも高い電圧レベルに上昇させる。ＰＭＯＳゲートプルトランジスタ９１０_０～９１０_３はオンにされ、ゲート９０６_０～９０６_３とドレイン９１４_０～９１４_３との間の電圧差（｜Ｖｇｄ｜）を低減することができる。

【0056】

[0071] インターフェース回路９００内のＰＭＯＳゲートプルトランジスタ９１０_０～９１０_３の各々は、典型的には、インターフェース回路９００内又は他の場所内の任意の他のトランジスタと整合されず、ＩＣ内のインターフェース回路９００の近くのスペア又はさもなければ未使用のゲートを使用して実装され得る。一例では、特定の技術又は設計は、バランスをとる目的で、ドライバレイアウトグループの２つのエッジ上に使用されないトランジスタを有する。他の例では、使用されないトランジスタは、ドライバレイアウトグループの中心又はその近くに存在し得る。使用されないトランジスタは、細長い物理的形状を有し得、「ダミーフィンガー」又は「ダミートランジスタ」と呼ばれ得る。いくつかの例では、割り当てられないトランジスタと呼ばれることもある使用されないトランジスタは、レイアウトに依存する影響に起因するトランジスタ性能の不整合を防止するのを助けるために、ＩＣデバイスのエリアに設けられ得る。ＰＭＯＳゲートプルトランジスタ９１０_０～９１０_３は、通常動作中は高インピーダンスのままであり、他のＩＣ回路の動作に影響を及ぼさない。したがって、ＥＳＤ保護の目的で、ＰＭＯＳゲートプルトランジスタ９１０_０～９１０_３を実装するために、これらのダミートランジスタ又は割り当てられないトランジスタのうちの１つ以上を使用することが可能である。

【0057】

[0072] 図１０は、本開示の特定の態様に従って構成された、ＰＭＯＳドライバトランジスタ１００４_０～１００４_３とＮＭＯＳゲートプルトランジスタ１０１０_０～１０１０_３とを含むＩＣデバイス内のインターフェース回路１０００に関する。ＮＭＯＳゲートプルトランジスタ１０１０_０～１０１０_３は、ＥＳＤ事象中に、ＰＭＯＳドライバトランジスタ１００４_０～１００４_３のゲート１００６_０～１００６_３を電源のレール（ここでは、Ｖ_ＤＤ１レール１００８）の電圧レベルにプルするように構成される。ＮＭＯＳゲートプルトランジスタ１０１０_０～１０１０_３のゲートの各々は、ＥＳＤ制御入力１０１２に連結され得る。ＥＳＤ制御入力１０１２は、ＥＳＤ事象を示し、１つ以上のタイプのＥＳＤ保護回路をトリガ又は有効にするために提供され得る。ＥＳＤ制御入力１０１２の各々は、同じＥＳＤコントローラによって提供され得る。いくつかの例では、ＥＳＤコントローラは、ＥＳＤ保護設計において一般的に見られるＥＳＤレールクランプにおいて使用されるＥＳＤ検出回路において実装され得る。一例では、ＥＳＤ制御入力１０１２は、図２に示される電力レールクランプ回路２２０によって生成されるＥＳＤ事象インジケータ信号２３６、２３８のうちの１つ以上から導出され得る。

【0058】

[0073] 通常動作中、ＮＭＯＳゲートプルトランジスタ１０１０_０～１０１０_３はオフにされ、オフ状態に維持される。負のＣＤＭタイプのＥＳＤ事象は、Ｉ／Ｏパッド１００２の電位を、ＰＭＯＳドライバトランジスタ１００４_０～１００４_３のゲート１００６_０～１００６_３を駆動するプリドライバに電力供給するＶ_ＤＤ１レール１００８及びＶ_ＤＤ２レールよりも高い電圧レベルに上昇させる。ＮＭＯＳゲートプルトランジスタ１０１０_０～１０１０_３は、ＥＳＤ事象に応答してオンにされ、ゲート１００６_０～１００６_３とドレイン１０１４_０～１０１４_３との間の電圧差（｜Ｖｇｄ｜）を低減し得る。

【0059】

[0074] 図１１は、本開示の特定の態様に従って構成された、ＰＭＯＳドライバトランジスタ１１０４_０～１１０４_３とＮＭＯＳゲートプルトランジスタ１１１０_０～１１１０_３とを含むＩＣデバイス内のインターフェース回路１１００に関する。ＮＭＯＳゲートプルトランジスタ１１１０_０～１１１０_３は、ＰＭＯＳドライバトランジスタ１１０４_０～１１０４_３のゲート１１０６_０～１１０６_３とＩ／Ｏパッド１１０２との間に結合され得る。ＮＭＯＳゲートプルトランジスタ１１１０_０～１１１０_３のゲートの各々は、ＥＳＤ制御入力１１１２に連結され得る。ＥＳＤ制御入力１１１２は、ＥＳＤ事象を示し、１つ以上のタイプのＥＳＤ保護回路をトリガ又は有効にするために提供され得る。ＥＳＤ制御入力１１１２は、同じＥＳＤコントローラによって提供され得る。一例では、ＥＳＤコントローラは、ＥＳＤ保護設計において一般的に見られるＥＳＤレールクランプにおいて使用されるＥＳＤ検出回路において実装され得る。ＥＳＤ制御入力１１１２は、ＥＳＤレールクランプによって出力される同じ信号から導出され得る。

【0060】

[0075] 通常動作中、ＮＭＯＳゲートプルトランジスタ１１１０_０～１１１０_３はオフにされ、オフ状態に維持される。負のＣＤＭタイプのＥＳＤ事象は、Ｉ／Ｏパッド１１０２の電位を、Ｖ_ＤＤ１レール１１０８及び（プリドライバに電力供給する）Ｖ_ＤＤ２レールよりも高い電圧レベルに上昇させ、ＮＭＯＳゲートプルトランジスタ１１１０_０～１１１０_３がオンにされ、ゲート１１０６_０～１１０６_３とドレイン１１１４_０～１１１４_３との間の電圧差（｜Ｖｇｄ｜）を低減する。

【0061】

[0076] インターフェース回路１０００、１１００内のＮＭＯＳゲートプルトランジスタ１０１０_０～１０１０_３及び１１１０_０～１１１０_３の各々は、典型的には、インターフェース回路１０００、１１００又は他の場所内の任意の他のトランジスタと整合されず、ＩＣ内のインターフェース回路１０００、１１００の近くのスペア又はさもなければ未使用のゲートを使用して実装され得る。一例では、特定の技術又は設計は、バランスをとる目的で、ドライバレイアウトグループの２つのエッジ上に使用されないトランジスタを提供する。他の例では、使用されないトランジスタは、ドライバレイアウトグループの中心又はその近くに存在し得る。使用されないトランジスタは、細長い物理的形状を有し得、ダミーフィンガーと呼ばれ得る。いくつかの例では、割り当てられないトランジスタと呼ばれることもある使用されないトランジスタは、レイアウトに依存する影響に起因するトランジスタ性能の不整合を防止するのを助けるために、ＩＣデバイスのエリアに設けられ得る。ＮＭＯＳゲートプルトランジスタ１０１０_０～１０１０_３及び１１１０_０～１１１０_３は、通常動作中は高インピーダンスのままであり、他のＩＣ回路の動作に影響を及ぼさない。したがって、ＥＳＤ保護の目的で、ＮＭＯＳゲートプルトランジスタ１０１０_０～１０１０_３及び１１１０_０～１１１０_３を実装するために、これらのダミートランジスタ又は割り当てられないトランジスタのうちの１つ以上を使用することが可能である。

【0062】

[0077] ゲートプルトランジスタ８１０_０～８１０_３、９１０_０～９１０_３、１０１０_０～１０１０_３、１１１０_０～１１１０_３の使用は、ＰＭＯＳドライバトランジスタ８０４_０～８０４_３、９０４_０～９０４_３、１００４_０～１００４_３、１１０４_０～１１０４_３がＥＳＤ事象により確実に耐えることを可能にすることができる。ゲートプルトランジスタゲートプルトランジスタ８１０_０～８１０_３、９１０_０～９１０_３、１０１０_０～１０１０_３、１１１０_０～１１１０_３は、薄いゲート酸化物トランジスタ又は厚いゲート酸化物トランジスタとして形成され得る。

【0063】

[0078] 第１の例では、ゲートプルトランジスタ８１０_０～８１０_３、１０１０_０～１０１０_３が、ＰＭＯＳドライバトランジスタ８０４_０～８０４_３、１００４_０～１００４_３のゲート８０６_０～８０６_３、１００６_０～１００６_３をＶ_ＤＤ１ ８０８、１００８にプルするために使用されるとき、約２７．１８％の｜Ｖｇｄ｜の改善が予想され得る。第２の例では、ゲートプルトランジスタ９１０_０～９１０_３、１１１０_０～１１１０_３が、ＰＭＯＳドライバトランジスタ９０４_０～９０４_３、１１０４_０～１１０４_３のゲート９０６_０～９０６_３、１１０６_０～１１０６_３をＩ／Ｏパッド９０２、１１０２の電圧レベルにプルするために使用されるとき、約２９．７３％の｜Ｖｇｄ｜の改善が予想され得る。

【0064】

[0079] Ｖ_ＤＤ１レール８０８、１００８へのゲートプルとＩ／Ｏパッド９０２、１１０２へのゲートプルとの間で選択するとき、他の要因が考慮され得る。一例では、ゲートプルトランジスタ９１０_０～９１０_３、１１１０_０～１１１０_３のＩ／Ｏパッド９０２、１１０２への結合は、Ｖ_ＤＤ１レール８０８、１００８へのゲートプルに関して余分な容量性負荷を引き起こし得る。別の例では、Ｖ_ＤＤ１レール８０８、１００８に連結されたゲートプルトランジスタ８１０_０～８１０_３、１０１０_０～１０１０_３の使用は、２つ以上の電圧領域を伴う回路に制限され得るが、Ｉ／Ｏパッド８０２、１００２の電圧レベルへのゲートプルは、単一の電圧領域内で使用され得る。

【0065】

[0080] 本開示のいくつかの態様では、ＮＭＯＳトランジスタがＩＣデバイスのインターフェース回路内のドライバトランジスタとして使用されるとき、ゲートプル回路が使用され得る。図１２は、本開示の特定の態様に従って構成された、ＮＭＯＳドライバトランジスタ１２０４_０～１２０４_３とＰＭＯＳゲートプルトランジスタ１２１０_０～１２１０_３とを含むＩＣデバイス中のインターフェース回路１２００に関する。ＰＭＯＳゲートプルトランジスタ１２１０_０～１２１０_３は、ＥＳＤ事象中に、ＮＭＯＳドライバトランジスタ１２０４_０～１２０４_３のゲート１２０６_０～１２０６_３を電源のレール（ここでは、Ｖ_ＤＤ１レール１２０８）の電圧レベルにプルするように構成される。ＰＭＯＳゲートプルトランジスタ１２１０_０～１２１０_３のゲートは、ハイ連結回路１２１２_０～１２１２_３を介して第２の電圧領域内のＶ_ＤＤ２レールに連結され得る。一例では、ハイ連結回路１２１２_０～１２１２_３は、Ｖ_ＤＤ２レールへの直接結合を使用して実装される。別の例では、ハイ連結回路１２１２_０～１２１２_３は、ＰＭＯＳゲートプルトランジスタ１２１０_０～１２１０_３のゲートをＶ_ＤＤ２レールに結合するために、抵抗器などの受動構成要素を使用して実装される。

【0066】

[0081] 通常動作中、ＰＭＯＳゲートプルトランジスタ１２１０_０～１２１０_３はオフにされ、オフ状態に維持される。負のＣＤＭタイプのＥＳＤ事象は、Ｉ／Ｏパッド１２０２の電位をＶ_ＤＤ１レール１２０８及びＶ_ＤＤ２レールよりも高い電圧レベルに上昇させ、ＰＭＯＳゲートプルトランジスタ１２１０_０～１２１０_３がオンにされ、ゲート１２０６_０～１２０６_３とドレイン１２１４_０～１２１４_３との間の電圧差（｜Ｖｇｄ｜）を低減する。

【0067】

[0082] 図１３は、本開示の特定の態様に従って構成された、ＮＭＯＳドライバトランジスタ１３０４_０～１３０４_３とＰＭＯＳゲートプルトランジスタ１３１０_０～１３１０_３とを含むＩＣデバイス中のインターフェース回路１３００に関する。ＰＭＯＳゲートプルトランジスタ１３１０_０～１３１０_３は、ＮＭＯＳドライバトランジスタ１３０４_０～１３０４_３のゲート１３０６_０～１３０６_３とＩ／Ｏパッド１３０２との間に結合され得る。ＰＭＯＳゲートプルトランジスタ１３１０_０～１３１０_３は、ＥＳＤ事象中に、ＮＭＯＳドライバトランジスタ１３０４_０～１３０４_３のゲート１３０６_０～１３０６_３をＩ／Ｏパッド１３０２の電圧レベルにプルするように構成され得る。ＰＭＯＳゲートプルトランジスタ１３１０_０～１３１０_３のゲートは、ハイ連結回路１３１２_０～１３１２_３を介して電源のレールに連結され得る。一例では、ハイ連結回路１３１２_０～１３１２_３は、インターフェース回路に関連付けられたＶ_ＤＤ１レールへの直接結合を使用して実装される。別の例では、ハイ連結回路１３１２_０～１３１２_３は、コア回路に関連付けられたＶ_ＤＤ２レールへの直接結合を使用して実装される。いくつかの事例では、ハイ連結回路１３１２_０～１３１２_３は、ＰＭＯＳゲートプルトランジスタ１３１０_０～１３１０_３のゲートをＶ_ＤＤ１レール又はＶ_ＤＤ２レールに結合するために、抵抗器などの受動構成要素を使用して実装される。

【0068】

[0083] 通常動作中、ＰＭＯＳゲートプルトランジスタ１３１０_０～１３１０_３はオフにされ、オフ状態に維持される。負のＣＤＭタイプのＥＳＤ事象は、Ｉ／Ｏパッド１３０２の電位をＶ_ＤＤ１レール及びＶ_ＤＤ２レールよりも高い電圧レベルに上昇させ、ＰＭＯＳゲートプルトランジスタ１３１０_０～１３１０_３がオンにされ、ゲート１３０６_０～１３０６_３とドレイン１３１４_０～１３１４_３との間の電圧差（｜Ｖｇｄ｜）を低減する。

【0069】

[0084] インターフェース回路１２００、１３００内のＰＭＯＳゲートプルトランジスタ１２１０_０～１２１０_３、１３１０_０～１３１０_３の各々は、典型的には、インターフェース回路１２００、１３００又は他の場所内の任意の他のトランジスタと整合されず、ＩＣ内のインターフェース回路１２００、１３００の近くのスペア又はさもなければ未使用のゲートを使用して実装され得る。一例では、特定の技術又は設計は、バランスをとる目的で、ドライバレイアウトグループの２つのエッジ上に使用されないトランジスタを有する。他の例では、使用されないトランジスタは、ドライバレイアウトグループの中心又はその近くに存在し得る。使用されないトランジスタは、細長い物理的形状を有し得、ダミーフィンガー又はダミートランジスタと呼ばれ得る。いくつかの例では、割り当てられないトランジスタと呼ばれることもある使用されないトランジスタは、レイアウトに依存する影響に起因するトランジスタ性能の不整合を防止するのを助けるために、ＩＣデバイスのエリアに設けられ得る。ＰＭＯＳゲートプルトランジスタ１２１０_０～１２１０_３及び１３１０_０～１３１０_３は、通常動作中は高インピーダンスのままであり、他のＩＣ回路の動作に影響を及ぼさない。したがって、ＥＳＤ保護の目的で、ＰＭＯＳゲートプルトランジスタ１２１０_０～１２１０_３、１３１０_０～１３１０_３を実装するために、これらのエッジダミーフィンガー又はダミートランジスタのうちの１つ以上を使用することが可能である。ＰＭＯＳゲートプルトランジスタ１２１０_０～１２１０_３、１３１０_０～１３１０_３は、薄いゲート酸化物トランジスタ又は厚いゲート酸化物トランジスタとして形成され得る。

【0070】

[0085] 図１４は、本開示の特定の態様に従って構成された、ＮＭＯＳドライバトランジスタ１４０４_０～１４０４_３とＮＭＯＳゲートプルトランジスタ１４１０_０～１４１０_３とを含むＩＣデバイス中のインターフェース回路１４００に関する。ＮＭＯＳゲートプルトランジスタ１４１０_０～１４１０_３は、ＥＳＤ事象中に、ＮＭＯＳドライバトランジスタ１４０４_０～１４０４_３のゲート１４０６_０～１４０６_３を電源のレール（ここでは、Ｖ_ＤＤ１レール１４０８）にプルするように構成される。ＮＭＯＳゲートプルトランジスタ１４１０_０～１４１０_３のゲートの各々は、ＥＳＤ制御入力１４１２に連結され得る。ＥＳＤ制御入力１４１２は、ＥＳＤ事象を示し、１つ以上のタイプのＥＳＤ保護回路をトリガ又は有効にするために提供され得る。ＥＳＤ制御入力１４１２の各々は、同じＥＳＤコントローラによって提供され得る。いくつかの例では、ＥＳＤコントローラは、ＥＳＤ保護設計において一般的に見られるＥＳＤレールクランプにおいて使用されるＥＳＤ検出回路において実装され得る。一例では、ＥＳＤ制御入力１４１２は、図２に示される電力レールクランプ回路２２０によって生成されるＥＳＤ事象インジケータ信号２３６、２３８のうちの１つ以上から導出され得る。

【0071】

[0086] 通常動作中、ＮＭＯＳゲートプルトランジスタ１４１０_０～１４１０_３はオフにされ、オフ状態に維持される。負のＣＤＭタイプのＥＳＤ事象は、Ｉ／Ｏパッド１４０２の電位をＶ_ＤＤ１レール１４０８及びＶ_ＤＤ２レールよりも高い電圧レベルに上昇させ、ＮＭＯＳゲートプルトランジスタ１４１０_０～１４１０_３がオンにされ、ゲート１４０６_０～１４０６_３とドレイン１４１４_０～１４１４_３との間の電圧差（｜Ｖｇｄ｜）を低減する。

【0072】

[0087] 図１５は、本開示の特定の態様に従って構成された、ＮＭＯＳドライバトランジスタ１５０４_０～１５０４_３とＮＭＯＳゲートプルトランジスタ１５１０_０～１５１０_３とを含むＩＣデバイス中のインターフェース回路１５００に関する。ＮＭＯＳゲートプルトランジスタ１５１０_０～１５１０_３は、ＮＭＯＳドライバトランジスタ１５０４_０～１５０４_３のゲート１５０６_０～１５０６_３とＩ／Ｏパッド１５０２との間に結合され得る。ＮＭＯＳゲートプルトランジスタ１５１０_０～１５１０_３のゲートの各々は、ＥＳＤ制御入力１５１２に連結され得る。ＥＳＤ制御入力１５１２は、ＥＳＤ事象を示し、１つ以上のタイプのＥＳＤ保護回路をトリガ又は有効にするために提供され得る。ＥＳＤ制御入力１５１２は、同じＥＳＤコントローラによって提供され得る。一例では、ＥＳＤコントローラは、ＥＳＤ保護設計において一般的に見られるＥＳＤレールクランプにおいて使用されるＥＳＤ検出回路において実装され得る。ＥＳＤ制御入力１５１２は、ＥＳＤレールクランプによって出力される同じ信号から導出され得る。

【0073】

[0088] 通常動作中、ＮＭＯＳゲートプルトランジスタ１５１０_０～１５１０_３はオフにされ、オフ状態に維持される。負のＣＤＭタイプのＥＳＤ事象は、Ｉ／Ｏパッド１５０２の電位をＶ_ＤＤ１レール及びＶ_ＤＤ２レールよりも高い電圧レベルに上昇させ、ＮＭＯＳゲートプルトランジスタ１５１０_０～１５１０_３がオンにされ、ゲート１５０６_０～１５０６_３とドレイン１５１４_０～１５１４_３との間の電圧差（｜Ｖｇｄ｜）を低減する。

【0074】

[0089] インターフェース回路１４００、１５００内のＮＭＯＳゲートプルトランジスタ１４１０_０～１４１０_３、１５１０_０～１５１０_３の各々は、典型的には、インターフェース回路１４００、１５００又は他の場所内の任意の他のトランジスタと整合されず、ＩＣ内のインターフェース回路１４００、１５００の近くのスペア又はさもなければ未使用のゲートを使用して実装され得る。一例では、特定の技術又は設計は、バランスをとる目的でドライバレイアウトグループの２つのエッジ上に使用されないトランジスタを有する。他の例では、使用されないトランジスタは、ドライバレイアウトグループの中心又はその近くに存在し得る。使用されないトランジスタは、細長い物理的形状を有し得、ダミーフィンガー又はダミートランジスタと呼ばれ得る。いくつかの例では、割り当てられないトランジスタと呼ばれることもある使用されないトランジスタは、レイアウトに依存する影響に起因するトランジスタ性能の不整合を防止するのを助けるために、ＩＣデバイスのエリアに設けられ得る。ＮＭＯＳゲートプルトランジスタ１４１０_０～１４１０_３、１５１０_０～１５１０_３は、通常動作中は高インピーダンスのままであり、他のＩＣ回路の動作に影響を及ぼさない。したがって、ＥＳＤ保護の目的で、ＮＭＯＳゲートプルトランジスタ１４１０_０～１４１０_３、１５１０_０～１５１０_３を実装するために、これらのダミートランジスタ又は割り当てられないトランジスタのうちの１つ以上を使用することが可能である。ＮＭＯＳゲートプルトランジスタ１４１０_０～１４１０_３、１５１０_０～１５１０_３は、薄いゲート酸化物トランジスタ又は厚いゲート酸化物トランジスタとして形成され得る。

【0075】

[0090] 図１６は、本明細書で開示する特定の態様による、ＩＣデバイス内にＥＳＤ保護を提供するための方法１６００の一例を示すフロー図である。本方法は、図６～図１５に示されるＥＳＤ保護回路の様々な特徴及び態様に関し得る。ブロック１６０２において、ドライバトランジスタのドレインをＩＣデバイスのＩ／Ｏパッドに結合することができる。ドライバトランジスタは、ＰＭＯＳトランジスタであっても、又はＮＭＯＳトランジスタであってもよい。ブロック１６０４において、ドライバトランジスタのソースをＩＣデバイス内の第１の電源のレールに結合することができる。一例では、ドライバトランジスタのソースは、少なくとも１つの他のトランジスタを介して第１の電源のレールに結合され得る。ブロック１６０６において、Ｉ／Ｏパッドと第１の電源のレールとを結合するために静電放電保護ダイオード（electrostatic discharge protection diode）を使用することができる。いくつかの例では、ダイオードは、定格電圧（rated voltage）がＩ／Ｏパッドに印加されるときに逆バイアスされる。定格電圧は、Ｉ／Ｏパッドについて定義された電圧レベルの公称動作範囲内にあり得る。ブロック１６０８において、ドライバトランジスタのゲートとＩ／Ｏパッド又は第１の電源のレールとを結合するためにゲートプルトランジスタを使用することができる。

【0076】

[0091] いくつかの例では、ドライバトランジスタは、少なくとも１つの他のトランジスタを介して第１の電源のレールに結合され得る。ドライバトランジスタのゲートは、第２の電源に対応する電圧領域において動作するプリドライバ回路によって提供される入力信号を受信するように構成され得る。

【0077】

[0092] いくつかの例では、クランプ回路は、第１の電源のレールと第１の電源の接地基準レールとの間に結合され得る。クランプ回路は、ゲートプルトランジスタのゲートに制御信号を提供するように構成され得る。

【0078】

[0093] いくつかの例では、ゲートプルトランジスタは、ドライバトランジスタのゲートを第１の電源のレールに結合するように構成されるＰＭＯＳトランジスタである。ゲートプルトランジスタのゲートは、第２の電源のレールに結合され得る。

【0079】

[0094] いくつかの例では、ゲートプルトランジスタは、ドライバトランジスタのゲートをＩ／Ｏパッドに結合するように構成されるＰＭＯＳトランジスタである。いくつかの事例では、ゲートプルトランジスタのゲートは、第１の電源のレールに結合され得る。いくつかの事例では、ゲートプルトランジスタのゲートは、第２の電源のレールに結合され得る。

【0080】

[0095] いくつかの例では、ゲートプルトランジスタは、ＮＭＯＳトランジスタである。いくつかの例では、ゲートプルトランジスタは、静電放電事象（electrostatic discharge event）中に、ドライバトランジスタのゲートとＩ／Ｏパッドとの間に、又は第１の電源のレールに低インピーダンス経路を提供するように構成される。いくつかの例では、ドライバトランジスタは、ＰＭＯＳトランジスタである。いくつかの例では、ドライバトランジスタは、ＮＭＯＳトランジスタである。

【0081】

[0096] 本明細書の例示的な態様のいずれかにおいて説明された動作ステップは、例を提供するために説明されたことに留意されたい。説明する動作は、図示のシーケンス以外の多数の異なるシーケンスにおいて実施され得る。更に、単一の動作ステップにおいて記載した動作は、実際にはいくつかの異なるステップにおいて実施され得る。加えて、例示的な態様において論じられた１つ以上の動作ステップは組み合わせられる場合がある。フロー図に示された動作ステップは、当業者には容易に明らかになるように、多数の異なる修正を受け得ることを理解されたい。当業者であれば、様々な異なる技術及び技法のいずれかを使用して情報及び信号が表され得ることも理解するであろう。例えば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場若しくは磁性粒子、光場若しくは光学粒子、又はそれらの任意の組み合わせによって表されてもよい。

【0082】

[0097] 上記で説明された方法の様々な動作は、対応する機能を実施することが可能な任意の好適な手段によって実施され得る。この手段は、限定はしないが、回路、特定用途向け集積回路（ＡＳＩＣ）、又はプロセッサを含む、様々なハードウェア及び／又はソフトウェア構成要素（単数又は複数）及び／又はモジュール（単数又は複数）を含み得る。一般に、図に示された動作がある場合、それらの動作は、類似の番号付けを伴う対応する相対物のミーンズプラスファンクション構成要素を有し得る。特定の態様では、本明細書で開示するいくつかの機能を実施する装置は、ＩＣデバイスのＩ／Ｏパッドを駆動するための手段と、ＥＳＤ事象中に、Ｉ／Ｏパッドにおいて受信されたＥＳＤ電流を第１の電源のレールに迂回させるための手段と、ＥＳＤ事象中に、ドライバトランジスタのゲートをＩ／Ｏパッドの電圧レベルに又は第１の電源のレールにプルするための手段と、を含み得る。Ｉ／Ｏパッドを駆動するための手段は、Ｉ／Ｃデバイス内の第１の電源のレールにそのソースによって結合されたドライバトランジスタを含み得る。ドライバトランジスタのゲートをプルするための手段は、ドライバトランジスタのゲートとＩ／Ｏパッド又は第１の電源のレールとの間に結合されたゲートプルトランジスタを含み得る。一例では、ドライバトランジスタは、少なくとも１つの他のトランジスタを介して第１の電源のレールに結合される。特定の例では、ドライバトランジスタのゲートは、第２の電源に対応する電圧領域において動作するプリドライバ回路によって提供される入力信号を受信するように構成される。

【0083】

[0098] いくつかの例では、本装置は、第１の電源のレールをクランプするための手段を含む。第１の電源のレールをクランプするための手段は、第１の電源のレールと第１の電源の接地基準レールとの間に結合されたクランプ回路を使用して実装され得る。第１の電源のレールをクランプするための手段は、ゲートプルトランジスタのゲートに制御信号を提供するように構成される。

【0084】

[0099] いくつかの例では、本装置は、ゲートプルトランジスタが、ドライバトランジスタのゲートを第１の電源のレールに結合するように構成されるＰＭＯＳトランジスタであるときに、ゲートプルトランジスタを制御するための手段を含む。ゲートプルトランジスタを制御するための手段は、ゲートプルトランジスタのゲートを第２の電源のレールに結合するように構成されたコネクタ又は抵抗を含み得る。

【0085】

[0100] いくつかの例では、本装置は、ゲートプルトランジスタが、ドライバトランジスタのゲートをＩ／Ｏパッドに結合するように構成されるＰＭＯＳトランジスタであるときに、ゲートプルトランジスタを制御するための手段を含む。いくつかの事例では、ゲートプルトランジスタを制御するための手段は、ゲートプルトランジスタのゲートを第１の電源のレールに結合するように構成されたコネクタ又は抵抗を含む。いくつかの事例では、ゲートプルトランジスタを制御するための手段は、ゲートプルトランジスタのゲートを第２の電源のレールに結合するように構成されたコネクタ又は抵抗を含む。

【0086】

[0101] 一例では、ゲートプルトランジスタは、ＥＳＤ事象中に、ドライバトランジスタのゲートとＩ／Ｏパッドとの間に低インピーダンス経路を提供するように構成される。別の例では、ゲートプルトランジスタは、ＥＳＤ事象中に、ドライバトランジスタのゲートと第１の電源のレールとの間に低インピーダンス経路を提供するように構成される。

【0087】

[0102] 特定の例では、静電放電電流を迂回させるための手段は、ＥＳＤ保護ダイオードを含む。

【0088】

[0103] 一例では、ゲートプルトランジスタは、ＩＣデバイス内のドライバレイアウト内のダミートランジスタ又は他の場合の割り当てられないトランジスタを使用して実装される。いくつかの例では、ゲートプルトランジスタは、ＮＭＯＳトランジスタである。いくつかの例では、ドライバトランジスタは、ＮＭＯＳトランジスタを使用して実装される。いくつかの例では、ドライバトランジスタは、ＰＭＯＳトランジスタを使用して実装される。

【0089】

[0104] 一例では、ＥＳＤ保護回路は、ＩＣデバイスのＩ／Ｏパッドに結合されるドレイン及びＩＣデバイス内の第１の電源のレールに結合されるソースを有するドライバトランジスタと、Ｉ／Ｏパッドを第１の電源のレールに結合するＥＳＤダイオードと、ドライバトランジスタのゲートをＩ／Ｏパッド又は第１の電源のレールに結合するゲートプルトランジスタとを含む。

【0090】

[0105] 一例では、ドライバトランジスタのソースは、少なくとも１つの他のトランジスタを介して第１の電源のレールに結合される。いくつかの事例では、ドライバトランジスタのゲートは、第２の電源によって電力供給されるプリドライバ回路によって提供される入力信号を受信するように構成される。

【0091】

[0106] いくつかの例では、本装置は、第１の電源のレールと第１の電源の接地基準レールとの間に結合されたクランプ回路を有する。クランプ回路は、ゲートプルトランジスタのゲートに制御信号を提供し得る。

【0092】

[0107] いくつかの例では、ゲートプルトランジスタは、ドライバトランジスタのゲートを第１の電源のレールに結合するように構成されるＰＭＯＳトランジスタであり、ゲートプルトランジスタのゲートは、第２の電源のレールに結合される。

【0093】

[0108] いくつかの例では、ゲートプルトランジスタは、ドライバトランジスタのゲートをＩ／Ｏパッドに結合するように構成されるＰＭＯＳトランジスタである。ゲートプルトランジスタのゲートは、第１の電源のレールに結合され得る。ゲートプルトランジスタのゲートは、第２の電源のレールに結合され得る。

【0094】

[0109] 特定の例では、ゲートプルトランジスタは、ＥＳＤ事象中に、ドライバトランジスタのゲートとＩ／Ｏパッド又は第１の電源のレールとの間に低インピーダンス経路を提供するように構成される。

【0095】

[0110] いくつかの例では、ゲートプルトランジスタは、集積回路デバイス内のドライバレイアウト内のダミートランジスタを使用して実装される。いくつかの例では、ゲートプルトランジスタは、集積回路デバイス内のドライバレイアウト内の他の場合の割り当てられないトランジスタを使用して実装される。

【0096】

[0111] いくつかの例では、ゲートプルトランジスタは、ＮＭＯＳトランジスタを使用して実装される。いくつかの例では、ドライバトランジスタは、ＰＭＯＳトランジスタを使用して実装される。いくつかの例では、ドライバトランジスタは、ＮＭＯＳトランジスタを使用して実装される。

【0097】

[0112] 以下の番号付き条項において、いくつかの実装形態が説明される。
１．静電放電保護回路であって、集積回路デバイスの入力／出力パッド（input/output pad）に結合されるドレイン及び集積回路デバイス内の第１の電源のレールに結合されるソースを有するドライバトランジスタと、入力／出力パッドを第１の電源のレールに結合する静電放電保護ダイオードと、ドライバトランジスタのゲートを入力／出力パッド又は第１の電源のレールに結合するゲートプルトランジスタと、を含む、静電放電保護回路。
２．ドライバトランジスタのソースは、少なくとも１つの他のトランジスタを介して第１の電源のレールに結合される、条項１に記載の静電放電保護回路。
３．ドライバトランジスタのゲートは、第２の電源によって電力供給されるプリドライバ回路によって提供される入力信号を受信するように構成される、条項１又は条項２に記載の静電放電保護回路。
４．第１の電源のレールと第１の電源の接地基準レールとの間に結合されたクランプ回路を更に含む、条項１～５のいずれか一項に記載の静電放電保護回路。
５．クランプ回路は、ゲートプルトランジスタのゲートに制御信号を提供する、条項６に記載の静電放電保護回路。
６．ゲートプルトランジスタは、ドライバトランジスタのゲートを第１の電源のレールに結合するように構成されるＰ型金属酸化膜半導体トランジスタであり、ゲートプルトランジスタのゲートは、第２の電源のレールに結合される、条項１～５のいずれか一項に記載の静電放電保護回路。
７．ゲートプルトランジスタは、ドライバトランジスタのゲートを入力／出力パッドに結合するように構成されるＰ型金属酸化膜半導体トランジスタであり、ゲートプルトランジスタのゲートは、第１の電源のレール又は第２の電源のレールに結合される、条項１～５のいずれか一項に記載の静電放電保護回路。
８．ゲートプルトランジスタは、Ｎ型金属酸化膜半導体トランジスタを含む、条項１～６のいずれか一項に記載の静電放電保護回路。
９．ゲートプルトランジスタは、静電放電事象中に、ドライバトランジスタのゲートと入力／出力パッド又は第１の電源のレールとの間に低インピーダンス経路を提供するように構成される、条項１～８のいずれか一項に記載の静電放電保護回路。
１０．ゲートプルトランジスタは、集積回路デバイス内のドライバレイアウト内において割り当てられないトランジスタ又はダミートランジスタを含む、条項１～９のいずれか一項に記載の静電放電保護回路。
１１．ドライバトランジスタは、Ｐ型金属酸化膜半導体トランジスタを含む、条項１～１０のいずれか一項に記載の静電放電保護回路。
１２．ドライバトランジスタは、Ｎ型金属酸化膜半導体トランジスタを含む、条項１～１０のいずれか一項に記載の静電放電保護回路。
１３．装置であって、集積回路デバイスの入力／出力パッドを駆動するための手段であって、集積回路デバイス内の第１の電源のレールにそのソースによって結合されたドライバトランジスタを含む、入力／出力パッドを駆動するための手段と、静電放電事象中に、入力／出力パッドにおいて受信された静電放電電流を第１の電源のレールに迂回させるための手段と、静電放電事象中に、ドライバトランジスタのゲートを入力／出力パッドの電圧レベルに又は第１の電源のレールにプルするための手段であって、ドライバトランジスタのゲートと入力／出力パッド又は第１の電源のレールとの間に結合されたゲートプルトランジスタを含む、ドライバトランジスタのゲートをプルするための手段と、を含む、装置。
１４．ドライバトランジスタは、少なくとも１つの他のトランジスタを介して第１の電源のレールに結合される、条項１３に記載の装置。
１５．ドライバトランジスタのゲートは、第２の電源に対応する電圧領域において動作するプリドライバ回路によって提供される入力信号を受信するように構成される、条項１３又は請求項１４に記載の装置。
１６．第１の電源のレールと第１の電源の接地基準レールとの間に結合されたクランプ回路を含む、第１の電源のレールをクランプするための手段を更に含む、条項１３～１５のいずれか一項に記載の装置。
１７．第１の電源のレールをクランプするための手段は、ゲートプルトランジスタのゲートに制御信号を提供するように構成される、条項１６に記載の装置。
１８．ゲートプルトランジスタを制御するための手段を更に含み、ゲートプルトランジスタは、ドライバトランジスタのゲートを第１の電源のレールに結合するように構成されるＰ型金属酸化膜半導体トランジスタであり、ゲートプルトランジスタを制御するための手段は、ゲートプルトランジスタのゲートを第２の電源のレールに結合するように構成されるコネクタ又は抵抗を含む、条項１３～１６のいずれか一項に記載の装置。
１９．ゲートプルトランジスタを制御するための手段を更に含み、ゲートプルトランジスタは、ドライバトランジスタのゲートを入力／出力パッドに結合するように構成されるＰ型金属酸化膜半導体トランジスタであり、ゲートプルトランジスタを制御するための手段は、ゲートプルトランジスタのゲートを第１の電源のレール又は第２の電源のレールに結合するように構成されるコネクタ又は抵抗を含む、条項１３～１６のいずれか一項に記載の装置。
２０．ゲートプルトランジスタは、Ｎ型金属酸化膜半導体トランジスタを含む、条項１３～１７のいずれか一項に記載の装置。
２１．ゲートプルトランジスタは、静電放電事象中に、ドライバトランジスタのゲートと入力／出力パッドとの間に、又は第１の電源のレールに低インピーダンス経路を提供するように構成される、条項１３～２０のいずれか一項に記載の装置。
２２．静電放電電流を迂回させるための手段は、静電放電保護ダイオードを含む、条項２１に記載の装置。
２３．ゲートプルトランジスタは、集積回路デバイス内のドライバレイアウト内において割り当てられないトランジスタ又はダミートランジスタを含む、条項１３～２２のいずれか一項に記載の装置。
２４．ドライバトランジスタは、Ｎ型金属酸化膜半導体トランジスタを含む、条項１３～２３のいずれか一項に記載の装置。
２５．ドライバトランジスタは、Ｐ型金属酸化膜半導体トランジスタを含む、条項１３～２３のいずれか一項に記載の装置。
２６．集積回路デバイス内に静電放電保護を提供するための方法であって、ドライバトランジスタのドレインを集積回路デバイスの入力／出力パッドに結合することと、ドライバトランジスタのソースを集積回路デバイス内の第１の電源のレールに結合することと、入力／出力パッドと第１の電源のレールとを結合するために静電放電保護ダイオードを使用することと、ドライバトランジスタのゲートと入力／出力パッド又は第１の電源のレールとを結合するためにゲートプルトランジスタを使用することと、を含む、方法。
２７．ドライバトランジスタを少なくとも１つの他のトランジスタを介して第１の電源のレールに結合することを更に含む、条項２６に記載の方法。
２８．ドライバトランジスタのゲートは、第２の電源に対応する電圧領域において動作するプリドライバ回路によって提供される入力信号を受信するように構成される、条項２６又は条項２７に記載の方法。
２９．第１の電源のレールと第１の電源の接地基準レールとの間にクランプ回路を結合する、条項２６～２８のいずれか一項に記載の方法。
３０．クランプ回路は、ゲートプルトランジスタのゲートに制御信号を提供するように構成される、条項２９に記載の方法。
３１．ゲートプルトランジスタは、ドライバトランジスタのゲートを第１の電源のレールに結合するように構成されるＰ型金属酸化膜半導体トランジスタであり、ゲートプルトランジスタのゲートを第２の電源のレールに結合すること
を更に含む、条項２６～２９のいずれか一項に記載の方法。
３２．ゲートプルトランジスタは、ドライバトランジスタのゲートを入力／出力パッドに結合するように構成されるＰ型金属酸化膜半導体トランジスタであり、ゲートプルトランジスタのゲートを第１の電源のレール又は第２の電源のレールに結合することを更に含む、条項２６～２９のいずれか一項に記載の方法。
３３．ゲートプルトランジスタは、Ｎ型金属酸化膜半導体トランジスタを含む、条項２６～３０のいずれか一項に記載の方法。
３４．静電放電事象中に、ドライバトランジスタのゲートと入力／出力パッドとの間に、又は第１の電源のレールに低インピーダンス経路を提供するようにゲートプルトランジスタを構成することを更に含む、条項２６～３３のいずれか一項に記載の方法。
３５．ドライバトランジスタは、Ｐ型金属酸化膜半導体トランジスタを含む、条項２６～３４のいずれか一項に記載の方法。
３６．ドライバトランジスタは、Ｎ型金属酸化膜半導体トランジスタを含む、条項２６～３５のいずれか一項に記載の方法。
３７．ゲートプルトランジスタのドレインは、ドライバトランジスタのゲートに結合され、ゲートプルトランジスタのソースは、入力／出力パッド又は第１の電源のレールに結合される、条項１～１２のいずれか一項に記載の静電放電保護回路、条項１３～２５のいずれか一項に記載の装置、又は条項２６～３６のいずれか一項に記載の方法。
３８．静電放電保護ダイオードは、静電放電事象中に順方向バイアスされ、静電放電事象の発生の前に逆バイアスされるように構成される、条項１～１２のいずれか一項に記載の静電放電保護回路、又は条項２６～３６のいずれか一項に記載の方法。

【0098】

[0113] 本明細書で使用する、項目の列挙「のうちの少なくとも１つ」を指す句は、単一の部材を含む、それらの項目の任意の組み合わせを指す。例として、「ａ、ｂ、又はｃのうちの少なくとも１つ」は、ａ、ｂ、ｃ、ａ－ｂ、ａ－ｃ、ｂ－ｃ、及びａ－ｂ－ｃ、並びに複数の同じ要素を有する任意の組み合わせ（例えば、ａ－ａ、ａ－ａ－ａ、ａ－ａ－ｂ、ａ－ａ－ｃ、ａ－ｂ－ｂ、ａ－ｃ－ｃ、ｂ－ｂ、ｂ－ｂ－ｂ、ｂ－ｂ－ｃ、ｃ－ｃ、及びｃ－ｃ－ｃ、又はａ、ｂ、及びｃの任意の他の順序）を包含することを意図している。

【0099】

[0114] 本開示は、いかなる当業者も本開示の態様を作成又は使用することを可能にするために提供される。本開示に対する様々な修正が、当業者には容易に明らかとなり、本明細書で定義されている一般的原理は、本開示の趣旨又は範囲から逸脱することなく、他の変形例に適用することができる。したがって、本開示は、本明細書で説明する例及び設計に限定することを意図するものでなく、本明細書で開示する原理及び新規の特徴と一致する最も広い範囲を与えられるべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
集積回路デバイス内の静電放電保護回路であって、
前記集積回路デバイスの入力／出力パッドに結合されるドレインと及び前記集積回路デバイス内の第１の電源のレールに結合されるソースを有するドライバトランジスタと、
前記入力／出力パッドを前記第１の電源の前記レールに結合する静電放電保護ダイオードと、
前記ドライバトランジスタのゲートを前記入力／出力パッド又は前記第１の電源の前記レールに結合するゲートプルトランジスタと、
を備える、静電放電保護回路。
［Ｃ２］
前記ドライバトランジスタの前記ソースは、少なくとも１つの他のトランジスタを介して前記第１の電源の前記レールに結合される、Ｃ１に記載の静電放電保護回路。
［Ｃ３］
前記ドライバトランジスタの前記ゲートは、第２の電源によって電力供給されるプリドライバ回路によって提供される入力信号を受信するように構成される、Ｃ１に記載の静電放電保護回路。
［Ｃ４］
前記第１の電源の前記レールと前記第１の電源の接地基準レールとの間に結合されたクランプ回路
を更に備える、Ｃ１に記載の静電放電保護回路。
［Ｃ５］
前記クランプ回路は、前記ゲートプルトランジスタのゲートに制御信号を提供する、Ｃ４に記載の静電放電保護回路。
［Ｃ６］
前記ゲートプルトランジスタは、前記ドライバトランジスタの前記ゲートを前記第１の電源の前記レールに結合するように構成されるＰ型金属酸化膜半導体トランジスタであり、
前記ゲートプルトランジスタの前記ゲートは、第２の電源のレールに結合される、
Ｃ１に記載の静電放電保護回路。
［Ｃ７］
前記ゲートプルトランジスタは、前記ドライバトランジスタの前記ゲートを前記入力／出力パッドに結合するように構成されるＰ型金属酸化膜半導体トランジスタであり、
前記ゲートプルトランジスタの前記ゲートは、前記第１の電源の前記レール又は第２の電源のレールに結合される、
Ｃ１に記載の静電放電保護回路。
［Ｃ８］
前記ゲートプルトランジスタは、Ｎ型金属酸化膜半導体トランジスタを備える、Ｃ１に記載の静電放電保護回路。
［Ｃ９］
前記ゲートプルトランジスタは、静電放電事象中に、前記ドライバトランジスタの前記ゲートと前記入力／出力パッド又は前記第１の電源の前記レールとの間に低インピーダンス経路を提供するように構成される、Ｃ１に記載の静電放電保護回路。
［Ｃ１０］
前記ゲートプルトランジスタは、前記集積回路デバイス内のドライバレイアウト内において割り当てられないトランジスタ又はダミートランジスタを備える、Ｃ１に記載の静電放電保護回路。
［Ｃ１１］
前記ドライバトランジスタは、Ｐ型金属酸化膜半導体トランジスタを備える、Ｃ１に記載の静電放電保護回路。
［Ｃ１２］
前記ドライバトランジスタは、Ｎ型金属酸化膜半導体トランジスタを備える、Ｃ１に記載の静電放電保護回路。
［Ｃ１３］
装置であって、
集積回路デバイスの入力／出力パッドを駆動するための手段と、前記入力／出力パッドを駆動するための手段は前記集積回路デバイス内の第１の電源のレールにそのソースによって結合されたドライバトランジスタを含む、
静電放電事象中に、前記入力／出力パッドにおいて受信された静電放電電流を前記第１の電源の前記レールに迂回させるための手段と、
前記静電放電事象中に、前記ドライバトランジスタのゲートを前記入力／出力パッドの電圧レベルに又は前記第１の電源の前記レールにプルするための手段と、前記ドライバトランジスタのゲートをプルするための手段は前記ドライバトランジスタの前記ゲートと前記入力／出力パッド又は前記第１の電源の前記レールとの間に結合されたゲートプルトランジスタを備える、
を備える、装置。
［Ｃ１４］
前記ドライバトランジスタは、少なくとも１つの他のトランジスタを介して前記第１の電源の前記レールに結合される、Ｃ１３に記載の装置。
［Ｃ１５］
前記ドライバトランジスタの前記ゲートは、第２の電源に対応する電圧領域において動作するプリドライバ回路によって提供される入力信号を受信するように構成される、Ｃ１３に記載の装置。
［Ｃ１６］
前記第１の電源の前記レールと前記第１の電源の接地基準レールとの間に結合されたクランプ回路を含む、前記第１の電源の前記レールをクランプするための手段
を更に備える、Ｃ１３に記載の装置。
［Ｃ１７］
前記第１の電源の前記レールをクランプするための前記手段は、前記ゲートプルトランジスタのゲートに制御信号を提供するように構成される、Ｃ１６に記載の装置。
［Ｃ１８］
前記ゲートプルトランジスタを制御するための手段を更に備え、前記ゲートプルトランジスタは、前記ドライバトランジスタの前記ゲートを前記第１の電源の前記レールに結合するように構成されるＰ型金属酸化膜半導体トランジスタであり、前記ゲートプルトランジスタを制御するための前記手段は、前記ゲートプルトランジスタのゲートを第２の電源のレールに結合するように構成されるコネクタ又は抵抗を含む、Ｃ１３に記載の装置。
［Ｃ１９］
前記ゲートプルトランジスタを制御するための手段を更に備え、前記ゲートプルトランジスタは、前記ドライバトランジスタの前記ゲートを前記入力／出力パッドに結合するように構成されるＰ型金属酸化膜半導体トランジスタであり、前記ゲートプルトランジスタを制御するための前記手段は、前記ゲートプルトランジスタのゲートを前記第１の電源の前記レール又は第２の電源のレールに結合するように構成されるコネクタ又は抵抗を含む、Ｃ１３に記載の装置。
［Ｃ２０］
前記ゲートプルトランジスタは、Ｎ型金属酸化膜半導体トランジスタを備える、Ｃ１３に記載の装置。
［Ｃ２１］
前記ゲートプルトランジスタは、前記静電放電事象中に、前記ドライバトランジスタの前記ゲートと前記入力／出力パッドとの間に、又は前記第１の電源の前記レールに低インピーダンス経路を提供するように構成される、Ｃ１３に記載の装置。
［Ｃ２２］
静電放電電流を迂回させるための前記手段は、静電放電保護ダイオードを備える、Ｃ２１に記載の装置。
［Ｃ２３］
前記ゲートプルトランジスタは、前記集積回路デバイス内のドライバレイアウト内において割り当てられないトランジスタ又はダミートランジスタを備える、Ｃ１３に記載の装置。
［Ｃ２４］
前記ドライバトランジスタは、Ｎ型金属酸化膜半導体トランジスタを備える、Ｃ１３に記載の装置。
［Ｃ２５］
前記ドライバトランジスタは、Ｐ型金属酸化膜半導体トランジスタを備える、Ｃ１３に記載の装置。
［Ｃ２６］
集積回路デバイス内に静電放電保護を提供するための方法であって、
ドライバトランジスタのドレインを前記集積回路デバイスの入力／出力パッドに結合することと、
前記ドライバトランジスタのソースを前記集積回路デバイス内の第１の電源のレールに結合することと、
前記入力／出力パッドと前記第１の電源の前記レールとを結合するために静電放電保護ダイオードを使用することと、
前記ドライバトランジスタのゲートと前記入力／出力パッド又は前記第１の電源の前記レールとを結合するためにゲートプルトランジスタを使用することと、
を備える、方法。
［Ｃ２７］
前記ドライバトランジスタを少なくとも１つの他のトランジスタを介して前記第１の電源の前記レールに結合すること
を更に備える、Ｃ２６に記載の方法。
［Ｃ２８］
前記ドライバトランジスタの前記ゲートは、第２の電源に対応する電圧領域において動作するプリドライバ回路によって提供される入力信号を受信するように構成される、Ｃ２６に記載の方法。
［Ｃ２９］
前記第１の電源の前記レールと前記第１の電源の接地基準レールとの間にクランプ回路を結合すること
を更に備える、Ｃ２６に記載の方法。
［Ｃ３０］
前記クランプ回路は、前記ゲートプルトランジスタのゲートに制御信号を提供するように構成される、Ｃ２９に記載の方法。
［Ｃ３１］
前記ゲートプルトランジスタは、前記ドライバトランジスタの前記ゲートを前記第１の電源の前記レールに結合するように構成されるＰ型金属酸化膜半導体トランジスタであり、
前記ゲートプルトランジスタのゲートを第２の電源のレールに結合すること
を更に備える、Ｃ２６に記載の方法。
［Ｃ３２］
前記ゲートプルトランジスタは、前記ドライバトランジスタの前記ゲートを前記入力／出力パッドに結合するように構成されるＰ型金属酸化膜半導体トランジスタであり、
前記ゲートプルトランジスタの前記ゲートを前記第１の電源の前記レール又は第２の電源のレールに結合すること
を更に備える、Ｃ２６に記載の方法。
［Ｃ３３］
前記ゲートプルトランジスタは、Ｎ型金属酸化膜半導体トランジスタを備える、Ｃ２６に記載の方法。
［Ｃ３４］
静電放電事象中に、前記ドライバトランジスタの前記ゲートと前記入力／出力パッドとの間に、又は前記第１の電源の前記レールに低インピーダンス経路を提供するように前記ゲートプルトランジスタを構成すること
を更に備える、Ｃ２６に記載の方法。
［Ｃ３５］
前記ドライバトランジスタは、Ｐ型金属酸化膜半導体トランジスタを備える、Ｃ２６に記載の方法。
［Ｃ３６］
前記ドライバトランジスタは、Ｎ型金属酸化膜半導体トランジスタを備える、Ｃ２６に記載の方法。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】