特許 7591706 フリッカーノイズが低減されたバンドギャップリファレンス回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-21

(45)【発行日】2024-11-29

(54)【発明の名称】フリッカーノイズが低減されたバンドギャップリファレンス回路

(51)【国際特許分類】

   H03F 1/26 20060101AFI20241122BHJP

   H03F 3/34 20060101ALI20241122BHJP

   G05F 3/26 20060101ALI20241122BHJP

【ＦＩ】

H03F1/26

H03F3/34

G05F3/26

【請求項の数】 9

(21)【出願番号】P 2022535491

(86)(22)【出願日】2021-01-06

(65)【公表番号】

(43)【公表日】2023-09-01

(86)【国際出願番号】 JP2021000203

(87)【国際公開番号】W WO2021153172

(87)【国際公開日】2021-08-05

【審査請求日】2023-08-31

(31)【優先権主張番号】16/775,470

(32)【優先日】2020-01-29

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】314012076

【氏名又は名称】パナソニックＩＰマネジメント株式会社

(74)【代理人】

【識別番号】100106116

【弁理士】

【氏名又は名称】鎌田 健司

(74)【代理人】

【識別番号】100151378

【弁理士】

【氏名又は名称】宮村 憲浩

(74)【代理人】

【識別番号】100157484

【弁理士】

【氏名又は名称】廣田 智之

(72)【発明者】

【氏名】エフゲニー イワノフ

【審査官】及川 尚人

(56)【参考文献】

【文献】米国特許出願公開第２０１７／０２５７１１３（ＵＳ，Ａ１）

【文献】特開２００７－２９９２９４（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１８／００９５４９１（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１１／０１２７９８７（ＵＳ，Ａ１）

【文献】米国特許第８３３０４４５（ＵＳ，Ｂ２）

【文献】再公表特許第２０１２／１４１１２３（ＪＰ，Ａ１）

【文献】特開２０１５－０６９３４９（ＪＰ，Ａ）

【文献】特開２０１７－１９１５１８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｆ １／００－３／７２

Ｇ０５Ｆ ３／２６

(57)【特許請求の範囲】

【請求項1】

互いに接続されたゲートと、電源電圧に接続されたソースとを共に有する第１の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）および第２のＭＯＳＦＥＴのペアを含む第１のカレントミラーと、
前記第１のカレントミラーの前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴとのゲートに接続されたゲートと、電源電圧に接続されたソースとを共に有する第３のＭＯＳＦＥＴと第４のＭＯＳＦＥＴとを備え、前記第３のＭＯＳＦＥＴのドレインにおいて基準電圧を提供するように構成される第２のカレントミラーと、
前記第１のカレントミラーに電気的に接続されるエミッタを有する第１のバイポーラ接合トランジスタと、
第１の抵抗を介して前記第１のカレントミラーに電気的に接続されるエミッタを有する第２のバイポーラ接合トランジスタと、
第２の抵抗を介して前記第３のＭＯＳＦＥＴに電気的に接続されるエミッタを有する第３のバイポーラ接合トランジスタと、
前記第１のカレントミラーおよび前記第２のカレントミラーの出力に対してチョッピング動作を実行するように構成される第１のスイッチと第２のスイッチと第３のスイッチと第４のスイッチと第５のスイッチと第６のスイッチと第７のスイッチと第８のスイッチとを含む複数のチョッピングスイッチと、
を備え、
前記第２のカレントミラーの前記第４のＭＯＳＦＥＴは、前記第１のカレントミラーおよび前記第２の抵抗に電気的に接続されており、
前記第１のスイッチは、前記第１のＭＯＳＦＥＴのドレインおよび前記第２のＭＯＳＦＥＴのドレインを択一的に前記第５のスイッチと前記第７のスイッチとの双方に接続するように構成されており、
前記第２のスイッチは、前記第１のＭＯＳＦＥＴのドレインおよび前記第２のＭＯＳＦＥＴのドレインを択一的に前記第６のスイッチと前記第８のスイッチとの双方に接続するように構成されており、
前記第１のスイッチが前記第１のＭＯＳＦＥＴのドレインを接続するときに前記第２のスイッチは前記第２のＭＯＳＦＥＴのドレインを接続し、前記第１のスイッチが前記第２のＭＯＳＦＥＴのドレインを接続するときに前記第２のスイッチは前記第１のＭＯＳＦＥＴのドレインを接続し、
前記第１のスイッチおよび前記第２のスイッチは、第１の周波数で動作し、
前記第３のスイッチは、前記第３のＭＯＳＦＥＴのドレインおよび前記第４のＭＯＳＦＥＴのドレインを択一的に前記第５のスイッチと前記第７のスイッチとの双方に接続するように構成されており、
前記第４のスイッチは、前記第３のＭＯＳＦＥＴのドレインおよび前記第４のＭＯＳＦＥＴのドレインを択一的に前記第６のスイッチと前記第８のスイッチとの双方に接続するように構成されており、
前記第３のスイッチが前記第３のＭＯＳＦＥＴのドレインを接続するときに前記第４のスイッチは前記第４のＭＯＳＦＥＴのドレインを接続し、前記第３のスイッチが前記第４のＭＯＳＦＥＴのドレインを接続するときに前記第４のスイッチは前記第３のＭＯＳＦＥＴのドレインを接続し、
前記第３のスイッチおよび前記第４のスイッチは、前記第１の周波数で動作し、
前記第５のスイッチは、前記第１のスイッチおよび前記第３のスイッチを択一的に前記第１のバイポーラ接合トランジスタのエミッタに択一的に接続するように構成されており、
前記第６のスイッチは、前記第２のスイッチおよび前記第４のスイッチを択一的に前記第１の抵抗を介して前記第２のバイポーラ接合トランジスタのエミッタに接続するように構成されており、
前記第７のスイッチは、前記第１のスイッチおよび前記第３のスイッチを択一的に前記第２の抵抗を介して前記第３のバイポーラ接合トランジスタのエミッタに接続するように構成されており、
前記第８のスイッチは、前記第２のスイッチおよび前記第４のスイッチを択一的に前記第２の抵抗を介して前記第３のバイポーラ接合トランジスタのエミッタに接続するように構成されており、
前記第５のスイッチが前記第１のスイッチを接続するときに前記第７のスイッチは前記第３のスイッチを接続し、前記第５のスイッチが前記第３のスイッチを接続するときに前記第７のスイッチは前記第１のスイッチを接続し、
前記第６のスイッチが前記第２のスイッチを接続するときに前記第８のスイッチは前記第４のスイッチを接続し、前記第６のスイッチが前記第４のスイッチを接続するときに前記第８のスイッチは前記第２のスイッチを接続し、
前記第５、第６、第７および第８のスイッチは、第２の周波数で動作するように構成される、
バンドギャップリファレンス回路。

【請求項2】

第１および第２の入力と、出力とを有するオペアンプであって、前記第１の入力は前記第１のバイポーラ接合トランジスタのエミッタに接続され、前記第２の入力は前記第１の抵抗を介して前記第２のバイポーラ接合トランジスタのエミッタに接続され、前記出力は前記第１のＭＯＳＦＥＴ、前記第２のＭＯＳＦＥＴ、および前記第３のＭＯＳＦＥＴのゲートにそれぞれ接続される、前記オペアンプ
をさらに備え、
前記オペアンプへの前記第１および第２の入力は、第３の周波数でチョッピングされる、
請求項１に記載のバンドギャップリファレンス回路。

【請求項3】

前記第１、第２、および第３のバイポーラ接合トランジスタのコレクタは電気的に結合されて接地される、請求項１に記載のバンドギャップリファレンス回路。

【請求項4】

前記第１の周波数の値は、前記第２の周波数の値の２のべき乗倍に等しくすることができる、
請求項１に記載のバンドギャップリファレンス回路。

【請求項5】

互いに接続されたゲートを共に有する第５のＭＯＳＦＥＴおよび第６のＭＯＳＦＥＴを備える第３のカレントミラーと、
前記第５のＭＯＳＦＥＴのゲートに接続されたゲートを共に有する第７のＭＯＳＦＥＴおよび第８のＭＯＳＦＥＴを備える第４のカレントミラーと、
をさらに備え、
前記第５のＭＯＳＦＥＴのソースが前記第１のＭＯＳＦＥＴのドレインに接続されてかつ前記第５のＭＯＳＦＥＴのドレインが前記第１のスイッチに接続されるように前記第１のＭＯＳＦＥＴは前記第５のＭＯＳＦＥＴを介して前記第１のスイッチに接続されており、
前記第６のＭＯＳＦＥＴのソースが前記第２のＭＯＳＦＥＴのドレインに接続されてかつ前記第６のＭＯＳＦＥＴのドレインが前記第２のスイッチに接続されるように前記第２のＭＯＳＦＥＴは前記第６のＭＯＳＦＥＴを介して前記第２のスイッチに接続されており、
前記第７のＭＯＳＦＥＴのソースが前記第３のＭＯＳＦＥＴのドレインに接続されてかつ前記第７のＭＯＳＦＥＴのドレインが前記第３のスイッチに接続されるように前記第３のＭＯＳＦＥＴは前記第７のＭＯＳＦＥＴを介して前記第３のスイッチに接続されており、
前記第８のＭＯＳＦＥＴのソースが前記第４のＭＯＳＦＥＴのドレインに接続されてかつ前記第８のＭＯＳＦＥＴのドレインが前記第４のスイッチに接続されるように前記第４のＭＯＳＦＥＴは前記第８のＭＯＳＦＥＴを介して前記第４のスイッチに接続されており、
前記第１のスイッチは、前記第５のＭＯＳＦＥＴおよび前記第６のＭＯＳＦＥＴをそれぞれ介して前記第１のＭＯＳＦＥＴのドレインおよび前記第２のＭＯＳＦＥＴのドレインを択一的に前記第５のスイッチと前記第７のスイッチとの双方に接続するように構成されており、
前記第２のスイッチは、前記第５のＭＯＳＦＥＴおよび前記第６のＭＯＳＦＥＴをそれぞれ介して前記第１のＭＯＳＦＥＴのドレインおよび前記第２のＭＯＳＦＥＴのドレインを択一的に前記第６のスイッチと前記第８のスイッチとの双方に接続するように構成されており、
前記第３のスイッチは、前記第７のＭＯＳＦＥＴおよび前記第８のＭＯＳＦＥＴをそれぞれ介して前記第３のＭＯＳＦＥＴのドレインおよび前記第４のＭＯＳＦＥＴのドレインを択一的に前記第５のスイッチと前記第７のスイッチとの双方に接続するように構成されており、
前記第４のスイッチは、前記第７のＭＯＳＦＥＴおよび前記第８のＭＯＳＦＥＴをそれぞれ介して前記第３のＭＯＳＦＥＴのドレインおよび前記第４のＭＯＳＦＥＴのドレインを択一的に前記第６のスイッチと前記第８のスイッチとの双方に接続するように構成されている、
請求項１に記載のバンドギャップリファレンス回路。

【請求項6】

ゲートが前記第１のＭＯＳＦＥＴ、前記第２のＭＯＳＦＥＴ、前記第３のＭＯＳＦＥＴ、および前記第４のＭＯＳＦＥＴのゲートに電気的に接続されるゲートと、前記電源電圧に接続されたソースとを有する第５のＭＯＳＦＥＴであって、前記第５のＭＯＳＦＥＴのドレインは、出力基準絶対温度比例（ＰＴＡＴ）電流を生成するように構成される、前記第５のＭＯＳＦＥＴ
をさらに備える、請求項１に記載のバンドギャップリファレンス回路。

【請求項7】

互いに接続されたゲートと、電源電圧に接続されたソースとを共に有する第１の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）および第２のＭＯＳＦＥＴのペアを含む第１のカレントミラーと、
前記第１のカレントミラーの前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴとのゲートに接続されたゲートと、電源電圧に接続されたソースとを共に有する第３のＭＯＳＦＥＴと第４のＭＯＳＦＥＴとを備え、前記第３のＭＯＳＦＥＴのドレインにおいて基準電圧を提供するように構成される第２のカレントミラーと、
前記第１のカレントミラーに電気的に接続されるエミッタを有する第１のバイポーラ接合トランジスタと、
第１の抵抗を介して前記第１のカレントミラーに電気的に接続されるエミッタを有する第２のバイポーラ接合トランジスタと、
第２の抵抗を介して前記第３のＭＯＳＦＥＴに電気的に接続されるエミッタを有する第３のバイポーラ接合トランジスタと、
前記第１のカレントミラーおよび前記第２のカレントミラーの出力に対してチョッピング動作を実行するように構成される第１のスイッチと第２のスイッチと第３のスイッチと第４のスイッチと第５のスイッチと第６のスイッチとを含む複数のチョッピングスイッチと、
を備え、
前記第２のカレントミラーの前記第４のＭＯＳＦＥＴは、前記第１のカレントミラーおよび前記第２の抵抗に電気的に接続されており、
前記第１のスイッチは、前記第１のＭＯＳＦＥＴのドレインおよび前記第３のＭＯＳＦＥＴのドレインを択一的に前記第５のスイッチと前記第６のスイッチの双方に接続するように構成されており、
前記第２のスイッチは、前記第２のＭＯＳＦＥＴのドレインおよび前記第４のＭＯＳＦＥＴのドレインを択一的に前記第５のスイッチと前記第６のスイッチの双方に接続するように構成されており、
前記第３のスイッチは、前記第１のＭＯＳＦＥＴのドレインおよび前記第３のＭＯＳＦＥＴのドレインを択一的に前記第２の抵抗を介して前記第２のバイポーラ接合トランジスタのエミッタに接続するように構成されており、
前記第４のスイッチは、前記第２のＭＯＳＦＥＴのドレインおよび前記第４のＭＯＳＦＥＴのドレインを択一的に前記第２の抵抗を介して前記第２のバイポーラ接合トランジスタのエミッタに接続するように構成されており、
前記第１のスイッチが前記第１のＭＯＳＦＥＴのドレインを接続するときに前記第３のスイッチは前記第３のＭＯＳＦＥＴのドレインを接続し、前記第１のスイッチが前記第３のＭＯＳＦＥＴのドレインを接続するときに前記第３のスイッチは前記第１のＭＯＳＦＥＴのドレインを接続し、
前記第２のスイッチが前記第２のＭＯＳＦＥＴのドレインを接続するときに前記第４のスイッチは前記第４のＭＯＳＦＥＴのドレインを接続し、前記第２のスイッチが前記第４のＭＯＳＦＥＴのドレインを接続するときに前記第４のスイッチは前記第２のＭＯＳＦＥＴのドレインを接続し、
前記第１、第２、第３および第４のスイッチは第１の周波数で動作し、
前記第５のスイッチは、前記第１のスイッチおよび前記第２のスイッチを択一的に前記第１のバイポーラ接合トランジスタのエミッタに接続するように構成されており、
前記第６のスイッチは、前記第１のスイッチおよび前記第２のスイッチを択一的に前記第１の抵抗を介して前記第２のバイポーラ接合トランジスタのエミッタに接続するように構成されており、
前記第５のスイッチが前記第１のスイッチを接続するときに前記第６のスイッチは前記第２のスイッチを接続し、前記第５のスイッチが前記第２のスイッチを接続するときに前記第６のスイッチは前記第１のスイッチを接続し、
前記第５および第６のスイッチは第２の周波数で動作する、
バンドギャップリファレンス回路。

【請求項8】

第１および第２の入力と、出力とを有するオペアンプであって、前記第１の入力は前記第１のバイポーラ接合トランジスタのエミッタに接続され、前記第２の入力は前記第１の抵抗を介して前記第２のバイポーラ接合トランジスタのエミッタに接続され、前記出力は前記第１のＭＯＳＦＥＴ、前記第２のＭＯＳＦＥＴ、および前記第３のＭＯＳＦＥＴのゲートにそれぞれ接続される、前記オペアンプ
をさらに備え、
前記オペアンプへの前記第１および第２の入力は、第３の周波数でチョッピングされる、
請求項７に記載のバンドギャップリファレンス回路。

【請求項9】

前記第１、第２、および第３のバイポーラ接合トランジスタのコレクタは電気的に結合されて接地される、請求項７に記載のバンドギャップリファレンス回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、フリッカーノイズが低減されたバンドギャップリファレンス回路に関する。より詳細には、本開示は、カレントミラー回路に対してマルチレベルのチョッピング動作を行うバンドギャップリファレンス回路に関する。

【背景技術】

【0002】

バンドギャップリファレンス回路は、正確な基準電圧および電流を生成するために一般的に使用されている電気回路である。バンドギャップリファレンス回路は、ＶｂｅおよびΔＶｂｅを特定の係数と組み合わせて温度ドリフトをキャンセルすることにより、温度に対して安定した基準電圧を実現し、ここで、Ｖｂｅは、順方向バイアスされたバイポーラ接合トランジスタのベース－エミッタ間電圧、または順方向バイアスされたダイオードのアノード－カソード間電圧であり、ΔＶｂｅは、サイズが等しくない順方向バイアスされたバイポーラ接合トランジスタのベース－エミッタ間電圧同士の差、またはサイズが等しくない順方向バイアスされたバイポーラダイオードのアノード－カソード間電圧同士の差である。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本開示は、カレントミラーにチョッピング動作を適用することによって、電流モードバンドギャップリファレンス回路におけるフリッカーノイズを大幅に低減するための装置を提供する。

【課題を解決するための手段】

【0004】

一実施形態では、バンドギャップリファレンス回路は、互いに接続されたゲートと、電源電圧に接続されたソースとを共に有する第１の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）および第２のＭＯＳＦＥＴのペアを含む第１のカレントミラーと、第１のカレントミラーの第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴとのゲートに接続されたゲートと、電源電圧に接続されたソースとを共に有する第３のＭＯＳＦＥＴと第４のＭＯＳＦＥＴとを備え、第３のＭＯＳＦＥＴのドレインにおいて基準電圧を提供するように構成される第２のカレントミラーと、第１のカレントミラーに電気的に接続されるエミッタを有する第１のバイポーラ接合トランジスタと、第１の抵抗を介して第１のカレントミラーに電気的に接続されるエミッタを有する第２のバイポーラ接合トランジスタと、第２の抵抗を介して第３のＭＯＳＦＥＴに電気的に接続されるエミッタを有する第３のバイポーラ接合トランジスタと、第１のカレントミラーおよび第２のカレントミラーの出力に対してチョッピング動作を実行するように構成される第１のスイッチと第２のスイッチと第３のスイッチと第４のスイッチと第５のスイッチと第６のスイッチと第７のスイッチと第８のスイッチとを含む複数のチョッピングスイッチとを備える。第２のカレントミラーの第４のＭＯＳＦＥＴは、第１のカレントミラーおよび第２の抵抗に電気的に接続されている。第１のスイッチは、第１のＭＯＳＦＥＴのドレインおよび第２のＭＯＳＦＥＴのドレインを択一的に第５のスイッチと第７のスイッチとの双方に接続するように構成されている。第２のスイッチは、第１のＭＯＳＦＥＴのドレインおよび第２のＭＯＳＦＥＴのドレインを択一的に第６のスイッチと第８のスイッチとの双方に接続するように構成されている。第１のスイッチが第１のＭＯＳＦＥＴのドレインを接続するときに第２のスイッチは第２のＭＯＳＦＥＴのドレインを接続し、第１のスイッチが第２のＭＯＳＦＥＴのドレインを接続するときに第２のスイッチは第１のＭＯＳＦＥＴのドレインを接続する。第１のスイッチおよび第２のスイッチは、第１の周波数で動作する。第３のスイッチは、第３のＭＯＳＦＥＴのドレインおよび第４のＭＯＳＦＥＴのドレインを択一的に第５のスイッチと第７のスイッチとの双方に接続するように構成されている。第４のスイッチは、第３のＭＯＳＦＥＴのドレインおよび第４のＭＯＳＦＥＴのドレインを択一的に第６のスイッチと第８のスイッチとの双方に接続するように構成されている。第３のスイッチが第３のＭＯＳＦＥＴのドレインを接続するときに第４のスイッチは第４のＭＯＳＦＥＴのドレインを接続し、第３のスイッチが第４のＭＯＳＦＥＴのドレインを接続するときに第４のスイッチは第３のＭＯＳＦＥＴのドレインを接続する。第３のスイッチおよび第４のスイッチは、
第１の周波数で動作する。第５のスイッチは、第１のスイッチおよび第３のスイッチを択一的に第１のバイポーラ接合トランジスタのエミッタに択一的に接続するように構成されている。第６のスイッチは、第２のスイッチおよび第４のスイッチを択一的に第１の抵抗を介して第２のバイポーラ接合トランジスタのエミッタに接続するように構成されている。第７のスイッチは、第１のスイッチおよび第３のスイッチを択一的に第２の抵抗を介して第３のバイポーラ接合トランジスタのエミッタに接続するように構成されている。第８のスイッチは、第２のスイッチおよび第４のスイッチを択一的に第２の抵抗を介して第３のバイポーラ接合トランジスタのエミッタに接続するように構成されている。第５のスイッチが第１のスイッチを接続するときに第７のスイッチは第３のスイッチを接続し、第５のスイッチが第３のスイッチを接続するときに第７のスイッチは第１のスイッチを接続する。第６のスイッチが第２のスイッチを接続するときに第８のスイッチは第４のスイッチを接続し、第６のスイッチが第４のスイッチを接続するときに第８のスイッチは第２のスイッチを接続する。第５、第６、第７および第８のスイッチは、第２の周波数で動作するように構成されている。

【0005】

別の実施形態では、バンドギャップリファレンス回路は、互いに接続されたゲートと、電源電圧に接続されたソースとを共に有する第１の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）および第２のＭＯＳＦＥＴのペアを含む第１のカレントミラーと、第１のカレントミラーの第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴとのゲートに接続されたゲートと、電源電圧に接続されたソースとを共に有する第３のＭＯＳＦＥＴと第４のＭＯＳＦＥＴとを備え、第３のＭＯＳＦＥＴのドレインにおいて基準電圧を提供するように構成される第２のカレントミラーと、第１のカレントミラーに電気的に接続されるエミッタを有する第１のバイポーラ接合トランジスタと、第１の抵抗を介して第１のカレントミラーに電気的に接続されるエミッタを有する第２のバイポーラ接合トランジスタと、第２の抵抗を介して第３のＭＯＳＦＥＴに電気的に接続されるエミッタを有する第３のバイポーラ接合トランジスタと、第１のカレントミラーおよび第２のカレントミラーの出力に対してチョッピング動作を実行するように構成される第１のスイッチと第２のスイッチと第３のスイッチと第４のスイッチと第５のスイッチと第６のスイッチとを含む複数のチョッピングスイッチとを備える。第２のカレントミラーの第４のＭＯＳＦＥＴは、第１のカレントミラーおよび第２の抵抗に電気的に接続されている。第１のスイッチは、第１のＭＯＳＦＥＴのドレインおよび第３のＭＯＳＦＥＴのドレインを択一的に第５のスイッチと第６のスイッチの双方に接続するように構成されている。第２のスイッチは、第２のＭＯＳＦＥＴのドレインおよび第４のＭＯＳＦＥＴのドレインを択一的に第５のスイッチと第６のスイッチの双方に接続するように構成されている。第３のスイッチは、第１のＭＯＳＦＥＴのドレインおよび第３のＭＯＳＦＥＴのドレインを択一的に第２の抵抗を介して第２のバイポーラ接合トランジスタのエミッタに接続するように構成されている。第４のスイッチは、第２のＭＯＳＦＥＴのドレインおよび第４のＭＯＳＦＥＴのドレインを択一的に第２の抵抗を介して第２のバイポーラ接合トランジスタのエミッタに接続するように構成されている。第１のスイッチが第１のＭＯＳＦＥＴのドレインを接続するときに第３のスイッチは第３のＭＯＳＦＥＴのドレインを接続し、第１のスイッチが第３のＭＯＳＦＥＴのドレインを接続するときに第３のスイッチは第１のＭＯＳＦＥＴのドレインを接続する。第２のスイッチが第２のＭＯＳＦＥＴのドレインを接続するときに第４のスイッチは第４のＭＯＳＦＥＴのドレインを接続し、第２のスイッチが第４のＭＯＳＦＥＴのドレインを接続するときに第４のスイッチは第２のＭＯＳＦＥＴのドレインを接続する。第１、第２、第３および第４のスイッチは第１の周波数で動作する。第５のスイッチは、第１のスイ
ッチおよび第２のスイッチを択一的に第１のバイポーラ接合トランジスタのエミッタに接続するように構成されている。第６のスイッチは、第１のスイッチおよび第２のスイッチを択一的に第１の抵抗を介して第２のバイポーラ接合トランジスタのエミッタに接続するように構成されている。第５のスイッチが第１のスイッチを接続するときに第６のスイッチは第２のスイッチを接続し、第５のスイッチが第２のスイッチを接続するときに第６のスイッチは第１のスイッチを接続する。第５および第６のスイッチは第２の周波数で動作する。

【0007】

本開示の他の態様、利点、および顕著な特徴は、添付の図面と併せて本開示の例示的な実施形態を開示する以下の詳細な説明から当業者に明らかになるであろう。

【0008】

以下の詳細な説明を始める前に、本特許文書全体で使用する特定の語句の定義を記載することが有利であり得、「含む」および「備える」という用語ならびにそれらの派生語は限定のない包含を意味し、「または」という用語は包括的であり、および／またはを意味し、「～に関連する」および「それに関連する」という句、ならびにそれらの派生形は、含む、～に含まれる、～と相互接続する、含む、～に含まれる、～にまたは～と接続する、～にまたは～と結合する、～と通信可能である、～と協働する、インターリーブする、並置する、～に近接する、～にまたは～と結び付けられる、有する、～の性質を有するなどを意味し得、「コントローラ」という用語は、少なくとも１つの動作を制御する任意のデバイス、システム、またはその一部を意味し、そのようなデバイスは、ハードウェア、ファームウェア、もしくはソフトウェア、またはそれらのうちの少なくとも２つの組み合わせで実装され得る。任意の特定のコントローラに関連する機能は、ローカルかリモートかを問わず、集中化または分散化され得ることに留意されたい。特定の語句の定義は、本特許文書全般にわたって提供しており、ほとんどの場合ではないにしても多くの場合、そのような定義が、そのような定義した語句の以前の使用ならびに将来の使用に適用されることを当業者は理解すべきである。

【0009】

本開示およびその利点をより完全に理解するために、添付の図面と併せて以下の説明をここで参照し、添付の図面では同様の参照番号は同様の部分を表す。

【図面の簡単な説明】

【0010】

【図1】電圧モードバンドギャップリファレンス回路の例を示す図である。

【図2】電流モードバンドギャップリファレンス回路の例を示す図である。

【図3】電圧モードバンドギャップリファレンス回路の別の例を示す図である。

【図4】本開示の一実施形態による電流モードバンドギャップリファレンス回路の別の例を示す図である。

【図5】本開示の一実施形態による電流モードバンドギャップリファレンス回路の別の例を示す図である。

【図6】本開示の一実施形態による電流モードバンドギャップリファレンス回路の別の例を示す図である。

【図7】本開示の一実施形態による電流モードバンドギャップリファレンス回路の別の例を示す図である。

【図8A】バイポーラ接合トランジスタの異なるダイオード構成を示す図である。

【図8B】バイポーラ接合トランジスタの異なるダイオード構成を示す図である。

【図8C】バイポーラ接合トランジスタの異なるダイオード構成を示す図である。

【図8D】バイポーラ接合トランジスタの異なるダイオード構成を示す図である。

【図8E】本開示の実施形態によるバイポーラトランジスタのいずれかを置き換えるためのダイオードを示す図である。

【図9】本開示の実施形態によるチョッピング回路の性能を検証するためのシミュレートされたノイズＰＳＤプロットの例を示す図である。

【発明を実施するための形態】

【0011】

図面全体を通して、同一または類似の要素、特徴、および構造を表すために同様の参照番号を使用していることに留意されたい。

【0012】

以下で論じる図１～図９、および本特許文書において本開示の原理を説明するために使用する様々な実施形態は例示にすぎず、いかなる形でも本開示の範囲を限定するように解釈されるべきではない。本開示の原理が任意の適切に構成されたシステムおよび方法で実施され得ることを当業者は理解するであろう。添付の図面を参照する以下の説明は、特許請求の範囲およびその均等物によって定義される本開示の様々な実施形態の包括的な理解を助けるために提供している。その理解を助けるために様々な特定の詳細が含まれているが、これらは単なる例と見なされるべきである。したがって、本開示の範囲および思想から逸脱することなく、本明細書に記載の様々な実施形態の様々な変更および修正を行うことができるということを当業者は認識するであろう。さらに、明確かつ簡潔にするために、よく知られている機能および構造の説明を省略する場合がある。

【0013】

本開示の様々な実施形態の以下の説明は、例示のみを目的として提供しており、添付の特許請求の範囲およびその均等物によって定義されるように本開示を限定することを目的として提供していないことは当業者には明らかなはずである。

【0014】

様々な構成要素を説明するために「第１」、「第２」などの序数を使用するが、それらの構成要素は本明細書では限定されない。これらの用語は、ある構成要素を別の構成要素と区別するためにのみ使用する。本発明の概念の教示から逸脱することなく、たとえば、第１の構成要素を第２の構成要素と呼ぶ場合があり、同様に、第２の構成要素を第１の構成要素と呼ぶ場合もある。

【0015】

本明細書で使用する用語は、様々な実施形態を説明することのみを目的としており、限定することを意図するものではない。本明細書で使用する場合、文脈が明らかに他のことを示していない限り、単数形は複数形も含むものとする。本明細書で使用する場合、「備える（ｃｏｍｐｒｉｓｅｓ）」および／または「有する（ｈａｓ）」という用語は、記載した特徴、数、ステップ、動作、構成要素、要素、またはそれらの組み合わせの存在を示すが、１つまたは複数の他の特徴、数、ステップ、動作、構成要素、要素、またはそれらの組み合わせの存在または追加を排除するものではないことがさらに理解されよう。

【0016】

バンドギャップリファレンス回路は、電圧モードバンドギャップリファレンス回路と電流モードバンドギャップリファレンス回路との２つのタイプに分けることができる。

【0017】

図１は、電圧モードバンドギャップリファレンス回路１００の例を示している。バンドギャップリファレンス回路１００は、第１および第２の入力と、出力とを有するオペアンプＡ１を含む。オペアンプＡ１の第１および第２の入力は、それぞれトランジスタＭＢ１、ＭＢ２のペアに結合されている。オペアンプＡ１は、その出力において電圧基準を提供する。

【0018】

トランジスタのペアは、第１のバイポーラ接合トランジスタＭＢ１および第２のバイポーラ接合トランジスタＭＢ２を含むことができる。第１および第２のトランジスタＭＢ１、ＭＢ２は、そのベースおよびコレクタが共通に結合されたダイオード構成で設けられている。第１および第２のトランジスタＭＢ１、ＭＢ２のベースは結合されており、接地されている。

【0019】

第１のトランジスタＭＢ１は、そのエミッタノードでアンプ入力Ａ１に結合され、抵抗Ｒ２を介してアンプ出力Ａ１に結合されている。第２のトランジスタＭＢ２は、そのエミッタノードで抵抗Ｒ１を介してアンプ入力Ａ１に結合され、抵抗Ｒ３を介してアンプＡ１の出力に結合されている。第１および第２のトランジスタＭＢ１およびＭＢ２の共通に結合されたコレクタは結合されており、接地されている。

【0020】

バンドギャップリファレンス回路１００において、オペアンプＡ１は、抵抗Ｒ１、Ｒ２、Ｒ３、ならびに第１および第２のバイポーラ接合トランジスタＭＢ１、ＭＢ２を含むバンドギャップコア回路に印加される電圧を制御する。

【0021】

図２は、電流モードバンドギャップリファレンス回路２００の例を示している。バンドギャップリファレンス回路２００は、カレントミラー回路２０５と、バンドギャップコア回路２１０とを含む。

【0022】

カレントミラー回路２０５は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）Ｍ１およびＭ２のペアと、もう１つのＭＯＳＦＥＴ Ｍ３とを含む。３つのトランジスタＭ１、Ｍ２、およびＭ３の各々は、それぞれのソースノードを介して電源電圧ＶＤＤに接続されている。３つのトランジスタＭ１、Ｍ２、およびＭ３の各々は、それぞれのドレインノードにおいてミラー電流を出力する。トランジスタＭ３は、そのドレインノードにおいて電圧基準を提供する。

【0023】

バンドギャップコア回路２１０は、オペアンプＡ１と、バイポーラ接合トランジスタＭＢ１～ＭＢ３と、抵抗Ｒ１およびＲ２とを含む。オペアンプＡ１の第１および第２の入力は、バイポーラ接合トランジスタＭＢ１およびＭＢ２のペアに結合されている。オペアンプＡ１の出力は、２つのトランジスタＭ１およびＭ２のペアのそれぞれのゲートと、トランジスタＭ３のゲートとに提供される。

【0024】

トランジスタＭＢ１は、そのエミッタノードでトランジスタＭ１のドレインノードに結合され、トランジスタＭＢ２は、そのエミッタノードで抵抗Ｒ１を介してトランジスタＭ２のドレインノードに結合されている。トランジスタＭＢ３は、そのエミッタノードで抵抗Ｒ２を介してトランジスタＭ３のドレインノードに結合されている。

【0025】

３つのバイポーラ接合トランジスタＭＢ１、ＭＢ２、およびＭＢ３は、それらのベースおよびコレクタが共通に結合されたダイオード構成で設けられている。また、３つのバイポーラ接合トランジスタＭＢ１、ＭＢ２、およびＭＢ３のベースは互いに結合されている。３つのトランジスタＭＢ１、ＭＢ２、およびＭＢ３の共通に結合されたコレクタはグランドに結合されている。

【0026】

電流モードバンドギャップリファレンス回路２００において、オペアンプＡ１は、電流源トランジスタＭ１、Ｍ２のゲートを制御することによって、抵抗Ｒ１およびトランジスタＭＢ１、ＭＢ２を含むバンドギャップコア回路２１０に印加される電流を制御する。

【0027】

トランジスタＭ３を流れる電流は、絶対温度に比例する（ＰＴＡＴ）。基準電圧Ｖｒｅｆは、ＰＴＡＴ電流が抵抗Ｒ２およびバイポーラ接合トランジスタＭＢ３を流れる別の電流分岐に形成され、ＭＢ３はＰＴＡＴ電流の温度係数とは反対の温度係数を有する。

【0028】

バンドギャップリファレンス回路が低ノイズ回路で使用される場合、低レベルのフリッカー（１／ｆ）ノイズを含めて、それらの出力基準電圧のノイズも低くする必要があることが多い。

【0029】

フリッカーノイズを低減するための１つの可能性のある技術は、チョッピングである。チョッピング技術とは、２つの同一かつ対称的に配置された選択された部品のグループを回路内の正および負の信号経路間で周期的に入れ替えることによって、信号誤差およびノイズへのそれらの影響が、周期的な符号の変化によって、時間平均後にキャンセルされるようにすることを指す。チョッピング技術は、本開示で説明するように、特定の周波数で動作するチョッピングスイッチによって実装することができる。

【0030】

図３は、電圧モードバンドギャップリファレンス回路３００の別の例を示している。図３に示す電圧モードバンドギャップリファレンス回路３００は、チョッピング回路がオペアンプへの入力に設けられていることを除いて、図１の回路と同様である。そのため、その繰り返しの説明は省略する。

【0031】

図３のバンドギャップリファレンス回路３００では、チョッピング回路がオペアンプＡ１に含まれており、オペアンプＡ１への入力信号は第１の設定周波数でチョッピングされる。その結果、電圧モードバンドギャップリファレンス回路におけるフリッカーノイズのキャンセルを実現することができる。

【0032】

電流モードバンドギャップリファレンス回路では、電流モードバンドギャップフリッカーノイズのかなりの部分がカレントミラー回路によって引き起こされるので、オペアンプにチョッピングを適用することは、フリッカーノイズを低減するのに不十分であり得る。

【0033】

ダイナミックエレメントマッチング（ＤＥＭ）技術を３つの電流源トランジスタＭ１、Ｍ２、Ｍ３に適用して、回路の電流分岐へのそれらの接続を周期的にローテーションさせることによって（たとえば、Ｍ１、Ｍ２、Ｍ３→Ｍ３、Ｍ１、Ｍ２→Ｍ２、Ｍ３、Ｍ１）、電流モードバンドギャップリファレンス回路のフリッカーノイズを低下させる方法がいくつかある。

【0034】

しかしながら、ＤＥＭ技術は、切り替えられる部品のフリッカーノイズの平均化のみを実行するが、ノイズを十分にキャンセルしない。そのため、３つの部品Ｍ１、Ｍ２、Ｍ３からのノイズのＤＥＭ平均化により、実際に出力でのフリッカーノイズは低減したが、低減はわずか√３分の１である。

【0035】

図４は、本開示の一実施形態による電流モードバンドギャップリファレンス回路４００の別の例を示している。図４に示すバンドギャップリファレンス回路４００は、チョッピングスイッチが回路４００に追加されていることを除いて、図２のバンドギャップリファレンス回路２００と基本的に同様である。その繰り返しの説明は省略する。

【0036】

バンドギャップリファレンス回路４００は、カレントミラー回路４０５と、オペアンプＡ１と、マルチレベルチョッピング回路とを含む。

【0037】

カレントミラー回路４０５は、ＭＯＳＦＥＴ Ｍ１およびＭ２の第１のペアと、ＭＯＳＦＥＴ Ｍ３．１およびＭ３．２の第２のペアとを含む。４つのトランジスタＭ１、Ｍ２ならびにＭ３．１およびＭ３．２の各々は、それぞれのソースノードを介して電源電圧ＶＤＤに接続されている。トランジスタＭ１、Ｍ２ならびにＭ３．１およびＭ３．２の各々は、それぞれのドレインノードにおいてミラー電流を出力する。トランジスタＭ１、Ｍ２ならびにＭ３．１およびＭ３．２のドレインノードからのミラー電流は同じであり得る。また、トランジスタＭ３．２は、そのドレインノードにおいて電圧基準を提供する。

【0038】

オペアンプＡ１の出力は、トランジスタＭ１およびＭ２の第１のペアのそれぞれのゲートと、トランジスタＭ３．１およびＭ３．２の第２のペアのゲートとに提供される。オペアンプＡ１の第１および第２の入力は、バイポーラ接合トランジスタＭＢ１およびＭＢ２のペアに結合されている。

【0039】

バンドギャップリファレンス回路４００では、Ｍ１、Ｍ２、およびＭ３の回路の各分岐が、バンドギャップの出力基準電圧におけるフリッカーノイズに影響する。Ｍ１、Ｍ２、およびＭ３の回路の分岐のフリッカーノイズの影響をキャンセルするには、３つの分岐全てにチョッピングを適用する必要がある。本開示では、一度に全ての回路または全ての回路グループに適用可能な以下のチョッピング方式を提供する。

【0040】

回路図をチョッピング適用可能にするために、トランジスタＭ１およびＭ２は等しいサイズである必要がある。さらに、（出力基準電圧を生成している）出力分岐のカレントミラーＭ３は、２つの等しいサイズのトランジスタＭ３．１およびＭ３．２を含み、これらはカレントミラートランジスタＭ１、Ｍ２のトランジスタとも等しいサイズである。

【0041】

バンドギャップリファレンス回路４００は、３レベルのチョッピング動作を実行する。第１のレベルのチョッピングは、オペアンプＡ１に含まれるチョッピング回路によって実行される。オペアンプＡ１のチョッピング回路は、非反転入力信号および反転入力信号用の２つのスイッチを含むことができ、オペアンプＡ１への入力信号は、２つのスイッチによって第１の設定周波数でチョッピングされる。第２のレベルのチョッピングは４つのチョッピングスイッチＳ１～Ｓ４によって実行され、２つのチョッピングスイッチＳ１、Ｓ２はＭＯＳＦＥＴ Ｍ１およびＭ２の２つのドレインノードを切り替え、別の２つのチョッピングスイッチＳ３、Ｓ４はＭＯＳＦＥＴ Ｍ３．１およびＭ３．２の２つのドレインノードを切り替える。チョッピングスイッチＳ１およびＳ２は互いに異なるＭＯＳＦＥＴを選択し、チョッピングスイッチＳ３およびＳ４は互いに異なるＭＯＳＦＥＴを選択する。換言すれば、Ｓ１がＭ１に切り替わると、Ｓ２はＭ２に切り替わり、Ｓ１がＭ２に切り替わると、Ｓ２はＭ１に切り替わる。Ｓ３がＭ３．１に切り替わると、Ｓ４はＭ３．２に切り替わり、Ｓ３がＭ３．２に切り替わると、Ｓ４はＭ３．１に切り替わる。チョッピングスイッチＳ１～Ｓ４は同じ第２の周波数で動作する。

【0042】

この第２のレベルのチョッピングの動作は、バンドギャップコア回路の左側（ＭＢ１のライン）ならびに右側（ＭＢ２およびＲ１のライン）の分岐間でＭＯＳＦＥＴ Ｍ１およびＭ２を周期的に相互接続することである。第２のレベルのチョッピングは、ＭＯＳＦＥＴ Ｍ１およびＭ２に起因するフリッカーノイズをキャンセルする。

【0043】

第３のレベルのチョッピングは、相互接続されたスイッチＳ５～Ｓ８の２つの追加のペアを配置することにより、４つのチョッピングスイッチＳ５～Ｓ８によって実行することができる。具体的には、スイッチＳ５はスイッチＳ１およびスイッチＳ３の出力を択一的に切り替え、スイッチＳ６はスイッチＳ２およびスイッチＳ４の出力を択一的に切り替え、スイッチＳ７はスイッチＳ１およびスイッチＳ３の出力を択一的に切り替え、スイッチＳ８はスイッチＳ２およびスイッチＳ４の出力を択一的に切り替える。

【0044】

チョッピングスイッチＳ５およびスイッチＳ７は互いに異なるＭＯＳＦＥＴを選択し、チョッピングスイッチＳ６およびスイッチＳ８は互いに異なるＭＯＳＦＥＴを選択する。換言すれば、Ｓ５がＳ１に切り替わると、Ｓ７はＳ３に切り替わり、Ｓ５がＳ３に切り替わると、Ｓ７はＳ１に切り替わる。Ｓ６がＳ２に切り替わると、Ｓ８はＳ４に切り替わり、Ｓ８がＳ４に切り替わると、Ｓ８はＳ２に切り替わる。

【0045】

基準回路４００は、スイッチＳ５～Ｓ８の制御入力に第３のチョッピング周波数Ｆ３を適用することができる。

【0046】

第３のレベルのチョッピングは、カレントミラートランジスタの２つのペア、すなわち、ＭＯＳＦＥＴ Ｍ１～Ｍ２の第１のペア、およびＭＯＳＦＥＴ Ｍ３．１～Ｍ３．２の第２のペアにチョッピング周波数Ｆ３で適用される。

【0047】

この第３のレベルのチョッピングの動作は、バンドギャップコア回路の２つの分岐（ＭＢ１の分岐ならびにＭＢ２およびＲ１の分岐）と、出力基準電圧を生成する出力電流分岐ＭＢ３、Ｒ２との間でトランジスタＭ１～Ｍ２およびＭ３．１～Ｍ３．２のペアを周期的に入れ替えることである。

【0048】

第３のレベルのチョッピングは、Ｍ３．１～Ｍ３．２トランジスタからのフリッカーノイズの影響をキャンセルする。しかしながら、第３のレベルのチョッピングが機能するには、スイッチＳ３～Ｓ４の追加のペアをＭ３．１～Ｍ３．２トランジスタのドレインに接続して、Ｍ３．１～Ｍ３．２トランジスタがバンドギャップコア回路に接続されているときにそれらをチョッピングできるようにする必要がある。

【0049】

Ｍ１およびＭ２のペアとＭ３．１およびＭ３．２のペアとの間のチョッピングが起こる前に、Ｍ１、Ｍ２トランジスタの少なくとも１つの完全なチョッピングサイクルの完了を確実にするために、第３のチョッピング周波数Ｆ３は、第２のチョッピング周波数Ｆ２の少なくとも半分以下にしなければならない。典型的には、第２のチョッピング周波数Ｆ２の値は、第２のチョッピング周波数Ｆ３の値の２のべき乗倍に等しくすることができ、Ｆ２＝Ｆ３＊２ ^Ｎ となる。

【0050】

本開示の他の実施形態では、さらなる性能改善のための追加のデバイスを含み得る。

【0051】

図５は、本開示の一実施形態による電流モードバンドギャップリファレンス回路の別の例を示している。図５に示す電流モードバンドギャップリファレンス回路５００は、カスコード回路が電圧モードバンドギャップリファレンス回路５００に追加されていることを除いて、図４の電流モードバンドギャップリファレンス回路４００と同様である。その繰り返しの説明は省略する。

【0052】

この実施形態では、電源電圧に対する出力基準電圧および基準電流の感度を低下させるために、カスコード回路がカレントミラー回路に追加されている。

【0053】

カスコード回路は、ＭＯＳＦＥＴ Ｍ４、Ｍ５、Ｍ６、およびＭ７を含むことができる。トランジスタＭ４はそのエミッタノードでトランジスタＭ１のドレインノードに結合され、トランジスタＭ５はそのエミッタノードでトランジスタＭ２のドレインノードに結合され、トランジスタＭ６はそのエミッタノードでトランジスタＭ３．１のドレインノードに結合され、トランジスタＭ７はそのエミッタノードでトランジスタＭ３．２のドレインノードに結合されている。一実施形態では、４つのトランジスタＭ４、Ｍ５、Ｍ６、およびＭ７のペアのそれぞれのゲートにオペアンプＡ１の出力を提供することができる。

【0054】

チョッピングスイッチＳ１～Ｓ８は、電流源のドレインに結合することができる。この実施形態では、チョッピングスイッチＳ１～Ｓ４の各々は、トランジスタＭ４～Ｍ７のそれぞれのドレインにそれぞれ結合されている。この実施形態では、２つのチョッピングスイッチＳ１、Ｓ２は、ＭＯＳＦＥＴ Ｍ１およびＭ２の２つのドレインノードを切り替え、別の２つのチョッピングスイッチＳ３、Ｓ４は、ＭＯＳＦＥＴ Ｍ６およびＭ７の２つのドレインノードを切り替える。チョッピングスイッチＳ１およびＳ２は互いに異なるＭＯＳＦＥＴを選択し、チョッピングスイッチＳ３およびＳ４は互いに異なるＭＯＳＦＥＴを選択する。換言すれば、Ｓ１がＭ１に切り替わると、Ｓ２はＭ２に切り替わり、Ｓ１がＭ２に切り替わると、Ｓ２はＭ１に切り替わる。Ｓ３がＭ６に切り替わると、Ｓ４はＭ７に切り替わり、Ｓ３がＭ７に切り替わると、Ｓ４はＭ６に切り替わる。チョッピングスイッチＳ１～Ｓ４は同じ第２の周波数で動作する。

【0055】

第３のレベルのチョッピング動作として、スイッチＳ５はスイッチＳ１およびスイッチＳ３の出力を択一的に切り替え、スイッチＳ６はスイッチＳ２およびスイッチＳ４の出力を択一的に切り替え、スイッチＳ７はスイッチＳ１およびスイッチＳ３の出力を択一的に切り替え、スイッチＳ８はスイッチＳ２およびスイッチＳ４の出力を択一的に切り替える。

【0056】

チョッピングスイッチＳ５およびスイッチＳ７は互いに異なるＭＯＳＦＥＴを選択し、チョッピングスイッチＳ６およびスイッチＳ８は互いに異なるＭＯＳＦＥＴを選択する。換言すれば、Ｓ５がＳ１に切り替わると、Ｓ７はＳ３に切り替わり、Ｓ５がＳ３に切り替わると、Ｓ７はＳ１に切り替わる。Ｓ６がＳ２に切り替わると、Ｓ８はＳ４に切り替わり、Ｓ８がＳ４に切り替わると、Ｓ８はＳ２に切り替わる。

【0057】

代替的には、チョッピングスイッチＳ１～Ｓ８は、カレントミラートランジスタＭ１～Ｍ３．２と、カスコードトランジスタＭ４～Ｍ７との間に配置することができる。たとえば、チョッピングスイッチＳ１～Ｓ４の各々は、トランジスタＭ１～Ｍ３．２のそれぞれのドレインに接続することができ、チョッピングスイッチＳ５～Ｓ８の各々は、トランジスタＭ４～Ｍ７のそれぞれのソースに接続することができる。

【0058】

図６は、本開示の一実施形態による電流モードバンドギャップリファレンス回路６００の別の例を示している。図６に示すバンドギャップリファレンス回路６００は、回路６００のカレントミラー回路に１つの追加のカレントミラートランジスタが設けられていることを除いて、図４の電流モードバンドギャップリファレンス回路４００と同様である。そのため、その繰り返しの説明は省略する。

【0059】

この実施形態では、出力基準ＰＴＡＴ電流Ｉｒｅｆを生成するために、１つまたは複数のカレントミラートランジスタを、そのゲートが他のカレントミラートランジスタのゲートに接続された状態で、追加することができる。

【0060】

図６に示すように、ＭＯＳＦＥＴ Ｍ８は、そのゲートが他のカレントミラートランジスタＭ１～Ｍ３．２のゲートに接続された状態で追加される。追加のカレントミラートランジスタＭ８は、そのドレインにおいて基準ＰＴＡＴ電流Ｉｒｅｆを生成する。

【0061】

電流モードバンドギャップリファレンス回路６００の利点の１つは、安定した基準電圧およびＰＴＡＴ電流の２つの出力信号を提供できることである。ＰＴＡＴ電流は、回路内の他の電子ブロックにバイアスをかけるために使用されることがよくある。また、ＰＴＡＴ電流の利点の１つは、温度に対するＭＯＳトランジスタの相互コンダクタンスの減少を追跡してキャンセルし、温度に対して安定した相互コンダクタンスおよび帯域幅を有するＭＯＳ能動回路およびアンプの設計を可能にすることである。

【0062】

図７は、本開示の一実施形態による電流モードバンドギャップリファレンス回路７００の別の例を示している。図７に示すバンドギャップリファレンス回路７００は、チョッピングスイッチが回路７００内に異なって配置されていることを除いて、図４の電流モードバンドギャップリファレンス回路４００と同様である。その繰り返しの説明は省略する。

【0063】

バンドギャップリファレンス回路７００は、６つのチョッピングスイッチを含むことができる。スイッチＳ５はＭ１およびＭ３．１を択一的に切り替えるように構成され、スイッチＳ６はＭ２およびＭ３．２を択一的に切り替えるように構成され、スイッチＳ７はＭ１およびＭ３．１を択一的に切り替えるように構成され、スイッチＳ８はＭ２およびＭ３．２を択一的に切り替えるように構成される。スイッチＳ５およびスイッチＳ６は互いに異なるＭＯＳＦＥＴを選択し、スイッチＳ７およびスイッチＳ８は互いに異なるＭＯＳＦＥＴを選択する。Ｓ５がＭ１に切り替わると、Ｓ７はＭ２に切り替わり、Ｓ５がＭ２に切り替わると、Ｓ７はＭ１に切り替わる。Ｓ６がＭ３．１に切り替わるとＳ８はＭ３．２に切り替わり、Ｓ６がＭ３．２に切り替わるとＳ８はＭ３．１に切り替わる。スイッチＳ５～Ｓ８は全て周波数Ｆ３で動作する。

【0064】

バンドギャップリファレンス回路７００は、スイッチＳ５またはスイッチＳ６のいずれかをバイポーラ接合トランジスタＭＢ１に電気的に接続するように構成されるスイッチＳ１と、スイッチＳ５またはスイッチＳ６のいずれかをバイポーラ接合トランジスタＭＢ２に電気的に接続するように構成されるスイッチＳ２と、をさらに含むことができる。スイッチＳ１およびスイッチＳ２は、互いに異なるＭＯＳＦＥＴを選択する。換言すれば、Ｓ１がＳ５に切り替わると、Ｓ２はＳ６に切り替わり、Ｓ１がＳ６に切り替わると、Ｓ２はＳ５に切り替わる。

【0065】

チョッピングスイッチＳ１およびＳ２は周波数Ｆ２で動作する。この実施形態では、図４に示すスイッチ構成と比較して、２つのチョッピングスイッチＳ３、Ｓ４を省略することができる。

【0066】

上記の実施形態では、トランジスタＭ１～Ｍ３．２およびＭ４～Ｍ８は、ＭＯＳＦＥＴによって実装されている。しかしながら、トランジスタＭ１～Ｍ３．２およびＭ４～Ｍ８は、接合ゲート電界効果トランジスタ（ＪＦＥＴ）またはバイポーラ接合トランジスタ（ＢＪＴ）などの他のタイプのトランジスタによって実装することができる。

【0067】

上記の実施形態では、トランジスタＭＢ１、ＭＢ２、およびＭＢ３のそれぞれは、図８Ａに示すように、そのベースおよびコレクタを結合することによって、ダイオード構成で設けられている。トランジスタＭＢ１、ＭＢ２、およびＭＢ３は、ダイオードを形成するために複数の方法で構成することができ、図８Ｂに示すように、エミッタおよびベースが結合および接地され、図８Ｃに示すように、エミッタおよびベースが結合され、コレクタが接地され、図８Ｄに示すように、コレクタおよびベースが結合され、エミッタが接地される。あるいは、図８Ｅに示すように、トランジスタＭＢ１、ＭＢ２、およびＭＢ３の代わりにダイオードを使用することができる。

【0068】

図９は、本開示の実施形態によるチョッピング回路の性能を検証するためのシミュレートされたノイズＰＳＤプロットの例を示している。

【0069】

図５に示すバンドギャップリファレンス回路５００の実装のノイズ性能をシミュレートし、結果を、チョッピング動作なしの電流モードバンドギャップリファレンス回路２００、およびチョッピングをオペアンプＡ１にのみ適用した図２の電流モードバンドギャップ回路２００のノイズ性能と比較した。

【0070】

シミュレーション結果に示すように、オペアンプをチョッピングすることにより、１ｍＨｚでのノイズＰＳＤが１２０ｕＶ／ｒｔＨｚから１３．７ｕＶ／ｒｔＨｚへと約１桁減少している。図５に示すバンドギャップリファレンス回路５００によるカレントミラーの追加のチョッピングによりさらに、１ｍＨｚでのノイズＰＳＤは１３．７ｕＶ／ｒｔＨｚから３．１４ｕＶ／ｒｔＨｚへとさらに約５分の１に減少した。

【0071】

例示的な実施形態を用いて本開示を説明してきたが、様々な変更および修正が当業者に示唆され得る。本開示は、添付の特許請求の範囲に含まれるそのような変更および修正を包含するものとする。

【符号の説明】

【0072】

１００，３００ 電圧モードバンドギャップリファレンス回路
２００，４００，５００，６００，７００ 電流モードバンドギャップリファレンス回路
Ａ１ オペアンプ
Ｆ２ 第２のチョッピング周波数
Ｆ３ 第３のチョッピング周波数
Ｍ１，Ｍ２，Ｍ３，Ｍ３．１，Ｍ３．２，Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８ 金属酸化物半導体電界効果トランジスタ，ＭＯＳＦＥＴ，トランジスタ
ＭＢ１，ＭＢ２，ＭＢ３ バイポーラ接合トランジスタ
Ｒ１，Ｒ２，Ｒ３ 抵抗
Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８ チョッピングスイッチ，スイッチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図8C】

【図8D】

【図8E】

【図9】