特許 7591950 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-21

(45)【発行日】2024-11-29

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/06 20060101AFI20241122BHJP

   H01L 29/78 20060101ALI20241122BHJP

   H01L 29/12 20060101ALI20241122BHJP

   H01L 29/739 20060101ALI20241122BHJP

   H01L 29/861 20060101ALI20241122BHJP

   H01L 29/868 20060101ALI20241122BHJP

【ＦＩ】

H01L29/78 652P

H01L29/78 652T

H01L29/78 653C

H01L29/78 655B

H01L29/78 655F

H01L29/06 301V

H01L29/06 301G

H01L29/91 F

H01L29/91 D

【請求項の数】 10

(21)【出願番号】P 2021039109

(22)【出願日】2021-03-11

(65)【公開番号】P2022138939

(43)【公開日】2022-09-26

【審査請求日】2023-02-02

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110004026

【氏名又は名称】弁理士法人ｉＸ

(72)【発明者】

【氏名】布施 香織

(72)【発明者】

【氏名】河村 圭子

(72)【発明者】

【氏名】もたい 貴子

【審査官】志津木 康

(56)【参考文献】

【文献】特開平０８－１６７７１４（ＪＰ，Ａ）

【文献】特開２００４－３４９５５６（ＪＰ，Ａ）

【文献】特開２０１９－０１２８３９（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１１／０１２１３８６（ＵＳ，Ａ１）

【文献】特開２０１８－０１４４１９（ＪＰ，Ａ）

【文献】特開２０１０－１３５６７７（ＪＰ，Ａ）

【文献】特開２０１０－２２５８３３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２９／８６１

(57)【特許請求の範囲】

【請求項1】

第１電極の上に設けられた第１導電形の第１半導体領域と、前記第１半導体領域の上に設けられ第２電極と電気的に接続された第２導電形の第２半導体領域と、を含む素子領域と、
前記第１半導体領域の外側に設けられた第１導電形の第３半導体領域と、前記第３半導体領域の表面に設けられ前記素子領域を囲む第２導電形の第１拡散層と、前記第３半導体領域の前記表面に設けられ前記素子領域を囲み前記第１拡散層よりも外側に位置し前記第１拡散層よりも深い第２導電形の第２拡散層と、前記第３半導体領域の前記表面に設けられ前記素子領域を囲み第２拡散層よりも外側に位置する第２導電形の第３拡散層と、を含む終端領域と、
を備え、
前記第２拡散層は、前記第３拡散層よりも深く、
前記終端領域は、前記第１拡散層、前記第２拡散層及び前記第３拡散層を含む、第２導電形の複数の拡散層を含み、
前記複数の拡散層は、互いに離れ 、
前記複数の拡散層のそれぞれは、前記素子領域を囲み、
前記第１拡散層は、前記複数の拡散層のうち最も内側の拡散層ではない、半導体装置。

【請求項2】

第１電極の上に設けられた第１導電形の第１半導体領域と、前記第１半導体領域の上に設けられ第２電極と電気的に接続された第２導電形の第２半導体領域と、を含む素子領域と、
前記第１半導体領域の外側に設けられた第１導電形の第３半導体領域と、前記第３半導体領域の表面から前記第３半導体領域内に延び前記素子領域を囲む第２導電形の第１拡散層と、前記第３半導体領域の前記表面から前記第３半導体領域内に延び前記素子領域を囲み前記第１拡散層よりも外側に位置する第２導電形の第２拡散層と、前記第３半導体領域の前記表面に設けられ前記第２拡散層と接触し前記第１拡散層よりも深いトレンチ部と、を含む終端領域と、
を備えた半導体装置。

【請求項3】

前記トレンチ部は、前記第２拡散層を貫通する請求項２記載の半導体装置。

【請求項4】

前記トレンチ部は、前記素子領域を囲む請求項２または３に記載の半導体装置。

【請求項5】

前記終端領域は、前記第３半導体領域の前記表面に設けられ前記素子領域を囲み第２拡散層よりも外側に位置する第２導電形の第３拡散層を含み、
前記トレンチ部は、前記第３拡散層よりも深い請求項２～４のいずれか１つに記載の半導体装置。

【請求項6】

前記終端領域は、前記トレンチ部の内部に設けられた絶縁部を含む請求項２～５のいずれか１つに記載の半導体装置。

【請求項7】

前記終端領域は、前記トレンチ部の内部に設けられ、前記絶縁部によって前記第３半導体領域と電気的に絶縁された導電部を含む請求項６記載の半導体装置。

【請求項8】

前記導電部の電位は、フローティングである請求項７記載の半導体装置。

【請求項9】

前記導電部の材料は、ポリシリコン及び金属の少なくともいずれかを含む請求項７または８に記載の半導体装置。

【請求項10】

前記素子領域は、
前記第２半導体領域の上に設けられた第１導電形の第４半導体領域と、
前記第２半導体領域と、ゲート絶縁膜を介して対向するゲート電極と、
をさらに含み、
前記第２電極は、前記第２半導体領域、前記第４半導体領域、及び前記ゲート電極の上に設けられ、前記第２半導体領域、及び前記第４半導体領域と電気的に接続された請求項１～９のいずれか１つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

半導体装置において、信頼性の向上が求められている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１１－１８１８０５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明が解決しようとする課題は、信頼性の向上が可能な半導体装置を提供することである。

【課題を解決するための手段】

【0005】

実施形態に係る半導体装置は、素子領域と終端領域とを含む。素子領域は、第１半導体領域と第２半導体領域とを含む。前記第１半導体領域は、第１電極の上に設けられ第１導電形である。前記第２半導体領域は、前記第１半導体領域の上に設けられ第２電極と電気的に接続される。前記終端領域は、第３半導体領域と第１拡散層と第２拡散層とを含む。前記第３半導体領域は、前記第１半導体領域の外側に設けられ第１導電形である。前記第１拡散層は、前記第３半導体領域の表面に設けられ前記素子領域を囲む第２導電形である。前記第２拡散層は、前記第３半導体領域の前記表面に設けられ前記素子領域を囲み前記第１拡散層よりも外側に位置し前記第１拡散層よりも深い第２導電形である。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る半導体装置を例示する断面図である。

【図2】図２（ａ）及び図２（ｂ）は、シミュレーションに使用した半導体装置のモデルを表す断面図である。

【図3】半導体装置の特性のシミュレーション結果を表すグラフ図である。

【図4】第２実施形態に係る半導体装置を例示する断面図である。

【図5】図５（ａ）及び図５（ｂ）は、シミュレーションに使用した半導体装置のモデルを表す断面図である。

【図6】半導体装置の特性のシミュレーション結果を表すグラフ図である。

【発明を実施するための形態】

【0007】

以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ^＋、ｎ^－及びｐ^＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形（第２導電形の一例）とｎ形（第１導電形の一例）を反転させて各実施形態を実施してもよい。

【0008】

（第１実施形態）
図１は、第１実施形態に係る半導体装置を例示する断面図である。
図１は、半導体装置１００の一部の断面を表す。半導体装置１００は、第１電極１１と、第２電極１２と、素子領域Ｒ１と、終端領域Ｒ２と、を含む。

【0009】

ここでは、第１電極１１から第２電極１２へ向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向及びＹ方向とする。また、説明のために、第１電極１１から第２電極１２に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、第１電極１１と第２電極１２との相対的な位置関係に基づき、重力の方向とは無関係である。

【0010】

素子領域Ｒ１は、上方から見たときにトランジスタなどの素子が設けられる領域である。この例では、素子領域Ｒ１には、ＩＧＢＴ（Insulated Gate Bipolar Transistor）が設けられている。ただし、素子領域Ｒ１に設けられる素子は、上記に限定されない。例えば、素子領域Ｒ１に設けられる素子は、ダイオード（例えばＦＲＤ（ファストリカバリダイオード）、逆導通ＩＧＢＴ（Reverse Conducting Insulated Gate Bipolar Transistor：ＲＣ－ＩＧＢＴ）、または縦型パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）でも良い。

【0011】

終端領域Ｒ２は、上方から見たときに素子領域Ｒ１の外側に設けられ、素子領域Ｒ１を囲む領域である。例えば、終端領域Ｒ２は、素子領域Ｒ１の四方を途切れることなく囲む環状である。終端領域Ｒ２には、トランジスタなどの素子が設けられていない。

【0012】

素子領域Ｒ１は、コレクタ領域３７、バッファ領域４０、ドリフト領域３１（第１半導体領域）、ベース領域３２（第２半導体領域）、エミッタ領域３４（第４半導体領域）、ゲート電極２１、及びゲート絶縁膜２３を含む。

【0013】

第１電極１１は、例えば、ＩＧＢＴのコレクタ電極として機能する。コレクタ領域３７は、第１電極１１の上に設けられており、第１電極１１と電気的に接続されている。コレクタ領域３７は、ｐ^＋形（第２導電形）である。バッファ領域４０は、コレクタ領域３７の上に設けられており、ｎ形（第１導電形）である。

【0014】

ドリフト領域３１は、バッファ領域４０の上に設けられており、ｎ^－形（第１導電形）である。ベース領域３２は、ドリフト領域３１の上に設けられており、ｐ形（第２導電形）である。

【0015】

エミッタ領域３４は、ベース領域３２の上に選択的に設けられており、ｎ^＋形（第１導電形）である。複数のエミッタ領域３４がＸ方向に並んで設けられており、各エミッタ領域３４はＹ方向に延在している。

【0016】

ゲート電極２１は、ドリフト領域３１の一部、ベース領域３２、及びエミッタ領域３４の一部と、ゲート絶縁膜２３を介して対向している。複数のゲート電極２１がＸ方向に並んで設けられており、各ゲート電極２１はＹ方向に延在している。

【0017】

この例では、ドリフト領域３１の上に、複数のトレンチ部Ｔ１が形成されている。複数のトレンチ部Ｔ１は、Ｘ方向に並んで設けられており、各トレンチ部Ｔ１はＹ方向に延在している。各トレンチ部Ｔ１は、エミッタ領域３４及びベース領域３２を貫通し、ドリフト領域３１まで到達している。各トレンチ部Ｔ１内に、ゲート絶縁膜２３を含む絶縁部２５が設けられており、その絶縁部内に各ゲート電極２１が設けられている。

【0018】

第２電極１２は、ベース領域３２、エミッタ領域３４及びゲート電極２１の上に設けられており、ベース領域３２及びエミッタ領域３４と電気的に接続されている。第２電極１２は、例えば、ＩＧＢＴのエミッタ電極として機能する。

【0019】

なお、既に述べたとおり、素子領域Ｒ１に設けられる素子は、例えばダイオードでも良い。この場合にも、素子領域Ｒ１には、第１電極１１の上に設けられたｎ形の第１半導体層と、第１半導体層の上に設けられ第２電極１２と接続されたｐ形の第２半導体層と、が設けられる。例えば、第１電極１１をカソードとし、第２電極１２をアノードとすることができる。

【0020】

終端領域Ｒ２は、半導体領域３３（第３半導体領域）と、複数の拡散層５０と、を有する。半導体領域３３は、素子領域Ｒ１のドリフト領域３１、ベース領域３２、エミッタ領域３４の外側において、第１電極１１の上に設けられている。半導体領域３３は、ドリフト領域３１から連続した領域であり、ｎ^－形（第１導電形）である。半導体領域３３は、ドリフト領域３１、ベース領域３２及びエミッタ領域３４のそれぞれとＺ方向と垂直な方向において並んでいる。例えば、半導体領域３３は、上方から見たときに、ドリフト領域３１、ベース領域３２及びエミッタ領域３４の四方を途切れることなく囲む環状である。

【0021】

第１電極１１と半導体領域３３との間に、半導体領域４１が設けられていても良い。半導体領域４１は、例えばバッファ領域４０から連続した領域であり、ｎ形である。

【0022】

拡散層５０は、半導体領域３３の上に設けられたｐ形の半導体領域である。拡散層５０は、半導体領域３３の表面３３Ｕ（上面）から半導体領域３３内に延びている。また、拡散層５０は、Ｘ方向またはＹ方向に延在し、素子領域Ｒ１（ベース領域３２、エミッタ領域３４、ゲート電極２１）を囲む。例えば、拡散層５０は、上方から見たときに、素子領域Ｒ１の四方を途切れることなく囲む環状である。拡散層５０は、いわゆるガードリングである。

【0023】

複数の拡散層５０は、互いに離れており、例えば同心状に配置されている。隣り合う拡散層５０同士の間隔は、一定でも良いし、変化していてもよい。例えば、半導体装置の外側におけるほど、隣接する拡散層５０同士の間隔を広くしてもよい。各拡散層５０において、拡散層５０の幅（Ｘ方向またはＹ方向に沿った長さ）は、例えば一定である。

【0024】

この例では、４つの拡散層５０が設けられている。ただし、実施形態において拡散層５０の数はこれに限らず、２以上であればよい。拡散層５０の数は、３以上が望ましく、例えば３以上１０以下程度である。

【0025】

複数の拡散層５０は、第１拡散層５１と、第２拡散層５２と、第３拡散層５３と、を含む。第１拡散層５１は、第２拡散層５２及び第３拡散層５３よりも内側（素子領域Ｒ１側）に位置する。この例では、第１拡散層５１は、複数の拡散層５０のうち最も内側の拡散層５０である。ただし、第１拡散層５１は、最も内側でなくても良い。

【0026】

第２拡散層５２は、第１拡散層５１よりも外側に位置する。この例では、第２拡散層５２は、複数の拡散層５０のうち内側から２番目の拡散層である。ただし、第２拡散層５２は、内側から２番目でなくても良いし、第１拡散層５１と隣接する拡散層５０でなくても良い。例えば、第１拡散層５１と第２拡散層５２との間に、任意の数の拡散層５０が設けられていても良い。

【0027】

第３拡散層５３は、第２拡散層５２よりも外側に位置する。この例では、第３拡散層５３は、複数の拡散層５０のうち最も外側の拡散層５０であり、第２拡散層５２と第３拡散層５３との間には、１つの拡散層５０が配置されている。ただし、第３拡散層５３は、最も外側の拡散層５０でなくても良い。第２拡散層５２と第３拡散層５３との間には、別の拡散層５０が設けられなくても良い。すなわち、第３拡散層５３は、第２拡散層５２と隣接する拡散層５０であっても良い。また、第２拡散層５２と第３拡散層５３との間には、任意の数の拡散層５０が設けられても良い。

【0028】

第２拡散層５２は、第１拡散層５１よりも深い。すなわち、第２拡散層５２の下端５２ＬのＺ方向の位置は、第１拡散層５１の下端５１ＬのＺ方向の位置よりも下方である。なお、複数の拡散層５０の上端５０Ｕの高さ（Ｚ方向における位置）は、互いに略同じであり、半導体領域３３の表面３３Ｕの高さである。

【0029】

また、第２拡散層５２は、第３拡散層５３よりも深い。すなわち、第２拡散層５２の下端５２ＬのＺ方向の位置は、第３拡散層５３の下端５３ＬのＺ方向の位置よりも下方である。

【0030】

第２拡散層５２は、例えば、複数の拡散層５０のうち最も深い拡散層５０である。すなわち、第２拡散層５２の下端５２ＬのＺ方向の位置は、複数の拡散層５０の下端のＺ方向の位置のうち最も下方である。第２拡散層５２を除く複数の拡散層５０の深さは、互いに略同じでも良い。

【0031】

例えば、第１拡散層５１のＺ方向に沿った長さＬ５１は、１μｍ以上１５μｍ以下であり、第２拡散層５２のＺ方向に沿った長さＬ５２は、１．５μｍ以上４０μｍ以下であり、第３拡散層５３のＺ方向に沿った長さＬ５３は、１μｍ以上１５μｍ以下である。
例えば、長さＬ５１と長さＬ５２との差は、０．５μｍ以上２５μｍ以下である。例えば、第２拡散層５２は、第１拡散層５１及び第３拡散層５３よりも０．５μｍ以上深い。例えば、長さＬ５２は、長さＬ５１の１．５倍以上４０倍以下である。

【0032】

各拡散層５０において、拡散層５０の深さ（下端のＺ方向における位置）は、例えば素子領域Ｒ１を囲む全周にわたって略一定である。例えば、第２拡散層５２は、素子領域Ｒ１を囲む全周にわたって、他の拡散層５０（例えば、第１拡散層５１、第３拡散層５３）よりも深い。

【0033】

半導体装置１００の材料の一例を説明する。
コレクタ領域３７、バッファ領域４０、ドリフト領域３１、ベース領域３２、エミッタ領域３４、半導体領域４１、半導体領域３３、拡散層５０は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。例えば、シリコン半導体基板に、不純物をイオン注入することにより、各領域及び拡散層５０を形成することができる。
ゲート電極２１は、不純物がドープされたポリシリコンなどの導電材料を含む。
ゲート絶縁膜２３、及び絶縁部２５は、酸化シリコンなどの絶縁材料を含む。
第１電極１１及び第２電極１２は、例えば、ニッケル、金、またはシリコンを含有したアルミニウムなどの金属を含む。

【0034】

半導体装置１００の動作について説明する。
第１電極１１と第２電極１２の間に、第２電極１２が負極となり第１電極１１が正極となるような電圧が印加された状態で、ゲート電極２１に閾値以上の電圧が印加される。これにより、ベース領域３２にチャネル（反転層）が形成され、素子領域Ｒ１においてＩＧＢＴがオン状態となる。電子は、第２電極１２からエミッタ領域３４及びチャネルを通ってドリフト領域３１へ流れる。正孔は、第１電極１１からコレクタ領域３７を通ってドリフト領域３１へ流れる。一方、ゲート電極２１に印加される電圧が閾値よりも低くなると、ベース領域３２におけるチャネルが消滅し、ＩＧＢＴがオフ状態となる。

【0035】

オフ状態において、第１電極１１は、拡散層５０に対して正の電圧が印加された状態とされている。言い換えれば、拡散層５０と半導体領域３３とによって形成されるｐｎ接合には、逆バイアスが印加されている。例えば拡散層５０は接地電位に設定される。終端領域Ｒ２の表面に拡散層５０を設けることで、素子領域Ｒ１の外側端部（すなわち、この例ではベース領域３２の端部）における電界集中を抑制することができる。したがって、半導体装置１００の耐圧を向上させることができる。

【0036】

なお、ＩＧＢＴ以外の素子の素子が素子領域Ｒ１に設けられた場合においても、この素子がオフ状態である場合には、第２電極１２及び拡散層５０に対して第１電極１１に正の電圧が印加される。この際、終端領域Ｒ２の表面の拡散層５０によって、素子領域Ｒ１の外側端部における電界集中を抑制することができる。

【0037】

第１実施形態の効果を説明する。
複数のガードリングが設けられた半導体装置の動作において、ソース電極に対するドレイン電極の電圧が大きくなると、いずれかのガードリングの下端に電界が集中し、スナップバック（負性抵抗）が生じることがある。スナップバック（負性抵抗）は、例えば図３に関して後述するように、電流と電圧との関係において、電流の上昇時に電圧が急激に低下する現象である。スナップバックが生じると、大電流が流れて素子が破壊されることがある。これに対して、実施形態においては、第２拡散層５２が第１拡散層５１よりも深くなっている。これにより、第１電極１１に対する第２電極１２の電圧が大きくなったときに、第１拡散層５１よりも第２拡散層５２に電流が集中しやすくなる。第２拡散層５２と素子領域Ｒ１との間には第１拡散層５１が介在しており、第２拡散層５２は素子領域Ｒ１から離れているため、大電流の電流経路には水平方向の抵抗成分が発生する。このため、負性抵抗が生じにくくなり、素子が破壊されにくくなる。すなわち、素子の信頼性（ブレイクオーバー耐量）を向上させることができる。以下、これについて、シミュレーションを参照して説明する。

【0038】

図２（ａ）及び図２（ｂ）は、シミュレーションに使用した半導体装置のモデルを表す断面図である。
図２（ａ）は、参考例に係る半導体装置１９０の終端領域を表している。図２（ｂ）は、実施例に係る半導体装置１０１の終端領域を表している。なお、これらの図において、左側が半導体装置の内側（すなわち素子領域側）であり、右側が半導体装置の外側である。また、素子領域の図示は省略している。

【0039】

図２（ａ）に表した半導体装置１９０においては、複数の拡散層５０の深さが、互いに同じとなっている。これ以外については、半導体装置１９０は、図１に関して説明した半導体装置１００と同様の説明を適用することができる。この例では、拡散層５０の数は、１１である。図中の最も左側の拡散層５０が、複数の拡散層５０のうち最も内側（素子領域Ｒ１側）の拡散層５０である。また、複数の拡散層５０の不純物濃度は互いに略同じであり、例えば１×１０^１６ｃｍ^－３程度である。
図２（ｂ）に表した半導体装置１０１においては、第２拡散層５２は、第１拡散層５１及び第３拡散層５３のそれぞれよりも深い。より具体的には、複数の拡散層５０のうち第２拡散層５２のみ深く形成されており、他の拡散層５０の深さは互いに同じとなっている。これ以外については、半導体装置１０１は、半導体装置１９０と同様である。

【0040】

シミュレーションにおいては、第２電極１２を０Ｖ、拡散層５０をフローティング（浮遊電位）とし、第１電極１１に、正の電圧を印加する。そして、終端領域Ｒ２における電界強度、インパクトイオン化が生じる確率、電流密度、及び第１電極１１に流れる電流などを計算する。参考例の半導体装置１９０においては、複数の拡散層５０のうち最も内側の拡散層５０において、電界強度、インパクトイオン化率、及び電流密度が高くなる。これに対して、実施例の半導体装置１０１においては、複数の拡散層５０のうち第２拡散層５２において、電界強度、インパクトイオン化率、及び電流密度が、他の拡散層５０におけるよりも高くなる。実施例においては、第２拡散層５２に電流集中させることができる。

【0041】

図３は、半導体装置の電流－電圧特性のシミュレーション結果を表すグラフ図である。 図３の横軸は、第１電極１１における電圧Ｖ（Ｖ）、縦軸は電流Ｉ（Ａ）に対応する。図３には、半導体装置１９０、１０１ａ、１０１ｂ、１０１ｃのＩ－Ｖ特性を示す。半導体装置１０１ａ、１０１ｂ及び１０１ｃは、図２（ｂ）に示した半導体装置１０１と同様の半導体装置である。半導体装置１０１ａにおいては、第２拡散層５２の深さが３０μｍ、不純物濃度が１×１０^１６ｃｍ^－３である。半導体装置１０１ｂにおいては、第２拡散層５２の深さが４０μｍ、不純物濃度が１×１０^１６ｃｍ^－３である。半導体装置１０１ｃにおいては、第２拡散層５２の深さが４０μｍ、不純物濃度が１×１０^２０ｃｍ^－３である。

【0042】

半導体装置１９０においては、電圧が１６００Ｖ程度のときに電流値が大きくなり、電流が１×１０^－５（Ａ）程度のときにＩ－Ｖ特性に変曲点が見られる。すなわち、電流が約１×１０^－５（Ａ）より大きくなると、負性抵抗が生じている。
半導体装置１０１ａにおいては、電圧が１４３０Ｖ程度のときに電流値が大きくなる。さらに電圧が大きくなると、電流が約２×１０^－５（Ａ）のときにＩ－Ｖ特性に変曲点が見られる。すなわち、電流が約２×１０^－５（Ａ）より大きくなると、負性抵抗が生じている。
半導体装置１０１ｂにおいては、電圧が１４３０Ｖ程度のときに電流値が大きくなる。さらに電圧が大きくなると、電流が約３×１０^－５（Ａ）のときにＩ－Ｖ特性に変曲点が見られる。すなわち、電流が約３×１０^－５（Ａ）より大きくなると、負性抵抗が生じている。
半導体装置１０１ｃにおいては、電圧が１１００Ｖ程度のときに電流値が大きくなる。さらに電圧が大きくなると、電流が約８×１０^－５（Ａ）程度のときにＩ－Ｖ特性に変曲点が見られる。すなわち、電流が約８×１０^－５（Ａ）より大きくなると、負性抵抗が生じている。

【0043】

このように、実施例に係る半導体装置１０１ａ、１０１ｂ、１０１ｃにおいて負性抵抗が生じる電流値は、参考例に係る半導体装置１９０において負性抵抗が生じる電流値よりも大きい。すなわち、実施例においては、参考例よりも負性抵抗が発生しにくい。これにより、半導体装置を破壊されにくくなり、信頼性（ブレークオーバー耐量）を向上させることができる。

【0044】

例えば、ＩＧＢＴのターンオフ状態において、スナップバックが生じているときには、いずれかのガードリングに電流が集中し、コレクタ電極からそのガードリングに向かって縦方向に大電流が流れる。このようなスナップバックが生じた状態になると、十分なブレークオーバー耐量がなく、素子が破壊することがある。これに対して、実施形態によれば、スナップバックが生じる電流値（変曲点）を増加させることができる。よって、ブレークオーバー耐量が向上し、破壊が生じにくくなる。

【0045】

例えば、第１電極１１の電圧が大きくなると、インパクトイオン化や裏面側(下側)からの正孔によって、正孔電流が流れ、表面側（上側）のｐｎ接合近傍において正孔の密度が高くなる。素子の表面側において、集中した正孔が素子領域Ｒ１の第２電極１２側へ流れると、負性抵抗が生じ、素子が破壊されると推測される。

【0046】

ここで、前述したように、参考例の半導体装置１９０においては、複数の拡散層５０のうち、最も素子領域側の拡散層５０に電流が集中する。一方、実施例の半導体装置１０１においては、実施例の半導体装置１０１においては、第１拡散層５１よりも外側の第２拡散層５２に電流が集中する。すなわち、参考例に比べて、実施例においては、素子領域から遠く離れた位置に電流が集中する。素子領域から離れた位置に電流が集中することで、電流が集中した位置から素子領域に向かって終端領域の表面を流れる電流の経路が長くなる。これにより、終端領域の表面において、素子領域への電流経路の抵抗成分が大きくなり、負性抵抗が生じにくくなると推定される。

【0047】

また、半導体装置においては、製造プロセスのばらつきにより、拡散層の位置、深さ、または不純物濃度などにばらつきが生じる恐れがある。例えば拡散ばらつきなどのゆらぎに起因して抵抗が低い箇所が生じると、その箇所に電流が集中する。製造プロセスのばらつきによって、負性抵抗の生じやすさもばらつき、信頼性（ブレークオーバー耐量）が低下する恐れがある。これに対して、実施形態においては、第１拡散層５１よりも深い第２拡散層５２を設けることで、電流が集中しやすい箇所を制限することができる。これにより、製造プロセスのばらつきの影響を抑制することができ、信頼性を向上させることができる。半導体装置１０１においては、決まった位置（最も深い第２拡散層５２の位置）に電流を集中させることで、信頼性をより向上させることができる。

【0048】

また、実施形態においては、第２拡散層５２は、第３拡散層５３よりも深い。つまり、相対的に深く、電流が集中しやすい第２拡散層５２の外側に、第２拡散層５２よりも浅い第３拡散層５３が設けられている。これにより、外部チャージの影響を抑制することができる。

【0049】

（第２実施形態）
図４は、第２実施形態に係る半導体装置を例示する断面図である。
図４は、半導体装置２００の一部の断面を表す。半導体装置２００においても、第１電極１１と、第２電極１２と、素子領域Ｒ１と、終端領域Ｒ２と、が設けられている。さらに、半導体装置２００は、トレンチ部６０を含む。また、半導体装置２００においては、第２拡散層５２の深さは、第１拡散層５１の深さと略同じでも良い。これ以外については、半導体装置２００には、半導体装置１００と同様の説明を適用することができる。

【0050】

トレンチ部６０は、半導体領域３３の表面３３Ｕに設けられた凹部である。トレンチ部６０は、半導体領域３３の表面３３Ｕから下方に延びている。トレンチ部６０は、第２拡散層５２と接触している。

【0051】

トレンチ部６０は、第１拡散層５１及び第３拡散層５３のそれぞれよりも深い。すなわち、トレンチ部６０の下端６０ＬのＺ方向の位置は、第１拡散層５１の下端５１ＬのＺ方向の位置よりも下方であり、第３拡散層５３の下端５３ＬのＺ方向の位置よりも下方である。

【0052】

トレンチ部６０の上端６０Ｕの高さ（Ｚ方向における位置）は、半導体領域３３の表面３３Ｕの高さである。トレンチ部６０のＺ方向に沿った長さＬ６０は、例えば１．５μｍ以上４０μｍ以下である。

【0053】

また、トレンチ部６０は、Ｘ方向またはＹ方向に延在する。例えば、トレンチ部６０は、上方から見たときに、ガードリングに沿って設けられており、素子領域Ｒ１（ベース領域３２、エミッタ領域３４、ゲート電極２１）を囲む。例えば、トレンチ部６０は、上方から見たときに、素子領域Ｒ１の四方を途切れることなく囲む環状である。

【0054】

ただし、実施形態において、トレンチ部６０は、素子領域Ｒ１を断続的に囲む形状でもよい。すなわち、「トレンチ部６０が素子領域Ｒ１を囲む」という範囲は、環状の一部が途切れている場合や、トレンチ部６０が互いに離れた複数の部分に分割され、その複数の部分が素子領域Ｒ１の周りに並んで設けられる場合も含む。トレンチ部６０の構成要素を巡って得られる軌跡の内側に素子領域Ｒ１が位置する場合、トレンチ部６０は、素子領域を囲んでいると見なすことができる。なお、トレンチ部６０は、必ずしも素子領域Ｒ１を囲まなくても良い。

【0055】

この例では、トレンチ部６０は、第２拡散層５２を貫通している。トレンチ部６０の内側面６０ｉ及び外側面６０ｅのそれぞれは、第２拡散層５２に接触している。第２拡散層５２は、トレンチ部６０によって内側部分５２ａと外側部分５２ｂとに分断されていてもよい。

【0056】

終端領域Ｒ２は、トレンチ部６０の内部に設けられた絶縁部６１をさらに含む。絶縁部６１は、トレンチ部６０の内部に埋め込まれるように配置されており、第２拡散層５２および半導体領域３３と接している。

【0057】

終端領域Ｒ２は、トレンチ部６０の内部に設けられた導電部６２をさらに含む。導電部６２は、トレンチ部６０及び絶縁部６１の内部に埋め込まれるように配置されており、絶縁部６１によって半導体領域３３及び拡散層５０と電気的に絶縁されている。つまり、絶縁部６１は、導電部６２と半導体領域３３及び拡散層５０との間に配置され、導電部６２の下面及び側面を覆っている。これにより、導電部６２は、半導体領域３３及び拡散層５０と接しないようになっている。なお、導電部６２は、必ずしも設けられなくてもよい。

【0058】

半導体装置２００の材料の一例を説明する。
絶縁部６１は、酸化シリコンまたは窒化シリコンなどの絶縁材料を含む。
導電部６２は、不純物がドープされたポリシリコンなどの導電材料を含む。導電部６２には、例えば、ニッケル、金、またはシリコンを含有したアルミニウムなどの金属を用いてもよい。素子の動作時において、導電部６２は例えばフローティングに設定される。

【0059】

第２実施形態の効果を説明する。
第２実施形態においては、第１拡散層５１よりも深く第２拡散層５２に接触するトレンチ部６０が設けられている。これにより、第１電極１１に対する第２電極１２の電圧が大きくなったときに、第１拡散層５１よりもトレンチ部６０に電流が集中しやすくなり、負性抵抗が生じにくくなり、素子が破壊されにくくなる。以下、これについて、シミュレーションを参照して説明する。

【0060】

図５（ａ）及び図５（ｂ）は、シミュレーションに使用した半導体装置のモデルを表す断面図である。
図５（ａ）は、実施例に係る半導体装置２０１の終端領域を表している。図の左側が半導体装置の内側（すなわち素子領域側）であり、右側が半導体装置の外側である。また、素子領域の図示は省略している。図５（ｂ）は、図５（ａ）に示す領域Ｒ６０の拡大図である。半導体装置２０１においては、第１拡散層５１よりも深く第２拡散層５２に接触するトレンチ部６０が設けられている。これ以外については、半導体装置２０１は、図２（ａ）に関して説明した半導体装置１９０と同様である。
シミュレーションにおいては、第２電極１２を０Ｖ、拡散層５０をフローティングとし、第１電極１１に、正の電圧を印加する。そして、終端領域Ｒ２における電界強度、インパクトイオン化が生じる確率、電流密度、及び第１電極１１に流れる電流などを計算する。

【0061】

実施例の半導体装置２０１においては、トレンチ部６０（第２拡散層５２）において、電界強度、インパクトイオン化率、及び電流密度が、他の拡散層５０におけるよりも高くなる。電流は、第１電極１１から、半導体領域３３及びトレンチ部６０の表面を経由して、第２拡散層５２を通り、終端領域Ｒ２の表面へ流れると考えられる。実施例においては、トレンチ部６０（第２拡散層５２）に電流集中させることができる。

【0062】

図６は、半導体装置の電流－電圧特性のシミュレーションを表すグラフ図である。 図６の横軸は、第１電極１１における電圧Ｖ（Ｖ）、縦軸は電流Ｉ（Ａ）に対応に対応する。図６には、半導体装置１９０、２０１のＩ－Ｖ特性を示す。

【0063】

半導体装置２０１においては、電圧が１２５０Ｖ程度のときに電流値が大きくなる。さらに電圧が大きくなり、電流値が４×１０^－５（Ａ）より大きくなっても負性抵抗が見られていない。一方、参考例の半導体装置１９０においては、電流が約１×１０^－５（Ａ）より大きくなると、負性抵抗が生じている。すなわち、実施例においては、参考例よりも負性抵抗が発生しにくい。これにより、半導体装置を破壊されにくくなり、信頼性（ブレークオーバー耐量）を向上させることができる。

【0064】

実施例の半導体装置２０１においては、第１拡散層５１よりも外側のトレンチ部６０（第２拡散層５２）に電流が集中している。すなわち、参考例に比べて、実施例においては、素子領域から遠く離れた位置に電流が集中する。これにより、第１実施形態と同様に、終端領域の表面において、素子領域への電流経路の抵抗成分が大きくなり、負性抵抗が生じにくくなると推定される。

【0065】

また、実施形態においては、トレンチ部６０を設けることにより、電流が集中しやすい箇所を制限することができる。これにより、第１実施形態と同様に、製造プロセスのばらつきの影響を抑制することができ、信頼性を向上させることができる。

【0066】

なお、トレンチ部６０を複数設けることも可能である。例えば、複数のトレンチ部６０を内側（素子領域Ｒ１側）から外側に向けて並べて配置してもよい。例えば、第１のトレンチ部と、第１トレンチ部よりも外側に位置し第１トレンチ部を囲む第２トレンチ部と、を設けても良い。ただし、トレンチ部６０の数が１の場合には、決まった位置(１つのトレンチ部６０が配置された位置)に電流を集中させやすい。

【0067】

また、トレンチ部６０は、第３拡散層５３よりも深い。これにより、第１実施形態と同様に、外部チャージの影響を抑制することができる。

【0068】

トレンチ部６０は、第２拡散層５２を貫通することが望ましい。トレンチ部６０が電流のパスとなる第２拡散層５２に囲まれていることで、トレンチ部６０により電流が集中しやすくすることができ、より負性抵抗を抑制しやすい。

【0069】

トレンチ部６０は、上方から見たときに素子領域Ｒ１を囲むように設けられることが望ましい。これにより、半導体装置の略全周にわたって、トレンチ部６０に電流を集中しやすくすることができ、より負性抵抗を抑制しやすい。

【0070】

トレンチ部６０には、絶縁部６１が設けられる。さらにトレンチ部６０には、ポリシリコンまたは金属を含む導電部６２が設けられてもよい。この場合、素子領域Ｒ１の一部を形成するための工程（例えばトレンチゲートの形成工程）を用いて、トレンチ部６０、絶縁部６１及び導電部６２を形成してもよい。これにより、製造プロセスを簡易にし、製造コストが増加することを抑制することができる。また、導電部６２は、フローティングでも良い。導電部６２の電位を制御するための電極や配線を設けなくても良いため、製造プロセスを簡易にすることができる。

【0071】

実施形態によれば、信頼性を向上可能な半導体装置が提供できる。

【0072】

以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。

【0073】

本願明細書において、「電気的に接続」には、直接接触して接続される場合の他に、他の導電性部材などを介して接続される場合も含む。

【0074】

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置の各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。

【0075】

各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

【0076】

その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。

【0077】

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

【0078】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0079】

１１…第１電極、 １２…第２電極、 ２１…ゲート電極、 ２３…ゲート絶縁膜、 ２５…絶縁部、 ３１…ドリフト領域、 ３２…ベース領域、 ３３…半導体領域、 ３３Ｕ…表面、 ３４…エミッタ領域、 ３７…コレクタ領域、 ４０…バッファ領域、 ４１…半導体領域、 ５０…拡散層、 ５０Ｕ…上端、 ５１…第１拡散層、 ５１Ｌ…下端、 ５２…第２拡散層、 ５２Ｌ…下端、 ５２ａ…内側部分、 ５２ｂ…外側部分、 ５３…第３拡散層、 ５３Ｌ…下端、 ６０…トレンチ部、 ６０Ｌ…下端、 ６０Ｕ…上端、 ６０ｅ…外側面、 ６０ｉ…内側面、 ６１…絶縁部、 ６２…導電部、 １００、１０１、１０１ａ、１０１ｂ、１０１ｃ、１９０、２００、２０１…半導体装置、 Ｌ５１、Ｌ５２、Ｌ５３、Ｌ６０…長さ、 Ｒ１…素子領域、 Ｒ２…終端領域、 Ｒ６０…領域、 Ｔ１…トレンチ部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】