特許 7592557 クロック信号を制御するための装置および方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-22

(45)【発行日】2024-12-02

(54)【発明の名称】クロック信号を制御するための装置および方法

(51)【国際特許分類】

   G06F 1/06 20060101AFI20241125BHJP

   G06F 1/08 20060101ALI20241125BHJP

   H01L 21/822 20060101ALI20241125BHJP

   H01L 27/04 20060101ALI20241125BHJP

   H02M 3/155 20060101ALI20241125BHJP

【ＦＩ】

G06F1/06 590

G06F1/08 520

H01L27/04 D

H01L27/04 F

H02M3/155 H

【請求項の数】 20

【外国語出願】

(21)【出願番号】P 2021095882

(22)【出願日】2021-06-08

(65)【公開番号】P2021193567

(43)【公開日】2021-12-23

【審査請求日】2024-06-07

(31)【優先権主張番号】16/946,142

(32)【優先日】2020-06-08

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】520490417

【氏名又は名称】アナログ ディヴァイスィズ インク

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】楠田 義憲

【審査官】漆原 孝治

(56)【参考文献】

【文献】特開２００９－２７１９４１（ＪＰ，Ａ）

【文献】特開２００３－１３３９４２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １／０６

Ｇ０６Ｆ １／０８

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

Ｈ０２Ｍ ３／１５５

(57)【特許請求の範囲】

【請求項1】

クロック制御を有する半導体ダイであって、
電源ピン、第１のクロックインターフェースピン、および第２のクロックインターフェースピンを含む複数のピンと、
クロック信号を出力するように構成されたクロックインターフェース回路であって、前記電源ピンおよび前記第１のクロックインターフェースピンに結合された、クロックインターフェース回路と、を備え、前記クロックインターフェース回路は、
発振器信号を生成するように構成された発振器、および
前記第１のクロックインターフェースピンの電気的特性を比較閾値と比較することに基づいて、２つ以上のクロック制御モードから選ばれる選択されたクロック制御モードで前記クロックインターフェース回路の動作を制御するように構成された第１の比較器を含み、
前記２つ以上のクロック制御モードは、前記クロックインターフェース回路が前記クロックインターフェースピン上で受信した入力クロック信号に基づいて前記クロック信号を生成する第１のクロック制御モード、および前記クロックインターフェース回路が前記発振器信号に基づいて前記クロック信号を生成する第２のクロック制御モードを含み、前記入力クロック信号が、前記第１のクロック制御モードにおいて前記第１のクロックインターフェースピンと前記第２のクロックインターフェースピンとの間で差動的に受信される、半導体ダイ。

【請求項2】

前記第１のクロックインターフェースピンの電圧レベルが、前記第２のクロック制御モードにおいて前記発振器の発振周波数をチューニングする、請求項１に記載の半導体ダイ。

【請求項3】

前記クロックインターフェース回路が、前記第２のクロックインターフェースピンの電気的特性を前記比較閾値と比較するように構成された第２の比較器と、前記第１の比較器から第１の比較信号および前記第２の比較器から第２の比較信号を受信するように構成されたデジタル論理回路と、をさらに備える、請求項１に記載の半導体ダイ。

【請求項4】

前記クロックインターフェース回路が、前記電源ピンの電圧レベルに基づいて前記比較閾値を生成するように構成された電圧源をさらに備える、請求項１に記載の半導体ダイ。

【請求項5】

前記クロック信号によって制御される入力チョッピング回路および出力チョッピング回路を有するチョッパー増幅器をさらに備える、請求項１に記載の半導体ダイ。

【請求項6】

クロック制御を有する半導体ダイであって、
電源ピンおよび第１のクロックインターフェースピンを含む複数のピンと、
クロック信号を出力するように構成されたクロックインターフェース回路であって、前記電源ピンおよび前記第１のクロックインターフェースピンに結合された、クロックインターフェース回路と、を備え、前記クロックインターフェース回路は、
発振器信号を生成するように構成された発振器、および
前記第１のクロックインターフェースピンの電気的特性を比較閾値と比較することに基づいて、２つ以上のクロック制御モードから選ばれる選択されたクロック制御モードで前記クロックインターフェース回路の動作を制御するように構成された第１の比較器を含み、
前記２つ以上のクロック制御モードは、前記クロックインターフェース回路が前記クロックインターフェースピン上で受信した入力クロック信号に基づいて前記クロック信号を生成する第１のクロック制御モード、および前記クロックインターフェース回路が前記発振器信号に基づいて前記クロック信号を生成する第２のクロック制御モードを含み、前記第１のクロックインターフェースピンの電圧レベルが、前記第２のクロック制御モードにおいて前記発振器の発振周波数をチューニングし、
前記クロックインターフェース回路が、前記第１のクロックインターフェースピンの前記電圧レベルを制御電流に変換するように構成された電圧－電流変換器をさらに備える、半導体ダイ。

【請求項7】

前記クロックインターフェース回路が、前記制御電流を前記発振器の前記発振周波数を制御するデジタル制御信号に変換するように構成されたアナログ－デジタル変換器（ＡＤＣ）をさらに備える、請求項６に記載の半導体ダイ。

【請求項8】

前記クロックインターフェース回路が、前記第１のクロックインターフェースピンに接続された電流源をさらに備え、前記電流源が、前記第１のクロック制御モードでは無効にされ、前記第２のクロック制御モードでは有効にされる、請求項６に記載の半導体ダイ。

【請求項9】

クロック制御を有する半導体ダイであって、
電源ピンおよび第１のクロックインターフェースピンを含む複数のピンと、
クロック信号を出力するように構成されたクロックインターフェース回路であって、前記電源ピンおよび前記第１のクロックインターフェースピンに結合された、クロックインターフェース回路と、を備え、前記クロックインターフェース回路は、
発振器信号を生成するように構成された発振器、および
前記第１のクロックインターフェースピンの電気的特性を比較閾値と比較することに基づいて、２つ以上のクロック制御モードから選ばれる選択されたクロック制御モードで前記クロックインターフェース回路の動作を制御するように構成された第１の比較器を含み、
前記２つ以上のクロック制御モードは、前記クロックインターフェース回路が前記クロックインターフェースピン上で受信した入力クロック信号に基づいて前記クロック信号を生成する第１のクロック制御モード、および前記クロックインターフェース回路が前記発振器信号に基づいて前記クロック信号を生成する第２のクロック制御モードを含み、
前記クロックインターフェース回路が、前記第１のクロックインターフェースピンに結合された入力、および同期クロック信号を提供するように構成された出力を有するクロックバッファと、前記同期クロック信号を受信するように構成された第１の信号入力、および前記発振器信号を受信するように構成された第２の信号入力を有するマルチプレクサと、をさらに備える、半導体ダイ。

【請求項10】

前記クロックインターフェース回路が、前記第１の比較器からの比較器出力信号に基づいて前記マルチプレクサの選択を制御するように構成されたデジタル論理回路をさらに備え、前記マルチプレクサの出力が、前記クロック信号を制御する、請求項９に記載の半導体ダイ。

【請求項11】

電子システムにおけるクロック制御の方法であって、
電源ピンおよび第１のクロックインターフェースピンを含む複数のピンに結合されたクロックインターフェース回路によって提供されるクロック信号を使用して、コア回路のタイミングを制御することと、
前記クロックインターフェース回路の比較器を使用して、前記第１のクロックインターフェースピンの電気的特性を比較閾値と比較することと、
第１のクロック制御モードにおいて前記クロックインターフェースピン上で受信した入力クロック信号に基づいて前記クロック信号を生成すること、および第２のクロック制御モードにおいて前記クロックインターフェース回路の発振器を使用して前記クロック信号を生成することを含む、前記比較に基づいて２つ以上のクロック制御モードから選ばれる選択されたクロック制御モードで前記クロックインターフェース回路を動作させることと、を含み、
前記複数のピンが、第２のクロックインターフェースピンをさらに含み、前記方法が、前記第１のクロック制御モードにおいて前記第１のクロックインターフェースピンと前記第２のクロックインターフェースピンとの間で前記入力クロック信号を差動的に受信することをさらに含む、方法。

【請求項12】

前記第２のクロック制御モードにおける前記第１のクロックインターフェースピンの電圧レベルに基づいて、前記発振器の発振周波数をチューニングすることをさらに含む、請求項１１に記載の方法。

【請求項13】

前記電源ピンの電圧レベルに基づいて前記比較閾値を生成することをさらに含む、請求項１１に記載の方法。

【請求項14】

電子システムであって、
電源電圧を発生するように構成された電源と、
第１の半導体ダイであって、
前記電源電圧を受信するように構成された電源ピン、
クロックインターフェースピン、ならびに
クロック信号を出力するように構成されたクロックインターフェース回路であって、発振器信号を生成するように構成された発振器、および第１のクロックインターフェースピンの電気的特性を比較閾値と比較することに基づいて、２つ以上のクロック制御モードから選ばれる選択されたクロック制御モードで前記クロックインターフェース回路の動作を制御するように構成された第１の比較器を含むクロックインターフェース回路を備える、第１の半導体ダイと、
前記電源ピンと前記第１のクロックインターフェースピンとの間に接続された外部抵抗器と、を備え、
前記２つ以上のクロック制御モードは、前記クロックインターフェース回路が前記クロックインターフェースピン上で受信した入力クロック信号に基づいて前記クロック信号を生成する第１のクロック制御モード、および前記クロックインターフェース回路が前記発振器信号に基づいて前記クロック信号を生成する第２のクロック制御モードを含む、電子システム。

【請求項15】

前記発振器の発振周波数が、前記外部抵抗器の抵抗に基づいて変化する、請求項１４に記載の電子システム。

【請求項16】

前記クロック信号を前記第１のクロックインターフェースピンに提供するように構成された外部クロックソースをさらに備える、請求項１４に記載の電子システム。

【請求項17】

前記クロック信号を受信するコア回路を備える第２の半導体ダイをさらに備える、請求項１４に記載の電子システム。

【請求項18】

前記クロックインターフェースピンの電圧レベルが、前記第２のクロック制御モードにおいて前記発振器の発振周波数をチューニングする、請求項１４に記載の電子システム。

【請求項19】

前記クロックインターフェース回路が、前記クロックインターフェースピンの前記電圧レベルを制御電流に変換するように構成された電圧－電流変換器をさらに備える、請求項１８に記載の電子システム。

【請求項20】

前記クロックインターフェース回路が、前記制御電流を前記発振器の前記発振周波数を制御するデジタル制御信号に変換するように構成されたアナログ－デジタル変換器（ＡＤＣ）をさらに備える、請求項１９に記載の電子システム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、電子システムに関し、特に、集積回路（ＩＣ）用のクロックインターフェース回路に関する。

【背景技術】

【0002】

多種多様な電子システムが、クロック信号のタイミングに基づいて動作する。例えば、クロック信号のタイミングに基づいて動作する電子回路の例には、アナログ－デジタル変換器（ＡＤＣ）、デジタル－アナログ変換器（ＤＡＣ）、データ通信リンク、増幅器、デジタル回路、および／または電圧調整器が含まれるが、これらに限定されるわけではない。

【発明の概要】

【課題を解決するための手段】

【0003】

クロック信号を制御するための装置および方法が提供される。ある特定の実施形態において、半導体ダイは、コア回路と、コア回路にクロック信号を提供するクロックインターフェース回路と、を含む。半導体ダイは、クロックインターフェース回路に結合された少なくとも電源電圧ピンおよびクロックインターフェースピンを含む、多数のピンまたはパッドをさらに含む。クロックインターフェース回路は、発振器信号を生成するための発振器と、クロックインターフェースピンの電気的特性を比較閾値と比較することに基づいて、２つ以上のクロック制御モードから選ばれる、選択されたクロック制御モードでクロックインターフェース回路の動作を制御するための比較器と、を含む。２つ以上のクロック制御モードは、クロックインターフェース回路がクロックインターフェースピン上で受信した入力クロック信号に基づいてクロック信号を生成する第１のクロック制御モード、およびクロックインターフェース回路が発振器信号に基づいてクロック信号を生成する第２のクロック制御モードを含む。したがって、クロックインターフェース回路は、コア回路に提供されるクロック信号を制御する際に柔軟性を提供する。

【0004】

一態様では、クロック制御を有する半導体ダイが提供される。半導体ダイは、供給ピンおよび第１のクロックインターフェースピンを含む複数のピンを含む。半導体ダイは、クロック信号を出力するように構成されたクロックインターフェース回路をさらに含み、クロックインターフェース回路は、電源ピンおよび第１のクロックインターフェースピンに結合される。クロックインターフェース回路は、発振器信号を生成するように構成された発振器と、第１のクロックインターフェースピンの電気的特性を比較閾値と比較することに基づいて、２つ以上のクロック制御モードから選ばれる、選択されたクロック制御モードでクロックインターフェース回路の動作を制御するように構成された第１の比較器とを含む。２つ以上のクロック制御モードは、クロックインターフェース回路がクロックインターフェースピン上で受信した入力クロック信号に基づいてクロック信号を生成する第１のクロック制御モード、およびクロックインターフェース回路が発振器信号に基づいてクロック信号を生成する第２のクロック制御モードを含む。

【0005】

別の態様では、電子システムにおけるクロック制御の方法が提供される。方法は、電源ピンおよび第１のクロックインターフェースピンに結合されたクロックインターフェース回路によって提供されるクロック信号を使用してコア回路のタイミングを制御することと、クロックインターフェース回路の比較器を使用して、第１のクロックインターフェースピンの電気的特性を比較閾値と比較することと、第１のクロック制御モードにおいてクロックインターフェースピン上で受信した入力クロック信号に基づいてクロック信号を生成すること、および第２のクロック制御モードにおいてクロックインターフェース回路の発振器を使用してクロック信号を生成することを含む、比較に基づいて２つ以上のクロック制御モードから選ばれる、選択されたクロック制御モードにおいてクロックインターフェース回路を動作させることと、を含む。

【0006】

別の態様では、電子システムが提供される。電子システムは、電源電圧を生成するように構成された電源と、第１の半導体ダイと、を含む。第１の半導体ダイは、電源電圧を受信するように構成された電源ピン、クロックインターフェースピン、およびクロック信号を出力するように構成されたクロックインターフェース回路を含む。クロックインターフェース回路は、発振器信号を生成するように構成された発振器と、第１のクロックインターフェースピンの電気的特性を比較閾値と比較することに基づいて、２つ以上のクロック制御モードから選ばれる、選択されたクロック制御モードにおいてクロックインターフェース回路の動作を制御するように構成された第１の比較器とを含む。２つ以上のクロック制御モードは、クロックインターフェース回路がクロックインターフェースピン上で受信した入力クロック信号に基づいてクロック信号を生成する第１のクロック制御モード、およびクロックインターフェース回路が発振器信号に基づいてクロック信号を生成する第２のクロック制御モードを含む。

【図面の簡単な説明】

【0007】

【図1】図１は、一実施形態によるクロックインターフェース回路を含む半導体ダイの概略図である。

【図2A】図２Ａは、図１の半導体ダイの第１のクロック制御モードの一例を示す概略図である。

【図2B】図２Ｂは、図１の半導体ダイの第２のクロック制御モードの一例を示す概略図である。

【図2C】図２Ｃは、図１の半導体ダイの第２のクロック制御モードの別の例を示す概略図である。

【図3】図３は、別の実施形態による、クロックインターフェース回路を含む半導体ダイの概略図である。

【図4】図４は、別の実施形態による、クロックインターフェース回路を含む半導体ダイの概略図である。

【図5A】図５Ａは、別の実施形態による、クロックインターフェース回路を含む半導体ダイの概略図である。

【図5B】図５Ｂは、図５Ａの半導体ダイの動作を示すグラフの一例である。

【図6】図６は、別の実施形態による、クロックインターフェース回路を含む半導体ダイの概略図である。

【図7A】図７Ａは、半導体ダイの別の実施形態の概略図である。

【図7B】図７Ｂは、半導体ダイの別の実施形態の概略図である。

【図7C】図７Ｃは、半導体ダイの別の実施形態の概略図である。

【図7D】図７Ｄは、半導体ダイの別の実施形態の概略図である。

【図8A】図８Ａは、別の実施形態による電子システムの概略図である。

【図8B】図８Ｂは、別の実施形態による電子システムの概略図である。

【発明を実施するための形態】

【0008】

以下の実施形態の詳細な説明では、本発明の特定の実施形態の様々な説明を提示する。しかしながら、本発明は、いくつもの異なる方法で具現化することができる。この説明では、同様の参照番号が同一のまたは機能的に類似した要素を示し得る図面を参照する。図に示す要素が必ずしも縮尺通りに描かれているわけではないことは理解されるであろう。また、ある特定の実施形態が、図面に示されているよりも多くの要素および／または図面に示されている要素のサブセットを含むことができることは理解されるであろう。さらに、いくつかの実施形態は、２つ以上の図面からの特徴の任意の好適な組み合わせを組み込むことができる。

【0009】

クロック信号を制御するための装置および方法が提供される。ある特定の実施形態において、半導体ダイは、コア回路と、コア回路にクロック信号を提供するクロックインターフェース回路とを含む。半導体ダイは、クロックインターフェース回路に結合された少なくとも電源電圧ピンおよびクロックインターフェースピンを含む多数のピンまたはパッドをさらに含む。クロックインターフェース回路は、発振器信号を生成するための発振器、およびクロックインターフェースピンの電気的特性を比較閾値と比較することに基づいて、２つ以上のクロック制御モードから選ばれる、選択されたクロック制御モードでクロックインターフェース回路の動作を制御するための比較器を含む。２つ以上のクロック制御モードは、クロックインターフェース回路がクロックインターフェースピン上で受信した入力クロック信号に基づいてクロック信号を生成する第１のクロック制御モード、およびクロックインターフェース回路が発振器信号に基づいてクロック信号を生成する第２のクロック制御モードを含む。

【0010】

したがって、クロックインターフェース回路は、コア回路に提供されるクロック信号を制御する際に柔軟性を提供する。

【0011】

例えば、第１のクロック制御モードを使用して、半導体ダイは、クロックインターフェースピンに提供される入力クロック信号を使用してコア回路がクロックされることが望ましい第１の用途に配備することができる。例えば、コア回路は、半導体ダイの外部の別の回路（例えば、データ変換器）と通信することができ、共通のクロック信号を使用して、コア回路および外部回路の両方のタイミングを制御し、相互変調歪みおよび／またはエイリアシングを回避することができる。第１のクロック制御モードで動作する場合、入力クロック信号の周波数は、必要に応じて変更し、および／または所望の通りに停止し、再開することができる。

【0012】

さらに、第２のクロック制御モードを使用して、半導体ダイは、クロックインターフェース回路の発振器がコア回路に対してクロック信号を生成する第２の用途にさらに配備され得る。例えば、ある特定の使用例では、発振器のデフォルト発振周波数は、コア回路をクロックするのに好適であり得、それによって外部クロックソースの必要性を回避することでコストを削減する。

【0013】

したがって、クロックインターフェース回路は、同じ半導体ダイが広範囲の用途で使用されることを可能にするために向上された柔軟性を提供する。そのため、各々がカスタムクロック設計の多くの異なるタイプの半導体ダイを製造する必要性が回避される。

【0014】

ある特定の実装では、比較器の比較閾値は、電源電圧ピンの電圧レベルに基づいて生成される。例えば、クロックインターフェース回路は、電源電圧をシフトさせて、比較閾値として機能する基準電圧を生成するバイアス電圧源を含むことができる。

【0015】

このようにクロックインターフェース回路を実装することは、クロックインターフェースピンを直接またはインピーダンス（例えば、外部抵抗器）を介して電源電圧ピンに結び付けることによって、第２のクロック制御モードでクロックインターフェース回路を動作させる能力を含む、いくつかの利点を提供する。

【0016】

ある特定の実装では、第２のクロック制御モードで動作する場合、発振器の発振周波数をチューニングするためにクロックインターフェースピンの電圧レベルが使用される。このような実装では、クロックインターフェース回路の発振器をチューニングするための機構を提供することで、柔軟性がさらに向上する。

【0017】

クロックインターフェースピンの電圧レベルは、電源電圧ピンとクロックインターフェースピンとの間に特定の抵抗の抵抗器を接続するなど、多種多様な方法で所望の電圧レベルに設定し、それによって、クロックインターフェースピンの電圧レベルを、所望の発振周波数に対応する特定の電圧レベルに設定することができる。別の例では、デジタル－アナログ変換器（ＤＡＣ）または他の外部制御回路は、所望の発振周波数を達成するために経時的に変更することができるチューニング電圧を設定する。

【0018】

ある特定の実装では、クロックインターフェース回路は、多数のクロックインターフェースピン、例えば、差動的に実装される一対のクロックインターフェースピンを含む。例えば、一対の差動クロックインターフェースピンを使用することにより、差動入力クロック信号が第１のクロック制御モードで供給されることを可能にし、これは、シングルエンド構成に対して、より低いクロックノイズおよび／またはジッタの低減という利点を提供する。

【0019】

上記の実施形態では、コア回路は、クロックインターフェース回路と同じ半導体ダイ上に集積される。しかしながら、他の構成も可能である。別の実施形態では、クロックインターフェース回路およびコア回路は、モジュール内に一緒にパッケージ化することができる別個の半導体ダイ上にある。さらに別の実施形態では、コア回路は、クロックインターフェース回路とオンチップで集積れるが、クロック信号は、例えば、別の半導体ダイのコア回路であり得る外部構成要素に対してオフチップでも提供される。

【0020】

図１は、一実施形態による半導体ダイ１０の概略図である。半導体ダイ１０は、クロックインターフェース回路１、コア回路２、電源電圧ピン５（ＳＵＰＰＬＹ）、およびクロックインターフェースピン６（ＳＹＮＣ）を含む。図１の半導体ダイ１０などの半導体ダイは、本明細書では半導体チップまたは集積回路（ＩＣ）とも呼ばれる。

【0021】

電源電圧ピン５およびクロックインターフェースピン６は、半導体ダイ１０のピン（例えば、ボンドパッド）に対応する。２つのピンのみを含むように描写されているが、半導体ダイ１０は、典型的には、所望の動作または機能性を達成するための追加のピンおよび追加の回路を含む。このような詳細は、明確化のために図１から省略されている。

【0022】

図１に示すように、半導体ダイ１０は、クロックインターフェース回路１によって提供されるクロック信号ＣＬＫによってタイミングが制御されるコア回路２を含む。コア回路２の性能は、周波数、位相、および／またはノイズを含むがこれらに限定されない、クロック信号ＣＬＫのいくつかの動作パラメータによって影響される。

【0023】

コア回路２は、多種多様な回路に対応することができる。例えば、コア回路２に含まれ得る回路の例としては、データ変換器、デジタル回路、増幅器、周波数シンセサイザ、電圧調整器、および／またはデータ通信回路が挙げられる。本明細書におけるクロックインターフェース回路は、多種多様なタイプの回路にクロック信号を提供することができる。

【0024】

クロック信号ＣＬＫの所望の特性（周波数など）は、用途間で異なり得る。さらに、半導体ダイ１０が、１つの特定の用途に適したクロック信号特性を有するように半導体ダイ１０をカスタム設計する必要なく、広範囲の用途にわたって使用されることが望ましい。

【0025】

クロック信号ＣＬＫを制御する際に柔軟性を提供するために、半導体ダイ１０は、本実施形態では、電源電圧ピン５およびクロックインターフェースピン６に結合されたクロックインターフェース回路１を含む。クロックインターフェース回路１は、クロックインターフェースピン６の電気的特性を感知し、感知された特性に基づいてクロック信号ＣＬＫを制御するクロック制御モードを選ぶ。

【0026】

例えば、図１のクロックインターフェース回路１は、クロックインターフェースピン６の電気的特性（例えば、電圧レベル）を比較閾値と比較する比較器３を含む。さらに、比較の結果は、選択したクロック制御モードでクロックインターフェース回路１を設定するために使用される。ある特定の実装では、比較器３の比較閾値は、電源電圧ピン５の電圧レベルに基づいて生成される。電源電圧ピン５は、正の電源電圧ピン、負の電源電圧ピン、または接地ピンを含む任意の電源電圧ピンに対応することができる。

【0027】

図１を引き続き参照すると、クロックインターフェース回路１は、有効にされると内部発振器信号を生成する発振器４をさらに含む。

【0028】

図１のクロックインターフェース回路１は、クロックインターフェース回路１がクロックインターフェースピン６上で受信した入力クロック信号に基づいてクロック信号ＣＬＫを生成する第１のクロック制御モード、およびクロックインターフェース回路１が発振器４からの発振器信号に基づいてクロック信号ＣＬＫを生成する第２のクロック制御モードを少なくとも含む、２つ以上のクロック制御モードで動作可能である。選択されたクロック制御モードは、比較器３の比較に基づいて選ばれる。

【0029】

ある特定の実装では、第２のクロック制御モードで動作する場合、発振器４の発振周波数をチューニングするためにクロックインターフェースピン６の電圧レベルが使用される。そのような実装では、クロックインターフェース回路の発振器４をチューニングするための機構を提供することによって柔軟性がさらに向上する。

【0030】

図２Ａは、図１の半導体ダイ１０の第１のクロック制御モード２０の一例を示す概略図である。図２Ａに示されるように、電源電圧Ｖ_ｓｕｐは、電源電圧ピン５に供給され、外部クロックソース１１は、クロックインターフェースピン６に入力クロック信号を提供している。

【0031】

この構成では、クロックインターフェース制御回路１は第１のクロック制御モードで動作する。したがって、クロックインターフェースピン６に提供される入力クロック信号は、コア回路２に対してクロック信号ＣＬＫを生成するために使用される。ある特定の実装では、第１のクロック制御モードを動作させる場合、クロック信号ＣＬＫは入力クロック信号のバッファリングされたバージョンに対応し、したがって同じ周波数を有する。

【0032】

ある特定の実装において、比較器３は、クロックインターフェースピン６の電圧レベルを閾値電圧と比較し、その比較の結果に基づいて、選択されたクロック制御モードを設定する。加えて、クロックソース１１は、入力クロック信号がピーク振幅レベルおよび最小振幅レベルにあるときの両方を含む、入力クロック信号の電圧レベルを、入力クロック信号がトグルするにつれて比較器３の出力が変化しないように、比較器３の閾値電圧を下回るかまたは上回るように制御する。

【0033】

そのため、クロックソース１１は、第１のクロック制御モードで動作するようにクロックインターフェース回路１に通知するように、クロックインターフェースピン６の電圧レベルを設定する。加えて、クロックソース１１は、入力クロック信号をクロックインターフェース回路１に提供し、これは、コア回路２に対してクロック信号ＣＬＫを生成するためにクロックインターフェース回路１によって使用される。

【0034】

第１のクロック制御モードで動作する場合、入力クロック信号の周波数は、必要に応じて変更し、および／または所望の通りに停止し、再開することができる。したがって、クロックソース１１は、固定周波数となるように入力クロック信号を生成する必要はない。さらに、クロックソース１１は、所望の通りに、入力クロック信号を有効または無効にすることができる。

【0035】

図２Ｂは、図１の半導体ダイ１０の第２のクロック制御モード３０の一例を示す概略図である。図２Ｂに示すように、電源電圧Ｖ_ｓｕｐは、電源電圧ピン５に供給され、外部抵抗器２１は、電源電圧ピン５とクロックインターフェースピン６との間に接続されている。

【0036】

この構成では、クロックインターフェース制御回路１は、第２のクロック制御モードで動作する。そのため、発振器４からの内部発振器信号は、コア回路２に対してクロック信号ＣＬＫを生成するために使用される。

【0037】

ある特定の実装では、第２のクロック制御モードで動作する場合、クロックインターフェースピン６での電圧Ｖ_ＥＸＴは、内部発振器信号の発振周波数、したがってクロック信号ＣＬＫの周波数を設定するために使用される。

【0038】

そのような実装では、電源ピン５とクロックインターフェースピン６との間を接続するために、発振器４の所望の発振周波数に対応する抵抗器値を選ぶことができる。そのため、特定の抵抗の抵抗器を選ぶだけで、エンドユーザは、クロックインターフェース回路１に、発振器４を使用してクロック信号ＣＬＫを生成するように指示することができ、抵抗値は、Ｖ_ＥＸＴ、したがって、発振器４の振動周波数を設定するために使用される。

【0039】

図２Ｃは、図１の半導体ダイ１０の第２のクロック制御モード４０の別の例を示す概略図である。図２Ｂの例と比較して、ＤＡＣ３１が、抵抗器の代わりに、クロックインターフェースピン６の電圧レベルＶ_ＥＸＴを設定するために使用される。

【0040】

クロックインターフェースピン６の電圧レベルＶ_ＥＸＴを設定するために、広範囲の外部制御回路を使用することができる。そのため、抵抗器およびＤＡＣを使用する例が図２Ｂおよび図２Ｃで示されたが、第２のクロック制御モードは、他の方法で設定され得る。

【0041】

図示する実施形態では、ＤＡＣ３１は、発振器４の振動周波数をチューニングまたは調節する際に向上した柔軟性を提供する。そのため、ＤＡＣ３１は、発振器４の発振周波数を動的に変化させることが望ましい用途、例えば、動作周波数が経時的に変化する用途、および／または発振周波数が、温度および／または電源電圧などの動作条件における変動を考慮するように調節される用途に好適となり得る。

【0042】

図３は、別の実施形態による、クロックインターフェース回路を含む半導体ダイ１２０の概略図である。半導体ダイ１２０は、クロックインターフェース回路１０１、コア回路１０２、高電力電源ピンＶＤＤ、低電力電源ピンＶＳＳ、第１のクロックインターフェースピンＳＹＮＣＰ、および第２のクロックインターフェースピンＳＹＮＣＮを含む。

【0043】

図示する実施形態では、クロックインターフェース回路１０１は、第１のヒステレシス比較器１０３、第２のヒステレシス比較器１０４、デジタル論理回路１０５、クロックバッファ１０６、発振器１０７、マルチプレクサ１０８、および基準電圧源１０９を含む。

【0044】

図３に示すように、基準電圧源１０９は、高電力電源ピンＶＤＤ上で受信した電源電圧をシフトさせることに基づいて、第１のヒステレシス比較器１０３および第２のヒステレシス比較器１０４に対する基準電圧を生成する。例えば、ある特定の実装では、基準電圧は、Ｖ_ＤＤ－Ｖ_Ｂに対応し、Ｖ_ＤＤは、高電力電源ピンＶＤＤの電圧レベルであり、Ｖ_Ｂは、基準電圧源１０９の電圧である。

【0045】

第１のヒステレシス比較器１０３は、第１のクロックインターフェースピンＳＹＮＣＰの電圧レベルを基準電圧と比較することに基づいて第１の比較信号ＣＯＭＰＰを生成し、一方、第２のヒステレシス比較器１０４は、第２のクロックインターフェースピンＳＹＮＣＮの電圧レベルを基準電圧と比較することに基づいて第２の比較信号ＣＯＭＰＮを生成する。

【0046】

図３を引き続き参照すると、デジタル論理回路１０５は、第１の比較信号ＣＯＭＰＰおよび第２の比較信号ＣＯＭＰＮを処理して、発振器有効信号ＯＳＣＥＮを生成し、これは、発振器１０７を有効にするため、およびマルチプレクサ１０８の選択を制御するための両方に使用される。

【0047】

クロックバッファ１０６は、第１のクロックインターフェースピンＳＹＮＣＰおよび第２のクロックインターフェースピンＳＹＮＣＮに接続された差動入力を含む。クロックバッファ１０６は、マルチプレクサ１０８の第１の信号入力に同期されたクロック信号Ｖ_ＳＹＮＣを提供する出力をさらに含む。有効にされると、発振器１０７は、発振器信号Ｖ_ＯＳＣをマルチプレクサ１０８の第２の信号入力に提供する。マルチプレクサ１０８は、コア回路１０２にクロック信号Ｖ_ＣＬＫを出力する。

【0048】

図示する実施形態では、第１のヒステレシス比較器１０３および第２のヒステレシス比較器１０４は、基準電圧源１０９からの基準電圧を、それぞれ第１のクロックインターフェースピンＳＹＮＣＰおよび第２のクロックインターフェースピンＳＹＮＣＮの電圧レベルと比較する。ヒステレシス比較器を使用することは、動作中にノイズが誤って比較の結果を変更するのを妨げるためにヒステレシスを提供するなど、いくつかの利点を提供する。

【0049】

比較の結果に基づいて、デジタル論理回路１０５は、クロックインターフェース回路１０１を第１のクロック制御モードまたは第２のクロック制御モードのいずれかに設定する。そのため、比較に使用される基準電圧に対する第１のクロックインターフェースピンＳＹＮＣＰおよび第２のクロックインターフェースピンＳＹＮＣの電圧レベルは、クロックインターフェース回路１０１が第１のクロック制御モードで動作するか、または第２のクロック制御モードで動作するかを決定する。ある特定の実装では、クロックインターフェースピンの電圧レベルが両方とも基準電圧よりも大きいときは第２のクロック制御モードが選ばれ、そうでなければ第１のクロック制御モードが選ばれる。

【0050】

図示する実施形態では、第１のクロック制御モードで動作する場合、発振器１０７は無効であり、同期されたクロック信号Ｖ_ＳＹＮＣは、コア回路１０２に対してクロック信号Ｖ_ＣＬＫとして機能するようにマルチプレクサ１０８によって選択される。クロックバッファ１０６の遅延とは別に、同期されたクロック信号Ｖ_ＳＹＮＣは、第１のクロックインターフェースピンＳＹＮＣＰと第２のクロックインターフェースピンＳＹＮＣＮとの間で受信された差動入力クロック信号に同期される。一対の差動クロックインターフェースピンを使用することにより、差動入力クロック信号が第１のクロック制御モードで供給されることを可能にし、これは、シングルエンド構成に対して、より低いクロックノイズおよび／またはジッタの低減という利点を提供する。

【0051】

図３を引き続き参照すると、第２のクロック制御モードで動作する場合、発振器１０７は有効であり、発振器信号Ｖ_ＯＳＣは、コア回路１０２に対するクロック信号Ｖ_ＣＬＫとして機能するようにマルチプレクサ１０８によって選択される。本実施形態では、発振器１０７の周波数は、クロックインターフェースピンの電圧レベル（複数可）によってチューニングされない。

【0052】

図４は、別の実施形態によるクロックインターフェース回路を含む半導体ダイ１３０の概略図である。半導体ダイ１３０は、クロックインターフェース回路１２１、コア回路１０２、高電力電源ピンＶＤＤ、低電力電源ピンＶＳＳ、およびクロックインターフェースピンＳＹＮＣＰを含む。クロックインターフェース回路１２１は、ヒステレシス比較器１０３、デジタル論理回路１０５、クロックバッファ１０６、発振器１０７、マルチプレクサ１０８、第１の基準電圧源１０９、および第２の基準電圧源１２９を含む。

【0053】

図３の半導体ダイ１２０と比較して、図４の半導体ダイ１３０では、第２のクロックインターフェースピンＳＹＮＣＮおよび第２のヒステレシス比較器１０４が省略されている。加えて、図４のクロックインターフェース回路１２１は、クロックバッファ１０６に対するクロックバッファ基準電圧を生成する第２の基準電圧源１２９を含む。

【0054】

図４に示されるように、第２の基準電圧源１２９は、低電力電源ピンＶＳＳ上で受信した電源電圧をシフトすることに基づいてクロックバッファ基準電圧を生成する。例えば、ある特定の実装では、クロックバッファ基準電圧は、Ｖ_ＳＳ＋Ｖ_ＢＮに対応し、Ｖ_ＳＳは、低電力電源ピンＶＳＳの電圧レベルであり、Ｖ_ＢＮは、第２の基準電圧源１２９の電圧である。

【0055】

第１のクロック制御モードで動作する場合、同期されたクロック信号ＶＳＹＮＣは、クロックインターフェースピンＶＳＹＮＣＰで受信されたシングルエンド入力クロック信号のバッファリングバージョンに対応する。図３の半導体ダイ１２０と比較して、半導体ダイ１３０は、より少ないクロックインターフェースピンを有するが、第１のクロック制御モードにおいてノイズの影響を受けやすい。

【0056】

図５Ａは、別の実施形態による、クロックインターフェース回路を含む半導体ダイ１５０の概略図である。半導体ダイ１５０は、クロックインターフェース回路１３１、コア回路１０２、高電力電源ピンＶＤＤ、低電力電源ピンＶＳＳ、第１のクロックインターフェースピンＳＹＮＣＰ、および第２のクロックインターフェースピンＳＹＮＣＮを含む。クロックインターフェース回路１３１は、第１のヒステレシス比較器１０３、第２のヒステレシス比較器１０４、デジタル論理回路１０５、クロックバッファ１０６、マルチプレクサ１０８、基準電圧源１０９、電圧－電流変換器１４１、発振器１４２、および電流源Ｉ_ＲＥＦを含む。図示する実施形態では、電圧－電流変換器１４１は、増幅器１４３、基準抵抗器１４４（抵抗Ｒ_ＲＥＦを有する）、およびトランジスタ１４５を含む。

【0057】

図３のクロックインターフェース回路１０１と比較して、図５Ａのクロックインターフェース回路１３１は、電圧－電流変換器１４１および電流源Ｉ_ＲＥＦをさらに含む。第２のクロック制御モードで動作する場合、電流源Ｉ_ＲＥＦが有効になり、電圧－電流変換器１４１は、第１のクロックインターフェースピンＳＹＮＣＰの電圧レベルと関係して変化する制御電流Ｉ_{ＯＳＣ＿Ｃｔｒｌ}を生成する。制御電流Ｉ_{ＯＳＣ＿Ｃｔｒｌ}は、発振器１４２の発振周波数をチューニングするために使用される。

【0058】

そのため、第２のクロック制御モードで動作する場合、第１のクロックインターフェースピンＳＹＮＣＰの電圧レベルは発振器１４２の周波数、したがって、コア回路１０２に提供されるクロック信号ＶＣＬＫの周波数をチューニングするために使用される。そのため、発振器周波数制御のための機構を提供することによって、柔軟性が向上する。

【0059】

例えば、制御電流Ｉ_{ＯＳＣ＿Ｃｔｒｌ}の１つの式はＩ_ＲＥＦ＊Ｒ_ＥＸＴ／Ｒ_ＲＥＦであるため、制御電流Ｉ_{ＯＳＣ＿Ｃｔｒｌ}は外部抵抗器の抵抗とともに増加する。

【0060】

図示する実施形態では、第１のクロックインターフェースピンＳＹＮＣＰの電圧レベルは、外部抵抗器Ｒ_ＥＸＴを使用して設定される。しかしながら、第１のクロックインターフェースピンＳＹＮＣＰの電圧レベルの設定の他の実装が可能である。

【0061】

図５Ｂは、図５Ａの半導体ダイ１５０の動作を示すグラフの一例である。

【0062】

グラフは、入力クロック信号がトグルされた、第１のクロック制御モードでの動作を示す第１の時間期間を示す。加えて、グラフは、入力クロック信号がトグルされない、第１のクロック制御モードでの動作を示す第２の時間期間を示す。図５Ｂに示すように、第１のクロック制御モードで動作する場合、入力クロック信号の周波数は、必要に応じて変更することができ、および／または入力クロック信号は、所望の通りに停止し、再開することができる。

【0063】

図５Ｂを引き続き参照すると、グラフは、抵抗値Ｒ_ＥＸＴが小さい第２のクロック制御モードでの動作を示す第３の期間をさらに含む。さらに、グラフは、抵抗値Ｒ_ＥＸＴが大きい第２のクロック制御モードでの動作を示す第４の期間を含む。図５Ｂに示すように、第２のクロック制御モードで動作する場合、クロックインターフェース制御回路の発振器の周波数は、外部抵抗器のために選択された抵抗値に基づいてチューニングされ得る。

【0064】

図６は、別の実施形態による、クロックインターフェース回路を含む半導体ダイ１６０の概略図である。半導体ダイ１６０は、クロックインターフェース回路１５１、コア回路１０２、高電力電源ピンＶＤＤ、低電力電源ピンＶＳＳ、第１のクロックインターフェースピンＳＹＮＣＰ、および第２のクロックインターフェースピンＳＹＮＣＮを含む。クロックインターフェース回路１５１は、第１のヒステレシス比較器１０３、第２のヒステレシス比較器１０４、デジタル論理回路１０５、クロックバッファ１０６、マルチプレクサ１０８、基準電圧源１０９、電圧－電流変換器１４１、電流源Ｉ_ＲＥＦ、発振器１５２、およびＡＤＣ１５３を含む。

【0065】

図６のクロックインターフェース回路１５１は、クロックインターフェース回路１５１が、電流－電圧変換器１４１からの制御可能な電流をデジタル化するＡＤＣ１５３をさらに含むことを除いては、図５Ａのクロックインターフェース回路１３１と同様である。加えて、ＡＤＣ１５３は、デジタルチューニング信号を発振器１５２に提供する。

【0066】

したがって、発振器１５２のデジタルチューニングが提供される。デジタルチューニングを使用することは、成形、変動に対する補償、および／または他の処理などの任意の所望の処理を使用してデジタル制御信号をデジタル処理する際の柔軟性を含むが、これに限定されるわけではない、いくつかの利点を提供する。

【0067】

図７Ａ～図７Ｄは、クロックインターフェース回路からクロック信号を受信するコア回路の様々な例を示す。クロックインターフェース回路の様々な用途が示されているが、クロックインターフェース回路は、多種多様なコア回路に対してクロック信号を生成するために使用され得る。したがって、他の実装が可能である。

【0068】

図７Ａは、半導体ダイ２１０の別の実施形態の概略図である。半導体ダイ２１０は、クロックインターフェース回路１９１およびチョッパー増幅器１９２を含む。クロックインターフェース回路１９１に結合されたピンおよびクロックインターフェース回路１９１の構成要素は、図の明確化のために、図７Ａには示されない。しかしながら、クロックインターフェース回路１９１は、本明細書の実施形態のいずれかに従って実装され得る。

【0069】

図示する実施形態では、チョッパー増幅器１９２は、一対の入力端子（Ｖ_ＩＮ＋，Ｖ_ＩＮ－）と一対の出力端子（Ｖ_{ＯＵＴ＋，}Ｖ_ＯＵＴ－）との間の差動信号経路に沿って電気的に接続される、入力チョッピング回路２０１、増幅回路２０２、および出力チョッピング回路２０３を含む。

【0070】

図７Ａに示すように、クロックインターフェース回路１９１は、入力チョッピング回路２０１および出力チョッピング回路２０３のチョッピング動作を制御するために使用されるクロック信号ＣＬＫを生成する。

【0071】

第１のクロック制御モードで動作する場合、入力チョッピング回路２０１は、外部構成要素（例えば、チョッパー増幅器１９２の出力電圧をデジタル化するＡＤＣ）と同期される入力クロック信号によって制御され、それによってエイリアシングを回避することができる。加えて、第１のクロック制御モードで動作する場合、入力クロック信号は、所望の通りに停止させて、チョッピングを行うことなく連続増幅を提供し、その後、チョッピングが所望されるときに再開することができる。

【0072】

さらに、第２のクロック制御モードで動作する場合、クロックインターフェース回路１９１の発振器は、クロック信号ＣＬＫを生成する。そのため、チョッピングは、クロックインターフェースピンの電圧レベルを設定することによってユーザ選択された周波数にチューニング可能な内部セルフクロックを使用して制御することができる。

【0073】

図７Ｂは、半導体ダイ２２０の別の実施形態の概略図である。半導体ダイ２２０は、クロックインターフェース回路１９１およびＡＤＣ２１２を含む。クロックインターフェース回路１９１に結合されたピンおよびクロックインターフェース回路１９１の構成要素は、図の明確化のために、図７Ｂには示されない。しかしながら、クロックインターフェース回路１９１は、本明細書の実施形態のいずれかに従って実装され得る。

【0074】

図示する実施形態では、ＡＤＣ２１２は、入力信号ＩＮを受信し、デジタル出力信号ＤＯＵＴを生成する。ＡＤＣ２１２のデータ変換動作のタイミングは、クロックインターフェース回路１９１からのクロック信号ＣＬＫによって制御される。

【0075】

図７Ｃは、半導体ダイ２３０の別の実施形態の概略図である。半導体ダイ２３０は、クロックインターフェース回路１９１およびＤＡＣ２２２を含む。クロックインターフェース回路１９１に結合されたピンおよびクロックインターフェース回路１９１の構成要素は、図の明確化のために、図７Ｃには示されない。しかしながら、クロックインターフェース回路１９１は、本明細書の実施形態のいずれかに従って実装され得る。

【0076】

図示する実施形態では、ＤＡＣ２２２は、デジタル入力信号ＤＩＮを受信し、出力信号０ＵＴを生成する。ＤＡＣ２２２のデータ変換動作のタイミングは、クロックインターフェース回路１９１からのクロック信号ＣＬＫによって制御される。

【0077】

図７Ｄは、半導体ダイ２４０の別の実施形態の概略図である。半導体ダイ２４０は、クロックインターフェース回路１９１およびスイッチング調整器２３２を含む。クロックインターフェース回路１９１に結合されたピンおよびクロックインターフェース回路１９１の構成要素は、図の明確化のために、図７Ｄには示されない。しかしながら、クロックインターフェース回路１９１は、本明細書の実施形態のいずれかに従って実装され得る。

【0078】

図示する実施形態では、スイッチング調整器２３２は、クロックインターフェース回路１９１からのクロック信号ＣＬＫのタイミングに基づいて調整電圧Ｖ_ＲＥＧを生成する。そのため、スイッチング調整器２３２のスイッチは、調整を制御するために開閉され得る。例えば、スイッチング調整器２３２は、インダクタに送られる電流を制御するために使用されるスイッチを有するバック変換器またはブースト変換器に対応し得る。

【0079】

図８Ａは、別の実施形態による電子システム３３０の概略図である。電子システム３３０は、第１の半導体ダイ３１８および第２の半導体ダイ３２０を含む。

【0080】

図８Ａの半導体ダイ３１８がクロック出力ピン上でクロック信号ＣＬＫも出力することを除いては、第１の半導体ダイ３１８は、図１の半導体ダイ１０と同様である。図８Ａに示されるように、クロック信号ＣＬＫは、第１の半導体ダイ３１８から第２の半導体ダイ３２０のコア回路３０２に提供される。ある特定の実装では、第１の半導体ダイ３１８および第２の半導体ダイ３２０はモジュール上に一緒にパッケージ化される。

【0081】

図８Ｂは、別の実施形態による電子システム３４０の概略図である。電子システム３４０は、第１の半導体ダイ３１９および第２の半導体ダイ３２０を含む。

【0082】

図８Ｂの半導体ダイ３１９がコア回路２を省略することを除いては、図８Ｂの第１の半導体ダイ３１９は、図８Ａの第１の半導体ダイ３１８と同様である。そのため、第１の半導体ダイ３１９は、コア回路２を含まず、むしろクロック出力ピン上でクロック信号ＣＬＫを出力して、第２の半導体ダイ３２０のコア回路３０２に提供する。

【0083】

用途
上記のスキームを採用するデバイスは、様々な電子デバイスに実装することができる。電子デバイスの例には、家電製品、電子テスト機器、通信システム、データ変換器などが含まれるが、これらに限定されるわけではない。

【0084】

結論
前述の説明は、一緒に「接続される」または「結合される」要素または特徴に言及する場合がある。本明細書で使用される場合、特に明記しない限り、「接続される」とは、ある１つの要素／特徴が別の要素／特徴に直接的または間接的に接続され、必ずしも機械的に接続されるわけではないことを意味する。同様に、特に明記しない限り、「結合される」とは、ある１つの要素／特徴が別の要素／特徴に直接的または間接的に結合され、必ずしも機械的に結合されるわけではないことを意味する。そのため、図に示される様々な概略図は、要素および構成要素の例示的な配置を示すが、追加の介在要素、デバイス、特徴、または構成要素が、実際の実施形態に存在してもよい（示される回路の機能性が悪影響を受けないと仮定する）。

【0085】

ある特定の実施形態を説明したが、これらの実施形態は例としてのみ提示されており、本開示の範囲を限定することを意図するものではない。実際に、本明細書に記載された新規の装置、方法、およびシステムは、様々な他の形態で具現化されてもよく、さらに、本開示の主旨から逸脱することなく、本明細書に記載された方法およびシステムの形態における様々な省略、置換、および変更を行うことができる。例えば、開示された実施形態は、所与の配置で提示されるが、代替の実施形態は、異なる構成要素および／または回路トポロジーを用いて同様の機能を実行してもよく、いくつかの要素は、削除、移動、追加、細分化、組み合わせ、および／または修正されてもよい。これらの要素の各々は、様々な異なる方法で実装されてもよい。上述の様々な実施形態の要素および作用の任意の好適な組み合わせを組み合わせて、さらなる実施形態を提供することができる。したがって、本発明の範囲は、添付の特許請求の範囲を参照することによってのみ定義される。

【0086】

ここで提示された請求項は、ＵＳＰＴＯに出願するための単一の従属形式であるが、明らかに技術的に実行可能でない場合を除き、いずれの請求項も、同じタイプのいずれかの先行する請求項に従属し得ることを理解されたい。

【符号の説明】

【0087】

1 クロックインターフェース回路
2 コア回路
3 比較器
102 コア回路
105 デジタル論理回路
141 電流－電圧変換器
191 クロックインターフェース回路
232 スイッチング調整器
302 コア回路

【図1】

【図2A】

【図2B】

【図2C】

【図3】

【図4】

【図5A】

【図5B】

【図6】

【図7A】

【図7B】

【図7C】

【図7D】

【図8A】

【図8B】