特許 7593239 インバータの出力電圧検出装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-25

(45)【発行日】2024-12-03

(54)【発明の名称】インバータの出力電圧検出装置

(51)【国際特許分類】

   H02M 7/48 20070101AFI20241126BHJP

   H03M 3/02 20060101ALI20241126BHJP

【ＦＩ】

H02M7/48 H

H03M3/02

【請求項の数】 2

(21)【出願番号】P 2021094923

(22)【出願日】2021-06-07

(65)【公開番号】P2022187100

(43)【公開日】2022-12-19

【審査請求日】2024-02-26

(73)【特許権者】

【識別番号】000006105

【氏名又は名称】株式会社明電舎

(74)【代理人】

【識別番号】100086232

【弁理士】

【氏名又は名称】小林 博通

(74)【代理人】

【識別番号】100092613

【弁理士】

【氏名又は名称】富岡 潔

(74)【代理人】

【識別番号】100104938

【弁理士】

【氏名又は名称】鵜澤 英久

(74)【代理人】

【識別番号】100210240

【弁理士】

【氏名又は名称】太田 友幸

(72)【発明者】

【氏名】柴▲崎▼ 正貴

【審査官】上野 力

(56)【参考文献】

【文献】特開２０１７－２２５２１０（ＪＰ，Ａ）

【文献】特開２０１５－０４７０２１（ＪＰ，Ａ）

【文献】特開平６－１４５６０（ＪＰ，Ａ）

【文献】特開２０１５－４９１０４（ＪＰ，Ａ）

【文献】特開２０１６－２１７７３２（ＪＰ，Ａ）

【文献】特開２０１３－５８８９４（ＪＰ，Ａ）

【文献】特開２００５－１１６５８７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ ７／４８

Ｈ０３Ｍ ３／０２

(57)【特許請求の範囲】

【請求項1】

インバータの出力電圧を検出する装置であって、
インバータの出力電圧を低圧に変換して検出する分圧回路と、
前記インバータの制御部から送られるクロック信号に基づいて動作し、前記分圧回路で検出されたアナログ電圧値をデジタルのビット列に変換するΔΣ変調器と、
前記ΔΣ変調器で変換されたデジタル信号を光通信により前記インバータの制御部に送信する光送信器、前記インバータの制御部から送られるクロック信号を光通信により受信する光受信器、前記光送信器および光受信器と前記インバータの制御部の間を接続する光ケーブルを有した光通信部と、
前記インバータの制御部に設けられ、前記ΔΣ変調器から光通信部を介して送信されたデジタルのビット列を入力とし、インバータのスイッチング周期と同期して、前記デジタルのビット列に含まれるΔΣ変調器の量子化ノイズとスイッチング周波数成分を同時に除去するデシメーションフィルタと、
前記インバータの制御部からΔΣ変調器に送るクロック信号を、前記デシメーションフィルタで使用するクロックに対して同位相とするか反転位相とするかを選択する位相選択部と、
を備えたことを特徴とするインバータの出力電圧検出装置。

【請求項2】

前記位相選択部は、前記ΔΣ変調器から光通信部を介して送信されたデジタルのビット列の立上がり時刻と前記デシメーションフィルタで使用するクロックの立上がり時刻との時間差を測定する時間差測定回路と、前記時間差測定回路で測定された時間差に応じて前記位相の選択を行う位相選択回路と、を備えたことを特徴とする請求項１に記載のインバータの出力電圧検出装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、インバータ、特に高圧インバータの出力電圧の検出手法に関する。

【背景技術】

【0002】

セル多重高圧インバータにおいて、例えば特許文献１に記載のように制御性能向上を目的として出力電圧を検出する場合がある。高電圧であるインバータ出力電圧を検出し、制御装置に入力する手段としては一般に計器用変圧器が用いられる。

【0003】

また、インバータの出力電圧を直流からキャリア周波数までの広い帯域で検出可能な技術として、例えば特許文献２の図２や特許文献３に記載のように、絶縁型Ａ／Ｄ変換器を用いる方式が存在する。

【先行技術文献】

【特許文献】

【0004】

【文献】特許第３８９２８０４号公報

【文献】特開２０１５－０４９１０４号公報

【文献】特開２０１７－２２５２１０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、特許文献１の方式では、インバータ出力周波数が変圧器の定格周波数を大幅に上回ると、変圧器の特性により電圧検出値の基本波成分の誤差が増大するという問題がある。

【0006】

また、特許文献２、３の方式では電圧検出部の絶縁がプリント基板上で行われるため耐圧が低く、高圧インバータへの適用はされていなかった。

【0007】

本発明は、上記課題を解決するものであり、その目的は、インバータの出力電圧を広い周波数範囲で検出可能にすることで、装置の制御性能および保護機能を向上させることにある。

【課題を解決するための手段】

【0008】

上記課題を解決するための請求項１に記載のインバータの出力電圧検出装置は、
インバータの出力電圧を検出する装置であって、
インバータの出力電圧を低圧に変換して検出する分圧回路と、
前記インバータの制御部から送られるクロック信号に基づいて動作し、前記分圧回路で検出されたアナログ電圧値をデジタルのビット列に変換するΔΣ変調器と、
前記ΔΣ変調器で変換されたデジタル信号を光通信により前記インバータの制御部に送信する光送信器、前記インバータの制御部から送られるクロック信号を光通信により受信する光受信器、前記光送信器および光受信器と前記インバータの制御部の間を接続する光ケーブルを有した光通信部と、
前記インバータの制御部に設けられ、前記ΔΣ変調器から光通信部を介して送信されたデジタルのビット列を入力とし、インバータのスイッチング周期と同期して、前記デジタルのビット列に含まれるΔΣ変調器の量子化ノイズとスイッチング周波数成分を同時に除去するデシメーションフィルタと、
前記インバータの制御部からΔΣ変調器に送るクロック信号を、前記デシメーションフィルタで使用するクロックに対して同位相とするか反転位相とするかを選択する位相選択部と、を備えたことを特徴とする。

【0009】

請求項２に記載のインバータの出力電圧検出装置は、請求項１において、
前記位相選択部は、前記ΔΣ変調器から光通信部を介して送信されたデジタルのビット列の立上がり時刻と前記デシメーションフィルタで使用するクロックの立上がり時刻との時間差を測定する時間差測定回路と、前記時間差測定回路で測定された時間差に応じて前記位相の選択を行う位相選択回路と、を備えたことを特徴とする。

【発明の効果】

【0010】

（１）請求項１、２に記載の発明によれば、直流からキャリア周波数までの広い周波数範囲でインバータの出力電圧値が得られ、且つ従来の絶縁型Ａ／Ｄ変換器を用いる手法よりも高耐圧を実現することができる。また、ΔΣ変調器に送るクロック信号の位相を選択することができるので、通信遅延がある場合でも安定した動作が可能になる。

【0011】

（２）請求項２に記載の発明によれば、ΔΣ変調器に送るクロック信号の位相を、通信遅延の量に応じて適切な位相のクロックに自動で選択することができ、調整の手間が省ける。

【図面の簡単な説明】

【0012】

【図1】本発明の実施例１による出力電圧検出装置の構成図。

【図2】本発明の実施例１で用いるデシメーションフィルタの構成図。

【図3】図２のデシメーションフィルタの時間応答の説明図。

【図4】本発明の実施例２に搭載するクロック位相選択回路の回路図。

【図5】図４のクロック位相選択回路のタイミングチャート。

【発明を実施するための形態】

【0013】

以下、図面を参照しながら本発明の実施の形態を説明するが、本発明は下記の実施形態例に限定されるものではない。

【実施例1】

【0014】

図１に実施例１のハードウェア構成を示す。図１において１は、負荷としてのモータ（三相モータＭ）２を駆動するインバータである。このインバータ１は、例えばセル多重高圧インバータで構成され、図示省略の制御部で作成されるＰＷＭ信号により、インバータの主回路を構成する半導体素子がスイッチング制御され、三相出力電圧Ｖｕ，Ｖｖ，Ｖｗをモータ２に印加する。インバータ１内の制御部には後述するデシメーションフィルタが設けられている。

【0015】

インバータ１およびモータ２を結ぶ三相電路と接地間には、抵抗３ａ～３ｉを備えた分圧回路３が接続されている。分圧回路３の、抵抗３ａ～３ｃはインバータ１のＵ相出力電圧Ｖｕを低圧に変換して検出し、抵抗３ｄ～３ｆはインバータ１のＶ相出力電圧Ｖｖを低圧に変換して検出し、抵抗３ｇ～３ｉはインバータ１のＷ相出力電圧Ｖｗを低圧に変換して検出する。

【0016】

分圧回路３により検出された電圧は電圧検出回路４内の作動増幅器１１ｕ，１１ｖ，１１ｗを介してΔΣ変調器（１ｂｉｔ－ＡＤＣ）１２ｕ，１２ｖ，１２ｗに入力される。

【0017】

ΔΣ変調器１２ｕ，１２ｖ，１２ｗは、インバータ１内の制御部から光ケーブル１３ｃを介して送られ、光受信器１４（光ＲＸ）により受信されたクロック信号ＣＬＫに基づいて、作動増幅器１１ｕ，１１ｖ，１１ｗの出力である三相各相のアナログ電圧値をデジタル値（ビット列）に変換する。

【0018】

ΔΣ変調器１２ｕ，１２ｖ，１２ｗにより変換されたデジタル信号は光送信器１５ｕ，１５ｖ，１５ｗ（光ＴＸ）および光ケーブル１３ｕ，１３ｖ，１３ｗを介してインバータ１内の制御部に送信される。

【0019】

前記光ケーブル１３ｃ，１３ｕ，１３ｖ，１３ｗ、光受信器１４、光送信器１５ｕ，１５ｖ，１５ｗによって光通信部を構成している。

【0020】

図１のように、電圧検出回路４では、インバータ１から送られるクロック信号ＣＬＫに基づいてΔΣ変調器１２ｕ，１２ｖ，１２ｗを動作させ、それぞれの相電圧をデジタル値（ビット列）に変換してインバータ１の制御部に送信する。

【0021】

電圧検出回路４とインバータ１の通信を光ケーブル１３ｃ，１３ｕ，１３ｖ，１３ｗで行うことで、回路間の絶縁を先行技術よりも高耐圧で実現した。インバータ１側に実装されるデシメーションフィルタと共通のクロックを使用するため、インバータ１から電圧検出回路４にクロック信号ＣＬＫを送る必要がある。

【0022】

図２に実施例１のインバータ側で使用するデシメーションフィルタの構成を示す。このフィルタはｓｉｎｃフィルタと呼ばれるものであり、ΔΣ変調器（１ｂｉｔ－ＡＤＣ）１２ｕ，１２ｖ，１２ｗと共通のクロック周波数（Ｆ_ADC）で動作する積算器２０と、インバータの等価スイッチング周波数（Ｆ_PWM）の２倍で動作する微分器３０を縦続接続した構成となっている。

【0023】

積算器２０は、図１の光送信器１５ｕ，１５ｖ，１５ｗおよび光ケーブル１３ｕ，１３ｖ，１３ｗを介して送られてくるΔΣ変調器１２ｕ，１２ｖ，１２ｗのビット列に、遅延部２１で遅延された前回値を加算器２２において加算する。

【0024】

微分器３０は、積算器２０の出力を遅延部３１、３２で遅延させた値を、減算器３３において積算器２０の出力から差し引く。微分器３０の出力（Ｏｕｔｐｕｔ Ｔｏ ＣＰＵ）は制御部のＣＰＵ回路（図示省略）へ入力され、ＣＰＵ回路はこの入力値に基づいてインバータ１の制御を行う。

【0025】

積算器２０、微分器３０の構成によって、ΔΣ変調器１２ｕ，１２ｖ，１２ｗから送られてくるビット列を等価スイッチング周期の区間で合計した値（移動平均×区間幅）を等価スイッチング周期の半周期ごとに取得できる。このフィルタにより、ビット列が持つ量子化ノイズとインバータ１のスイッチング成分を同時に除去する。

【0026】

ΔΣ変調器１２ｕ，１２ｖ，１２ｗとインバータ１間の光通信の遅延により、送られてくるビット列の位相がデシメーションフィルタのクロックに対して大きく遅れる場合がある。その結果ΔΣ変調器１２ｕ，１２ｖ，１２ｗから送られてくるビット列のエッジとクロックの立ち上がりが重なると、積算器２０が正常に動作しなくなり電圧検出が不可能になる。

【0027】

この問題への対策として、本実施例１では、インバータ１から図１の電圧検出回路４のΔΣ変調器１２ｕ，１２ｖ，１２ｗに送るクロック（Ｃｌｏｃｋ Ｔｏ ＡＤＣ）を、積算器２０に入るクロック（Ｆ_ADC）と同位相とするか又は１８０度遅れとするかを選択できるようにした。

【0028】

すなわち、一方の入力端に入力した、同位相又は１８０度遅れを選択するＳｅｌｅｃｔ信号と、他方の入力端に入力した、デシメーションフィルタで使用するクロック信号Ｆ_ADC（ΔΣ変調器と共通のクロック周波数）との排他的論理和をとるＸＯＲゲート（ｅｘｃｌｕｓｉｖｅ ＯＲ）４０を設け、ＸＯＲゲート４０の出力を、図１のΔΣ変調器１２ｕ，１２ｖ，１２ｗへ送るクロック（Ｃｌｏｃｋ Ｔｏ ＡＤＣ）としている。ＸＯＲゲート４０は本発明の位相選択部を構成している。

【0029】

図２の構成によって、Ｓｅｌｅｃｔ信号が０の時は同位相、１の時は１８０度遅れのクロックが図１のΔΣ変調器１２ｕ，１２ｖ，１２ｗに送られる。インバータ１－電圧検出回路４間の通信遅延の量に応じて適切な位相のクロックを選択することで、遅延がある場合でも安定した動作が可能になる。高圧インバータではユニット故障時以外で配線を繋ぎ変えることはなく、遅延の大きさは一定になるため、Ｓｅｌｅｃｔ信号の値は製品出荷時に手動で調整すればよい。

【0030】

図３に、インバータ１の相電圧指令（Ｌ１）、相電圧出力（Ｌ２）、相電圧検出（Ｌ３）（上記図２のフィルタ出力理論値の電圧換算）を時間軸上で重ねた波形を示す。Ｖ＿ｄｃはセル多重高圧インバータにおけるセル１段分の直流電圧である。図３よりわかるように、相電圧検出値（Ｌ３）にはスイッチング成分が含まれておらず、位相は相電圧指令値（Ｌ１）に対してスイッチング半周期分遅れる。

【0031】

以上のように実施例１によれば、変圧器等を介さずに高圧インバータの出力電圧を検出するため、直流からキャリア周波数までの広い周波数範囲で出力電圧値を得ることができる。また、光ケーブルにより絶縁を行うため、従来の絶縁型Ａ／Ｄ変換器を用いる手法よりも高耐圧を実現できる。また、デシメーションフィルタの動作をインバータのスイッチング周期と同期させることで検出値からスイッチング周波数成分を除去できる。また、ΔΣ変調器（Ａ／Ｄ変換器）に送るクロックの位相を選択できるため、通信の遅延が大きい場合でも安定して動作できる。

【実施例2】

【0032】

実施例１では手動で調整（設定）したＳｅｌｅｃｔ信号によってクロック位相を選択していたが、本実施例２ではクロック位相を自動で選択するように構成した。

【0033】

図４に実施例２における位相選択部を構成するクロック位相選択回路を示す。図４のクロック位相選択回路は、ΔΣ変調器１２ｕ，１２ｖ，１２ｗから送られてくるビット列信号（ＤＡＴＡ）のエッジ（立上がり時刻）とデシメーションフィルタで使用するクロックＣＬＫの立上がり時刻との時間差を測定する要素（時間差測定回路）と、その大きさに応じてクロック位相選択信号（ＳＥＬＥＣＴ）を切り替える要素（位相選択回路）とを有する。

【0034】

図４において、５１は図２のデシメーションフィルタで使用するクロックＣＬＫ（Ｆ_ADC）の立上がりを検出するエッジ検出器であり、５２は図１のΔΣ変調器１２ｕ，１２ｖ，１２ｗから送られてくるビット列信号ＤＡＴＡの立上がりを検出してその立上がりエッジに対応したパルス（２）を得るエッジ検出器である。

【0035】

エッジ検出器５１の出力と前記クロックＣＬＫの論理積がＡＮＤゲート５３によってとられ、その出力側にＣＬＫの立上がりエッジに対応したパルス（１）が得られる。

【0036】

前記得られたパルス（１）と（２）をＳＲラッチ回路５５に入力することで、前記ＣＬＫおよびＤＡＴＡのエッジ同士の時間差に比例した幅のパルス（３）を得るものであるが、ＳＲラッチ回路５５の両入力がともに１になることは禁止であるため、入力端子「Ｒ」が１のときは「Ｓ」が常に０となる回路（５４）を挿入しておく。

【0037】

すなわち、反転入力端子付きＡＮＤゲート５４の反転入力端子にパルス（１）を、非反転入力端子にパルス（２）を各々入力し、反転入力端子付きＡＮＤゲート５４の出力をＳＲラッチ回路５５のセット端子Ｓに入力している。前記エッジ検出器５１～ＳＲラッチ回路５５によって、本発明の時間差測定回路を構成している。

【0038】

ＳＲラッチ回路５５のＱ出力に得られるパルス（３）を積分器５６によって積分することで、エッジ間の時間差（３）を電圧に換算した信号（４）が得られる。

【0039】

このエッジ間の時間差を電圧に換算した信号（４）はコンパレータ５７において、クロック周期の半分から積算器のホールド時間Ｔｈを引いて設定された基準値（０．５ｃｌｋ－Ｔｈ）と比較される。

【0040】

前記クロックＣＬＫの立上がり時点でコンパレータ５７の比較出力信号（５）が０の場合、デシメーションフィルタに送られてくるビット列信号ＤＡＴＡとクロックＣＬＫの立上りが重なっているので、電圧検出回路４のΔΣ変調器１２ｕ，１２ｖ，１２ｗに送るクロックの位相を、以降の回路によって現在選択中のものから１８０度ずらす。ただし、インバータ運転中などの望ましくないタイミングで位相が切り替わるのを防ぐため、ＨＯＬＤ信号が１のときは選択する位相を固定するように構成した。

【0041】

すなわち、例えばインバータ運転中などの望ましくないタイミングのとき１となるＨＯＬＤ信号をＮＯＲゲート（否定論理和回路）５８の一方の入力端に入力し、コンパレータ５７の比較出力信号（５）をＮＯＲゲート５８の他方の入力端に入力し、クロックＣＬＫをＤ型フリップフロップ５９のクロック端子に入力し、ＮＯＲゲート５８の出力をＤ型フリップフロップ５９のＤ入力端子に入力することにより、ＨＯＬＤ信号が０、かつ位相反転条件が成立する（コンパレータ５７の出力が０となる）とＤ型フリップフロップ５９のＱ出力信号（６）が１になる。

【0042】

そして、前記出力信号（６）が１になったとき１クロックだけ１になる信号（７）を、次の回路で得る。すなわち、Ｄ入力端に前記信号（６）を入力し、クロック端子に前記クロックＣＬＫを入力したＤ型フリップフロップ６０と、非反転入力端に前記出力信号（６）を入力し、反転入力端にＤ型フリップフロップ６０のＱ出力を入力した反転入力端子付きＡＮＤゲート６１とを設け、反転入力端子付きＡＮＤゲート６１の出力端側に前記信号（７）を得る。

【0043】

前記信号（６）が１になったとき１クロックだけ１になる信号（７）は、クロック端子に前記クロックＣＬＫが入力されるＴ型フリップフロップ６２のＴ入力端子に入力される。

【0044】

これによって、位相反転条件の成立により信号（７）が１になることによりＴ型フリップフロップ６２のＱ出力であるＳＥＬＥＣＴ信号が切り替り、クロック位相の選択動作が完了する。

【0045】

ＳＥＬＥＣＴ信号が切り替わった時点でΔΣ変調器１２ｕ，１２ｖ，１２ｗに送るクロックは１８０度遅れになるため、ΔΣ変調器１２ｕ，１２ｖ，１２ｗからのビット列信号ＤＡＴＡのエッジも１８０度後ろにずれる。よって、以降は位相反転条件が不成立となりＤ型フリップフロップ５９のＱ出力信号（６）は０になる。

【0046】

実施例２の位相選択回路（図４）はΔΣ変調器１２ｕ，１２ｖ，１２ｗから送られてくる信号の品質が悪くジッタが大きい場合に適切な位相を選択できない可能性があり、この場合は実施例１のように手動調整するのが望ましい。

【0047】

次に、図４の回路における各部の波形を示したタイミングチャートを図５とともに説明する。図５において図４と同一部分は同一符号をもって示している。尚図中のＣＬＫはデシメーションフィルタで使用しているクロック（Ｆ_ADC）であり、（ＣＬＫ＿ＡＤＣ）は、インバータ１の制御部からΔΣ変調器１２ｕ，１２ｖ，１２ｗへ送るクロックである。

【0048】

図５において、クロックＣＬＫが立上がる例えば時刻ｔ１において、エッジ検出器５１、ＡＮＤゲート５３によってＣＬＫの立上がりエッジに対応したパルス（１）が発生する。

【0049】

エッジ検出器５２の出力パルス（２）が立上がる例えば時刻ｔ２からクロックＣＬＫを検出したパルス（１）の立上がり時刻ｔ３の間、エッジ同士の時間差に比例した幅のパルス（３）が発生する。

【0050】

この時刻ｔ２、ｔ３では、ＨＯＬＤ信号が１のため、Ｄ型フリップフロップ５９のＱ出力信号（６）、反転入力端子付きＡＮＤゲート６１の出力（７）はともに０であり、ＳＥＬＥＣＴ信号は切り替らず、クロックＣＬＫとクロック（ＣＬＫ＿ＡＤＣ）は同位相である。

【0051】

本実施例では、例えば時刻ｔ４でＨＯＬＤ信号が０に切り替わる。時刻ｔ４からクロックＣＬＫ１個分が経過した時刻ｔ５において、ＨＯＬＤ信号が０、コンパレータ５７の比較出力信号（５）が０、Ｄ型フリップフロップ５９のクロック端子に入るクロックＣＬＫが１となるため、Ｄ型フリップフロップ５９のＱ出力信号（６）が１となり、これによりＴ型フリップフロップ６２のＴ入力端子の信号（７）も１となる。

【0052】

時刻ｔ５からクロックＣＬＫ１個分が経過した時刻ｔ６において、Ｔ型フリップフロップ６２のＴ入力端子の信号（７）が０になってＱ出力のＳＥＬＥＣＴ信号が１に切り替わる。

【0053】

これによって、時刻ｔ６以降、ΔΣ変調器１２ｕ，１２ｖ，１２ｗに送るクロック（ＣＬＫ＿ＡＤＣ）はクロックＣＬＫに対して１８０度遅れとなり、ΔΣ変調器１２ｕ，１２ｖ，１２ｗからのビット列信号ＤＡＴＡのエッジも時刻ｔ７以降１８０度後にずれる。

【0054】

時刻ｔ７後に積分器５６の出力信号（４）がコンパレータ５７の基準値（０．５ｃｌｋ－Ｔｈ）を超える時刻ｔ８においてコンパレータ５７の出力信号（５）は１となり、次にＤ型フリップフロップ５９に入力されるクロックＣＬＫが立上がる時刻ｔ９において、Ｄ型フリップフロップ５９のＱ出力信号（６）は０となる。

【0055】

時刻ｔ９後の、前記出力信号（４）がコンパレータ５７の基準値以下となる時刻ｔ１０において、コンパレータ５７の出力信号（５）は０となる。

【0056】

本実施例では、例えば時刻ｔ１１においてＨＯＬＤ信号を１に切り替えている。

【0057】

以上のように本実施例２によれば、実施例１の効果に加えて、ΔΣ変調器１２ｕ，１２ｖ，１２ｗに送るクロック信号の位相を、通信遅延の量に応じて適切な位相のクロックに自動で選択することができ、調整の手間が省ける。

【符号の説明】

【0058】

１…インバータ
２…モータ
３…分圧回路
４…電圧検出回路
１１ｕ，１１ｖ，１１ｗ…差動増幅器
１２ｕ，１２ｖ，１２ｗ…ΔΣ変調器
１３ｃ，１３ｕ，１３ｖ，１３ｗ…光ケーブル
１４…光受信器
１５ｕ，１５ｖ，１５ｗ…光送信器
２０…積算器
２１，３１，３２…遅延部
２２…加算器
３０…微分器
３３…減算器
４０…ＸＯＲゲート
５１，５２…エッジ検出器
５３…ＡＮＤゲート
５４，６１…反転入力端子付きＡＮＤゲート
５５…ＳＲラッチ回路
５６…積分器
５７…コンパレータ
５８…ＮＯＲゲート
５９，６０…Ｄ型フリップフロップ
６２…Ｔ型フリップフロップ

【図1】

【図2】

【図3】

【図4】

【図5】