特許 7593341 半導体装置及び電力変換装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-25

(45)【発行日】2024-12-03

(54)【発明の名称】半導体装置及び電力変換装置

(51)【国際特許分類】

   H01L 21/76 20060101AFI20241126BHJP

   H01L 29/78 20060101ALI20241126BHJP

   H01L 29/12 20060101ALI20241126BHJP

【ＦＩ】

H01L29/78 652R

H01L29/78 652T

H01L29/78 652F

H01L29/78 652S

H01L29/78 652D

【請求項の数】 13

(21)【出願番号】P 2022006132

(22)【出願日】2022-01-19

(65)【公開番号】P2023105361

(43)【公開日】2023-07-31

【審査請求日】2024-02-06

(73)【特許権者】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】100109612

【弁理士】

【氏名又は名称】倉谷 泰孝

(74)【代理人】

【識別番号】100116643

【弁理士】

【氏名又は名称】伊達 研郎

(74)【代理人】

【識別番号】100184022

【弁理士】

【氏名又は名称】前田 美保

(72)【発明者】

【氏名】石橋 和也

(72)【発明者】

【氏名】菅原 勝俊

【審査官】杉山 芳弘

(56)【参考文献】

【文献】特開２０１３－２３２５７４（ＪＰ，Ａ）

【文献】特開２０１７－０７９２２５（ＪＰ，Ａ）

【文献】特開２０１６－０５８４９８（ＪＰ，Ａ）

【文献】特開２０１９－１４０２０３（ＪＰ，Ａ）

【文献】特開２０２０－０７７７２１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／７６

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／８６８

Ｈ０１Ｌ ２９／８６１

(57)【特許請求の範囲】

【請求項1】

シリコンよりも禁制帯幅が広い半導体材料を主電流経路に用いた半導体装置であって、
主電流を通電するセル領域と、帯状積層欠陥の拡張方向に前記セル領域を分断する分断領域と、前記セル領域の周囲に設けられた終端領域とを有し、
第１導電型のドレイン領域と、
前記ドレイン領域の上部に配置され、前記ドレイン領域より不純物濃度が低い第１導電型のドリフト領域と、
前記セル領域に配置され、前記ドリフト領域の上部に設けられた第２導電型の第１ウェル領域と、
前記分断領域に配置され、前記ドリフト領域の上部に設けられた第２導電型の第２ウェル領域と、
前記セル領域に配置され、前記第１ウェル領域の上部の一部に設けられた第１導電型のソース領域と、
前記セル領域に配置され、前記第１ウェル領域の上部の一部に、前記ソース領域と隣接して設けられた前記第１ウェル領域より不純物濃度が高い第２導電型の第１ウェルコンタクト領域とを含む半導体層、
前記セル領域に配置され、ゲート絶縁膜を介して前記第１ウェル領域と向かい合うように設けられたゲート電極、
前記セル領域に第１コンタクトホールが設けられ、前記分断領域に２つの第２コンタクトホールが設けられ、前記ゲート電極及び前記半導体層を覆う層間絶縁膜、
前記層間絶縁膜の上に設けられ、前記第１コンタクトホールを介して前記ソース領域および前記第１ウェルコンタクト領域と電気的に接続され、前記２つの第２コンタクトホールを介して前記第２ウェル領域と電気的に接続されるソース電極、及び、
前記ドレイン領域の前記ドリフト領域とは反対側に配置されたドレイン電極、
を備え、
前記２つの第２コンタクトホールは、前記帯状積層欠陥の拡張方向に並んで配置され、
前記第２ウェル領域は、上面視して前記２つの第２コンタクトホールに挟まれた領域において前記帯状積層欠陥の拡張方向に連続する１つの領域で形成されたことを特徴とする、
半導体装置。

【請求項2】

前記分断領域に配置され、前記第２ウェル領域の上部の一部に設けられ、前記２つの第２コンタクトホールを介して前記ソース電極と接続される前記第２ウェル領域より不純物濃度が高い第２ウェルコンタクト領域、
を備える、ことを特徴とする、請求項１に記載の半導体装置。

【請求項3】

前記第２ウェル領域の一部が前記帯状積層欠陥の拡張方向に前記２つの第２ウェルコンタクト領域に挟まれ、前記帯状積層欠陥の拡張方向に沿った前記第２ウェル領域の一部の幅は４０μｍ～５００μｍであることを特徴とする、請求項２記載の半導体装置。

【請求項4】

前記第２ウェルコンタクト領域は、上面視して前記２つの第２コンタクトホールに挟まれた領域において前記帯状積層欠陥の拡張方向に連続する１つの領域で形成されたことを特徴とする、
請求項２に記載の半導体装置。

【請求項5】

前記帯状積層欠陥の拡張方向における前記２つの第２コンタクトホールの間隔は４０μｍ～５００μｍであることを特徴とする、請求項４記載の半導体装置。

【請求項6】

前記第１ウェル領域および前記第２ウェル領域は、連続した第２導電型の層で構成されることを特徴とする、請求項１～５のいずれか一項に記載の半導体装置。

【請求項7】

前記分断領域は、帯状積層欠陥の拡張方向における前記セル領域の中央で前記セル領域を分断していることを特徴とする請求項１～６のいずれか１項に記載の半導体装置。

【請求項8】

前記分断領域は、前記セル領域に少なくとも２つ設けられることを特徴とする請求項１～７のいずれか１項に記載の半導体装置。

【請求項9】

前記分断領域における前記層間絶縁膜の中にも前記ゲート電極が設けられていることを特徴とする請求項１～８のいずれか１項に記載の半導体装置。

【請求項10】

前記分断領域における前記層間絶縁膜の上に設けられるゲート配線を含み、
前記層間絶縁膜は、前記分断領域に前記ゲート配線と前記ゲート電極とを電気的に接続するための第３コンタクトホールを有する、請求項９に記載の半導体装置。

【請求項11】

前記分断領域における前記層間絶縁膜の中に温度センスダイオードが設けられていることを特徴とする請求項１～１０のいずれか１項に記載の半導体装置。

【請求項12】

前記半導体材料は、炭化珪素であることを特徴とする請求項１～１１のいずれか１項に記載の半導体装置。

【請求項13】

請求項１～１２のいずれか一項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
を備えた電力変換装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関わる。

【背景技術】

【0002】

ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ－Ｔｒａｎｓｉｓｔｏｒ）に構造上内蔵されているボディダイオードを活用すると、還流動作時に必要な外付けのダイオードが不要となり、システムの大幅な小型化が図れるため、近年、このボディダイオードを還流ダイオードとして活用する需要が高まっている。

【0003】

一方、半導体材料としてＳｉＣを用いたＭＯＳＦＥＴのボディダイオードに順方向電流を流した場合、多数キャリアと少数キャリアの再結合エネルギーによってＳｉＣ結晶中に存在する基底面転位が拡張し帯状積層欠陥が拡張する。これにより、デバイスのセル領域内に電流が流れにくい部分が発生し、デバイスのオン抵抗が増大する。

【0004】

そこで、帯状積層欠陥の拡張を抑制する技術が検討されている。例えば、特許文献１では、第１導電型のエピタキシャル層の表面に互いに離間して形成されたトランジスタを構成する第２導電型のウェル領域に挟まれる領域において、第１導電型のエピタキシャル層からなる電流制限領域を設けることにより帯状積層欠陥の拡張を抑制する構造としている。さらに、トランジスタを構成する第２導電型のウェル領域の角部での電界集中を緩和するために、電流制限領域のエピタキシャル層表面の左右端部に第２導電型のウェル領域が形成される。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２０１３－２３２５７４

【発明の概要】

【発明が解決しようとする課題】

【0006】

特許文献１の半導体装置によれば、電流制限領域のエピタキシャル層表面の左右端部にウェル領域を形成することによりウェル領域の角部での電界集中を緩和しつつ、帯状積層欠陥の拡張を抑制する。一方、帯状積層欠陥の拡張をさらに抑制するために電流制限領域の幅を広げた場合、ウェル領域間の距離も遠くなり、電流制限領域内のウェル領域の角部での電界集中が生じ、耐圧が顕著に低下するという課題があった。

【0007】

本開示は、上述した課題を解決するためになされたものであり、耐圧低下を防止しつつ、帯状積層欠陥の拡張を抑制できる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0008】

本開示に係る半導体装置は、シリコンよりも禁制帯幅が広い半導体材料を主電流経路に用いた半導体装置であって、主電流を通電するセル領域と、帯状積層欠陥の拡張方向にセル領域を分断する分断領域と、セル領域の周囲に設けられた終端領域とを有し、第１導電型のドレイン領域と、ドレイン領域の上部に配置され、ドレイン領域より不純物濃度が低い第１導電型のドリフト領域と、セル領域に配置され、ドリフト領域の上部に設けられた第２導電型の第１ウェル領域と、分断領域に配置され、ドリフト領域の上部に設けられた第２導電型の第２ウェル領域と、セル領域に配置され、第１ウェル領域の上部の一部に設けられた第１導電型のソース領域と、セル領域に配置され、第１ウェル領域の上部の一部に、ソース領域と隣接して設けられた第１ウェル領域より不純物濃度が高い第２導電型の第１ウェルコンタクト領域とを含む半導体層、セル領域に配置され、ゲート絶縁膜を介して第１ウェル領域と向かい合うように設けられたゲート電極、セル領域に第１コンタクトホールが設けられ、分断領域に２つの第２コンタクトホールが設けられ、ゲート電極及び半導体層を覆う層間絶縁膜、層間絶縁膜の上に設けられ、第１コンタクトホールを介してソース領域および第１ウェルコンタクト領域と電気的に接続され、２つの第２コンタクトホールを介して第２ウェル領域と電気的に接続されるソース電極、及び、ドレイン領域のドリフト領域とは反対側に配置されたドレイン電極、を備え、２つの第２コンタクトホールは、帯状積層欠陥の拡張方向に並んで配置され、第２ウェル領域は、上面視して２つの第２コンタクトホールに挟まれた領域において帯状積層欠陥の拡張方向に連続する１つの領域で形成されたことを特徴とする。

【発明の効果】

【0009】

本開示によれば、耐圧低下を防止しつつ、帯状積層欠陥の拡張を抑制できる。

【図面の簡単な説明】

【0010】

【図1】実施の形態１に係る半導体装置の概略構成を示す平面図である。

【図2】実施の形態１に係る半導体装置の概略構成を示す断面図である。

【図3】実施の形態１に係る半導体装置の概略構成を示す断面図である。

【図4】実施の形態１に係る半導体装置の概略構成を示す平面図である。

【図5】実施の形態１に係る半導体装置の概略構成を示す平面図である。

【図6】実施の形態１に係る半導体装置の概略構成を示す断面図である。

【図7】実施の形態１に係る半導体装置の概略構成の変形例を示す平面図である。

【図8】実施の形態２に係る半導体装置の概略構成を示す断面図である。

【図9】実施の形態２に係る半導体装置の概略構成を示す平面図である。

【図10】実施の形態３に係る半導体装置の概略構成を示す断面図である。

【図11】実施の形態３に係る半導体装置の概略構成を示す平面図である。

【図12】実施の形態４に係る半導体装置の概略構成を示す平面図である。

【図13】実施の形態４に係る半導体装置の概略構成を示す断面図である。

【図14】実施の形態４に係る半導体装置の概略構成を示す平面図である。

【図15】実施の形態５に係る半導体装置の概略構成を示す断面図である。

【図16】実施の形態１に係る半導体装置の概略構成の変形例を示す平面図である。

【図17】実施の形態１に係る半導体装置の概略構成の変形例を示す平面図である。

【図18】本施の形態６に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。

【発明を実施するための形態】

【0011】

実施の形態１．
図１～図７を用いて本実施の形態における半導体装置１０１について説明する。
図１は半導体装置１０１を上面視した主表面の平面図である。半導体装置１０１としてＭＯＳＦＥＴが例示される。図１に示されるように半導体装置１０１には、半導体基板に耐圧を保持する終端領域５６、終端領域５６に囲まれて主電流を通電するセル領域５０、セル領域５０を帯状積層欠陥７０の拡張方向に分断する分断領域５１が設けられる。ＭＯＳＦＥＴのゲート電極と電気的に接続されるゲートパッド６０がセル領域５０内に設けられる。ゲートパッド６０の部分を除く２つのセル領域５０及び分断領域５１にはＭＯＳＦＥＴのソース電極と電気的に接続される図示しないソースパッドが設けられる。ゲートパッド６０はソースパッドと分離して形成されている。分断領域５１は、セル領域５０の中央でセル領域５０を帯状積層欠陥７０の拡張方向に分断する。

【0012】

図２は本実施の形態における半導体装置１０１の構造を示す断面図であり、後述する図４のセル領域５０の一部であるＡ－Ａ断面に相当する。半導体装置１０１は半導体層１５を含む。セル領域５０において、半導体層１５は、第１導電型の半導体基板であるドレイン領域１と、ドレイン領域１の上部に設けられドレイン領域１より不純物濃度が低い第１導電型のドリフト領域２と、ドリフト領域２の上部に設けられた第２導電型の第１ウェル領域３Ａとを含む。

【0013】

半導体層１５は、第１ウェル領域３Ａの上部の一部に設けられた第１導電型のソース領域４と、第１ウェル領域３Ａの上部の別の一部に設けられた第２導電型の第１ウェルコンタクト領域５Ａとを含む。ソース領域４の不純物濃度はドリフト領域２より高く、第１ウェルコンタクト領域５Ａの不純物濃度は第１ウェル領域３Ａより高い。

【0014】

半導体装置１０１は、第１ウェル領域３Ａにおけるソース領域４の上部から他のソース領域４の上部に亘って設けられたゲート絶縁膜６と、ゲート絶縁膜６を介して第１ウェル領域３Ａと向かい合うように設けられたゲート電極７とを含む。半導体装置１０１は、ゲート絶縁膜６とゲート電極７とを覆う、ゲート絶縁膜６より厚い第１層間絶縁膜８Ａと、第１層間絶縁膜８Ａの上部に設けられ、第１層間絶縁膜８Ａに形成された第１コンタクトホール９Ａを介してソース領域４及び第１ウェルコンタクト領域５Ａと電気的に接続されるソース電極１０とを含む。ソース電極１０は第１ウェルコンタクト領域５Ａを介して第１ウェル領域３Ａと電気的に接続される。半導体装置１０１はさらに、ドレイン領域１のドリフト領域２とは反対側に設けられたドレイン電極１１を含む。

【0015】

セル領域５０に設けられたＭＯＳＦＥＴの動作を、第１導電型がｎ型、第２導電型がｐ型である場合について説明する。ゲート電極７にソース電極１０に対しある閾値以上の電圧が印加されると、ゲート電極７の下にある第１ウェル領域３Ａの表面にｎ型のチャネル領域が形成され、ソース領域４とドリフト領域２とが電気的に繋がる。これが半導体装置１０１のオン状態であり、チャネル領域を介してドレイン電極１１からソース電極１０へ電流が流れる。この電流がセル領域５０の主電流である。ゲート電極７にソース電極１０に対し当該閾値より低い電圧が印加されるとチャネル領域は消滅し、ＭＯＳＦＥＴはオフ状態となる。ドレイン電極１１とソース電極１０との間は電気的に遮断される。

【0016】

図３は本実施の形態における半導体装置１０１の構造を示す断面図であり、後述する図４の分断領域５１を含むＢ－Ｂ断面に相当する。半導体層１５は、分断領域５１において、ドリフト領域２の上部に設けられた、第１ウェル領域３Ａと連続する第２ウェル領域３Ｂを含む。半導体装置１０１は第２ウェル領域３Ｂの上部にゲート絶縁膜６より厚い第２層間絶縁膜８Ｂを備える。第２層間絶縁膜８Ｂは、図示されない箇所で第１層間絶縁膜８Ａと連続している。従って第１層間絶縁膜８Ａ及び第２層間絶縁膜８Ｂは一体の層間絶縁膜によって構成され、第１層間絶縁膜８Ａ及び第２層間絶縁膜８Ｂは同じ厚みである。ソース電極１０は第２層間絶縁膜８Ｂの上部にセル領域５０から連続して形成されている。加えて、分断領域５１においてソース領域４及びゲート電極７は形成されない。

【0017】

分断領域５１は２つの境界領域５１Ａと、その間に挟まれた電流制限領域５１Ｂとを有する。各境界領域５１Ａには、第２層間絶縁膜８Ｂに第２コンタクトホール９Ｂが、第２ウェル領域３Ｂの上部に第２ウェルコンタクト領域５Ｂがそれぞれ形成され、第２コンタクトホール９Ｂを介して第２ウェル領域３Ｂ及び第２ウェルコンタクト領域５Ｂがソース電極１０と電気的に接続されている。つまり２つの第２コンタクトホール９Ｂは帯状積層欠陥の拡張方向に並んで配置される。電流制限領域５１Ｂはソース電極１０と第２ウェル領域３Ｂとを電気的に接続するためのコンタクトホール及びウェルコンタクト領域が形成されていない領域であり、第２ウェル領域３Ｂが半導体層１５の表面に形成されて第２層間絶縁膜８Ｂと接している。第２ウェル領域３Ｂは、上面視して前記２つの第２コンタクトホール９Ｂに挟まれた領域において前記帯状積層欠陥の拡張方向に連続する１つの領域で形成される。このため分断領域５１ではドリフト領域２は半導体層１５の表面には形成されない。このような構成により分断領域５１にはトランジスタが形成されない。従って分断領域５１には主電流は流れない。

【0018】

図４はセル領域５０及び分断領域５１の不純物注入領域を示す平面図であり、半導体装置１０１からゲート絶縁膜６、ゲート電極７、第１層間絶縁膜８Ａ、第２層間絶縁膜８Ｂ及びソース電極１０を取り除いた半導体層１５の表面を示す。図５は図４にゲート電極７を配置した図であり、セル領域５０及び分断領域５１の不純物注入領域にゲート電極７を追加した平面図である。図４及び図５は図１の一点鎖線で示した部分Ｘで示された領域の拡大図に相当する。

【0019】

図４に示すように、分断された２つのセル領域５０の各々において、ソース領域４及び第１ウェルコンタクト領域５Ａのすべて並びに第１ウェル領域３Ａの一部及びドリフト領域２の一部からなる単位セル（一点鎖線で示した部分Ｙ）が、並んで敷き詰められている。例えば複数の単位セルＹは、帯状積層欠陥７０の拡張方向及びその拡張方向に直交する方向の格子状に配置される。第１ウェルコンタクト領域５Ａはソース領域４に囲まれる。ソース領域４内に第１コンタクトホール９Ａ（点線で示す）が設けられ、ソース領域４及び第１ウェルコンタクト領域５Ａに接続される。ソース領域４を第１ウェル領域３Ａが囲む。ソース領域４及び第１ウェルコンタクト領域５Ａからなる領域は第１ウェル領域３Ａ表面において互いに離間して格子状に複数配列される。図２で示される３つの第１ウェル領域３Ａは一つのウェル領域３として互いに接続して形成されている。ドリフト領域２の一部は、隣接する２つのソース領域４の間に設けられ、第１ウェル領域３Ａに囲まれる。

【0020】

分断領域５１の帯状積層欠陥７０の拡張方向の両端には、上面視して帯状積層欠陥７０の拡張方向に直交する方向に延びる境界領域５１Ａが設けられる。電流制限領域５１Ｂは２つの境界領域５１Ａに挟まれ、帯状積層欠陥７０の拡張方向に直交する方向に延びている。第２ウェル領域３Ｂ内に２つの第２ウェルコンタクト領域５Ｂが離れて設けられ、２つの境界領域５１Ａにそれぞれ配置される。２つの第２ウェルコンタクト領域５Ｂは第２ウェル領域内で分離されてもよいし、図示されない箇所で接続されていてもよい。第２層間絶縁膜８Ｂには１つの孔で形成された第２コンタクトホール９Ｂ（点線で示す）が２つ設けられ、第２ウェルコンタクト領域５Ｂにそれぞれ接続される。２つの第２コンタクトホール９Ｂの間の間隔は単位セルＹの一辺よりも広い。電流制限領域５１Ｂには２つの第２ウェルコンタクト領域５Ｂに挟まれるように第２ウェル領域３Ｂが形成されている。
第１ウェル領域３Ａと第２ウェル領域３Ｂとはドリフト領域２内で互いに連続して形成されている。しかし第１ウェル領域３Ａと第２ウェル領域３Ｂとはドリフト領域２内のセル領域５０と分断領域５１との境界部分で分離されていてもかまわない。

【0021】

図５に示されるようにゲート電極７は、例えばポリシリコンで形成され、第１ウェル領域３Ａ及びソース領域４の一部と重なるように配置される。ゲート電極７には、単位セルＹにそれぞれ対応し、各単位セルＹのソース領域４の他の一部及び第１ウェルコンタクト領域５Ａを開口する開口部Ｚが複数設けられている。
図示しないが、図５で示される半導体装置１０１の主面上に第１コンタクトホール９Ａ及び第２コンタクトホール９Ｂを有した層間絶縁膜（例えば、酸化シリコンを材料とする）が設けられる。この層間絶縁膜が第１層間絶縁膜８Ａ及び第２層間絶縁膜８Ｂとなる。層間絶縁膜上にさらにアルミ配線（アルミニウムを材料とした配線層）が設けられる。このアルミ配線はソース電極１０、ゲート配線及びゲートパッド６０を構成する。ゲート配線はゲートパッド６０と繋がり且つゲート電極７に電気的に接続される。ソース電極１０は、ゲートパッド６０及びゲート配線と分離され、その表面がソースパッドとなる。

【0022】

ドレイン領域１、ドリフト領域２、第１ウェル領域３Ａ、第２ウェル領域３Ｂ，ソース領域４、第１ウェルコンタクト領域５Ａ及び第２ウェルコンタクト領域５Ｂは、シリコンよりも禁制帯幅が広い半導体材料で構成される。つまり主電流の経路にシリコンよりも禁制帯幅が広い半導体材料が用いられる。シリコンよりも禁制帯幅が広い半導体材料として炭化珪素（不純物が添加された炭化珪素も含む）が挙げられる。半導体基板として、（０００１）面から＜１１－２０＞の方向に数度傾斜した面が主表面となる、いわゆるオフ角を有した炭化珪素半導体基板が用いられる。

【0023】

ドリフト領域２はエピタキシャル拡張によって炭化珪素半導体基板の主表面に形成される。周知のリソグラフィ技術及びイオン注入技術を用いてドリフト領域２の主表面に不純物を注入することによって、第１ウェル領域３Ａ、第２ウェル領域３Ｂ，ソース領域４、第１ウェルコンタクト領域５Ａ及び第２ウェルコンタクト領域５Ｂが形成される。第１ウェル領域３Ａ及び第２ウェル領域３Ｂは同時に形成されるため、同じ深さ及び同じ濃度分布を有する。第１ウェルコンタクト領域５Ａ及び第２ウェルコンタクト領域５Ｂは同時に形成されるため、同じ深さ及び同じ濃度分布を有する。

【0024】

図６は本実施の形態における半導体装置１０１の構造を示す断面図である。図中に示す矢印はボディダイオードに流れる電流の向きを示している。
セル領域５０及び分断領域５１においてボディダイオードに順方向電流を流した場合の動作について説明する。ここでは第１導電型がｎ型であり、第２導電型がｐ型である場合について説明する。

【0025】

ＭＯＳＦＥＴ構造は、ソースドレイン間にｐ型ウェルコンタクト領域（第１ウェルコンタクト領域５Ａ及び第２ウェルコンタクト領域５Ｂ）、ｐ型ウェル領域（第１ウェル領域３Ａ及び第２ウェル領域３Ｂ）及びｎ型ドリフト領域２から構成されるボディダイオードを有する。

【0026】

セル領域５０では、ドレイン電極１１に対しソース電極１０が高い電圧が印加されると、ボディダイオードの各不純物領域に少数キャリアが注入される。特にｎ型ドリフト領域２に注入された少数キャリア（正孔）が多数キャリア（電子）と再結合する際の再結合エネルギーによってドレイン領域１及びドリフト領域２の少なくともいずれかに存在する基底面転位が拡張し帯状積層欠陥７０が発生する。

【0027】

炭化珪素を用いた半導体装置では、上面視して帯状積層欠陥が拡張する方向は定まっており、その拡張方向は結晶方位［－１１００］または［１－１００］の方向である。よって「帯状積層欠陥の拡張方向」とは、実際に帯状積層欠陥が発生したどうかに拘わらず、上面視して帯状積層欠陥が最も拡張しやすい方向を意味する。半導体装置１０１であれば、「帯状積層欠陥の拡張方向」を結晶方位［－１１００］または［１－１００］の方向と言い換えることができる。図６において、例えば、左向きを［－１１００］の方向とした場合、右向きが［１－１００］の方向である。

【0028】

境界領域５１Ａでは、第２コンタクトホール９Ｂを介してソース電極１０と第２ウェル領域３Ｂとが電気的に接続されているため、セル領域５０と同様に帯状積層欠陥７０が発生する。
電流制限領域５１Ｂでは、コンタクトホールが形成されていないため、ドリフト領域２に実質的に少数キャリアが注入されない。そのため、ドレイン領域１及びドリフト領域２に存在する基底面転位が拡張せず帯状積層欠陥７０が発生しないことに加えて、セル領域５０又は境界領域５１Ａで発生した帯状積層欠陥７０の拡張を抑制する。

【0029】

分断領域５１で境界領域５１Ａと電流制限領域５１Ｂは第２ウェル領域３Ｂで電気的に接続されていることで、第２ウェル領域３Ｂの抵抗は大きいものの電流制限領域５１Ｂにおける第２ウェル領域３Ｂからドリフト領域２へ少量ながら少数キャリアが注入され、帯状積層欠陥７０が部分的に拡張する。よって帯状積層欠陥７０の拡張を抑えるため電流制限領域５１Ｂの幅は広いほうがよい。他方、電流制限領域５１Ｂは主電流を通流しない領域となるため、電流制限領域５１Ｂの幅を広くとりすぎると通流可能なセル領域５０の面積が減少しチップ性能が低下する。境界領域５１Ａからの少数キャリアの広がりを完全に抑制しつつチップ性能を確保するためには、帯状積層欠陥７０の拡張方向における電流制限領域５１Ｂの幅は４０μｍ以上５００μｍ以下であることが望ましい。

【0030】

このように本実施の形態の半導体装置１０１は、電流制限領域５１Ｂは第２コンタクトホール９Ｂを設けない構造とすることで、ボディダイオードに順方向電流が流れることを防止し、帯状積層欠陥７０の拡張方向に分断するように形成されていることで、セル領域５０及び境界領域５１Ａの少なくともいずれかで発生した帯状積層欠陥７０が電流制限領域５１Ｂに到達した場合、帯状積層欠陥７０の拡張を止める。結果、電流制限領域５１Ｂにより帯状積層欠陥７０の拡張を抑制することができる。

【0031】

また、分断領域５１において、第２ウェル領域３Ｂは上面視して２つの第２コンタクトホールに挟まれた領域において帯状積層欠陥の拡張方向に連続する１つの領域で形成されるので、分断領域５１で第２導電型の半導体領域による角部が生じない。結果、分断領域５１で角部での電界集中が発生しにくくなり、耐圧が顕著に低下することを防止できる。

【0032】

また、分断領域５１はセル領域５０の中央でセル領域５０を帯状積層欠陥７０の拡張方向に分断していることで、セル領域５０又は境界領域５１Ａで発生した帯状積層欠陥７０の面積を少なくとも半分以下に制限する。結果、セル領域５０内で電流が流れにくい部分が増大するのを防止しセル領域５０におけるオン抵抗の増加を低減できる。

【0033】

また、分断領域５１で第２層間絶縁膜８Ｂ直下全面に第２ウェル領域３Ｂが形成され、ソース電極１０と電気的に接続されていることで、半導体装置１０１におけるスイッチングオフ時に、ソース及びドレイン間で高電圧がかかった場合でも第２ウェル領域３Ｂはソース電極１０と概ね同じ電位となる。結果、特許文献１のように、半導体層の表面にドリフト領域を露出させ、ドリフト領域の上に層間絶縁膜を形成する場合に比べて第２層間絶縁膜８Ｂ直下の電位が固定され、第２層間絶縁膜８Ｂの絶縁破壊を防止できる。

【0034】

また、境界領域５１Ａで第２コンタクトホール９Ｂを介して第２ウェルコンタクト領域５Ｂがソース電極１０と電気的に接続されていることで、半導体装置１０１におけるオン状態とオフ状態との切り替えが速い高速スイッチング動作時に、変位電流が第２ウェルコンタクト領域５Ｂからソース電極１０へ優先的に流れる。結果、第２ウェルコンタクト領域５Ｂを設けず、第２ウェル領域３Ｂに直接ソース電極１０を接続する場合に比べて変位電流を効率よく回収し、分断領域５１直下の変位電流による電位差を小さくできるため第２層間絶縁膜８Ｂの絶縁破壊を抑制できる。

【0035】

なお、分断領域５１はセル領域５０の中央に配置され、セル領域５０を帯状積層欠陥７０の拡張方向に２領域に分断する例を説明したが、図７に示すように分断領域５１を２箇所以上に配置し、セル領域５０を３領域以上に分断してもよい。分断領域５１を２箇所以上に増やすことで、分断領域５１を１箇所設置した場合に比べて、帯状積層欠陥７０の拡張を抑制し帯状積層欠陥７０の面積を小さくする。結果、セル領域５０におけるオン抵抗の増加をさらに低減することができる。

【0036】

また、第２ウェルコンタクト領域５Ｂは第２ウェル領域３Ｂと同一の導電型とする例を示したが、半導体装置１０１のスイッチング速度によっては第２ウェル領域３Ｂより不純物濃度が高ければ異なる導電型としてもよい。スイッチングがより速くなると、第２ウェルコンタクト領域５Ｂと第２ウェル領域３Ｂとの接合容量を介して変位電流がソース電極１０に抜けやすくなる。さらに第２ウェルコンタクト領域５Ｂがｎ型である場合、ｐ型と比較して低抵抗であるためその効果は増す。

【0037】

実施の形態２．
図８は本実施の形態における半導体装置１０２の構造を示す断面図であり、後述する図９におけるＢ－Ｂ断面に相当する。
実施の形態１において、第２ウェルコンタクト領域５Ｂが境界領域５１Ａに形成される構成について説明したが、本実施の形態では、第２ウェルコンタクト領域５Ｃが分断領域５２に形成されている点が実施の形態１と異なる。それ以外の構成は実施の形態１と同様であり、実施の形態１と同一のもの又は相当するものには同一の符号を付している。

【0038】

半導体層１６は分断領域５２において、第２ウェルコンタクト領域５Ｂの代わりに、第２ウェル領域３Ｂの上部に設けられた第２ウェルコンタクト領域５Ｃを含み、それ以外は半導体層１５と同じ構成である。第２ウェルコンタクト領域５Ｃは分断領域５２の全体に設けられる。つまり、第２ウェルコンタクト領域５Ｃは上面視して２つの第２コンタクトホール９Ｂに挟まれた領域において帯状積層欠陥の拡張方向に連続する一つの領域で形成されている。そのため分断領域５２における半導体層１６の表面には第２ウェル領域３Ｂは形成されない。第２ウェルコンタクト領域５Ｃの上部にゲート絶縁膜６より厚い第２層間絶縁膜８Ｂが形成される。２つの第２コンタクトホール９Ｂは、分断領域５２においてセル領域５０との境界付近の第２層間絶縁膜８Ｂに設けられる。

【0039】

図９はセル領域５０及び分断領域５２の不純物注入領域を示す平面図である。
分断領域５２の全体に第２ウェルコンタクト領域５Ｃが形成される。分断領域５２の２つのセル領域５０とのそれぞれ境界付近には、帯状積層欠陥の拡張方向に対して直交する方向に延びる１つの孔で形成された第２コンタクトホール９Ｂが設けられ、第２ウェルコンタクト領域５Ｃに接続される。よって２つの第２コンタクトホール９Ｂを介して第２ウェル領域３Ｂ及び第２ウェルコンタクト領域５Ｃがソース電極１０と電気的に接続される。

【0040】

本実施の形態の分断領域５２においてボディダイオードに順方向電流を流した場合の動作について説明する。
セル領域５０との分断領域５２の境界付近では、第２コンタクトホール９Ｂを介してソース電極１０と第２ウェル領域３Ｂとが電気的に接続されているため、セル領域５０と同様に帯状積層欠陥７０が発生する。

【0041】

分断領域５２の第２コンタクトホール９Ｂが形成されていない領域では、第２コンタクトホール９Ｂが形成されていないものの、第２ウェルコンタクト領域５Ｃが分断領域５２全般に形成されており、ソース電極１０と第２ウェル領域３Ｂとが電気的に接続されている。しかし、ボディダイオードに流れる順方向電流は、第２ウェルコンタクト領域５Ｃにおける第２コンタクトホール９Ｂ直下及びその周辺に流れる。また、第２ウェルコンタクト領域５Ｃを形成しても分断領域５２の第２コンタクトホール９Ｂが形成されていない領域では順方向電流は減少しており、帯状積層欠陥が拡張するほどの少数キャリアはドリフト領域２に注入されない。帯状積層欠陥の拡張方向における分断領域５２の中央及びその周辺ではドリフト領域２への少数キャリアの注入はない。そのため、ドレイン領域１及びドリフト領域２の少なくともいずれかに存在する基底面転位が拡張せず帯状積層欠陥７０が発生しないことに加えて、第２コンタクトホール９Ｂ直下で発生した帯状積層欠陥７０の拡張を抑制する。

【0042】

帯状積層欠陥７０の拡張を完全に抑制し、且つチップ性能が低下しない程度に主電流の密度（チップ全体に対するセル領域５０の面積の割合）を確保するため、帯状積層欠陥の拡張方向に並んで配置される２つの第２コンタクトホール９Ｂの間隔は４０μｍ以上５００μｍ以下であることが望ましい。

【0043】

なお、第２ウェルコンタクト領域５Ｃは第２ウェル領域３Ｂと同一の導電型とする例を示したが、半導体装置１０２のスイッチング速度によっては第２ウェル領域３Ｂより不純物濃度が高ければ異なる導電型としてもよい。

【0044】

このように本実施の形態の半導体装置１０２は、実施の形態１の効果に加えて、分断領域５２の全体で、半導体層１６の表面に第２ウェルコンタクト領域５Ｃが形成されているので、分断領域５１の一部で第２ウェルコンタクト領域５Ｂを形成する実施の形態１と比較して、高速スイッチング動作時の変位電流を効率よく回収し、分断領域５２直下の変位電流による電位差を小さくできるため第２層間絶縁膜８Ｂの絶縁破壊を抑制できる。

【0045】

実施の形態３．
図１０は本実施の形態における半導体装置１０３の構造を示す断面図であり、後述する図１１のＡ－Ａ断面に相当する。
実施の形態１において、分断領域５１において第２ウェル領域３Ｂの上部に第２層間絶縁膜８Ｂ及びソース電極１０が形成される構成について説明したが、本実施の形態では、実施の形態１の構成に加えて第２ウェル領域３Ｂの上部に第２層間絶縁膜８Ｂに覆われたゲート電極７が形成されている点、及びゲート電極７と第２ウェル領域３Ｂおよび第２ウェルコンタクト領域５Ｂとの間に第３層間絶縁膜８Ｃが設けられる点が実施の形態１と異なる。それ以外の構成は実施の形態１と同様であり、実施の形態１と同一のもの又は相当するものには同一の符号を付している。

【0046】

分断領域５３において、第２ウェル領域３Ｂおよび第２ウェルコンタクト領域５Ｂの上部にゲート絶縁膜６より厚い第３層間絶縁膜８Ｃが形成される。ゲート電極７はセル領域５０から連続して第３層間絶縁膜８Ｃの上部にも形成される。第２層間絶縁膜８Ｂはゲート電極７を覆うように形成される。よってゲート電極７は第２層間絶縁膜８Ｂ及び第３層間絶縁膜８Ｃで構成される層間絶縁膜の中に設けられる構成となる。ソース電極１０は第２層間絶縁膜８Ｂの上部にセル領域５０から連続して形成されている。加えて、分断領域５３においてソース領域４は形成されない。

【0047】

境界領域５３Ａには、第２層間絶縁膜８Ｂ及び第３層間絶縁膜８Ｃに第２コンタクトホール９Ｂが形成され、第２コンタクトホール９Ｂを介して第２ウェル領域３Ｂ及び第２ウェルコンタクト領域５Ｂがソース電極１０と電気的に接続されている。ゲート電極７は第２コンタクトホール９Ｂを通すための開口部７Ａを有する。
電流制限領域５３Ｂは第２コンタクトホール９Ｂが形成されていない領域であり、第２ウェル領域３Ｂが電流制限領域５３Ｂの全体にわたって第３層間絶縁膜８Ｃと接している。実施の形態１と同様、第２ウェル領域３Ｂは、分断領域５３の一端の境界領域５３Ａと他端の境界領域５３Ａに挟まれている。
なお図１０において、第２ウェルコンタクト領域５Ｂに代えて、実施の形態２の第２ウェルコンタクト領域５Ｃを第２ウェル領域３Ｂに設けてもよい。

【0048】

図１１はセル領域５０及び分断領域５３の不純物注入領域にゲート電極７を追加した平面図であり、図１０から第１層間絶縁膜８Ａ及び第２層間絶縁膜８Ｂを取り除いた半導体装置１０３の主表面を示す。図１１は図１の一点鎖線で示した部分Ｘで示された領域の拡大図に相当する。
分断領域５３では、セル領域５０から連続してゲート電極７が形成され、２つの境界領域５３Ａの各々において、ゲート電極７には、帯状積層欠陥の拡張方向に並ぶ複数の開口部７Ａが形成され、各開口部７Ａのなかに第２コンタクトホール９Ｂが形成されている。第２コンタクトホール９Ｂが複数の孔で形成されている理由は、ゲート電極７の電位をセル領域５０及び分断領域５３で共通化するためである。
上方からみれば第２コンタクトホール９Ｂをゲート電極７が囲み、セル領域５０と分断領域５３に形成されたゲート電極７は互いに連続して形成されている。

【0049】

このように本実施の形態の半導体装置１０３は、実施の形態１の効果に加えて、分断領域５３で、ゲート電極７が形成されていることで、分断領域５３にゲート電極７を形成しない場合と比較して、半導体装置１０３のゲート駆動信号に対する応答が速くなる。

【0050】

実施の形態４．
実施の形態３において、分断領域５３の上部にソース電極１０が設けられた構成について説明したが、本実施の形態では、ゲートフィンガー（ゲート電極７に接続されるゲート配線である）が分断領域５４に設けられている点、ソース電極の形状、及び、ゲートパッドの配置される位置が実施の形態３と異なる。それ以外の構成は実施の形態３と同様であり、実施の形態３と同一のもの又は相当するものには同一の符号を付している。

【0051】

図１２～図１４を用いて本実施の形態における半導体装置１０４について説明する。
図１２に示される半導体装置１０４は、ゲートパッド６１がセル領域５０を帯状積層欠陥７０の拡張方向に分断するように設けられ、ゲートフィンガーが分断領域５４として形成されている。

【0052】

図１３は本実施の形態における半導体装置１０４の構造を示す断面図であり、後述する図１４のＡ－Ａ断面に相当する。
分断領域５４において、ゲート電極７の上部に位置する第２層間絶縁膜８Ｂにゲート電極７とゲートフィンガー２０とを電気的に接続するための第３コンタクトホール９Ｃが形成される。ゲートフィンガー２０は、図１２のゲートパッド６１に電気的に接続される。ソース電極１０とゲート電極７とのショート防止を目的としてアルミ配線に開口部９Ｄが形成されている。
第２コンタクトホール９Ｂは第２層間絶縁膜８Ｂ及び第３層間絶縁膜８Ｃに設けられ、ソース電極１０は第２コンタクトホール９Ｂを介して第２ウェルコンタクト領域５Ｂと電気的に接続される。ゲート電極７は第２コンタクトホール９Ｂを通すための開口部７Ａを有する。
なお図１３において、第２ウェルコンタクト領域５Ｂに代えて、実施の形態２の第２ウェルコンタクト領域５Ｃを第２ウェル領域３Ｂに設けてもよい。

【0053】

図１４はセル領域５０及び本実施の形態における分断領域５４におけるアルミ配線を示す平面図である。図１４は図１２の一点鎖線で示した部分Ｘで示された領域の拡大図に相当する。
上方から見れば、ゲートフィンガー２０は電流制限領域５４Ｂ上に配置された第１の部分と、第１の部分から終端領域５６に隣接する領域で帯状積層欠陥の拡張方向の双方向にそれぞれ延びる第２の部分及び第３の部分を有する。ソース電極１０は分離された２つのセル領域５０の上にそれぞれ設けられる。斜線の部分はソース電極１０とゲートフィンガー２０とを分離する配線の開口部９Ｄを示す。
ゲート電極７は、ゲートフィンガー２０及びソース電極１０の下方に設けられ、図１４で示す部分の全体に形成されている。ゲート電極７とゲートフィンガー２０との間にある層間絶縁膜に複数の第３コンタクトホール９Ｃがゲートフィンガー２０のパターン形状に沿って設けられる。ゲートフィンガー２０は複数の第３コンタクトホール９Ｃを介してゲート電極７と電気的に接続される。ゲートフィンガー２０は分断領域５４に沿って図の右方に延在しており、端部でゲートパッド６１とつながっている。
ゲート電極７には、ソース電極１０と重なる位置に開口部９Ｄに沿うようにして複数の開口部７Ａが設けられている。各開口部７Ａのなかには、ソース電極１０と第２ウェルコンタクト領域５Ｂとを電気的に接続するための第２コンタクトホール９Ｂが設けられる。
なお一点鎖線は、半導体層１５の表面における第１ウェル領域３Ａ及び第２ウェル領域３Ｂと第２ウェルコンタクト領域５Ｂとの境界を示している。

【0054】

このように本実施の形態の半導体装置１０４は、実施の形態１及び実施の形態３と同様の効果を奏する。

【0055】

なお、ゲートパッド６１がセル領域５０を帯状積層欠陥７０の拡張方向に分断するように設けられる例を説明したが、ゲートパッド６１は半導体装置１０４上のどこに配置してもよい。

【0056】

実施の形態５．
図１５は本実施の形態における半導体装置１０５の構造を示す断面図である。
実施の形態３において、第２ウェル領域３Ｂの上部に第２層間絶縁膜８Ｂに覆われたゲート電極７が形成されている構成について説明したが、本実施の形態では、実施の形態３の分断領域５３におけるゲート電極７の代わりに単一の温度センスダイオードが形成されている点が異なる。それ以外の構成は実施の形態３と同様であり、実施の形態３と同一のもの又は相当するものには同一の符号を付している。

【0057】

分断領域５５において、ｐ型領域であるアノード層１３と、ｎ型領域であるカソード層１４からなる単一の温度センスダイオードが第３層間絶縁膜８Ｃの上部に形成されている。アノード層１３及びカソード層１４は第２層間絶縁膜８Ｂに設けられた図示しない第４コンタクトホールを介して図示しないアノード電極及びカソード電極にそれぞれ接続されている。
なお図１５において、第２ウェルコンタクト領域５Ｂに代えて、実施の形態２の第２ウェルコンタクト領域５Ｃを第２ウェル領域３Ｂに設けてもよい。

【0058】

このように本実施の形態の半導体装置１０５は、実施の形態１の効果に加えて、分断領域５５で、温度センスダイオードが形成されていることで、半導体装置１０５中央に配置されることにより正確な温度測定が可能となる。加えて、電流制限領域５５Ｂ内に温度センスダイオードを設置することにより、半導体装置１０５の面積効率が向上する。

【0059】

なお、温度センスダイオードが分断領域５５に設けられる例を説明したが、温度センスダイオードは半導体装置１０５上のどこに配置してもよい。

【0060】

また、分断領域５５に単一の温度センスダイオードが設けられる例を説明したが、複数の温度センスダイオードを直列接続したもの、並列接続したもの或いはその組み合わせたものを設けてもよい。複数の温度センスダイオードを直列接続することで、温度センスダイオードの接続数に比例して順方向電圧の温度変化量が増加する。結果、温度変化の検出感度を向上させることができる。

【0061】

また、各実施の形態においてセル領域５０に形成されたＭＯＳＦＥＴはプレーナー型のゲート構造をもつ場合を例示したが、トレンチ型のゲート構造を持つＭＯＳＦＥＴであってもよい。

【0062】

また、各実施の形態においてセル領域５０に形成されたＭＯＳＦＥＴのセル構造が格子状である場合を説明したが、セル構造がストライプ形状若しくは六角形状であるＭＯＳＦＥＴであってもよい。

【0063】

図１６は、例えば、実施の形態１の半導体装置１０１のセル構造を格子状からストライプ形状に置き換えた、セル領域５０及び分断領域５１の不純物注入領域を示す平面図であり、半導体装置１０１からゲート絶縁膜６、ゲート電極７、第１層間絶縁膜８Ａ、第２層間絶縁膜８Ｂ及びソース電極１０を取り除いた半導体層１５の表面を示す。図１７は図１６にゲート電極７を配置した図であり、セル領域５０及び分断領域５１の不純物注入領域にゲート電極７を追加した平面図である。図１６及び図１７は図１の一点鎖線で示した部分Ｘで示された領域の実施の形態１における拡大図に相当する。

【0064】

セル領域５０において、第２導電型の第１ウェル領域３Ａ内に、上面視して、帯状積層欠陥の拡張方向に直交する方向に沿って第１導電型のソース領域４及び第２導電型の第１ウェルコンタクト領域５Ａが交互に設けられた列状の構造が単位セルとなる。隣接する単位セルの間に第１導電型のドリフト領域２を挟んで、複数の単位セルが帯状積層欠陥の拡張方向にならんでいる。帯状積層欠陥の拡張方向に直交する方向に延びるゲート電極７が各ドリフト領域２上に配置されている。隣接する単位セルの間隔は、帯状積層欠陥の拡張方向に並ぶ２つの第１ウェルコンタクト領域５Ａのそれぞれ中心の間の距離に相当する。

【0065】

実施の形態６．
本実施の形態は、上述した実施の形態１から実施の形態５にかかる半導体装置を電力変換装置２００に適用したものである。本開示は特定の電力変換装置２００に限定されるものではないが、以下、実施の形態６として、三相のインバータに本開示を適用した場合について説明する。

【0066】

図１８は、本実施の形態にかかる電力変換装置２００を適用した電力変換システムの構成を示すブロック図である。

【0067】

図１８に示す電力変換システムは、電源１００、電力変換装置２００、負荷３００から構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。

【0068】

電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図１８に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。

【0069】

負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。

【0070】

以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態１から実施の形態５のいずれかにかかる半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。

【0071】

駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。

【0072】

制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。

【0073】

本実施の形態に係る電力変換装置２００では、主変換回路２０１のスイッチング素子として実施の形態１から実施の形態５にかかる半導体装置を適用するため、安定動作を実現することができる。

【0074】

本実施の形態では、２レベルの三相インバータに本開示を適用する例を説明したが、本開示は、これに限られるものではなく、種々の電力変換装置２００に適用することができる。本実施の形態では、２レベルの電力変換装置２００としたが３レベルやマルチレベルの電力変換装置２００であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本開示を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本開示を適用することも可能である。

【0075】

また、本開示を適用した電力変換装置２００は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。

【0076】

また、上述以外にも、各実施の形態の自由な組み合わせ、各実施の形態の任意の構成要素の変形、又は各実施の形態の任意の構成要素の省略が可能である。

【符号の説明】

【0077】

１ ドレイン領域、２ ドリフト領域、３Ａ 第１ウェル領域、３Ｂ 第２ウェル領域、４ ソース領域、５Ａ 第１ウェルコンタクト領域、５Ｂ、５Ｃ 第２ウェルコンタクト領域、６ ゲート絶縁膜、７ ゲート電極、７Ａ 開口部、８Ａ 第１層間絶縁膜、８Ｂ 第２層間絶縁膜、８Ｃ 第３層間絶縁膜、９Ａ 第１コンタクトホール、９Ｂ 第２コンタクトホール、９Ｃ 第３コンタクトホール、９Ｄ 開口部、１０ ソース電極、１１ ドレイン電極、１２ ボディダイオード電流、１３ アノード層、１４ カソード層、１５、１６ 半導体層、５０ セル領域、５１、５２、５３、５４、５５ 分断領域、５１Ａ、５３Ａ、５４Ａ、５５Ａ 境界領域、５１Ｂ、５３Ｂ、５４Ｂ、５５Ｂ 電流制限領域、５６ 終端領域、６０ ゲートパッド、７０ 帯状積層欠陥、１００ 電源、１０１、１０２、１０３、１０４、１０５ 半導体装置、２００ 電力変換装置、２０１ 主変換回路、２０２ 駆動回路、２０３ 制御回路、３００ 負荷

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】