特許 7593565 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-25

(45)【発行日】2024-12-03

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20241126BHJP

   H01L 29/78 20060101ALI20241126BHJP

【ＦＩ】

H01L29/78 301D

H01L29/78 301S

H01L29/78 301G

【請求項の数】 7

(21)【出願番号】P 2023067885

(22)【出願日】2023-04-18

(65)【公開番号】P2024154187

(43)【公開日】2024-10-30

【審査請求日】2023-04-18

(73)【特許権者】

【識別番号】519009105

【氏名又は名称】合肥晶合集成電路股▲ふん▼有限公司

(74)【代理人】

【識別番号】100112737

【弁理士】

【氏名又は名称】藤田 考晴

(74)【代理人】

【識別番号】100136168

【弁理士】

【氏名又は名称】川上 美紀

(74)【代理人】

【識別番号】100196117

【弁理士】

【氏名又は名称】河合 利恵

(72)【発明者】

【氏名】大田 裕之

(72)【発明者】

【氏名】石田 浩

(72)【発明者】

【氏名】中嶋 伸恵

【審査官】西村 治郎

(56)【参考文献】

【文献】特開２００２－１２４６７０（ＪＰ，Ａ）

【文献】特開２０１０－０２１２２１（ＪＰ，Ａ）

【文献】特開２０００－１７４２７１（ＪＰ，Ａ）

【文献】特開平１１－１６８１４６（ＪＰ，Ａ）

【文献】米国特許出願公開第２００８／０３０４３１４（ＵＳ，Ａ１）

【文献】米国特許第０５３４６８３５（ＵＳ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

ドレイン側において、ソース側の厚さよりも厚く形成された厚膜部を有するゲート酸化膜と、
前記厚膜部の下面を覆うように形成されたドレイン側ＬＤＤ領域と、
前記ゲート酸化膜の下面に接するように、前記ドレイン側ＬＤＤ領域と幅方向に間隔をあけて設けられたソース側ＬＤＤ領域と、
前記厚膜部のドレイン側端部よりもドレイン側に形成されるとともに、ジャンクション位置が前記ドレイン側ＬＤＤ領域のジャンクション位置よりも浅く形成されたドレイン領域と
を備え、
前記ソース側ＬＤＤ領域とゲート電極とのオーバラップ量と、前記ドレイン側ＬＤＤ領域と前記ゲート電極とのオーバラップ量とが等しい半導体装置。

【請求項2】

前記ゲート酸化膜上に設けられたゲート電極を備え、
前記ゲート電極のドレイン側の端部は、前記厚膜部上に位置する請求項１に記載の半導体装置。

【請求項3】

前記ゲート酸化膜上に設けられたゲート電極を備え、
前記ゲート電極のドレイン側の端部は、前記厚膜部のバーズビーク上に位置する請求項１に記載の半導体装置。

【請求項4】

前記ドレイン側ＬＤＤ領域及び前記ソース側ＬＤＤ領域には、同種かつ同量のイオンが注入されている請求項１に記載の半導体装置。

【請求項5】

ＭＯＳＦＥＴを備える半導体装置の製造方法であって、
ソース側の厚さよりも厚く形成された厚膜部をドレイン側に有するゲート酸化膜を形成するゲート酸化膜形成工程と、
前記厚膜部の下面を覆うようにドレイン側ＬＤＤ領域を形成するとともに、前記ゲート酸化膜の下面に接するように、前記ドレイン側ＬＤＤ領域と幅方向に間隔をあけて設けられたソース側ＬＤＤ領域を形成するＬＤＤ領域形成工程と、
前記厚膜部のドレイン側端部よりもドレイン側の前記ドレイン側ＬＤＤ領域に、前記ドレイン側ＬＤＤ領域を形成する際の不純物の注入エネルギーよりも低い注入エネルギーで不純物を注入することによりドレイン領域を形成するドレイン領域形成工程と
を有し、
前記ソース側ＬＤＤ領域とゲート電極とのオーバラップ量と、前記ドレイン側ＬＤＤ領域と前記ゲート電極とのオーバラップ量とが等しい半導体装置の製造方法。

【請求項6】

前記ＬＤＤ領域形成工程において注入されるイオンのドーズ量は１ｅ＋１３オーダー［ａｔｏｍｓ／ｃｍ^２］である請求項５に記載の半導体装置の製造方法。

【請求項7】

前記ＬＤＤ領域形成工程は、前記ゲート酸化膜形成工程よりも前の工程であることを特徴とする請求項５に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及びその製造方法に関するものである。

【背景技術】

【0002】

特許文献１には、ＬＤＭＯＳＦＥＴにおいて、ドレイン側の酸化物の厚さを厚くし、素子間の分離を行うフィールド酸化膜に悪影響を与えることなくＬＤＭＯＳＦＥＴのオン抵抗や降伏電圧を改善することが記載されている。
ＬＤＭＯＳＦＥＴは基本的にソース側のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）注入がされておらず、一般的なＭＶＭＯＳＦＥＴとは不純物プロファイル（ソース－ドレイン（ＳＤ：Ｓｏｕｒｃｅ－Ｄｒａｉｎ），ＬＤＤ，チャネル（Ｃｈａｎｎｅｌ）等）が大きく異なっている。その為、ＬＤＭＯＳＦＥＴの構造をそのまま取り入れるとソース抵抗が高くなり、Ｉ_ｏｎ電流の低下を招く。また、ゲート電圧が８［Ｖ］のＭＯＳＦＥＴ（ＭＶＭＯＳＦＥＴ）において、基板バイアス電圧＝０［Ｖ］の場合、ゲート誘導ドレインリーク（ＧＩＤＬ：Ｇａｔｅ－Ｉｎｄｕｃｅｄ－Ｄｒａｉｎ－Ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）によりリーク電流は、ゲート電極であるポリシリコンとＬＤＤとのオーバーラップ量に関わらず、１＋ｅ－１１オーダー［Ａ／μｍ］で一定となる場合がある。

【0003】

また、ドレイン側の酸化物を厚くしたゲート電圧が８［Ｖ］のＭＯＳＦＥＴでは、Ｉ_ｏｆｆ電流について１ｅ－１５オーダー［Ａ／μｍ］程度の性能を得るためにはＧＩＤＬを低下させる必要がある。

【先行技術文献】

【特許文献】

【0004】

【文献】米国特許第８１１９５０７号明細書

【発明の概要】

【発明が解決しようとする課題】

【0005】

ＭＶＭＯＳＦＥＴにおいてソース側の酸化物の厚さを厚くすると、ゲート電圧が１０［Ｖ］以下の場合、ソース抵抗が大きくなりすぎてしまい、Ｉ_ｏｎ電流を確保することが困難となる。また、ＧＩＤＬは、ゲートとドレイン側ＬＤＤとの間の電界強度に起因するため、ＧＩＤＬを抑制するためには、ゲートとＬＤＤ間の電界強度を低下させる必要がある。

【0006】

本発明は、このような事情に鑑みてなされたものであって、製造コストを増加することなく、半導体装置のＧＩＤＬを抑制することができる半導体装置及びその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0007】

本開示の第１態様に係る半導体装置は、ドレイン側において、ソース側の厚さよりも厚く形成された厚膜部を有するゲート酸化膜と、前記厚膜部の下面を覆うように形成されたドレイン側ＬＤＤ領域と、前記ゲート酸化膜の下面であって、前記ドレイン側ＬＤＤ領域と幅方向に間隔をあけて設けられたソース側ＬＤＤ領域と、前記厚膜部のドレイン側端部よりもドレイン側に形成されるとともに、ジャンクション位置が前記ドレイン側ＬＤＤ領域のジャンクション位置よりも浅く形成されたドレイン領域とを備える。

【0008】

本開示の第２態様に係る半導体装置の製造方法は、ＦＥＴを備える半導体装置の製造方法であって、ソース側の厚さよりも厚く形成された厚膜部をドレイン側に有するゲート酸化膜を形成するゲート酸化膜形成工程と、前記厚膜部の下面を覆うようにドレイン側ＬＤＤ領域と、前記ゲート酸化膜の下面であって、前記ドレイン側ＬＤＤ領域と幅方向に間隔をあけて設けられたソース側ＬＤＤ領域を形成するＬＤＤ領域形成工程と、前記厚膜部のドレイン側端部よりもドレイン側の前記ドレイン側ＬＤＤ領域に前記ドレイン側ＬＤＤ領域を形成する際の不純物の注入エネルギーよりも低い注入エネルギーで不純物を注入することによりドレイン領域を形成するドレイン領域形成工程とを有する。

【発明の効果】

【0009】

本発明によれば、製造コストを増加することなく、半導体装置のＧＩＤＬを抑制することができるという効果を奏する。

【図面の簡単な説明】

【0010】

【図1】本発明の一実施形態に係るＭＶＭＯＳＦＥＴの構造を示す断面図である。

【図2】本発明の一実施形態に係るＭＶＭＯＳＦＥＴの製造工程を示した図である。

【図3】本発明の一実施形態に係るＭＶＭＯＳＦＥＴの製造工程を示した図である。

【図4】本発明の一実施形態に係るＭＶＭＯＳＦＥＴの製造工程を示した図である。

【図5】本発明の一実施形態に係るＭＶＭＯＳＦＥＴの製造工程を示した図である。

【図6】本発明の一実施形態に係るＭＶＭＯＳＦＥＴの製造工程を示した図である。

【図7】本発明の一実施形態に係るＭＶＭＯＳＦＥＴの製造工程を示した図である。

【図8】本発明の一実施形態に係るＭＶＭＯＳＦＥＴの製造工程を示した図である。

【図9】本発明の一実施形態に係るＭＶＭＯＳＦＥＴの製造工程を示した図である。

【図10】本発明の一実施形態に係るＭＶＭＯＳＦＥＴの製造工程を示した図である。

【図11】本発明の一実施形態に係るＭＶＭＯＳＦＥＴの製造工程を示した図である。

【図12】本発明の一実施形態に係るＭＶＭＯＳＦＥＴのポテンシャル障壁の比較図である。

【図13】本発明の一実施形態に係るＭＶＭＯＳＦＥＴの出力特性の比較を示すグラフである。

【図14】本発明の一実施形態に係るＭＶＭＯＳＦＥＴのポテンシャル障壁の比較図である。

【図15】本発明の他の実施形態に係るＭＶＭＯＳＦＥＴの構造例の断面図である。

【図16】本発明の他の実施形態に係るＭＶＭＯＳＦＥＴの構造例の断面図である。

【発明を実施するための形態】

【0011】

以下に、本発明に係る半導体装置及びその製造方法の一実施形態について、図面を参照して説明する。

【0012】

（ＭＶＭＯＳＦＥＴの実施形態１）
図１は、本実施形態に係るＭＶＭＯＳＦＥＴの構造を示す断面図である。本実施形態において、図１に示すように、半導体基板２の厚さ（深さ）方向Ｘに直交する方向を幅方向Ｙという。また、厚さ方向Ｘ及び幅方向Ｙのそれぞれに直交する奥行き方向については、図１に示すような断面が所定範囲に亘って連続して形成されているものとし、その説明を省略する。
また、以下の説明において、厚さや幅について一例をあげているが、この例に限られず、例えば、製造工程などにおける注入量等の誤差、また、完成品における厚さ、幅等の誤差の範囲は許容されるものとする。

【0013】

本実施形態において半導体装置は、ＭＶＭＯＳＦＥＴ１を有している。ＭＶＭＯＳＦＥＴ１は、Ｐ型不純物を注入することによりＰウェル領域が形成された半導体基板２と、シャロートレンチアイソレーション（ＳＴＩ）（不図示）と、ソース側ＬＤＤ領域３と、ドレイン側ＬＤＤ領域４と、ソース側ＳＤ領域５と、ドレイン側ＳＤ領域（ドレイン領域）６と、ゲート酸化膜７と、ゲート（ゲート電極）Ｇとを備える。また、ゲート酸化膜７は、膜厚が薄い薄膜部８と薄膜部８に比べて膜厚が厚い厚膜部９とを備える。

【0014】

本実施形態では、ＭＶＭＯＳＦＥＴ１は、ＭＶＮＭＯＳ（中電圧のＮＭＯＳ）を例として説明するが、他の構造のＭＯＳであっても良い。ＭＶＮＭＯＳとは、動作電圧が概して２．５Ｖ以上８Ｖ以下の電圧に分類されるＭＯＳＦＥＴである。

【0015】

半導体基板２は、本実施形態においてシリコン基板である。半導体基板２は、Ｐウェル領域と、ＳＴＩ（不図示）を備えている。Ｐウェル領域は、半導体基板２にボロン（Ｂ）等のＰ型不純物を注入することによって形成されるＰ型の極性を有する領域である。また、ＳＴＩは、半導体基板２に形成される各領域間を分断するための構成であり、所定の位置に溝（トレンチ）を掘り、溝をシリコン酸化膜で埋めることにより形成される。ＳＴＩは絶縁体で構成されるため、シリコン基板表面に形成された各領域を電気的に分離する。

【0016】

ソース側ＬＤＤ領域３は、半導体基板２に砒素（Ａｓ）やリン（Ｐ）等のＮ型不純物を注入することにより、半導体層に形成される低濃度領域である。半導体層に低濃度領域を形成することにより、空乏層が拡大し電界強度を低下させる。また、ソース側ＬＤＤ領域３は、ソース側の薄膜部８に対して、ＭＶＭＯＳＦＥＴ１の厚さ方向Ｘの下方側に位置し、ソース側の薄膜部８の下面の一部を覆うように形成される。

【0017】

同様に、ドレイン側ＬＤＤ領域４は、半導体基板２に砒素（Ａｓ）やリン（Ｐ）等のＮ型不純物を注入することにより、半導体層に形成される低濃度領域である。半導体層に低濃度領域を形成することにより、ゲートＧ下部のＰウェル領域において空乏層が拡大し電界強度が低下する。また、ドレイン側ＬＤＤ領域４は、厚膜部９に対して、ＭＶＭＯＳＦＥＴ１の厚さ方向Ｘの下方側に位置し、厚膜部９の下面を覆うように形成される。

【0018】

ソース側ＳＤ領域５は、トランジスタのソースを設けたい領域に不純物が注入されることによって形成される。換言すると、ソース側ＳＤ領域５は、ポリシリコン等の材料によって構成されるソース電極が形成される領域である。なお、ソース側ＳＤ領域５は、ジャンクション位置がソース側ＬＤＤ領域３のジャンクション位置よりも浅く形成される。

【0019】

ドレイン側ＳＤ領域（ドレイン領域）６は、トランジスタのドレインを設けたい領域に不純物が注入されることによって形成される。換言すると、ドレイン側ＳＤ領域６は、ポリシリコン等の材料によって構成されるドレイン電極が形成される領域である。なお、ドレイン側ＳＤ領域６は、ジャンクション位置がドレイン側ＬＤＤ領域４のジャンクション位置よりも浅く形成される。
例えば、ソース側ＳＤ領域５及びドレイン側ＳＤ領域６は、半導体基板２に砒素（Ａｓ）やリン（Ｐ）等のＮ型不純物を注入することにより形成される。

【0020】

ゲート酸化膜７は、半導体基板２表面に形成される酸化膜である。ソース側の薄膜部８は、ゲート酸化膜７のソース側の領域に位置し、膜厚は、例えば１４［ｎｍ］である。

【0021】

厚膜部９は、ゲート酸化膜７のドレイン側の領域に位置し、膜厚は、例えば、１２０［ｎｍ］である。また、厚膜部９の幅は、例えば、２００～３００［ｎｍ］である。このように、ドレイン側のゲート酸化膜を厚くすることにより、ＭＶＭＯＳＦＥＴ１の降伏電圧を高めることができ、ＧＩＤＬを低減できる。

【0022】

ソース側ＬＤＤ領域３及びドレイン側ＬＤＤ領域４は、ドーズ種及びドーズ量が同じＮ型不純物が注入されることにより形成されることが好ましい。
これらの条件を満たすことにより、ＭＶＭＯＳＦＥＴ１の降伏電圧をより効果的に高めることができ、ＧＩＤＬを低減できる。

【0023】

ゲート電極Ｇは、ポリシリコンにより構成されている。ゲート電極Ｇは、ゲート酸化膜７上に形成され、ゲート電極Ｇの膜厚は、例として２００［ｎｍ］である。なお、ゲート電極Ｇは、ポリシリコンの他に、高誘電率絶縁膜／メタル・ゲート（ＭＧＨＫ：ｍｅｔａｌ ｇａｔｅ／ｈｉｇｈ－ｋ）を用いることとしても良い。また、ソース側ＬＤＤ領域３とゲート電極Ｇとの幅方向Ｙにおけるオーバーラップ量と、ドレイン側ＬＤＤ領域４とゲート電極Ｇとの幅方向Ｙにおけるオーバーラップ量とが等しくなるように形成されることが好ましい。なお、オーバーラップ量は、好ましくは２００［ｎｍ］である。

【0024】

（ＭＶＭＯＳＦＥＴの製造方法）
次に、本実施形態におけるＭＶＭＯＳＦＥＴ１の製造工程（プロセスフロー）の一例について図２～図１１を参照して説明する。

【0025】

図２に示すステップＳ１０において、半導体基板２にＳＴＩを形成する。ＳＴＩは、各領域間を分断するための構成であり、所定の位置に溝（トレンチ）を掘り、溝をシリコン酸化膜で埋めることにより形成される。ＳＴＩは絶縁体で構成されるため、半導体基板２に形成された各領域を電気的に分離する。
次に、半導体基板２に対して、ボロン（Ｂ）等のＰ型不純物を注入し、半導体基板２にＰウェル領域を形成する。

【0026】

次に、図３に示すステップＳ１２において、Ｐウェル領域に対してＮ型不純物を注入し、ソース側ＬＤＤ領域３及びドレイン側ＬＤＤ領域４を形成する。
まず、ＭＯＳＦＥＴを形成する半導体基板２表面においてソース側ＬＤＤ領域３及びドレイン側ＬＤＤ領域４を形成する各領域以外の領域をフォトレジストによってマスクする。ここで、マスクの位置は、後述するソース及びドレインが形成される各ＳＤ領域を考慮して設計される。

【0027】

次に、半導体基板２表面がマスクされた状態で不純物を注入することにより、ソース側ＬＤＤ領域３及びドレイン側ＬＤＤ領域４を形成する。ソース側ＬＤＤ領域３及びドレイン側ＬＤＤ領域４は、例えば、Ｐウェル領域に対して、リン（Ｐ）等のＮ型不純物を、ドーズ量１ｅ＋１３オーダー［ａｔｏｍｓ／ｃｍ^２］で注入して形成する。

【0028】

次に、図４に示すステップＳ１４において、ソース側ＬＤＤ領域及びドレイン側ＬＤＤ領域を形成するためのマスクを除去した後、ＣＶＤ法によって７０～２００［ｎｍ］程度の窒化シリコン（ＳｉＮ）膜を形成する。

【0029】

さらに、窒化シリコン膜上にフォトレジストを塗布し、半導体基板２表面において厚膜部９を形成する領域以外の領域をレジスト層ＰＲによってマスクする。そして、半導体基板２表面にマスクを形成した状態で、高周波（ＲＦ：Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）放電等を用いてドライエッチングを行う。ドライエッチングを行うことにより、厚膜部９を形成するための酸化物を埋め込む溝を形成する。

【0030】

次に、図５に示すステップＳ１６において、ドライエッチング完了後、レジスト層の除去と薬品洗浄を行う。その後、例えば、熱酸化法により、厚さ約１２０［ｎｍ］の厚膜部９を形成する。なお、熱酸化法は、ドライ酸化、ウェット酸化、スチーム酸化のいずれを用いてもよい。

【0031】

次に、図６に示すステップＳ１８において、半導体基板２上に形成された窒化シリコン（ＳｉＮ）膜を除去するために、リン酸（Ｈ_３ＰＯ_４）系溶液を例とする薬品を用いてウェットエッチングを行う。その後、厚膜部９の形成工程と同様に、熱酸化法により、厚膜部９よりもソース側の位置に厚さ１４［ｎｍ］の薄膜部８を形成する。このように、ゲートＧ下部のゲート酸化膜７は、ドレイン側の領域において膜厚が厚く、ソース側の領域において膜厚が薄い構造が形成される。

【0032】

次に、図７に示すステップＳ２０において、ソース側に薄膜部８を形成した後、リソグラフィ技術によって、厚さ２００［ｎｍ］のポリシリコンのゲート電極Ｇがパターニングされる。

【0033】

次に、図８に示すステップＳ２２において、フォトレジストを除去した後、ＣＶＤ法の成膜方法により半導体基板２表面の所定の領域にポリシリコンを堆積させ、堆積したポリシリコンのドレイン側が厚膜部９のチャネル側と重なるように、厚さ２００［ｎｍ］のポリシリコンのゲート電極Ｇを形成する。

【0034】

次に、図９に示すステップＳ２４において、ＣＶＤ法により誘電体膜を成膜した後、反応性イオンエッチング（ＲＩＥ）によりゲート電極Ｇの両側面にサイドウォールＳＷを形成する。ソース側のサイドウォールＳＷはソース側の薄膜部８上に形成される。また、ドレイン側のサイドウォールＳＷは厚膜部９上に形成される。

【0035】

次に、図１０に示すステップＳ２６において、リン（Ｐ）等のＮ型不純物をソース側ＬＤＤ領域３及びドレイン側ＬＤＤ領域４へ注入し、Ｎ型のソース側ＳＤ領域５及びドレイン側ＳＤ領域６を形成する。なお、図１０において、ゲート電極Ｇのドレイン側端部がゲート酸化膜７の厚膜部９上に位置するように設けられている。さらに、ドレイン側ＳＤ領域６は、ゲート電極Ｇのドレイン側端部に対して所定の距離を設けるように形成される。
ソース側ＳＤ領域５及びドレイン側ＳＤ領域６の各ジャンクション位置は、ソース側ＳＤ領域５及びドレイン側ＳＤ領域６を形成する際の不純物の注入エネルギーを、ソース側ＬＤＤ領域３及びドレイン側ＬＤＤ領域４を形成する際の注入エネルギーよりも低くすることにより、ドレイン側ＬＤＤ領域４のジャンクション位置よりも浅くなる。
また、厚膜部９が厚く形成されたことにより、ドレイン側ＳＤ領域６形成時に注入されるＮ型不純物は、厚膜部９下部のドレイン側ＬＤＤ領域４に浸透しない。

【0036】

次に、スパッタリング等のＰＶＤ法により半導体基板２表面にニッケル（Ｎｉ）膜を形成する。ニッケル膜の成膜後にアニール処理を行うことにより、シリコン（Ｓｉ）とニッケルの接合部はニッケルシリサイド（ＮｉＳｉ）に変化する。その後、薬品処理によって酸化膜上のニッケルだけを除去する。
なお、ニッケルシリサイド等のシリサイドは、上述のように一般的なシリサイドプロセスフローによって形成される。

【0037】

次に、図１１に示すステップＳ２８において、ＣＶＤ法とＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、ＭＶＭＯＳＦＥＴ１における導電層や各電極、配線上に層間絶縁膜を形成する。そして、ソースＳ、ドレインＤ及びゲートＧの各電極をそれぞれ接続するためのコンタクトホールをドライエッチングにより形成する。そして、コンタクトホールにタングステン（Ｗ）を埋め込むことによってコンタクトが形成され、形成されたコンタクトの表面にメタル配線等が敷設されてソースＳ、ドレインＤ及びゲートＧの各電極が形成される。
本実施形態に係るＭＶＭＯＳＦＥＴ１は、以上のプロセスフローを経て製造される。

【0038】

（ＭＶＭＯＳＦＥＴの性能評価）
図１２は、ＭＶＭＯＳＦＥＴのポテンシャル障壁の比較図である。また、図１３は、構造が異なるＭＶＭＯＳＦＥＴのＧＩＤＬの比較を示すグラフである。

【0039】

また、図１２において、横軸（厚さ方向Ｘ）はゲートＧ－ドレインＤ間の電界強度を示す。縦軸（幅方向Ｙ）はソースＳ－ドレインＤ間の電界強度を示す。また、図中の実線はＬＤＤ領域が浅いＭＯＳＦＥＴの伝導帯の電界強度Ｅｃ及び価電子帯の電界強度Ｅｖを示す。一点鎖線はＬＤＤ領域が深いＭＯＳＦＥＴの伝導帯の電界強度Ｅｃ及び価電子帯の電界強度Ｅｖを示す。破線はＬＤＤ領域が深くかつゲート酸化膜に厚膜部を有するＭＯＳＦＥＴの伝導帯の電界強度Ｅｃ及び価電子帯の電界強度Ｅｖを示す。また、図中のＹ軸方向マイナス側に位置する実線、一点鎖線、破線のそれぞれは価電子帯の電界強度Ｅｖを示し、図中のＹ軸方向プラス側に位置する実線、一点鎖線、破線のそれぞれは伝導帯の電界強度Ｅｃを示す。

【0040】

図１２において、伝導帯の電界強度Ｅｃと価電子帯の電界強度Ｅｖに挟まれた領域はポテンシャル障壁を表す。図中の各線より、ＭＶＭＯＳＦＥＴの各構造におけるポテンシャル障壁を比較する。実線及び一点鎖線を比較すると一点鎖線のポテンシャル障壁の方が拡大している。すなわち、ＭＶＭＯＳＦＥＴの各ＬＤＤ領域をゲート酸化膜に対して深く形成することにより、ゲート酸化膜近傍において、伝導帯の電界強度Ｅｃ及び価電子帯の電界強度ＥｖのＸ軸方向における各電界強度が小さくなり、ポテンシャル障壁が拡大している。また、ＭＶＭＯＳＦＥＴの各ＬＤＤ領域をゲート酸化膜に対して深く形成することにより、ゲート酸化膜に対して深い位置（図１２におけるＸ軸方向右側）においても電界が発生し、ポテンシャル障壁が形成される。このように、ポテンシャル障壁が拡大することにより、ポテンシャル障壁を通過する電子の数が減少し、ＧＩＤＬをさらに抑制できる。

【0041】

また、一点鎖線及び破線を比較すると破線のポテンシャル障壁の方が拡大している。ＭＶＭＯＳＦＥＴの各ＬＤＤ領域をゲート酸化膜に対して深く形成するとともに、ゲート酸化膜が厚膜部を有することにより、ゲート酸化膜近傍において、伝導帯の電界強度Ｅｃ及び価電子帯の電界強度ＥｖのＸ軸方向における各電界強度がさらに小さくなり、ポテンシャル障壁が拡大している。このように、ポテンシャル障壁が拡大することにより、ポテンシャル障壁を通過する電子の数が減少し、ＧＩＤＬをさらに抑制できる。

【0042】

図１３は、ＭＶＭＯＳＦＥＴの出力特性の比較を示すグラフである。図１３の横軸はゲート電圧Ｖｇを示し、縦軸はドレイン電流Ｉｄを示す。図１３において、一点鎖線は各ＬＤＤ領域をゲート酸化膜に対して深く形成したＭＯＳＦＥＴのＧＩＤＬを示す。実線は各ＬＤＤ領域をゲート酸化膜に対して深く形成し、かつゲート酸化膜に厚膜部を有するＭＯＳＦＥＴのＧＩＤＬを示す。一点鎖線及び実線で示されるドレイン電流Ｉｄの最小値が、ＭＯＳＦＥＴのＧＩＤＬの評価値である。

【0043】

図１３によれば、各ＬＤＤ領域をゲート酸化膜に対して深く形成し、かつゲート酸化膜に厚膜部を有するＭＯＳＦＥＴのＧＩＤＬは、各ＬＤＤ領域をゲート酸化膜に対して深く形成したＭＯＳＦＥＴのＧＩＤＬよりも略２．５桁分低下している。すなわち、ゲート酸化膜に厚膜部を形成することにより、ＭＯＳＦＥＴのＧＩＤＬが改善される。
以上より、ＭＯＳＦＥＴの構造を変更し、ポテンシャル障壁を拡大することにより、ＧＩＤＬを抑制することができる。

【0044】

また、図１４は、ＭＶＭＯＳＦＥＴのポテンシャル障壁の比較図である。図１４において、横軸（厚さ方向Ｘ）はゲートＧ－ドレインＤ間の電界強度を示し、縦軸（幅方向Ｙ）はソースＳ－ドレインＤ間の電界強度を示す。図１４において、実線は各ＬＤＤ領域をゲート酸化膜に対して深く形成し、かつゲート酸化膜が厚膜部を有するＭＶＭＯＳＦＥＴの伝導帯の電界強度Ｅｃ及び価電子帯の電界強度Ｅｖの各電界強度を示す。破線は各ＬＤＤ領域をゲート酸化膜に対して深く形成し、かつゲート酸化膜が厚膜部を有し、さらに、ドレイン側ＳＤ領域の端部とゲート電極Ｇのドレイン側端部と間に所定の距離が設けられているＭＶＭＯＳＦＥＴ（実施形態１）の伝導帯の電界強度Ｅｃ及び価電子帯の電界強度Ｅｖの各電界強度を示す。

【0045】

図１４によれば、ドレイン側ＳＤ領域の端部が、ドレイン側ＬＤＤ領域によってオフセットされることにより、ドレイン側ＳＤ領域からゲート電極下部のドレイン側ＬＤＤ領域に拡散する不純物の量が低減される。これにより、ゲート酸化膜近傍において、伝導帯の電界強度Ｅｃ及び価電子帯の電界強度ＥｖのＸ軸方向における各電界強度がさらに小さくなり、ポテンシャル障壁を拡大する。
以上より、ドレイン側ＳＤ領域の端部とゲート電極のドレイン側端部との間がオフセットされることにより、ＭＯＳＦＥＴのＧＩＤＬを抑制することができる。

【0046】

（ＭＶＭＯＳＦＥＴの実施形態２）
図１５は、他の実施形態に係るＭＶＭＯＳＦＥＴの構造例の断面図である。本実施形態のＭＶＭＯＳＦＥＴ１１は、ドレイン側ＳＤ領域６の端部が、ドレイン側ＬＤＤ領域４によってオフセットされておらず、ゲート（ゲート電極）Ｇの端部が厚膜部９のバーズビーク上に位置している（図中の二点鎖線部）点が、ＭＶＭＯＳＦＥＴ１と異なっている。なお、本実施形態におけるＭＶＭＯＳＦＥＴ１１の製造工程については、上述のステップＳ１４及びＳ１６において、レジスト層及び厚膜部を形成する位置が異なることを除いて実施形態１と同様である。

【0047】

本実施形態に係るＭＶＭＯＳＦＥＴ１１によれば、ドレイン側ＳＤ領域６の端部とゲート電極Ｇのドレイン側端部との間に所定の距離が設けられていないため、ＭＶＭＯＳＦＥＴ１１を幅方向Ｙに短縮することができ、サイズを小型化することができる。
なお、本実施形態におけるＭＶＭＯＳＦＥＴ１１の製造工程については、上述のステップＳ２０において、ポリシリコンを堆積する位置が異なることを除いて実施形態１と同様である。

【0048】

（ＭＶＭＯＳＦＥＴの実施形態３）
図１６は、他の実施形態に係るＭＶＭＯＳＦＥＴ２１の構造例の断面図である。本実施形態のＭＶＭＯＳＦＥＴ２１は、厚膜部９が熱酸化法ではなくＣＶＤ法により成膜される。また、ゲート電極Ｇのドレイン側端部が、厚膜部９のドレイン側端部上に位置している点が、ＭＶＭＯＳＦＥＴ１と異なっている。

【0049】

なお、本実施形態におけるＭＶＭＯＳＦＥＴ２１の製造工程については、上述のステップＳ１６において、厚膜部９を形成する方法がＣＶＤ法であることを除いて実施形態１と同様である。熱酸化法は、高温プロセスによって半導体基板に熱処理を加えることにより、ゲート酸化膜を成膜するため、バーズビークが形成される。これに対して、ＣＶＤ法は、熱酸化法と異なりバーズビークが形成されず、ゲート酸化膜形成時において、厚膜部と薄膜部の各領域をより正確に形成することができる。

【0050】

また、新しくマスクを追加する必要が無いため、製造コストを増すことなく、ＧＩＤＬが改善されたＭＯＳＦＥＴを製造することができる。さらに、ＣＶＤ法によるゲート酸化膜の形成前に犠牲酸化を行い、半導体基板表面のダメージ層の除去や汚染の除去を行うことにより、より均一性が高いゲート酸化膜を形成することができる。

【0051】

以上説明したように、各実施形態に係る半導体装置及びその製造方法によれば、ドレイン側において、ソース側の厚さよりも厚く形成された厚膜部（９）を有するゲート酸化膜（７）と、厚膜部の下面を覆うように形成されたドレイン側ＬＤＤ領域（４）と、前記ゲート酸化膜の下面であって、前記ドレイン側ＬＤＤ領域と幅方向に間隔をあけて設けられたソース側ＬＤＤ領域（３）と、厚膜部のドレイン側端部よりもドレイン側に形成されるとともに、ジャンクション位置がドレイン側ＬＤＤ領域のジャンクション位置よりも浅く形成されたドレイン領域（６）とを備える。これにより、ゲート酸化膜近傍において、ポテンシャル障壁が拡大され、伝導帯の電界強度Ｅｃ及び価電子帯の電界強度Ｅｖの各方向における電界強度が小さくなるため、ＭＶＭＯＳＦＥＴはＧＩＤＬを抑制することができる。また、従来のＭＯＳＦＥＴ製造工程を利用することができるため、新たに製造工程やマスクを追加する必要がない。したがって、製造コストを増加することなく、半導体装置の性能を改善することができる。

【0052】

また、本実施形態に係る半導体装置及びその製造方法によれば、ゲート酸化膜上に設けられたゲート電極（Ｇ）を備え、ゲート電極のドレイン側の端部は、厚膜部上に位置する。すなわち、ゲート酸化膜が有する厚膜部上にゲート電極が形成される構造であってもよい。すなわち、ＭＯＳＦＥＴは、ゲート電極のドレイン側端部とドレイン領域の端部との間に所定の距離が設けられている構造である。これにより、ドレイン領域からドレイン側ＬＤＤ領域に拡散する不純物が、ドレイン側ＬＤＤ領域のゲート電極下部の領域に拡散し、不純物濃度が過度に高くなることを抑制することができ、ＧＩＤＬを抑制することができる。

【0053】

また、本実施形態に係る半導体装置及びその製造方法によれば、ゲート酸化膜上に設けられたゲート電極を備え、ゲート電極のドレイン側の端部は、厚膜部のバーズビーク上に位置する。すなわち、ＭＯＳＦＥＴのゲート電極のドレイン側端部とドレイン領域の間にオフセットを設けない構造である。これにより、半導体装置の大型化を抑制するとともに、ＧＩＤＬを抑制することができる。

【0054】

また、本実施形態に係る半導体装置及びその製造方法によれば、ドレイン側ＬＤＤ領域及びソース側ＬＤＤ領域には、同種かつ同量のイオンが注入されている。これにより、半導体装置の製造工程においてマスク数を増加することなく、ソース側抵抗を低減し、Ｉ_ｏｎ電流の低下を抑制することができる。

【0055】

また、各実施形態に係る半導体装置及びその製造方法によれば、ＭＯＳＦＥＴを備える半導体装置の製造方法であって、ソース側の厚さよりも厚く形成された厚膜部をドレイン側に有するゲート酸化膜を形成するゲート酸化膜形成工程と、厚膜部の下面を覆うようにドレイン側ＬＤＤ領域を形成するとともに、ゲート酸化膜の下面であって、ドレイン側ＬＤＤ領域と幅方向に間隔をあけて設けられたソース側ＬＤＤ領域を形成するＬＤＤ領域形成工程と、厚膜部のドレイン側端部よりもドレイン側のドレイン側ＬＤＤ領域に、ドレイン側ＬＤＤ領域を形成する際の不純物の注入エネルギーよりも低い注入エネルギーで不純物を注入することによりドレイン領域を形成するドレイン領域形成工程とを有する。これにより、ドレイン側において、ソース側の厚さよりも厚く形成された厚膜部を有するゲート酸化膜と、厚膜部の下面を覆うように形成されたドレイン側ＬＤＤ領域と、ゲート酸化膜の下面であって、ドレイン側ＬＤＤ領域と幅方向に間隔をあけて設けられたソース側ＬＤＤ領域と、厚膜部のドレイン側端部よりもドレイン側に形成されるとともに、ジャンクション位置がドレイン側ＬＤＤ領域のジャンクション位置よりも浅く形成されたドレイン領域とを備える半導体装置を製造できる。また、ドレイン領域は、ドレイン側ＬＤＤ領域を形成する際の不純物の注入エネルギーよりも低い注入エネルギーで不純物を注入することにより形成されるため、ジャンクション位置がドレイン側ＬＤＤ部のジャンクション位置よりも浅く形成される。また、製造された半導体装置は、ゲート酸化膜近傍において、ポテンシャル障壁が拡大され、伝導帯の電界強度Ｅｃ及び価電子帯の電界強度Ｅｖの各方向における電界強度が小さいため、ＧＩＤＬを抑制することができる。また、従来のＭＯＳＦＥＴ製造工程を利用することができるため、新たに製造工程やマスクを追加する必要がない。したがって、製造コストを増加することなく、半導体装置の性能を改善することができる。

【0056】

また、本実施形態に係る半導体装置及びその製造方法によれば、ＬＤＤ領域は、ＳＤ領域よりも深いジャンクションを有し、かつ、イオンのドーズ量が１ｅ＋１３オーダー［ａｔｏｍｓ／ｃｍ²］である。ここで、ＬＤＤ領域及びＳＤ領域のジャンクションの深さがそれぞれ異なる条件として、例えば、ＰＭＯＳの場合、注入エネルギー２０［ｋｅＶ］でボロン（Ｂ）を注入してＬＤＤ領域を形成し、注入エネルギー６［ｋｅＶ］でボロン（Ｂ）注入してＳＤ領域を形成する。また、ＮＭＯＳの場合、注入エネルギー７０［ｋｅＶ］でリン（Ｐ）を注入してＬＤＤ領域を形成し、注入エネルギー３０［ｋｅＶ］でリン（Ｐ）を注入してＳＤ領域を形成する。これにより、より効果的にＧＩＤＬを抑制することができる。

【0057】

また、本実施形態に係る半導体装置及びその製造方法によれば、ＬＤＤ領域形成工程は、ゲート酸化膜形成工程よりも前の工程である。これにより、ゲート電極形成時におけるポリシリコンのイオン注入による突き抜けを考慮する必要が無く、深いジャンクションを有するＬＤＤ領域を形成することができる。すなわち、従来の製造工程を利用してＧＩＤＬが抑制された半導体装置を製造することができる。

【0058】

以上、本発明について各実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更又は改良を加えることができ、該変更又は改良を加えた形態も本発明の技術的範囲に含まれる。また、上記実施形態を適宜組み合わせてもよい。
また、上記各実施形態で説明した製造工程の流れも一例であり、本発明の主旨を逸脱しない範囲内において不要な工程を削除したり、新たな工程を追加したり、工程の順序を入れ替えたりしてもよい。また、各実施形態で説明した具体的なドーズ量、厚さ等の各種設計値についても一例であり、本発明の主旨を逸脱しない範囲内において変更することができる。

【符号の説明】

【0059】

１ ＭＶＭＯＳＦＥＴ
２ 半導体基板
３ ソース側ＬＤＤ領域
４ ドレイン側ＬＤＤ領域
５ ソース側ＳＤ領域
６ ドレイン側ＳＤ領域
７ ゲート酸化膜
８ 薄膜部
９ 厚膜部
１１ ＭＶＭＯＳＦＥＴ
２１ ＭＶＭＯＳＦＥＴ
Ｄ ドレイン
Ｅｃ 伝導帯の電界強度
Ｅｖ 価電子帯の電界強度
Ｇ ゲート（ゲート電極）
Ｉｄ ドレイン電流
ＰＲ レジスト層
Ｓ ソース
ＳＷ サイドウォール
Ｖｇ ゲート電圧
Ｘ 厚さ方向
Ｙ 幅方向

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】