特許 7593573 パワー半導体モジュールおよび電力変換装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-25

(45)【発行日】2024-12-03

(54)【発明の名称】パワー半導体モジュールおよび電力変換装置

(51)【国際特許分類】

   H01L 25/07 20060101AFI20241126BHJP

   H01L 25/18 20230101ALI20241126BHJP

   H02M 7/48 20070101ALI20241126BHJP

【ＦＩ】

H01L25/04 C

H02M7/48 Z

【請求項の数】 10

(21)【出願番号】P 2021152614

(22)【出願日】2021-09-17

(65)【公開番号】P2023044542

(43)【公開日】2023-03-30

【審査請求日】2024-01-30

(73)【特許権者】

【識別番号】000233273

【氏名又は名称】ミネベアパワーデバイス株式会社

(74)【代理人】

【識別番号】110001807

【氏名又は名称】弁理士法人磯野国際特許商標事務所

(72)【発明者】

【氏名】増田 徹

(72)【発明者】

【氏名】五十嵐 大介

(72)【発明者】

【氏名】安井 感

(72)【発明者】

【氏名】串間 宇幸

【審査官】秋山 直人

(56)【参考文献】

【文献】特開２０２０－１８１３７（ＪＰ，Ａ）

【文献】国際公開第２０１７／１６３６１２（ＷＯ，Ａ１）

【文献】特開２０１７－１７２８３（ＪＰ，Ａ）

【文献】特開２０１３－１３８２３４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２５／０７

Ｈ０２Ｍ ７／４８

(57)【特許請求の範囲】

【請求項1】

高電位端子と、
前記高電位端子に電気的に接続された第１の導体板と、
前記第１の導体板にドレインまたはコレクタが接続された複数の半導体チップと、
前記複数の半導体チップのソースまたはエミッタに接続され、前記第１の導体板に対向して配置された第２の導体板と、
前記第２の導体板に電気的に接続された低電位端子と、
前記複数の半導体チップのソースまたはエミッタの電位を検出するセンス端子と、を有するパワー半導体モジュールであって、
前記高電位端子と前記第１の導体板と前記センス端子とが設けられた第１の基板と、
前記第１の基板に対向して配置され、前記第２の導体板が設けられた第２の基板と、
前記センス端子に電気的に接続され、前記第１の基板と前記第２の基板との間の間隔を保ちつつ、前記第１の基板側から前記第２の基板の前記第２の導体板へ電気的に接続するセンス用スペーサ導体と、を有し、
前記複数の半導体チップに対して１つの前記センス用スペーサ導体が対応し、
前記高電位端子は、前記第１の基板の第１の辺に設けられ、
前記センス用スペーサ導体と前記複数の半導体チップとが前記第１の辺に対して同じ側に配置されており、
前記センス用スペーサ導体と前記第１の辺との間の最短距離は、前記複数の半導体チップのうち前記高電位端子に一番近い半導体チップと前記第１の辺との間の最短距離よりも小さい
ことを特徴とするパワー半導体モジュール。

【請求項2】

前記第１の導体板を一つの主面に配置する前記第１の基板としての第１の絶縁基板を有し、
前記第２の導体板を一つの主面に配置する前記第２の基板としての第２の絶縁基板を有し、
前記第１の絶縁基板と第２の絶縁基板は、前記第１の導体板と前記第２の導体板が対向するよう配置され、
前記センス端子は、前記第１の導体板と電気的に絶縁され、前記第１の絶縁基板上の前記第１の導体板と同じ主面に配置され、前記第２の導体板と対向する第３の導体板に電気的に接続され、
前記センス端子は、前記第３の導体板と前記第２の導体板間の距離を保ちつつ、前記第３の導体板を介して前記第２の導体板と電気的に接続する前記センス用スペーサ導体を経由して前記第２の導体板に接続される
ことを特徴とする請求項１に記載のパワー半導体モジュール。

【請求項3】

前記高電位端子は、前記第１の絶縁基板の第１の辺において、前記第１の導体板に接続され、
前記センス用スペーサ導体と前記高電位端子との間の最短距離は、前記複数の半導体チップのうち前記高電位端子に一番近い半導体チップと前記高電位端子との間の最短距離よりも小さい
ことを特徴とする請求項２に記載のパワー半導体モジュール。

【請求項4】

前記センス用スペーサ導体と前記第１の辺との間の最短距離は、前記複数の半導体チップのうち前記高電位端子に一番近い半導体チップと前記第１の辺との間の最短距離よりも小さい
ことを特徴とする請求項３に記載のパワー半導体モジュール。

【請求項5】

前記第２の導体板において、
前記複数の半導体チップが電気的に接続される位置は、
前記センス用スペーサ導体が電気的に接続される位置と、
前記低電位端子が電気的に接続される位置の間にある
ことを特徴とする請求項１に記載のパワー半導体モジュール。

【請求項6】

前記高電位端子と、前記センス用スペーサ導体と、前記複数の半導体チップと、前記低電位端子の平面的な位置関係は、
前記高電位端子が前記第１の導体板に電気的に接続される位置から見て、
前記センス用スペーサ導体、
前記複数の半導体チップ、
前記低電位端子が前記第２の導体板に電気的に接続される位置、の順になっている
ことを特徴とする請求項１に記載のパワー半導体モジュール。

【請求項7】

前記センス端子と、ゲート端子は、
前記高電位端子とともに、
前記第１の基板の第１の辺に設けられる
ことを特徴とする請求項１に記載のパワー半導体モジュール。

【請求項8】

前記ゲート端子は、前記第１の基板上の前記第１の導体板と同じ主面側に配置される複数の導体板によって構成される第１のゲート配線導体板群と複数のボンディングワイヤを介して、前記複数の半導体チップのゲート電極に電気的に接続される
ことを特徴とする請求項７に記載のパワー半導体モジュール。

【請求項9】

前記ゲート端子から与えられるゲート駆動電圧は、前記複数の半導体チップのそれぞれのゲート電極に対して、異なった電圧レベルで与えられ、
ゲート電流が、前記複数の半導体チップのそれぞれのゲート電極に流入する場合には、
前記複数の半導体チップの前記高電位端子に近い側の半導体のスイッチング素子には高い電圧レベルで、
前記複数の半導体チップの前記高電位端子に遠く前記低電位端子に近い側の半導体のスイッチング素子には低い電圧レベルで与えられ、
前記ゲート電流が、前記複数の半導体チップのそれぞれのゲート電極から流出する場合には、
前記複数の半導体チップの前記高電位端子に近い側の半導体のスイッチング素子には低い電圧レベルで、
前記複数の半導体チップの前記高電位端子に遠く前記低電位端子に近い側の半導体のスイッチング素子には高い電圧レベルで与えられる
ことを特徴とする請求項７に記載のパワー半導体モジュール。

【請求項10】

一対以上の上下アームを有する主回路と、
前記上下アームを駆動する駆動回路と、を備える電力変換装置であって、
前記上下アームは、請求項１から請求項９までのいずれか一項に記載のパワー半導体モジュールを有することを特徴とする電力変換装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、パワー半導体モジュールおよび電力変換装置に関する。

【背景技術】

【0002】

産業機器や電気鉄道車両、自動車、家電などの電力制御やモータ制御に、パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor)等のスイッチング素子や、フリーホイールダイオード等のダイオード素子などの半導体素子（半導体チップ）を複数個用いて一つのモジュールに搭載したパワー半導体モジュールが使用されている。パワー半導体モジュールは、同一基板上に配置された複数のパワー半導体チップを多並列接続して構成する。

【0003】

近年では、パワー半導体チップの材料にＧａＮ（窒化ガリウム）やＳｉＣ（炭化珪素）が用いられ、Ｓｉ（シリコン）を用いた半導体素子に比較してスイッチング速度の高速性や動作温度の高温性などの利点を活用しつつある。現状では、ＧａＮやＳｉＣの素子は素子サイズが小さいため、所定の電流容量を満足するパワー半導体モジュールを構成するためには複数のパワー半導体チップを並列接続してモジュール内の絶縁基板に実装する必要がある。また、パワー半導体モジュールを搭載する電力変換回路の体積を低減するためにはモジュールの小型化を図りながら、モジュールの信頼性を向上するために搭載するパワー半導体チップの動作時の温度を抑える必要がある。

【0004】

特許文献１には、パワー半導体チップで生じる損失による自己発熱を抑えるために、パワー半導体チップのコレクタ電極を電気的に接続する第１導体板とエミッタ電極を電気的に接続する第２導体板を用い、第１と第２の導体板はそれぞれパワー半導体チップとの固着側とは反対方向に伝熱面を設けて放熱性能を向上させるパワー半導体モジュールが記載されている。

【0005】

特許文献２には、複数のパワー半導体素子を格納するサブモジュ―ルを複数用い、サブモジュ―ル内ではドレイン導体２０とソース導体１０の二つの導体によって複数のパワー半導体チップが挟まれて実装されており、ソース導体１０からはその電位を電気的に伝えるセンス機能を果たす突出部１１が各チップ毎に設けられており、その突出部１１は、ドレイン導体２０とソース導体１０間の物理的距離を等しく規定するスペーサ構造としての役割も果たす特徴を有するパワー半導体装置が記載されている。

【先行技術文献】

【特許文献】

【0006】

【文献】特開２０１４－６７８９７号公報

【文献】特開２０１９－１６９６６６号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

特許文献１に記載のパワーモジュールにあっては、特許文献１の図１３、図１７のように突出したスペーサ形状の細い突起を有する交流導体板３１８を用いて直流正極導体板３１５の端部（一辺）よりも外側に設けられた上アーム信号導体３２４Ｕ２と金属接合材料１６０により接続する構造であったため、交流導体板３１８自体のサイズが大きくなると共に、交流導体板３１８の位置決めに高い精度が必要となり、製造歩留まりが低下するおそれがある。また、導体板の形状は限定される。

【0008】

特許文献２に記載のパワーモジュールにあっては、パワー半導体装置の組立性を向上できるものの、その小型化には課題がある。すなわち、組立性の向上のためにサブモジュールには、例えば４つの半導体素子に対して４つのソース導体１０の突出部１１が設けられる。そのため、４つ分の突出部１１を接続するためのスペースが必要であり、サブモジュ―ルに必要な平面面積は４つの半導体素子に必要な面積に比較して大きくなる。センス配線以外にも、ゲート駆動信号を半導体素子へ伝達するためのゲート配線の面積も必要となる。このため、特許文献２の構成では、サブモジュ―ルの面積が増大する課題がある。

【0009】

さらに、複数のパワー半導体チップを並列接続して動作させるためには、そのゲート駆動信号に不要なノイズ電圧やノイズ電流が重畳しないようにパワー半導体モジュールを設計する必要がある。そのうち、ソースセンス端子は、ゲート信号端子と対に用いる重要な端子である。そのため、ソースセンス端子は、大きなスイッチング電流が流れない部位に配線してノイズ電圧の重畳を抑制することが広く知られている。一方、特許文献２に記載の装置は、サブモジュ―ルを複数組み合わせ、ソースを流れる大電流を、ソース外側導体１１０を介して流す構造である。従って、サブモジュ―ルのみに着目するとソースセンス機能を有する突起１１はあるものの、ソース導体１０自体には大電流が流れてしまう構造であるため、突起１１には大電流とその経路のインピーダンスによって生じるノイズ電圧が重畳する課題がある。

【0010】

また、特許文献１および特許文献２に記載された、２枚の導体で複数のパワー半導体チップを挟む構造を有するパワー半導体モジュールにおいて、ゲート駆動電圧へのノイズ電圧重畳を低減する施策、およびパワー半導体モジュールの面積を小型化する施策については触れられていない。

【0011】

本発明は、このような事情に鑑みてなされたものであり、ゲート駆動電圧へのノイズ電圧重畳を低減できるエミッタセンス端子またはソースセンス端子の配線経路を採用しつつ、小型なパワー半導体モジュールおよび電力変換装置を提供することを目的とする。

【課題を解決するための手段】

【0012】

上記課題を解決するために、本発明のパワー半導体モジュールは、高電位端子と、前記高電位端子に電気的に接続された第１の導体板と、前記第１の導体板にドレインまたはコレクタが接続された複数のパワー半導体チップと、前記複数の半導体チップのソースまたはエミッタに接続され、前記第１の導体板に対向して配置された第２の導体板と、前記第２の導体板に電気的に接続された低電位端子と、前記複数の半導体チップのソースまたはエミッタの電位を検出するセンス端子と、を有する半導体モジュールであって、前記高電位端子と前記第１の導体板と前記センス端子とが設けられた第１の基板と、前記第１の基板に対向して配置され、前記第２の導体板が設けられた第２の基板と、前記センス端子に電気的に接続され、前記第１の基板と前記第２の基板との間の間隔を保ちつつ、前記第１の基板側から前記第２の基板の前記第２の導体板へ電気的に接続するセンス用スペーサ導体と、を有し、前記複数の半導体チップに対して１つの前記センス用スペーサ導体が対応し、前記高電位端子は、前記第１の基板の第１の辺に設けられ、前記センス用スペーサ導体と前記複数の半導体チップとが前記第１の辺に対して同じ側に配置されており、前記センス用スペーサ導体と前記第１の辺との間の最短距離は、前記複数の半導体チップのうち前記高電位端子に一番近い半導体チップと前記第１の辺との間の最短距離よりも小さいことを特徴とする。

【発明の効果】

【0013】

本発明によれば、ゲート駆動電圧へのノイズ電圧重畳を低減できるエミッタセンス端子またはソースセンス端子の配線経路を採用しつつ、小型なパワー半導体モジュールおよび電力変換装置を提供することができる。

【図面の簡単な説明】

【0014】

【図1】本発明の第１の実施形態のパワー半導体モジュールの概略構成を示す平面図である。

【図2】図１のＡ－Ａ’矢視断面図である。

【図3】比較例のパワー半導体モジュールの概略構成を示す平面図である。

【図4】図３のＡ－Ａ’矢視断面図である。

【図5】本発明の第１の実施形態のパワー半導体モジュールの構成のうち、半導体スイッチング素子を便宜上例にとって作成した電気的な特性を示す等価回路である。

【図6】比較例のパワー半導体モジュールの構成のうち、半導体スイッチング素子を便宜上例にとって作成した電気的な特性を示す等価回路である。

【図7】本発明の第１の実施形態と比較例のパワー半導体モジュールの動作波形の解析結果の一例を示すターンオフ波形図である。

【図8】本発明の第１の実施形態と比較例のパワー半導体モジュールの動作波形の解析結果の一例を示すターンオン波形図である。

【図9】本発明の第２の実施形態のパワー半導体モジュールの概略構成を示す平面図である。

【図10】図９のＡ－Ａ’矢視断面図である。

【図11】図９および図１０の構成を簡略化した等価回路である。

【図12】本発明の第３の実施形態のパワー半導体モジュールを備える電力変換装置の構成を示すブロック図である。

【発明を実施するための形態】

【0015】

以下、本発明の実施形態について図面を参照して詳細に説明する。
（第１の実施形態）
本発明の第１の実施形態のパワー半導体モジュールについて説明する。本実施形態では、２枚の絶縁基板を用いて構成するパワー半導体モジュールの大きさ、すなわち占有面積を低減するための構成について説明する。また、本実施形態では、モジュール内部に搭載した半導体スイッチング素子のゲート駆動信号の基準電位を検知するセンス配線に発生するノイズ電圧やノイズ電流を低減してゲート制御性を安定にし、スイッチング時の損失を削減できる効果について説明する。

【0016】

［概略構成］
図１は、本発明の第１の実施形態のパワー半導体モジュール２００の概略構成を示す図であり、パワー半導体モジュール２００を上方からみた平面図である。図２は、図１のＡ－Ａ’矢視断面図である。各図面において同一の構成あるいは類似の機能を備えた構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
なお、図１の平面図では、本来上層の部品があるため見えない下層の部品配置について、便宜上、上層の部品を透過させた前提でその配置を明示することを、予め述べておく。
図１では、高電位を印加する端子（上アームの直流のＰ端子または下アームの交流のＡＣ端子）と、半導体スイッチング素子群（半導体チップ群）と、低電位を印加する端子（上アームの交流のＡＣ端子または下アームの直流のＮ端子）とで構成するアーム回路を二つ直列接続する２ｉｎ１構成の配置を示している。

【0017】

《上アーム回路構成》
［断面構造］
本発明の第１の実施形態のパワー半導体モジュール２００は、対向配置（ここでは、絶縁基板１０（第１の基板，第１の絶縁基板）を下側、絶縁基板２０（第２の基板，第２の絶縁基板）を上側とし、これらを上下に配置）された２枚の絶縁基板１０，２０を用いて構成する。
図１および図２において、部品を図示しない空隙は、絶縁性を有する樹脂で充填される。以降の説明では、空隙については特に必要がない限り説明を省略する。

【0018】

図１および図２に示すように、パワー半導体モジュール２００の下側に配置する絶縁基板１０は、絶縁層１８の上面（主面）に導体層１１（第１の導体板）、１２等、下面に導体層１９を有し、パワー半導体モジュール２００の上側に配置する絶縁基板２０は、絶縁層２８の上面に導体層２９、下面（主面）に導体層２１（第２の導体板）、２２等を有する。

【0019】

絶縁基板１０と絶縁基板２０は、導体層１１（第１の導体板）と導体層２１（第２の導体板）が対向するよう配置される（主面同士が対向するように配置される）。

【0020】

複数の半導体スイッチング素子のうち、図２に示す半導体スイッチング素子３１～３４（複数の半導体チップ）を例にとって説明する。半導体スイッチング素子３１～３４は、一方の平面上に電極３０１を配置し、他方の平面上に電極３０２と制御電極３０３を配置することで、電極３０１から電極３０２の縦方向に向かって電流が流れる。この電流のオン・オフは、電極３０２の電位を基準に、制御電極３０３に印加される電圧によって制御される。半導体スイッチング素子３１～３４がＭＯＳＦＥＴ型の素子である場合には、電極３０１はドレイン電極、電極３０２はソース電極、制御電極３０３はゲート電極である。

【0021】

パワー半導体モジュール２００の所定の定格電流を満足するために、複数の半導体スイッチング素子３１～３４が備えられ、絶縁基板１０の導体層１１に電極３０１を電気的に接続するよう配置される。

【0022】

スペーサ導体４１～４４は、絶縁基板１０の平面に鉛直方向に高さを有する導体形状を有し、半導体スイッチング素子３１～３４の電極３０２と絶縁基板２０の下面の導体層２１との間を電気的に接続する。スペーサ導体４１～４４は、機械的なスペーサとして半導体スイッチング素子３１～３４の電極３０２から絶縁基板２０の下面の導体層２１との間隙の距離を決める。スペーサ導体４１～４４と電極３０２および導体層２１との電気的接続には、半田や焼結材料を用いた接合技術等を用いる。図１に示す半導体スイッチング素子３５～３８、スペーサ導体４５～４８についても同様の構成となっている。接合技術に関しては後述するスペーサ導体７１、７２、８１、８２についても同様である。

【0023】

スペーサ導体７１、７２、８１（後記）、８２（後記）は、スペーサ導体４１～４４と同様に、絶縁基板１０の平面に鉛直方向に高さを有する導体形状を有する。スペーサ導体７１、８１は、それぞれ絶縁基板１０の導体層１２、１５Ｂと、絶縁基板２０の導体層２１との間を電気的に接続する。また、スペーサ導体７２、８２は、それぞれ絶縁基板２０の導体層１３、１７Ｂと、絶縁基板２０の導体層２２との間を電気的に接続する。
図２に示すスペーサ導体７１と７２は、絶縁基板１０の導体層と絶縁基板２０の導体層を電気的に接続し、スイッチング時の大電流の経路となる導体である。

【0024】

まずは上アーム回路に着目して説明すると、本実施形態は、センス用スペーサ導体８１を備えることを特徴とする。
センス用スペーサ導体８１は、センス端子６に電気的に接続され絶縁基板１０（第１の基板）と絶縁基板２０（第２の基板）との間の間隔を保ちつつ、絶縁基板１０側から絶縁基板２０の導体層２１（第２の導体板）へ電気的に接続する。

【0025】

センス用スペーサ導体８１は、センス用スペーサ導体として用い、センス端子６に電気的に接続する絶縁基板１０の導体層１５Ｂ（第３の導体板）と、絶縁基板２０の導体層２１とを電気的に接続する。センス用スペーサ導体８１は、導体層１５Ｂ、ボンディングワイヤ１００、導体層１５Ａを介してセンス端子６に電気的に接続されている。センス用スペーサ導体８１は、電気的な経路となることのほかに、絶縁基板１０と絶縁基板２０との間の間隔を平行に保つための機械構造である。センス用スペーサ導体８１の機能と配置について詳細に後述する。

【0026】

［主端子の接続］
図１および図２に示すように、主端子１は、絶縁基板１０の導体層１１に電気的に接続され、その接続方法は半田やメタルボンディング等の手段によるもので、特に限定するものではない。主端子２は、絶縁基板１０の導体層１２に電気的に接続され、スペーサ導体７１を介して絶縁基板２０の導体層２１（第２の導体板）に電気的に接続されている。主端子３は、絶縁基板１０の導体層１３に電気的に接続され、スペーサ導体７２を介して絶縁基板２０の導体層２２に電気的に接続されている。
ここで、主端子１は、直流のＰ端子であり、主端子２は、交流のＡＣ端子であり、主端子３は、直流のＮ端子である。上アームの場合は、主端子１が高電位端子となり、主端子２が低電位端子となる。下アームの場合は、主端子２が高電位端子となり、主端子３が低電位端子となる。

【0027】

上アーム回路に着目して説明すると、主端子１と主端子２は、同一の絶縁基板１０に接続されている。電気的な接続の観点からは、例えば、主端子２が絶縁基板２０の導体層２１に接続されても問題はない。しかし、主端子の接続の工程が、絶縁基板１０に対する第１の工程と、絶縁基板２０に対する第２の工程との２回に分かれるために工程が増すことになる。複数の主端子や制御端子は、その製造コスト低減のために、一体化したリードフレーム部品として供給されることが多く、絶縁基板との接続工程は、その工数の削減の観点から、同一の絶縁基板への接続が望ましい。したがって、本実施形態では、図２に示すように、主端子１と主端子２は同一の絶縁基板に接続する構造を採る。なお、下アーム回路に用いられる主端子２と主端子３の関係についても同様である。

【0028】

［平面構成］
図１は、パワー半導体モジュール２００を上方から平面視した図である。説明の都合上、絶縁基板２０のうち絶縁層２８と導体層２９を図示せず、導体層２１、２２の外形を破線で図示する。また、絶縁基板１０のうち、絶縁層１８の下面の導体層１９も図示しない。

【0029】

図１では、高電位を印加する端子と、半導体スイッチング素子群と、低電位を印加する端子とで構成するアーム回路を二つ直列接続する２ｉｎ１構成の配置を示している。

【0030】

本発明（本実施形態）の基本的な効果は、一つのアーム回路を例に採って説明できる。このために、上アーム回路について、高電位を印加する端子として主端子１を、複数の半導体スイッチング素子として素子３１～３８の８素子を、低電位を印加する端子として主端子２を、半導体スイッチング素子の制御端子としてゲート端子５とセンス端子６（ソースセンス端子）を例に採り説明する。
半導体スイッチング素子の種別は、限定されるものではないが、本実施形態では、ＳｉＣ－ＭＯＳＦＥＴを例に採って説明する。

【0031】

センス端子６と、ゲート端子５は、主端子１（高電位端子）とともに、絶縁基板１０の辺Ｅ（第１の辺）に設けられる。主端子２は、絶縁基板１０の辺Ｅに対向する辺Ｅ’に設けられる。

【0032】

半導体スイッチング素子３１～３８は、ゲート配線１４Ｃを中心に挟む鏡像の位置関係で配置されており、８つの半導体スイッチング素子３１～３８のゲート電極が中心に集合するようチップの向きを決めている。ゲート端子５は、絶縁基板１０上の導体層１４Ａに電気的に接続され、ボンディングワイヤ９９を介して、導体層１４Ｂを中継導体としながら、ゲート配線１４Ｃに接続される。ゲート配線１４Ｃでは、主端子１の方向と主端子２の方向へと分かれてゲート電位が供給され、ボンディングワイヤ９１～９８によって半導体スイッチング素子３１～３８のゲート電極へ接続される。

【0033】

ゲート端子５は、複数の半導体スイッチング素子３１～３８のそれぞれのゲート電極に対して、等しい電気遅延時間で接続される。

【0034】

［センス用スペーサ導体８１］
<センス端子６>
センス端子６は、絶縁基板１０の導体層１１（第１の導体板）と電気的に絶縁され、絶縁基板１０上の導体層１１と同じ主面に配置された導体層１５Ａに接続され、ボンディングワイヤ１００、導体層１５Ｂ（第３の導体板）、センス用スペーサ導体８１を経由して絶縁基板２０の導体層２１（第２の導体板）に電気的に接続される。

【0035】

センス用スペーサ導体８１が配置される平面的な位置（導体層１５Ｂと導体層２１に接続される平面的な位置）によって、センス端子６が検知するソースセンス電位へのノイズ電圧やノイズ電流の重畳の度合いが大きく異なる。
センス用スペーサ導体８１が導体層１５Ｂと導体層２１に配置される位置によって、ソースセンス端子が検知するソースセンス電位へのノイズ電圧やノイズ電流の重畳の度合いが大きく異なる。

【0036】

<センス用スペーサ導体８１の配置>
図１の符号Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇは、センス用スペーサ導体８１の配置位置を説明するための辺Ｂ、距離Ｃ、距離Ｄ、辺Ｅ、距離Ｆ、距離Ｇをそれぞれ示す。
図１の符号Ｂに示す辺Ｂは、高電位を与える主端子１（高電位端子）が導体層１１（第１の導体板）に接続する端面を示す。主端子１は、長尺の矩形形状であるため、モジュール内側方向の端部の端面が、導体層１１（第１の導体板）に接続する辺Ｂとなる。
図１の符号Ｃは、絶縁基板１０の導体層１１（第１の導体板）の辺Ｂから辺Ｂに最も近い半導体スイッチング素子３８までの最短距離（センス用スペーサ導体８１と主端子１との間の最短距離）を示す。

【0037】

図１の距離Ｄは、辺Ｂから、センス用スペーサ導体８１までの最短距離（複数の半導体スイッチング素子３１～３８のうち主端子１に一番近い半導体スイッチング素子３８と主端子１との間の最短距離）を示す。
辺Ｅは、絶縁基板１０の一辺（第１の辺）であり、辺Ｅ側に主端子１が設けられている。距離Ｆは、センス用スペーサ導体８１と辺Ｅとの間の最短距離を示す。距離Ｇは、複数の半導体スイッチング素子３１～３８のうち主端子１に一番近い半導体スイッチング素子３８と辺Ｅとの間の最短距離を示す。

【0038】

本実施形態では、複数の半導体スイッチング素子３１～３８に対して１つのセンス用スペーサ導体８１が対応し、センス用スペーサ導体８１と複数の半導体チップ３１～３８とが辺Ｅに対して同じ側に配置されているとともに、距離Ｆが距離Ｇよりも小さい構成としている。このような位置にセンス用スペーサ導体８１を配置することで、センス端子６が検知するソースセンス電位に主電流によるノイズ電圧やノイズ電流が重畳する度合いを小さくできる。
また、同様の理由により、本実施形態では、距離Ｄは、距離Ｃよりも小さいことが望ましい。

【0039】

センス用スペーサ導体８１の数が多すぎると、センス端子６が検知するソースセンス電位に主電流によるノイズ電圧やノイズ電流が重畳しやすくなるため、複数の半導体スイッチング素子３１～３８（複数の半導体チップ）に対して１つのセンス用スペーサ導体８１が対応すればよく、本実施形態では、センス用スペーサ導体８１の個数は、複数の半導体スイッチング素子の数に依らない。特に、一つのセンス用スペーサ導体８１が、一つのアーム回路に対応する配置となればよい。

【0040】

<絶縁基板２０とセンス用スペーサ導体８１の配置>
絶縁基板２０の導体層２１（第２の導体板）において、複数の半導体スイッチング素子３１～３８が当該導体層２１に電気的に接続される位置は、センス用スペーサ導体８１が電気的に接続される位置と、主端子２（低電位端子）が電気的に接続される位置（主端子２が絶縁基板１０側に設けられている場合はスペーサ導体７１の位置）の間にある。

【0041】

また、主端子１（高電位端子）と、センス用スペーサ導体８１と、複数の半導体スイッチング素子３１～３８と、主端子２（低電位端子）の位置関係は、主端子１が絶縁基板１０の導体層１１（第１の導体板）に電気的に接続される位置から見て（図２を参照して側面視すれば）、センス用スペーサ導体８１、複数の半導体スイッチング素子３１～３８、主端子２が絶縁基板２０の導体層２１（第２の導体板）に電気的に接続される位置（主端子２が絶縁基板１０側に設けられている場合はスペーサ導体７１の位置）、の順になっている。

【0042】

以上、上アーム回路構成について説明した。以下、下アーム回路構成について述べる。下アーム回路構成は、上アーム回路構成と同様であり、重複箇所の説明を省略する。

【0043】

《下アーム回路構成》
［断面構造］
図１に示すように、複数の半導体スイッチング素子のうち、図１に示す下アーム回路構成の半導体スイッチング素子５１～５８は、上アーム回路構成の半導体スイッチング素子３１～３８の場合と同様に、つまり、下アーム回路構成でも、一方の平面上に図２の電極３０１と同様の電極を配置し、他方の平面上に図２の電極３０２と同様の電極と電極３０３と同様の電極を配置する。これにより、下アーム回路構成でも、上アーム回路構成で電極３０１から電極３０２の縦方向に向かって電流が流れると説明したのと同様の電流が流れる。この電流のオン・オフは、下アーム回路構成でも、上アーム回路構成で電極３０２の電位を基準に、制御電極３０３に印加される電圧によって制御されると説明したのと同様になる。

【0044】

下アーム回路構成のスペーサ導体６１～６８でも上アーム回路構成と同様で、絶縁基板１０の平面に鉛直方向に高さを有する導体形状を有し、半導体スイッチング素子５１～５８の電極３０２と絶縁基板２０の下面の導体層２２（図１参照）との間を電気的に接続する。ここで、下アーム回路の場合は、導体層２１に代えて、導体層２２に接続される点で、上アーム回路の場合とは異なっている。スペーサ導体６１～６８は、機械的なスペーサとして半導体スイッチング素子５１～５８の電極３０２から絶縁基板２０の下面の導体層２２との間隙の距離を決める。

【0045】

スペーサ導体７２（図１参照）、８２は、スペーサ導体６１～６８と同様に、絶縁基板１０の平面に鉛直方向に高さを有する導体形状を有し、絶縁基板１０（図２参照）の導体層１３、１７Ｂと、絶縁基板２０の導体層２２との間を電気的に接続する。

【0046】

センス用スペーサ導体８２は、センス端子９に電気的に接続する絶縁基板１０の導体層１７Ｂ（第３の導体板）と、絶縁基板２０の導体層２２とを電気的に接続する。センス用スペーサ導体８２は、導体層１７Ｂ、ボンディングワイヤ１００Ａ、導体層１７Ａを介してセンス端子９に電気的に接続されている。センス用スペーサ導体８２は、電気的な経路となることのほかに、絶縁基板１０と絶縁基板２０との間の間隔を平行に保つための機械構造である。

【0047】

［平面構成］
半導体スイッチング素子５１～５８は、ゲート配線１６Ｃを中心に挟む鏡像の位置関係で配置されており、８つの半導体スイッチング素子５１～５８のゲート電極が中心に集合するようチップの向きを決めている。ゲート端子８は、絶縁基板１０上の導体層１６Ａに電気的に接続され、ボンディングワイヤ１０９を介して、導体層１６Ｂを中継導体としながら、ゲート配線１６Ｃに接続される。ゲート配線１６Ｃでは、主端子２の方向と主端子３の方向へと分かれてゲート電位が供給され、ボンディングワイヤ１０１～１０８によって半導体スイッチング素子５１～５８のゲート電極へ接続される。

【0048】

［ソースセンス用スペーサ導体８２］
センス用スペーサ導体８２が配置される平面的な位置（導体層１７Ｂと導体層２２に接続される平面的な位置）によって、センス端子９が検知するソースセンス電位へのノイズ電圧やノイズ電流の重畳の度合いが大きく異なる。

【0049】

センス用スペーサ導体８２と主端子２との位置関係は、センス用スペーサ導体８１と主端子１との位置関係と同様である。すなわち、センス用スペーサ導体８１の配置位置を説明するために用いた辺Ｂ、距離Ｃ、距離Ｄ、辺Ｅ、距離Ｆ、距離Ｇは、センス用スペーサ導体８２の配置位置を説明するための辺Ｂ’、距離Ｃ’、距離Ｄ’、辺Ｅ’、距離Ｆ’、距離Ｇ’にそれぞれ対応し、同様の関係にある。

【0050】

［パワー半導体モジュール２００の効果］
以下、上述のように構成されたパワー半導体モジュール２００の効果について説明する。
本発明（本実施形態）によって得られる２つの効果について説明する。

【0051】

<スイッチング損失の低減>
本発明（本実施形態）によって得られる２つの効果のうち、スイッチング損失の低減効果を図３および図４に示す比較例を参照して説明する。
ここでは、上アーム回路構成を例に採り説明する。

【0052】

図３は、比較例のパワー半導体モジュール２００Ａの概略構成を示す図であり、比較例のパワー半導体モジュール２００Ａを上方からみた平面図である。図４は、図３のＡ－Ａ’矢視断面図である。図１および図２と同一構成部分には、同一の符号を付し、重複する部分について説明を省略する。
比較例のパワー半導体モジュール２００Ａは、図１に示すパワー半導体モジュール２００の絶縁基板、半導体スイッチング素子、導体層、スペーサ導体の機能が同じである。
比較例のパワー半導体モジュール２００Ａは、図１に示すパワー半導体モジュール２００と、センス端子６からのソースセンス配線経路が異なっている。

【0053】

図３および図４に示すように、比較例のパワー半導体モジュール２００Ａは、ソースセンス端子６が、絶縁基板１０上に配置した導体層１２に電気的に接続される。比較例のパワー半導体モジュール２００Ａは、センス用スペーサ導体８１を有しないために、絶縁基板２０上の導体層２１で得られる複数の半導体スイッチング素子のソースセンス電位は、スペーサ導体７１を介して絶縁基板１０上の導体層１２へ電気的に接続して得る。

【0054】

このため、比較例のパワー半導体モジュール２００Ａでは、導体層１２をソースセンス端子６から凡そ基板の縦寸法程度の長い距離を引き回す（後記図６のセンス端子６の信号線引き回し参照）ことになり、複数の半導体スイッチング素子に流入出する大電流の主電流が流れる導体層１１と導体層２１からの磁気的結合（後記図６の相互インダクタンスＭ参照）によるノイズ電流が印加されやすくなる。

【0055】

また、検知できるソースセンス電位は、複数の半導体スイッチング素子のソース電極から流出した主電流が絶縁基板２０上の導体層２１の寄生抵抗や寄生インダクタを含む寄生インピーダンスによって生じるノイズ電圧が重畳した後のソースセンス電位を検知することになる。
さらに、解決課題で述べたように、主端子の接続の工程を簡略化するために、主端子は同一の絶縁基板上の導体層に接続することが製造コスト上の望まれるために、複数の半導体スイッチング素子のソース電極から流出した主電流は、スペーサ導体７１を通流する際に、スペーサ導体７１で生じる寄生インピーダンスの影響も受ける。

【0056】

図５および図６を参照して、<スイッチング損失の低減>効果の具体的な説明を行う。
・本実施形態のパワー半導体モジュール２００
図５は、本実施形態のパワー半導体モジュール２００（図１および図２参照）の構成のうち、半導体スイッチング素子３１～３４を便宜上例にとって作成した電気的な特性を示す等価回路である。
図５の等価回路において、高電位を印加する主端子１に対し、半導体スイッチング素子３１～３４のドレインが接続され、そのソースは低電位を印加する主端子２に接続される。半導体スイッチング素子３１～３４のゲート制御は、ゲート端子５とセンス端子６によって制御される。図５中の回路図には、図１および図２の構造に起因して発生する寄生インピーダンスＺを配置している。
ソースセンス端子６が検知するソース電位に着目して説明する。
半導体スイッチング素子３１～３４から流出する主電流Ｉｓは、主端子２に向けて流れるために、寄生インピーダンスＺ３３、Ｚ３２、Ｚ３１そしてＺ７１を流れる。これにより、寄生インピーダンスとその通流電流で決まるノイズ電圧Ｖｎｏｉｓｅ１が発生してしまう。

【0057】

Ｖｎｏｉｓｅ１＝（Ｉｓ３４）×Ｚ３３
＋（Ｉｓ３３＋Ｉｓ３４）×Ｚ３２
＋（Ｉｓ３２＋Ｉｓ３３＋Ｉｓ３４）×Ｚ３１
＋（Ｉｓ３１＋Ｉｓ３２＋Ｉｓ３３＋Ｉｓ３４）×Ｚ７１
ここで、Ｉｓ３１～Ｉｓ３４は、半導体スイッチング素子３１～３４のソース電流を示す。

【0058】

本実施形態のパワー半導体モジュール２００は、図１および図２の構成を採ることによって、図５の等価回路に示すように、ソースセンス端子６の電位は、半導体スイッチング素子３４のソース電極の接続位置から、小さな寄生インピーダンスＺ８１を経由するのみで得ることができる。ソースセンス端子６に流れる電流は、ゲート駆動電流Igの帰還電流となるため、その電流の大きさはIgと等しく、前記の半導体スイッチング素子３１～３４から流出する主電流Ｉｓに対して多くとも１／１００（それ以下）であるために小さな電流量といえる。

【0059】

ソースセンス端子６のセンス電位に重畳するノイズ電圧Ｖｎｏｉｓｅ２は、
Ｖｎｏｉｓｅ２＝Ｉｇ×Ｚ８１
となり、Ｖｎｏｉｓｅ１と比較して小さいことが分かる。この特徴は、前述のように、２枚の絶縁基板を用いて構成するパワー半導体モジュール２００において、センス用スペーサ導体８１を、前記所定の位置関係に配置することによって得られる効果である。

【0060】

・比較例のパワー半導体モジュール２００Ａ
図６は、比較例のパワー半導体モジュール２００Ａ（図３および図４参照）の構成のうち、半導体スイッチング素子３１～３４を便宜上例にとって作成した電気的な特性を示す等価回路である。
図６の等価回路に示すように、ソースセンス端子６が検知するソースセンス電位には、前述のＶｎｏｉｓｅ１が重畳してしまう。また、すべての磁気的結合を網羅するものではないが、ソース端子６を接続する引きまわし配線（導体層１２の一部）によるインピーダンスＺ１２Ａに対し、半導体スイッチング素子３１～３４のソース電流が流れる配線（導体層２１）のインピーダンスＺ３１～Ｚ３３からの相互インダクタンスによる磁気的結合（図６の相互インダクタンスＭ参照）、そして、図６に図示しない半導体スイッチング素子３１～３４のドレイン電流が流れる配線経路（導体層１１）からの相互インダクタンスによる磁気的結合、によって、ソースセンス端子６を流れる電流にはノイズ電流が重畳することが分かる。

【0061】

・本実施形態と比較例のパワー半導体モジュールのスイッチング時の波形の比較
本発明の<スイッチング損失の低減>効果の一例を、スイッチング時の波形の比較によって説明する。
図７および図８は、本実施形態のパワー半導体モジュール２００（図１および図２参照）および比較例のパワー半導体モジュール２００Ａ（図３および図４参照）を模擬して計算回路を構築し、その計算回路を用いてダブルパルススイッチングを行った場合の波形の一例である。

【0062】

図７は、本実施形態と比較例のパワー半導体モジュールの動作波形の解析結果の一例を示すターンオフ波形図である。図８は、本実施形態と比較例のパワー半導体モジュールの動作波形の解析結果の一例を示すターンオン波形図である。図７および図８横軸は時間Ｔ、の左縦軸は、主端子１－主端子２間の電圧Ｖｄｓ[Ｖ]，主端子２から流出するソース電流の総和Ｉｓ[Ａ]を示し、右縦軸はゲート端子５とソースセンス端子６間の差電圧Ｖｇｓ[Ｖ]を示す。また、横軸のグリッドの時間幅は１００[ｎｓ]である。図７および図８の波形を見る場合、楕円とその矢印方向の縦軸を参照するものとする。

【0063】

図７および図８において、実線で示す特性は本実施形態の図１および図２のパワー半導体モジュール２００の計算回路を用いた場合の特性を示し、破線で示す特性は比較例の図３および図４のパワー半導体モジュール２００Ａの計算回路を用いた場合の特性を示す。

【0064】

図７には、スイッチング事象のうち、ターンオフのタイミングの波形の動きを示す。Ｖｇｓは、図１および図２で示すゲート端子５とソースセンス端子６間の差電圧の過渡波形を示し、Ｖｄｓは、主端子１と主端子２間の差電圧の過渡波形を示している。また、Ｉｓは、主端子２を流出するソース電流の総和の過渡波形を示している。図７では、Ｖｇｓの波形において差異が発生し、図７中のハッチング部位（「ノイズ電圧」Ｖｎ参照）で示す電圧が異なっていることが分かる。その影響が、ＶｄｓとＩｓの変化に影響しており、破線で示す図６の比較例の計算回路を用いた特性は、ＶｄｓとＩｓが共に緩やかに変化する。このため、図６の比較例の計算回路を用いた特性は、図５の本実施形態の計算回路を用いた特性に対して、ターンオフ時のスイッチング損失（損失電力；ＶｄｓとＩｓの積の積分）が大きくなることが分かる。

【0065】

同様の見方で、図８に示すターンオン波形について述べる。
ターンオン波形では、Ｖｇｓ波形における実線と破線との差異がより大きく示されており、図８中のハッチング部位（「電圧波形の劣化」Ｖｄ参照）で示す電圧の差異を確認できる。これに伴い、図７に示すターンオフ波形と同様に、ＶｄｓとＩｓが共に緩やかに変化し、特にＶｄｓに関しては大きなノイズ電圧が重畳していることが分かる。したがって、ターンオン波形においても、図６の比較例の計算回路を用いた特性は、図５の本実施形態の計算回路を用いた特性に対して、ターンオン時のスイッチング損失が大きくなることが分かる。
このように、本実施形態のパワー半導体モジュール２００（図１および図２参照）は、センス用スペーサ導体の適用とその配置位置によって、スイッチング損失の低減を可能することができる。

【0066】

<モジュールの小型化>
本発明のもう一つの利点であるモジュールの小型化についても、例示によって定量的に効果を述べる。
図１に付記した本実施形態のパワー半導体モジュール２００の絶縁基板１０の横寸法（紙面の左右方向）をＸ１とし、縦寸法（紙面の上下方向）をＹ１とする。同様に、図３に付記した比較例のパワー半導体モジュール２００Ａの絶縁基板１０の横寸法（紙面の左右方向）をＸ２とし、縦寸法（紙面の上下方向）をＹ２とする。ここで、Ｙ１とＹ２は同じ寸法を取り得るが、横寸法については、図３の比較例のパワー半導体モジュール２００Ａの絶縁基板１０の横寸法Ｘ２は、ソースセンス用の配線の引き回し部（導体層１２Ａ）の配置により、本実施形態のパワー半導体モジュール２００の絶縁基板１０の横寸法Ｘ１に対して大きくなる。

【0067】

例えば、１．２ｋＶの絶縁耐圧を定格とするパワー半導体モジュールの標準的な配線パターンの幅と、パターン間の絶縁距離を考慮すると、Ｘ１はＸ２を基準にして９２％に縮小できる効果が得られる。絶縁基板１０の寸法は、絶縁基板２０より大きく設計した場合に、モジュールの寸法を決定する支配的な寸法となることから、本発明を適用することにより、パワー半導体モジュールのサイズを小さくすることができると言える。

【0068】

本発明の効果を本実施形態に適用した場合の効果を整理すると、下記の通りである。
（１）半導体スイッチング素子を搭載する絶縁基板の面積を低減できる。
（２）上記（１）の絶縁基板を搭載するパワー半導体モジュールのサイズを小型化できる。
（３）ソースセンス端子の検知信号におけるノイズ電圧とノイズ電流を低減することにより、良好なスイッチング波形を取得して、そのスイッチング損失を低減することができる。

【0069】

［効果］
以上説明したように、本実施形態に係る半導体モジュール２００は、主端子１と、主端子１に電気的に接続された導体層１１（第１の導体板）と、第１の導体板１１にドレイン３０１またはコレクタが接続された複数の半導体スイッチング素子３１～３８（複数の半導体チップ）と、複数の半導体スイッチング素子３１～３８のソースまたはエミッタに接続され、導体層１１に対向して配置された導体層２１（第２の導体板）と、導体層２１に電気的に接続された主端子２と、複数の半導体スイッチング素子３１～３８のソースまたはエミッタの電位を検出するセンス端子６と、を有する半導体モジュールであって、主端子１と導体層１１とセンス端子６とが設けられた絶縁基板１０（第１の基板，第１の絶縁基板）と、絶縁基板１０に対向して配置され、導体層２１が設けられた絶縁基板２０（第２の基板，第２の絶縁基板）と、センス端子６に電気的に接続され、絶縁基板１０と絶縁基板２０との間の間隔を保ちつつ、絶縁基板１０側から絶縁基板２０の導体層２１へ電気的に接続するセンス用スペーサ導体８１と、を有し、複数の半導体スイッチング素子３１～３８に対して１つのセンス用スペーサ導体８１が対応し、主端子１は、絶縁基板１０の第１の辺に設けられ、センス用スペーサ導体８１と複数の半導体スイッチング素子３１～３８とが第１の辺に対して同じ側に配置されており、センス用スペーサ導体８１と第１の辺との間の最短距離は、複数の半導体スイッチング素子３１～３８のうち主端子１に一番近い半導体チップ３１と第１の辺との間の最短距離よりも小さい構成を採る。

【0070】

また、半導体モジュール２００は、センス端子６は、導体層１１（第１の導体板）と電気的に絶縁され、絶縁基板１０（第１の基板，第１の絶縁基板）上の導体層１１と同じ主面に配置され、導体層２１（第２の導体板）と対向する第３の導体板１５Ｂに電気的に接続され、センス端子６は、第３の導体板１５Ｂと第２の導体板２１間の距離を保ちつつ、第３の導体板１５Ｂを介して導体層２１と電気的に接続するセンス用スペーサ導体８１を経由して導体層２１に接続される。

【0071】

また、主端子１は、絶縁基板１０の第１の辺において、導体層１１に接続され、センス用スペーサ導体８１と主端子１との間の最短距離は、複数の半導体チップ３１～３８のうち主端子１に一番近い半導体チップ３８と主端子１との間の最短距離よりも小さい。

【0072】

従来のように複数の半導体チップ毎にゲート／ソースセンス駆動配線を引き回すと、配線占有面積が増大し、モジュール基板が増大する、または搭載チップ数が減少する。これに対して、本実施形態は、複数の半導体チップに対して共通のソースセンス配線を設け、センス専用のセンス用スペーサ導体８１を介してソース電極用導体へ接続する。これにより、配線部の小面積化、すなわち、ゲート／ソースセンス配線の短距離かつ簡素化を実現でき、基板の小型化を図ることができる。

【0073】

また、スイッチング時の駆動信号へのノイズ電圧は、過渡的な大電流が寄生ＲやＬを有する経路に流れて発生する。本実施形態は、センス用スペーサ導体８１は、ソース電極用導体の主電流が流れない部位、かつ、半導体チップより主端子１（高電位端子）に近い部位（センス用スペーサ導体８１の配置位置が高電位から低電位経路に流れる最も高電位側に配置）に接続することで、ノイズ電圧の影響を軽減させることができる。

【0074】

また、センス端子６に接続されるセンス用スペーサ導体８１を、主端子１（高電位端子）から半導体スイッチング素子３１～３８までの経路よりも近い位置に設けることで、主端子１から各半導体スイッチング素子３１～３８に流れる電流によるノイズ電圧がソースセンス電圧に乗ってしまう影響を小さくできる。

【0075】

その結果、モジュールの小型化と駆動信号へのスイッチングノイズの低減による低スイッチ損失化の利点が同時に得られる。本発明を導入した小型ＳｉＣモジュールを搭載したＥＶ用及び産業用電力変換装置に適用して好適である。

【0076】

（第２の実施形態）
図９は、本発明の第２の実施形態のパワー半導体モジュール２００Ｂの概略構成を示す図であり、パワー半導体モジュール２００Ｂを上方からみた平面図である。図１０は、図９のＡ－Ａ’矢視断面図である。図１および図２と同一構成部分には同一符号を付して重複箇所の説明を省略する。
なお、図９の平面図では、本来上層の部品があるため見えない下層の部品配置について、便宜上、上層の部品を透過させた前提でその配置を明示する。

【0077】

［概略構成］
本実施形態のパワー半導体モジュール２００Ｂは、図１および図２に示すパワー半導体モジュール２００に対し、ゲート端子５，８に電気的に接続する絶縁基板１０上の配線の経路と構成が異なる。すなわち、パワー半導体モジュール２００Ｂは、図１および図２に示すパワー半導体モジュール２００のゲート配線１４Ｃおよびこのゲート配線１４Ｃにボンディングワイヤ９９で接続される絶縁基板１０上の導体層１４Ａの構成が異なる。

【0078】

［平面構造］
図９に示すように、パワー半導体モジュール２００Ｂは、図１に示すパワー半導体モジュール２００のボンディングワイヤ１００，１００Ａが、ボンディングワイヤ１１１，１１２に置き換えられている。

【0079】

・上アーム回路構成
パワー半導体モジュール２００Ｂは、ゲート端子５が、導体層１４Ａに電気的に接続され、導体層１４Ａはボンディングワイヤ９９を介してゲート配線導体層１４Ｃへと接続される。ゲート配線導体層１４Ｃは、ボンディングワイヤ９４と９８を介して半導体スイッチング素子３４と３８のゲート電極にそれぞれ電気的に接続される。

【0080】

一方、半導体スイッチング素子３３と３７のゲート電極は、ゲート抵抗１２１Ａを介してゲート配線導体層１４Ｃと接続したゲート配線導体層１４Ｄに、ボンディングワイヤ９３と９７を介して接続される。

【0081】

すなわち、ゲート配線導体層１４Ｃとゲート配線導体層１４Ｄとは、ゲート抵抗１２１Ａを介して直列に接続されており、ゲート配線導体層１４Ｃは、ボンディングワイヤ９４と９８とを介して半導体スイッチング素子３４と３８のゲート電極に接続され、ゲート配線導体層１４Ｄは、ボンディングワイヤ９３と９７を介して半導体スイッチング素子３３と３７のゲート電極に接続される。

【0082】

同様に、半導体スイッチング素子３２と３６のゲート電極は、ゲート抵抗１２１Ｂを介してゲート配線導体層１４Ｄと接続したゲート配線導体層１４Ｅに、ボンディングワイヤ９４と９６を介して接続される。また、半導体スイッチング素子３１と３５のゲート電極は、ゲート抵抗１２１Ｃを介してゲート配線導体層１４Ｅと接続したゲート配線導体層１４Ｆに、ボンディングワイヤ９１と９５を介して接続される。

【0083】

・下アーム回路構成
パワー半導体モジュール２００Ｂは、ゲート端子８が、導体層１６Ａに電気的に接続され、導体層１６Ａはボンディングワイヤ１０９を介してゲート配線導体層１６Ｃへと接続される。ゲート配線導体層１６Ｃは、ボンディングワイヤ１０１と１０５を介して半導体スイッチング素子５１と５５のゲート電極にそれぞれ電気的に接続される。

【0084】

一方、半導体スイッチング素子５２と５６のゲート電極は、ゲート抵抗１２２Ａを介してゲート配線導体層１６Ｃと接続したゲート配線導体層１６Ｄに、ボンディングワイヤ１０２と１０６を介して接続される。

【0085】

同様に、半導体スイッチング素子５３と５７のゲート電極は、ゲート抵抗１２２Ｂを介してゲート配線導体層１６Ｄと接続したゲート配線導体層１６Ｅに、ボンディングワイヤ１０３と１０７を介して接続される。また、半導体スイッチング素子５４と５８のゲート電極は、ゲート抵抗１２２Ｃを介してゲート配線導体層１６Ｅと接続したゲート配線導体層１６Ｆに、ボンディングワイヤ１０４と１０８を介して接続される。

【0086】

上アーム回路構成を例に採りパワー半導体モジュール２００Ｂの回路動作を説明する。
図９および図１０の構成を採ることによって、導体層１４Ｃから導体層１４Ｆのゲート駆動信号の電位は、各導体層を流れるゲート駆動電流Ｉｇの値と、ゲート抵抗１２１Ａ～１２１Ｃとのよって発生する電位差の影響を受けて変化する。例として、半導体スイッチング素子３１～３４のゲート電位をＶｇ３１～Ｖｇ３４とすると、その電位の大小関係は、スイッチング動作中において、ゲート端子５を流れるゲート電流Ｉｇが半導体スイッチング素子に流れ込む方向の場合には、
Ｖｇ３４ ＞ Ｖｇ３３ ＞ Ｖｇ３２ ＞ Ｖｇ３１
の関係が生ずるように設定可能となる。

【0087】

図１１は、図９および図１０の構成を簡略化した等価回路である。
図１１に示すように、ゲート抵抗１２１Ａ～１２１Ｃによる電圧降下により、上記のＶｇ３１～Ｖｇ３４の電位の大小関係が得られる。各半導体スイッチング素子のソース電位は、Ｖｓ３１～Ｖｓ３４で示す場合に、ソース電流が寄生インピーダンスＺ３１～Ｚ３３を通流するために、
Ｖｓ３４ ＞ Ｖｓ３３ ＞ Ｖｓ３２ ＞ Ｖｓ３１
の関係が生じる。

【0088】

したがって、ゲート電位Ｖｇ３１～Ｖｇ３４に上記電位を発生させることにより、各半導体スイッチング素子のゲート・ソース間電圧Ｖｇｓ３１～Ｖｇｓ３４の偏差を小さくすることができる。
図９および図１０の構成を採ることによって、複数の半導体スイッチング素子のＶｇｓ偏差を小さく抑制することが可能となり、各半導体スイッチング素子を流れる電流の大小の偏差を低減することができる。

【0089】

なお、ゲート端子５を流れるゲート電流Ｉｇが半導体スイッチング素子から流出する方向の場合には、
Ｖｇ３４ ＜ Ｖｇ３３ ＜ Ｖｇ３２ ＜ Ｖｇ３１
の関係が生じ、この場合も同様の効果を奏する。

【0090】

さらに、パワー半導体モジュール２００Ｂは、絶縁基板１０の面積に関する視点では、図１および図２におけるゲート引き回し導体層（１４Ａ、１４Ｂ、１６Ａ、１６Ｂ）を削除できることから、一層の面積の削減が可能となる。

【0091】

図３の比較例で付記した絶縁基板１０の横寸法（紙面の左右方向）をＸ２と、縦寸法（紙面の上下方向）をＹ２を基準とすると、図９に示した寸法Ｙ３とＹ２は同じ寸法、または１４Ｂ、１６Ｂを削除した分だけＹ３はＹ２より小さい寸法となり、横寸法については図９のＸ３はＸ２に対して小さく設定できる。同様に、例えば、１．２ｋＶの絶縁耐圧を定格とするパワー半導体モジュールの標準的な配線パターンの幅と、パターン間の絶縁距離を考慮すると、Ｘ３はＸ２を基準にして８３％に縮小できる効果が得られる。絶縁基板１０の寸法は、絶縁基板２０より大きく設計した場合に、モジュールの寸法を決定する支配的な寸法となることから、本発明に第２の実施形態示す構成を適用することにより、パワー半導体モジュールのサイズを小さくすることができると言える。

【0092】

このため、第２の実施形態（図９および図１０）の構成は、第１の実施形態（図１および図２）に比較して、下記の特有の効果がある。
（１）ソースセンス端子の検知信号におけるノイズ電圧とノイズ電流を低減しつつ、ゲート・ソース間電圧の偏差を低減することにより、各半導体スイッチング素子を流れる電流の大小の偏差をより低減することができる。
（２）半導体スイッチング素子を搭載する絶縁基板の面積をより低減できる。
（３）（２）記載の絶縁基板を搭載するパワー半導体モジュールのサイズを小型化できる。
と言える。

【0093】

このように、パワー半導体モジュール２００Ｂは、ゲート端子５が、絶縁基板１０上の導体層１１（第１の導体板）と同じ主面側に配置される複数の導体板によって構成される導体層１４Ｃ～１４Ｆ（ゲート配線導体板群）と複数のボンディングワイヤ９１～９８を介して、複数の半導体スイッチング素子３１～３８のゲート電極に電気的に接続される。

【0094】

例えば、ゲート端子５から与えられるゲート駆動電圧は、複数の半導体チップ３１～３８のそれぞれのゲート電極に対して、異なった電圧レベルで与えられ、ゲート電流が、複数の半導体チップ３１～３８のそれぞれのゲート電極に流入する場合には、複数の半導体チップの主端子１に近い側の半導体のスイッチング素子には高い電圧レベルで、複数の半導体チップ３１～３８の主端子１に遠く主端子２に近い側の半導体のスイッチング素子３５には低い電圧レベルで与えられ、ゲート電流が、複数の半導体チップ３１～３８のそれぞれのゲート電極から流出する場合には、複数の半導体チップ３１～３８の主端子１に近い側の半導体のスイッチング素子には低い電圧レベルで、複数の半導体チップ３１～３８の主端子１に遠く主端子２に近い側の半導体のスイッチング素子３５には高い電圧レベルで与えられる。

【0095】

一般的に、パワー半導体モジュールでは、スイッチング時のＶｇｓ駆動信号をノイズ電圧を抑制して各チップに供給する必要ある。本実施形態では、ゲート配線上に電位差を設けることで、各チップのＶｇｓを均等化することができる。これにより、第１の実施形態の効果、すなわち面積小、駆動信号ノイズ低減に加え、チップ均等動作の効果を得ることができる。

【0096】

（第３の実施形態）
図１２は、本発明の第３の実施形態のパワー半導体モジュールを備える電力変換装置の構成を示すブロック図である。本実施形態は、バッテリー２５０と、電力変換装置２６０と、負荷となる電動機２７０によって構成される電気自動車の車軸を駆動する３相交流電動機に適用した例である。

【0097】

本実施形態の電力変換装置２６０は、２ｉｎ１のパワー半導体モジュール２００（２００ａ、２００ｂ、２００ｃ）によって構成される一相分のレグ回路３つと、コンデンサ２４０と、制御回路２３０とを備えている。なお、電力変換装置２６０は、交流の相数に等しいゲート駆動回路２１０（２１０ａ、２１０ｂ、２１０ｃ）を備えている。
電力変換装置２６０は、コンデンサ２４０により主電圧（Ｖｃｃ）を保持し、制御回路２３０により生成された各パワー半導体モジュール２００内の半導体スイッチング素子のゲート駆動信号は、ゲート駆動回路２１０ａ，２１０ｂ，２１０ｃを介して各パワー半導体モジュール２００へと入力される。
レグ回路２２０ａ，２２０ｂ，２２０ｃは、それぞれ第１相のインバータレグ、第２相のインバータレグ、第３相のインバータレグを構成する。各インバータレグの出力が電動機２７０と接続される。

【0098】

本実施形態では、レグ回路２２０ａ，２２０ｂ，２２０ｃは、同じ回路構成を有している。そこで、レグ回路２２０ａを例に採って回路構成について説明する。
レグ回路２２０ａは、パワー半導体モジュール２００ａによって構成される一対の上下アームと、パワー半導体モジュール２００ａをオン・オフ制御するゲート駆動回路２１０ａと、を備えている。

【0099】

パワー半導体モジュール２００ａは、ハーフブリッジ回路の一つのレグ回路を構成する。主端子として、主端子１と、主端子２と、主端子３とを有し、補助端子として、上アーム用に、ドレイン電圧をセンスするドレインセンス端子４と、ゲート端子５と、ソースセンス端子６と、を有し、下アーム用に、ドレインセンス端子７と、ゲート端子８と、ソースセンス端子９と、を有する。

【0100】

本実施形態によれば、電力変換装置２６０に搭載されるパワー半導体モジュール２００に、第１の実施形態のパワー半導体モジュール２００または第２の実施形態のパワー半導体モジュール２００Ｂのいずれかで説明したパワー半導体モジュールが用いられている。

【0101】

電力変換装置２６０は、パワー半導体モジュール２００，２００Ｂを備えることにより、電力変換装置２６０やそれを含んで構成する電気自動車用モータ駆動システムを小型化することができる。

【0102】

また、パワー半導体モジュール２００，２００Ｂに内蔵するソースセンス経路に重畳するノイズ電圧やノイズ電流を低減できるため、パワー半導体モジュール２００，２００Ｂは、前記比較例のモジュール構成に比較して、スイッチング損失を低減することができる。これにより、電力変換装置２６０やそれを含んで構成する電気自動車用モータ駆動システムを、小型化することができ、かつ、その低損失化を図ることができる。

【0103】

本発明は上記各実施形態に限定されるものではなく、特許請求の範囲に記載した本発明の要旨を逸脱しない限りにおいて、他の変形例、応用例を含む。例えば、上記の実施形態は本発明に対する理解を助けるために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

【0104】

例えば、パワー半導体モジュール２００を構成する部材の寸法や絶縁距離はその応用に応じて任意でよい。
さらに、パワー半導体モジュール２００を構成する半導体スイッチング素子のチップ配置は図示した形態に限定するものではない。

【0105】

また、上下アームを同一のパワー半導体モジュール２００に搭載する実施例について、その一方のアーム回路に注目して説明を行ったが、他方のアーム回路も同様の効果を有し、２ｉｎ１構成にすることによる効果の減少は無い。むしろ、２ｉｎ１構成を採ることによって、パワー半導体スイッチング素子を流れる主電流の向きが、近接する導体層間で逆方向に流れる効果によって、寄生インダクタンスが減少する付帯的な効果が得られることは広く知られており、高性能のパワー半導体モジュールの提供の視点では、好適な事例を示唆している。

【0106】

パワー半導体モジュール２００としては、ＭＯＳＦＥＴのほか、ＪＦＥＴ型（Junction Field Effect Transistor）等のユニポーラデバイスや、ＩＧＢＴなどのバイポーラデバイスのいずれでもよい。なお、デバイスに応じて、主端子やセンス端子の名称が、上述の「ドレイン」および「ソース」に代えて、「コレクタ」および「エミッタ」と呼称される。

【0107】

また、パワー半導体モジュールを構成する形態は、実施例で示したパワー半導体モジュール２００による２ｉｎ１や、１つのアーム回路で構成する１ｉｎ１タイプのモジュールの他、３つ以上のパワー半導体モジュール２００を用いた三相フルブリッジ回路でもよい。

【0108】

また、本パワー半導体モジュール１を適用する電力変換装置は、電気自動車用モータ駆動システムの他、太陽光発電装置におけるＰＣＳ（Power Conditioning System）や鉄道車両電気システム等にも適用できる。

【符号の説明】

【0109】

１ 主端子
２ 主端子
３ 主端子
４，７ センス端子（ドレインセンス端子）
５，８ ゲート端子
６，９ センス端子（ソースセンス端子）
１０ 絶縁基板（第１の基板，第１の絶縁基板）
１１ 導体層（第１の導体板）
１４Ｃ～１４Ｆ 導体層（ゲート配線導体板群）
１５Ｂ、１７Ｂ 導体層（第３の導体板）
１６Ｂ 絶縁層（中継導体）
１６Ｃ ゲート配線
１８ 絶縁層
１９ 導体層
２０ 絶縁基板（第２の基板，第２の絶縁基板）
２１ 導体層（第２の導体板）
２８ 絶縁層
２９ 導体層
３１～３８，５１～５８ 半導体スイッチング素子（半導体チップ）
４１～４８，７１，７２，６１～６８ スペーサ導体
８１，８２ センス用スペーサ導体
９１～９９，１０１～１０９，１１０ ボンディングワイヤ
１２１，１２２ ゲート抵抗
２００，２００Ｂ パワー半導体モジュール
２１０ ゲート駆動回路
２２０ レグ回路
２３０ 制御回路
２４０ コンデンサ
２５０ バッテリーもしくは電源回路
２６０ 電力変換装置
２７０ 電動機
３０１ 半導体チップのドレイン電極
３０２ 半導体チップのソース電極
３０３ 半導体チップのゲート電極
Ｂ，Ｂ’ 辺
Ｃ，Ｃ’ 距離
Ｄ，Ｄ’ 距離
Ｅ，Ｅ’ 辺
Ｆ，Ｆ’ 距離
Ｇ，Ｇ’ 距離

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】