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▶ エルジー ディスプレイ カンパニー リミテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-11-25
(45)【発行日】2024-12-03
(54)【発明の名称】薄膜トランジスタおよびそれを含む表示装置
(51)【国際特許分類】
H01L 29/786 20060101AFI20241126BHJP
【ＦＩ】
H01L29/78 618C
H01L29/78 617K
H01L29/78 618B
H01L29/78 618E
【請求項の数】
10
(21)【出願番号】P 2022154387
(22)【出願日】2022-09-28
(65)【公開番号】P2023058012
(43)【公開日】2023-04-24
【審査請求日】2022-09-28
(31)【優先権主張番号】10-2021-0135019
(32)【優先日】2021-10-12
(33)【優先権主張国・地域又は機関】KR
(73)【特許権者】
【識別番号】501426046
【氏名又は名称】エルジー ディスプレイ カンパニー リミテッド
(74)【代理人】
【識別番号】100094112
【弁理士】
【氏名又は名称】岡部 讓
(74)【代理人】
【識別番号】100106183
【弁理士】
【氏名又は名称】吉澤 弘司
(74)【代理人】
【識別番号】100114915
【弁理士】
【氏名又は名称】三村 治彦
(74)【代理人】
【識別番号】100125139
【弁理士】
【氏名又は名称】岡部 洋
(74)【代理人】
【識別番号】100209808
【弁理士】
【氏名又は名称】三宅 高志
(72)【発明者】
【氏名】姜 旻 求
(72)【発明者】
【氏名】高 永 賢
(72)【発明者】
【氏名】崔 承 燦
(72)【発明者】
【氏名】張 宰 滿
【審査官】田付 徳雄
(56)【参考文献】
【文献】米国特許出願公開第２０１９／０１５７４６４（ＵＳ，Ａ１）
【文献】特開２０１０－０３９４１３（ＪＰ，Ａ）
【文献】特表２０１７－５３１３２２（ＪＰ，Ａ）
【文献】米国特許第０７５５０３３１（ＵＳ，Ｂ２）
【文献】特開２０１９－０６７７９１（ＪＰ，Ａ）
【文献】特開平１０－２７０６９９（ＪＰ，Ａ）
【文献】特開２０１８－０９８３６４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７８６
Ｈ０１Ｌ ２９／３３６
(57)【特許請求の範囲】
【請求項1】
光遮断層と、前記光遮断層の上に配されたバッファ層と、
前記バッファ層の上に配されたアクティブ層と、
前記アクティブ層に少なくとも一部重畳するゲート電極と
を含み、
前記アクティブ層が、
前記ゲート電極に重畳するチャネル部と、
前記チャネル部の一側に接触する第１連結部と、
前記チャネル部の他側に接触する第２連結部と
を含み、
前記第１連結部および前記第２連結部は、選択的に導体化されることにより形成され、
前記チャネル部は、第１チャネル領域および第２チャネル領域を含み、
前記第１チャネル領域および前記第２チャネル領域は導体化されておらず、
前記第１チャネル領域および前記第２チャネル領域は、それぞれ前記第１連結部から前記第２連結部までつながり、
前記第１チャネル領域の長さが前記第２チャネル領域の長さより短く、
前記第１チャネル領域に重畳する前記ゲート電極の幅が、前記第２チャネル領域に重畳する前記ゲート電極の幅よりも狭く、
前記第１チャネル領域に重畳する前記ゲート電極と前記第２チャネル領域に重畳する前記ゲート電極とが、一体に構成されており、
前記アクティブ層が、
平面視において矩形の前記第１チャネル領域、前記第１チャネル領域の一側に接触する第１連結部および前記第１チャネル領域の他側に接触する第２連結部を含む第１アクティブ層と、
平面視において矩形の前記第２チャネル領域、前記第２チャネル領域の一側に接触する第１連結部および前記第２チャネル領域の他側に接触する第２連結部を含む第２アクティブ層と
を含み、
平面視において、前記第１アクティブ層および前記第２アクティブ層が、前記ゲート電極と重畳する領域、前記第１連結部および前記第２連結部にて互いから離隔されている、
薄膜トランジスタ。
【請求項2】
前記ゲート電極が、前記第１チャネル領域および前記第２チャネル領域の境界で段階的（ｓｔｅｐｗｉｓｅ）に変化する幅を有する、請求項１に記載の薄膜トランジスタ。
【請求項3】
前記ゲート電極が、前記第１チャネル領域および前記第２チャネル領域の間で段階的に変化する幅を有する、請求項１に記載の薄膜トランジスタ。
【請求項4】
前記ゲート電極が、前記第１チャネル領域から前記第２チャネル領域に向かう方向に沿って徐々に変化する幅を有する、請求項１に記載の薄膜トランジスタ。
【請求項5】
前記第１アクティブ層および前記第２アクティブ層が、互いに同一層に配置されている、請求項１に記載の薄膜トランジスタ。
【請求項6】
前記アクティブ層が、酸化物半導体物質を含む、請求項１に記載の薄膜トランジスタ。
【請求項7】
前記酸化物半導体物質が、ＩＺＯ（ＩｎＺｎＯ）系、ＩＧＯ（ＩｎＧａＯ）系、ＩＴＯ（ＩｎＳｎＯ）系、ＩＧＺＯ（ＩｎＧａＺｎＯ）系、ＩＧＺＴＯ（ＩｎＧａＺｎＳｎＯ）系、ＧＺＴＯ（ＧａＺｎＳｎＯ）系、ＧＺＯ（ＧａＺｎＯ）系、ＩＴＺＯ（ＩｎＳｎＺｎＯ）系およびＦＩＺＯ（ＦｅＩｎＺｎＯ）系酸化物半導体物質の中の少なくとも１つを含む、請求項６に記載の薄膜トランジスタ。
【請求項8】
前記アクティブ層が、第１酸化物半導体層と、
前記第１酸化物半導体層上の第２酸化物半導体層と、
を含む、請求項１に記載の薄膜トランジスタ。
【請求項9】
前記アクティブ層が、前記第２酸化物半導体層上に第３酸化物半導体層をさらに含む、請求項８に記載の薄膜トランジスタ。
【請求項10】
請求項１～９のいずれか一項に記載の薄膜トランジスタを含む表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書は、ｓファクタ（ｓ－ｆａｃｔｏｒ）とオン（ＯＮ）電流を同時に向上させることができる薄膜トランジスタとそれを含む表示装置に関するものである。
【背景技術】
【0002】
トランジスタは、電子機器分野でスイッチング素子（ｓｗｉｔｃｈｉｎｇ ｄｅｖｉｃｅ）や駆動素子（ｄｒｉｖｉｎｇ ｄｅｖｉｃｅ）として広く使用されている。特に、薄膜トランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）は、ガラス基板やプラスチック基板上に製造することができるため、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ）または有機発光装置（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｅｖｉｃｅ）などの表示装置のスイッチング素子として広く利用されている。
【0003】
表示装置は、例えば、スイッチング薄膜トランジスタと駆動薄膜トランジスタを含むことができる。このうち、駆動薄膜トランジスタは、階調（ｇｒａｙ ｓｃａｌｅ）表現のために大きなｓファクタを有することが有利である。
【0004】
一般に、オンオフ（ｏｎ－ｏｆｆ）特性を確保するために、薄膜トランジスタが小さなｓファクタを有することが多い。このような薄膜トランジスタを表示装置の駆動薄膜トランジスタに適用した場合、表示装置の階調を表現することが困難である。
【0005】
したがって、表示装置の駆動薄膜トランジスタに適用して階調を容易に表現するためには、大きなｓファクタを有する薄膜トランジスタが求められている。また、薄膜トランジスタが大きなｓファクタを有するとしても、オン（ＯＮ）状態では優れた電流特性を有することが求められている。
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の一実施例は、大きなｓファクタを有し、オン状態で優れた電流特性を有する薄膜トランジスタを提供することを目的とする。本発明の一実施例は、大きなｓファクタを有し、オン状態で大きな電流値を有する薄膜トランジスタを提供することを目的とする。
【0007】
本発明の一実施例は、チャネル部の第１チャネル領域と第２チャネル領域の長さが異なるように設計され、ｓファクタとオン電流が同時に向上した薄膜トランジスタを提供することを目的とする。
【0008】
本発明の一実施例は、チャネル部の第２チャネル領域の長さが第１チャネル領域の長さよりも長く設計され、ｓファクタが増加した薄膜トランジスタを提供することを目的とする。
【0009】
本発明の一実施例は、チャネル部の第１チャネル領域の長さが第２チャネル領域の長さより短く設計され、優れたオン電流特性を有する薄膜トランジスタを提供することを目的とする。
【0010】
本発明のまた他の実施例は、大きなｓファクタを有するとともに大きなオン電流特性を有する駆動薄膜トランジスタを含み、優れた階調表現能力および優れた電流特性を有する表示装置を提供することを目的とする。
【課題を解決するための手段】
【0011】
上述の技術的課題を達成するための本発明の一実施例は、アクティブ層と、アクティブ層に少なくとも一部重畳するゲート電極とを含み、前記アクティブ層は、前記ゲート電極と重畳するチャネル部と、前記チャネル部の一側に接触する第１連結部と、前記第１チャネル領域に接触する第２連結部を含み、前記チャネル部は、第１チャネル領域および第２チャネル領域を含み、前記第１チャネル領域および前記第２チャネル領域は、それぞれ前記第１連結部から前記第２連結部までつながり、前記第１チャネル領域の長さが、前記第２チャネル領域の長さより短い薄膜トランジスタを提供する。
【0012】
前記第１チャネル領域に重畳する前記ゲート電極の幅は、前記第２チャネル領域に重畳する前記ゲート電極の幅よりも小さい。
【0013】
前記第１チャネル領域に重畳するゲート電極と前記第２チャネル領域に重畳する前記ゲート電極とは、一体に構成され得る。
【0014】
前記ゲート電極は、前記第１チャネル領域および前記第２チャネル領域の境界で段階的（ｓｔｅｐｗｉｓｅ）に変化する幅を有することができる。
【0015】
前記ゲート電極は、前記第１チャネル領域および前記第２チャネル領域の間で段階的に変化する幅を有することができる。
【0016】
前記ゲート電極は、前記第１チャネル領域から前記第２チャネル領域に向かう方向に沿って徐々に（ｇｒａｄｕａｌｌｙ）に変化する幅を有することができる。
【0017】
前記アクティブ層は、前記第１チャネル領域を含む第１アクティブ層、および前記第２チャネル領域を含む第２アクティブ層とを含むことができる。
【0018】
前記第１アクティブ層および前記第２アクティブ層は、互いに同一層に配置され、互いに離隔することができる。
【0019】
前記第１アクティブ層および前記第２アクティブ層は、前記ゲート電極と重畳する領域で互いに離隔することができる。
【0020】
前記アクティブ層は、平面上で前記ゲート電極に重畳し、空領域（ｖａｃａｎｔ ａｒｅａ）を囲むように配置することができる。
【0021】
前記空領域には、前記アクティブ層が配置されことがあり得る。
【0022】
前記アクティブ層は、酸化物半導体物質を含むことができる。
【0023】
前記酸化物半導体物質は、ＩＺＯ（ＩｎＺｎＯ）系、ＩＧＯ（ＩｎＧａＯ）系、ＩＴＯ（ＩｎＳｎＯ）系、ＩＧＺＯ（ＩｎＧａＺｎＯ）系、ＩＧＺＴＯ（ＩｎＧａＺｎＳｎＯ）系、ＧＺＴＯ（ＧａＺｎＳｎＯ）系、ＧＺＯ（ＧａＺｎＯ）系、ＩＴＺＯ（ＩｎＳｎＺｎＯ）系およびＦＩＺＯ（ＦｅＩｎＺｎＯ）系酸化物半導体物質の中の少なくとも一つを含むことができる。
【0024】
前記アクティブ層は、第１酸化物半導体層および前記第１酸化物半導体層上の第２酸化物半導体層とを含むことができる。
【0025】
前記アクティブ層は、前記第２酸化物半導体層上の第３酸化物半導体層をさらに含むことができる。
【0026】
本発明の他の一実施例は、前記薄膜トランジスタを含む表示装置を提供する。
【発明の効果】
【0027】
本発明の一実施例による薄膜トランジスタは、大きなｓファクタを有し、同時に優れたオン（ＯＮ）電流特性を有する。
【0028】
本発明の一実施例による薄膜トランジスタは、チャネル部の第２チャネル領域の長さが、第１チャネル領域の長さより長く設計され、大きなｓファクタを有することができる。
【0029】
本発明の一実施例による薄膜トランジスタは、チャネル部の第１チャネル領域の長さが、第２チャネル領域の長さより短く設計され、優れたオン（ＯＮ）電流特性を有することができる。
【0030】
本発明の一実施例による薄膜トランジスタを含む表示装置は、優れた階調表現能力および優れた電流特性を有することができる。
【0031】
上記の効果に加えて、本発明の他の特徴および利点は、以下に記載されるか、またはそのような記載および説明から本発明が属する技術分野において通常の知識を有する者に明確に理解され得るであろう。
【図面の簡単な説明】
【0032】
【図1A】本発明の一実施例による薄膜トランジスタの平面図である。
【図1B】本発明の一実施例による薄膜トランジスタの断面図である。
【図1C】本発明の一実施例による薄膜トランジスタの断面図である。
【図2A】本発明の他の一実施例による薄膜トランジスタの平面図である。
【図2B】本発明の他の一実施例による薄膜トランジスタの断面図である。
【図2C】本発明の他の一実施例による薄膜トランジスタの断面図である。
【図2D】本発明の他の一実施例による薄膜トランジスタの断面図である。
【図3A】本発明のまた他の一実施例による薄膜トランジスタの平面図である。
【図3B】本発明のまた他の一実施例による薄膜トランジスタの断面図である。
【図3C】本発明のまた他の一実施例による薄膜トランジスタの断面図である。
【図4】本発明のまた他の一実施例による薄膜トランジスタの平面図である。
【図5】本発明のまた他の一実施例による薄膜トランジスタの平面図である。
【図6】本発明のまた他の一実施例による薄膜トランジスタの平面図である。
【図7A】本発明のまた他の実施例による薄膜トランジスタの断面図である。
【図7B】本発明のまた他の実施例による薄膜トランジスタの断面図である。
【図8】本発明のまた他の一実施例による薄膜トランジスタの断面図である。
【図9】薄膜トランジスタのしきい値電圧グラフである。
【図10】本発明のまた他の一実施例による表示装置の概略図である。
【図14】本発明のまた他の一実施例による表示装置のいずれか一つの画素に対する回路図である。
【図15】本発明のまた他の一実施例による表示装置のいずれか一つの画素に対する回路図である。
【発明を実施するための形態】
【0033】
本発明の利点および特徴、ならびにそれらを達成する方法は、添付の図と共に詳細に後述される実施例を参照することによって明らかになるであろう。しかしながら、本発明は、以下に開示される実施例に限定されるものではなく、様々な形態で具現されるものであり、本発明の開示が完全になるように、本発明が属する技術分野における通常の知識を有する者に発明の範疇を知らせるために提供されるものである。本発明は、特許請求の範囲によってのみ定義される。
【0034】
本発明の実施例を説明するための図に開示された形状、大きさ、比率、角度、個数などは例示的なものであるため、本発明が図に示された事項に限定されるものではない。本明細書を通じて、同じ構成要素は同じ参照番号と付与することができる。なお、本発明の説明において、関連する公知技術の詳細な説明が、本発明の要旨を不必要に曖昧にし得ると判断される場合、その詳細な説明は省略する。
【0035】
本明細書で言及される「含む」、「有する」、「からなる」などが使用される場合、「～のみ」という表現が使用されない限り、他の部分を追加することができる。構成要素が単数で表される場合、特に明示的な記載がない限り複数を含む。
【0036】
構成要素を解釈する際には、別途明示的な記載がなくても誤差範囲を含むものと解釈する。
【0037】
例えば、「～上に」、「～上部に」、「～下部に」、「～横に」などで２つの部分の位置関係が説明される場合、「すぐ」または「直接」という表現が使用されていない場合は、２つの部分の間に１つ以上の他の部分が位置することができる。
【0038】
空間的に相対的な用語である「下（ｂｅｌｏｗ，ｂｅｎｅａｔｈ）」、「下部（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などは、図に示されるように、１つの要素または構成要素である他の要素または構成要素との相関を容易に説明するために使用することができる。空間的に相対的な用語は、図に示されている方向に加えて、使用中または動作中の要素の異なる方向を含む用語として理解されなければならない。例えば、図に示されている要素を反転する場合、他の要素の「下（ｂｅｌｏｗ）」または「下（ｂｅｎｅａｔｈ）と記載された要素は、他の要素の「上」に置くことができる。したがって、例示的な用語「下」は、下方向と上方向の両方を含み得る。同様に、例示的な用語「上」または「上方」は、上下の方向の両方を含むことができる。
【0039】
時間関係の説明である場合、例えば、「～後に」、「～に続き」、「～次に」、「～前に」などで時間的先後関係が説明される場合、「すぐ」または「直接」という表現が使用されない限り、連続的でない場合も含むことができる。
【0040】
第１、第２などは様々な構成要素を説明するために使用されるが、これらの構成要素はこれらの用語によって限定されない。これらの用語は、１つの構成要素を他の構成要素と区別するために使用されるだけである。したがって、以下で言及される第１構成要素は、本発明の技術的思想内で第２構成要素であり得る。
【0041】
「少なくとも１つ」という用語は、１つ以上の関連項目から提示可能なすべての組み合わせを含むことを理解しなければならない。例えば、「第１項目、第２項目および第３項目の中の少なくとも１つ」の意味は、第１項目、第２項目または第３項目のそれぞれ、ならびに第１項目、第２項目および第３項目の中の２つ以上から提示できるすべての項目の組み合わせを意味することができる。
【0042】
本発明の様々な実施例のそれぞれの特徴は、部分的または全体的に互いに結合または組み合わせ可能であり、技術的に様々な連動および駆動が可能であり、各実施例は互いに独立して実施可能であり、関連して一緒に実施することもできる。
【0043】
以下では、本発明の一実施例による薄膜トランジスタおよびそれを含む表示装置を添付の図を参照して詳細に説明する。各図の構成要素に参照符号を追加する際に、同一の構成要素については、異なる図面に表示されていても、可能な限り同一の符号を有することができる。
【0044】
本発明の実施例では、ソース電極とドレイン電極が区別されているが、ソース電極とドレイン電極は、互いに入れ替えることができる。詳細には、いずれか一つの実施例において、ソース電極と名付けられた電極は、ドレイン電極として使用することもでき、ドレイン電極と名付けられた電極は、ソース電極として使用することもできる。また、いずれか一つの実施例によるソース電極は、他の実施例ではドレイン電極になり得、いずれか一つの実施例によるドレイン電極は、他の実施例ではソース電極になり得る。
【0045】
本発明の実施例では、説明の便宜上、ソース領域とソース電極を区別し、ドレイン領域とドレイン電極を区別したが、本発明の実施例はこれに限定されるものではない。ソース領域がソース電極になり得、ドレイン領域がドレイン電極になり得る。また、ソース領域がドレイン電極になることでき、ドレイン領域がソース電極になることもできる。
【0046】
【0047】
本発明の一実施例による薄膜トランジスタ１００は、アクティブ層１３０、およびアクティブ層１３０と少なくとも一部重畳するゲート電極１５０を含む。アクティブ層１３０は、チャネル部１３０ｎ、チャネル部１３０ｎの一側と接触する第１連結部１３０ｓ、およびチャネル部１３０ｎの他側と接触する第２連結部１３０ｄを含む。
【0048】
本発明の一実施例によれば、チャネル部１３０ｎは、第１チャネル領域１３１ｎおよび第２チャネル領域１３２ｎを含み、第１チャネル領域１３１ｎおよび第２チャネル領域１３２ｎは、それぞれ第１連結部１３０ｓから第２連結部１３０ｄまで続く。本発明の一実施例によれば、第１チャネル領域１３１ｎの長さ（Ｌ１）は、第２チャネル領域１３２ｎの長さ（Ｌ２）よりも短い（Ｌ１＜Ｌ２）。本発明の一実施例によれば、第１チャネル領域１３１ｎと第２チャネル領域１３２ｎを平行に配置することができる。第１チャネル領域１３１ｎと第２チャネル領域１３２ｎは、互いに接触することもでき、互いに離隔して配置することもできる。
【0049】
【0050】
【0051】
【0052】
基板１１０の種類に特別な制限があるわけではない。薄膜トランジスタ１００を支持する支持体であれば、制限なく基板１１０とすることができる。基板１１０として、例えばガラスまたはプラスチックを使用することができる。プラスチックとしてフレキシブルな特性を有する透明プラスチック、例えばポリイミドを使用することができる。ポリイミドが基板１１０として使用される場合、基板１１０上で高温蒸着工程が行われることを考慮すると、高温に耐えることができる耐熱性ポリイミドを使用することができる。
【0053】
基板１１０上に下部バッファ層２２０を配置することができる。下部バッファ層２２０は、基板１１０の上部を平坦にし、空気および水分遮断性を有し、絶縁性を有し、薄膜トランジスタ１００を保護することができる。下部バッファ層２２０は、省略することができる。
【0054】
下部バッファ層２２０上に、光遮断層１１１が配置される。光遮断層１１１は、光を遮断する特性を有する。光遮断層１１１は、外部から入射する光を遮断してチャネル部１３０ｎを保護することができる。光遮断層１１１は、また導電性を有することもできる。
【0055】
光遮断層１１１は、アルミニウム（Ａｌ）やアルミニウム合金などのアルミニウム系の金属、銀（Ａｇ）や銀合金などの銀系の金属、銅（Ｃｕ）や銅合金などの銅系の金属、モリブデン（Ｍｏ）やモリブデン合金などのモリブデン系列の金属、クロム（Ｃｒ）、タンタル（Ｔａ）、ネオジウム（Ｎｄ）、チタン（Ｔｉ）および鉄（Ｆｅ）の中の少なくとも一つを含むことができる。光遮断層１１１は、物理的特性が異なる少なくとも２つの導電膜を含む多層膜構造を有することもできる。
【0056】
光遮断層１１１上に、バッファ層１２０が配置される。バッファ層１２０は、酸化シリコン、窒化シリコンおよび金属系酸化物から選択される少なくとも１つの絶縁物質を含むことができる。本発明の一実施例によれば、バッファ層１２０は、酸化シリコンおよび窒化シリコンの中の少なくとも１つを含むことができる。バッファ層１２０は、単一膜構造を有することもでき、多層膜構造を有することもできる。
【0057】
バッファ層１２０は、空気と水分を遮断してアクティブ層１３０を保護する。また、バッファ層１２０は、光遮断層１１１とチャネル部１３０ｎが離隔、および絶縁されるようにする。
【0058】
アクティブ層１３０は、バッファ層１２０上に配置される。
【0059】
アクティブ層１３０は、半導体物質によって形成することができる。アクティブ層１３０は、例えば、アモルファスシリコン半導体物質、多結晶シリコン半導体物質、および酸化物半導体物質の中のいずれか一つを含むことができる。
【0060】
本発明の一実施例によれば、アクティブ層１３０は、酸化物半導体物質を含むことができる。酸化物半導体物質は、例えば、ＩＺＯ（ＩｎＺｎＯ）系、ＩＧＯ（ＩｎＧａＯ）系、ＩＴＯ（ＩｎＳｎＯ）系、ＩＧＺＯ（ＩｎＧａＺｎＯ）系、ＩＧＺＴＯ（ＩｎＧａＺｎＳｎＯ）系、ＧＺＴＯ（ＧａＺｎＳｎＯ）系、ＧＺＯ（ＧａＺｎＯ）系、ＩＴＺＯ（ＩｎＳｎＺｎＯ）系およびＦＩＺＯ（ＦｅＩｎＺｎＯ）系酸化物半導体物質の中の少なくとも一つを含むことができる。しかしながら、本発明の一実施例はこれに限定されるものではなく、当業界で知られている他の酸化物半導体物質でアクティブ層１３０を作ることもできる。
【0061】
アクティブ層１３０は、チャネル部１３０ｎ、第１連結部１３０ｓおよび第２連結部１３０ｄを含む。チャネル部１３０ｎの一側は、第１連結部１３０ｓと接触し、チャネル部１３０ｎの他側は、第２連結部１３０ｄと接触する。チャネル部１３０ｎは、ゲート電極１５０と重畳し、薄膜トランジスタ１００のチャネルの役割をする。
【0062】
アクティブ層１３０の第１連結部１３０ｓおよび第２連結部１３０ｄは、ゲート電極１５０と重畳しない。第１連結部１３０ｓおよび第２連結部１３０ｄは、半導体物質の選択的導体化によって形成することができる。本発明の一実施例によれば、アクティブ層１３０の中の選択された部分に対して、導電性を付与することを選択的導体化という。選択的導体化は、ドーピング、プラズマ処理などによって行うことができる。
【0063】
本発明の一実施例によれば、アクティブ層１３０の第１連結部１３０ｓは、ソース領域になり、第２連結部１３０ｄは、ドレイン領域になることができる。本発明の一実施例によれば、第１連結部１３０ｓをソース電極とし、第２連結部１３０ｄをドレイン電極とすることもできる。
【0064】
しかし、本発明の一実施例がこれに限定されるものではなく、第１連結部１３０ｓがドレイン領域になり、第２連結部１３０ｄがソース領域になることもでき、また、第１連結部１３０ｓをドレイン電極とし、第２連結部１３０ｄをソース電極とすることができる。
【0065】
本発明の一実施例によれば、チャネル部１３０ｎは、第１チャネル領域１３１ｎおよび第２チャネル領域１３２ｎを含む。第１チャネル領域１３１ｎは、第２チャネル領域１３２ｎと平行に配置され得る。図１Ａおよび図１Ｂを参照すると、第１チャネル領域１３１ｎおよび第２チャネル領域１３２ｎは、それぞれ第１連結部１３０ｓから第２連結部１３０ｄまで続く。
【0066】
本発明の一実施例によれば、第１チャネル領域１３１ｎの長さ（Ｌ１）は、第２チャネル領域１３２ｎの長さ（Ｌ２）よりも短い。例えば、第１チャネル領域１３１ｎの長さ（Ｌ１）は約５μｍであり得、第２チャネル領域１３２ｎの長さ（Ｌ２）は約８μｍであり得る。第１チャネル領域１３１ｎの長さ（Ｌ１）の最小値は、約１．５μｍであり得、第２チャネル領域１３２ｎの長さ（Ｌ２）の最大値は、約１２μｍであり得る。
【0067】
第１チャネル領域１３１ｎの長さ（Ｌ１）が短いため、薄膜トランジスタ１００がオン（ＯＮ）状態のとき、第１チャネル領域１３１ｎを通じて電流が円滑に流れることができる。第１チャネル領域１３１ｎは、薄膜トランジスタ１００のオン（ＯＮ）電流を増加させ、薄膜トランジスタ１００のオン（ＯＮ）電流特性を向上させることができる。
【0068】
第２チャネル領域１３２ｎの長さ（Ｌ２）は、相対的に長いため、薄膜トランジスタ１００が完全にターンオン（ｔｕｒｎ－ｏｎ）する前、薄膜トランジスタ１００を通じて流れる電流が、急激に増加することを抑制することができる。その結果、第２チャネル領域１３２ｎにより、薄膜トランジスタ１００のｓファクタ（ｓ－ｆａｃｔｏｒ）が増加することができる。
【0069】
アクティブ層１３０上にゲート絶縁膜１４０が配置される。ゲート絶縁膜１４０は、シリコン酸化物、シリコン窒化物および金属系酸化物の中の少なくとも一つを含むことができる。ゲート絶縁膜１４０は、単一膜構造を有することもでき、多層膜構造を有することもできる。
【0070】
図１Ｂおよび図１Ｃを参照すれば、ゲート絶縁膜１４０を基板１１０上の全面に一体に形成することができる。詳細には、ゲート絶縁膜１４０は、アクティブ層１３０のチャネル部１３０ｎ、第１連結部１３０ｓおよび第２連結部１３０ｄを覆うことができる。
【0071】
しかし、本発明の一実施例がこれに限定されるものではなく、ゲート絶縁膜１４０をパターニングすることもできる。例えば、ゲート絶縁膜１４０は、ゲート電極１５０に対応する形状にパターニングすることができる。
【0072】
ゲート電極１５０は、ゲート絶縁膜１４０上に配置される。ゲート電極１５０は、アクティブ層１３０と少なくとも一部重畳する。ゲート電極１５０は、アクティブ層１３０のチャネル部１３０ｎと重畳することができる。
【0073】
ゲート電極１５０は、アルミニウム（Ａｌ）やアルミニウム合金などのアルミニウム系の金属、銀（Ａｇ）や銀合金などの銀系の金属、銅（Ｃｕ）や銅合金などの銅系の金属、モリブデン（Ｍｏ）またはモリブデン合金などのモリブデン系の金属、クロム（Ｃｒ）、タンタル（Ｔａ）、ネオジウム（Ｎｄ）およびチタン（Ｔｉ）の中の少なくとも一つを含むことができる。ゲート電極１５０は、物理的特性が異なる少なくとも２つの導電膜を含む多層膜構造を有することもできる。
【0074】
本発明の一実施例によれば、ゲート電極１５０の幅および形状を調整して、第１チャネル領域１３１ｎと第２チャネル領域１３２ｎの長さを調整することができる。例えば、図１Ａを参照すると、第１チャネル領域１３１ｎと重畳するゲート電極１５０の幅（ｗ１）は、第２チャネル領域１３２ｎと重畳するゲート電極の幅（ｗ２）より狭くすることができる（ｗ１＜ｗ２）。その結果、第１チャネル領域１３１ｎが第２チャネル領域１３２ｎよりも短い長さ（Ｌ１＜Ｌ２）を有するようにすることができる。
【0075】
本発明の一実施例によれば、１つのゲート電極１５０が、第１チャネル領域１３１ｎおよび第２チャネル領域１３２ｎと重畳することができる。詳細には、図１Ａに示すように、第１チャネル領域１３１ｎと重畳するゲート電極１５０と、第２チャネル領域１３２ｎと重畳するゲート電極１５０を一体に構成することができる。
【0076】
図１Ａを参照すると、ゲート電極１５０は、段階的（ｓｔｅｐｗｉｓｅ）に変化する幅（ｗ１、ｗ２）を有することができる。詳細には、ゲート電極１５０は、第１チャネル領域１３１ｎと第２チャネル領域１３２ｎの境界で、段階的に変化する幅（ｗ１、ｗ２）を有することができる。その結果、１つのゲート電極１５０によって、互いに異なるチャネル長さを有する第１チャネル領域１３１ｎと第２チャネル領域１３２ｎを形成することができる。
【0077】
また、図１Ａにおいて、ゲート電極１５０の幅（ｗ１、ｗ２）が段階的に変化する部分が、第１チャネル領域１３１ｎと第２チャネル領域１３２ｎの境界となり得る。
【0078】
ゲート電極１５０上に層間絶縁膜１８０が配置される。層間絶縁膜１８０は、絶縁物質からなる絶縁層である。層間絶縁膜１８０は、有機物からなることもでき、無機物からなることもでき、有機物層と無機物層の積層体からなることもできる。
【0079】
層間絶縁膜１８０上に、ソース電極１６１およびドレイン電極１６２が配置される。
【0080】
ソース電極１６１は、コンタクトホール（ＣＨ１）を介して、光遮断層１１１と連結することができる。また、ソース電極１６１は、コンタクトホール（ＣＨ２）を介して、アクティブ層１３０と連結する。ソース電極１６１は、コンタクトホール（ＣＨ２）を介して、アクティブ層１３０の第１連結部１３０ｓと電気的に連結することができる。その結果、光遮断層１１１をアクティブ層１３０の第１連結部１３０ｓと連結することができる。光遮断層１１１がソース電極１６１と連結するため、光遮断層１１１がフローティング（ｆｌｏａｔｉｎｇ）されず、光遮断層１１１にソース電極１６１と同じ電圧を印加することができる。
【0081】
ドレイン電極１６２は、ソース電極１６１と離隔し、コンタクトホール（ＣＨ３）を介して、アクティブ層１３０と連結する。詳細には、ドレイン電極１６２は、コンタクトホール（ＣＨ３）を介して、アクティブ層１３０の第２連結部１３０ｄと電気的に連結することができる。
【0082】
ソース電極１６１およびドレイン電極１６２は、それぞれモリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジウム（Ｎｄ）、銅（Ｃｕ）、およびそれらの合金の中の少なくとも１つを含むことができる。ソース電極１６１およびドレイン電極１６２は、それぞれ金属または金属の合金からなる単一層からなることができ、２層以上の多重層からなることもできる。
【0083】
図１Ａおよび図１Ｂには、第１連結部１３０ｓとソース電極１６１を区別して示している。しかし、本発明の一実施例がこれに限定されるものではなく、第１連結部１３０ｓがソース電極になり得、指示符号「１６１」で示された電極が連結電極またはブリッジになり得る。
【0084】
図１Ａおよび図１Ｂには、第２連結部１３０ｄとドレイン電極１６２を区別して示している。しかし、本発明の一実施例がこれに限定されるものではなく、第２連結部１３０ｄがドレイン電極になり得、指示符号「１６２」で示された電極が連結電極またはブリッジになり得る。
【0085】
以下、ｓファクタ（ｓ－ｆａｃｔｏｒ）を説明する。
【0086】
ｓファクタ（ｓｕｂ－ｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ： ｓ－ｆａｃｔｏｒ）は、薄膜トランジスタ１００のゲート電圧（Ｇａｔｅ Ｖｏｌｔａｇｅ）に対するドレイン－ソース電流（Ｄｒａｉｎ－Ｓｏｕｒｃｅ Ｃｕｒｒｅｎｔ）グラフにおいて、しきい値電圧（Ｖｔｈ）でのグラフの傾きの逆数値で求められる。ｓファクタは、例えば、薄膜トランジスタ１００のしきい値電圧（Ｖｔｈ）で、ゲート電圧に対するドレイン－ソース電流の変化の程度を示す指標として用いることができる。
【0087】
ｓファクタが大きくなると、ゲート電圧に対するドレイン－ソース電流（ＩＤＳ）変化率が緩慢になる。
【0088】
ｓファクタは、例えば、図９に示す電流変化グラフによって説明することができる。図９は、薄膜トランジスタのしきい値電圧のグラフである。詳細には、図９は、ゲート電圧（ＶＧＳ）に対するドレイン－ソース電流（ＩＤＳ）を示している。
【0089】
図９に示すグラフのしきい値電圧（Ｖｔｈ）で、ゲート電圧（ＶＧＳ）に対するドレイン－ソース電流（ＩＤＳ）のグラフの傾きの逆数（ｒｅｃｉｐｒｏｃａｌ）がｓファクタである。グラフの傾きが急な場合は、ｓファクタが小さく、グラフの傾きが小さい場合はｓファクタが大きい。ｓファクタが大きいと、ゲート電圧に対するドレイン－ソース電流（ＩＤＳ）変化率が緩慢である。
【0090】
ｓファクタが大きくなると（図９において「実施例１」で示されたグラフの左側、Ｌｏｎｇ ｃｈａｎｎｅｌ部分）、ゲート電圧に対するドレイン－ソース電流（ＩＤＳ）変化率が緩慢になるため、ゲート電圧（ＶＧＳ）を調整することにより、ドレイン－ソース電流（ＩＤＳ）の大きさを調整することが容易になる。
【0091】
電流によって駆動する表示装置、例えば有機発光表示装置では、画素の階調は、駆動薄膜トランジスタのドレイン－ソース電流（ＩＤＳ）の大きさを調整することによって制御することができる。駆動薄膜トランジスタのドレイン－ソース電流（ＩＤＳ）の大きさは、ゲート電圧によって決定される。したがって、電流によって駆動する有機発光表示装置において、駆動薄膜トランジスタ（Ｄｒｉｖｉｎｇ ＴＲ）のｓファクタが大きいほど画素の階調を調整することが容易である。
【0092】
図１Ａを参照すると、チャネル部１３０ｎの中の第２チャネル領域１３２ｎの長さ（Ｌ２）が相対的に長い。したがって、薄膜トランジスタ１００を通じて流れる電流が急激に増加することが抑制され、薄膜トランジスタ１００のｓファクタが増加することができる。
【0093】
従来、薄膜トランジスタのｓファクタを増加させるために、ゲート電極とチャネル部の距離を増加させる方法が適用されてきた。この場合、ｓファクタは増加するが薄膜トランジスタのオン（ＯＮ）電流が減少するという問題があった。
【0094】
しかしながら、本発明の一実施例によれば、第２チャネル領域１３２ｎによって薄膜トランジスタ１００のｓファクタを増加させることができるので、ゲート電極１５０とチャネル部１３０ｎの距離を増やす必要はない。
【0095】
本発明の一実施例によれば、チャネル部１３０ｎとゲート電極１５０との間隔を増加させないので、薄膜トランジスタ１００がオン（ＯＮ）の状態で薄膜トランジスタ１００のオン（ＯＮ）電流が減少しない。また、第１チャネル領域１３１ｎの長さ（Ｌ１）が短いため、薄膜トランジスタ１００がオン状態のとき、第１チャネル領域１３１ｎを通じて電流が円滑に流れ得る。詳細には、薄膜トランジスタ１００のオン（ＯＮ）において、特に、チャネル部１３０ｎの第１チャネル領域１３１ｎがメイン電流領域になり、薄膜トランジスタ１００のオン（ＯＮ）電流を改善することができる。
【0096】
したがって、本発明の一実施例による薄膜トランジスタ１００は、優れたｓファクタ特性およびオン（ＯＮ）電流特性を有することができる。本発明の一実施例による薄膜トランジスタ１００は、大きなｓファクタを有するため、表示装置の駆動トランジスタとして用いることができる。
【0097】
図２Ａは、本発明の他の一実施例による薄膜トランジスタ２００の平面図であり、図２Ｂ、図２Ｃ、および２Ｄはそれぞれ、本発明の他の一実施例による薄膜トランジスタ２００の断面図である。詳細には、図２Ｂは、図２ＡのＩＩａ－ＩＩａ’を切断した断面図であり、図２Ｃは、図２ＡのＩＩｂ－ＩＩｂ’を切断した断面図であり、図２Ｄは、図２ＡのＩＩｃ－ＩＩｃ’を切断した断面図である。
【0098】
図２Ａの薄膜トランジスタ２００は、図１Ａの薄膜トランジスタ１００と比較して、アクティブ層１３０が第１アクティブ層１３１と第２アクティブ層１３２０に分離されている。以下、重複を避けるために既に説明した構成に対する説明は省略する。
【0099】
図２Ａを参照すると、本発明の他の一実施例による薄膜トランジスタ２００において、アクティブ層１３０は、第１アクティブ層１３１および第２アクティブ層１３２を含む。第１アクティブ層１３１および第２アクティブ層１３２は、互いに同一層に配置されていて、互いに離隔している。第１アクティブ層１３１および第２アクティブ層１３２は、平面上で互いに離隔している。この場合、第１チャネル領域１３１ｎ及び第２チャネル領域１３２ｎが、それぞれ第１アクティブ層１３１及び第２アクティブ層１３２が平行に配置されるので、製造過程において有利な点がある。また、所定のｓファクタ及びオン電流（Ｉｏｎ）特性を付与する上で、有利な点がある。
【0100】
【0101】
第１アクティブ層１３１は、第１チャネル領域１３１ｎ、第１連結部１３１ｓ、および第２連結部１３１ｄを含む。第１チャネル領域１３１ｎが、第１アクティブ層１３１のチャネル部になる。
【0102】
図２Ａおよび図２Ｃを参照すると、第２アクティブ層１３２は、第２チャネル領域１３２ｎ、第１連結部１３２ｓ、および第２連結部１３２ｄを含む。第２チャネル領域１３２ｎが、第２アクティブ層１３２のチャネル部になる。
【0103】
第１アクティブ層１３１の第１連結部１３１ｓと第２アクティブ層１３２の第１連結部１３２ｓは、アクティブ層１３０の第１連結部１３１ｓ、１３２ｓを構成する。第１アクティブ層１３１の第１連結部１３１ｓと第２アクティブ層１３２の第１連結部１３２ｓは、それぞれコンタクトホール（ＣＨ２１、ＣＨ２２）を介して、ソース電極１６１と連結することができる。
【0104】
第１アクティブ層１３１の第２連結部１３１ｄと第２アクティブ層１３２の第２連結部１３２ｄは、アクティブ層１３０の第２連結部１３１ｄ、１３２ｄを構成する。第１アクティブ層１３１の第２連結部１３１ｄと第２アクティブ層１３２の第２連結部１３２ｄは、それぞれコンタクトホール（ＣＨ３１、ＣＨ３２）を介して、ドレイン電極１６２と連結することができる。
【0105】
図２Ａおよび図２Ｄを参照すると、第１アクティブ層１３１と第２アクティブ層１３２は、ゲート電極１５０と重畳する領域で互いに離隔している。その結果、第１チャネル領域１３１ｎと第２チャネル領域１３２ｎが互いに離隔する。
【0106】
ゲート電極１５０は、第１チャネル領域１３１ｎと第２チャネル領域１３２ｎの間で段階的に変化する幅（ｗ１、ｗ２）を有する。したがって、図２Ａに示すように、第１チャネル領域１３１ｎの長さ（Ｌ１）は、第２チャネル領域１３２ｎの長さ（Ｌ２）よりも短い（Ｌ１＜Ｌ２）。
【0107】
第１チャネル領域１３１ｎの長さ（Ｌ１）が短いため、薄膜トランジスタ２００がオン（ＯＮ）状態で第１チャネル領域１３１ｎを介して電流が円滑に流れることができるため、薄膜トランジスタ２００が優れたオン（ＯＮ）電流特性を有することができる。以下、他の一実施例においても同様である。
【0108】
また、第２チャネル領域１３２ｎの長さ（Ｌ２）は、相対的に長いため、電流が急激に増加することが抑制され、薄膜トランジスタ２００が大きいｓファクタ（ｓ－ｆａｃｔｏｒ）を有することができる。以下、他の一実施例においても同様である。
【0109】
図３Ａは、本発明のまた他の実施例による薄膜トランジスタ３００の平面図であり、図３Ｂおよび図３Ｃは、それぞれ本発明のまた他の実施例による薄膜トランジスタ３００の断面図である。詳細には、図３Ｂは、図３ＡのＩＩＩａ－ＩＩＩａ’を切断した断面図であり、図３Ｃは、図３ＡのＩＩＩｂ－ＩＩＩｂ’を切断した断面図である。
【0110】
図３Ａ～図３Ｃを参照すると、アクティブ層１３０と同じ層に、アクティブ層１３０によって囲まれた空領域（ｖａｃａｎｔ ａｒｅａ）１３５が位置する。本発明の一実施例によれば、空領域１３５は、アクティブ層１３０と同じ層でアクティブ層１３０によって囲まれており、ゲート電極１５０と重畳し、アクティブ層１３０が配置されていない領域を指す。この場合、第１チャネル領域１３１ｎ及び第２チャネル領域１３２ｎが、それぞれ第１アクティブ層１３１及び第２アクティブ層１３２が平行に配置され、製造過程において有利な点がある。また、所定のｓファクタ及びオン電流（Ｉｏｎ）特性を付与する上で、有利な点がある。
【0111】
図３Ａを参照すると、アクティブ層１３０は、平面上でゲート電極１５０と重畳し、空領域（ｖａｃａｎｔ ａｒｅａ）を囲むように配置することができる。空領域１３５には、アクティブ層１３０が配置されない。
【0112】
図３Ａを参照すると、ゲート電極１５０と重畳する領域に空領域１３５が位置するため、第１チャネル領域１３１ｎと第２チャネル領域１３２ｎが互いに離隔する。空領域１３５の外側で、アクティブ層１３０は、一体に構成することができる。
【0113】
第１連結部１３０ｓは、第１チャネル領域１３１ｎおよび第２チャネル領域１３２ｎとそれぞれ接触し、空領域１３５の外側で一体となって１つの第１連結部１３０ｓとなり得る。第２連結部１３０ｄは、第１チャネル領域１３１ｎおよび第２チャネル領域１３２ｎとそれぞれ接触し、空領域１３５の外側で一体となって１つの第２連結部１３０ｄとなり得る。
【0114】
ゲート電極１５０は、第１チャネル領域１３１ｎと第２チャネル領域１３２ｎの間で段階的に変化する幅（ｗ１、ｗ２）を有する。第１チャネル領域１３１ｎと第２チャネル領域１３２ｎは、互いに異なる長さ（Ｌ１＜Ｌ２）を有することができる。
【0115】
図４は、本発明のまた他の一実施例による薄膜トランジスタ４００の平面図である。
【0116】
図４を参照すると、ゲート電極１５０がアクティブ層１３０と重畳する領域で、徐々に（ｇｒａｄｕａｌｌｙ）変化する幅を有する。詳細には、ゲート電極１５０が、アクティブ層１３０と重畳する領域において、小さな幅（ｗ１）と大きな幅（ｗ２）を有することができる。
【0117】
本発明の一実施例によれば、ゲート電極１５０のうち、小さな幅（ｗ１）を有する部分と重畳するアクティブ層１３０を第１チャネル領域１３１ｎとし、大きな幅（ｗ２）を有する領域と重畳するアクティブ層１３０を第２チャネル領域１３２ｎとすることができる。
【0118】
本発明のまた他の実施例によれば、ゲート電極１５０が、第１チャネル領域１３１ｎから第２チャネル領域１３２ｎに向かう方向に沿って徐々に変化する幅（ｗ１、ｗ２）を有することができる。それにより、チャネル部１３０ｎは、第１チャネル領域１３１ｎから第２チャネル領域１３２ｎに向かう方向に沿って、徐々に（ｇｒａｄｕａｌｌｙ）変化するチャネル長（Ｌ１、Ｌ２）を有することができる。その結果、第１チャネル領域１３１ｎは、第２チャネル領域より短い長さを有することができる（Ｌ１＜Ｌ２）。
【0119】
図５は、本発明のまた他の一実施例による薄膜トランジスタ５００の平面図である。
【0120】
図５を参照すると、アクティブ層１３０は、第１アクティブ層１３１および第２アクティブ層１３２を含み、第１アクティブ層１３１と第２アクティブ層１３２は、平面上で互いに離隔している。第１アクティブ層１３１は、第１チャネル領域１３１ｎを含み、第２アクティブ層１３２は、第２チャネル領域１３２ｎを含む。
【0121】
また、ゲート電極１５０は、アクティブ層１３０と重畳する領域で、徐々に変化する幅（ｗ１、ｗ２）を有する。図５に示すように、ゲート電極１５０が、第１チャネル領域１３１ｎから第２チャネル領域１３２ｎに向かう方向に沿って徐々に大きくなる幅を有するため、第２チャネル領域１３２ｎは、第１チャネル領域１３１ｎよりもさらに長いチャネル長を有することができる。
【0122】
図６は、本発明のまた他の一実施例による薄膜トランジスタ６００の平面図である。
【0123】
図６を参照すると、アクティブ層１３０と同じ層に、アクティブ層１３０によって囲まれた空領域１３５が位置する。本発明の一実施例によれば、空領域１３５は、アクティブ層１３０と同じ層でアクティブ層１３０によって囲まれていて、ゲート電極１５０と重畳する。空領域１３５には、アクティブ層１３０が配置されない。
【0124】
また、図６を参照すると、ゲート電極１５０は、アクティブ層１３０と重畳する領域で徐々に変化する幅を有する。ゲート電極１５０が、第１チャネル領域１３１ｎから第２チャネル領域１３２ｎに向かう方向に沿って徐々に大きくなる幅を有するため、第２チャネル領域１３２ｎが、第１チャネル領域１３１ｎより長いチャネル長を有することができる。
【0125】
図７Ａおよび図７Ｂは、それぞれ本発明のまた他の一実施例による薄膜トランジスタ７０１、７０２の断面図である。図７Ａおよび図７Ｂに示すアクティブ層１３０の構造は、例えば、図１Ａ、１Ｂ、１Ｃ、２Ａ、２Ｂ、２Ｃ、２Ｄ、３Ａ、３Ｂ、３Ｃ、４、５および６に示す薄膜トランジスタ１００、２００、３００、４００、５００、６００のアクティブ層１３０に適用することができる。
【0126】
図７Ａを参照すると、薄膜トランジスタ７０１のアクティブ層１３０が、多層構造を有する。詳細には、図７Ａを参照すると、アクティブ層１３０は、基板１１０上の第１酸化物半導体層１３０１、および第１酸化物半導体層１３０１上の第２酸化物半導体層１３０２を含む。第１酸化物半導体層１３０１と第２酸化物半導体層１３０２は、同じ半導体物質を含むこともでき、互いに異なる半導体物質を含むこともできる。
【0127】
第１酸化物半導体層１３０１は、第２酸化物半導体層１３０２を支持する。したがって、第１酸化物半導体層１３０１を「支持層」ともいう。チャネル部１３０ｎは、第２酸化物半導体層１３０２に形成することができる。したがって、第２酸化物半導体層１３０２を「チャネル層」ともいう。しかしながら、本発明の一実施例はこれに限定されるものではなく、チャネル部１３０ｎは、第１酸化物半導体層１３０１にも形成することができる。
【0128】
アクティブ層１３０は、第１酸化物半導体層１３０１と第２酸化物半導体層１３０２とからなる構造であり、バイレイヤ（ｂｉ－ｌａｙｅｒ）構造ともいう。
【0129】
【0130】
図７Ｂを参照すると、アクティブ層１３０は、第１酸化物半導体層１３０１、第２酸化物半導体層１３０２、および第３酸化物半導体層１３０３を含む。しかしながら、本発明のまた他の一実施例は、これに限定されるものではなく、アクティブ層１３０は、他の半導体層をさらに含むことができる。３層の酸化物半導体層を配置する場合、製造過程で中間層である第２酸化物半導体層１３０２を保護することができる。例えば、製造工程において、下部の第１酸化物半導体層１３０１は、ガス（ｇａｓ）などから中間層である第２酸化物半導体層１３０２を保護することができ、上部の第３酸化物半導体層１３０３は、エッチング液またはガスなどから中間層である第２酸化物半導体層１３０２を保護することができる。
【0131】
図８は、本発明のまた他の一実施例による薄膜トランジスタ８００の断面図である。図８に示すゲート絶縁膜１４０の構造は、例えば、図１Ａ、１Ｂ、１Ｃ、２Ａ、２Ｂ、２Ｃ、２Ｄ、３Ａ、３Ｂ、３Ｃ、４、５、６、７Ａ、および７Ｂに示す薄膜トランジスタ１００、２００、３００、４００、５００、６００、７０１、７０２のゲート絶縁膜１４０に適用することができる。
【0132】
図８を参照すると、ゲート絶縁膜１４０をパターニングすることができる。ゲート絶縁膜１４０は、例えば、チャネル部１３０ｎを覆うようにパターニングすることができる。ゲート絶縁膜１４０をパターニングする過程で、アクティブ層１３０を選択的に導体化して、第１連結部１３０ｓおよび第２連結部１３０ｄを形成することができる。
【0133】
図９は、薄膜トランジスタのしきい値電圧グラフである。薄膜トランジスタに対するしきい値電圧グラフは、ゲート電圧（ＶＧＳ）に対するドレイン－ソース電流（ＩＤＳ）のグラフで表される。
【0134】
【0135】
図９において、「Ｓｈｏｒｔ ｃｈａｎｎｅｌ」と示しているのは、短い長さのチャネル部１３０ｎのみを有する薄膜トランジスタのしきい値電圧グラフである。図９において、「Ｌｏｎｇ ｃｈａｎｎｅｌ」と示しているのは、長いチャネル部１３０ｎのみを有する薄膜トランジスタのしきい値電圧グラフである。図９において、矢印で示した「ｓファクタの増加」は、ｓファクタが増加する方向を示す。また、図９に矢印で示した「Ｉｏｎ増加」は、オン電流（Ｏｎ－Ｃｕｒｒｅｎｔ、Ｉｏｎ）の増加方向を示す。
【0136】
図９を参照すると、短い長さのチャネル部１３０ｎを有する「Ｓｈｏｒｔ ｃｈａｎｎｅｌ」薄膜トランジスタは、優れた（ＯＮ）電流特性を有するが、薄膜トランジスタが完全にターンオン（ｔｕｒｎ－ｏｎ）する前、薄膜トランジスタを流れる電流が急激に増加し、小さなｓファクタを有するということを確認することができる。
【0137】
一方、長いチャネル部１３０ｎを有する「Ｌｏｎｇ ｃｈａｎｎｅｌ」薄膜トランジスタは、大きなｓファクタを有するが、小さい（ＯＮ）電流値を有することが確認できる。
【0138】
本発明の一実施例による薄膜トランジスタ（実施例１）は、「Ｓｈｏｒｔ ｃｈａｎｎｅｌ」に該当する短い長さ（Ｌ１）の第１チャネル領域１３１ｎを有し、優れたオン（ＯＮ）電流特性を有し、「Ｌｏｎｇ ｃｈａｎｎｅｌ」に該当する長さが長い（Ｌ２）第２チャネル領域１３２ｎを有し、優れたｓファクタ特性を有することができる。
【0139】
以下、上述した薄膜トランジスタ１００、２００、３００、４００、５００、６００、７０１、７０２、８００を含む表示装置について詳細に説明する。表示装置は、例えば、ＬＥＤ、ＯＬＥＤ、ＬＣＤ、ＰＤＰ、ｍｉｃｒｏ－ＬＥＤ、またはｍｉｎｉ－ＬＥＤ表示装置を含むことができる。
【0140】
図１０は、本発明のまた他の一実施例による表示装置９００の概略図である。
【0141】
本発明のまた他の一実施例による表示装置９００は、図１０に示すように、表示パネル３１０、ゲートドライバ３２０、データドライバ３３０、および制御部３４０を含む。
【0142】
表示パネル３１０にゲートライン（ＧＬ）およびデータライン（ＤＬ）が配置され、ゲートライン（ＧＬ）とデータライン（ＤＬ）の交差領域に、画素（Ｐ）が配置される。画素（Ｐ）の駆動により映像が表示される
【0143】
制御部３４０は、ゲートドライバ３２０とデータドライバ３３０を制御する。
【0144】
制御部３４０は、外部システム（未図示）から供給される信号を用いて、ゲートドライバ３２０を制御するためのゲート制御信号（ＧＣＳ）およびデータドライバ３３０を制御するためのデータ制御信号（ＤＣＳ）を出力する。また、制御部３４０は、外部システムから入力する入力映像データをサンプリングした後、それを再整列して、再整列したデジタル映像データ（ＲＧＢ）をデータドライバ３３０に供給する。
【0145】
ゲート制御信号（ＧＣＳ）は、ゲートスタートパルス（ＧＳＰ）、ゲートシフトクロック（ＧＳＣ）、ゲート出力イネーブル信号（ＧＯＥ）、スタート信号（Ｖｓｔ）、およびゲートクロック（ＧＣＬＫ）などを含む。また、ゲート制御信号（ＧＣＳ）には、シフトレジスタを制御するための制御信号を含むことができる。
【0146】
データ制御信号（ＤＣＳ）は、ソーススタートパルス（ＳＳＰ）、ソースシフトクロック信号（ＳＳＣ）、ソース出力イネーブル信号（ＳＯＥ）、極性制御信号（ＰＯＬ）などを含む。
【0147】
データドライバ３３０は、表示パネル３１０のデータライン（ＤＬ）に、データ電圧を供給する。詳細には、データドライバ３３０は、制御部３４０から入力した映像データ（ＲＧＢ）をアナログデータ電圧に変換し、データ電圧をデータライン（ＤＬ）に供給する。
【0148】
ゲートドライバ３２０は、シフトレジスタ３５０を含むことができる。
【0149】
シフトレジスタ３５０は、制御部３４０から伝送されたスタート信号およびゲートクロック等を用いて、１フレームの間、ゲートライン（ＧＬ）にゲートパルスを順次に供給する。ここで、１フレームとは、表示パネル３１０を介して、１つのイメージが出力される期間をいう。ゲートパルスは、画素（Ｐ）に配置されたスイッチング素子（薄膜トランジスタ）をターンオンさせることができるターンオン電圧を有している。
【0150】
また、シフトレジスタ３５０は、１フレームのうち、ゲートパルスが供給されない残りの期間には、ゲートライン（ＧＬ）に、スイッチング素子をターンオフさせることができるゲートオフ信号を供給する。以下、ゲートパルスとゲートオフ信号を総称して、スキャン信号（ＳＳまたはＳｃａｎ）という。
【0151】
本発明の一実施例によれば、ゲートドライバ３２０を基板１１０上に実装することができる。このように、ゲートドライバ３２０が基板１１０上に直接に実装されている構造をゲートインパネル（Ｇａｔｅ Ｉｎ Ｐａｎｅｌ：ＧＩＰ）構造という。
【0152】
【0153】
図１１の回路図は、表示素子７１０として有機発光ダイオード（ＯＬＥＤ）を含む表示装置９００の画素（Ｐ）に対する等価回路図である。
【0154】
画素（Ｐ）は、表示素子７１０、および表示素子７１０を駆動する画素駆動部（ＰＤＣ）を含む。
【0155】
図１１の画素駆動部（ＰＤＣ）は、スイッチングトランジスタである第１薄膜トランジスタ（ＴＲ１）および駆動トランジスタである第２薄膜トランジスタ（ＴＲ２）を含む。例えば、第２薄膜トランジスタ（ＴＲ２）として、上記実施例で説明した薄膜トランジスタ１００、２００、３００、４００、５００、６００、７０１、７０２、８００の中の１つを用いることができる。
【0156】
第１薄膜トランジスタ（ＴＲ１）は、ゲートライン（ＧＬ）およびデータライン（ＤＬ）に連結していて、ゲートライン（ＧＬ）を介して供給されるスキャン信号（ＳＳ）によって、ターンオン又はターンオフする。
【0157】
データライン（ＤＬ）は、画素駆動部（ＰＤＣ）にデータ電圧（Ｖｄａｔａ）を提供し、第１薄膜トランジスタ（ＴＲ１）は、データ電圧（Ｖｄａｔａ）の印加を制御する。
【0158】
駆動電源ライン（ＰＬ）は、表示素子７１０に駆動電圧（Ｖｄｄ）を提供し、第２薄膜トランジスタ（ＴＲ２）は、駆動電圧（Ｖｄｄ）を制御する。駆動電圧（Ｖｄｄ）は、表示素子７１０である有機発光ダイオード（ＯＬＥＤ）を駆動するための画素駆動電圧である。
【0159】
ゲートドライバ３２０からゲートライン（ＧＬ）を介して印加されたスキャン信号（ＳＳ）によって、第１薄膜トランジスタ（ＴＲ１）がターンオンされると、データライン（ＤＬ）を介して供給されたデータ電圧（Ｖｄａｔａ）が、表示素子７１０に連結した第２薄膜トランジスタ（ＴＲ２）のゲート電極（Ｇ２）に供給される。データ電圧（Ｖｄａｔａ）は、第２薄膜トランジスタ（ＴＲ２）のゲート電極（Ｇ２）とソース電極（Ｓ２）の間に形成された第１キャパシタ（Ｃ１）に充電される。第１キャパシタ（Ｃ１）は、ストレージキャパシタ（Ｃｓｔ）である。
【0160】
データ電圧（Ｖｄａｔａ）によって、第２薄膜トランジスタ（ＴＲ２）を介して、表示素子７１０である有機発光ダイオード（ＯＬＥＤ）に供給される電流の量が制御され、これにより、表示素子７１０から出力される光の階調を制御することができる。
【0161】
【0162】
基板１１０は、ガラスまたはプラスチックからなり得る。基板１１０として、フレキシブル特性を有するプラスチック、例えばポリイミド（ＰＩ）を使用することができる。
【0163】
基板１１０上に下部バッファ層２２０が配置され、下部バッファ層２２０上に光遮断層１１１が配置される。
【0164】
光遮断層１１１上にバッファ層１２０が配置される。バッファ層１２０は、絶縁性物質からなり、外部から流入する水分や酸素などからアクティブ層（Ａ１、Ａ２）を保護する。
【0165】
バッファ層１２０上に、第１薄膜トランジスタ（ＴＲ１）のアクティブ層（Ａ１）および第２薄膜トランジスタ（ＴＲ２）のアクティブ層（Ａ２）が配置される。
【0166】
アクティブ層（Ａ１、Ａ２）は、例えば、アモルファスシリコン半導体物質、多結晶シリコン半導体物質、および酸化物半導体物質の中の少なくとも一つを含むことができる。アクティブ層（Ａ１、Ａ２）は、例えば、酸化物半導体物質からなる酸化物半導体層からなり得る。
【0167】
第１薄膜トランジスタ（ＴＲ１）において、アクティブ層（Ａ１）は、チャネル部、第１連結部および第２連結部を含むことができる。アクティブ層（Ａ１）のチャネル部は、ゲート電極（Ｇ１）と重畳する。アクティブ層（Ａ１）の第１連結部を第１ソース電極（Ｓ１）とし、第２連結部を第１ドレイン電極（Ｄ１）とすることができる。
【0168】
第２薄膜トランジスタ（ＴＲ２）において、アクティブ層（Ａ２）は、チャネル部、第１連結部および第２連結部を含むことができる。アクティブ層（Ａ２）のチャネル部は、ゲート電極（Ｇ２）と重畳する。アクティブ層（Ａ２）の第１連結部を第２ソース電極（Ｓ２）とし、第２連結部を第２ドレイン電極（Ｄ２）とすることができる。
【0169】
【0170】
アクティブ層（Ａ１、Ａ２）上に、ゲート絶縁膜１４０が配置される。ゲート絶縁膜１４０は、アクティブ層（Ａ１、Ａ２）の上面全体を覆うこともでき、アクティブ層（Ａ１、Ａ２）の一部のみを覆うこともできる。
【0171】
ゲート絶縁膜１４０上に、第１薄膜トランジスタ（ＴＲ１）のゲート電極（Ｇ１）および第２薄膜トランジスタ（ＴＲ２）のゲート電極（Ｇ２）が配置される。
【0172】
図１２を参照すると、第２薄膜トランジスタ（ＴＲ２）のゲート電極（Ｇ２）は、段階的に変化する幅を有することができる。詳細には、ゲート電極（Ｇ２）は、第１チャネル領域１３１ｎと第２チャネル領域１３２ｎの境界で段階的に変化する幅（ｗ１、ｗ２）を有することができる。その結果、ゲート電極（Ｇ２）によって異なるチャネル長を有する第１チャネル領域１３１ｎと第２チャネル領域１３２ｎを形成することができる。
【0173】
ゲート電極（Ｇ１、Ｇ２）上に、層間絶縁膜１８０が配置される。
【0174】
層間絶縁膜１８０上に、データライン（ＤＬ）と駆動電源ライン（ＰＬ）が配置される。
【0175】
データライン（ＤＬ）は、第１コンタクトホール（Ｈ１）を介して、第１薄膜トランジスタ（ＴＲ１）のアクティブ層（Ａ１）に形成された第１ソース電極（Ｓ１）と接触する。本発明のまた他の一実施例によれば、第１薄膜トランジスタ（ＴＲ１）のアクティブ層（Ａ１）と重畳するデータライン（ＤＬ）の一部を、第１ソース電極（Ｓ１）とすることもできる。
【0176】
駆動電源ライン（ＰＬ）は、第５コンタクトホール（Ｈ５）を介して、第２薄膜トランジスタ（ＴＲ２）のアクティブ層（Ａ２）に形成された第２ドレイン電極（Ｄ２）と接触する。本発明のまた他の一実施例によれば、第２薄膜トランジスタ（ＴＲ２）のアクティブ層（Ａ２）と重畳する駆動電源ライン（ＰＬ）の一部を、第２ドレイン電極（Ｄ２）とすることもできる。
【0177】
【0178】
第２キャパシタ電極（Ｃ１２）が、第１キャパシタ電極（Ｃ１１）と重畳し、第１キャパシタ（Ｃ１）が形成される。
【0179】
第１ブリッジ（ＢＲ１）は、第２キャパシタ電極（Ｃ１２）と一体に形成することができる。第１ブリッジ（ＢＲ１）は、第２コンタクトホール（Ｈ２）を介して、光遮断層１１１に連結し、第３コンタクトホール（Ｈ３）を介して、第２ソース電極（Ｓ２）に連結する。その結果、光遮断層１１１を第２薄膜トランジスタ（ＴＲ２）の第２ソース電極（Ｓ２）に連結することができる。
【0180】
第２ブリッジ（ＢＲ２）は、第４コンタクトホール（Ｈ４）を介して、第２薄膜トランジスタ（ＴＲ２）のゲート電極（Ｇ２）に連結し、第７コンタクトホール（Ｈ７）を介して、第１キャパシタ（Ｃ１）の第１キャパシタ電極（Ｃ１１）と連結する。
【0181】
また、図１２を参照すると、層間絶縁膜１８０上に第３ブリッジ（ＢＲ３）が配置される。第３ブリッジ（ＢＲ３）は、第８コンタクトホール（Ｈ８）を介して、ゲートライン（ＧＬ）と連結することでゲート電極（Ｇ１）に連結し、第９コンタクトホール（Ｈ９）を介して、第１薄膜トランジスタ（ＴＲ１）の光遮断層１１１ト連結する。図１２ニ、光遮断層１１１がゲート電極（Ｇ１）と連結する構成が開示されているが、本発明の一実施例がこれに限定されるものではなく、光遮断層１１１は、第１ソース電極（Ｓ１）、または、第１ドレイン電極（Ｄ１）とも連結することができる。
【0182】
データライン（ＤＬ）、駆動電源ライン（ＰＬ）、第２キャパシタ電極（Ｃ１２）、第１ブリッジ（ＢＲ１）、第２ブリッジ（ＢＲ２）、および第３ブリッジ（ＢＲ３）上に平坦化層１７５が配置される。平坦化層１７５は、第１薄膜トランジスタ（ＴＲ１）および第２薄膜トランジスタ（ＴＲ２）の上部を平坦化し、第１薄膜トランジスタ（ＴＲ１）および第２薄膜トランジスタ（ＴＲ２）を保護する。
【0183】
平坦化層１７５上に表示素子７１０の第１電極７１１が配置される。表示素子７１０の第１電極７１１は、平坦化層１７５に形成された第６コンタクトホール（Ｈ６）を介して、第１ブリッジ（ＢＲ１）と一体に形成された第２キャパシタ電極（Ｃ１２）と接触する。その結果、第１電極７１１が、第２薄膜トランジスタ（ＴＲ２）の第２ソース電極（Ｓ２）に連結することができる。
【0184】
第１電極７１１の端にバンク層７５０が配置される。バンク層７５０は、表示素子７１０の発光領域を定義する。
【0185】
第１電極７１１上に有機発光層７１２が配置され、有機発光層７１２上に第２電極７１３が配置される。これにより、表示素子７１０が完成する。図１３に示す表示素子７１０は、有機発光ダイオード（ＯＬＥＤ）である。したがって、本発明の一実施例による表示装置９００は、有機発光表示装置である。
【0186】
【0187】
図１４に示す表示装置１０００の画素（Ｐ）は、表示素子７１０である有機発光ダイオード（ＯＬＥＤ）、および表示素子７１０を駆動する画素駆動部（ＰＤＣ）を含む。表示素子７１０は、画素駆動部（ＰＤＣ）と連結する。
【0188】
画素（Ｐ）には、画素駆動部（ＰＤＣ）に信号を供給する信号ライン（ＤＬ、ＧＬ、ＰＬ、ＲＬ、ＳＣＬ）が配置されている。
【0189】
データライン（ＤＬ）にデータ電圧（Ｖｄａｔａ）が供給され、ゲートライン（ＧＬ）にスキャン信号（ＳＳ）が供給され、駆動電源ライン（ＰＬ）に画素を駆動する駆動電圧（Ｖｄｄ）が供給され、リファレンスライン（ＲＬ）にはリファレンス電圧（Ｖｒｅｆ）が供給され、センシング制御ライン（ＳＣＬ）にセンシング制御信号（ＳＣＳ）が供給される。
【0190】
図１４を参照すると、ｎ番目の画素（Ｐ）のゲートラインを「ＧＬｎ」とすると、隣り合うｎ－１番目の画素（Ｐ）のゲートラインは「ＧＬｎ－１」であり、ｎ－１番目の画素（Ｐ）のゲートライン「ＧＬｎ－１」は、ｎ番目の画素（Ｐ）のセンシング制御ライン（ＳＣＬ）の役割をする。
【0191】
画素駆動部（ＰＤＣ）は、例えば、ゲートライン（ＧＬ）およびデータライン（ＤＬ）に連結した第１薄膜トランジスタ（ＴＲ１）（スイッチングトランジスタ）、第１薄膜トランジスタ（ＴＲ１）を介して伝送されたデータ電圧（Ｖｄａｔａ）によって表示素子７１０に出力される電流の大きさを制御する第２薄膜トランジスタ（ＴＲ２）（駆動トランジスタ）、第２薄膜トランジスタ（ＴＲ２）の特性を感知するための第３薄膜トランジスタ（ＴＲ３）（リファレンストランジスタ）を含む。
【0192】
第２薄膜トランジスタ（ＴＲ２）のゲート電極（Ｇ２）と表示素子７１０の間に、第１キャパシタ（Ｃ１）が位置する。第１キャパシタ（Ｃ１）をストレージキャパシタ（Ｃｓｔ）ともいう。
【0193】
第１薄膜トランジスタ（ＴＲ１）は、ゲートライン（ＧＬ）に供給されるスキャン信号（ＳＳ）によってターンオンされ、データライン（ＤＬ）に供給されるデータ電圧（Ｖｄａｔａ）を、第２薄膜トランジスタ（ＴＲ２）のゲート電極（Ｇ２）に伝送する。
【0194】
第３薄膜トランジスタ（ＴＲ３）は、第２薄膜トランジスタ（ＴＲ２）と表示素子７１０の間の第１ノード（ｎ１）およびリファレンスライン（ＲＬ）に連結し、センシング制御信号（ＳＣＳ）によってターンオン又はターンオフされ、センシング期間に駆動トランジスタである第２薄膜トランジスタ（ＴＲ２）の特性を感知する。
【0195】
第２薄膜トランジスタ（ＴＲ２）のゲート電極（Ｇ２）に連結した第２ノード（ｎ２）は、第１薄膜トランジスタ（ＴＲ１）に連結する。第２ノード（ｎ２）と第１ノード（ｎ１）の間に第１キャパシタ（Ｃ１）が形成される。
【0196】
第１薄膜トランジスタ（ＴＲ１）がターンオンすると、データライン（ＤＬ）を介して供給されたデータ電圧（Ｖｄａｔａ）が、第２薄膜トランジスタ（ＴＲ２）のゲート電極（Ｇ２）に供給される。データ電圧（Ｖｄａｔａ）は、第２薄膜トランジスタ（ＴＲ２）のゲート電極（Ｇ２）とソース電極（Ｓ２）の間に形成された第１キャパシタ（Ｃ１）に充電される。
【0197】
第２薄膜トランジスタ（ＴＲ２）がターンオンすると、画素を駆動する駆動電圧（Ｖｄｄ）により、電流が第２薄膜トランジスタ（ＴＲ２）を介して表示素子７１０に供給され、表示素子７１０から光が出力される。
【0198】
図１５は、本発明のまた他の一実施例による表示装置１１００のいずれか一つの画素（Ｐ）に対する回路図である。
【0199】
図１５に示す表示装置１１００の画素（Ｐ）は、表示素子７１０である有機発光ダイオード（ＯＬＥＤ）、および表示素子７１０を駆動する画素駆動部（ＰＤＣ）を含む。表示素子７１０は、画素駆動部（ＰＤＣ）と連結する。
【0200】
画素駆動部（ＰＤＣ）は、薄膜トランジスタ（ＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４）を含む。
【0201】
画素（Ｐ）には、画素駆動部（ＰＤＣ）に駆動信号を供給する信号ライン（ＤＬ、ＥＬ、ＧＬ、ＰＬ、ＳＣＬ、ＲＬ）が配置されている。
【0202】
【0203】
また、図１５の画素駆動部（ＰＤＣ）は、図１４の画素駆動部（ＰＤＣ）と比較して、第２薄膜トランジスタ（ＴＲ２）の発光時点を制御するための発光制御トランジスタである第４薄膜トランジスタ（ＴＲ４）をさらに含む。
【0204】
図１５を参照すると、ｎ番目の画素（Ｐ）のゲートラインを「ＧＬｎ」とすると、隣り合うｎ－１番目の画素（Ｐ）のゲートラインは「ＧＬｎ－１」であり、ｎ－１番目の画素（Ｐ）のゲートライン「ＧＬｎ－１」は、ｎ番目の画素（Ｐ）のセンシング制御ライン（ＳＣＬ）の役割をする。
【0205】
第２薄膜トランジスタ（ＴＲ２）のゲート電極（Ｇ２）と表示素子７１０の間に、第１キャパシタ（Ｃ１）が位置する。また、第４薄膜トランジスタ（ＴＲ４）の端子のうち、駆動電圧（Ｖｄｄ）が供給される端子と、表示素子７１０の一電極との間に第２キャパシタ（Ｃ２）が位置する。
【0206】
第１薄膜トランジスタ（ＴＲ１）は、ゲートライン（ＧＬ）に供給されるスキャン信号（ＳＳ）によってターンオンされ、データライン（ＤＬ）に供給されるデータ電圧（Ｖｄａｔａ）を第２薄膜トランジスタ（ＴＲ２）のゲート電極（Ｇ２）に伝送する。
【0207】
第３薄膜トランジスタ（ＴＲ３）は、リファレンスライン（ＲＬ）に連結し、センシング制御信号（ＳＣＳ）によってターンオンまたはターンオフされ、センシング期間に駆動トランジスタである第２薄膜トランジスタ（ＴＲ２）の特性を感知する。
【0208】
第４薄膜トランジスタ（ＴＲ４）は、発光制御信号（ＥＭ）によって、駆動電圧（Ｖｄｄ）を第２薄膜トランジスタ（ＴＲ２）に伝達するか、または駆動電圧（Ｖｄｄ）を遮断する。第４薄膜トランジスタ（ＴＲ４）がターンオンされると、第２薄膜トランジスタ（ＴＲ２）に電流が供給され、表示素子７１０から光が出力される。
【0209】
本発明のまた他の一実施例による画素駆動部（ＰＤＣ）は、以上で説明した構造以外の他の様々な構造で形成することができる。画素駆動部（ＰＤＣ）は、例えば、５個以上の薄膜トランジスタを含むこともできる。
【0210】
以上説明した本発明は、上述した実施例および添付の図によって限定されるものではなく、本発明の技術的事項から逸脱しない範囲内で種々の置換、変形および変更が可能であることが本発明が属する技術分野において通常の知識を有する者にとっては明らかであろう。したがって、本発明の範囲は、後述する特許請求の範囲によって示され、特許請求の範囲の意味、範囲、およびその等価概念から導出される全ての変更または変形された形態が、本発明の範囲に含まれるものと解釈されなければならない。
【符号の説明】
【0211】
１００、２００、３００、４００、５００、６００、７０１、７０２ ８００：薄膜トランジスタ
９００、１０００、１１００：表示装置
１１０：基板
１１１：光遮断層
１２０：バッファ層
１３０：アクティブ層
１３０ｎ：チャネル部
１３０ｓ：第１連結部
１３０ｄ：第２連結部
１４０：ゲート絶縁膜
１５０：ゲート電極
７１０：表示素子
７１１：第１電極
７１２：有機発光層
７１３：第２電極
９００、１０００、１１００：表示装置
１１０：基板
１１１：光遮断層
１２０：バッファ層
１３０：アクティブ層
１３０ｎ：チャネル部
１３０ｓ：第１連結部
１３０ｄ：第２連結部
１４０：ゲート絶縁膜
１５０：ゲート電極
７１０：表示素子
７１１：第１電極
７１２：有機発光層
７１３：第２電極
【図1A】
【図1B】
【図1C】
【図2A】
【図2B】
【図2C】
【図2D】
【図3A】
【図3B】
【図3C】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
