特許 7594132 パッケージ基板、半導体デバイス、および電子デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-25

(45)【発行日】2024-12-03

(54)【発明の名称】パッケージ基板、半導体デバイス、および電子デバイス

(51)【国際特許分類】

   H01L 23/12 20060101AFI20241126BHJP

   H10B 80/00 20230101ALI20241126BHJP

   G06F 13/16 20060101ALI20241126BHJP

【ＦＩ】

H01L23/12 501Z

H10B80/00

G06F13/16 510

【請求項の数】 13

(21)【出願番号】P 2023558731

(86)(22)【出願日】2022-03-15

(65)【公表番号】

(43)【公表日】2024-03-21

(86)【国際出願番号】 CN2022080813

(87)【国際公開番号】W WO2022199420

(87)【国際公開日】2022-09-29

【審査請求日】2023-10-18

(31)【優先権主張番号】202110327232.8

(32)【優先日】2021-03-26

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】503433420

【氏名又は名称】華為技術有限公司

【氏名又は名称原語表記】ＨＵＡＷＥＩ ＴＥＣＨＮＯＬＯＧＩＥＳ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｈｕａｗｅｉ Ａｄｍｉｎｉｓｔｒａｔｉｏｎ Ｂｕｉｌｄｉｎｇ， Ｂａｎｔｉａｎ， Ｌｏｎｇｇａｎｇ Ｄｉｓｔｒｉｃｔ， Ｓｈｅｎｚｈｅｎ， Ｇｕａｎｇｄｏｎｇ ５１８１２９， Ｐ．Ｒ． Ｃｈｉｎａ

(74)【代理人】

【識別番号】100132481

【弁理士】

【氏名又は名称】赤澤 克豪

(74)【代理人】

【識別番号】100115635

【弁理士】

【氏名又は名称】窪田 郁大

(72)【発明者】

【氏名】彭 喜平

(72)【発明者】

【氏名】袁 振▲華▼

【審査官】齊藤 健一

(56)【参考文献】

【文献】中国特許出願公開第１０７３９３８９８（ＣＮ，Ａ）

【文献】中国実用新案第２１２６２８５４９（ＣＮ，Ｕ）

【文献】中国特許出願公開第１１１７４１６００（ＣＮ，Ａ）

【文献】米国特許出願公開第２００６／０１２１７４９（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１３／０３３３９３３（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１７／００２５３４５（ＵＳ，Ａ１）

【文献】特開２０１４－１３８０１５（ＪＰ，Ａ）

【文献】特開２０１６－１１５９２８（ＪＰ，Ａ）

【文献】特開２０１９－７５４４４（ＪＰ，Ａ）

【文献】特開２００１－６８５９６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ８０／００

Ｈ０５Ｋ １／００―３／４６

Ｈ０１Ｌ ２３／４８―２３／５３８

Ｈ０１Ｌ ２３／１２―２３／１５

Ｇ０６Ｆ １３／１６

(57)【特許請求の範囲】

【請求項1】

チップとパッケージ基板とを備える半導体デバイスであって、
前記チップは、前記パッケージ基板上に配置され、前記パッケージ基板は、基板本体と、前記基板本体上に配置される複数のユニット領域を含み、
前記ユニット領域は、２個の第一の端子構造を含み、前記第一の端子構造は、６個の第一の端子を含み、前記６個の第一の端子は、それらのうちの２個を１行に並べて、２個の端子からなる３個の平行となる行、すなわち第一の端子の行、第二の端子の行、および第三の端子の行を形成するように配置され、前記第一の端子の行および前記第二の端子の行における４個の前記第一の端子は、一方の平行四辺形の４頂点にそれぞれ位置し、前記第二の端子の行および前記第三の端子の行における前記４個の第一の端子は、他方の平行四辺形の４頂点にそれぞれ位置し、前記２個の平行四辺形は、前記第二の端子の行に関して軸対称に配置され、
前記第二の端子の行における前記２個の第一の端子は、差動信号用端子であり、前記第一の端子の行における前記２個の第一の端子と前記第三の端子の行における前記２個の第一の端子は、シングルエンド信号用端子である、
半導体デバイス。

【請求項2】

前記ユニット領域において、前記２個の第一の端子構造は、前記第二の端子の行における行方向に配置され、前記２個の第一の端子構造は、軸対称である、請求項１に記載の半導体デバイス。

【請求項3】

前記ユニット領域において、前記２個の第一の端子構造における前記第一の端子の行間の距離は、前記２個の第一の端子構造における前記第二の端子の行間の距離よりも大きい、請求項２に記載の半導体デバイス。

【請求項4】

前記第一の端子構造の周囲には、接地用端子が配置される、請求項１ないし３の何れか一つに記載の半導体デバイス。

【請求項5】

前記第一の端子構造の周囲に配置される前記接地用端子の数量は１１個であり、前記第一の端子構造の外周に沿って順次間隔を空けて配置される前記１１個の接地用端子の接続線は、九角形を形成し得る、請求項４に記載の半導体デバイス。

【請求項6】

前記ユニット領域において、前記２個の第一の端子構造は、前記第二の端子の行の前記行方向に配置され、前記２個の第一の端子構造は軸対称であり、前記２個の第一の端子構造における前記第一の端子の行間の距離は、前記２個の第一の端子構造における第二の端子の行間の距離よりも大きく、
前記第一の端子構造は、第一の辺、第二の辺、第三の辺、および第四の辺を含み、前記第一の辺は、前記第一の端子構造に属し、同じユニット領域における他方の第一の端子構造から離間している辺であり、前記第二の辺は、前記第一の辺と対向し、前記第三の辺および前記第四の辺は、共に前記第一の辺と前記第二の辺との間に位置し、前記第三の辺は、前記第四の辺と対向し、
前記第一の辺上には３個の接地用端子が配置され、３個の接地用端子は、二等辺三角形の３頂点にそれぞれ位置し、前記二等辺三角形の２脚は、前記第一の端子構造の前記２個の平行四辺形に属し、前記第一の辺に面する辺に対してそれぞれ平行であり、２個の接地用端子は、第二の辺上に配置され、前記２個の接地用端子の接続線は、前記第二の端子の行の前記行方向に対して直交し、前記第三の辺および前記第四の辺の各々には３個の接地用端子が配置され、同じ辺にある前記３個の接地用端子は、前記第二の端子の行の前記行方向に順次間隔を空けて配置される、
請求項５に記載の半導体デバイス。

【請求項7】

前記ユニット領域において、前記２個の第一の端子構造は、前記第二の辺上にある前記２個の接地用端子を共有する、請求項６に記載の半導体デバイス。

【請求項8】

前記第一の端子の行、前記第二の端子の行、および前記第三の端子の行は、列方向に順次配列され、前記第二の端子の行の前記行方向に隣接する２個のユニット領域は、前記列方向にジグザグ配置され、前記列方向に隣接する前記２個のユニット領域は、前記接地用端子の一部を共有する、請求項６または７に記載の半導体デバイス。

【請求項9】

前記第一の端子の行、前記第二の端子の行、および前記第三の端子の行は、前記列方向に順次配列され、前記列方向に隣接する２個のユニット領域は、対称に配置され、前記列方向に隣接する前記２個のユニット領域は、前記接地用端子の一部を共有する、請求項６ないし８の何れか一つに記載の半導体デバイス。

【請求項10】

基本のグラフィックユニットにおいて、第一の端子と、隣接する２個の第一の端子の接続線とが、正三角形を形成する、請求項１ないし９の何れか一つに記載の半導体デバイス。

【請求項11】

複数の第一の端子における隣接する３個の端子の接続線と、複数の接地用端子とは、正三角形を形成する、請求項１ないし１０の何れか一つに記載の半導体デバイス。

【請求項12】

前記チップは中央処理ユニットであり、前記中央処理ユニットには、複数のメモリチャネルが設けられ、前記メモリチャネルは、複数のバイトユニットを含み、各バイトユニットは、一つのユニット領域に対応し、前記ユニット領域における前記シングルエンド信号用端子は、対応するバイトユニットのデータ信号を伝送するように構成される、請求項１ないし１１の何れか一つに記載の半導体デバイス。

【請求項13】

回路基板と、請求項１ないし１２の何れか一つに記載の半導体デバイスとを備え、前記半導体デバイスは、前記回路基板上に配置され、前記回路基板上には信号端子が配置され、前記信号端子は、前記半導体デバイスに電気的に接続される、電子デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本出願は、電子デバイス技術の分野に関し、特に、パッケージ基板、半導体デバイス、および電子デバイスに関する。

【背景技術】

【0002】

［背景］
コンピュータ技術および通信技術の発展に伴い、通信デバイス、サーバ、およびコンピュータなどの、幾つかの電子デバイスにおけるプロセッサとメモリチップとの間のデータ交換の頻度が継続的に向上しているため、メモリバスのビット幅、および記憶密度などに対する要求が継続的に高まっており、チップのパッケージング技術にも対応する課題が提起されている。チップのパッケージ基板における端子配列には、主に二つの要件がある。すなわち、一方は、端子間の電磁クロストークを最小にすることであり、他方は、チップのパッケージ面積を最小にすること、すなわち、端子の高密度配置を実現することである。しかしながら、端子配置密度を高めると、必然的に電磁クロストークに増加を引き起こす。このような観点から、如何に低クロストークかつ高密度を有してパッケージ基板の端子を配置するかということが、現在、早急に解決されるべき必要がある技術課題となっている。

【発明の概要】

【0003】

本出願は、チップの端子間のクロストークを低減し、かつ、端子の配置密度を高めることによってパッケージ面積を縮小し、これによって半導体デバイスの開発コストを削減するために、パッケージ基板、半導体デバイス、および電子デバイスを提供する。

【0004】

第一の態様によれば、本出願は、パッケージ基板を提供しており、ここで、パッケージ基板は、基板本体と、基板本体上に配置される複数のユニット領域とを含む。ユニット領域は、２個の第一のはんだボール構造を含み得て、各第一のはんだボール構造は、６個の第一のはんだボールを含み得る。この６個の第一のはんだボールは、それらのうちの２個を１行に並べて、相互に平行となる３行のはんだボール、すなわち第一のはんだボールの行、第二のはんだボールの行、および第三のはんだボールの行を形成し得る。第一のはんだボールの行における４個の第一のはんだボールと、第二のはんだボールの行における４個の第二のはんだボールとは、一方の平行四辺形における４頂点にそれぞれ位置し得て、第二のはんだボールの行における４個の第一のはんだボールと、第三のはんだボールの行における４個の第一のはんだボールとは、他方の平行四辺形における４個の頂点にそれぞれ位置し得る。この場合、第二のはんだボールの行における２個の第一のはんだボール間の接続線が、２個の平行四辺形の共通辺となり、２個の平行四辺形は、第二のはんだボールの行に関して軸対称に配置される。

【0005】

前述する解決策において、ユニット領域における第一のはんだボール構造に含まれる６個の第一のはんだボールは、二重の平行四辺形の態様で配置されており、これは、第一のはんだボール間のクロストークを低減するのに役立つことができるだけでなく、第一のはんだボールの配置密度を増加させることができ、これによってパッケージ面積を縮小させ、かつ、半導体デバイスの開発コストをさらに削減させる。

【0006】

具体的な配置の際に、各ユニット領域における二つの第一のはんだボール構造は、相互に対向して配置され得て、二つの第一のはんだボール構造における第二のはんだボールの行は、共線状の態様で配置され得る。このようにして、各ユニット領域がより小さい空間を占有し、これによってパッケージング面積を縮小させる。

【0007】

幾つかの可能な実装解決策では、第一のはんだボール構造における６個の第一のはんだボールは、それぞれ、２個の差動信号用はんだボールと、４個のシングルエンド信号用はんだボールとし得るが、ここで、２個の差動信号用はんだボールはペアである。具体的な配置の際に、２個の差動信号用はんだボールは、第二のはんだボールの行に配置され得て、すなわち、２個の差動信号用はんだボールの接続線によって形成される辺は、二つの平行四辺形の共通辺であり、４個のシングルエンド信号用はんだボールは、第一のはんだボールの行および第三のはんだボールの行にそれぞれ配置される。２個の平行四辺形の対称構造に基づいて、第一の行における２個のシングルエンド信号用はんだボールと、第三の行における２個のシングルエンド信号用はんだボールとは、ペアの差動信号用はんだボールからなる２辺に対称的に分配されている。ペアの差動信号用はんだボールの２信号は、均等な振幅と逆の位相とを有するため、ペアの差動信号用はんだボールがシングルエンド信号用はんだボールに与える影響は、相互に相殺することができ、これによってシングルエンド信号に対する差動信号によって引き起こされる電磁干渉を低減させることができる。

【0008】

幾つかの可能な実装の解決策では、隣接する第一のはんだボール構造間の相互クロストークを低減するために、第一のはんだボール構造の周囲に、接地用はんだボールが配置され得る。

【0009】

複数の接地用はんだボールが、第一のはんだボール構造の周囲に配置され得るため、リターン電流用はんだボールが、第一のはんだボール構造の周囲に形成され得て、これによって第一のはんだボール構造と別の第一のはんだボール構造との間における電磁干渉を低減させる。

【0010】

具体的な配置の際に、各第一のはんだボール構造の周囲に配置される接地用はんだボールの数量は１１個とし、第一のはんだボール構造の外周に沿って順次配置される１１個の接地用はんだボールの接続線は、九角形を形成し得る。この配置態様では、各シングルエンド信号用半田ボールの周囲に、より多くの数量の接地用半田ボールが配置され得て、これによって信号間の電磁クロストークを効果的に低減させる。

【0011】

幾つかの可能な実装の解決策では、第一のはんだボール構造が、第一の辺、第二の辺、第三の辺、および第四の辺を含み得る。第一の辺は、第一のはんだボール構造に属し、ユニット領域において別の第一のはんだボール構造から離間している辺である。第二の辺は、第一の辺と対向している。第三の辺および第四の辺は、共に第一の側面と第二の側面との間に位置しており、第三の辺は、第四の辺と対向している。第一のはんだボール構造における第一の辺において、複数の接地用はんだボールの接続線は、鋸歯の形状を形成し得る。第一のはんだボール構造における第二の辺において、複数の接地用はんだボールの接続線は、台形の形状を形成し得る。第一のはんだボール構造における第三の辺および第四の辺において、複数の接地用はんだボールの接続線は、それぞれ直線状に存在する。このような配置態様は、第一のはんだボール構造における二重の平行四辺形の配置形態により良く一致させることができるため、１１個の接地用はんだボールは、シングルエンド信号用はんだボールの外側に近接され得て、これによって接地用はんだボールの配置面積を減少させ、かつ、パッケージ面積をさらに縮小させる。

【0012】

各ユニット領域において、２個の第一のはんだボール構造は、それらそれぞれの第二の辺上にある複数の接地用はんだボールを共有し得る。このようにして、信号の干渉防止能力を損なうことなく、接地用はんだボールの配置量は低減することができ、これによって接地用はんだボールの配置面積を減少させる。

【0013】

幾つかの可能な実装の解決策では、行方向に隣接する２個のユニット領域は、列方向に沿ってジグザグに配置される。行方向に隣接する二つのユニット領域にそれぞれ位置する、隣接する２個の第一のはんだボール構造における第一の辺は、重なり合う部分を有しており、行方向に隣接する２個のユニット領域は、重なり合う部分において複数の接地用はんだボールを共有し得る。このようにして、信号の干渉防止機能を損なうことなく、はんだボールの配置量を低減することができる。

【0014】

幾つかの可能な実装の解決策では、列方向に隣接する２個のユニット領域は、対称に配置され得て、列方向に隣接する２個のユニット領域における２個の対称な第一のはんだボール構造において、一方の第一のはんだボール構造における第三の辺と、他方の第一のはんだボール構造における第四の辺とが重なり合っており、２個の第一のはんだボール構造における重なり合う辺が、複数の接地用はんだボールを共有し得る。同様に、このような配置態様は、信号の干渉防止能力を損なうことなく、接地用はんだボールの配置量も低減し得る。

【0015】

第二の態様によれば、本出願は、半導体デバイスをさらに提供する。この半導体デバイスは、前述する可能な実装の解決策の何れか一つにおいて、チップと、パッケージ基板とを含み得る。このチップは、パッケージ基板上に配置されており、チップ上の信号端子は、パッケージ基板上における複数の第一のはんだボールに電気的に接続されている。パッケージ基板上におけるはんだボールの配置態様は、信号間の電磁クロストークを低減させるだけでなく、はんだボールの配置密度を増加させ得て、これによってパッケージ面積を縮小させ、かつ、半導体デバイスの開発コストをさらに削減させる。

【0016】

幾つかの可能な実装解決策では、チップは、具体的に中央処理ユニットとし得る。この中央処理ユニットには、複数のメモリチャネルが設けられている。このメモリチャネルは、複数のバイトユニットを含み、各バイトユニットは、一つのユニット領域に対応している。ユニット領域における第一のはんだボールは、対応するバイトユニットのデータ信号を伝送するために使用され得る。

【0017】

第三の態様によれば、本出願は、電子デバイスをさらに提供する。この電子デバイスは、回路基板と、前述する解決策における半導体デバイスとを含み得る。この半導体デバイスは、回路基板上に配置されており、半導体デバイスに接続するように構成される信号端子は、回路基板上に配置されている。このようにして、半導体デバイスは、信号端子と、回路基板上のトレースとを使用することによって、別のデバイスに接続され得て、これによってチップと外部回路との接続を実装させる。

【図面の簡単な説明】

【0018】

【図1】本出願の一実施形態による、電子デバイスの部分構造を示す模式図である。

【図2】本出願の一実施形態による、パッケージ基板の構造を示す模式図である。

【図3】本出願の一実施形態による、パッケージ基板上における第一のはんだボールの配置構造を示す模式図である。

【図4】本出願の一実施形態による、パッケージ基板上におけるはんだボールの別の配置構造を示す模式図である。

【図5】本出願の一実施形態による、パッケージ基板上におけるユニット領域の配置構造を示す模式図である。

【図6】本出願の一実施形態による、ＣＰＵのＤＤＲインターフェースのハードウェア・アーキテクチャーを示す模式図である。

【図7】本出願の一実施形態による、ＣＰＵのＤＤＲインターフェースを示す模式図である。

【発明を実施するための形態】

【0019】

本出願の目的、技術的解決策、および利点をより明確にするために、以下に、添付図面を参照して本出願をさらに詳細に説明する。本出願の記述において、「少なくとも一つ」とは一つまたは複数を意味し、「複数」とは二つ以上を意味することは、留意されるべきである。このような観点から、本願発明の実施形態において、「複数」は、「少なくとも二つ」とも理解され得る。用語「および／または」は、関連するオブジェクト間の関連する関係を表し、三つの関係が存在する可能性があることを示す。例えば、Ａおよび／またはＢは、以下の三つの場合を示し得る。すなわち、Ａのみが存在する、ＡおよびＢの両方が存在する、ならびにＢのみが存在する。さらに、文字「／」は、特に指定されない限り、一般に、関連するオブジェクト間の関係「または」を示す。さらに、本出願の説明における「第一」および「第二」などの用語は、単に区別および説明のために使用されているに過ぎず、相対的な重要性を示す、もしくは示唆するものとして理解されるべきではなく、または順序を示す、もしくは示唆するものとして理解されるべきではないことは、理解されるべきである。

【0020】

本明細書に記載される「一実施形態」、または「幾つかの実施形態」などに対する言及は、本出願における一つまたは複数の実施形態が、実施形態を参照して説明される具体的な特徴、構造、または特性を含むことを示す。したがって、本明細書において異なる箇所に現れる「一実施形態において」、「幾つかの実施形態において」、「他の幾つかの実施形態において」、および「他の実施形態において」などの記載は、必ずしも同一の実施形態を指すものではない。代わりに、これらの記載は、別の態様で特に強調されない限り、「実施形態の一つまたは複数であるが全てではない」ことを意味する。用語「含む」、「備える」、および「有する」、ならびにそれらの変形は全て、別の態様で特に強調されない限り、「含むが、これに限定されない」ことを意味する。

【0021】

図１は、本出願の一実施形態による、電子デバイスの部分構造を示す模式図である。この電子デバイスは、通信デバイス、サーバ、スーパーコンピュータ、ルータ、またはスイッチなどの、従来技術におけるデバイスであり得る。この電子デバイスは、回路基板１００と、回路基板１００上に配置される半導体デバイス２００とを含み得る。半導体デバイス２００は、パッケージ基板１０と、チップ２０とを含み得る。パッケージ基板１０は、チップ２０のキャリアとして使用され、チップ２０に電気的接続、保護、支持、放熱、および組立などの、種々の機能を提供するために使用され得る。半導体チップをパッケージ化する際に、チップ２０は、パッケージ基板１０上に配置され得て、チップ２０上の全ての端子は、ワイヤボンディング技術またはフリップチップ技術を使用して、パッケージ基板１０のはんだボールまたははんだパッドに接続されている。

【0022】

チップ２０の放熱を改善するために、放熱基板３０が、チップ２０に属し、パッケージ基板１０から離間している辺に、さらに配置され得る。チップ２０が動作する際に発生される熱は、下側のパッケージ基板１０および上側の放熱基板３０を介して、外部に放熱され得る。充填接着剤４０が、パッケージ基板１０と放熱基板３０との間に、さらに配置され得る。充填接着剤４０は、チップ２０を包み込むように構成され得て、外部の埃および不純物などの、チップ２０の性能に及ぼす不都合な影響を低減させる。さらに、充填接着剤４０は、パッケージ基板１０、放熱基板３０、およびチップ２０などの、構成要素同士を接着するようにさらに構成され得て、これによって半導体デバイス２００の構造的信頼性を向上させる。

【0023】

半導体デバイス２００は、はんだ付け等によって回路基板１００上に固着され得る。半導体デバイス２００に接続するように構成される信号端子は、回路基板１００上に配置され得る。半導体デバイス２００上の外部端子は、信号端子に電気的に接続され、次いで、回路基板１００上の信号端子およびトレースを順次使用して、他のデバイスと接続されて、内部チップ２０と外部回路との接続を実装し得る。

【0024】

半導体パッケージング技術の品質は、チップ２０の性能、ならびにチップ２０に接続される回路基板１００の設計および製造に直接影響する。半導体パッケージング技術の性能を測定するための重要な指標は、パッケージング面積に対するチップ２０の面積の比率である。この比率の値が小さくなるほど、パッケージ面積が大きくなること、すなわち、半導体デバイス２００のサイズが大きくなることを示す。半導体デバイス２００のサイズが大きくなると、半導体デバイスの製造歩留まりの低下、および回路基板１００のはんだ付けリスクの増大を引き起こし、さらに製造コストおよび製品の信頼性リスクを増大させる。逆に、パッケージ面積に対するチップ２０の面積の比率が１に近くなる場合、それは、パッケージ面積が小さくなることを示す。この場合、半導体デバイス２００の製造歩留まりは高くなり、製造コストは、それに対応して低減され得る。パッケージ基板１０上の端子の配置密度は、パッケージ面積に影響を与えることに重要な役割を果たす。パッケージ面積を縮小させるためには、端子の配置密度を高める必要がある。しかしながら、その反面、端子の配置密度が高過ぎると、端子間の電磁クロストークを引き起こし、これによってチップの性能に影響を及ぼす。

【0025】

この問題を解消するために、本出願はパッケージ基板を提供する。このパッケージ基板は、端子間のクロストークを低減し得て、適切な端子配置によって端子の利用率を向上させ得て、これによってパッケージング面積を縮小させ、かつ、半導体デバイスの開発コストを削減させる。以下に、添付図面を参照して、本出願の実施形態に提供されるパッケージ基板について詳細に説明する。

【0026】

図２は、本出願の一実施形態による、パッケージ基板の構造を示す模式図である。図２に示されるように、パッケージ基板１０は、基板本体１１と、基板本体１１上に配置される複数の第一のはんだボール構造１２とを含み得る。各第一のはんだボール構造１２は、６個の第一のはんだボール１３を含み得る。６個の第一のはんだボール１３は、そのうちの２個を１行に並べて配置されて、第一のはんだボールの行１２０１、第二のはんだボールの行１２０２、および第三のはんだボールの行１２０３を形成し得る。第一のはんだボールの行１２０１、第二のはんだボールの行１２０２、および第三のはんだボールの行１２０３は、相互に平行である。第一のはんだボールの行１２０１、および第二のはんだボールの行１２０２における４個の第一のはんだボール１３は、一方の平行四辺形における４頂点にそれぞれ位置しており、第二のはんだボールの行１２０２、および第三のはんだボールの行１２０３における４個の第一のはんだボール１３は、他方の平行四辺形における４頂点にそれぞれ位置し得る。第二のはんだボールの行１２０２における２個の第一のはんだボール１３の間の接続線は、２個の平行四辺形の共通辺であることが、理解され得る。２個の平行四辺形は、共通辺に関して軸対称に配置され得る。この場合、共通辺を基準として配置される２個の平行四辺形は、鳩尾形に接合され得る。したがって、本出願の本実施形態では、第一のはんだボール構造１２における６個の第一のはんだボール１３は、鳩尾形の６頂点に別々に配置されるものであり、共通辺が鳩尾形の中心軸であるとも理解され得る。

【0027】

図２および以下の添付図面において、はんだボール間における破線の接続線は、はんだボールの位置関係を示すために使用されているだけであり、パッケージ基板の特定の構造に存在するものではないことは、留意されるべきである。したがって、破線の接続線は、パッケージ基板の具体的な構造に関して制限を構成するものではない。

【0028】

具体的な設計では、２個の平行四辺形の内角には複数の選択肢があり得る。これは、本願では限定されることはない。例えば、２個の平行四辺形の各々における４個の内角α１、α２、α３、およびα４は、それぞれ６０°、１２０°、６０°、および１２０°であってもよい。

【0029】

幾つかの実施形態では、パッケージ基板１０は、半導体チップをパッケージ化するように構成される基板であり得て、半導体チップの端子は、リードを使用することによって、パッケージ基板１０上における複数の第一のはんだボール１３に接続され得る。したがって、第一のはんだボール構造１２における第一のはんだボール１３は、パッケージ基板１０の端子としても理解され得る。

【0030】

図３は、本願発明の一実施形態による、パッケージ基板上における第一のはんだボールの配置構造を示す模式図である。図３に示されるように、本出願の実施形態では、隣接する２個の第一のはんだボール構造１２が、幾何学的な配置形状においてユニット領域１４を形成し得て、複数のユニット領域１４が、パッケージ基板の端子領域を形成している。各ユニット領域１４において、２個の第一のはんだボール構造１２は、相互に対向して配置され得て、２個の第一のはんだボール構造１２の中心軸は、共線状である。

【0031】

一例において、各ユニット領域１４は、単一のバイトユニットのデータ信号に対応し得て、または２個の第一のはんだボール構造１２に含まれる第一のはんだボール１３は、単一のバイトユニットのデータ信号を伝送するように構成されている。各バイトユニットは、通常、四つの差動信号と、八つのシングルエンド信号とを含み得て、四つの差動信号は、２ペアの差動信号にさらに分割され得る。各ペアの差動信号における二つの信号は、均等な振幅と、逆の位相とを有している。

【0032】

第一のはんだボール構造１２における６個の第一のはんだボール１３は、２個の差動信号用はんだボール１５と、４個のシングルエンド信号用はんだボール１６とを含み得て、２個の差動信号用はんだボール１５は、作動信号用はんだボール１５のペアである。各ユニット領域１４において、２個の第一のはんだボール構造１２における２ペアの差動信号用はんだボール１５は、単一のバイトユニットにおける２ペアの差動信号に対応し得て、８個のシングルエンド信号用はんだボール１６は、単一のバイトユニットにおける８個のシングルエンド信号に対応し得る。

【0033】

なお、図３に示されるように、第一のはんだボール構造１２において、２個の差動信号用はんだボール１５は、鳩尾形状の中心軸上に配置され得る、すなわち、２個の差動信号用はんだボール１５の共通辺によって形成される辺が、２個の平行四辺形の共通辺である。４個のシングルエンド信号用はんだボール１６は、鳩尾形状の他の４頂点にそれぞれ配置されている。２個のシングルエンド信号用はんだボール１６と２個の差動信号用はんだボール１５とは、一方の平行四辺形を形成しており、他の２個のシングルエンド信号用はんだボール１６と２個の差動信号用はんだボール１５とは、他方の平行四辺形を形成している。

【0034】

鳩尾形状の対称構造に基づいて、第一のはんだボール構造１２におけるシングルエンド信号用はんだボール１６は、ペアの差動信号用はんだボール１５の両側に対称的に分布している。ペアの差動信号における二つの信号が均等な振幅および逆の位相を有するため、シングルエンド信号用はんだボール１６に対する差動信号用はんだボール１５の影響は、相互に相殺され得て、これによってシングルエンド信号に対する差動信号によって引き起こされる電磁クロストークを低減させる。同様に、第一のはんだボール構造１２におけるシングルエンド信号用はんだボール１６も、ペアの差動信号用はんだボール１５の両側に対称的に分布している。したがって、シングルエンド信号用はんだボール１６に対する作動信号用はんだボール１５の影響も、相互に相殺され得て、これによってシングルエンド信号に対する差動信号によって引き起こされる電磁クロストークを低減させる。

【0035】

さらに、図３から分かるように、本出願の本実施形態では、各シングルエンド信号用はんだボール１６に隣接するシングルエンド信号用はんだボール１６が１個のみ存在する、すなわち、各シングルエンド信号用はんだボール１６の周囲に配置されるシングルエンド信号用はんだボール１６の数量が少ないため、シングルエンド信号用はんだボール１６の間における電磁クロストークを低減することができる。

【0036】

図４は、本出願の一実施形態による、パッケージ基板上のはんだボールにおける別の配置構造を示す模式図である。図４に示されるように、本出願の本実施形態では、接地用はんだボール１７が、第一のはんだボール構造１２の周囲にさらに配置され得て、第一のはんだボール構造１２の周囲にリターン電流用はんだボールを形成し、これによって他のはんだボールへの電磁干渉を低減させるために、複数の接地用はんだボール１７が存在し得る。

【0037】

幾つかの実施形態では、１１個の接地用はんだボール１７が、第一のはんだボール構造１２の周囲に配置され得る。３個の接地用はんだボール１７は、第一のはんだボール構造１２に属し、同じユニット領域１４における別の第一のはんだボール構造１２から離間している、第一の辺１２１に配置されている。この辺上にある３個の接地用はんだボール１７は、二等辺の角の３頂点にそれぞれ位置しており、この角の２辺は、２個の平行四辺形に属し、第一の辺１２１に面する辺とそれぞれ平行である。第一の辺１２１に対向する第二の辺１２２には、２個の接地用はんだボール１７が配置されており、この辺１２２上にある２個の接地用はんだボール１３の接続線は、鳩尾形状の中心軸に対して垂直に配置されている。第一の辺１２１に隣接する第三の辺１２３および第四の辺１２４には、３個の接地用はんだボール１７がそれぞれ設けられている。第三の辺１２３上にある３個の接地用はんだボール１７は、鳩尾形状の中心軸と平行になる直線上に配置されている。また、第四の側面１２４上にある３個の接地用はんだボール１７も、鳩尾形状の中心軸と平行になる直線上に配置されている。

【0038】

第三の辺１２３上にある３個の接地用はんだボール１７のうち、第一の辺１２１に最も近い接地用はんだボール１７も、第一の辺１２１上に位置すると考えてもよく、第四の辺１２４上にある３個の接地用はんだボールのうち、第一の辺１２１に最も近い接地用はんだボール１７も、第一の辺１２１上に位置すると考えてもよいことが、理解され得る。このようにして、第一の辺１２１に５個の接地用はんだボール１７が配置されており、この５個の接地用はんだボール１７の接続線は、４辺を有する鋸歯状に配置されていると考えられ得る。同様に、第三の辺１２３上にある３個の接地用はんだボール１７のうち、第二の辺１２２に最も近い接地用はんだボール１７も、第二の辺１２２上に位置していると考えられ得て、第四の辺１２４上にある３個の接地用はんだボール１７のうち、第二の辺１２２に最も近い接地用はんだボール１７も、第二の辺１２２上に位置していると考えられ得る。このようにして、第二の辺１２２上に４個の接地用はんだボール１７が配置されており、この４個の接地用はんだボール１７の接続線は、等脚台形状に配置されていると考えられ得る。換言すると、本実施形態では、第一のはんだボール構造１２の周囲に配置される１１個の接地用はんだボールの接続線は、九角形状を示す。この配置態様は、第一のはんだボール構造１２における鳩尾形状の配置形態により良く一致させることができるため、１１個の接地用はんだボール１７は、シングルエンド信号用はんだボール１６の外側の辺に近接し得て、これによって接地用はんだボール１７の配置面積を縮小させ、かつ、パッケージ基板がより多くのはんだボールを収容することをさらに可能にさせる。

【0039】

さらに、接地用はんだボール１７は、第一のはんだボール構造１２の周囲に九角形状に配置されるため、各シングルエンド信号用はんだボール１６の周囲に、より多くの接地用はんだボール１７が配置され得る。例えば、図３に示される実施形態では、各シングルエンド信号用はんだボール１６の周囲に、少なくとも３個の接地用はんだボール１７が配置され得て、これによって信号間の電磁干渉を効果的に低減させる。

【0040】

各ユニット領域１４において、２個の第一のはんだボール構造１２は、接地用はんだボール１７を共有し得る。例えば、左側の第一のはんだボール構造１２と右側の第一のはんだボール構造１２とは、それらの間における２個の接地用はんだボール１７、すなわち第一のはんだボール構造１２の第二の辺上にある２個の接地用はんだボール１７を共有し得る。このようにして、信号の干渉防止機能を損なうことなく、接地用はんだボール１７の数量は低減され得て、これによって接地用はんだボール１７の配置面積を縮小させ、かつ、パッケージ基板の製造コストを削減させる。

【0041】

具体的な配置の際に、はんだボール間の間隔は、本出願の本実施形態において限定されることはなく、実際の使用要件に従って具体的に設計され得る。幾つかの実施形態では、隣接するはんだボール間の間隔は、０．８ｍｍから１．２ｍｍまでであってもよい。例えば、隣接するはんだボール間の間隔の値は、０．８ｍｍ、０．９ｍｍ、１ｍｍ、１．１ｍｍ、または１．２ｍｍなどであってもよい。

【0042】

図５は、本出願の一実施形態による、パッケージ基板上のユニット領域の配置構造を示す模式図である。図４および図５の両方を参照すると、本出願の本実施形態では、ユニット領域１４は、水平方向または垂直方向に延在して、パッケージ基板の端子領域を形成し得る。図５から分かるように、ユニット領域１４の左辺および右辺は、共に鋸歯状であり、ユニット領域１４の上辺および下辺は、共に直線状の辺である。具体的な設計では、行方向に隣接する２個のユニット領域１４は、列方向にジグザグ配置され得る。行方向に隣接する２個のユニット領域１４に位置する２個の隣接する第一のはんだボール構造１２について、２個の第一のはんだボール構造１２の第一の辺１２１は、重なり合う部分を有しており、行方向に隣接する２個のユニット領域１４は、重なり合う部分に位置する複数の接地用はんだボール１７を共有し得る。すなわち、左のユニット領域１４ａにおける右の鋸歯状の辺は、右のユニット領域１４ｂにおける左の鋸歯状の辺に整合し得て、左のユニット領域１４ａにおいて右の辺に近接して配置される第一のはんだボール構造１２と、右のユニット領域１４ｂにおいて左の辺に近接して配置される第一のはんだボール構造１２とが、重なり合う部分において３個の接地用はんだボール１７を共有し得る。このようにして、接地用はんだボール１７の配置面積は低減され得て、左右のユニット領域１４は、接地用はんだボール１７の一部をさらに共有し得るため、信号の干渉防止能力を損なうことなく、接地用はんだボール１７の配置量は低減され得る。

【0043】

さらに、列方向に隣接する２個のユニット領域１４は、対称に配置され得る。列方向に隣接する２個のユニット領域１４にそれぞれ配置される、２個の対称な第一のはんだボール構造１２について、一方の第一のはんだボール構造１２の第三の辺１２３が、他方の第一のはんだボール構造１２の第四の辺１２４に重なり合い、重なり合う辺における複数の接地用はんだボール１７が共有され得る。例えば、図５に示されるユニット領域１４ａおよびユニット領域１４ｃにおいて、上側のユニット領域１４ａの下辺（第四の辺）の直線状の辺は、下側のユニット領域１４ｃの上辺（第三の辺）の直線状の辺に重なり合い得て、ユニット領域１４ａおよびユニット領域１４ｃは、重なり合う辺にある３個の接地用はんだボール１７を共有し得る。同様に、この配置態様は、接地用はんだボール１７の配置面積を縮小し得るだけでなく、接地用はんだボール１７の一部を上下のユニット領域１４によって共有することを可能にし、これによって信号の干渉防止能力を損なうことなく、接地用はんだボール１７の配置量を削減させる。

【0044】

本出願の本実施形態において提供されるパッケージ基板が、中央処理ユニット（ＣＰＵ）チップに適合するように構成され得ることは、留意されるべきである。換言すると、本出願の本実施形態におけるパッケージ基板は、ＣＰＵをパッケージ化するように構成され得る。以下に、パッケージ基板とＣＰＵと間における具体的な適合態様について説明する。

【0045】

図６は、本願発明の一実施形態による、ＣＰＵのダブルデータレート同期ダイナミック・ランダムアクセス・メモリ（ＤＤＲ ＳＤＲＡＭ）インターフェースのハードウェア・アーキテクチャーを示す模式図である。図６を参照すると、通常、ＣＰＵ側には複数のＤＤＲチャネルが存在しており、各ＤＤＲチャネルは、例えば、デュアルインライン・メモリモジュール（ＤＩＭＭ）などの、一つまたは複数のメモリモジュールを駆動して接続し得る。前述するチャネルは、ＣＰＵ用に構成されるメモリチャネルであってもよく、チャネルのメモリ帯域幅は、通常、３２ビットまたは６４ビットである。

【0046】

例えば、ＣＰＵは、０、１、２、３、４、および５とそれぞれ付番される６個のＤＤＲチャネルを含み得る。チャネル０は、２個のメモリモジュールＤＩＭ００およびＤＩＭＭ０１に接続され得て、チャネル１は、２個のメモリモジュールＤＩＭＭ１０およびＤＩＭＭ１１に接続され得て、チャネル２は、２個のメモリモジュールＤＩＭＭ２０およびＤＩＭＭ２１に接続され得て、チャネル3は、２個のメモリモジュールＤＩＭＭ３０およびＤＩＭＭ３１に接続され得て、チャネル4は、２個のメモリモジュールＤＩＭＭ４０およびＤＩＭＭ４１に接続され得て、チャネル５は、２個のメモリモジュールＤＩＭＭ５０およびＤＩＭＭ５１に接続され得る。本出願の本実施形態におけるＣＰＵが、図１に示されるアーキテクチャーに限定されないことは、理解されるべきである。ＣＰＵのチャネルの数量と、各チャネルに対応して接続されるメモリモジュールの数量とは、実際の要件に応じて設定され得る。詳細については、本明細書では改めて説明することはない。

【0047】

図７は、本出願の一実施形態による、ＣＰＵのＤＤＲインターフェースを示す模式図である。図６および図７に示されるように、ＣＰＵ２１の辺上にあるＤＤＲチャネル２２は、８ビットによって形成される複数のバイトユニット２３を含み得る。ＤＤＲチャネル２２のメモリ帯域幅が３２ビットである場合、ＤＤＲチャネル２２は、４個のバイトユニット２３を含み得て、ＤＤＲチャネル２２のメモリ帯域幅が６４ビットである場合、ＤＤＲチャネル２２は、８個のバイトユニット２３を含み得ることが、理解され得る。図６に示される実施形態は、ＤＤＲチャネル２２のメモリ帯域幅が６４ビットである例を使用することによって説明される。

【0048】

この実施形態では、各バイトユニット２３は、前述するユニット領域１４のうちの一つに対応し得て、すなわち、各バイトユニット２３は、２個の第一のはんだボール構造１２に対応し得る。メモリ帯域幅が６４ビットであるＤＤＲチャネル２２について、各ＤＤＲチャネル２２は、８個のユニット領域１４に対応する。この８個のユニット領域１４は、図４に示される４×２（４は、８個のユニット領域１４に配置される行の数量を意味し、２は、８個のユニット領域１４に配置される列の数量を意味する）の態様で配列されてもよいし、もしくは２×４の態様で配列されてもよいし、または同一行もしくは同一列に配列されてもよい。具体的な配置は、パッケージ基板上における空間分割に基づいて行われてもよい。本出願では、これに限定されることはない。

【0049】

実験によって証明されるように、ＤＤＲデータ信号間の電磁クロストークは、本出願の本実施形態において提供されるパッケージ基板を使用して、ＣＰＵをパッケージ化することにより、かつ、第一のはんだボール構造１２における鳩尾形状の端子配置の解決策を使用することにより、－３３．６ｄＢまで低減することができる。また、従来の台形状の配置態様におけるユニット領域の使用可能面積が１であることが想定される場合、本出願の本実施形態における鳩尾形状の配置態様におけるユニット領域１４の使用可能面積は、ほぼ０．９５となる。したがって、パッケージ面積を効果的に縮小させることができる。

【0050】

この結果、本出願の本実施形態において提供されるパッケージ基板上で使用される鳩尾形状の端子配置の解決策は、ＤＤＲデータ信号間の電磁クロストークを低減し得て、ＣＰＵがより高いＤＤＲ実行レートをサポートすることを可能にするだけでなく、パッケージ基板上における端子の利用率を向上させ、これによってパッケージ面積を効果的に縮小させ、かつ、半導体デバイスの開発コストの削減に貢献させる。

【0051】

前述する説明は、本出願の具体的な実施例に過ぎないが、本出願の保護範囲を限定するものではない。本出願に開示される技術的範囲内において当業者によって容易に想到される変形または置換は、本出願の保護範囲に属するはずである。したがって、本出願の保護範囲は、請求項の保護範囲に従うものとする。

【符号の説明】

【0052】

［参照数字］
１００ 回路基板
２００ 半導体デバイス
１０ パッケージ基板
２０ チップ
３０ 放熱基板
４０ 充填接着剤
１１ 基板本体
１２ 第一のはんだボール構造
１３ 第一のはんだボール
１２０１ 第一のはんだボールの行
１２０２ 第二のはんだボールの行
１２０３ 第三のはんだボールの行
１４ ユニット領域
１５ 差動信号用はんだボール
１６ シングルエンド信号用はんだボール
１７ 接地用はんだボール
２１ ＣＰＵ
２２ ＤＤＲチャネル
２３ バイトユニット

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】