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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-11-26
(45)【発行日】2024-12-04
(54)【発明の名称】半導体装置、半導体装置の製造方法及び電子装置
(51)【国際特許分類】
H01L 21/3205 20060101AFI20241127BHJP
H01L 21/768 20060101ALI20241127BHJP
H01L 23/522 20060101ALI20241127BHJP
H01L 23/532 20060101ALI20241127BHJP
H01L 21/338 20060101ALI20241127BHJP
H01L 29/812 20060101ALI20241127BHJP
H01L 29/41 20060101ALI20241127BHJP
【ＦＩ】
H01L21/88 J
H01L21/88 R
H01L29/80 G
H01L29/44 L
【請求項の数】
10
(21)【出願番号】P 2020201956
(22)【出願日】2020-12-04
(65)【公開番号】P2022089516
(43)【公開日】2022-06-16
【審査請求日】2023-06-08
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成３１年度、環境省、「未来のあるべき社会・ライフスタイルを創造する技術イノベーション事業（高品質ＧａＮ基板を用いた超高効率ＧａＮパワー・光デバイスの技術開発とその実証）」委託研究、産業技術力強化法第１７条の適用を受ける特許出願
(73)【特許権者】
【識別番号】000005223
【氏名又は名称】富士通株式会社
(74)【代理人】
【識別番号】110002918
【氏名又は名称】弁理士法人扶桑国際特許事務所
(72)【発明者】
【氏名】岡本 直哉
【審査官】安田 雅彦
(56)【参考文献】
【文献】特開２００７－１５７８０６（ＪＰ，Ａ）
【文献】特開２０１１－１９２８３６（ＪＰ，Ａ）
【文献】特開２０１４－１４６７０５（ＪＰ，Ａ）
【文献】特開２０１３－１４１００８（ＪＰ，Ａ）
【文献】国際公開第２０１８／１７３２７５（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／７６８
Ｈ０１Ｌ ２３／５２－２３／５３８
Ｈ０１Ｌ ２１／２８－２１／２８８
Ｈ０１Ｌ ２９／４０－２９／５１
Ｈ０１Ｌ ２９／７７２－２９／８１２
Ｈ０１Ｌ ２１／３３５－２１／３３８
(57)【特許請求の範囲】
【請求項1】
半導体基板と、前記半導体基板の第１面に直接設けられ、Ａｕ層又はＡｕを主体とする層である第１層と、
前記第１層の、前記半導体基板とは反対側の第２面に直接設けられ、Ｎｉを含有する第２層と、
前記第２層及び前記第１層を貫通し、前記半導体基板の前記第１面から前記第１面とは反対側の第３面まで貫通するビアホールと、
前記ビアホールの内面に設けられるビア配線と
を含むことを特徴とする半導体装置。
【請求項2】
前記半導体基板の前記第３面に設けられる第３層を含み、前記ビアホールは、前記第２層及び前記第１層を貫通し、前記半導体基板の前記第１面から前記第３面まで貫通し、前記第３層に達することを特徴とする請求項１に記載の半導体装置。
【請求項3】
前記半導体基板の前記第３面側に設けられ、電極を有するトランジスタを含み、前記第３層は、前記トランジスタの前記電極と接続されることを特徴とする請求項２に記載の半導体装置。
【請求項4】
前記半導体基板は、窒化物半導体基板と、
前記窒化物半導体基板に積層された窒化物半導体層と
を含み、
前記半導体基板の前記第１面は、前記窒化物半導体基板の、前記窒化物半導体層とは反対側の面であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項5】
前記半導体基板の前記第３面は、前記窒化物半導体層の、前記窒化物半導体基板とは反対側の面であることを特徴とする請求項４に記載の半導体装置。
【請求項6】
前記半導体基板の前記第３面は、前記窒化物半導体基板の、前記第１面とは反対側の面であることを特徴とする請求項４に記載の半導体装置。
【請求項7】
半導体基板の第１面に直接、Ａｕ層又はＡｕを主体とする層である第１層を形成する工程と、前記第１層の、前記半導体基板とは反対側の第２面に直接、Ｎｉを含有する第２層を形成する工程と、
前記第２層及び前記第１層を貫通し、前記半導体基板の前記第１面から前記第１面とは反対側の第３面まで貫通するビアホールを形成する工程と、
前記ビアホールの内面に、ビア配線を形成する工程と、
前記第２層の、前記第１層とは反対側の第４面に、前記ビア配線から連続する配線を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項8】
前記ビアホールを形成する工程は、前記ビアホールを形成する領域に開口部を有する前記第２層及び前記第１層を形成する工程と、
前記開口部が形成された前記第２層をマスクにして、前記開口部内の前記半導体基板を、Ｃｌを含有するガスを用いてエッチングする工程と
を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項9】
前記半導体基板の前記第３面に、第３層を形成する工程を含み、前記ビアホールを形成する工程は、前記第２層及び前記第１層を貫通し、前記半導体基板の前記第１面から前記第３面まで貫通し、前記第３層に達するように、前記ビアホールを形成する工程を含むことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項10】
半導体基板と、前記半導体基板の第１面に直接設けられ、Ａｕ層又はＡｕを主体とする層である第１層と、
前記第１層の、前記半導体基板とは反対側の第２面に直接設けられ、Ｎｉを含有する第２層と、
前記第２層及び前記第１層を貫通し、前記半導体基板の前記第１面から前記第１面とは反対側の第３面まで貫通するビアホールと、
前記ビアホールの内面に設けられるビア配線と
を含む半導体装置を備えることを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置、半導体装置の製造方法及び電子装置に関する。
【背景技術】
【0002】
半導体基板の一方の面側から他方の面側まで貫通するビアホールの内面にビア配線を設け、そのビア配線によって半導体基板の一方の面側と他方の面側との間を導通させる技術が知られている。
【0003】
例えば、ＧａＮ（ガリウムナイトライド）等の窒化物半導体を用いる高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）に関し、そのトランジスタ構造が形成される窒化物半導体層と、それが積層される下地基板であるＳｉＣ（シリコンカーバイド）基板とにビアホールを形成し、その内面にビア配線を形成する技術が知られている。ビアホール形成の一手法として、次のようなものが知られている。即ち、ＳｉＣ基板上にＴａ（タンタル）及びＣｕ（銅）の積層体の下地層を介してＮｉ（ニッケル）層が形成され、それらに開口が設けられ、Ｎｉ層をマスクとしたエッチングが行われ、Ｎｉ層及び下地層、並びにＳｉＣ基板及びそれに積層される窒化物半導体層を貫通するビアホールが形成される。そのようにして形成されるビアホールの内面に、ビア配線が形成される。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２０１３－１４１００８号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
半導体基板、或いは下地基板に半導体層が積層された半導体基板に対し、その一方の面側から他方の面側まで貫通するビアホールをエッチングで形成する際には、例えば、高いエッチング選択比が得られるＮｉがマスクに用いられる。マスクに用いられるＮｉと、エッチングされる半導体基板との間には、半導体基板上にＮｉを用いたマスクを設けるための下地層、例えば、上記のようなＴａ及びＣｕの積層体が介在される場合がある。
【0006】
この場合、半導体基板のエッチング時に、マスクに用いられるＮｉの下地層のエッチング選択比が低いと、その下地層にサイドエッチングが生じることが起こり得る。下地層にサイドエッチングが生じると、マスクに用いられるＮｉ及びその下地層並びに半導体基板を貫通するビアホールを設けてその内面にビア配線を設ける際、当該サイドエッチングにより生じる段差部位でビア配線の形成が妨げられ、ビア配線に断線が生じる恐れがある。ビア配線の断線は、半導体基板の一方の面側と他方の面側との間の導通を妨げ、当該半導体基板を備える半導体装置の性能の低下を招く恐れがある。
【0007】
１つの側面では、本発明は、半導体基板を貫通して設けられるビア配線の断線を抑えた高性能の半導体装置を実現することを目的とする。
【課題を解決するための手段】
【0008】
１つの態様では、半導体基板と、前記半導体基板の第１面に直接設けられ、Ａｕ層又はＡｕを主体とする層である第１層と、前記第１層の、前記半導体基板とは反対側の第２面に直接設けられ、Ｎｉを含有する第２層と、前記第２層及び前記第１層を貫通し、前記半導体基板の前記第１面から前記第１面とは反対側の第３面まで貫通するビアホールと、前記ビアホールの内面に設けられるビア配線とを含む半導体装置が提供される。
【0009】
また、別の態様では、上記のような半導体装置の製造方法、及び上記のような半導体装置を備える電子装置が提供される。
【発明の効果】
【0010】
１つの側面では、半導体基板を貫通して設けられるビア配線の断線を抑えた高性能の半導体装置を実現することが可能になる。
【図面の簡単な説明】
【0011】
【図1】第１の実施の形態に係る半導体装置の第１の例について説明する図である。
【図2】半導体装置の第１の比較例について説明する図である。
【図3】第１の実施の形態に係る半導体装置の第２の例について説明する図である。
【図4】半導体装置の第２の比較例について説明する図である。
【図5】トランジスタの周波数と利得の関係の一例を示す図である。
【図6】第２の実施の形態に係る半導体装置の一例について説明する図（その１）である。
【図7】第２の実施の形態に係る半導体装置の一例について説明する図（その２）である。
【図8】第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その１）である。
【図9】第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その２）である。
【図10】第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その３）である。
【図11】第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その４）である。
【図12】第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その５）である。
【図13】第３の実施の形態に係る半導体装置の一例について説明する図である。
【図14】第４の実施の形態に係る半導体装置の一例について説明する図（その１）である。
【図15】第４の実施の形態に係る半導体装置の一例について説明する図（その２）である。
【図16】第５の実施の形態に係る半導体装置の一例について説明する図である。
【図17】第５の実施の形態に係る半導体装置の形成方法の一例について説明する図（その１）である。
【図18】第５の実施の形態に係る半導体装置の形成方法の一例について説明する図（その２）である。
【図19】第５の実施の形態に係る半導体装置の形成方法の一例について説明する図（その３）である。
【図20】第５の実施の形態に係る半導体装置の形成方法の一例について説明する図（その４）である。
【図21】第５の実施の形態に係る半導体装置の形成方法の一例について説明する図（その５）である。
【図22】第６の実施の形態に係る半導体装置の一例について説明する図である。
【図23】第７の実施の形態に係る半導体装置の一例について説明する図である。
【図24】第８の実施の形態に係る増幅器の一例について説明する図である。
【発明を実施するための形態】
【0012】
【0013】
図１に示す半導体装置１Ａは、半導体基板４０、第１層１０、第２層２０、第３層３０、ビアホール５０、ビア配線６０及び配線７０を有する。
半導体装置１Ａでは、例えば、半導体基板４０の一方の面４０ｂに、或いは半導体基板４０の面４０ｂ側の表層部内に、トランジスタ等の半導体素子（図示せず）が形成される。半導体基板４０の、一方の面４０ｂとは反対側の他方の面４０ａに、第１層１０が設けられる。第１層１０の、半導体基板４０とは反対側の面１０ａに、第２層２０が設けられる。半導体基板４０の面４０ｂに、第３層３０が設けられる。第２層２０及び第１層１０を貫通し、更に半導体基板４０をその面４０ａから面４０ｂまで貫通し、第３層３０に達するように、ビアホール５０が設けられる。ビアホール５０の内面、即ち、第２層２０の開口部２０ｃの内面、その開口部２０ｃに連通する第１層１０の開口部１０ｃの内面、及びその開口部１０ｃに連通する半導体基板４０の開口部４０ｃの内面に、ビア配線６０が設けられる。ビア配線６０は、半導体基板４０の面４０ｂに設けられる第３層３０と接続される。第２層２０の、第１層１０とは反対側の面２０ａには、ビアホール５０の内面に設けられるビア配線６０から連続するように、配線７０が設けられる。
半導体装置１Ａでは、例えば、半導体基板４０の一方の面４０ｂに、或いは半導体基板４０の面４０ｂ側の表層部内に、トランジスタ等の半導体素子（図示せず）が形成される。半導体基板４０の、一方の面４０ｂとは反対側の他方の面４０ａに、第１層１０が設けられる。第１層１０の、半導体基板４０とは反対側の面１０ａに、第２層２０が設けられる。半導体基板４０の面４０ｂに、第３層３０が設けられる。第２層２０及び第１層１０を貫通し、更に半導体基板４０をその面４０ａから面４０ｂまで貫通し、第３層３０に達するように、ビアホール５０が設けられる。ビアホール５０の内面、即ち、第２層２０の開口部２０ｃの内面、その開口部２０ｃに連通する第１層１０の開口部１０ｃの内面、及びその開口部１０ｃに連通する半導体基板４０の開口部４０ｃの内面に、ビア配線６０が設けられる。ビア配線６０は、半導体基板４０の面４０ｂに設けられる第３層３０と接続される。第２層２０の、第１層１０とは反対側の面２０ａには、ビアホール５０の内面に設けられるビア配線６０から連続するように、配線７０が設けられる。
【0014】
半導体装置１Ａにおいて、半導体基板４０の面４０ａに設けられる第１層１０には、Ａｕ（金）を含有する層、例えば、Ａｕ層又はＡｕを主体とする層が用いられる。第１層１０の面１０ａに設けられる第２層２０には、Ｎｉを含有する層、例えば、Ｎｉ層又はＮｉを主体とする層が用いられる。また、半導体基板４０の面４０ｂに設けられる第３層３０には、金属層、例えば、Ｎｉを含有する層が用いられる。ビア配線６０及び配線７０には、金属材料、例えば、Ａｕを含有する材料が用いられる。
【0015】
半導体装置１Ａにおいて、第２層２０は、半導体基板４０の開口部４０ｃをエッチングにより形成する際のマスクとしての機能を有する。第１層１０は、マスクとして機能する第２層２０を半導体基板４０の面４０ａ側に形成する際の下地層としての機能を有する。例えば、厚さが１００μｍ程度の半導体基板４０のエッチングには、そのエッチングによる層厚の減少を考慮し、少なくとも数μｍ程度といった比較的厚いマスクが用いられる。そのため、Ｎｉを含有する第２層２０の形成には、蒸着やスパッタ法等よりも厚い層の形成が容易であって、よりストレスの低い層の形成が可能な電気めっき法が用いられる。第１層１０は、このように電気めっき法で第２層２０を形成する際のシード層である。
【0016】
半導体装置１Ａでは、マスクとして機能する第２層２０の下地層となる第１層１０に、Ａｕを含有する層が用いられる。これにより、Ｎｉを含有する第２層２０をマスクとして半導体基板４０をエッチングによりビアホール加工する際、第１層１０にサイドエッチングが生じることが抑えられる。
【0017】
【0018】
半導体基板４０にＧａＮ基板を用いた場合、そのエッチングには、Ｃｌ２（塩素）及びＢＣｌ３（三塩化ホウ素）の混合ガス等のＣｌ（塩素）系ガスが用いられる。Ｃｌ系ガスが用いられ、第２層２０をマスクとして、誘導結合プラズマ（Inductively Coupled Plasma；ＩＣＰ）エッチング等により、半導体基板４０のビアホール加工が行われる。
【0019】
この時、半導体基板４０のエッチング時のマスクに、Ｎｉを含有する第２層２０が用いられ、その下地層である第１層１０００に、例えば、Ｃｕ層又はＣｕを主体とする層が用いられていると、図２のＸ１部に示すように、第１層１０００がＣｌ系ガスでサイドエッチングされることがある。Ｃｕ層又はＣｕを主体とする層である第１層１０００は、ＳｉＣ等のエッチングに広く用いられるＦ（フッ素）系ガスに対しては比較的高いエッチング耐性を有する。しかし、ＧａＮのエッチングに用いられるＣｌ系ガスに対するエッチング耐性は比較的低く、この図２に示すようなサイドエッチングが生じ易い。
【0020】
第１層１０００にサイドエッチングが生じると、ビアホール５０の内面における第１層１０００の部位に段差が生じる。ビアホール５０の内面に、このような段差部位が生じると、ビア配線６０を形成する際、その段差部位でビア配線６０の形成が妨げられ、図２のＸ２部に示すように、形成されるビア配線６０に断線が生じることが起こり得る。
【0021】
これに対し、半導体基板４０のエッチング時のマスクに、Ｎｉを含有する第２層２０が用いられ、その下地層である第１層１０に、Ａｕを含有する層が用いられていると、上記図１に示したように、第１層１０がＣｌ系ガスでサイドエッチングされることが抑えられる。Ａｕを含有する層である第１層１０は、Ｃｌ系ガスに対するエッチング耐性が比較的高いためである。これにより、ビアホール５０の内面における第１層１０の部位に段差が生じることが抑えられ、ビアホール５０の内面に形成されるビア配線６０の断線が抑えられる。
【0022】
図３は第１の実施の形態に係る半導体装置の第２の例について説明する図である。図３には第１の実施の形態に係る半導体装置の第２の例の要部断面図を模式的に示している。
図３に示す半導体装置１Ｂは、半導体基板４０として、下地基板４１とそれに積層される半導体層４２とを有する半導体基板が用いられる。
図３に示す半導体装置１Ｂは、半導体基板４０として、下地基板４１とそれに積層される半導体層４２とを有する半導体基板が用いられる。
【0023】
このような半導体基板４０の、下地基板４１側の面４０ａに、Ａｕを含有する第１層１０が設けられ、その第１層１０の、半導体基板４０とは反対側の面１０ａに、Ｎｉを含有する第２層２０が設けられる。半導体基板４０の、下地基板４１に積層される半導体層４２側の面４０ｂに、第３層３０が設けられる。第２層２０及び第１層１０を貫通し、更に半導体基板４０の下地基板４１側の面４０ａから半導体層４２側の面４０ｂまで貫通し、第３層３０に達するように、ビアホール５０が設けられる。ビアホール５０の内面、即ち、第２層２０の開口部２０ｃの内面、その開口部２０ｃに連通する第１層１０の開口部１０ｃの内面、その開口部１０ｃに連通する下地基板４１の開口部４１ｃの内面及び半導体層４２の開口部４２ｃの内面に、ビア配線６０が設けられる。ビア配線６０は、半導体基板４０の半導体層４２側の面４０ｂに設けられる第３層３０と接続される。第２層２０の、第１層１０とは反対側の面２０ａには、ビアホール５０の内面に設けられるビア配線６０から連続するように、配線７０が設けられる。
【0024】
半導体装置１Ｂでは、Ｎｉを含有する第２層２０がマスクとして用いられ、半導体基板４０の下地基板４１及び半導体層４２がエッチングされ、ビアホール５０が形成される。第２層２０の下地層である第１層１０に、Ａｕを含有する層が用いられることで、第２層２０をマスクとして半導体基板４０をエッチングによりビアホール加工する際の、第１層１０のサイドエッチングが抑えられる。
【0025】
一例として、半導体基板４０の下地基板４１にＧａＮ基板を用い、半導体層４２にＧａＮ系窒化物半導体層を用いた場合について説明する。
図４は半導体装置の第２の比較例について説明する図である。図４には半導体装置の第２の比較例の要部断面図を模式的に示している。
図４は半導体装置の第２の比較例について説明する図である。図４には半導体装置の第２の比較例の要部断面図を模式的に示している。
【0026】
半導体基板４０の下地基板４１にＧａＮ基板、半導体層４２にＧａＮ系窒化物半導体層を用いた場合、Ｃｌ２及びＢＣｌ３の混合ガス等のＣｌ系ガスが用いられ、第２層２０をマスクとして下地基板４１がエッチングされ、続けて半導体層４２がエッチングされる。
【0027】
この時、半導体基板４０のエッチング時のマスクに、Ｎｉを含有する第２層２０が用いられ、その下地層である第１層１０００に、例えば、Ｃｕ層又はＣｕを主体とする層が用いられていると、図４のＹ１部に示すように、第１層１０００がＣｌ系ガスでサイドエッチングされることがある。Ｃｕ層又はＣｕを主体とする層である第１層１０００の、Ｃｌ系ガスに対するエッチング耐性が比較的低いためである。第１層１０００にサイドエッチングが生じると、ビアホール５０の内面に段差が生じ、その段差部位でビア配線６０の形成が妨げられ、図４のＹ２部に示すように、形成されるビア配線６０に断線が生じることが起こり得る。
【0028】
これに対し、半導体基板４０のエッチング時のマスクに、Ｎｉを含有する第２層２０が用いられ、その下地層である第１層１０に、Ａｕを含有する層が用いられていると、上記図３に示したように、第１層１０がＣｌ系ガスでサイドエッチングされることが抑えられる。Ａｕを含有する層である第１層１０は、Ｃｌ系ガスに対するエッチング耐性が比較的高いためである。これにより、ビアホール５０の内面における第１層１０の部位に段差が生じることが抑えられ、ビアホール５０の内面に形成されるビア配線６０の断線が抑えられる。
【0029】
尚、上記図４に示すような半導体基板４０の、ＧａＮ系窒化物半導体層が用いられる半導体層４２の下地基板４１としては、上記のようなＧａＮ基板のほか、ＳｉＣ基板やＳｉ基板が用いられる場合もある。このような場合には、まず、ＳＦ６（六フッ化硫黄）及びＣＨＦ３（三フッ化メタン）の混合ガス等のＦ（フッ素）系ガスが用いられ、第２層２０をマスクとして、下地基板４１がエッチングされる。次いで、Ｃｌ２及びＢＣｌ３の混合ガス等のＣｌ系ガスが用いられ、第２層２０をマスクとして、半導体層４２がエッチングされる。このエッチング時のマスクの下地層である第１層１０００に、Ｃｕ層又はＣｕを主体とする層が用いられていると、エッチング条件によっては、上記図４に示したのと同様に、第１層１０００が半導体層４２のエッチング時に用いられるＣｌ系ガスに曝され、サイドエッチングされ得る。第１層１０００にサイドエッチングが生じると、ビアホール５０の内面に段差が生じ、形成されるビア配線６０に断線が生じることが起こり得る。
【0030】
これに対し、半導体基板４０のエッチング時のマスクの下地層である第１層１０に、Ａｕを含有する層が用いられていると、上記図３に示したのと同様に、第１層１０のサイドエッチングが抑えられる。即ち、半導体基板４０の下地基板４１にＳｉＣ基板等が用いられ、半導体層４２にＧａＮ系窒化物半導体層が用いられるような形態であっても、そのＧａＮ系窒化物半導体層のエッチング時における第１層１０のサイドエッチングが抑えられる。これにより、ビアホール５０の内面における第１層１０の部位に段差が生じることが抑えられ、ビアホール５０の内面に形成されるビア配線６０の断線が抑えられる。
【0031】
上記の半導体装置１Ａ（図１）及び半導体装置１Ｂ（図３）に関し、半導体装置１Ａの半導体基板４０、半導体装置１Ｂの半導体基板４０の下地基板４１には、ＧａＮ基板に限らず、各種窒化物半導体基板を用いることができる。例えば、半導体装置１Ａの半導体基板４０、半導体装置１Ｂの半導体基板４０の下地基板４１には、一般式ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）で表される窒化物半導体基板が用いられてもよい。即ち、半導体装置１Ａの半導体基板４０、半導体装置１Ｂの半導体基板４０の下地基板４１には、ＧａＮ基板、ＡｌＮ基板、ＩｎＮ基板、ＡｌＧａＮ基板、ＩｎＧａＮ基板、ＩｎＡｌＧａＮ基板等が用いられてもよい。このような各種窒化物半導体基板が用いられる場合でも、Ａｕを含有する第１層１０を用いることで、ビアホール５０の形成時の第１層１０のサイドエッチングを抑え、ビアホール５０の内面に形成されるビア配線６０の断線を抑える効果を得ることができる。
【0032】
このほか、半導体装置１Ａの半導体基板４０、半導体装置１Ｂの半導体基板４０の下地基板４１には、ＳｉＣ基板やＳｉ基板が用いられてもよい。Ａｕを含有する第１層１０は、このようなＳｉＣ基板やＳｉ基板のエッチングに用いられるＦ系ガスに対しても比較的高いエッチング耐性を有するためである。更に、同様の観点で、半導体装置１Ａの半導体基板４０、半導体装置１Ｂの半導体基板４０の下地基板４１には、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＩｎＰ（インジウムリン）等の化合物半導体基板が用いられてもよい。
【0033】
また、半導体装置１Ｂの半導体基板４０の半導体層４２には、各種窒化物半導体層を用いることができる。例えば、半導体層４２には、一般式ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）で表されるような窒化物半導体層の単層構造が用いられてもよい。半導体層４２には、そのような一般式で表される１種又は２種以上の窒化物半導体層の積層構造が用いられてもよい。即ち、半導体層４２には、ＧａＮ層、ＡｌＮ層、ＩｎＮ層、ＡｌＧａＮ層、ＩｎＧａＮ層、ＩｎＡｌＧａＮ層等のうちの１種の単層構造、或いは１種又は２種以上の積層構造が用いられてもよい。このような各種窒化物半導体層が用いられる場合でも、Ａｕを含有する第１層１０を用いることで、ビアホール５０の形成時の第１層１０のサイドエッチングを抑え、ビアホール５０の内面に形成されるビア配線６０の断線を抑える効果を得ることができる。
【0034】
このほか、半導体装置１Ｂの半導体基板４０の半導体層４２には、ＳｉＣ層やＳｉ層が用いられてもよい。Ａｕを含有する第１層１０は、このようなＳｉＣ層やＳｉ層のエッチングに用いられるＦ系ガスに対しても比較的高いエッチング耐性を有するためである。更に、同様の観点で、半導体装置１Ｂの半導体基板４０の半導体層４２には、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ等の化合物半導体層が用いられてもよい。
【0035】
半導体装置１Ａ，１Ｂの半導体基板４０上又は半導体基板４０内には、半導体素子として、各種トランジスタが設けられてよい。例えば、半導体装置１Ａ，１Ｂの半導体基板４０上又は半導体基板４０内には、ＨＥＭＴ、ヘテロ接合バイポーラトランジスタ（Heterojunction Bipolar Transistor；ＨＢＴ）、フィン型電界効果トランジスタ（Field Effect Transistor）、ナノワイヤ型ＦＥＴ、ＭＩＳ（Metal Insulator Semiconductor）型トランジスタ等、各種トランジスタが設けられてよい。
【0036】
半導体装置１Ａ，１Ｂの第３層３０は、例えば、半導体基板４０上又は半導体基板４０内に設けられるトランジスタのソース電極と電気的に接続される。半導体装置１Ａ，１Ｂの配線７０は、例えば、グランド（ＧＮＤ）電位に設定される。この場合、トランジスタのソース電極は、それと電気的に接続される第３層３０、ビア配線６０及び配線７０を通じて、ＧＮＤ接続される。ビア配線６０を通じてトランジスタのソース電極をＧＮＤ接続する構造は、ソースインダクタンスを小さくすることが可能な構造の１つであり、トランジスタの高周波特性を高めるうえで有効となる。
【0037】
図５はトランジスタの周波数と利得の関係の一例を示す図である。
図５において、横軸は周波数［ＧＨｚ］を表し、縦軸は利得［ｄＢ］を表している。図５には、半導体基板４０を貫通して設けられるビア配線６０を介してトランジスタのソース電極をＧＮＤ接続する場合の周波数と利得の関係の一例を、実線Ｐで示している。図５には比較のため、半導体基板４０を貫通して設けられるビア配線６０を介さずにトランジスタのソース電極をＧＮＤ接続する場合の周波数と利得の関係の一例を、点線Ｑで示している。
図５において、横軸は周波数［ＧＨｚ］を表し、縦軸は利得［ｄＢ］を表している。図５には、半導体基板４０を貫通して設けられるビア配線６０を介してトランジスタのソース電極をＧＮＤ接続する場合の周波数と利得の関係の一例を、実線Ｐで示している。図５には比較のため、半導体基板４０を貫通して設けられるビア配線６０を介さずにトランジスタのソース電極をＧＮＤ接続する場合の周波数と利得の関係の一例を、点線Ｑで示している。
【0038】
図５に示すように、ビア配線６０を介したトランジスタのＧＮＤ接続（実線Ｐ）では、ビア配線６０を介さないトランジスタのＧＮＤ接続（点線Ｑ）に比べて、広い周波数範囲で高い利得が得られ、高い周波数まで利得を向上させることができる。例えば、上記図２及び図４に示したように、第１層１０００のサイドエッチングに起因してビア配線６０に断線が生じると、図５に示すような、ビア配線６０を介さないトランジスタのＧＮＤ接続（点線Ｑ）の場合の特性又はそれに近い特性になる。上記図１に示した半導体装置１Ａ、上記図３に示した半導体装置１Ｂのように、第１層１０のサイドエッチングが抑えられ、ビア配線６０の断線が抑えられることで、ビア配線６０を介したトランジスタのＧＮＤ接続（実線Ｐ）が実現され、その特性の向上が図られる。
【0039】
［第２の実施の形態］
高出力特性、高周波特性を示す半導体装置は、レーダー、無線通信、マイクロ波加熱等の分野で利用される。ＧａＮ系窒化物半導体を用いたＨＥＭＴは、その物性的性能から、高耐圧で高速動作が可能なデバイスとして、ミリ波帯レーダーシステム、無線通信基地局システム、マイクロ波加熱システム等への応用が期待されている。このようなＨＥＭＴについて、消費電力や発熱量の低減、出力の増大、高周波特性の改善等が推し進められている。
高出力特性、高周波特性を示す半導体装置は、レーダー、無線通信、マイクロ波加熱等の分野で利用される。ＧａＮ系窒化物半導体を用いたＨＥＭＴは、その物性的性能から、高耐圧で高速動作が可能なデバイスとして、ミリ波帯レーダーシステム、無線通信基地局システム、マイクロ波加熱システム等への応用が期待されている。このようなＨＥＭＴについて、消費電力や発熱量の低減、出力の増大、高周波特性の改善等が推し進められている。
【0040】
図６及び図７は第２の実施の形態に係る半導体装置の一例について説明する図である。図６には第２の実施の形態に係る半導体装置の一例の要部断面図を模式的に示している。図７（Ａ）には第２の実施の形態に係る半導体装置の一例のトランジスタ形成面側から見た要部平面図を模式的に示している。図７（Ｂ）には第２の実施の形態に係る半導体装置の一例のトランジスタ形成面側とは反対の面側から見た要部平面図を模式的に示している。
【0041】
図６並びに図７（Ａ）及び図７（Ｂ）に示す半導体装置１００Ａは、ＨＥＭＴの一例である。半導体装置１００Ａは、図６に示すように、半導体基板１４０、トランジスタ２００Ａ、シード層１１０、マスク層１２０、エッチングストッパ層１３０、パッシベーション膜１９０、ビアホール１５０、ビア配線１６０及び配線１７０を有する。
【0042】
尚、図７（Ａ）は、トランジスタ２００Ａのゲート電極２１０、ソース電極２２０及びドレイン電極２３０の平面レイアウト、ソース配線２２１及びドレイン配線２３１の平面レイアウト、並びにビアホール１５０の平面レイアウトを模式的に示したものである。図７（Ｂ）は、ビアホール１５０、ビア配線１６０及び配線１７０の平面レイアウトを模式的に示したものである。図６は、図７（Ａ）のVI－VI線に沿った位置に対応する断面を模式的に示したものである。
【0043】
半導体装置１００Ａの構成を、主に図６を参照して説明する。
半導体基板１４０は、ＧａＮ基板１４１、及びＧａＮ基板１４１に積層されるＧａＮ系エピタキシャル層１４２を含む。半導体基板１４０のＧａＮ系エピタキシャル層１４２の、素子間分離領域（「不活性領域」とも言う）２０１で画定される素子領域（「活性領域」とも言う）２０２に、トランジスタ２００Ａが設けられる。ＧａＮ系エピタキシャル層１４２の所定の領域に対するＡｒ（アルゴン）等のイオン注入により、不活性領域２０１が形成される。半導体基板１４０の、トランジスタ２００Ａを含むＧａＮ系エピタキシャル層１４２側の面１４０ｂを覆うように、パッシベーション膜１９０が設けられる。
半導体基板１４０は、ＧａＮ基板１４１、及びＧａＮ基板１４１に積層されるＧａＮ系エピタキシャル層１４２を含む。半導体基板１４０のＧａＮ系エピタキシャル層１４２の、素子間分離領域（「不活性領域」とも言う）２０１で画定される素子領域（「活性領域」とも言う）２０２に、トランジスタ２００Ａが設けられる。ＧａＮ系エピタキシャル層１４２の所定の領域に対するＡｒ（アルゴン）等のイオン注入により、不活性領域２０１が形成される。半導体基板１４０の、トランジスタ２００Ａを含むＧａＮ系エピタキシャル層１４２側の面１４０ｂを覆うように、パッシベーション膜１９０が設けられる。
【0044】
ＧａＮ系エピタキシャル層１４２は、例えば、チャネル層１４２ａ、バリア層１４２ｂ及びキャップ層１４２ｃを含む。チャネル層１４２ａには、ＧａＮ系窒化物半導体、例えば、ＧａＮが用いられる。チャネル層１４２ａは、電子走行層とも称される。バリア層１４２ｂには、チャネル層１４２ａに用いられるＧａＮ系窒化物半導体よりもバンドギャップの大きいＧａＮ系窒化物半導体、例えば、ＡｌＧａＮが用いられる。バリア層１４２ｂは、電子供給層とも称される。バリア層１４２ｂの自発分極、バリア層１４２ｂとチャネル層１４２ａとの間の格子定数差に起因した歪みによって発生するピエゾ分極により、チャネル層１４２ａのバリア層１４２ｂとの接合界面近傍に二次元電子ガス（Two Dimensional Electron Gas；２ＤＥＧ）が生成される。キャップ層１４２ｃには、ＧａＮ系窒化物半導体、例えば、ＧａＮが用いられる。
【0045】
ＧａＮ系エピタキシャル層１４２のキャップ層１４２ｃ上に、トランジスタ２００Ａのゲート電極２１０が設けられる。例えば、キャップ層１４２ｃを貫通してバリア層１４２ｂと接続されるように、トランジスタ２００Ａのソース電極２２０及びドレイン電極２３０が設けられる。ゲート電極２１０は、ソース電極２２０とドレイン電極２３０との間に挟まれるように設けられる。ゲート電極２１０、ソース電極２２０及びドレイン電極２３０には、それぞれ所定の金属が用いられる。ゲート電極２１０は、ショットキー電極として機能するようにキャップ層１４２ｃ上に設けられ、ソース電極２２０及びドレイン電極２３０は、オーミック電極として機能するようにバリア層１４２ｂ上に設けられる。ゲート電極２１０には、ゲートパッド部２１６（図７（Ａ））が設けられる。ソース電極２２０及びドレイン電極２３０にはそれぞれ、ソース配線２２１及びドレイン配線２３１が接続される。ソース配線２２１及びドレイン配線２３１には、所定の金属が用いられる。
【0046】
半導体装置１００Ａの動作時には、ソース電極２２０とドレイン電極２３０との間に所定の電圧が供給され、ゲート電極２１０に所定のゲート電圧が供給される。ソース電極２２０とドレイン電極２３０との間のチャネル層１４２ａにキャリアの電子が輸送されるチャネルが形成され、半導体装置１００Ａのトランジスタ機能が実現される。
【0047】
半導体装置１００Ａでは、トランジスタ２００Ａが設けられるＧａＮ系エピタキシャル層１４２が、有機金属気相成長（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ、若しくはMetal Organic Vapor Phase Epitaxy；ＭＯＶＰＥ）法、又は分子線エピタキシー（Molecular Beam Epitaxy；ＭＢＥ）法等を用いて、ＧａＮ基板１４１の面１４１ｂに成長される。
【0048】
ここで、ＧａＮ系エピタキシャル層１４２の成長に関しては、ＧａＮ系エピタキシャル層１４２を、ＳｉＣ基板、Ｓｉ基板、サファイア基板等に成長する技術が知られている。このような技術に用いられるＳｉＣ基板等は、それに成長されるＧａＮ系エピタキシャル層１４２との間に比較的格子不整合が生じ易い。そのため、ＧａＮ系エピタキシャル層１４２内に、ＳｉＣ基板等との格子不整合に起因した結晶欠陥等が比較的生じ易い。このようにして生じる結晶欠陥等は、電子トラップとなり、電流コラプスを引き起こし、トランジスタ２００Ａの出力や電子輸送効率等の特性を低下させる場合がある。
【0049】
これに対し、上記半導体装置１００Ａでは、ＧａＮ系エピタキシャル層１４２が、ＧａＮ基板１４１に成長される。ＧａＮ基板１４１は、低転位でＧａＮ系エピタキシャル層１４２と格子整合し易い基板であり、ＧａＮ系エピタキシャル層１４２に結晶欠陥等が比較的生じ難いことから、電流コラプスを抑えることができる。このような点で、半導体層であるＧａＮ系エピタキシャル層１４２を成長させる下地基板として、ＧａＮ基板１４１を用いることは、トランジスタ２００Ａの特性を向上させるうえで有効となる。
【0050】
ところで、トランジスタ２００Ａは、ソースインダクタンスを低減する観点から、そのソース電極２２０を、半導体基板１４０（ＧａＮ系エピタキシャル層１４２及びＧａＮ基板１４１）を貫通するビア配線（「基板貫通ビア配線」とも言う）を介して、ＧＮＤ接続することが好ましい。基板貫通ビア配線によるＧＮＤ接続技術は、ＧａＮ系エピタキシャル層１４２の下地基板にＳｉＣ基板等を用いる形態で実現されており、上記半導体装置１００Ａのような、下地基板にＧａＮ基板１４１を用いる形態でも、適用されることが好ましい。
【0051】
半導体装置１００Ａでは、半導体基板１４０の、ＧａＮ基板１４１側の面１４０ａに、シード層１１０が設けられる。シード層１１０の、ＧａＮ基板１４１とは反対側の面１１０ａに、マスク層１２０が設けられる。半導体基板１４０の、ＧａＮ系エピタキシャル層１４２側の面１４０ｂに、エッチングストッパ層１３０が設けられる。そして、マスク層１２０及びシード層１１０を貫通し、更に半導体基板１４０をその面１４０ａから面１４０ｂまで貫通し、エッチングストッパ層１３０に達するように、ビアホール１５０が設けられる。
【0052】
ビアホール１５０の内面、即ち、マスク層１２０の開口部１２０ｃの内面、その開口部１２０ｃに連通するシード層１１０の開口部１１０ｃの内面、及びその開口部１１０ｃに連通する半導体基板１４０の開口部１４０ｃの内面に、ビア配線１６０が設けられる。ビア配線６０は、半導体基板１４０の面１４０ｂに設けられるエッチングストッパ層１３０と接続される。マスク層１２０の、シード層１１０とは反対側の面１２０ａには、ビアホール１５０の内面に設けられるビア配線１６０から連続するように、配線１７０が設けられる。ここで、ビア配線１６０及び配線１７０は、シード層１０４とその上に設けられた導体層１０５との積層構造を有し、その積層構造の、ビアホール１５０の内面に設けられる部位が、ビア配線１６０として機能し、マスク層１２０の面１２０ａに設けられる部位が、配線１７０として機能する。
【0053】
半導体装置１００Ａにおいて、半導体基板１４０の面１４０ａに設けられるシード層１１０には、Ａｕを含有する層、例えば、Ａｕ層又はＡｕを主体とする層が用いられる。シード層１１０の面１１０ａに設けられるマスク層１２０には、Ｎｉを含有する層、例えば、Ｎｉ層又はＮｉを主体とする層が用いられる。また、半導体基板１４０の面１４０ｂに設けられるエッチングストッパ層１３０には、金属層、例えば、Ｎｉを含有する層が用いられる。ビア配線１６０及び配線１７０には、金属材料、例えば、Ａｕを含有する材料が用いられる。例えば、ビア配線１６０及び配線１７０のシード層１０４に、Ｔｉ（チタン）及びＡｕの積層体（Ｔｉ／Ａｕ積層体）が用いられ、導体層１０５に、Ａｕ層が用いられる。
【0054】
半導体装置１００Ａにおいて、マスク層１２０は、半導体基板１４０の開口部１４０ｃをエッチングにより形成する際のマスクとしての機能を有する。シード層１１０は、マスク層１２０を半導体基板１４０の面１４０ａ側に形成する際の下地層としての機能を有する。例えば、厚さが１００μｍ程度の半導体基板１４０のエッチングには、そのエッチングによる層厚の減少を考慮し、少なくとも数μｍ程度といった比較的厚いマスクが用いられる。そのため、Ｎｉを含有するマスク層１２０の形成には、蒸着やスパッタ法等よりも厚い層の形成が容易であって、よりストレスの低い層の形成が可能な電気めっき法が用いられる。シード層１１０は、このように電気めっき法でマスク層１２０を形成する際のシード層である。
【0055】
半導体装置１００Ａにおいて、エッチングストッパ層１３０は、ソース配線２２１によってトランジスタ２００Ａのソース電極２２０と接続される。配線１７０は、例えば、ＧＮＤ電位に設定される。トランジスタ２００Ａのソース電極２２０は、それとソース配線２２１を介して接続されるエッチングストッパ層１３０、更にそれと接続されるビア配線１６０及び配線１７０を通じて、ＧＮＤ接続される。ビア配線１６０を介してトランジスタ２００Ａのソース電極２２０をＧＮＤ接続することにより、ソースインダクタンスが低減され、トランジスタ２００Ａの特性が高められる。
【0056】
半導体装置１００Ａでは、マスク層１２０の下地層であるシード層１１０に、Ａｕを含有する層が用いられる。これにより、Ｎｉを含有するマスク層１２０をマスクとして、ＧａＮ基板１４１及びＧａＮ系エピタキシャル層１４２を含む半導体基板１４０を、Ｃｌ系ガスを用いてエッチングする際、シード層１１０にサイドエッチングが生じることが抑えられる。Ａｕを含有する層であるシード層１１０は、Ｃｌ系ガスに対するエッチング耐性が比較的高いためである。シード層１１０にサイドエッチングが生じることが抑えられることで、ビアホール１５０の内面におけるシード層１１０の部位に段差が生じることが抑えられ、ビアホール１５０の内面に設けられるビア配線１６０の断線が抑えられる。
【0057】
ビア配線１６０の断線が抑えられることで、トランジスタ２００Ａのソース電極２２０が、ソース配線２２１、エッチングストッパ層１３０及びビア配線１６０を通じて、ＧＮＤ電位とされる配線１７０と接続され、ＧＮＤ接続される。これにより、基板貫通ビア配線によってＧＮＤ接続が行われ、ソースインダクタンスが低く、優れた特性を示すトランジスタ２００Ａを備えた、高性能の半導体装置１００Ａが実現される。
【0058】
次に、上記のような構成を有する半導体装置１００Ａの形成方法について説明する。
図８～図１２は第２の実施の形態に係る半導体装置の形成方法の一例について説明する図である。図８（Ａ）、図８（Ｂ）、図９（Ａ）、図９（Ｂ）、図１０（Ａ）、図１０（Ｂ）、図１１（Ａ）、図１１（Ｂ）、図１２（Ａ）及び図１２（Ｂ）にはそれぞれ、第２の実施の形態に係る半導体装置形成の各工程の一例の要部断面図を模式的に示している。
図８～図１２は第２の実施の形態に係る半導体装置の形成方法の一例について説明する図である。図８（Ａ）、図８（Ｂ）、図９（Ａ）、図９（Ｂ）、図１０（Ａ）、図１０（Ｂ）、図１１（Ａ）、図１１（Ｂ）、図１２（Ａ）及び図１２（Ｂ）にはそれぞれ、第２の実施の形態に係る半導体装置形成の各工程の一例の要部断面図を模式的に示している。
【0059】
まず、図８（Ａ）に示すような構造体１０１Ａが準備される。構造体１０１Ａは、上記のようなビアホール１５０、ビア配線１６０及び配線１７０が形成される前の、半導体装置１００Ａの基本構造の一例である。
【0060】
構造体１０１Ａは、例えば、厚さ３５０μｍの半絶縁性のＧａＮ基板１４１の面１４１ｂに、ＧａＮ系エピタキシャル層１４２として、ＧａＮのチャネル層１４２ａ、ＡｌＧａＮのバリア層１４２ｂ、及びＧａＮのキャップ層１４２ｃが、例えば、ＭＯＶＰＥ法を用いて、順に成長された構造を有する。ここで、ＧａＮ基板１４１とチャネル層１４２ａとの間には、Ｆｅ（鉄）をドーピングしたＧａＮ層が挿入されてもよい。
【0061】
ＭＯＶＰＥ法を用いた各層の成長において、ＧａＮの成長には、Ｇａ源であるトリメチルガリウム（Tri-Methyl-Gallium；ＴＭＧａ）とＮＨ３（アンモニア）との混合ガスが用いられる。ＡｌＧａＮの成長には、Ａｌ源であるトリメチルアルミニウム（Tri-Methyl-Aluminum；ＴＭＡｌ）とＴＭＧａとＮＨ３との混合ガスが用いられる。成長する窒化物半導体に応じて、ＴＭＧａ、ＴＭＡｌの供給と停止（切り替え）、供給時の流量（他原料との混合比）が適宜設定される。成長する窒化物半導体に応じて、成長圧力、成長温度が適宜設定される。
【0062】
ＧａＮ系エピタキシャル層１４２の成長後、Ａｒ等のイオン注入により、不活性領域（素子間分離領域）２０１が形成される。そして、キャップ層１４２ｃを貫通してバリア層１４２ｂに達するリセスの形成後、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、ソース電極２２０及びドレイン電極２３０が形成される。更に、同様にフォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、ゲート電極２１０の形成が行われる。半導体基板１４０の面１４０ｂには、プラズマＣＶＤ（Chemical Vapor Deposition）法等を用いて、ＳｉＮ（窒化シリコン）のパッシベーション膜１９０が形成される。
【0063】
続いて、エッチングストッパ層１３０を形成する領域を加工するためのレジストのパターンが形成され、ＳＦ６及びＣＨＦ３の混合ガスを用いて、パッシベーション膜１９０がドライエッチングされる。レジストの除去後、エッチングストッパ層１３０となるＮｉを電気めっきするために、例えば、スパッタ法を用いて、Ｔｉ／Ａｕ積層体がシード層として形成される。そして、そのシード層上に、エッチングストッパ層１３０を形成する領域に開口部を有するレジストのパターンが形成され、シード層を給電層としてＮｉの電気めっき層が形成される。レジストが除去され、その除去後に露出するシード層が、例えば、イオンミリングで除去され、Ｔｉ／Ａｕ積層体のシード層とＮｉの電気めっき層との積層構造を有するエッチングストッパ層１３０が形成される。尚、ここでは便宜上、エッチングストッパ層１３０を模式的に単層で図示している。
【0064】
続いて、例えば、スパッタ法を用いて、Ｔｉ、Ｐｔ（白金）及びＡｕの積層体（Ｔｉ／Ｐｔ／Ａｕ積層体）がシード層として形成され、その上に、ソース配線２２１及びドレイン配線２３１を形成する領域に開口部を有するレジストのパターンが形成される。そのシード層を給電層としてＡｕの電気めっき層が形成される。レジストが除去され、その除去後に露出するシード層が、例えば、イオンミリングで除去され、Ｔｉ／Ｐｔ／Ａｕ積層体のシード層とＡｕの電気めっき層との積層構造を有するソース配線２２１及びドレイン配線２３１が形成される。ソース配線２２１は、エッチングストッパ層１３０と接続されるように形成される。尚、ここでは便宜上、ソース配線２２１及びドレイン配線２３１をいずれも模式的に単層で図示している。
【0065】
このような工程により、半導体装置１００Ａの基本構造であって、トランジスタ２００Ａを含む、図８（Ａ）に示すような構造体１０１Ａが得られる。
得られた構造体１０１Ａは、図８（Ｂ）に示すように、そのトランジスタ２００Ａの形成面側に熱可塑性接着剤３１０が塗布され、サポート板３００と貼り合わせられる。そして、トランジスタ２００Ａの形成面側とは反対のＧａＮ基板１４１の面側が、研削、研磨される。これにより、ＧａＮ基板１４１が、厚さ１００μｍ程度まで薄化される。
得られた構造体１０１Ａは、図８（Ｂ）に示すように、そのトランジスタ２００Ａの形成面側に熱可塑性接着剤３１０が塗布され、サポート板３００と貼り合わせられる。そして、トランジスタ２００Ａの形成面側とは反対のＧａＮ基板１４１の面側が、研削、研磨される。これにより、ＧａＮ基板１４１が、厚さ１００μｍ程度まで薄化される。
【0066】
次いで、図９（Ａ）に示すように、薄化されたＧａＮ基板１４１の面、即ち、半導体基板１４０の面１４０ａに、例えば、スパッタ法を用いて、Ｔｉ／Ａｕ積層体のシード層１１０が形成される。ここで、シード層１１０は、Ａｕを主体として含有する層である。例えば、厚さ１０ｎｍ～３０ｎｍ程度のＴｉ層と、厚さ２００ｎｍ～４００ｎｍ程度のＡｕ層との積層体のシード層１１０が形成される。シード層１１０の形成後、図９（Ｂ）に示すように、形成されたシード層１１０の面１１０ａに、ビアホール１５０を形成する領域に対応する部位を覆うように、レジスト３２０が形成される。形成されるレジスト３２０の直径（形成するビアホール１５０の直径に相当）は、例えば、８０μｍとされる。
【0067】
レジスト３２０の形成後、図１０（Ａ）に示すように、シード層１１０を給電層として、マスク層１２０となるＮｉの電気めっき層が形成される。そして、図１０（Ｂ）に示すように、レジストが除去され、その除去後に露出するシード層１１０が、例えば、イオンミリングで除去される。これにより、開口部１１０ｃを有しＡｕを主体として含有するシード層１１０を下地層とし、その上に、その開口部１１０ｃに連通する開口部１２０ｃを有するＮｉの電気めっき層がマスク層１２０として形成された構造が得られる。
【0068】
次いで、図１１（Ａ）に示すように、マスク層１２０をマスクとして、マスク層１２０側から半導体基板１４０のＧａＮ基板１４１及びＧａＮ系エピタキシャル層１４２がエッチングされる。エッチングは、ＩＣＰエッチングにより、ガス比が１０％のＣｌ２及びＢＣｌ３の混合ガス、即ち、Ｃｌ系ガスを用いて、圧力が２Ｐａ、上部電極パワーが２ｋＷ、下部電極パワーが０．２５ｋＷの条件で、行われる。この時のＧａＮのエッチングレートは、例えば、１．５μｍ／ｍｉｎである。マスク層１２０をマスクとして、このような条件を用いてＧａＮ基板１４１、更にＧａＮ系エピタキシャル層１４２がエッチングされ、マスク層１２０の開口部１２０ｃ及びシード層１１０の開口部１１０ｃと連通する、半導体基板１４０の開口部１４０ｃが形成される。これにより、マスク層１２０及びシード層１１０を貫通し、更に半導体基板１４０をその面１４０ａから面１４０ｂまで貫通し、エッチングストッパ層１３０に達する、ビアホール１５０が形成される。ビアホール１５０の形成後は、残存するＣｌによるエロージョンを抑えるため、純水による流水洗浄が行われる。
【0069】
このように、半導体基板１４０のＧａＮ基板１４１及びＧａＮ系エピタキシャル層１４２のエッチングには、Ｃｌ系ガスが用いられる。Ｃｌ系ガスを用いたエッチングの際、シード層１１０にＣｕを主体として含有する層が用いられていると、サイドエッチングが生じる。これに対し、この形成方法の例では、シード層１１０として、Ｃｌ系ガスに対するエッチング耐性が比較的高い、Ａｕを主体として含有する層が設けられる。これにより、Ｃｌ系ガスを用いた半導体基板１４０のエッチング、それによるビアホール１５０の形成時に、シード層１１０にサイドエッチングが生じることが抑えられる。
【0070】
ビアホール１５０の形成後、図１１（Ｂ）に示すように、形成されたビアホール１５０の内面、即ち、マスク層１２０の開口部１２０ｃの内面、シード層１１０の開口部１１０ｃの内面、及び半導体基板１４０の開口部１４０ｃの内面に、シード層１０４が形成される。例えば、スパッタ法を用いて、逆スパッタの実施後、Ｔｉ／Ａｕ積層体のシード層１０４が形成される。そして、シード層１０４の形成後、図１２（Ａ）に示すように、シード層１０４を給電層としてＡｕの電気めっき層が形成され、導体層１０５が形成される。これにより、ビアホール１５０の内面にビア配線１６０が形成され、マスク層１２０の面１２０ａに、ビアホール１５０の内面のビア配線１６０から連続する配線１７０が形成された構造が得られる。
【0071】
前述のように、この形成方法の例では、シード層１１０として、Ａｕを主体として含有する層が設けられ、Ｃｌ系ガスを用いたエッチングにおいても、シード層１１０にサイドエッチングが生じることが抑えられる。そのため、図１１（Ｂ）に示すようなシード層１０４の形成時に、そのシード層１０４が、ビアホール１５０内のシード層１１０の部位を、他の部位と連続して覆い、当該部位でシード層１０４の形成が妨げられることが抑えられる。シード層１０４の形成が妨げられることが抑えられるため、図１２（Ａ）に示すような導体層１０５の電気めっき法を用いた形成時に、導体層１０５が、ビアホール１５０内のシード層１１０の部位を覆うシード層１０４上に、他の部位と連続して形成される。これにより、ビアホール１５０の内面に、ビアホール１５０内のシード層１１０のサイドエッチングに起因する断線が抑えられたビア配線１６０が形成される。
【0072】
ビア配線１６０及び配線１７０の形成後は、サポート板３００が剥離され、熱可塑性接着剤３１０が除去される。これにより、図１２（Ｂ）に示すような基板貫通ビア配線を備えた半導体装置１００Ａが得られる。
【0073】
この形成方法の例によって得られる半導体装置１００Ａによれば、Ｃｌ系ガスを用いた半導体基板１４０のエッチング時におけるビアホール１５０内のシード層１１０のサイドエッチングが抑えられ、エッチング後に形成されるビア配線１６０の断線が抑えられる。これにより、トランジスタ２００Ａのソース電極２２０が、ソース配線２２１、エッチングストッパ層１３０及びビア配線１６０を通じて、ＧＮＤ電位とされる配線１７０と接続され、ＧＮＤ接続される。基板貫通ビア配線によってＧＮＤ接続が行われ、ソースインダクタンスが低く、優れた特性を示すトランジスタ２００Ａを備えた、高性能の半導体装置１００Ａが実現される。
【0074】
［第３の実施の形態］
図１３は第３の実施の形態に係る半導体装置の一例について説明する図である。図１３（Ａ）には第３の実施の形態に係る半導体装置の一例のトランジスタ形成面側から見た要部平面図を模式的に示している。図１３（Ｂ）には第３の実施の形態に係る半導体装置の一例のトランジスタ形成面側とは反対の面側から見た要部平面図を模式的に示している。
図１３は第３の実施の形態に係る半導体装置の一例について説明する図である。図１３（Ａ）には第３の実施の形態に係る半導体装置の一例のトランジスタ形成面側から見た要部平面図を模式的に示している。図１３（Ｂ）には第３の実施の形態に係る半導体装置の一例のトランジスタ形成面側とは反対の面側から見た要部平面図を模式的に示している。
【0075】
図１３（Ａ）及び図１３（Ｂ）に示す半導体装置１００Ｂは、マルチフィンガーの電極構造を有するトランジスタ２００Ｂを備える。
半導体装置１００Ｂは、例えば、図１３（Ａ）に示すように、平面櫛歯状のゲート電極２１０、ソース電極２２０及びドレイン電極２３０を備える。例えば、ソース電極２２０の複数本（一例として４本）のソースフィンガー部２２５の、隣接するもの同士の間にそれぞれ、ドレイン電極２３０の複数本（一例として３本）のドレインフィンガー部２３５のうちの１本が位置する。一対のソースフィンガー部２２５とドレインフィンガー部２３５との間にそれぞれ、ゲート電極２１０の複数本（一例として６本）のゲートフィンガー部２１５のうちの１本が位置する。ゲートフィンガー部２１５、ソースフィンガー部２２５及びドレインフィンガー部２３５は、活性領域２０２内に位置するように、設けられる。複数本のゲートフィンガー部２１５は、ゲート電極２１０が備える共通のゲートパッド部２１６と接続される。複数本のソースフィンガー部２２５は、ソース電極２２０が備える共通のソースパッド部２２６と接続され、複数本のドレインフィンガー部２３５は、ドレイン電極２３０が備える共通のドレインパッド部２３６と接続される。
半導体装置１００Ｂは、例えば、図１３（Ａ）に示すように、平面櫛歯状のゲート電極２１０、ソース電極２２０及びドレイン電極２３０を備える。例えば、ソース電極２２０の複数本（一例として４本）のソースフィンガー部２２５の、隣接するもの同士の間にそれぞれ、ドレイン電極２３０の複数本（一例として３本）のドレインフィンガー部２３５のうちの１本が位置する。一対のソースフィンガー部２２５とドレインフィンガー部２３５との間にそれぞれ、ゲート電極２１０の複数本（一例として６本）のゲートフィンガー部２１５のうちの１本が位置する。ゲートフィンガー部２１５、ソースフィンガー部２２５及びドレインフィンガー部２３５は、活性領域２０２内に位置するように、設けられる。複数本のゲートフィンガー部２１５は、ゲート電極２１０が備える共通のゲートパッド部２１６と接続される。複数本のソースフィンガー部２２５は、ソース電極２２０が備える共通のソースパッド部２２６と接続され、複数本のドレインフィンガー部２３５は、ドレイン電極２３０が備える共通のドレインパッド部２３６と接続される。
【0076】
尚、図１３（Ａ）は、半導体装置１００Ｂにおけるトランジスタ２００Ｂのゲート電極２１０、ソース電極２２０及びドレイン電極２３０の平面レイアウト、ビアホール１５０の平面レイアウトを模式的に示したものである。
【0077】
トランジスタ２００Ｂにおける１本のゲートフィンガー部２１５とそれを挟む一対のソースフィンガー部２２５及びドレインフィンガー部２３５とがそれぞれ、上記第２の実施の形態で述べたトランジスタ２００Ａにおけるゲート電極２１０とソース電極２２０及びドレイン電極２３０とに相当する機能を持つ。１本のゲートフィンガー部２１５とそれを挟む一対のソースフィンガー部２２５及びドレインフィンガー部２３５とが設けられる各領域がそれぞれ、上記第２の実施の形態で述べた１つのトランジスタ２００Ａに相当する機能を持つ。
【0078】
マルチフィンガーの電極構造を有する半導体装置１００Ｂでは、例えば、図１３（Ａ）に示すように、複数本のソースフィンガー部２２５が接続されるソースパッド部２２６に対応する位置に、ビアホール１５０及びその内面のビア配線１６０が設けられる。半導体装置１００Ｂの、トランジスタ２００Ｂの形成面側とは反対の面側には、上記第２の実施の形態と同様、図１３（Ｂ）に示すように、ビアホール１５０の内面のビア配線１６０から連続する配線１７０が設けられる。
【0079】
尚、図１３（Ｂ）は、半導体装置１００Ｂにおけるビアホール１５０、ビア配線１６０及び配線１７０の平面レイアウトを模式的に示したものである。
このように、マルチフィンガーの電極構造を有する半導体装置１００Ｂの場合には、ビアホール１５０及びその内面のビア配線１６０を、ソースパッド部２２６に対応する位置に設けることができる。このような半導体装置１００Ｂの場合にも、ビアホール１５０及びその内面のビア配線１６０の形成に関し、上記第２の実施の形態で述べたのと同様の形成方法を採用することができる。
このように、マルチフィンガーの電極構造を有する半導体装置１００Ｂの場合には、ビアホール１５０及びその内面のビア配線１６０を、ソースパッド部２２６に対応する位置に設けることができる。このような半導体装置１００Ｂの場合にも、ビアホール１５０及びその内面のビア配線１６０の形成に関し、上記第２の実施の形態で述べたのと同様の形成方法を採用することができる。
【0080】
具体的には、ソースパッド部２２６の直下にエッチングストッパ層１３０を設け、これに対応する位置に、マスク層１２０及びシード層１１０並びに半導体基板１４０を貫通してエッチングストッパ層１３０に達するビアホール１５０を形成する。そして、そのビアホール１５０の内面にビア配線１６０を形成する。シード層１１０にＡｕを含有する層を用いることで、Ｃｌ系ガスを用いた半導体基板１４０のエッチング時のサイドエッチングが抑えられ、それにより、ビアホール１５０の内面に形成されるビア配線１６０の断線が抑えられる。トランジスタ２００Ｂのソースパッド部２２６が、その直下のエッチングストッパ層１３０、及び断線が抑えられたビア配線１６０を通じて、ＧＮＤ電位とされる配線１７０と接続され、ＧＮＤ接続される。これにより、ソースインダクタンスが低く、優れた特性を示すトランジスタ２００Ｂを備えた、高性能の半導体装置１００Ｂが実現される。
【0081】
［第４の実施の形態］
図１４及び図１５は第４の実施の形態に係る半導体装置の一例について説明する図である。図１４には第４の実施の形態に係る半導体装置の一例の要部断面図を模式的に示している。図１５（Ａ）には第４の実施の形態に係る半導体装置の一例のトランジスタ形成面側から見た要部平面図を模式的に示している。図１５（Ｂ）には第４の実施の形態に係る半導体装置の一例のトランジスタ形成面側とは反対の面側から見た要部平面図を模式的に示している。
図１４及び図１５は第４の実施の形態に係る半導体装置の一例について説明する図である。図１４には第４の実施の形態に係る半導体装置の一例の要部断面図を模式的に示している。図１５（Ａ）には第４の実施の形態に係る半導体装置の一例のトランジスタ形成面側から見た要部平面図を模式的に示している。図１５（Ｂ）には第４の実施の形態に係る半導体装置の一例のトランジスタ形成面側とは反対の面側から見た要部平面図を模式的に示している。
【0082】
図１４並びに図１５（Ａ）及び図１５（Ｂ）に示す半導体装置１００Ｃは、マルチフィンガーの電極構造を有するトランジスタ２００Ｃを備える。
尚、図１５（Ａ）は、半導体装置１００Ｃにおけるトランジスタ２００Ｃのゲート電極２１０、ソース電極２２０及びドレイン電極２３０の平面レイアウト、並びにビアホール１５０の平面レイアウトを模式的に示したものである。図１５（Ｂ）は、半導体装置１００Ｃにおけるビアホール１５０、ビア配線１６０及び配線１７０の平面レイアウトを模式的に示したものである。図１４は、図１５（Ａ）のXIV－XIV線に沿った位置に対応する断面を模式的に示したものである。
尚、図１５（Ａ）は、半導体装置１００Ｃにおけるトランジスタ２００Ｃのゲート電極２１０、ソース電極２２０及びドレイン電極２３０の平面レイアウト、並びにビアホール１５０の平面レイアウトを模式的に示したものである。図１５（Ｂ）は、半導体装置１００Ｃにおけるビアホール１５０、ビア配線１６０及び配線１７０の平面レイアウトを模式的に示したものである。図１４は、図１５（Ａ）のXIV－XIV線に沿った位置に対応する断面を模式的に示したものである。
【0083】
半導体装置１００Ｃは、図１４に示すように、ソース電極２２０内（図１５（Ａ）に示す各ソースフィンガー部２２５内）にエッチングストッパ層１３０が設けられた構成を有する。ソース電極２２０は、半導体基板１４０のＧａＮ系エピタキシャル層１４２におけるキャップ層１４２ｃを貫通し、バリア層１４２ｂに達するように設けられる。バリア層１４２ｂ上にエッチングストッパ層１３０が設けられ、そのエッチングストッパ層１３０を覆うようにソース電極２２０（ソースフィンガー部２２５）が設けられ、そのソース電極２２０上にソース配線２２１が設けられる。マスク層１２０及びシード層１１０並びに半導体基板１４０（ＧａＮ基板１４１並びにＧａＮ系エピタキシャル層１４２のチャネル層１４２ａ及びバリア層１４２ｂ）を貫通し、エッチングストッパ層１３０に達するように、ビアホール１５０が設けられる。そのビアホール１５０の内面に、ビア配線１６０が設けられる。
【0084】
図１５（Ａ）に示すような複数本のソースフィンガー部２２５の各々に対し、図１４のソース電極２２０について述べたのと同様の構成が採用される。ビアホール１５０及びビア配線１６０は、ＧＮＤ電位とされる配線１７０との接続面積の増大、接続箇所の分布の均一化のため、１本のソースフィンガー部２２５につき複数箇所（図１５（Ａ）及び図１５（Ｂ）の例では１本につき２箇所）、設けられてもよい。
【0085】
半導体装置１００Ｃは、このような構成を有する点で、上記第２の実施の形態で述べた半導体装置１００Ａと相違する。
半導体装置１００Ｃでは、マスク層１２０の下地層であるシード層１１０に、Ａｕを含有する層が用いられる。これにより、Ｎｉを含有するマスク層１２０をマスクとして、ＧａＮ基板１４１及びＧａＮ系エピタキシャル層１４２を含む半導体基板１４０を、Ｃｌ系ガスを用いてエッチングする際、シード層１１０にサイドエッチングが生じることが抑えられる。シード層１１０にサイドエッチングが生じることが抑えられることで、ビアホール１５０の内面に形成されるビア配線１６０の断線が抑えられる。トランジスタ２００Ｃのソースフィンガー部２２５は、その内部に設けられるエッチングストッパ層１３０、及び断線が抑えられたビア配線１６０を通じて、ＧＮＤ電位とされる配線１７０と接続され、ＧＮＤ接続される。これにより、ソースインダクタンスが低く、優れた特性を示すトランジスタ２００Ｃを備えた、高性能の半導体装置１００Ｃが実現される。
半導体装置１００Ｃでは、マスク層１２０の下地層であるシード層１１０に、Ａｕを含有する層が用いられる。これにより、Ｎｉを含有するマスク層１２０をマスクとして、ＧａＮ基板１４１及びＧａＮ系エピタキシャル層１４２を含む半導体基板１４０を、Ｃｌ系ガスを用いてエッチングする際、シード層１１０にサイドエッチングが生じることが抑えられる。シード層１１０にサイドエッチングが生じることが抑えられることで、ビアホール１５０の内面に形成されるビア配線１６０の断線が抑えられる。トランジスタ２００Ｃのソースフィンガー部２２５は、その内部に設けられるエッチングストッパ層１３０、及び断線が抑えられたビア配線１６０を通じて、ＧＮＤ電位とされる配線１７０と接続され、ＧＮＤ接続される。これにより、ソースインダクタンスが低く、優れた特性を示すトランジスタ２００Ｃを備えた、高性能の半導体装置１００Ｃが実現される。
【0086】
【0087】
図１６に示す半導体装置１００Ｄは、半導体基板１４０におけるＧａＮ基板１４１上のＧａＮ系エピタキシャル層１４２がメサ形状とされ、そのメサ形状のＧａＮ系エピタキシャル層１４２にトランジスタ２００Ｄが設けられた構成を有する。メサ形状のＧａＮ系エピタキシャル層１４２が、トランジスタ２００Ｄが設けられる活性領域２０２として機能する。
【0088】
半導体装置１００Ｄでは、メサ形状のＧａＮ系エピタキシャル層１４２の外側の、ＧａＮ系エピタキシャル層１４２が設けられない領域のＧａＮ基板１４１上、即ち、その面１４１ｂに、エッチングストッパ層１３０が設けられる。メサ形状のＧａＮ系エピタキシャル層１４２に設けられたソース電極２２０と、ＧａＮ系エピタキシャル層１４２の外側のＧａＮ基板１４１上に設けられたエッチングストッパ層１３０とが、ソース配線２２１によって接続される。そして、マスク層１２０及びシード層１１０を貫通し、ＧａＮ基板１４１を面１４０ａから面１４１ｂまで貫通し、エッチングストッパ層１３０に達するように、ビアホール１５０が設けられる。そのビアホール１５０の内面に、ビア配線１６０が設けられ、マスク層１２０の面１２０ａに、ビア配線１６０から連続する配線１７０が設けられる。
【0089】
半導体装置１００Ｄは、このような構成を有する点で、上記第２の実施の形態で述べた半導体装置１００Ａと相違する。
半導体装置１００Ｄでは、マスク層１２０の下地層であるシード層１１０に、Ａｕを含有する層が用いられる。これにより、Ｎｉを含有するマスク層１２０をマスクとして、半導体基板１４０に含まれるＧａＮ基板１４１を、Ｃｌ系ガスを用いてエッチングする際、シード層１１０にサイドエッチングが生じることが抑えられる。シード層１１０にサイドエッチングが生じることが抑えられることで、ビアホール１５０の内面に設けられるビア配線１６０の断線が抑えられる。トランジスタ２００Ｄのソース電極２２０は、ソース配線２２１、エッチングストッパ層１３０及びビア配線１６０を通じて、ＧＮＤ電位とされる配線１７０と接続され、ＧＮＤ接続される。これにより、ソースインダクタンスが低く、優れた特性を示すトランジスタ２００Ｄを備えた、高性能の半導体装置１００Ｄが実現される。
半導体装置１００Ｄでは、マスク層１２０の下地層であるシード層１１０に、Ａｕを含有する層が用いられる。これにより、Ｎｉを含有するマスク層１２０をマスクとして、半導体基板１４０に含まれるＧａＮ基板１４１を、Ｃｌ系ガスを用いてエッチングする際、シード層１１０にサイドエッチングが生じることが抑えられる。シード層１１０にサイドエッチングが生じることが抑えられることで、ビアホール１５０の内面に設けられるビア配線１６０の断線が抑えられる。トランジスタ２００Ｄのソース電極２２０は、ソース配線２２１、エッチングストッパ層１３０及びビア配線１６０を通じて、ＧＮＤ電位とされる配線１７０と接続され、ＧＮＤ接続される。これにより、ソースインダクタンスが低く、優れた特性を示すトランジスタ２００Ｄを備えた、高性能の半導体装置１００Ｄが実現される。
【0090】
次に、上記のような構成を有する半導体装置１００Ｄの形成方法について説明する。
図１７～図２１は第５の実施の形態に係る半導体装置の形成方法の一例について説明する図である。図１７（Ａ）、図１７（Ｂ）、図１８（Ａ）、図１８（Ｂ）、図１９（Ａ）、図１９（Ｂ）、図２０（Ａ）、図２０（Ｂ）、図２１（Ａ）及び図２１（Ｂ）にはそれぞれ、第５の実施の形態に係る半導体装置形成の各工程の一例の要部断面図を模式的に示している。
図１７～図２１は第５の実施の形態に係る半導体装置の形成方法の一例について説明する図である。図１７（Ａ）、図１７（Ｂ）、図１８（Ａ）、図１８（Ｂ）、図１９（Ａ）、図１９（Ｂ）、図２０（Ａ）、図２０（Ｂ）、図２１（Ａ）及び図２１（Ｂ）にはそれぞれ、第５の実施の形態に係る半導体装置形成の各工程の一例の要部断面図を模式的に示している。
【0091】
まず、図１７（Ａ）に示すような構造体１０１Ｄが準備される。構造体１０１Ｄは、上記のようなビアホール１５０、ビア配線１６０及び配線１７０が形成される前の、半導体装置１００Ｄの基本構造の一例である。
【0092】
構造体１０１Ｄは、例えば、厚さ３５０μｍの半絶縁性のＧａＮ基板１４１の面１４１ｂに、ＧａＮ系エピタキシャル層１４２として、ＧａＮのチャネル層１４２ａ、ＡｌＧａＮのバリア層１４２ｂ、及びＧａＮのキャップ層１４２ｃが、例えば、ＭＯＶＰＥ法を用いて、順に成長された構造を有する。ここで、ＧａＮ基板１４１とチャネル層１４２ａとの間には、ＦｅをドーピングしたＧａＮ層が挿入されてもよい。
【0093】
ＭＯＶＰＥ法を用いた各層の成長において、ＧａＮの成長には、ＴＭＧａとＮＨ３との混合ガスが用いられる。ＡｌＧａＮの成長には、ＴＭＡｌとＴＭＧａとＮＨ３との混合ガスが用いられる。成長する窒化物半導体に応じて、ＴＭＧａ、ＴＭＡｌの供給と停止（切り替え）、供給時の流量（他原料との混合比）が適宜設定される。成長する窒化物半導体に応じて、成長圧力、成長温度が適宜設定される。
【0094】
構造体１０１Ｄの形成では、まず、ＧａＮ基板１４１に成長されたＧａＮ系エピタキシャル層１４２の、メサ形状の活性領域２０２として残す部分に、レジストのパターンが形成される。そして、ドライエッチング又は光電気化学（Photo Electro Chemical；ＰＥＣ）エッチング等の手法を用いて、ＧａＮ系エピタキシャル層１４２が、例えば、ＧａＮ基板１４１の面１４１ｂまでエッチングされる。エッチング後、レジストが除去される。これにより、ＧａＮ基板１４１と、その面１４１ｂの一部にメサ形状で形成されたＧａＮ系エピタキシャル層１４２とを含む、半導体基板１４０が形成される。この形成方法の例では、ＧａＮ系エピタキシャル層１４２がエッチングによりメサ形状とされることで素子間分離が実現されるため、Ａｒ等のイオン注入による素子間分離工程は省略することができる。尚、ＧａＮ系エピタキシャル層１４２のエッチングの際、チャネル層１４２ａは、２ＤＥＧが生成されない程度までであれば、ＧａＮ基板１４１の面１４１ｂに残されても構わない。
【0095】
ＧａＮ系エピタキシャル層１４２のエッチング後、キャップ層１４２ｃを貫通してバリア層１４２ｂに達するリセスが形成され、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、ソース電極２２０及びドレイン電極２３０が形成される。更に、同様にフォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、ゲート電極２１０の形成が行われる。半導体基板１４０上（メサ形状のＧａＮ系エピタキシャル層１４２上及びＧａＮ基板１４１上）には、プラズマＣＶＤ法等を用いて、ＳｉＮのパッシベーション膜１９０が形成される。
【0096】
続いて、エッチングストッパ層１３０を形成する領域を加工するためのレジストのパターンが形成され、ＳＦ６及びＣＨＦ３の混合ガスを用いて、パッシベーション膜１９０がドライエッチングされる。レジストの除去後、エッチングストッパ層１３０となるＮｉを電気めっきするために、例えば、スパッタ法を用いて、Ｔｉ／Ａｕ積層体がシード層として形成される。そして、そのシード層上に、エッチングストッパ層１３０を形成する領域に開口部を有するレジストのパターンが形成され、シード層を給電層としてＮｉの電気めっき層が形成される。レジストが除去され、その除去後に露出するシード層が、例えば、イオンミリングで除去され、Ｔｉ／Ａｕ積層体のシード層とＮｉの電気めっき層との積層構造を有するエッチングストッパ層１３０が形成される。尚、ここでは便宜上、エッチングストッパ層１３０を模式的に単層で図示している。
【0097】
続いて、例えば、スパッタ法を用いて、Ｔｉ／Ｐｔ／Ａｕ積層体がシード層として形成され、その上に、ソース配線２２１及びドレイン配線２３１を形成する領域に開口部を有するレジストのパターンが形成される。そのシード層を給電層としてＡｕの電気めっき層が形成される。レジストが除去され、その除去後に露出するシード層が、例えば、イオンミリングで除去され、Ｔｉ／Ｐｔ／Ａｕ積層体のシード層とＡｕの電気めっき層との積層構造を有するソース配線２２１及びドレイン配線２３１が形成される。ソース配線２２１は、エッチングストッパ層１３０と接続されるように形成される。尚、ここでは便宜上、ソース配線２２１及びドレイン配線２３１をいずれも模式的に単層で図示している。
【0098】
このような工程により、半導体装置１００Ｄの基本構造であって、トランジスタ２００Ｄを含む、図１７（Ａ）に示すような構造体１０１Ｄが得られる。
得られた構造体１０１Ｄは、図１７（Ｂ）に示すように、そのトランジスタ２００Ｄの形成面側に熱可塑性接着剤３１０が塗布され、サポート板３００と貼り合わせられる。そして、そのトランジスタ２００Ｄの形成面側とは反対のＧａＮ基板１４１の面側が、研削、研磨される。これにより、ＧａＮ基板１４１が、厚さ１００μｍ程度まで薄化される。
得られた構造体１０１Ｄは、図１７（Ｂ）に示すように、そのトランジスタ２００Ｄの形成面側に熱可塑性接着剤３１０が塗布され、サポート板３００と貼り合わせられる。そして、そのトランジスタ２００Ｄの形成面側とは反対のＧａＮ基板１４１の面側が、研削、研磨される。これにより、ＧａＮ基板１４１が、厚さ１００μｍ程度まで薄化される。
【0099】
次いで、図１８（Ａ）に示すように、薄化されたＧａＮ基板１４１の面、即ち、半導体基板１４０の面１４０ａに、例えば、スパッタ法を用いて、Ｔｉ／Ａｕ積層体のシード層１１０が形成される。ここで、シード層１１０は、Ａｕを主体として含有する層である。例えば、厚さ１０ｎｍ～３０ｎｍ程度のＴｉ層と、厚さ２００ｎｍ～４００ｎｍ程度のＡｕ層との積層体のシード層１１０が形成される。シード層１１０の形成後、図１８（Ｂ）に示すように、形成されたシード層１１０の面１１０ａに、ビアホール１５０を形成する領域に対応する部位を覆うように、レジスト３２０が形成される。形成されるレジスト３２０の直径（形成するビアホール１５０の直径に相当）は、例えば、８０μｍとされる。
【0100】
レジスト３２０の形成後、図１９（Ａ）に示すように、シード層１１０を給電層として、マスク層１２０となるＮｉの電気めっき層が形成される。そして、図１９（Ｂ）に示すように、レジストが除去され、その除去後に露出するシード層１１０が、例えば、イオンミリングで除去される。これにより、開口部１１０ｃを有しＡｕを主体として含有するシード層１１０を下地層とし、その上に、その開口部１１０ｃに連通する開口部１２０ｃを有するＮｉの電気めっき層がマスク層１２０として形成された構造が得られる。
【0101】
次いで、図２０（Ａ）に示すように、マスク層１２０をマスクとして、マスク層１２０側からＧａＮ基板１４１がエッチングされる。エッチングは、ＩＣＰエッチングにより、ガス比が１０％のＣｌ２及びＢＣｌ３の混合ガスを用いて、圧力が２Ｐａ、上部電極パワーが２ｋＷ、下部電極パワーが０．２５ｋＷの条件で、行われる。この時のＧａＮのエッチングレートは、例えば、１．５μｍ／ｍｉｎである。マスク層１２０をマスクとして、このような条件を用いてＧａＮ基板１４１がエッチングされ、マスク層１２０の開口部１２０ｃ及びシード層１１０の開口部１１０ｃと連通する、半導体基板１４０（そのＧａＮ基板１４１）の開口部１４０ｃが形成される。これにより、マスク層１２０及びシード層１１０を貫通し、更にＧａＮ基板１４１を面１４０ａから面１４１ｂまで貫通し、エッチングストッパ層１３０に達する、ビアホール１５０が形成される。ビアホール１５０の形成後は、残存するＣｌによるエロージョンを抑えるため、純水による流水洗浄が行われる。
【0102】
このように、ＧａＮ基板１４１のエッチングには、Ｃｌ系ガスが用いられる。Ｃｌ系ガスを用いたエッチングの際、シード層１１０にＣｕを主体として含有する層が用いられていると、サイドエッチングが生じる。これに対し、この形成方法の例では、シード層１１０として、Ｃｌ系ガスに対するエッチング耐性が比較的高い、Ａｕを主体として含有する層が設けられる。これにより、Ｃｌ系ガスを用いたＧａＮ基板１４１のエッチング、それによるビアホール１５０の形成時に、シード層１１０にサイドエッチングが生じることが抑えられる。
【0103】
ビアホール１５０の形成後、図２０（Ｂ）に示すように、形成されたビアホール１５０の内面、即ち、マスク層１２０の開口部１２０ｃの内面、シード層１１０の開口部１１０ｃの内面、及びＧａＮ基板１４１の開口部１４０ｃの内面に、シード層１０４が形成される。例えば、スパッタ法を用いて、逆スパッタの実施後、Ｔｉ／Ａｕ積層体のシード層１０４が形成される。そして、シード層１０４の形成後、図２１（Ａ）に示すように、シード層１０４を給電層としてＡｕの電気めっき層が形成され、導体層１０５が形成される。これにより、ビアホール１５０の内面にビア配線１６０が形成され、マスク層１２０の面１２０ａに、ビアホール１５０の内面のビア配線１６０から連続する配線１７０が形成された構造が得られる。
【0104】
前述のように、この形成方法の例では、シード層１１０として、Ａｕを主体として含有する層が設けられ、Ｃｌ系ガスを用いたエッチングにおいても、シード層１１０にサイドエッチングが生じることが抑えられる。そのため、図２０（Ｂ）に示すようなシード層１０４の形成時に、そのシード層１０４が、ビアホール１５０内のシード層１１０の部位を、他の部位と連続して覆い、当該部位でシード層１０４の形成が妨げられることが抑えられる。シード層１０４の形成が妨げられることが抑えられるため、図２１（Ａ）に示すような導体層１０５の電気めっき法を用いた形成時に、導体層１０５が、ビアホール１５０内のシード層１１０の部位を覆うシード層１０４上に、他の部位と連続して形成される。これにより、ビアホール１５０の内面に、ビアホール１５０内のシード層１１０のサイドエッチングに起因する断線が抑えられたビア配線１６０が形成される。
【0105】
ビア配線１６０及び配線１７０の形成後は、サポート板３００が剥離され、熱可塑性接着剤３１０が除去される。これにより、図２１（Ｂ）に示すような基板貫通ビア配線を備えた半導体装置１００Ｄが得られる。
【0106】
この形成方法の例によって得られる半導体装置１００Ｄによれば、Ｃｌ系ガスを用いたＧａＮ基板１４１のエッチング時におけるビアホール１５０内のシード層１１０のサイドエッチングが抑えられ、エッチング後に形成されるビア配線１６０の断線が抑えられる。これにより、トランジスタ２００Ｄのソース電極２２０が、ソース配線２２１、エッチングストッパ層１３０及びビア配線１６０を通じて、ＧＮＤ電位とされる配線１７０と接続され、ＧＮＤ接続される。ソースインダクタンスが低く、優れた特性を示すトランジスタ２００Ｄを備えた、高性能の半導体装置１００Ｄが実現される。
【0107】
尚、上記第２～第５の実施の形態で述べた半導体装置１００Ａ，１００Ｂ，１００Ｃ，１００Ｄの各トランジスタ２００Ａ，２００Ｂ，２００Ｃ，２００Ｄ（ＨＥＭＴ）を設けるためのＧａＮ系エピタキシャル層１４２の積層構造は、上記の例に限定されない。例えば、キャップ層１４２ｃを省略したり、キャップ層１４２ｃ上に更に別のキャップ層を設けたり、チャネル層１４２ａとバリア層１４２ｂとの間に更にスペーサ層を設けたり、チャネル層１４２ａの下に更に別のバリア層やバッファ層を設けたりすることもできる。ＧａＮ系エピタキシャル層１４２を構成する各層には、各々の機能に適した各種ＧａＮ系窒化物半導体を用いることができる。
【0108】
また、各トランジスタ２００Ａ，２００Ｂ，２００Ｃ，２００Ｄ（ＨＥＭＴ）は、ＧａＮ系エピタキシャル層１４２上に酸化物、窒化物又は酸窒化物等のゲート絶縁膜を介してゲート電極２１０を設け、ＭＩＳ型トランジスタとしてもよい。
【0109】
【0110】
図２２に示す半導体装置１００Ｅは、ＧａＮ系エピタキシャル層１４２に設けられるトランジスタ２００Ｅとして、ＨＢＴが設けられた構成を有する。半導体装置１００Ｅは、このような点で、上記第５の実施の形態で述べた半導体装置１００Ｄと相違する。
【0111】
半導体装置１００Ｅは、ＧａＮ基板１４１、及びＧａＮ基板１４１に成長されたＧａＮ系エピタキシャル層１４２を有する。ＧａＮ系エピタキシャル層１４２に、トランジスタ２００Ｅとして、ＨＢＴが設けられる。
【0112】
半導体装置１００ＥのＧａＮ系エピタキシャル層１４２は、サブコレクタ層１４２ｄ、コレクタ層１４２ｅ、ベース層１４２ｆ及びエミッタ層１４２ｇを含む。サブコレクタ層１４２ｄは、ＧａＮ基板１４１上に設けられる。サブコレクタ層１４２ｄには、例えば、ｎ型不純物が比較的高濃度にドーピングされたｎ＋型ＧａＮが用いられる。コレクタ層１４２ｅは、サブコレクタ層１４２ｄ上の一部に設けられる。コレクタ層１４２ｅには、例えば、ＧａＮが用いられる。ベース層１４２ｆは、コレクタ層１４２ｅ上に設けられる。ベース層１４２ｆには、例えば、ｐ型不純物がドーピングされたｐ型ＧａＮが用いられる。エミッタ層１４２ｇは、ベース層１４２ｆ上の一部に設けられる。エミッタ層１４２ｇには、例えば、ＡｌＧａＮが用いられる。ベース層１４２ｆの、エミッタ層１４２ｇから露出する部位に、ベース電極２４０が接続される。エミッタ層１４２ｇに、エミッタ電極２５０が接続される。サブコレクタ層１４２ｄの、コレクタ層１４２ｅから露出する部位に、コレクタ電極２６０が接続される。
【0113】
ＧａＮ系エピタキシャル層１４２に設けられたトランジスタ２００Ｅは、パッシベーション膜１９０で覆われる。パッシベーション膜１９０から露出されたエミッタ電極２５０が、エミッタ配線２２１ａを介して、ＧａＮ基板１４１の面１４１ｂに設けられたエッチングストッパ層１３０と接続される。
【0114】
ＧａＮ基板１４１の、トランジスタ２００Ｅの形成面側とは反対の面１４０ａ側に設けられたマスク層１２０及びその下地層であるシード層１１０を貫通し、更にＧａＮ基板１４１を貫通し、エッチングストッパ層１３０に達するように、ビアホール１５０が設けられる。そのビアホール１５０の内面に、エッチングストッパ層１３０と接続されるビア配線１６０が設けられ、マスク層１２０の面１２０ａに、ビア配線１６０から連続する配線１７０が設けられる。シード層１１０に、Ａｕを含有する層が用いられることで、Ｃｌ系ガスを用いたビアホール１５０の形成時に、シード層１１０がサイドエッチングされることが抑えられ、ビアホール１５０の内面に設けられるビア配線１６０の断線が抑えられる。
【0115】
ＧａＮ系エピタキシャル層１４２に設けられたトランジスタ２００Ｅのエミッタ電極２５０は、エミッタ配線２２１ａ、エッチングストッパ層１３０、ビア配線１６０を通じて、ＧＮＤ電位とされる配線１７０と接続され、ＧＮＤ接続される。基板貫通ビア配線によってＧＮＤ接続が行われ、エミッタインダクタンスが低く、優れた特性を示すトランジスタ２００Ｅを備えた、高性能の半導体装置１００Ｅが実現される。
【0116】
この半導体装置１００Ｅのように、半導体基板１４０におけるＧａＮ基板１４１上のＧａＮ系エピタキシャル層１４２には、ＨＥＭＴに限らず、ＨＢＴのようなトランジスタ２００Ｅが設けられてもよい。
【0117】
【0118】
図２３に示す半導体装置１００Ｆは、ＧａＮ系エピタキシャル層１４２に設けられるトランジスタ２００Ｆとして、フィン型ＦＥＴ又はナノワイヤ型ＦＥＴが設けられた構成を有する。半導体装置１００Ｆは、このような点で、上記第５の実施の形態で述べた半導体装置１００Ｄと相違する。
【0119】
半導体装置１００Ｆは、ＧａＮ基板１４１、及びＧａＮ基板１４１に成長されたＧａＮ系エピタキシャル層１４２を有する。ＧａＮ系エピタキシャル層１４２に、トランジスタ２００Ｆとして、フィン型ＦＥＴ又はナノワイヤ型ＦＥＴが設けられる。
【0120】
半導体装置１００ＦのＧａＮ系エピタキシャル層１４２は、コンタクト層１４２ｈ、ドリフト層１４２ｉ、チャネル層１４２ｊ及びコンタクト層１４２ｋを含む。コンタクト層１４２ｈは、ＧａＮ基板１４１上に設けられる。コンタクト層１４２ｈには、例えば、ｎ＋型ＧａＮが用いられる。ドリフト層１４２ｉは、コンタクト層１４２ｈ上の一部に設けられる。ドリフト層１４２ｉには、例えば、ＧａＮが用いられる。チャネル層１４２ｊは、ドリフト層１４２ｉ上に設けられる。チャネル層１４２ｊには、例えば、ｎ型不純物がドーピングされたｎ型ＧａＮが用いられる。コンタクト層１４２ｋは、チャネル層１４２ｊ上に設けられる。コンタクト層１４２ｋには、例えば、ｎ＋型ＧａＮが用いられる。ドリフト層１４２ｉ、チャネル層１４２ｊ及びコンタクト層１４２ｋが、フィン形状又はナノワイヤ形状に形成される。フィン形状又はナノワイヤ形状のドリフト層１４２ｉ、チャネル層１４２ｊ及びコンタクト層１４２ｋの側面には、ＡｌＯ（酸化アルミニウム）等のゲート絶縁膜１９１が設けられる。チャネル層１４２ｊに対応する部位に、ゲート絶縁膜１９１を介してゲート電極２７０が設けられる。コンタクト層１４２ｋに、ソース電極２８０が接続される。コンタクト層１４２ｈの、ドリフト層１４２ｉから露出する部位に、ドレイン電極２９０が接続される。
【0121】
ＧａＮ系エピタキシャル層１４２に設けられたトランジスタ２００Ｆは、パッシベーション膜１９０で覆われる。パッシベーション膜１９０から露出されたソース電極２８０が、ソース配線２２１を介して、ＧａＮ基板１４１の面１４１ｂに設けられたエッチングストッパ層１３０と接続される。
【0122】
ＧａＮ基板１４１の、トランジスタ２００Ｆの形成面側とは反対の面１４０ａ側に設けられたマスク層１２０及びその下地層であるシード層１１０を貫通し、更にＧａＮ基板１４１を貫通し、エッチングストッパ層１３０に達するように、ビアホール１５０が設けられる。そのビアホール１５０の内面に、エッチングストッパ層１３０と接続されるビア配線１６０が設けられ、マスク層１２０の面１２０ａに、ビア配線１６０から連続する配線１７０が設けられる。シード層１１０に、Ａｕを含有する層が用いられることで、Ｃｌ系ガスを用いたビアホール１５０の形成時に、シード層１１０がサイドエッチングされることが抑えられ、ビアホール１５０の内面に設けられるビア配線１６０の断線が抑えられる。
【0123】
ＧａＮ系エピタキシャル層１４２に設けられたトランジスタ２００Ｆのソース電極２８０は、ソース配線２２１、エッチングストッパ層１３０、ビア配線１６０を通じて、ＧＮＤ電位とされる配線１７０と接続され、ＧＮＤ接続される。基板貫通ビア配線によってＧＮＤ接続が行われ、ソースインダクタンスが低く、優れた特性を示すトランジスタ２００Ｆを備えた、高性能の半導体装置１００Ｆが実現される。
【0124】
この半導体装置１００Ｆのように、半導体基板１４０におけるＧａＮ基板１４１上のＧａＮ系エピタキシャル層１４２には、ＨＥＭＴに限らず、フィン型ＦＥＴ又はナノワイヤ型ＦＥＴのようなトランジスタ２００Ｆが設けられてもよい。
【0125】
以上、第１～第７の実施の形態について説明した。
尚、上記第２～第７の実施の形態では、半導体基板１４０の、ＧａＮ系エピタキシャル層１４２の下地基板として、ＧａＮ基板１４１を例にした。ＧａＮ系エピタキシャル層１４２の下地基板には、ＧａＮ基板１４１と同様にＣｌ系ガスを用いたエッチングが可能であれば、ＧａＮ基板１４１に限らず、各種窒化物半導体基板を用いることができる。例えば、ＧａＮ系エピタキシャル層１４２の下地基板には、一般式ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）で表される各種窒化物半導体基板が用いられてもよい。
尚、上記第２～第７の実施の形態では、半導体基板１４０の、ＧａＮ系エピタキシャル層１４２の下地基板として、ＧａＮ基板１４１を例にした。ＧａＮ系エピタキシャル層１４２の下地基板には、ＧａＮ基板１４１と同様にＣｌ系ガスを用いたエッチングが可能であれば、ＧａＮ基板１４１に限らず、各種窒化物半導体基板を用いることができる。例えば、ＧａＮ系エピタキシャル層１４２の下地基板には、一般式ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）で表される各種窒化物半導体基板が用いられてもよい。
【0126】
また、ＧａＮ系エピタキシャル層１４２についても同様に、Ｃｌ系ガスを用いたエッチングが可能であれば、一般式ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）で表されるような各種窒化物半導体層が用いられてもよい。
【0127】
このほか、ＧａＮ系エピタキシャル層１４２の下地基板には、ＳｉＣ基板やＳｉ基板を用いることもできる。この場合、ＳｉＣ基板やＳｉ基板はＦ系ガスを用いてエッチングされるが、続くＧａＮ系エピタキシャル層１４２のエッチングにはＣｌ系ガスが用いられる。そのため、そのＣｌ系ガスに曝されるシード層１１０に上記のようなＡｕを含有する層を用いることで、そのサイドエッチングを抑え、形成されるビア配線１６０の断線を抑えることが可能になる。
【0128】
また、上記第２～第７の実施の形態では、シード層１１０としてＴｉ／Ａｕ積層体を用いる例を示した。シード層１１０には、Ａｕ層又はＡｕを主体とする層を用いることができる。シード層１１０に、Ａｕを主体とする層を用いる場合、Ａｕ以外の成分としては、上記のようなＴｉに限らず、Ｓｎ（スズ）、Ｇｅ（ゲルマニウム）、亜鉛（Ｚｎ）、Ｐｔ等が１種又は２種以上含有されてもよい。Ａｕ以外の成分の含有量の上限は、例えば、４０原子％程度まで、好ましくは２０原子％まで、より好ましくは１０原子％程度までに設定される。シード層１１０のＡｕとそれ以外の成分とは、積層構造の形態を採っていてもよいし、Ａｕと合金又は金属間化合物を形成した形態を採っていてもよい。
【0129】
以上、第１～第７の実施の形態で述べたような構成を有する半導体装置１Ａ，１Ｂ，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ等は、各種電子装置に適用することができる。
【0130】
［第８の実施の形態］
一例として、上記のような構成を有する半導体装置の、増幅器への適用例を、第８の実施の形態として説明する。
一例として、上記のような構成を有する半導体装置の、増幅器への適用例を、第８の実施の形態として説明する。
【0131】
図２４は第８の実施の形態に係る増幅器の一例について説明する図である。図２４には第８の実施の形態に係る増幅器の一例の等価回路図を示している。
図２４に示す増幅器７００は、デジタルプレディストーション回路７１０、ミキサー７２０、ミキサー７３０及びパワーアンプ７４０を含む。
図２４に示す増幅器７００は、デジタルプレディストーション回路７１０、ミキサー７２０、ミキサー７３０及びパワーアンプ７４０を含む。
【0132】
デジタルプレディストーション回路７１０は、入力信号の非線形歪みを補償する。ミキサー７２０は、非線形歪みが補償された入力信号ＳＩと交流信号とをミキシングする。パワーアンプ７４０は、入力信号ＳＩが交流信号とミキシングされた信号を増幅する。増幅器７００では、例えば、スイッチの切り替えにより、出力信号ＳＯをミキサー７３０で交流信号とミキシングしてデジタルプレディストーション回路７１０に送出することができる。増幅器７００は、高周波増幅器、高出力増幅器として使用することができる。
【0133】
このような構成を有する増幅器７００のパワーアンプ７４０に、上記半導体装置１Ａ，１Ｂ，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ等が用いられる。
上記のように、半導体装置１Ａ，１Ｂ，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ等では、Ｃｌ系ガスを用いて半導体基板４０，１４０をエッチングする際のマスクとなる、Ｎｉを含有する第２層２０及びマスク層１２０の、下地の第１層１０及びシード層１１０に、Ａｕを含有する層が用いられる。これにより、半導体基板４０，１４０のＣｌ系ガスを用いたエッチングによって形成されるビアホール５０，１５０の内面における第１層１０及びシード層１１０のサイドエッチングが抑えられ、当該内面に設けられるビア配線６０，１６０の断線が抑えられる。ビア配線６０，１６０を通じたＧＮＤ接続によるソースインダクタンス又はエミッタインダクタンスの低減が可能な、高性能の半導体装置１Ａ，１Ｂ，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ等が実現される。このような優れた特性を有する半導体装置１Ａ，１Ｂ，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ等が用いられ、高性能の増幅器７００が実現される。
上記のように、半導体装置１Ａ，１Ｂ，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ等では、Ｃｌ系ガスを用いて半導体基板４０，１４０をエッチングする際のマスクとなる、Ｎｉを含有する第２層２０及びマスク層１２０の、下地の第１層１０及びシード層１１０に、Ａｕを含有する層が用いられる。これにより、半導体基板４０，１４０のＣｌ系ガスを用いたエッチングによって形成されるビアホール５０，１５０の内面における第１層１０及びシード層１１０のサイドエッチングが抑えられ、当該内面に設けられるビア配線６０，１６０の断線が抑えられる。ビア配線６０，１６０を通じたＧＮＤ接続によるソースインダクタンス又はエミッタインダクタンスの低減が可能な、高性能の半導体装置１Ａ，１Ｂ，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ等が実現される。このような優れた特性を有する半導体装置１Ａ，１Ｂ，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ等が用いられ、高性能の増幅器７００が実現される。
【0134】
上記半導体装置１Ａ，１Ｂ，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ等を適用した各種電子装置（上記第８の実施の形態で述べた増幅器７００等）は、各種電子機器又は電子装置に搭載することができる。例えば、コンピュータ（パーソナルコンピュータ、スーパーコンピュータ、サーバ等）、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置といった、各種電子機器又は電子装置に搭載することが可能である。
【0135】
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 半導体基板と、
前記半導体基板の第１面に設けられ、Ａｕを含有する第１層と、
前記第１層の、前記半導体基板とは反対側の第２面に設けられ、Ｎｉを含有する第２層と、
前記第２層及び前記第１層を貫通し、前記半導体基板の前記第１面から前記第１面とは反対側の第３面まで貫通するビアホールと、
前記ビアホールの内面に設けられるビア配線と
を含むことを特徴とする半導体装置。
（付記１） 半導体基板と、
前記半導体基板の第１面に設けられ、Ａｕを含有する第１層と、
前記第１層の、前記半導体基板とは反対側の第２面に設けられ、Ｎｉを含有する第２層と、
前記第２層及び前記第１層を貫通し、前記半導体基板の前記第１面から前記第１面とは反対側の第３面まで貫通するビアホールと、
前記ビアホールの内面に設けられるビア配線と
を含むことを特徴とする半導体装置。
【0136】
（付記２） 前記半導体基板の前記第３面に設けられる第３層を含み、
前記ビアホールは、前記第２層及び前記第１層を貫通し、前記半導体基板の前記第１面から前記第３面まで貫通し、前記第３層に達することを特徴とする付記１に記載の半導体装置。
前記ビアホールは、前記第２層及び前記第１層を貫通し、前記半導体基板の前記第１面から前記第３面まで貫通し、前記第３層に達することを特徴とする付記１に記載の半導体装置。
【0137】
（付記３） 前記半導体基板の前記第３面側に設けられ、電極を有するトランジスタを含み、
前記第３層は、前記トランジスタの前記電極と接続されることを特徴とする付記２に記載の半導体装置。
前記第３層は、前記トランジスタの前記電極と接続されることを特徴とする付記２に記載の半導体装置。
【0138】
（付記４） 前記半導体基板は、
窒化物半導体基板と、
前記窒化物半導体基板に積層された窒化物半導体層と
を含み、
前記半導体基板の前記第１面は、前記窒化物半導体基板の、前記窒化物半導体層とは反対側の面であることを特徴とする付記１乃至３のいずれかに記載の半導体装置。
窒化物半導体基板と、
前記窒化物半導体基板に積層された窒化物半導体層と
を含み、
前記半導体基板の前記第１面は、前記窒化物半導体基板の、前記窒化物半導体層とは反対側の面であることを特徴とする付記１乃至３のいずれかに記載の半導体装置。
【0139】
（付記５） 前記窒化物半導体基板は、ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ基板（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）であることを特徴とする付記４に記載の半導体装置。
【0140】
（付記６） 前記窒化物半導体層は、ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ層（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）を少なくとも１層含むことを特徴とする付記４又は５に記載の半導体装置。
【0141】
（付記７） 前記半導体基板の前記第３面は、前記窒化物半導体層の、前記窒化物半導体基板とは反対側の面であることを特徴とする付記４乃至６のいずれかに記載の半導体装置。
【0142】
（付記８） 前記半導体基板の前記第３面は、前記窒化物半導体基板の、前記第１面とは反対側の面であることを特徴とする付記４乃至６のいずれかに記載の半導体装置。
（付記９） 半導体基板の第１面に、Ａｕを含有する第１層を形成する工程と、
前記第１層の、前記半導体基板とは反対側の第２面に、Ｎｉを含有する第２層を形成する工程と、
前記第２層及び前記第１層を貫通し、前記半導体基板の前記第１面から前記第１面とは反対側の第３面まで貫通するビアホールを形成する工程と、
前記ビアホールの内面に、ビア配線を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
（付記９） 半導体基板の第１面に、Ａｕを含有する第１層を形成する工程と、
前記第１層の、前記半導体基板とは反対側の第２面に、Ｎｉを含有する第２層を形成する工程と、
前記第２層及び前記第１層を貫通し、前記半導体基板の前記第１面から前記第１面とは反対側の第３面まで貫通するビアホールを形成する工程と、
前記ビアホールの内面に、ビア配線を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【0143】
（付記１０） 前記ビアホールを形成する工程は、
前記ビアホールを形成する領域に開口部を有する前記第２層及び前記第１層を形成する工程と、
前記開口部が形成された前記第２層をマスクにして、前記開口部内の前記半導体基板を、Ｃｌを含有するガスを用いてエッチングする工程と
を含むことを特徴とする付記９に記載の半導体装置の製造方法。
前記ビアホールを形成する領域に開口部を有する前記第２層及び前記第１層を形成する工程と、
前記開口部が形成された前記第２層をマスクにして、前記開口部内の前記半導体基板を、Ｃｌを含有するガスを用いてエッチングする工程と
を含むことを特徴とする付記９に記載の半導体装置の製造方法。
【0144】
（付記１１） 前記半導体基板の前記第３面に、第３層を形成する工程を含み、
前記ビアホールを形成する工程は、前記第２層及び前記第１層を貫通し、前記半導体基板の前記第１面から前記第３面まで貫通し、前記第３層に達するように、前記ビアホールを形成する工程を含むことを特徴とする付記９又は１０に記載の半導体装置の製造方法。
前記ビアホールを形成する工程は、前記第２層及び前記第１層を貫通し、前記半導体基板の前記第１面から前記第３面まで貫通し、前記第３層に達するように、前記ビアホールを形成する工程を含むことを特徴とする付記９又は１０に記載の半導体装置の製造方法。
【0145】
（付記１２） 前記半導体基板の前記第３面側に、前記第３層と接続される電極を有するトランジスタを形成する工程を含むことを特徴とする付記１１に記載の半導体装置の製造方法。
【0146】
（付記１３） 前記半導体基板は、
窒化物半導体基板と、
前記窒化物半導体基板に積層された窒化物半導体層と
を含み、
前記半導体基板の前記第１面は、前記窒化物半導体基板の、前記窒化物半導体層とは反対側の面であることを特徴とする付記９乃至１２のいずれかに記載の半導体装置の製造方法。
窒化物半導体基板と、
前記窒化物半導体基板に積層された窒化物半導体層と
を含み、
前記半導体基板の前記第１面は、前記窒化物半導体基板の、前記窒化物半導体層とは反対側の面であることを特徴とする付記９乃至１２のいずれかに記載の半導体装置の製造方法。
【0147】
（付記１４） 前記半導体基板の前記第３面は、前記窒化物半導体層の、前記窒化物半導体基板とは反対側の面であることを特徴とする付記１３に記載の半導体装置の製造方法。
【0148】
（付記１５） 前記半導体基板の前記第３面は、前記窒化物半導体基板の、前記第１面とは反対側の面であることを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１６） 半導体基板と、
前記半導体基板の第１面に設けられ、Ａｕを含有する第１層と、
前記第１層の、前記半導体基板とは反対側の第２面に設けられ、Ｎｉを含有する第２層と、
前記第２層及び前記第１層を貫通し、前記半導体基板の前記第１面から前記第１面とは反対側の第３面まで貫通するビアホールと、
前記ビアホールの内面に設けられるビア配線と
を含む半導体装置を備えることを特徴とする電子装置。
（付記１６） 半導体基板と、
前記半導体基板の第１面に設けられ、Ａｕを含有する第１層と、
前記第１層の、前記半導体基板とは反対側の第２面に設けられ、Ｎｉを含有する第２層と、
前記第２層及び前記第１層を貫通し、前記半導体基板の前記第１面から前記第１面とは反対側の第３面まで貫通するビアホールと、
前記ビアホールの内面に設けられるビア配線と
を含む半導体装置を備えることを特徴とする電子装置。
【符号の説明】
【0149】
１Ａ，１Ｂ，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ 半導体装置
１０，１０００ 第１層
１０ａ，２０ａ，４０ａ，４０ｂ，１１０ａ，１２０ａ，１４０ａ，１４０ｂ，１４１ｂ 面
１０ｃ，２０ｃ，４０ｃ，４１ｃ，４２ｃ，１１０ｃ，１２０ｃ，１４０ｃ 開口部
２０ 第２層
３０ 第３層
４０，１４０ 半導体基板
４１ 下地基板
４２ 半導体層
５０，１５０ ビアホール
６０，１６０ ビア配線
７０，１７０ 配線
１０１Ａ，１０１Ｄ 構造体
１０４，１１０ シード層
１０５ 導体層
１２０ マスク層
１３０ エッチングストッパ層
１４１ ＧａＮ基板
１４２ ＧａＮ系エピタキシャル層
１４２ａ チャネル層
１４２ｂ バリア層
１４２ｃ キャップ層
１４２ｄ サブコレクタ層
１４２ｅ コレクタ層
１４２ｆ ベース層
１４２ｇ エミッタ層
１４２ｈ，１４２ｋ コンタクト層
１４２ｉ ドリフト層
１４２ｊ チャネル層
１９０ パッシベーション膜
１９１ ゲート絶縁膜
２００Ａ，２００Ｂ，２００Ｃ，２００Ｄ，２００Ｅ，２００Ｆ トランジスタ
２０１ 不活性領域
２０２ 活性領域
２１０，２７０ ゲート電極
２１５ ゲートフィンガー部
２１６ ゲートパッド部
２２０，２８０ ソース電極
２２１ ソース配線
２２１ａ エミッタ配線
２２５ ソースフィンガー部
２２６ ソースパッド部
２３０，２９０ ドレイン電極
２３１ ドレイン配線
２３５ ドレインフィンガー部
２３６ ドレインパッド部
２４０ ベース電極
２５０ エミッタ電極
２６０コレクタ電極
３００ サポート板
３１０ 熱可塑性接着剤
３２０ レジスト
７００ 増幅器
７１０ デジタルプレディストーション回路
７２０，７３０ ミキサー
７４０ パワーアンプ
１０，１０００ 第１層
１０ａ，２０ａ，４０ａ，４０ｂ，１１０ａ，１２０ａ，１４０ａ，１４０ｂ，１４１ｂ 面
１０ｃ，２０ｃ，４０ｃ，４１ｃ，４２ｃ，１１０ｃ，１２０ｃ，１４０ｃ 開口部
２０ 第２層
３０ 第３層
４０，１４０ 半導体基板
４１ 下地基板
４２ 半導体層
５０，１５０ ビアホール
６０，１６０ ビア配線
７０，１７０ 配線
１０１Ａ，１０１Ｄ 構造体
１０４，１１０ シード層
１０５ 導体層
１２０ マスク層
１３０ エッチングストッパ層
１４１ ＧａＮ基板
１４２ ＧａＮ系エピタキシャル層
１４２ａ チャネル層
１４２ｂ バリア層
１４２ｃ キャップ層
１４２ｄ サブコレクタ層
１４２ｅ コレクタ層
１４２ｆ ベース層
１４２ｇ エミッタ層
１４２ｈ，１４２ｋ コンタクト層
１４２ｉ ドリフト層
１４２ｊ チャネル層
１９０ パッシベーション膜
１９１ ゲート絶縁膜
２００Ａ，２００Ｂ，２００Ｃ，２００Ｄ，２００Ｅ，２００Ｆ トランジスタ
２０１ 不活性領域
２０２ 活性領域
２１０，２７０ ゲート電極
２１５ ゲートフィンガー部
２１６ ゲートパッド部
２２０，２８０ ソース電極
２２１ ソース配線
２２１ａ エミッタ配線
２２５ ソースフィンガー部
２２６ ソースパッド部
２３０，２９０ ドレイン電極
２３１ ドレイン配線
２３５ ドレインフィンガー部
２３６ ドレインパッド部
２４０ ベース電極
２５０ エミッタ電極
２６０コレクタ電極
３００ サポート板
３１０ 熱可塑性接着剤
３２０ レジスト
７００ 増幅器
７１０ デジタルプレディストーション回路
７２０，７３０ ミキサー
７４０ パワーアンプ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】