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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-11-26
(45)【発行日】2024-12-04
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 10/00 20230101AFI20241127BHJP
H01L 21/3205 20060101ALI20241127BHJP
H01L 21/768 20060101ALI20241127BHJP
H01L 23/522 20060101ALI20241127BHJP
G11C 11/412 20060101ALI20241127BHJP
【ＦＩ】
H10B10/00
H01L21/88 Z
G11C11/412
【請求項の数】
19
(21)【出願番号】P 2021565553
(86)(22)【出願日】2020-12-11
(86)【国際出願番号】 JP2020046340
(87)【国際公開番号】W WO2021125094
(87)【国際公開日】2021-06-24
【審査請求日】2023-11-15
(31)【優先権主張番号】P 2019229339
(32)【優先日】2019-12-19
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】514315159
【氏名又は名称】株式会社ソシオネクスト
(74)【代理人】
【識別番号】110001427
【氏名又は名称】弁理士法人前田特許事務所
(72)【発明者】
【氏名】廣瀬 雅庸
【審査官】小山 満
(56)【参考文献】
【文献】特開２００８－１７６９１０（ＪＰ，Ａ）
【文献】国際公開第２０１８／０２５５９７（ＷＯ，Ａ１）
【文献】米国特許出願公開第２０１７／０１９４０３７（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１７／０１６２５８３（ＵＳ，Ａ１）
【文献】WECKX P., et al.，Stacked nanosheet fork architecture for SRAM design and device co-optimization toward 3nm，IEEE Conference Proceedings，米国，2017年，Vol.2017,No.IEDM，p.20.5.1-20.5.4
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ １０／００
Ｈ０１Ｌ ２１／３２０５
Ｈ０１Ｌ ２１／７６８
Ｈ０１Ｌ ２３／５２２
Ｇ１１Ｃ １１／４１２
(57)【特許請求の範囲】
【請求項1】
２ポートＳＲＡＭセルを含む半導体記憶装置であって、前記２ポートＳＲＡＭセルは、
一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、
一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、
一方のノードが第１ライトビット線に、他方のノードが前記第１ノードに、ゲートがライトワード線にそれぞれ接続された第５トランジスタと、
一方のノードが前記第１ライトビット線と相補ビット線対を構成する第２ライトビット線に、他方のノードが前記第２ノードに、ゲートが前記ライトワード線にそれぞれ接続された第６トランジスタと、
一方のノードが前記第２電源に、ゲートが前記第２ノードにそれぞれ接続された第７トランジスタと、
一方のノードが前記第７トランジスタの他方のノードに、他方のノードが第１リードビット線に、ゲートがリードワード線にそれぞれ接続された第８トランジスタと
を備え、
前記第１～第８トランジスタは、
第１方向に延びている第１～第８ナノシートと、
前記第１～第８ナノシートの、前記第１方向と垂直をなす第２方向、ならびに、前記第１および第２方向と垂直をなす第３方向をそれぞれ囲っている第１～第８ゲート配線と
をそれぞれ備え、
前記第１、第３、第６および第７ナノシートは、前記第２方向において、前記第６、第１、第３、第７ナノシートの順に、並んで形成されており、
前記第２、第４、第５および第８ナノシートは、前記第２方向において、前記第４、第２、第５、第８ナノシートの順に、並んで形成されており、
前記第２、第３および第５ナノシートは、前記第２方向における一方の側である第１側の面が、前記第２、第３および第５ゲート配線からそれぞれ露出しており、
前記第１、第４、第６、第７および第８ナノシートは、前記第２方向における他方の側である第２側の面が、前記第１、第４、第６、第７および第８ゲート配線からそれぞれ露出しており、
前記第１側は、前記第３ナノシートの、前記第１ナノシートに対向する側であり、かつ、前記第２ナノシートの、前記第４ナノシートに対向する側であり、
前記第２側は、前記第１ナノシートの、前記第３ナノシートに対向する側であり、かつ、前記第４ナノシートの、前記第２ナノシートに対向する側である
ことを特徴とする半導体記憶装置。
【請求項2】
請求項１記載の半導体記憶装置において、前記第３、第６および第７ナノシートは、前記第５、第４および第８ナノシートとそれぞれ前記第１方向に並んで形成されていることを特徴とする半導体記憶装置。
【請求項3】
請求項１記載の半導体記憶装置において、前記第７および第８ナノシートは、前記２ポートＳＲＡＭセルの、前記第２側のセル境界に近接して形成されていることを特徴とする半導体記憶装置。
【請求項4】
請求項１記載の半導体記憶装置において、前記２ポートＳＲＡＭセルは、
前記第１方向に延びており、前記第２電圧を供給する電源配線と、
前記第１方向に延びており、前記第１ライトビット線となる、第１配線と、
前記第１方向に延びており、前記第２ライトビット線となる、第２配線と、
前記第１方向に延びており、前記第１リードビット線となる、第３配線と
をさらに備え、
前記電源配線は、前記第１～第８トランジスタよりも下層に形成されており、
前記第１～第３配線は、それぞれ、前記第１～第８トランジスタよりも上層の同じ配線層に形成されており、
前記第１～第３配線のうち少なくとも１つの配線は、前記配線層に形成された配線のうち前記第２方向の幅が最小となる配線よりも、前記第２方向の幅が広い
ことを特徴とする半導体記憶装置。
【請求項5】
請求項１記載の半導体記憶装置において、前記２ポートＳＲＡＭセルは、
一方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第９トランジスタと、
一方のノードが前記第９トランジスタの他方のノードに、他方のノードが第１リードビット線と相補ビット線対を構成する第２リードビット線に、ゲートがリードワード線にそれぞれ接続された第１０トランジスタと
をさらに備え、
前記第９および第１０トランジスタは、
前記第１方向に延びている第９および第１０ナノシートと、
前記第９および第１０ナノシートの、前記第２および第３方向をそれぞれ囲っている第９および第１０ゲート配線と
をそれぞれ備え、
前記第１、第３、第６、第７および第１０ナノシートは、前記第２方向において、前記第１０、第６、第１、第３、第７ナノシートの順に、並んで形成されており、
前記第２、第４、第５、第８および第９ナノシートは、前記第２方向において、前記第９、第４、第２、第５、第８ナノシートの順に、並んで形成されており、
前記第９および第１０ナノシートは、前記２ポートＳＲＡＭセルの、前記第１側のセル境界に近接して形成されており、かつ、前記第１側の面が、前記第９および前記第１０ゲート配線からそれぞれ露出している
ことを特徴とする半導体記憶装置。
【請求項6】
請求項５記載の半導体記憶装置において、前記第９および第１０ナノシートは、前記第１方向に並んで形成されていることを特徴とする半導体記憶装置。
【請求項7】
請求項５記載の半導体記憶装置において、前記第１および第２トランジスタは、平面視において、２ポートＳＲＡＭセルの中心点に対して、対称に配置されており、
前記第３および第４トランジスタは、平面視において、２ポートＳＲＡＭセルの前記中心点に対して、対称に配置されており、
前記第５および第６トランジスタは、平面視において、２ポートＳＲＡＭセルの前記中心点に対して、対称に配置されており、
前記第７および第９トランジスタは、平面視において、２ポートＳＲＡＭセルの前記中心点に対して、対称に配置されており、
前記第８および第１０トランジスタは、平面視において、２ポートＳＲＡＭセルの前記中心点に対して、対称に配置されている
ことを特徴とする半導体記憶装置。
【請求項8】
請求項５記載の半導体記憶装置において、前記２ポートＳＲＡＭセルは、
前記第１方向に延びており、前記第１ライトビット線となる、第１配線と、
前記第１方向に延びており、前記第２ライトビット線となる、第２配線と、
前記第１方向に延びており、前記第１リードビット線となる、第３配線と、
前記第１方向に延びており、前記第２リードビット線となる、第４配線と
をさらに備え、
前記第１および第２配線は、平面視において、２ポートＳＲＡＭセルにおける前記第２方向の中央線に対して、対称に配置されており、
前記第３および第４配線は、平面視において、２ポートＳＲＡＭセルにおける前記第２方向の前記中央線に対して、対称に配置されている
ことを特徴とする半導体記憶装置。
【請求項9】
２ポートＳＲＡＭセルを含む半導体記憶装置であって、前記２ポートＳＲＡＭセルは、
一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
一方のノードが前記第１電源に、他方のノードが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
一方のノードが前記第１ノードに、他方のノードが前記第１電圧と異なる第２電圧を供給する第２電源に、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、
一方のノードが前記第２ノードに、他方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、
一方のノードが第１ライトビット線に、他方のノードが前記第１ノードに、ゲートがライトワード線にそれぞれ接続された第５トランジスタと、
一方のノードが前記第１ライトビット線と相補ビット線対を構成する第２ライトビット線に、他方のノードが前記第２ノードに、ゲートが前記ライトワード線にそれぞれ接続された第６トランジスタと、
一方のノードが前記第２電源に、ゲートが前記第２ノードにそれぞれ接続された第７トランジスタと、
一方のノードが前記第７トランジスタの他方のノードに、他方のノードが第１リードビット線に、ゲートがリードワード線にそれぞれ接続された第８トランジスタと
を備え、
前記第１～第８トランジスタは、
第１方向に延びている第１～第８ナノシートと、
前記第１～第８ナノシートの、前記第１方向と垂直をなす第２方向、ならびに、前記第１および第２方向と垂直をなす第３方向をそれぞれ囲っている第１～第８ゲート配線と
をそれぞれ備え、
前記第１、第３、第６および第７ナノシートは、前記第２方向において、前記第６、第１、第３、第７ナノシートの順に、並んで形成されており、
前記第２、第４、第５および第８ナノシートは、前記第２方向において、前記第４、第２、第５、第８ナノシートの順に、並んで形成されており、
前記第２、第３および第５ナノシートは、前記第２方向における一方の側である第１側の面が、前記第２、第３および第５ゲート配線からそれぞれ露出しており、
前記第１、第４、第６、第７および第８ナノシートは、前記第２方向における他方の側である第２側の面が、前記第１、第４、第６、第７および第８ゲート配線からそれぞれ露出しており、
前記第１側は、前記第３ナノシートの、前記第７ナノシートに対向する側であり、かつ、前記第５ナノシートの、前記第８ナノシートに対向する側であり、
前記第２側は、前記第７ナノシートの、前記第３ナノシートに対向する側であり、かつ、前記第８ナノシートの、前記第５ナノシートに対向する側である
ことを特徴とする半導体記憶装置。
【請求項10】
請求項９記載の半導体記憶装置において、前記第１ナノシートは、平面視において、前記第２ナノシートの、前記第１側に形成されていることを特徴とする半導体記憶装置。
【請求項11】
請求項９記載の半導体記憶装置において、前記第３、第６および第７トランジスタは、前記第５、第４および第８トランジスタとそれぞれ前記第１方向に並んで形成されていることを特徴とする半導体記憶装置。
【請求項12】
請求項９記載の半導体記憶装置において、前記第７および第８ナノシートは、前記２ポートＳＲＡＭセルの、前記第１側のセル境界に近接して形成されていることを特徴とする半導体記憶装置。
【請求項13】
請求項９記載の半導体記憶装置において、前記２ポートＳＲＡＭセルは、前記第２方向に延びており、前記第１～第８トランジスタのいずれかのノードに接続されたローカル配線を備え、
前記ローカル配線は、前記第２方向において、一方の端が、接続されているノードの両端の間に位置している
ことを特徴とする半導体記憶装置。
【請求項14】
請求項９記載の半導体記憶装置において、前記２ポートＳＲＡＭセルは、
一方のノードが前記第２電源に、ゲートが前記第１ノードにそれぞれ接続された第９トランジスタと、
一方のノードが前記第９トランジスタの他方のノードに、他方のノードが第１リードビット線と相補ビット線対を構成する第２リードビット線に、ゲートがリードワード線にそれぞれ接続された第１０トランジスタと
をさらに備え、
前記第９および第１０トランジスタは、
前記第１方向に延びている第９および第１０ナノシートと、
前記第９および第１０ナノシートの、前記第２および第３方向をそれぞれ囲っている第９および第１０ゲート配線と
をそれぞれ備え、
前記第１、第３、第６、第７および第１０ナノシートは、前記第２方向において、前記第１０、第６、第１、第３、第７ナノシートの順に、並んで形成されており、
前記第２、第４、第５、第８および第９ナノシートは、前記第２方向において、前記第９、第４、第２、第５、第８ナノシートの順に、並んで形成されており、
前記第１側は、前記第９ナノシートの、前記第４ナノシートに対向する側であり、かつ、前記第１０ナノシートの、前記第６ナノシートに対向する側であり、
前記第２側は、前記第４ナノシートの、前記第９ナノシートに対向する側であり、かつ、前記第６ナノシートの、前記第１０ナノシートに対向する側である
ことを特徴とする半導体記憶装置。
【請求項15】
請求項１４記載の半導体記憶装置において、前記第１および第２トランジスタは、平面視において、２ポートＳＲＡＭセルの中心点に対して、対称に配置されており、
前記第３および第４トランジスタは、平面視において、２ポートＳＲＡＭセルの前記中心点に対して、対称に配置されており、
前記第５および第６トランジスタは、平面視において、２ポートＳＲＡＭセルの前記中心点に対して、対称に配置されており、
前記第７および第９トランジスタは、平面視において、２ポートＳＲＡＭセルの前記中心点に対して、対称に配置されており、
前記第８および第１０トランジスタは、平面視において、２ポートＳＲＡＭセルの前記中心点に対して、対称に配置されている
ことを特徴とする半導体記憶装置。
【請求項16】
請求項１４記載の半導体記憶装置において、前記２ポートＳＲＡＭセルは、
前記第１方向に延びており、前記第１ライトビット線となる、第１配線と、
前記第１方向に延びており、前記第２ライトビット線となる、第２配線と、
前記第１方向に延びており、前記第１リードビット線となる、第３配線と、
前記第１方向に延びており、前記第２リードビット線となる、第４配線と
をさらに備え、
前記第１および第２配線は、平面視において、２ポートＳＲＡＭセルにおける前記第２方向の中央線に対して、対称に配置されており、
前記第３および第４配線は、平面視において、２ポートＳＲＡＭセルにおける前記第２方向の前記中央線に対して、対称に配置されている
ことを特徴とする半導体記憶装置。
【請求項17】
請求項１４記載の半導体記憶装置において、前記第９および第１０ナノシートは、前記第１方向に並んで形成されていることを特徴とする半導体記憶装置。
【請求項18】
請求項１４記載の半導体記憶装置において、前記２ポートＳＲＡＭセルは、前記第２方向に延びており、前記第１～第１０トランジスタのいずれかのノードに接続されたローカル配線を備えており、
前記ローカル配線は、前記第２方向において、一方の端が、接続されているノードの両端の間に位置している
ことを特徴とする半導体記憶装置。
【請求項19】
請求項１４記載の半導体記憶装置において、前記２ポートＳＲＡＭセルは、
前記第１方向に延びており、前記第２電圧を供給する電源配線と、
前記第１方向に延びており、前記第１ライトビット線となる、第１配線と、
前記第１方向に延びており、前記第２ライトビット線となる、第２配線と、
前記第１方向に延びており、前記第１リードビット線となる、第３配線と、
をさらに備え、
前記電源配線は、前記第１～第１０トランジスタよりも下層に形成されており、
前記第１～第３配線は、それぞれ、前記第１～第１０トランジスタよりも上層の同じ配線層に形成されている
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、ナノシートＦＥＴ（Field Effect Transistor）を備えた半導体記憶装置に関し、特にナノシートＦＥＴを用いた２ポートＳＲＡＭ（Static Random Access Memory）セル（以下、適宜、単にセルともいう）のレイアウト構造に関する。
【背景技術】
【0002】
ＳＲＡＭは半導体集積回路において広く用いられている。ＳＲＡＭには書き込み用ポートと読み出し用ポートが１つずつ備えられた２ポートＳＲＡＭが存在する（例えば、特許文献１）。
【0003】
また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。立体構造トランジスタの１つとしてナノシートＦＥＴ（ナノワイヤＦＥＴ）が注目されている。
【0004】
ナノシートＦＥＴのうち、ゲート電極をフォーク形状としたフォークシート(fork sheet)トランジスタが提唱されている。非特許文献１には、フォークシートトランジスタを用いたＳＲＡＭセルのレイアウトが開示されており、半導体記憶装置の小面積化を実現している。
【先行技術文献】
【特許文献】
【0005】
【文献】米国特許第９３６２２９２号（図１）
【非特許文献】
【0006】
【文献】P. Weckx et al., “Stacked nanosheet fork architecture for SRAM design and device co-optimization toward 3nm”, 2017 IEEE International Electron Devices Meeting (IEDM), December 2017, IEDM17-505～508
【文献】P. Weckx et al., “Novel forksheet device architecture as ultimate logic scaling device towards 2nm”, 2019 IEEE International Electron Devices Meeting (IEDM), December 2019, IEDM19-871～874
【発明の概要】
【発明が解決しようとする課題】
【0007】
本明細書では、ゲート電極をフォーク形状としたナノシートＦＥＴを、従来技術にならってフォークシートトランジスタと呼称する。
【0008】
しかし、これまでに、フォークシートトランジスタを用いた２ポートＳＲＡＭセルのレイアウトに関して、具体的な検討はまだなされていない。
【0009】
本開示は、フォークシートトランジスタを用いた２ポートＳＲＡＭセルのレイアウト構造を提供することを目的とする。
【課題を解決するための手段】
【0010】
本開示の第１態様では、２ポートＳＲＡＭセルを含む半導体記憶装置であって、２ポートＳＲＡＭセルは、一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、一方のノードが第１電源に、他方のノードが第２ノードに、ゲートが第１ノードにそれぞれ接続された第２トランジスタと、一方のノードが第１ノードに、他方のノードが第１電圧と異なる第２電圧を供給する第２電源に、ゲートが第２ノードにそれぞれ接続された第３トランジスタと、一方のノードが第２ノードに、他方のノードが第２電源に、ゲートが第１ノードにそれぞれ接続された第４トランジスタと、一方のノードが第１ライトビット線に、他方のノードが第１ノードに、ゲートがライトワード線にそれぞれ接続された第５トランジスタと、一方のノードが第１ライトビット線と相補ビット線対を構成する第２ライトビット線に、他方のノードが第２ノードに、ゲートがライトワード線にそれぞれ接続された第６トランジスタと、一方のノードが第２電源に、ゲートが第２ノードにそれぞれ接続された第７トランジスタと、一方のノードが第７トランジスタの他方のノードに、他方のノードが第１リードビット線に、ゲートがリードワード線にそれぞれ接続された第８トランジスタとを備える。第１～第８トランジスタは、第１方向に延びている第１～第８ナノシートと、第１～第８ナノシートの、第１方向と垂直をなす第２方向、ならびに、第１および第２方向と垂直をなす第３方向をそれぞれ囲っている第１～第８ゲート配線とをそれぞれ備える。第１、第３、第６および第７ナノシートは、第２方向において、第６、第１、第３、第７ナノシートの順に、並んで形成されている。第２、第４、第５および第８ナノシートは、第２方向において、第４、第２、第５、第８ナノシートの順に、並んで形成されている。第２、第３および第５ナノシートは、第２方向における一方の側である第１側の面が、第２、第３および第５ゲート配線からそれぞれ露出している。第１、第４、第６、第７および第８ナノシートは、第２方向における他方の側である第２側の面が、第１、第４、第６、第７および第８ゲート配線からそれぞれ露出している。第１側は、第３ナノシートの、第１ナノシートに対向する側であり、かつ、第２ナノシートの、第４ナノシートに対向する側である。第２側は、第１ナノシートの、第３ナノシートに対向する側であり、かつ、第４ナノシートの、第２ナノシートに対向する側である。
【0011】
本開示によると、第１～第８トランジスタは、第１～第８ナノシートと、第１～第８ゲート配線とをそれぞれ備える。第１～第８ゲート配線は、第１～第８ナノシートの第２方向および第３方向をそれぞれ囲っている。第２、第３および第５ナノシートは、第２方向における一方の側である第１側の面が、第２、第３および第５ゲート配線からそれぞれ露出している。第１、第４、第６、第７および第８ナノシートは、第２方向における他方の側である第２側の面が、第１、第４、第６、第７および第８ゲート配線からそれぞれ露出している。すなわち、第１～第８トランジスタがそれぞれフォークシートトランジスタで構成される。第１～第８トランジスタにより、フォークシートトランジスタを用いた２ポートＳＲＡＭセルを実現することができる。
【0012】
また、第１および第３ナノシートは、第２方向に並んで形成されている。第２および第４ナノシートは、第２方向に並んで形成されている。第１側は、第３ナノシートの、第１ナノシートに対向する側であり、かつ、第２ナノシートの、第４ナノシートに対向する側である。第２側は、第１ナノシートの、第３ナノシートに対向する側であり、かつ、第４ナノシートの、第２ナノシートに対向する側である。すなわち、第１および第３ナノシートは、第２方向に互いに対向する側の面が第１および第３ゲート配線からそれぞれ露出している。第２および第４ナノシートは、第２方向に互いに対向する側の面が第２および第４ゲート配線からそれぞれ露出している。これにより、第１および第３トランジスタの第２方向における距離、ならびに、第２および第４トランジスタの第２方向における距離をそれぞれ小さくすることができるため、半導体記憶装置の小面積化を図ることができる。
【0013】
したがって、フォークシートトランジスタを用いた２ポートＳＲＡＭセルを実現することができるとともに、半導体記憶装置の小面積化を図ることができる。
【0014】
本開示の第２態様では、２ポートＳＲＡＭセルを含む半導体記憶装置であって、２ポートＳＲＡＭセルは、一方のノードが第１電圧を供給する第１電源に、他方のノードが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、一方のノードが第１電源に、他方のノードが第２ノードに、ゲートが第１ノードにそれぞれ接続された第２トランジスタと、一方のノードが第１ノードに、他方のノードが第１電圧と異なる第２電圧を供給する第２電源に、ゲートが第２ノードにそれぞれ接続された第３トランジスタと、一方のノードが第２ノードに、他方のノードが第２電源に、ゲートが第１ノードにそれぞれ接続された第４トランジスタと、一方のノードが第１ライトビット線に、他方のノードが第１ノードに、ゲートがライトワード線にそれぞれ接続された第５トランジスタと、一方のノードが第１ライトビット線と相補ビット線対を構成する第２ライトビット線に、他方のノードが第２ノードに、ゲートがライトワード線にそれぞれ接続された第６トランジスタと、一方のノードが第２電源に、ゲートが第２ノードにそれぞれ接続された第７トランジスタと、一方のノードが第７トランジスタの他方のノードに、他方のノードが第１リードビット線に、ゲートがリードワード線にそれぞれ接続された第８トランジスタとを備える。第１～第８トランジスタは、第１方向に延びている第１～第８ナノシートと、第１～第８ナノシートの、第１方向と垂直をなす第２方向、ならびに、第１および第２方向と垂直をなす第３方向をそれぞれ囲っている第１～第８ゲート配線とをそれぞれ備える。第１、第３、第６および第７ナノシートは、第２方向において、第６、第１、第３、第７ナノシートの順に、並んで形成されている。第２、第４、第５および第８ナノシートは、前記第２方向において、前記第４、第２、第５、第８ナノシートの順に、並んで形成されている。第２、第３および第５ナノシートは、第２方向における一方の側である第１側の面が、第２、第３および第５ゲート配線からそれぞれ露出している。第１、第４、第６、第７および第８ナノシートは、第２方向における他方の側である第２側の面が、前記第１、第４、第６、第７および第８ゲート配線からそれぞれ露出している。第１側は、第３ナノシートの、第７ナノシートに対向する側であり、かつ、第５ナノシートの、第８ナノシートに対向する側である。第２側は、第７ナノシートの、第３ナノシートに対向する側であり、かつ、第８ナノシートの、第５ナノシートに対向する側である。
【0015】
本開示によると、第１～第８トランジスタは、第１～第８ナノシートと、第１～第８ゲート配線とをそれぞれ備える。第１～第８ゲート配線は、第１～第８ナノシートの第２方向および第３方向をそれぞれ囲っている。第２、第３および第５ナノシートは、第２方向における一方の側である第１側の面が、第２、第３および第５ゲート配線からそれぞれ露出している。第１、第４、第６、第７および第８ナノシートは、第２方向における他方の側である第２側の面が、第１、第４、第６、第７および第８ゲート配線からそれぞれ露出している。すなわち、第１～第８トランジスタがそれぞれフォークシートトランジスタで構成される。第１～第８トランジスタにより、フォークシートトランジスタを用いた２ポートＳＲＡＭセルを実現することができる。
【0016】
また、第３および第７ナノシートは、第２方向に並んで形成されている。第５および第８ナノシートは、第２方向に並んで形成されている。第１側は、第３ナノシートの、第７ナノシートに対向する側であり、かつ、第５ナノシートの、第８ナノシートに対向する側である。第２側は、第７ナノシートの、第３ナノシートに対向する側であり、かつ、第８ナノシートの、第５ナノシートに対向する側である。すなわち、第３および第７ナノシートは、第２方向に互いに対向する側の面が第３および第７ゲート配線からそれぞれ露出している。第５および第８ナノシートは、第２方向に互いに対向する側の面が第５および第８ゲート配線からそれぞれ露出している。これにより、第３および第７トランジスタの第２方向における距離、ならびに、第５および第８トランジスタの第２方向における距離をそれぞれ小さくすることができるため、半導体記憶装置の小面積化を図ることができる。
【0017】
したがって、フォークシートトランジスタを用いた２ポートＳＲＡＭセルを実現することができるとともに、半導体記憶装置の小面積化を図ることができる。
【発明の効果】
【0018】
本開示によると、フォークシートトランジスタを用いた２ポートＳＲＡＭセルを実現することができるとともに、半導体記憶装置の小面積化を図ることができる。
【図面の簡単な説明】
【0019】
【図1】第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す平面図。
【図2】第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す断面図。
【図3】第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す断面図。
【図4】第１実施形態に係る２ポートＳＲＡＭセルの構成を示す回路図。
【図5】第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。
【図6】第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。
【図7】第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。
【図8】第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す断面図。
【図9】第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す平面図。
【図10】第２実施形態に係る２ポートＳＲＡＭセルの構成を示す回路図。
【図11】第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。
【図12】第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。
【図13】第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図。
【図14】フォークシートＦＥＴの基本構造を示す図。
【発明を実施するための形態】
【0020】
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体記憶装置は複数のＳＲＡＭセル（本明細書では、適宜、単にセルという）を備えており、この複数のＳＲＡＭセルのうち少なくとも一部は、ナノシートＦＥＴ（ナノワイヤＦＥＴ）のうち、ゲート電極をフォーク形状としたフォークシートトランジスタを備えるものとする。ナノシートＦＥＴとは、電流が流れる薄いシート（ナノシート）を用いたＦＥＴである。ナノシートは例えばシリコンによって形成されている。そして、半導体記憶装置において、ナノシートＦＥＴの一部は、ゲート電極をフォーク形状としたフォークシートＦＥＴであるものとする。
【0021】
また、本開示では、ナノシートの両端に形成されており、ナノシートＦＥＴのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。また、以下の説明では、図１等の平面図において、図面縦方向をＹ方向（第１方向に相当）、図面横方向をＸ方向（第２方向に相当）、基板面に垂直な方向をＺ方向（第３方向に相当）としている。
【0022】
（フォークシートの構造）
図１４はフォークシートＦＥＴの基本構造を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ｙ－Ｙ’における断面図である。図１４の基本構造では、２つのトランジスタＴＲ１，ＴＲ２が、Ｙ方向において間隔Ｓを空けて並べて配置されている。トランジスタＴＲ１のゲートとなるゲート配線５３１と、トランジスタＴＲ２のゲートとなるゲート配線５３２は、ともにＹ方向に延びており、かつ、Ｘ方向において同じ位置に配置されている。
図１４はフォークシートＦＥＴの基本構造を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ｙ－Ｙ’における断面図である。図１４の基本構造では、２つのトランジスタＴＲ１，ＴＲ２が、Ｙ方向において間隔Ｓを空けて並べて配置されている。トランジスタＴＲ１のゲートとなるゲート配線５３１と、トランジスタＴＲ２のゲートとなるゲート配線５３２は、ともにＹ方向に延びており、かつ、Ｘ方向において同じ位置に配置されている。
【0023】
トランジスタＴＲ１のチャネル領域となるチャネル部５２１と、トランジスタＴＲ２のチャネル領域となるチャネル部５２６は、ナノシートで構成されている。図１４では、チャネル部５２１，５２６はそれぞれ、平面視で重なる３枚のシート構造からなるナノシートによって構成されている。チャネル部５２１のＸ方向における両側に、トランジスタＴＲ１のソース領域またはドレイン領域となるパッド５２２ａ，５２２ｂが形成されている。チャネル部５２６のＸ方向における両側に、トランジスタＴＲ２のソース領域またはドレイン領域となるパッド５２７ａ，５２７ｂが形成されている。パッド５２２ａ，５２２ｂは、チャネル部５２１を構成するナノシートからのエピタキシャル成長によって、形成される。パッド５２７ａ，５２７ｂは、チャネル部５２６を構成するナノシートからのエピタキシャル成長によって、形成される。
【0024】
ゲート配線５３１は、ナノシートで構成されたチャネル部５２１のＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ただし、チャネル部５２１を構成するナノシートは、Ｙ方向におけるトランジスタＴＲ２の側の面が、ゲート配線５３１によって覆われておらず、ゲート配線５３１から露出している。すなわち、図１４（ｂ）の断面図では、ゲート配線５３１は、チャネル部５２１を構成するナノシートの図面右側は覆っておらず、図面上側、左側および下側を覆っている。ゲート配線５３１は、チャネル部５２１を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ２の反対側に長さＯＬだけオーバーラップしている。
【0025】
ゲート配線５３２は、ナノシートで構成されたチャネル部５２６のＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ただし、チャネル部５２６を構成するナノシートは、Ｙ方向におけるトランジスタＴＲ１の側の面は、ゲート配線５３２によって覆われておらず、ゲート配線５３２から露出している。すなわち、図１４（ｂ）の断面図では、ゲート配線５３２は、チャネル部５２６を構成するナノシートの図面左側は覆っておらず、図面上側、右側および下側を覆っている。ゲート配線５３２は、チャネル部５２６を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ１の反対側に長さＯＬだけオーバーラップしている。
【0026】
各ナノシートの幅（Ｙ方向におけるサイズ）をＷ、高さ（Ｚ方向のサイズ）をＨとすると、ゲート実効幅Ｗｅｆｆは、
Ｗｅｆｆ＝２×Ｗ+Ｈ
となる。トランジスタＴＲ１，ＴＲ２のチャネル部５２１，５２６は３枚のナノシートによって構成されているので、トランジスタＴＲ１，ＴＲ２のゲート実効幅は、
３×（２×Ｗ＋Ｈ）
となる。
Ｗｅｆｆ＝２×Ｗ+Ｈ
となる。トランジスタＴＲ１，ＴＲ２のチャネル部５２１，５２６は３枚のナノシートによって構成されているので、トランジスタＴＲ１，ＴＲ２のゲート実効幅は、
３×（２×Ｗ＋Ｈ）
となる。
【0027】
図１４の構造によると、ゲート配線５３１は、チャネル部５２１を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ２の側にオーバーラップしていない。また、ゲート配線５３２は、チャネル部５２６を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ１の側にオーバーラップしていない。これにより、トランジスタＴＲ１，ＴＲ２をより近づけることが可能になり、小面積化が実現できる。
【0028】
なお、トランジスタのチャネル部を構成するナノシートの枚数は、３枚に限られるものではない。すなわち、ナノシートは、１枚のシート構造からなるものであってよいし、平面視で重なる複数枚のシート構造からなるものであってもよい。また、図１４（ｂ）では、ナノシートの断面形状は長方形として図示しているが、これに限られるものではなく、ナノシートの断面形状は、例えば、正方形、円形、楕円形等であってもよい。
【0029】
また、半導体記憶装置内には、フォークシートＦＥＴと、ゲート配線がナノシートの全周囲を囲んでいるナノシートＦＥＴとが、混在していてもかまわない。
【0030】
本明細書では、「ＶＤＤ」「ＶＳＳ」は、電源電圧または電源自体を示す。また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
【0031】
また、本明細書では、ナノシートの両端に形成され、トランジスタのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。
【0032】
また、以降の実施形態における平面図および断面図においては、各絶縁膜等の記載は省略することがある。また、以降の実施形態における平面図および断面図については、ナノシートおよびその両側のパッドを、簡易化した直線状の形状で記載することがある。また、本明細書において、「同一サイズ」等のように、サイズ等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
【0033】
また、本明細書では、トランジスタのソースおよびドレインのことを、適宜、トランジスタの「ノード」と称する。すなわち、トランジスタの一方のノードとは、トランジスタのソースまたはドレインのことを指し、トランジスタの両方のノードとは、トランジスタのソースおよびドレインのことを指す。
【0034】
また、以下の実施形態およびその変形例において、同様の部材等については、同じ符号を付して説明を省略することがある。
【0035】
（第１実施形態）
図１～図３は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す図であり、図１（ａ），（ｂ）は平面図、図２（ａ）～（ｃ）および図３（ａ），（ｂ）は平面視横方向における断面図である。具体的には、図１（ａ）は、Ｍ１，Ｍ２配線層である、セル上部を示し、図１（ｂ）はＭ１，Ｍ２配線層よりも下層であり、ナノシートＦＥＴを含む部分である、セル下部を示す。図２（ａ）は線Ｘ１－Ｘ１’の断面、図２（ｂ）は線Ｘ２－Ｘ２’の断面、図２（ｃ）は線Ｘ３－Ｘ３’の断面、図３（ａ）は線Ｘ４－Ｘ４’の断面、図３（ｂ）は線Ｘ５－Ｘ５’の断面である。
図１～図３は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す図であり、図１（ａ），（ｂ）は平面図、図２（ａ）～（ｃ）および図３（ａ），（ｂ）は平面視横方向における断面図である。具体的には、図１（ａ）は、Ｍ１，Ｍ２配線層である、セル上部を示し、図１（ｂ）はＭ１，Ｍ２配線層よりも下層であり、ナノシートＦＥＴを含む部分である、セル下部を示す。図２（ａ）は線Ｘ１－Ｘ１’の断面、図２（ｂ）は線Ｘ２－Ｘ２’の断面、図２（ｃ）は線Ｘ３－Ｘ３’の断面、図３（ａ）は線Ｘ４－Ｘ４’の断面、図３（ｂ）は線Ｘ５－Ｘ５’の断面である。
【0036】
図４は第１実施形態に係る２ポートＳＲＡＭセルの構成を示す回路図である。図４に示すように、２ポートＳＲＡＭセルには、ロードトランジスタＰＵ１，ＰＵ２と、ドライブトランジスタＰＤ１，ＰＤ２と、アクセストランジスタＰＧ１，ＰＧ２と、リードドライブトランジスタＲＰＤ１と、リードアクセストランジスタＲＰＧ１とにより構成される２ポートＳＲＡＭ回路が構成されている。ロードトランジスタＰＵ１，ＰＵ２は、Ｐ型ＦＥＴであり、ドライブトランジスタＰＤ１，ＰＤ２、アクセストランジスタＰＧ１，ＰＧ２、リードドライブトランジスタＲＰＤ１およびリードアクセストランジスタＲＰＧ１は、Ｎ型ＦＥＴである。
【0037】
ロードトランジスタＰＵ１は、電源ＶＤＤと第１ノードＮＡとの間に設けられており、ドライブトランジスタＰＤ１は、第１ノードＮＡと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１は、ゲートが第２ノードＮＢに接続されており、インバータＩＮＶ１を構成している。ロードトランジスタＰＵ２は、電源ＶＤＤと第２ノードＮＢとの間に設けられており、ドライブトランジスタＰＤ２は、第２ノードＮＢと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ２およびドライブトランジスタＰＤ２は、ゲートが第１ノードＮＡに接続されており、インバータＩＮＶ２を構成している。すなわち、一方のインバータの出力は他方のインバータの入力に接続されており、これにより、ラッチが構成されている。
【0038】
アクセストランジスタＰＧ１は、ライトビット線ＷＢＬと第１ノードＮＡとの間に設けられており、ゲートがライトワード線ＷＷＬに接続されている。アクセストランジスタＰＧ２は、ライトビット線ＷＢＬＢと第２ノードＮＢとの間に設けられており、ゲートがライトワード線ＷＷＬに接続されている。なお、ライトビット線ＷＢＬ，ＷＢＬＢは、相補ライトビット線対を構成する。
【0039】
リードドライブトランジスタＲＰＤ１は、ソースが電源ＶＳＳに、ゲートが第２ノードＮＢに、ドレインがリードアクセストランジスタＲＰＧ１のソースにそれぞれ接続されている。リードアクセストランジスタＲＰＧ１は、ゲートがリードワード線ＲＷＬに、ドレインがリードビット線ＲＢＬにそれぞれ接続されている。
【0040】
２ポートＳＲＡＭ回路では、相補ライトビット線対を構成するライトビット線ＷＢＬ，ＷＢＬＢを、ハイレベルおよびローレベルにそれぞれ駆動し、ライトワード線ＷＷＬをハイレベルに駆動すると、第１ノードＮＡにハイレベルが書き込まれ、第２ノードＮＢにローレベルが書き込まれる。一方、ライトビット線ＷＢＬ，ＷＢＬＢを、ローレベルおよびハイレベルにそれぞれ駆動し、ライトワード線ＷＷＬをハイレベルに駆動すると、第１ノードＮＡにローレベルが書き込まれ、第２ノードＮＢにハイレベルが書き込まれる。そして、第１および第２ノードＮＡ，ＮＢにデータがそれぞれ書き込まれている状態で、ライトワード線ＷＷＬをローレベルに駆動すると、ラッチ状態が確定し、第１および第２ノードＮＡ，ＮＢに書き込まれているデータが保持される。
【0041】
また、予めリードビット線ＲＢＬをハイレベルにプリチャージしておき、リードワード線ＲＷＬをハイレベルに駆動すると、第２ノードＮＢに書き込まれたデータに応じてリードビット線ＲＢＬの状態が確定するため、ＳＲＡＭセルからのデータの読み出しを行うことができる。具体的に、第２ノードＮＢがハイレベルであれば、リードビット線ＲＢＬはローレベルにディスチャージされる。一方、第２ノードＮＢがローレベルであれば、リードビット線ＲＢＬはハイレベルを保持する。
【0042】
以上に説明したように、２ポートＳＲＡＭセルは、ライトビット線ＷＢＬ，ＷＢＬＢ，リードビット線ＲＢＬ、ライトワード線ＷＷＬおよびリードワード線ＲＷＬを制御することによって、ＳＲＡＭセルへのデータ書き込み、データ保持およびＳＲＡＭセルからのデータ読み出し機能を有する。
【0043】
なお、以下の説明では、図１等の平面図において縦横に走る実線、および、図２等の断面図において縦に走る実線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
【0044】
また、図１等の平面図においてセルを取り囲むように表示された点線は、２ポートＳＲＡＭセルのセル枠（２ポートＳＲＡＭセルの外縁）を示す。２ポートＳＲＡＭセルは、セル枠が、Ｘ方向またはＹ方向に隣接するセルのセル枠と接するように配置される。
【0045】
また、図１等の平面図において、２ポートＳＲＡＭセルのＸ方向両側には、それぞれ、２ポートＳＲＡＭをＸ方向に反転したものが配置される。２ポートＳＲＡＭセルのＹ方向両側には、それぞれ、２ポートＳＲＡＭをＹ方向に反転したものが配置される。
【0046】
図１（ｂ）に示すように、基板上には、Ｘ方向およびＹ方向に広がるナノシート（nanosheet）２１ａ～２１ｈが形成されている。ナノシート２１ａ～２１ｄは、Ｘ方向において、ナノシート２１ａ～２１ｄの順に並んでいる。ナノシート２１ｅ～２１ｈは、Ｘ方向において、ナノシート２１ｅ～２１ｈの順に並んでいる。また、ナノシート２１ａ，２１ｃ，２１ｄは、ナノシート２１ｅ，２１ｇ，２１ｈとＹ方向に並んで形成されている。
【0047】
また、ナノシート２１ａ，２１ｃ，２１ｄ，２１ｅ，２１ｇ，２１ｈのＸ方向の幅は、ナノシート２１ｂ，２１ｆのＸ方向の幅の２倍となっている。
【0048】
また、ナノシート２１ｄ，２１ｈは、図面右側のセル境界に近接して形成されている。ナノシート２１ａ，２１ｅは、図面左側のセル境界に近接して形成されている。
【0049】
ナノシート２１ａ～２１ｈが、アクセストランジスタＰＧ２、ロードトランジスタＰＵ１、ドライブトランジスタＰＤ１、リードドライブトランジスタＲＰＤ１、ドライブトランジスタＰＤ２、ロードトランジスタＰＵ２、アクセストランジスタＰＧ１およびリードアクセストランジスタＲＰＧ１のチャネル部をそれぞれ構成する。
【0050】
ゲート配線（Gate）３１ａ～３１ｇは、Ｘ方向およびＺ方向に延びている。ゲート配線３１ａ～３１ｃはＸ方向に並んでおり、ゲート配線３１ｄ～３１ｇはＸ方向に並んでいる。
【0051】
また、ゲート配線３１ａは、ナノシート２１ａと平面視で重なっている。ゲート配線３１ｂは、ナノシート２１ｂと平面視で重なっている。ゲート配線３１ｃは、ナノシート２１ｃ，２１ｄと平面視で重なっている。ゲート配線３１ｄは、ナノシート２１ｅと平面視で重なっている。ゲート配線３１ｅは、ナノシート２１ｆと平面視で重なっている。ゲート配線３１ｆは、ナノシート２１ｇと平面視で重なっている。ゲート配線３１ｇは、ナノシート２１ｈと平面視で重なっている。
【0052】
ゲート配線３１ａは、アクセストランジスタＰＧ２のゲートとなる。ゲート配線３１ｂは、ロードトランジスタＰＵ１のゲートとなる。ゲート配線３１ｃは、ドライブトランジスタＰＤ１およびリードドライブトランジスタＲＰＤ１のゲートとなる。ゲート配線３１ｄは、ドライブトランジスタＰＤ２のゲートとなる。ゲート配線３１ｅは、ロードトランジスタＰＵ２のゲートとなる。ゲート配線３１ｆは、アクセストランジスタＰＧ１のゲートとなる。ゲート配線３１ｇは、リードアクセストランジスタＲＰＧ１のゲートとなる。
【0053】
ゲート配線３１ｂ，３１ｃは、Ｘ方向に延びるブリッジ部３５ａを介して、接続されている。ゲート配線３１ｄ，３１ｅは、Ｘ方向に延びるブリッジ部３５ｂを介して、接続されている。ゲート配線３１ｇは、Ｘ方向に延びるブリッジ部３５ｃを介して、当該２ポートＳＲＡＭセルの図面右側に配置された２ポートＳＲＡＭセルのゲート配線３１ｇと接続されている。
【0054】
ナノシート２１ａの図面上端、ナノシート２１ａ，２１ｅの間、ナノシート２１ｅの図面下端、ナノシート２１ｃの図面上端、ナノシート２１ｃ，２１ｇの間、ナノシート２１ｇの図面下端、ナノシート２１ｄの図面上端、ナノシート２１ｄ，２１ｈの間、および、ナノシート２１ｈの図面下端に、Ｎ型半導体がドーピングされたパッド４１ａ～４１ｉがそれぞれ形成されている。パッド４１ａ，４１ｂがアクセストランジスタＰＧ２のノードを構成する。パッド４１ｂ，４１ｃがドライブトランジスタＰＤ２のノードを構成する。パッド４１ｄ，４１ｅがドライブトランジスタＰＤ１のノードを構成する。パッド４１ｅ，４１ｆがアクセストランジスタＰＧ１のノードを構成する。パッド４１ｇ，４１ｈがリードドライブトランジスタＲＰＤ１のノードを構成する。パッド４１ｈ，４１ｉがリードアクセストランジスタＲＰＧ１のノードを構成する。
【0055】
すなわち、ナノシート２１ａ、ゲート配線３１ａおよびパッド４１ａ，４１ｂによって、アクセストランジスタＰＧ２が構成される。ナノシート２１ｃ、ゲート配線３１ｃおよびパッド４１ｄ，４１ｅによって、ドライブトランジスタＰＤ１が構成される。ナノシート２１ｄ、ゲート配線３１ｃおよびパッド４１ｇ，４１ｈによって、リードドライブトランジスタＲＰＤ１が構成される。ナノシート２１ｅ、ゲート配線３１ｄおよびパッド４１ｂ，４１ｃによって、ドライブトランジスタＰＤ２が構成される。ナノシート２１ｇ、ゲート配線３１ｆおよびパッド４１ｅ，４１ｆによって、アクセストランジスタＰＧ１が構成される。ナノシート２１ｈ、ゲート配線３１ｇおよびパッド４１ｈ，４１ｉによって、リードアクセストランジスタＲＰＧ１が構成される。
【0056】
ナノシート２１ｂの図面上端、ナノシート２１ｂの図面下端、ナノシート２１ｆの図面上端、および、ナノシート２１ｆの図面下端に、Ｐ型半導体がドーピングされたパッド４１ｊ～４１ｍがそれぞれ形成されている。パッド４１ｊ，４１ｋがロードトランジスタＰＵ１のノードを構成する。パッド４１ｌ，４１ｍがロードトランジスタＰＵ２のノードを構成する。
【0057】
すなわち、ナノシート２１ｂ、ゲート配線３１ｂおよびパッド４１ｊ，４１ｋによって、ロードトランジスタＰＵ１が構成される。ナノシート２１ｆ、ゲート配線３１ｅおよびパッド４１ｌ，４１ｍによって、ロードトランジスタＰＵ２が構成される。
【0058】
したがって、アクセストランジスタＰＧ２、ロードトランジスタＰＵ１、ドライブトランジスタＰＤ１およびリードドライブトランジスタＲＰＤ１が、Ｘ方向に並んで形成されている。ドライブトランジスタＰＤ２、ロードトランジスタＰＵ２、アクセストランジスタＰＧ１およびリードアクセストランジスタＲＰＧ１がＸ方向に並んで形成されている。また、アクセストランジスタＰＧ２およびドライブトランジスタＰＤ２がＹ方向に並んで形成されている。ドライブトランジスタＰＤ１およびアクセストランジスタＰＧ１がＹ方向に並んで形成されている。リードドライブトランジスタＲＰＤ１およびリードアクセストランジスタＲＰＧ１がＹ方向に並んで形成されている。
【0059】
ローカル配線層には、Ｘ方向に延びるローカル配線（LI：Local Interconnect）５１ａ～５１ｊが形成されている。ローカル配線５１ａはパッド４１ａと接続されている。ローカル配線５１ｂはパッド４１ｊと接続されている。ローカル配線５１ｃはパッド４１ｄ，４１ｇと接続されている。ローカル配線５１ｄはパッド４１ｂ，４１ｌと接続されている。ローカル配線５１ｅはパッド４１ｋ，４１ｅと接続されている。ローカル配線５１ｆはパッド４１ｈと接続されている。ローカル配線５１ｇはパッド４１ｃと接続されている。ローカル配線５１ｈはパッド４１ｍと接続されている。ローカル配線５１ｉはパッド４１ｆと接続されている。ローカル配線５１ｊはパッド４１ｉと接続されている。
【0060】
また、ローカル配線５１ｄは、シェアードコンタクト(Shared-contact)６１を介して、ゲート配線３１ｂと接続されている。ローカル配線５１ｅは、シェアードコンタクト６２を介して、ゲート配線３１ｅと接続されている。なお、ゲート配線３１ｄ，３１ｅ、ブリッジ部３５ｂ、ローカル配線５１ｅおよびシェアードコンタクト６２が第１ノードＮＡに相当する。ゲート配線３１ｂ，３１ｃ、ブリッジ部３５ａ、ローカル配線５１ｄおよびシェアードコンタクト６１が第２ノードＮＢに相当する。
【0061】
図１（ａ）に示すように、Ｍ１配線層には、セルの図面上下両端にかけてＹ方向に延びる配線７１ａ～７１ｆが形成されている。また、配線７１ｇ～７１ｉが形成されている。配線７１ａ，７１ｃは、電源電圧ＶＳＳを供給する。配線７１ｂは、電源電圧ＶＤＤを供給する。配線７１ｄ～７１ｆは、ライトビット線ＷＢＬＢ，ＷＢＬおよびリードビット線ＲＢＬにそれぞれ相当する。
【0062】
配線７１ａは、コンタクト（via）８１ａを介して、ローカル配線５１ｇと接続されている。配線７１ｂは、コンタクト８１ｂを介してローカル配線５１ｂと接続されており、コンタクト８１ｃを介してローカル配線５１ｈと接続されている。配線７１ｃは、コンタクト８１ｄを介して、ローカル配線５１ｃと接続されている。配線７１ｄは、コンタクト８１ｅを介して、ローカル配線５１ａと接続されている。配線７１ｅは、コンタクト８１ｆを介して、ローカル配線５１ｉと接続されている。配線７１ｆは、コンタクト８１ｇを介して、ローカル配線５１ｊと接続されている。
【0063】
配線７１ｇは、コンタクト（Gate-contact）８２ａを介して、ゲート配線３１ａと接続されている。配線７１ｈは、コンタクト８２ｂを介して、ゲート配線３１ｆと接続されている。配線７１ｉは、コンタクト８２ｃおよびブリッジ部３５ｃを介して、ゲート配線３１ｇと接続されている。
【0064】
Ｍ１配線層の上層であるＭ２配線層に、セルの図面左右両端にかけてＸ方向に延びる配線９１，９２が形成されている。配線９１がライトワード線ＷＷＬに相当し、配線９２がリードワード線ＲＷＬにそれぞれ相当する。
【0065】
配線９１は、コンタクト１０１を介して配線７１ｇと接続されており、コンタクト１０２を介して配線７１ｈと接続されている。配線９２は、コンタクト１０３を介して、配線７１ｉと接続されている。
【0066】
図２（ｂ）および図３（ａ）に示すように、ナノシート２１ａ～２１ｈは、それぞれ、３枚のシート状の半導体（ナノシート）からなる。ナノシート２１ａ～２１ｈは、それぞれを構成するナノシートが、平面視で重なるように配置されており、Ｚ方向に離間して形成されている。すなわち、本実施形態に係る２ポートＳＲＡＭに構成されるナノシートＦＥＴは、それぞれ、３枚のナノシートを含む。
【0067】
また、ナノシート２１ａ～２１ｈは、それぞれ、Ｘ方向およびＺ方向における外周がゲート配線に囲われている。ここで、ナノシート２１ａ～２１ｈは、それぞれ、Ｘ方向およびＺ方向における外周の一部がゲート配線に覆われておらず、ゲート配線から露出している。
【0068】
具体的に、ナノシート２１ａ，２１ｂ，２１ｄ，２１ｅ，２１ｈは、図面右側の面がゲート配線３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｇにそれぞれ覆われておらず、ゲート配線３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｇからそれぞれ露出している。ナノシート２１ｃ，２１ｆ，２１ｇは、図面左側の面がゲート配線３１ｃ，３１ｅ，３１ｆにそれぞれ覆われておらず、ゲート配線３１ｃ，３１ｅ，３１ｆからそれぞれ露出している。
【0069】
すなわち、ナノシート２１ｂ，２１ｃは、Ｘ方向において、互いに対向する側の面がゲート配線３１ｂ，３１ｃからそれぞれ露出している。ナノシート２１ｅ，２１ｆは、Ｘ方向において、互いに対向する側の面がゲート配線３１ｄ，３１ｅからそれぞれ露出している。これにより、ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１の間のＸ方向における距離ｄ１、ならびに、ドライブトランジスタＰＤ２およびロードトランジスタＰＵ２の間のＸ方向における距離ｄ１を、それぞれ、Ｘ方向に隣接して配置された、他のトランジスタ同士の間のＸ方向における距離（例えば、ドライブトランジスタＰＤ１およびリードドライブトランジスタＲＰＤ１のＸ方向における距離ｄ２）よりも小さくすることができる。
【0070】
また、ナノシート２１ｄ，２１ｈは、図面右側のセル境界に近接して形成されている。ナノシート２１ｄ，２１ｈは、図面右側の面が、ゲート配線３１ｃ，３１ｇからそれぞれ露出している。図１の２ポートＳＲＡＭセルは、Ｘ方向に反転された２ポートＳＲＡＭセルが図面右側に配置される。すなわち、Ｘ方向に並んで配置された２ポートＳＲＡＭセルにおいて、ナノシート２１ｄ同士は互いに対向する側の面がゲート配線３１ｃから露出しており、ナノシート２１ｈ同士は、互いに対向する側の面がゲート配線３１ｇから露出している。これにより、リードドライブトランジスタＲＰＤ１同士の間のＸ方向における距離ｄ１、および、リードアクセストランジスタＲＰＧ１同士の間のＸ方向における距離ｄ１を、それぞれ、Ｘ方向に隣接して配置された、他のトランジスタ同士の間のＸ方向における距離（例えば、ドライブトランジスタＰＤ１およびリードドライブトランジスタＲＰＤ１のＸ方向における距離ｄ２）よりも小さくすることができる。
【0071】
以上の構成により、ロードトランジスタＰＵ１は、パッド４１ｊが電源電圧ＶＤＤを供給する配線７１ｂに、パッド４１ｋがローカル配線５１ｅ（第１ノードＮＡ）に、ゲート配線３１ｂがシェアードコンタクト６１（第２ノードＮＢ）にそれぞれ接続されている。ロードトランジスタＰＵ２は、パッド４１ｍが電源電圧ＶＤＤを供給する配線７１ｂに、パッド４１ｌがローカル配線５１ｄ（第２ノードＮＢ）に、ゲート配線３１ｅがシェアードコンタクト６２（第１ノードＮＡ）にそれぞれ接続されている。ドライブトランジスタＰＤ１は、パッド４１ｅがローカル配線５１ｅ（第１ノードＮＡ）に、パッド４１ｄが電源電圧ＶＳＳを供給する配線７１ｃに、ゲート配線３１ｃがシェアードコンタクト６１（第２ノードＮＢ）にそれぞれ接続されている。ドライブトランジスタＰＤ２は、パッド４１ｂがローカル配線５１ｄ（第２ノードＮＢ）に、パッド４１ｃが電源電圧ＶＳＳを供給する配線７１ａに、ゲート配線３１ｄがシェアードコンタクト６２（第１ノードＮＡ）にそれぞれ接続されている。アクセストランジスタＰＧ１は、パッド４１ｆが配線７１ｅ（ライトビット線ＷＢＬ）に、パッド４１ｅがローカル配線５１ｅ（第１ノードＮＡ）に、ゲート配線３１ｆが配線９１（ライトワード線ＷＷＬ）にそれぞれ接続されている。アクセストランジスタＰＧ２は、パッド４１ａが配線７１ｄ（ライトビット線ＷＢＬＢ）に、パッド４１ｂがローカル配線５１ｄ（第２ノードＮＢ）に、ゲート配線３１ａが配線９１（ライトワード線ＷＷＬ）にそれぞれ接続されている。リードドライブトランジスタＲＰＤ１は、パッド４１ｇが電源電圧ＶＳＳを供給する配線７１ｃに、ゲート配線３１ｃがシェアードコンタクト６１（第２ノードＮＢ）にそれぞれ接続されている。リードアクセストランジスタＲＰＧ１は、パッド４１ｉが配線７１ｆ（リードビット線ＲＢＬ）に、ゲート配線３１ｇが配線９２（リードワード線ＲＷＬ）にそれぞれ接続されている。リードドライブトランジスタＲＰＤ１およびリードアクセストランジスタＲＰＧ１はパッド４１ｈを共有している。
【0072】
ロードトランジスタＰＵ１，ＰＵ２、ドライブトランジスタＰＤ１，ＰＤ２、アクセストランジスタＰＧ１，ＰＧ２、リードドライブトランジスタＲＰＤ１およびリードアクセストランジスタＲＰＧ１は、Ｙ方向に延びているナノシート２１ｂ，２１ｆ，２１ｃ，２１ｅ，２１ｇ，２１ａ，２１ｄ，２１ｈと、Ｘ方向に延びているゲート配線３１ｂ，３１ｅ，３１ｃ，３１ｄ，３１ｆ，３１ａ，３１ｃ，３１ｇとをそれぞれ備える。ナノシート２１ａ～２１ｄは、Ｘ方向において、ナノシート２１ａ～２１ｄの順に、並んで形成されている。ナノシート２１ｅ～２１ｈは、Ｘ方向において、ナノシート２１ｅ～２１ｈの順に、並んで形成されている。ゲート配線３１ａ，３１ｂ，３１ｄ～３１ｇは、ナノシート２１ａ，２１ｂ，２１ｅ～２１ｈのＸ方向およびＺ方向の外周をそれぞれ囲っている。ゲート配線３１ｃは、ナノシート２１ｃ，２１ｄのＸ方向およびＺ方向の外周を囲っている。ナノシート２１ｃ，２１ｆ，２１ｇは、Ｘ方向における図面左側の面が、ゲート配線３１ｃ，３１ｅ，３１ｆからそれぞれ露出している。ナノシート２１ａ，２１ｂ，２１ｄ，２１ｅ，２１ｈは、Ｘ方向における図面右側の面が、ゲート配線３１ａ～３１ｄ，３１ｇからそれぞれ露出している。
【0073】
すなわち、ロードトランジスタＰＵ１，ＰＵ２、ドライブトランジスタＰＤ１，ＰＤ２、アクセストランジスタＰＧ１，ＰＧ２、リードドライブトランジスタＲＰＤ１およびリードアクセストランジスタＲＰＧ１は、それぞれフォークシートトランジスタにより構成されている。これにより、フォークシートトランジスタを用いた２ポートＳＲＡＭセルが実現されている。
【0074】
また、ナノシート２１ｂ，２１ｃは、互いに対向する側の面が、ゲート配線３１ｂ，３１ｃからそれぞれ露出している。ナノシート２１ｅ，２１ｆは、互いに対向する側の面が、ゲート配線３１ｄ，３１ｅからそれぞれ露出している。このため、ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１の間のＸ方向における距離ｄ１、ならびに、ドライブトランジスタＰＤ２およびロードトランジスタＰＵ２の間のＸ方向における距離ｄ１を、それぞれ小さくすることができる。これにより、半導体記憶装置の小面積化を図ることができる。
【0075】
したがって、フォークシートトランジスタを用いた２ポートＳＲＡＭセルを実現することができるとともに、半導体記憶装置の小面積化を図ることができる。
【0076】
また、ナノシート２１ｄ，２１ｈは、図面右側のセル境界に近接して形成されている。ナノシート２１ｄ，２１ｈは、Ｘ方向における図面右側の面が、ゲート配線３１ｃ，３１ｇからそれぞれ露出している。図１の２ポートＳＲＡＭセルは、Ｘ方向に反転された２ポートＳＲＡＭセルが、図面右側に配置される。すなわち、Ｘ方向に並んで配置された２ポートＳＲＡＭセルにおいて、ナノシート２１ｄ同士は、互いに対向する側の面が、ゲート配線３１ｃから露出しており、ナノシート２１ｈ同士は、互いに対向する側の面が、ゲート配線３１ｇから露出している。これにより、リードドライブトランジスタＲＰＤ１同士の間のＸ方向における距離ｄ１、ならびに、リードアクセストランジスタＲＰＧ１同士の間のＸ方向における距離ｄ１をそれぞれ小さくすることができるため、半導体記憶装置の小面積化を図ることができる。
【0077】
なお、ナノシート２１ａ，２１ｃ，２１ｄ，２１ｅ，２１ｇ，２１ｈのＸ方向の幅は、ナノシート２１ｂ，２１ｆのＸ方向の幅の２倍となっているが、これに限られない。ナノシート２１ａ～２１ｆのそれぞれのＸ方向の幅（すなわち、各トランジスタのゲート幅）は、２ポートＳＲＡＭセル回路の動作安定性等を考慮して決定すればよい。
【0078】
また、シェアードコンタクト６１，６２は、ゲート配線とＭ１配線とを接続するコンタクト８２ａ～８２ｃと同じプロセス工程にて製造されてもよいし、異なるプロセス工程にて製造されてもよい。
【0079】
（変形例１）
図５は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図５（ａ）はセル上部を示し、図５（ｂ）はセル下部を示す。図５では、図１と比較すると、各ナノシートは、Ｘ方向において、図１と反対側の面が、ゲート配線から露出している。
図５は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図５（ａ）はセル上部を示し、図５（ｂ）はセル下部を示す。図５では、図１と比較すると、各ナノシートは、Ｘ方向において、図１と反対側の面が、ゲート配線から露出している。
【0080】
図５（ｂ）に示すように、ナノシート２１ｂは、平面視において、ナノシート２１ｆの図面右側上方に形成されている。
【0081】
また、ゲート配線３１ｂは、ナノシート２１ｂ，２１ｃと平面視で重なっている。ゲート配線３１ｃは、ナノシート２１ｄと平面視で重なっている。ゲート配線３１ｄは、ナノシート２１ｅ，２１ｆと平面視で重なっている。図５では、ゲート配線３１ｂがロードトランジスタＰＵ１およびドライブトランジスタＰＤ１のゲートとなり、ゲート配線３１ｄがドライブトランジスタＰＤ２およびロードトランジスタＰＵ２のゲートとなる。
【0082】
また、ゲート配線３１ａ，３１ｂの間に、Ｘ方向およびＺ方向に延びているゲート配線３２ａが形成されている。ゲート配線３１ｄ，３１ｆの間に、Ｘ方向およびＺ方向に延びているゲート配線３２ｂが形成されている。ゲート配線３２ａは、ブリッジ部３６ａを介してゲート配線３１ｂと接続されており、シェアードコンタクト６１を介してローカル配線５１ｄと接続されている。ゲート配線３２ｂは、ブリッジ部３６ｂを介してゲート配線３１ｄと接続されており、シェアードコンタクト６２を介してローカル配線５１ｅと接続されている。
【0083】
また、ゲート配線３１ａは、ブリッジ部３６ｃを介して、当該２ポートＳＲＡＭセルの図面左側に隣接して配置された２ポートＳＲＡＭセルのゲート配線３１ａと接続されている。ゲート配線３１ａは、ブリッジ部３６ｃおよびコンタクト８２ａを介して、配線７１ｇと接続されている。ゲート配線３１ｇは、コンタクト８２ｃを介して、配線７１ｉと接続されている。
【0084】
図５では、ナノシート２１ａ，２１ｂ，２１ｄ，２１ｅ，２１ｈは、図面左側の面がゲート配線３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｇにそれぞれ覆われておらず、ゲート配線３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｇからそれぞれ露出している。ナノシート２１ｃ，２１ｆ，２１ｇは、図面右側の面がゲート配線３１ｂ，３１ｄ，３１ｆにそれぞれ覆われておらず、ゲート配線３１ｂ，３１ｄ，３１ｆから露出している。すなわち、ナノシート２１ｃ，２１ｄは、互いに対向する側の面がゲート配線３１ｂ，３１ｃからそれぞれ露出している。ナノシート２１ｇ，２１ｈは、互いに対向する側の面がゲート配線３１ｆ，３１ｇからそれぞれ露出している。これにより、ドライブトランジスタＰＤ１およびリードドライブトランジスタＲＰＤ１の間のＸ方向における距離ｄ１、ならびに、アクセストランジスタＰＧ１およびリードアクセストランジスタＲＰＧ１の間のＸ方向における距離ｄ１を、それぞれ、Ｘ方向に隣接して配置された、他のトランジスタ同士の間のＸ方向における距離（例えば、ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１のＸ方向における距離ｄ３）よりも小さくすることができる。
【0085】
また、ナノシート２１ａ，２１ｅは、図面左側のセル境界に近接して形成されている。ナノシート２１ａ，２１ｅは、図面左側の面が、ゲート配線３１ａ，３１ｄからそれぞれ露出している。図５の２ポートＳＲＡＭセルは、Ｘ方向に反転された２ポートＳＲＡＭセルが図面左側に配置される。すなわち、Ｘ方向に並んで配置された２ポートＳＲＡＭセルにおいて、ナノシート２１ａ同士は互いに対向する側の面がゲート配線３１ａから露出しており、ナノシート２１ｅ同士は、互いに対向する側の面がゲート配線３１ｄから露出している。これにより、アクセストランジスタＰＧ２同士の間のＸ方向における距離ｄ１、および、ドライブトランジスタＰＤ２同士の間のＸ方向における距離ｄ１を、それぞれ、Ｘ方向に隣接して配置された、他のトランジスタ同士の間のＸ方向における距離（例えば、ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１のＸ方向における距離ｄ３）よりも小さくすることができる。
【0086】
図５のレイアウト構造では、ロードトランジスタＰＵ１，ＰＵ２、ドライブトランジスタＰＤ１，ＰＤ２、アクセストランジスタＰＧ１，ＰＧ２、リードドライブトランジスタＲＰＤ１およびリードアクセストランジスタＲＰＧ１は、それぞれ、フォークシートトランジスタにより構成されている。これにより、フォークシートトランジスタを用いた２ポートＳＲＡＭセルが実現されている。
【0087】
また、ナノシート２１ａ～２１ｄは、Ｘ方向において、ナノシート２１ａ～２１ｄの順に並んでいる。ナノシート２１ｅ～２１ｈは、Ｘ方向において、ナノシート２１ｅ～２１ｈの順に並んでいる。ナノシート２１ｃ，２１ｇは、図面右側の面が、ゲート配線３１ｂ，３１ｆからそれぞれ露出している。ナノシート２１ｄ，２１ｈは、図面左側の面が、ゲート配線３１ｃ，３１ｇからそれぞれ露出している。すなわち、ナノシート２１ｃ，２１ｄは、互いに対向する側の面が、ゲート配線３１ｂ，３１ｃからそれぞれ露出している。ナノシート２１ｇ，２１ｈは、互いに対向する側の面が、ゲート配線３１ｆ，３１ｇからそれぞれ露出している。このため、ドライブトランジスタＰＤ１およびリードドライブトランジスタＲＰＤ１のＸ方向における距離ｄ１、ならびに、アクセストランジスタＰＧ１およびリードアクセストランジスタＲＰＧ１のＸ方向における距離ｄ１を、それぞれ小さくすることができる。これにより、半導体記憶装置の小面積化を図ることができる。
【0088】
したがって、図５のレイアウト構造により、フォークシートトランジスタを用いた２ポートＳＲＡＭセルを実現することができるとともに、半導体記憶装置の小面積化を図ることができる。
【0089】
また、ナノシート２１ｂは、平面視において、ナノシート２１ｆの図面右側上方に形成されている。ナノシート２１ｂは、図面左側の面が、ゲート配線３１ｂから露出している。ナノシート２１ｆは、図面右側の面が、ゲート配線３１ｄから露出している。すなわち、ナノシート２１ｂ，２１ｆは、Ｘ方向において、互いに対向する側の面が、ゲート配線３１ｂ，３１ｄからそれぞれ露出している。このため、ロードトランジスタＰＵ１，ＰＵ２のＸ方向における距離ｄ１を小さくすることができる。これにより、半導体記憶装置の小面積化を図ることができる。
【0090】
また、ナノシート２１ａ，２１ｅは、図面左側のセル境界に近接して形成されている。ナノシート２１ａ，２１ｅは、図面左側の面が、ゲート配線３１ａ，３１ｄからそれぞれ露出している。図５の２ポートＳＲＡＭセルは、Ｘ方向に反転された２ポートＳＲＡＭセルが図面左側に配置される。すなわち、Ｘ方向に並んで配置された２ポートＳＲＡＭセルにおいて、ナノシート２１ａ同士は、互いに対向する側の面が、ゲート配線３１ａから露出しており、ナノシート２１ｅ同士は、互いに対向する側の面が、ゲート配線３１ｄから露出している。これにより、アクセストランジスタＰＧ２同士の間のＸ方向における距離ｄ１、ならびに、ドライブトランジスタＰＤ２同士の間のＸ方向における距離ｄ１をそれぞれ小さくすることができるため、半導体記憶装置の小面積化を図ることができる。
【0091】
なお、電源電圧ＶＤＤを供給する配線７１ｂ、および、電源電圧ＶＳＳを供給する配線７１ａ，７１ｃが、Ｍ１配線層に形成されているが、これに限られない。
【0092】
（変形例２）
図６は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図６（ａ）はセル上部を示し、図６（ｂ）はセル下部を示す。図６では、図５と比較すると、一部のローカル配線においてＸ方向の長さが短くなっており、シェアードコンタクトのＸ方向における幅が小さくなっている。
図６は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図６（ａ）はセル上部を示し、図６（ｂ）はセル下部を示す。図６では、図５と比較すると、一部のローカル配線においてＸ方向の長さが短くなっており、シェアードコンタクトのＸ方向における幅が小さくなっている。
【0093】
例えば、図５（ｂ）では、ローカル配線５１ａは、図面左端が、パッド４１ａの図面左端に揃うように形成されている。これに対して、図６（ｂ）では、ローカル配線５１ａは、図面左端が、パッド４１ａのＸ方向における中央付近に位置するように形成されている。このため、図６（ｂ）では、図５（ｂ）よりも、ローカル配線５１ａのＸ方向における長さが短くなっている。同様に、他のローカル配線においても、図面両端の少なくとも一方が、パッドの図面中央付近、すなわち、パッドの図面左端と図面右端との間に位置するように形成されている。したがって、図６（ｂ）では、図５（ｂ）よりも、一部のローカル配線において、Ｘ方向の長さが短くなっている。
【0094】
また、図５（ｂ）では、シェアードコンタクト６１は、図面左端および図面右端が、パッド４１ｌの図面左端および図面右端にそれぞれ揃うように形成されている。シェアードコンタクト６２は、図面左端および図面右端が、パッド４１ｋの図面左端および図面右端にそれぞれ揃うように形成されている。これに対して、図６（ｂ）では、シェアードコンタクト６１は、図面左端がパッド４１ｌの図面左端よりも図面右側に位置するように形成されており、図面右端がパッド４１ｌの図面右端よりも図面左側に位置するように形成されている。シェアードコンタクト６２は、図面左端がパッド４１ｋの図面左端よりも図面右側に位置するように形成されており、図面右端がパッド４１ｋの図面右端よりも図面左側に位置するように形成されている。このため、図６（ｂ）では、図５（ｂ）よりもシェアードコンタクト６１，６２のＸ方向における幅が小さくなっている。
【0095】
【0096】
また、図６では、図５よりも、一部のローカル配線（例えば、ローカル配線５１ａなど）においてＸ方向の長さが短くなっている。また、図６では、図５よりも、シェアードコンタクト６１，６２のＸ方向における幅が小さくなっている。これにより、半導体集積回路における寄生容量を低減させることができるため、半導体記憶装置の高速化を図ることができる。また、ローカル配線とシェアードコンタクトと間の距離を大きくすることができるため、加工容易性が向上するとともに、歩留まりを向上させることができる。
【0097】
なお、図６（ａ）に示すように、電源電圧ＶＤＤを供給する配線７１ｂ、および、電源電圧ＶＳＳを供給する配線７１ａ，７１ｃが、Ｍ１配線層に形成されているが、これに限られない。例えば、電源電圧ＶＤＤを供給する配線、および、電源電圧ＶＳＳを供給する配線の一部または全部が、埋め込み配線層に形成されてもよい。
【0098】
また、図１においても、図６と同様に、一部のローカル配線（例えば、ローカル配線５１ａなど）においてＸ方向の長さが短くなっていてもよいし、シェアードコンタクト６１，６２のＸ方向における幅が小さくなっていてもよい。
【0099】
（変形例３）
図７は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図であり、図８は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す断面図である。具体的に、図７（ａ）はセル上部を示し、図７（ｂ）はセル下部を示す。図８（ａ）は、線Ｘ６－Ｘ６’の断面であり、図８（ｂ）は、線Ｘ７－Ｘ７’の断面である。図７では、図１と比較すると、電源電圧ＶＳＳを供給する配線が、埋め込み配線層に形成されており、Ｍ１配線層に形成された配線７１ａ，７１ｃが省略されている。また、配線７１ｄ～７１ｆは、Ｘ方向における幅が広くなっている。
図７は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図であり、図８は第１実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す断面図である。具体的に、図７（ａ）はセル上部を示し、図７（ｂ）はセル下部を示す。図８（ａ）は、線Ｘ６－Ｘ６’の断面であり、図８（ｂ）は、線Ｘ７－Ｘ７’の断面である。図７では、図１と比較すると、電源電圧ＶＳＳを供給する配線が、埋め込み配線層に形成されており、Ｍ１配線層に形成された配線７１ａ，７１ｃが省略されている。また、配線７１ｄ～７１ｆは、Ｘ方向における幅が広くなっている。
【0100】
図７（ｂ）に示すように、セルの図面上下両端にかけて、Ｙ方向に延びる電源配線１１，１２が形成されている。電源配線１１，１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ：Buried Power Rail）である。電源配線１１，１２は、それぞれ、電源電圧ＶＳＳを供給する。電源配線１１は、コンタクト１１１を介してローカル配線５１ｇと接続されている。電源配線１２は、コンタクト１１２を介してローカル配線５１ｃと接続されている。
【0101】
また、図７（ａ）に示すように、図１（ａ）と比較すると、配線７１ｄ～７１ｆのＸ方向における幅が広くなっている。ここで、配線７１ｈは、Ｍ１配線層に形成されている配線うち、Ｘ方向における幅が最小となる配線である。配線７１ｄ～７１ｆは、Ｘ方向の幅が、配線７１ｈのＸ方向の幅よりも広く形成されている。
【0102】
【0103】
また、図７では、電源電圧ＶＳＳを供給する電源配線１１，１２が、埋め込み配線層に形成されている。このため、Ｍ１配線層に形成されていた配線７１ａ，７１ｃが不要となるため、配線７１ｄ～７１ｆ（ライトビット線ＷＢＬＢ，ＷＢＬおよびリードビット線ＲＢＬ）のＸ方向の幅を広くすることができる。これにより、半導体記憶装置において、配線７１ｄ，７１ｅを介して書き込みを行う際の書き込み性能、および、配線７１ｆを介して読み出しを行う際の読み出し性能を向上させることができる。
【0104】
なお、図７では、配線７１ｄ～７１ｆのＸ方向の幅が、それぞれ、配線７１ｈのＸ方向の幅よりも広いが、これに限られない。配線７１ｄ～７１ｆの少なくとも１つのＸ方向の幅が、配線７１ｈのＸ方向の幅よりも広ければよい。
【0105】
（第２実施形態）
図９は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す平面図であり、図１０は第２実施形態に係る２ポートＳＲＡＭセルに構成される回路図である。具体的には、図９（ａ）はセル上部を示し、図９（ｂ）はセル下部を示す。なお、図９および図１０では、ロードトランジスタＰＵ１，ＰＵ２、ドライブトランジスタＰＤ１，ＰＤ２、アクセストランジスタＰＧ１，ＰＧ２、リードドライブトランジスタＲＰＤ１およびリードアクセストランジスタＲＰＧ１は、それぞれ、図１と同じナノシート、パッドおよびゲート配線によって構成されている。
図９は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の例を示す平面図であり、図１０は第２実施形態に係る２ポートＳＲＡＭセルに構成される回路図である。具体的には、図９（ａ）はセル上部を示し、図９（ｂ）はセル下部を示す。なお、図９および図１０では、ロードトランジスタＰＵ１，ＰＵ２、ドライブトランジスタＰＤ１，ＰＤ２、アクセストランジスタＰＧ１，ＰＧ２、リードドライブトランジスタＲＰＤ１およびリードアクセストランジスタＲＰＧ１は、それぞれ、図１と同じナノシート、パッドおよびゲート配線によって構成されている。
【0106】
図１０に示すように、第２実施形態に係る２ポートＳＲＡＭセルには、ロードトランジスタＰＵ１，ＰＵ２と、ドライブトランジスタＰＤ１，ＰＤ２と、アクセストランジスタＰＧ１，ＰＧ２と、リードドライブトランジスタＲＰＤ１，ＲＰＤ２と、リードアクセストランジスタＲＰＧ１，ＲＰＧ２とにより、２ポートＳＲＡＭ回路が構成されている。リードドライブトランジスタＲＰＤ２およびリードアクセストランジスタＲＰＧ２は、Ｎ型ＦＥＴである。
【0107】
リードドライブトランジスタＲＰＤ２は、ソースが電源電圧ＶＳＳに、ゲートが第１ノードＮＡにそれぞれ接続されている。リードアクセストランジスタＲＰＧ２は、ソースがリードドライブトランジスタＲＰＤ２のドレインに、ドレインがリードビット線ＲＢＬＢに、ゲートがリードワード線ＲＷＬにそれぞれ接続されている。
【0108】
第２実施形態に係る２ポートＳＲＡＭ回路では、予めリードビット線ＲＢＬ，ＲＢＬＢをそれぞれハイレベルにプリチャージしておき、リードワード線ＲＷＬをハイレベルに駆動すると、第２ノードＮＢに書き込まれたデータに応じてリードビット線ＲＢＬの状態が確定し、第１ノードＮＡに書き込まれたデータに応じてリードビット線ＲＢＬＢの状態が確定する。このため、ＳＲＡＭセルからのデータの読み出しを行うことができる。具体的に、第１ノードＮＡがローレベルであり、第２ノードＮＢがハイレベルであれば、リードビット線ＲＢＬはローレベルにディスチャージされ、リードビット線ＲＢＬはハイレベルを保持する。一方、第１ノードＮＡがハイレベルであり、第２ノードＮＢがローレベルであれば、リードビット線ＲＢＬはハイレベルを保持し、リードビット線ＲＢＬＢはローレベルにディスチャージされる。
【0109】
図９（ｂ）に示すように、アクセストランジスタＰＧ２およびドライブトランジスタＰＤ２の図面左側には、リードアクセストランジスタＲＰＧ２およびリードドライブトランジスタＲＰＤ２がそれぞれ形成されている。
【0110】
具体的に、図面左側のセル境界に近接して、Ｘ方向およびＹ方向に広がるナノシート２２ａ，２２ｂが形成されている。ナノシート２２ａ，２２ｂは、ナノシート２１ａ，２１ｅの図面左側にそれぞれ形成されている。ナノシート２１ａ～２１ｄ，２２ａは、Ｘ方向において、ナノシート２２ａ，２１ａ～２１ｄの順に、並んで形成されている。ナノシート２１ｅ～２１ｈ，２２ｂは、Ｘ方向において、ナノシート２２ｂ，２１ｅ～２１ｈの順に、並んで形成されている。また、ナノシート２２ａ，２２ｂはＹ方向に並んで形成されている。
【0111】
また、ナノシート２２ａ，２２ｂのＸ方向の幅は、ナノシート２１ｂ，２１ｆのＸ方向の幅の２倍となっている。
【0112】
ナノシート２２ａ，２２ｂは、リードアクセストランジスタＲＰＧ２およびリードドライブトランジスタＲＰＤ２のチャネル部をそれぞれ構成している。
【0113】
ゲート配線３１ａの図面左側には、Ｘ方向およびＺ方向に延びるゲート配線３３ａが形成されている。ゲート配線３１ａ～３１ｃ，３３ａは、Ｘ方向に並んで形成されている。
【0114】
また、ゲート配線３３ａは、ナノシート２２ａと平面視で重なっている。ゲート配線３１ｄは、ナノシート２１ｅ，２２ｂと平面視で重なっている。
【0115】
ゲート配線３３ａは、リードアクセストランジスタＲＰＧ２のゲートとなる。ゲート配線３１ｄは、リードドライブトランジスタＲＰＤ２のゲートとなる。
【0116】
ゲート配線３３ａは、ブリッジ部３７ａを介して、当該２ポートＳＲＡＭセルの図面左側に配置された２ポートＳＲＡＭセルのゲート配線３３ａと接続される。
【0117】
ナノシート２２ａの図面上端、ナノシート２２ａ，２２ｂの間、および、ナノシート２２ｂの図面下端に、Ｎ型半導体がドーピングされたパッド４２ａ～４２ｃが形成されている。パッド４２ａ，４２ｂがリードアクセストランジスタＲＰＧ２のノードを構成する。パッド４２ｂ，４２ｃがリードドライブトランジスタＲＰＤ２のノードを構成する。
【0118】
すなわち、ナノシート２２ａ、ゲート配線３３ａおよびパッド４２ａ，４２ｂによって、リードアクセストランジスタＲＰＧ２が構成される。ナノシート２２ｂ、ゲート配線３１ｄおよびパッド４２ｂ，４２ｃによって、リードドライブトランジスタＲＰＤ２が構成される。
【0119】
したがって、アクセストランジスタＰＧ２、ロードトランジスタＰＵ１、ドライブトランジスタＰＤ１、リードドライブトランジスタＲＰＤ１およびリードアクセストランジスタＲＰＧ２がＸ方向に並んで形成されている。ドライブトランジスタＰＤ２、ロードトランジスタＰＵ２、アクセストランジスタＰＧ１、リードアクセストランジスタＲＰＧ１およびリードドライブトランジスタＲＰＤ２がＸ方向に並んで形成されている。また、リードアクセストランジスタＲＰＧ２およびリードドライブトランジスタＲＰＤ２が、Ｙ方向に並んで形成されている。
【0120】
この配置により、図９（ｂ）では、各トランジスタがセルの中心点に対して点対称に配置される。具体的に、ロードトランジスタＰＵ１，ＰＵ２が、セルの中心点に対して点対称に配置されている。ドライブトランジスタＰＤ１，ＰＤ２が、セルの中心点に対して点対称に配置されている。アクセストランジスタＰＧ１，ＰＧ２が、セルの中心点に対して点対称に配置されている。リードドライブトランジスタＲＰＤ１，ＲＰＤ２が、セルの中心点に対して点対称に配置されている。リードアクセストランジスタＲＰＧ１，ＲＰＧ２が、セルの中心点に対して点対称に配置されている。
【0121】
ローカル配線層において、ローカル配線５１ａ，５１ｄの図面左側に、Ｘ方向に延びるローカル配線５２ａ，５２ｂがそれぞれ形成されている。ローカル配線５２ａは、パッド４２ａと接続されている。ローカル配線５２ｂは、パッド４２ｂと接続されている。また、ローカル配線５１ｇは、パッド４１ｃ，４２ｃと接続されている。
【0122】
図９（ａ）に示すように、Ｍ１配線層に、セルの図面上下両端にかけて、Ｙ方向に延びる配線７２ａが形成されている。また、配線７２ｂが形成されている。配線７２ａは、リードビット線ＲＢＬＢに相当する。配線７２ａ，７１ｆは、Ｘ方向のセルの中央線に対して、対称に配置されている。配線７１ｄ，７１ｅは、Ｘ方向のセルの中央線に対して、対称に配置されている。
【0123】
配線７２ａは、コンタクト８３ａを介して、ローカル配線５２ａと接続されている。配線７２ｂは、コンタクト８４ａおよびブリッジ部３７ａを介して、ゲート配線３３ａと接続されている。配線７２ｂは、コンタクト１０４を介して、配線９２と接続されている。
【0124】
また、ナノシート２２ａ，２２ｂは、それぞれ、Ｘ方向およびＺ方向における外周がゲート配線に囲われている。ここで、ナノシート２２ａ，２２ｂは、それぞれ、Ｘ方向およびＺ方向における外周の一部がゲート配線に覆われておらず、ゲート配線から露出している。
【0125】
具体的に、ナノシート２２ａ，２２ｂは、図面左側の面が、ゲート配線３３ａ，３１ｄにそれぞれ覆われておらず、ゲート配線３３ａ，３１ｄからそれぞれ露出している。また、ナノシート２２ａ，２２ｂは、図面左側のセル境界に近接して配置される。図９の２ポートＳＲＡＭセルは、Ｘ方向に反転された２ポートＳＲＡＭセルが図面左側に配置される。すなわち、Ｘ方向に配置された２ポートＳＲＡＭセルにおいて、ナノシート２２ａ同士は、互いに対向する側の面がゲート配線３３ａから露出しており、ナノシート２２ｂ同士は、互いに対向する側の面がゲート配線３１ｄから露出している。これにより、リードアクセストランジスタＲＰＧ２同士の間のＸ方向における距離ｄ１、および、リードドライブトランジスタＲＰＤ２同士の間のＸ方向における距離ｄ１を、Ｘ方向に隣接して配置された、他のナノシート同士の間のＸ方向における距離（例えば、ドライブトランジスタＰＤ１およびリードドライブトランジスタＲＰＤ１のＸ方向における距離ｄ２）よりも、小さくことができる。
【0126】
また、ナノシート２１ａ，２１ｂ，２１ｄ，２１ｅ，２１ｈは、図面右側の面がゲート配線３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｇにそれぞれ覆われておらず、ゲート配線３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｇからそれぞれ露出している。ナノシート２１ｃ，２１ｆ，２１ｇは、図面左側の面がゲート配線３１ｃ，３１ｅ，３１ｆにそれぞれ覆われておらず、ゲート配線３１ｃ，３１ｅ，３１ｆからそれぞれ露出している。
【0127】
以上の構成により、リードドライブトランジスタＲＰＤ２は、パッド４２ｃが電源電圧ＶＳＳを供給する配線７１ａに、ゲート配線３１ｄがシェアードコンタクト６２（第１ノードＮＡ）にそれぞれ接続されている。リードアクセストランジスタＲＰＧ２は、パッド４２ａが配線７２ａ（リードビット線ＲＢＬＢ）に、ゲート配線３３ａが配線９２（リードワード線ＲＷＬ）にそれぞれ接続されている。リードドライブトランジスタＲＰＤ２およびリードアクセストランジスタＲＰＧ２は、パッド４２ｂを共有している。ナノシート２２ａ，２２ｂは、図面左側のセル境界に近接して形成されている。ナノシート２２ａ，２２ｂは、Ｘ方向およびＺ方向における外周がゲート配線３３ａ，３１ｄにそれぞれ囲われている。また、ナノシート２２ａ，２２ｂは、図面左側の面がゲート配線３３ａ，３１ｄからそれぞれ露出している。
【0128】
すなわち、ロードトランジスタＰＵ１，ＰＵ２、ドライブトランジスタＰＤ１，ＰＤ２、アクセストランジスタＰＧ１，ＰＧ２、リードドライブトランジスタＲＰＤ１，ＲＰＤ２、および、リードアクセストランジスタＲＰＧ１，ＲＰＧ２は、それぞれフォークシートトランジスタにより構成されている。これにより、フォークシートトランジスタを用いた２ポートＳＲＡＭセルが実現されている。
【0129】
また、ナノシート２２ａ，２２ｂは、図面左側のセル境界に近接して形成されている。ナノシート２２ａ，２２ｂは、図面左側の面がゲート配線３３ａ，３１ｄからそれぞれ露出している。図９の２ポートＳＲＡＭセルは、Ｘ方向に反転された２ポートＳＲＡＭセルが、図面左側に配置される。すなわち、Ｘ方向に並んで配置された２ポートＳＲＡＭセルにおいて、ナノシート２２ａ同士は、互いに対向する側の面が、ゲート配線３３ａから露出しており、ナノシート２２ｂ同士は、互いに対向する側の面が、ゲート配線３１ｄから露出している。これにより、リードアクセストランジスタＲＰＧ２同士の間のＸ方向における距離ｄ１、および、リードドライブトランジスタＲＰＤ２同士の間のＸ方向における距離ｄ１をそれぞれ小さくすることができるため、半導体記憶装置の小面積化を図ることができる。
【0130】
また、ロードトランジスタＰＵ１，ＰＵ２が、セルの中心点に対して点対称に配置されている。ドライブトランジスタＰＤ１，ＰＤ２が、セルの中心点に対して点対称に配置されている。アクセストランジスタＰＧ１，ＰＧ２が、セルの中心点に対して点対称に配置されている。リードドライブトランジスタＲＰＤ１，ＲＰＤ２が、セルの中心点に対して点対称に配置されている。リードアクセストランジスタＲＰＧ１，ＲＰＧ２が、セルの中心点に対して点対称に配置されている。これにより、ライトビット線ＷＢＬ，ＷＢＬＢ間の特性およびリードビット線ＲＢＬ，ＲＢＬＢ間の特性が揃い、半導体記憶装置の動作安定性および動作速度が向上する。
【0131】
また、Ｍ１配線層において、配線７２ａ，７１ｆが、Ｘ方向のセルの中央線に対して、対称に配置される。配線７１ｄ，７１ｅが、Ｘ方向のセルの中央線に対して、対称に配置される。すなわち、リードビット線ＲＢＬ，ＲＢＬＢに相当する配線が、Ｘ方向のセルの中央線に対して、対称に配置される。ライトビット線ＷＢＬ，ＷＢＬＢに相当する配線が、Ｘ方向のセルの中央線に対して、対称に配置される。これにより、ライトビット線ＷＢＬ，ＷＢＬＢ間の特性およびリードビット線ＲＢＬ，ＲＢＬＢ間の特性が揃い、半導体記憶装置の動作安定性および動作速度が向上する。
【0132】
なお、図９（ａ）に示すように、電源電圧ＶＤＤを供給する配線７１ｂ、および、電源電圧ＶＳＳを供給する配線７１ａ，７１ｃが、Ｍ１配線層に形成されているが、これに限られない。例えば、電源電圧ＶＤＤを供給する配線、および、電源電圧ＶＳＳを供給する配線の一部または全部が、埋め込み配線層に形成されてもよい。
【0133】
（変形例１）
図１１は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１１（ａ）はセル上部を示し、図１１（ｂ）はセル下部を示す。図１１では、図９と比較すると、各ナノシートは、Ｘ方向において、図９と反対側の面が、ゲート配線から露出している。なお、図１１では、ロードトランジスタＰＵ１，ＰＵ２、ドライブトランジスタＰＤ１，ＰＤ２、アクセストランジスタＰＧ１，ＰＧ２、リードドライブトランジスタＲＰＤ１およびリードアクセストランジスタＲＰＧ１は、それぞれ、図５と同じナノシート、パッドおよびゲート配線によって構成されている。
図１１は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１１（ａ）はセル上部を示し、図１１（ｂ）はセル下部を示す。図１１では、図９と比較すると、各ナノシートは、Ｘ方向において、図９と反対側の面が、ゲート配線から露出している。なお、図１１では、ロードトランジスタＰＵ１，ＰＵ２、ドライブトランジスタＰＤ１，ＰＤ２、アクセストランジスタＰＧ１，ＰＧ２、リードドライブトランジスタＲＰＤ１およびリードアクセストランジスタＲＰＧ１は、それぞれ、図５と同じナノシート、パッドおよびゲート配線によって構成されている。
【0134】
図１１（ｂ）に示すように、ゲート配線３１ｄの図面左側に、Ｘ方向およびＺ方向に延びるゲート配線３４ａが形成されている。ゲート配線３４ａは、ナノシート２２ｂと平面視で重なっている。ゲート配線３４ａは、ブリッジ部３８ａを介して、ゲート配線３１ｄと接続されている。図１１では、ゲート配線３４ａが、リードドライブトランジスタＲＰＤ２のゲートとなる。
【0135】
また、ゲート配線３３ａは、コンタクト８４ａを介して、配線７２ｂと接続されている。
【0136】
図１１では、ナノシート２１ａ，２１ｂ，２１ｄ，２１ｅ，２１ｈは、図面左側の面がゲート配線３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｇにそれぞれ覆われておらず、ゲート配線３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｇから露出している。ナノシート２１ｃ，２１ｆ，２１ｇ，２２ａ，２２ｂは、図面右側の面がゲート配線３１ｂ，３１ｄ，３１ｆ，３３ａ，３４ａにそれぞれ覆われておらず、ゲート配線３１ｂ，３１ｄ，３１ｆ，３３ａ，３４ａから露出している。すなわち、ナノシート２１ａ，２２ａは、互いに対向する側の面が、ゲート配線３１ａ，３３ａからそれぞれ露出している。ナノシート２１ｅ，２２ｂは、互いに対向する側の面が、ゲート配線３１ｄ，３４ａからそれぞれ露出している。これにより、リードアクセストランジスタＲＰＧ２およびアクセストランジスタＰＧ２の間のＸ方向における距離ｄ１、ならびに、リードドライブトランジスタＲＰＤ２およびドライブトランジスタＰＤ２の間のＸ方向における距離ｄ１を、それぞれ、Ｘ方向に隣接して配置された、他のトランジスタ同士の間のＸ方向における距離（例えば、ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１の間のＸ方向における距離ｄ３）よりも小さくすることができる。
【0137】
図１１のレイアウト構造では、ロードトランジスタＰＵ１，ＰＵ２、ドライブトランジスタＰＤ１，ＰＤ２、アクセストランジスタＰＧ１，ＰＧ２、リードドライブトランジスタＲＰＤ１，ＲＰＤ２およびリードアクセストランジスタＲＰＧ１，ＲＰＧ２は、それぞれフォークシートトランジスタにより構成されている。これにより、フォークシートトランジスタを用いた２ポートＳＲＡＭセルが実現されている。
【0138】
また、ナノシート２１ａ～２１ｄ，２２ａは、Ｘ方向において、ナノシート２２ａ，２１ａ～２１ｄの順に並んでいる。ナノシート２１ｅ～２１ｈ，２２ｂは、Ｘ方向において、ナノシート２２ｂ，２１ｅ～２１ｈの順に並んでいる。ナノシート２２ａ，２２ｂは、図面右側の面が、ゲート配線３３ａ，３４ａからそれぞれ露出している。ナノシート２１ａ，２１ｅは、図面左側の面が、ゲート配線３１ａ，３１ｄからそれぞれ露出している。すなわち、ナノシート２１ａ，２２ａは、互いに対向する側の面がゲート配線３１ａ，３３ａからそれぞれ露出している。ナノシート２１ｅ，２２ｂは、互いに対向する側の面がゲート配線３１ｄ，３４ａからそれぞれ露出している。これにより、リードアクセストランジスタＲＰＧ２およびアクセストランジスタＰＧ２のＸ方向における距離ｄ１、ならびに、リードドライブトランジスタＲＰＤ２およびドライブトランジスタＰＤ２のＸ方向における距離ｄ１をそれぞれ小さくすることができるため、半導体記憶装置の小面積化を図ることができる。
【0139】
したがって、図１１のレイアウト構造により、フォークシートトランジスタを用いた２ポートＳＲＡＭセルを実現することができるとともに、半導体記憶装置の小面積化を図ることができる。
【0140】
（変形例２）
図１２は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１２（ａ）はセル上部を示し、図１２（ｂ）はセル下部を示す。図１２では、図１１と比較すると、一部のローカル配線においてＸ方向の長さが短くなっており、シェアードコンタクトのＸ方向における幅が小さくなっている。
図１２は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１２（ａ）はセル上部を示し、図１２（ｂ）はセル下部を示す。図１２では、図１１と比較すると、一部のローカル配線においてＸ方向の長さが短くなっており、シェアードコンタクトのＸ方向における幅が小さくなっている。
【0141】
例えば、図１１（ｂ）では、ローカル配線５１ａは、図面左端が、パッド４１ａの図面左端に揃うように形成されている。これに対して、図１２（ｂ）では、ローカル配線５１ａは、図面左端が、パッド４１ａのＸ方向における中央付近に位置するように形成されている。このため、図１２（ｂ）では、図１１（ｂ）よりも、ローカル配線５１ａのＸ方向における長さが短くなっている。同様に、他のローカル配線においても、図面両端の少なくとも一方が、パッドの図面中央付近、すなわち、パッドの図面左端と図面右端との間に位置するように形成されている。したがって、図１２（ｂ）では、図１１（ｂ）よりも、一部のローカル配線において、Ｘ方向の長さが短くなっている。
【0142】
また、図１１（ｂ）では、シェアードコンタクト６１は、図面左端および図面右端が、パッド４１ｌの図面左端および図面右端にそれぞれ揃うように形成されている。シェアードコンタクト６２は、図面左端および図面右端が、パッド４１ｋの図面左端および図面右端にそれぞれ揃うように形成されている。これに対して、図１２（ｂ）では、シェアードコンタクト６１は、図面左端がパッド４１ｌの図面左端よりも図面右側に位置するように形成されており、図面右端がパッド４１ｌの図面右端よりも図面左側に位置するように形成されている。シェアードコンタクト６２は、図面左端がパッド４１ｋの図面左端よりも図面右側に位置するように形成されており、図面右端がパッド４１ｋの図面右端よりも図面左側に位置するように形成されている。このため、図１２（ｂ）では、図１１（ｂ）よりもシェアードコンタクト６１，６２のＸ方向における幅が小さくなっている。
【0143】
【0144】
また、図１２では、図１１よりも、一部のローカル配線（例えば、ローカル配線５１ａなど）においてＸ方向の長さが短くなっている。また、図１２では、図１１よりも、シェアードコンタクト６１，６２のＸ方向における幅が小さくなっている。これにより、半導体集積回路における寄生容量を低減させることができるため、半導体記憶装置の高速化を図ることができる。
【0145】
なお、図１２（ａ）に示すように、電源電圧ＶＤＤを供給する配線７１ｂ、および、電源電圧ＶＳＳを供給する配線７１ａ，７１ｃが、Ｍ１配線層に形成されているが、これに限られない。例えば、電源電圧ＶＤＤを供給する配線、および、電源電圧ＶＳＳを供給する配線の一部または全部が、埋め込み配線層に形成されてもよい。
【0146】
また、図９においても、図１２と同様に、一部のローカル配線（例えば、ローカル配線５１ａなど）においてＸ方向の長さが短くなっていてもよいし、シェアードコンタクト６１，６２のＸ方向における幅が小さくなっていてもよい。
【0147】
（変形例３）
図１３は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１３（ａ）はセル上部を示し、図１３（ｂ）はセル下部を示す。図１３では、図１２と比較すると、電源電圧ＶＳＳを供給する配線が、埋め込み配線層に形成されており、Ｍ１配線層に形成された配線７１ａ，７１ｃが省略されている。
図１３は第２実施形態に係る２ポートＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１３（ａ）はセル上部を示し、図１３（ｂ）はセル下部を示す。図１３では、図１２と比較すると、電源電圧ＶＳＳを供給する配線が、埋め込み配線層に形成されており、Ｍ１配線層に形成された配線７１ａ，７１ｃが省略されている。
【0148】
図１３（ｂ）に示すように、セルの図面上下両端にかけて、Ｙ方向に延びる電源配線１１，１２が形成されている。電源配線１１，１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ）である。電源配線１１，１２は、それぞれ、電源電圧ＶＳＳを供給する。電源配線１１は、コンタクト１１１を介してローカル配線５１ｇと接続されている。電源配線１２は、コンタクト１１２を介してローカル配線５１ｃと接続されている。
【0149】
【0150】
なお、上述の各実施形態および変形例では、各トランジスタはそれぞれ３枚のナノシートを備えるものとしたが、トランジスタの一部または全部は、１枚，２枚または４枚以上のナノシートを備えてもよい。
【0151】
また、上述の各実施形態では、ナノシートの断面形状は長方形としているが、これに限られるものではない。例えば、正方形、円形、楕円形等であってもよい。
【産業上の利用可能性】
【0152】
本開示では、フォークシートトランジスタを用いた２ポートＳＲＡＭセルを実現することができるとともに、半導体記憶装置の小面積化を図ることができる。
【符号の説明】
【0153】
１１，１２ 電源配線
２１ａ～２１ｈ，２２ａ，２２ｂ ナノシート
３１ａ～３１ｇ，３２ａ，３２ｂ，３３ａ，３４ａ ゲート配線
４１ａ～４１ｍ，４２ａ～４２ｃ パッド
５１ａ～５１ｊ，５２ａ，５２ｂ ローカル配線
６１，６２ シェアードコンタクト
７１ａ～７１ｆ，７２ａ，７２ｂ，９１，９２ 配線
ＰＵ１，ＰＵ２ ロードトランジスタ
ＰＤ１，ＰＤ２ ドライブトランジスタ
ＰＧ１，ＰＧ２ アクセストランジスタ
ＲＰＤ１，ＲＰＤ２ リードドライブトランジスタ
ＲＰＧ１，ＲＰＧ２ リードアクセストランジスタ
ＷＢＬ，ＷＢＬＢ ライトビット線
ＲＢＬ，ＲＢＬＢ リードビット線
ＷＷＬ ライトワード線
ＲＷＬ リードワード線
２１ａ～２１ｈ，２２ａ，２２ｂ ナノシート
３１ａ～３１ｇ，３２ａ，３２ｂ，３３ａ，３４ａ ゲート配線
４１ａ～４１ｍ，４２ａ～４２ｃ パッド
５１ａ～５１ｊ，５２ａ，５２ｂ ローカル配線
６１，６２ シェアードコンタクト
７１ａ～７１ｆ，７２ａ，７２ｂ，９１，９２ 配線
ＰＵ１，ＰＵ２ ロードトランジスタ
ＰＤ１，ＰＤ２ ドライブトランジスタ
ＰＧ１，ＰＧ２ アクセストランジスタ
ＲＰＤ１，ＲＰＤ２ リードドライブトランジスタ
ＲＰＧ１，ＲＰＧ２ リードアクセストランジスタ
ＷＢＬ，ＷＢＬＢ ライトビット線
ＲＢＬ，ＲＢＬＢ リードビット線
ＷＷＬ ライトワード線
ＲＷＬ リードワード線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】