特許 7594208 コンピュータシステムのためのシステム構成要素、コンピュータシステム、及びコンピュータプログラム製品

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-26

(45)【発行日】2024-12-04

(54)【発明の名称】コンピュータシステムのためのシステム構成要素、コンピュータシステム、及びコンピュータプログラム製品

(51)【国際特許分類】

   G06F 21/57 20130101AFI20241127BHJP

   G06F 12/14 20060101ALI20241127BHJP

   G06F 1/28 20060101ALI20241127BHJP

【ＦＩ】

G06F21/57 350

G06F12/14

G06F1/28

【請求項の数】 10

【外国語出願】

(21)【出願番号】P 2023211795

(22)【出願日】2023-12-15

(65)【公開番号】P2024086680

(43)【公開日】2024-06-27

【審査請求日】2023-12-15

(31)【優先権主張番号】20 2022 107 043.1

(32)【優先日】2022-12-16

(33)【優先権主張国・地域又は機関】DE

(73)【特許権者】

【識別番号】518133201

【氏名又は名称】富士通クライアントコンピューティング株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】アンドレアス・ヴィンターホラー

【審査官】青木 重徳

(56)【参考文献】

【文献】特開２０２２－７５１８３（ＪＰ，Ａ）

【文献】特開２０２１－５１７１３（ＪＰ，Ａ）

【文献】特開２０１５－９９４８８（ＪＰ，Ａ）

【文献】特開２００８－１０２６１８（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２１／００４１９０３（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０２０／０２０１７１４（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ ２１／５７

Ｇ０６Ｆ １２／１４

Ｇ０６Ｆ １／２８

(57)【特許請求の範囲】

【請求項1】

コンピュータシステム(1)のためのシステム構成要素(2)であって、
－ 不揮発性メモリ構成要素(7)と、
－ 前記不揮発性メモリ構成要素(7)に接続されている組み込み型制御構成要素(5)と、
－ 前記不揮発性メモリ構成要素(7)及び前記組み込み型制御構成要素(5)に接続されているチップセット構成要素(8)と、を含み、
－ 前記組み込み型制御構成要素(5)は、前記不揮発性メモリ構成要素(7)から、プログラム制御されているシーケンス機能を提供するための第1のプログラムコードを含む第1のファームウェア構成要素を取り出すように構成され、
－ 前記チップセット構成要素(8)は、前記組み込み型制御構成要素(5)を使用して、前記不揮発性メモリ構成要素(7)から、BIOS機能を提供するための第2のプログラムコードを有するとともに暗号的に保護されている第2のファームウェア構成要素を取り出し、そして、前記コンピュータシステム(1)のブートプロセスを実行するように構成される、
システム構成要素(2)。

【請求項2】

前記組み込み型制御構成要素(5)は、少なくとも1つのプログラム可能な制御入力及び/又は制御出力を含み、前記少なくとも1つのプログラム可能な制御入力及び/又は前記制御出力は、それぞれ、前記プログラム制御されているシーケンス機能を提供するために前記プログラムコードから読み出され、及び、前記プログラムコードによって制御される、請求項1に記載のシステム構成要素(2)。

【請求項3】

前記不揮発性メモリ構成要素(7)及び/又は前記チップセット構成要素(8)のための少なくとも1つの動作電圧(V1)を生成するための少なくとも1つの電圧レギュレータ(32,33a)をさらに含み、前記少なくとも1つの電圧レギュレータ(32,33a)は、前記組み込み型制御構成要素(5)に、前記少なくとも1つのプログラム可能な制御入力及び/又は制御出力を介して接続され、前記プログラム制御されているシーケンス機能を提供するための前記第1のプログラムコードは、前記少なくとも1つの電圧レギュレータ(32,33a)、前記不揮発性メモリ構成要素(7)、及び/又は前記チップセット構成要素(8)のプログラム制御されている初期化のための制御信号を提供する、請求項2に記載のシステム構成要素(2)。

【請求項4】

前記プログラム制御されているシーケンス機能を提供するための前記第1のプログラムコードは、前記システム構成要素(2)に接続される電源(3)の動作モードを選択するための制御信号を含み、前記電源(3)の前記動作モードを選択するための前記制御信号は、前記電源(3)の公称電力と比較して出力電力が減少させられているスタンバイ動作モードと通常動作モードとの間で変更するための制御信号を含む、請求項2に記載のシステム構成要素(2)。

【請求項5】

前記組み込み型制御構成要素(5)及び/又は前記第1のファームウェア構成要素は、権限のない変更に対してファームウェア構成要素を保護するための少なくとも1つの暗号機能を含み、前記ファームウェア構成要素は、BIOSイメージ(11)及びさらなるファームウェアイメージ(12)を含み、前記組み込み型制御構成要素(5)は、権限のない変更に対して前記少なくとも1つの暗号機能によって前記第1のファームウェア構成要素を保護するように構成される、請求項1に記載のシステム構成要素(2)。

【請求項6】

非対称鍵対のうちの公開鍵は、前記組み込み型制御構成要素(5)の1回のみプログラム可能であるメモリ領域の中に格納され、前記少なくとも1つの暗号機能は、
－ 前記公開鍵を使用してファームウェア構成要素の暗号化され且つ格納されているイメージ(11,12)を復号化するための復号化機能、及び/又は、
－ 前記公開鍵を使用してファームウェア構成要素の格納されているイメージ(11,12)を認証するための認証機能、
のうちの少なくとも1つの機能を含む、請求項5に記載のシステム構成要素(2)。

【請求項7】

前記組み込み型制御構成要素(5)は、さらに、第3のプログラムコードを含む第3のファームウェア構成要素又は第3のプログラムコードを含む前記第1のファームウェア構成要素を取り出すように適合され、前記第3のプログラムコードは、前記コンピュータシステム(1)にシステム管理機能を提供し、前記組み込み型制御構成要素(5)は、前記システム管理機能を提供するための前記第3のプログラムコードによってそれぞれ読み出され又は制御される少なくとも1つの制御入力及び/又は制御出力を含む、請求項1に記載のシステム構成要素(2)。

【請求項8】

前記システム管理機能は、
－ 第1の温度信号に基づいて、前記コンピュータシステム(1)の少なくとも1つの冷却デバイスのための少なくとも1つの制御信号を生成する第1の温度管理機能、
－ 前記第1の温度信号及び/又は第2の温度信号に基づいて、前記コンピュータシステム(1)のデータ処理ユニットを調整するための少なくとも1つの駆動信号を生成する第2の温度管理機能、
－ 前記第1の温度信号、前記第2の温度信号、及び/又は第3の温度信号に基づいて、前記コンピュータシステム(1)の制御されているシャットダウンを引き起こす第3の温度管理機能、
－ 少なくとも1つのアナログ入力電圧又は少なくとも1つのディジタル制御信号に基づいて、少なくとも1つの動作電圧(V₀,V₁,…,V_n)の正しい提供をモニタリングする電圧モニタリング機能、及び/又は、
－ システム管理バスによって当該システム構成要素(2)のさらなる構成要素からパラメータを取り出し又はパラメータを設定するためのシステムバスアクセス機能、
のうちの少なくとも1つの機能を含む、請求項7に記載のシステム構成要素(2)。

【請求項9】

前記組み込み型制御構成要素(5)は、前記コンピュータシステム(1)のさらなる内部構成要素又は外部構成要素との間で通信するための少なくとも1つの通信インターフェイスをさらに含み、前記少なくとも1つの通信インターフェイスは、マウス及び/又はキーボードを接続するためのPS/2インターフェイス、シリアルインターフェイス、及び/又は組み込み型制御構成要素(5)が実行するプログラムコードをデバッグするためのJTAGインターフェイスを含む、請求項1に記載のシステム構成要素(2)。

【請求項10】

前記組み込み型制御構成要素(5)は、少なくとも前記第1のプログラムコードを実行するためのリアルタイムオペレーティングシステムを実行するように構成され、前記リアルタイムオペレーティングシステムは、さらに、少なくとも1つの温度管理機能のためのプログラムコードを実行するように適合される、請求項1に記載のシステム構成要素(2)。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、不揮発性メモリ構成要素、組み込み型制御構成要素(embedded control component)、及びチップセット構成要素を含むコンピュータシステムのためのシステム構成要素に関する。さらに、本発明は、そのようなシステム構成要素及びコンピュータプログラム製品を含むコンピュータシステムに関する。

【背景技術】

【0002】

システム構成要素は、多くの数の個々の構成要素、特に、複数の集積回路を組み合わせて、共通のユニットとする。システム構成要素の複数の例は、主プロセッサのほかに、コンピュータシステムのいわゆるチップセット等のさまざまな高度に集積化されている回路が配置されるいわゆる主回路基板である。さらに、電源回路の複数の部分及びシステム構成要素の他の個々の構成要素を初期化するためのさまざまな制御回路が、そのようなシステム構成要素に配置されることが多い。

【0003】

計算機システムのさまざまな個々の構成要素の制御に関する複雑さの程度及び関連する技術要件は、絶えず増加している。これらの増加する複雑さの程度及び技術要件に対抗するために、より多くの機能的な構成要素が、少なくとも部分的に、ソフトウェアによって実装されており、また、例えば、いわゆるファームウェアを更新することによって、後の段階でそのソフトウェアを変更することが可能である。

【0004】

本開示の目的は、特に、柔軟な方式によって使用することが可能であるシステム構成要素を説明することである。好ましくは、システム構成要素は、システム構成要素の改ざん(manipulations of the system component)を回避し又は少なくとも検出することを可能とするように、高度のセキュリティを提供する必要がある。

【発明の概要】

【0005】

第1の態様によれば、コンピュータシステムのためのシステム構成要素が開示される。そのシステム構成要素は、不揮発性メモリ構成要素と、その不揮発性メモリ構成要素に結合される組み込み型制御構成要素(embedded control component)と、不揮発性メモリ構成要素及び組み込み型制御構成要素に結合されるチップセット構成要素と、を含む。その組み込み型制御構成要素は、不揮発性メモリ構成要素から、プログラム制御されているシーケンス機能(program-controlled sequencing function)を提供するための第1のプログラムコード(first program code)を有する第1のファームウェア構成要素(first firmware component)を取り出す(retrieve)ように適合される。チップセット構成要素は、組み込み型制御構成要素を使用して、不揮発性メモリ構成要素から、BIOS機能を提供するための第2のプログラムコードを有するとともに暗号的に保護されている第2のファームウェア構成要素(a cryptographically secured second firmware component)を取り出し、そして、コンピュータシステムのブートプロセス(boot process)を実行するように構成される。

【0006】

そのようなシステム構成要素は、特に、共有されている組み込み型制御構成要素(a shared embedded control component)が複数の異なる機能を提供することを可能とする。特に、ソフトウェア実装シーケンス機能(a software-implemented sequencing function)及びBIOS機能の双方は、共有されている不揮発性メモリ構成要素(a shared, non-volatile memory component)から取り出されてもよく、組み込み型制御構成要素によって暗号的に保護され(cryptographically secured)てもよい。同時に、組み込み型制御構成要素は、シーケンス機能を実行するのに役立つ。

【0007】

少なくとも1つの実装において、少なくとも1つの暗号化機能は、非対称鍵対(an asymmetric key pair)のうちの公開鍵を使用してファームウェア構成要素の暗号化されている格納イメージ(an encrypted stored image)を復号化するための復号化機能及び/又は公開鍵を使用してファームウェア構成要素の格納イメージ(a stored image)を認証するための認証機能のうちの少なくとも1つを含む。公開鍵は、選択的に、1回のみプログラム可能である(programmable only once)組み込み型制御構成要素のメモリ領域の中に格納されてもよい。そのような機能及び鍵は、特に、ファームウェア構成要素のための暗号化要件(cryptographic requirements)を実装するのに使用されてもよい。

【0008】

さらなる有利な態様及び実装は、添付の特許請求の範囲の中に及び複数の実施形態の以下の説明の中に記載されている。

【図面の簡単な説明】

【0009】

本発明の複数の具体的な実装は、以下で、例示的な実施形態のうちのいくつかによって詳細に説明される。同じ参照記号は、複数の異なる実施形態の同様の部分のために使用される。しかしながら、このことは、対応する部分があらゆる点において同じであるということを意味するものではない。

【0010】

【図1】第1のシステム構成要素を有するコンピュータシステムの概略的な図を示している。

【図2】第1の制御信号を提供するための回路の概略的な表現を示している。

【図3】第2のシステム構成要素を有するコンピュータシステムの概略的な図を示している。

【図4】第2の制御信号を提供するための回路の概略的な表現を示している。

【図5】ある1つの組み込み型制御構成要素(an embedded control component)の操作の概略的な表現を示している。

【発明を実施するための形態】

【0011】

本発明のさまざまな実施形態を詳細に説明する前に、最初に、図1を参照して、本発明を実現するのに適しているコンピュータシステム1の構成を説明する。

【0012】

コンピュータシステム1は、例えば、いわゆるミニPC、すなわち、内部電源ユニット又は外部電源ユニット及び大きな数の高度に集積化されているシステム構成要素を有するパーソナルコンピュータである。したがって、通常は、特に、プラグインカードの形態で拡張モジュールを使用する必要はほとんどなくてもよい。そのようなミニPCは、例えば、職場において独立型のユニット(stand-alone units)として構成されてもよく、又は、ディスプレイ画面の背面に取り付けられてもよい。

【0013】

コンピュータシステム1は、システム構成要素(system component)2及びそのシステム構成要素2に電力を供給する電源ユニット(power supply unit)3を含む。コンピュータシステム1の入力及び出力デバイス、グラフィックス構成要素、冷却デバイス等の他の構成要素は、表現の簡略化のために図1には示されない。

【0014】

図示されている実施形態において、システム構成要素2は、少なくとも1つの電圧供給回路(voltage supply circuit)4を含み、その電圧供給回路4は、電源ユニット3が提供する供給電圧V_supを変換して、システム構成要素2のさまざまな個々の構成要素に供給するための1つ又は複数の調整されているDC電圧(regulated DC voltages)V₀乃至V_nとする。電圧供給回路4が給電する個々の構成要素(individual components supplied by the voltage supply circuit 4)は、組み込み型制御構成要素(an embedded control component)5、制御信号回路6、フラッシュメモリチップの形態の不揮発性メモリ構成要素(a non-volatile memory component)7、チップセット構成要素8及び主プロセッサ9を含む。もちろん、電圧供給回路4が供給する電圧V₀乃至V_nは、また、図1には示されていないさらなる個々の構成要素に対して利用可能とされてもよい。

【0015】

組み込み型制御構成要素5は、システム構成要素2のためにさまざまな制御機能及びモニタリング機能を実行する。例えば、組み込み型制御構成要素5は、多機能の、いわゆる、組み込み型コントローラ(a multifunctional, so-called embedded controller)であり、その組み込み型コントローラは、複数の自由にプログラム可能であるディジタル入力及び出力及び/又はアナログ入力及び出力とデータ処理ユニットとを有する。特に、組み込み型制御構成要素5は、いわゆる、シーケンス機能(sequencing function)を実行し、そのシーケンス機能は、望ましい順序で、対応する動作電圧及び/又は制御信号(corresponding operating voltages and/or control signals)をシステム構成要素2の他の個々の構成要素に供給する。

【0016】

この目的のために、図1におけるある1つの例として、組み込み型制御構成要素5からチップセット構成要素8へとRESUME_RESET制御信号を伝送する第1の制御線10を提供する。以下で説明され、そして、図3乃至図5に部分的に示されているように、制御構成要素5は、一般的に、複数のさらなる制御線によって、コンピュータシステム1のさまざまな構成要素のための有意により多くの制御信号を提供し、システム構成要素2のさまざまな構成要素からさらなる制御信号を受信する。しかしながら、このことは、明確にするために図1には示されていない。

【0017】

組み込み型制御構成要素5は、コンピュータシステム1の通常の動作の際のみならず、コンピュータシステム1の他の個々の構成要素が無効化されている、いわゆる、スタンバイ状態においても、対応する制御信号をモニタリングし及び処理する。したがって、電源ユニット3が外部電圧源に接続されている、特に、主電力ネットワークに接続されている限りにおいて、(電源から機械的に切り離されている)ACPI状態G3を除くすべての意図されている動作状態において、例えば、動作電圧V₀等の動作電圧を組み込み型制御構成要素5に継続的に供給する。対照的に、システム構成要素2の他の個々の構成要素は、スタンバイ状態の際に、動作電圧から完全に又は部分的に切り離される。

【0018】

コンピュータシステム1の動作の際に、チップセット構成要素8及び主プロセッサ9は、データの処理を提供する。本明細書においては、主プロセッサ9は、ユーザプログラム又はオペレーティングシステム等の実際のソフトウェア構成要素の実行を処理し、一方で、ファームウェア構成要素8は、コンピュータシステム1のさまざまな個々の構成要素へのアクセスを制御する。この目的のために、制御構成要素5から制御信号RESUME_RESETを受信するときに、チップセット構成要素8は、不揮発性メモリ構成要素7から、通常はBIOS(英文: Basic Input Output System (基本的な入力出力システム))と称される、いわゆる、ファームウェアをロードする。このファームウェアは、不揮発性メモリ構成要素7の中に、いわゆる、BIOSイメージ(BIOS image)11の形態で格納されている。

【0019】

組み込み型制御構成要素5の部分に関する柔軟性の度合いを高くすることを可能とすると同時に、さらなるプログラムメモリを使用することなく済ますことを可能とするために(to be able to dispense with the use of further program memories)、組み込み型制御構成要素5は、さらなるファームウェアイメージ(a further firmware image)12からさらなるファームウェア構成要素(a further firmware component)をロードする。そのさらなるファームウェアイメージ12は、組み込み型制御構成要素5のプログラムコードを含む。このプログラムコードにより、組み込み型制御構成要素5は、特に、上記で言及されているシーケンス機能(sequencing function)を実装し、そのシーケンス機能は、あらかじめ定義されているタイミングスケジュール(a predefined timing schedule)にしたがって、システム構成要素2のさらなる個々の構成要素を起動する(starting)。さらに、このプログラムコードは、さまざまな他の機能を含んでもよく、それらのさまざまな他の機能は、電源構成要素(power supply components)のモニタリング及び制御のための機能及び冷却構成要素(cooling components)のモニタリング及び制御のための機能を含む。

【0020】

不揮発性メモリ構成要素7を共有することによって、組み込み型制御構成要素5のための比較的大容量のプログラムコードを格納してもよい。同時に、組み込み型制御構成要素5が、ファームウェアイメージ12を格納するための自身が所有する不揮発性メモリ領域を有する必要はない。

【0021】

一方で、このことは、特に、動作電圧V₀が最初に組み込み型制御構成要素5に印加されるときに、不揮発性メモリ構成要素7が、まだ動作していない場合があり、又は、完全には動作していない場合があり、或いは、外部からアクセス可能である場合があるという問題を引き起こす。組み込み型制御構成要素5を起動するときに、不揮発性メモリ構成要素7がまだ使用の用意が整っていないか又はアクセス可能でない場合には、組み込み型制御構成要素5は、さらなるファームウェアイメージ12から組み込み型制御構成要素5のプログラムコードを検索することが不可能であり、コンピュータシステム1を起動するときにエラーが生起するであろう。

【0022】

このことを防止するために、メモリ構成要素7が使用の用意が整っているときにのみ、制御信号回路6は、例示的な実施形態において、組み込み型制御構成要素5の起動(starting)又はリセット(resetting)を制御するいわゆるリセット信号等の対応する制御信号を提供する。

【0023】

図2は、遅延させたリセット信号を提供する遅延回路20の形態での制御信号回路6の比較的単純な実装を示している。遅延回路20は、動作電圧と、実施形態の例では3D3_AUX_DSWと指定されている3.3[V]スタンバイ電圧と、接地電位23との間に直列に接続される抵抗21及びコンデンサ22を有する単純なRC素子である。中間ノード24は、抵抗値Rの大きさ及びコンデンサCの静電容量があらかじめ決定する時間期間の後にあらかじめ決定されている電圧レベルに達し、そのあらかじめ決定されている電圧レベルは、その次に、制御信号RST_ECの形態で組み込み型制御構成要素5に利用可能とされる。

【0024】

そのような遅延回路20は、原理的には、動作電圧が供給されてからあらかじめ決定されている時間期間の後に、組み込み型制御構成要素5を起動するのに適している。しかしながら、そのような遅延回路20は、比較的柔軟性に乏しい。特に、例えば、他の個々の構成要素を使用することによって、変化する要件にタイミングを適応させるために、システム構成要素2に異なる抵抗21及び/又はコンデンサ22を設置することが必要となるであろう。さらに、使用される電気的構成要素の任意の許容誤差を安全に補償するために、遅延時間は、比較的寛大である必要がある。最後に、生成された制御信号RST_ECが必要とされるエッジ勾配を有しないというリスクがある。

【0025】

図には示されていないが、ほかに、離散的なRC素子ではなく、集積化されているディジタル遅延回路を使用することも可能である。一方で、そのような遅延回路は、さらに、システム構成要素2の複雑度を増加させ、比較的高いコストを招く。加えて、そのような集積化されている遅延回路は、また、適切な制御信号を選択することによって構成される必要がある。

【0026】

以下の記載は、図3及び図4にしたがった実施形態を参照して、組み込み型制御構成要素5を初期化するためのより柔軟なアプローチを説明する。

【0027】

図3は、図1にしたがったコンピュータシステム1と同様に構築されるさらなるコンピュータシステム1を示している。システム構成要素2は、特に、図3にしたがった実施形態において、第1の制御信号回路6の代わりに第2の制御信号回路31を備えるという点で、図1にしたがったシステム構成要素2とは異なる。さらに、電圧供給回路4の内部構成が詳細に示されている。

【0028】

図3は、電圧レギュレータ32及び電圧レギュレータ33a乃至33nのカスケード接続によって(by a cascade of voltage regulators 32 and 33a to 33n)、説明されている実施形態の例における個々の動作電圧V₀乃至V_nを生成するということを示している。特に、一次電圧レギュレータ(a primary voltage regulator)32は、一次動作電圧(a primary operating voltage)V₀へと、電源ユニット3が提供する供給電圧(supply voltage)V_supを変換する。とりわけ、組み込み型制御構成要素5及び制御信号回路31にその一次動作電圧V₀を提供する。さらに、一次動作電圧V₀は、残りの電圧レギュレータ33a乃至33nに給電する(supply the remaining voltage regulators 33a to 33n)のに使用される。これらの残りの電圧レギュレータ33a乃至33nは、さらに、一次動作電圧V₀から複数の二次動作電圧(secondary operating voltages)、特に、動作電圧V₁乃至V_nを生成する。動作電圧V₁乃至V_nは、とりわけ、メモリ構成要素7、チップセット構成要素8、及び主プロセッサ9に給電するのに使用される。

【0029】

例示的な実施形態において、電源ユニット3が提供する供給電圧V_supは、例えば、外部ノート型電源ユニットが提供する19 ボルトのDC電圧又は従来の内蔵型電源ユニットが提供する12ボルトの電圧である。一次動作電圧V₀は、3.3ボルトのDC電圧である。他の電圧は、通常は、例えば、1.8ボルト、1.1ボルト、及び0.8ボルトのさらに低いDC電圧である。

【0030】

図3に示されているように、システム構成要素2の複数の異なる構成要素は、複数の異なる動作電圧によって給電される。一方で、示されている供給トポロジーは、ある1つの例であるにすぎず、本開示を限定するものであるとして理解されるべきではない。

【0031】

特に、図示されている例示的な実施形態において、不揮発性メモリ構成要素7及びチップセット構成要素8は、二次電圧レギュレータ33aの第1の二次動作電圧V₁によって給電される。その第1の二次動作電圧V₁によってメモリ構成要素7に給電することは、とりわけ、メモリ構成要素7が基本的に応答する(the memory component 7 is basically responsive)ということを保証する。その第1の二次動作電圧V₁によってチップセット構成要素8に給電することは、とりわけ、チップセット構成要素8が、例えば、SPIインターフェイスの信号線等のメモリ構成要素7の信号線を永続的に低い論理電位に低下させる(pulling signal lines of the memory component 7, for example of an SPI interface, permanently to a low logic potential)ことを防止する。

【0032】

電圧レギュレータ32及び33aのカスケード配置は、供給電圧V_supの中断の後であって、動作電圧V₀及び続いて動作電圧V₁乃至V_nを提供することが可能となる前の遅延につながる。したがって、組み込み型制御構成要素5の制御信号回路31は、不揮発性メモリ構成要素7のための動作電圧V₁を確実に提供するまで、ファームウェアイメージ12を起動し及びロードするための対応する制御信号を提供しない。

【0033】

制御信号回路31の出力側に対して提供される制御信号は、固定の遅延ではなく、1つ又は複数の必要な動作電圧(英文: "Power Good"又は"Power OK")の印加に成功していることを示す論理制御信号に依存する。その論理制御信号は、システム構成要素2の他の個々の構成要素によって生成され、入力側において制御信号回路31に利用可能にされる。実施形態の例においては、入力側における制御信号は、例えば、電圧レギュレータ33aそれ自体の制御回路によって提供される。代替的に、対応する制御信号は、また、(図の中に示されていない)メモリ構成要素7又はチップセット構成要素8によって提供されてもよい。

【0034】

図4は、リセット回路40の形態の第2の制御信号回路31のある1つの例示的な実施形態を示している。

【0035】

リセット回路40は、とりわけ、フリップフロップ回路41、特に、Dフリップフロップゲート、2つのトランジスタ42及び43、抵抗44、45、46、47、48、及び49、及び、コンデンサ50を含む。リセット回路40は、一次動作電圧3D3V_AUX_DSWによって給電され、その一次動作電圧3D3V_AUX_DSWは、フリップフロップ回路41の供給入力のためのコンデンサ50によって安定化される。並列的に、この電圧は、フリップフロップ回路41のイネーブル信号入力(an enable signal input)(英文: Latch Enable 略称: LE)に抵抗44を介して印加される。さらに、例示的な実施形態においては信号PWROK_STBY_Hとして示される入力側制御信号は、フリップフロップ回路41のデータ入力Sに印加される。例えば、入力側制御信号PWROK_STBY_Hは、例えば、ACPI状態S5("Soft Off")等のあらかじめ決定されている動作状態についての複数の動作電圧のすべてが、電圧変換器(voltage converters)32及び電圧変換器33a乃至33nによって提供されるということを論理的に高い信号レベルによって示す。このようにして、フリップフロップ回路41は、一次動作電圧(primary operating voltage)3D3V_AUX_DSW及び第1の制御信号(first control signal)PWROK_STBY_Hの双方が印加されると直ちに、フリップフロップ回路41の信号出力Qにおいて正の制御信号を生成する。信号出力Qを介して提供される信号は、組み込み型制御構成要素5の出力側制御信号として抵抗45を介して提供される。その実施形態においては、この信号は、RST_EC_2であると指定される。

【0036】

組み込み型制御構成要素5は、システム構成要素2の初期化の一部として、二次電圧レギュレータ33a乃至33nをリセットして、システム構成要素2の個々の構成要素のすべてをあらかじめ定義されている状態にさせる。結果として、最後の二次電圧レギュレータ33aが提供する制御信号PWROK_STBY_Hは、また、一時的に論理低レベル値に戻る(temporarily falls back to a logic low value)。さらなる動作を行わない場合には、フリップフロップ回路41は、もはや、制御信号RST_E2_L2を出力せず、又は、論理低レベル値へと制御信号RST_E2_L2をリセットしないであろう。このことは、組み込み型制御構成要素5がリセットするようにさせ、組み込み型制御構成要素5は、この状態では望ましくはない。

【0037】

この望ましくない副作用を防止するために、リセット回路40は、抵抗46、トランジスタ42、及び抵抗47を通るフィードバック経路を提供する。フリップフロップ回路41が正の出力信号を出力すると、フリップフロップ回路41の活性化信号入力LEは、トランジスタ42を介して接地レベルに引き寄せられる(pulled to a ground level)。このようにして、入力側における制御信号PWROK_STBY_Hのその後の変化は、もはや、フリップフロップ回路41の信号出力Qの状態の変化をもたらすことはない。

【0038】

リセット回路40の残りの回路部分43、48、及び49は、選択的に、集積化されている制御構成要素5の制御されているリセットを可能とするように提供されて、例えば、コンピュータシステム1の望ましいコールドスタート(a desired cold start)を実装する。特に、対応するさらなる制御信号を提供することによって、出力信号RST_EC_L2は、制御されている方式によって、接地レベルまで低下させられてもよい(can be pulled down to the ground level)。したがって、活性化信号入力LEは、また、トランジスタ42を介して再び有効化され、それによって、リセット回路40の初期化は、再び、最初から開始される。上記で説明されている実施形態の例では、リセットのための制御信号は、PCHorEC_GPIOと指定され、例えば、チップセット構成要素8又は組み込み型制御構成要素5それ自体によって提供される。

【0039】

図5は、組み込み型制御構成要素5のさらなる態様及び機能を示している。その実施形態において、組み込み型制御構成要素5は、例えば、マイクロチップテクノロジー株式会社(Microchip Technology Inc.)からの組み込み型コントローラMEC1703又はMEC1723である。

【0040】

組み込み型制御構成要素5は、とりわけ、暗号機能ブロック(a cryptographic function block)51、シーケンス機能ブロック(a sequencing function block)52、システム管理機能ブロック(a system management function block)53、及びインターフェイス機能ブロック(an interface function block)54を含む。これらの機能ブロック51乃至54の各々は、部分的に、制御構成要素5のハードウェア又はソフトウェアの中に実装されてもよい。機能ブロック51乃至54は、制御構成要素5の(示されていない)内部データ処理ユニットが実行するソフトウェアルーチンによって呼び出されてもよい。その実施形態において、それらのソフトウェアルーチンは、あらかじめ決定されている応答時間を使用してリアルタイムオペレーティングシステム(a real-time operating system (RTOS))の制御の下で実行される。それらのソフトウェアルーチンは、不揮発性メモリ構成要素7の中の以前に説明されているファームウェアイメージ12の中のプログラムコードとして格納される。

【0041】

図5に示されているように、メモリ構成要素7又は格納されているファームウェアイメージ12から取り出される(retrieved from the memory component 7 or the stored firmware image 12)プログラムコードは、機能ブロック51のハードウェアに対応している暗号機能によって保護される。例えば、機能ブロック51は、米国商務省(the U.S. Department of Commerce)の米国標準技術局(the National Institute of Standards and Technology (NIST))が発行するNIST SP800-155及びNIST SP800-147のさらなる要件が随意的に補足するNIST SP 800-193(https://doi.org/10.6028/NIST.SP.800-193)の要件にしたがって暗号機能を提供してもよい。

【0042】

ある1つの安全策は、例えば、ファームウェアイメージ12が、コンピュータシステム1の製造者によって暗号化され(encrypted)及び/又は署名される(signed)ということであってもよい。この目的のために、例えば、セキュリティサーバに格納されている非対称鍵対(an asymmetric key pair)のうちの秘密鍵(a private key)を使用する。コンピュータシステム1の製造の際に、既に、関連する公開鍵(the associated public key)は、組み込み型制御構成要素(5)の1回のみプログラム可能な(a one time programmable (OTP))メモリ領域の中に永続的に格納されている。起動時には、その格納されているファームウェアイメージ12のチェックサム(checksum)又はファームウェアイメージ12のソースの識別情報(identity)が、例えば、フラッシュメモリ構成要素7のヘッダの中のいわゆる"ハッシュblob(hash blob)"によって、といったように、公開鍵によって検証される。

【0043】

代替的に又は追加的に、ファームウェアイメージ12は、メモリ構成要素7の中に暗号化されている形態で格納され、ファームウェアイメージ12の使用の前に公開鍵を使用して復号化されてもよい。

【0044】

同様に、チップセット構成要素8は、また、暗号機能ブロック51にアクセスして、BIOSイメージ11の実行の前にBIOSイメージ11を検証し及び/又は復号化する。

【0045】

このように、メモリ構成要素7の中に格納されているイメージ11及び12の改ざん(manipulations)を回避し、又は、対応するデータ処理構成要素によって、修正されているファームウェアを実行する前に、そのような改ざんを検出してもよい。一方で、格納されているイメージ11及び12の改ざんを検出する場合には、代わりに、フォールバック(fall back)として、原則として修正することが不可能である対応する、いわゆる、ゴールデンイメージ(golden images)を使用する。

【0046】

メモリ構成要素7が提供するファームウェアイメージ12が本物である(authentic)場合には、そのファームウェアイメージ12の中に含まれるプログラムコードは、制御構成要素5のデータ処理構成要素によって実行される。プログラムコードの実行は、とりわけ、上記で説明されているシーケンス機能を実装する。そのシーケンス機能は、システム構成要素2の他の個々の構成要素から適切な制御信号を取り出し(retrieves)、その次に、他の個々の構成要素に適切な制御信号を返送する。その例では、この目的のために、制御構成要素5の(汎用の入力/出力(general-purpose inputs/outputs (GPIO))等の)自由にプログラム可能である入力及び出力(freely programmable inputs and outputs)を使用する。

【0047】

上記で説明されているようなシステム構成要素2の初期の有効化(initial activation)のほかに、シーケンス機能ブロック52は、また、エネルギーを節約するために、いわゆる、現代のスタンバイモード(modern standby mode)等の特に電力節約動作モード(power-saving operating modes)の際に、あらかじめ決定されている構成要素を休眠モードにさせる(place predetermined components in a sleep mode)のに使用されてもよい。例えば、シーケンス機能は、ドイツ特許出願第10 2022 101 557.2号及び対応する日本特許出願2023-8265の中で説明されているように、電源ユニット3それ自体を電力出力を減少させた動作モードにするために、電源ユニット3に制御信号を送り返すことが可能であり、この点に関して本明細書に参照により開示される。

【0048】

システム管理機能ブロック53は、システム構成要素2からの複数の信号をモニタリングして、システム構成要素2の操作性(operability)をモニタリングする。例えば、システム管理機能ブロック53は、さまざまな動作電圧V₀乃至V_nの大きさ又は対応する制御信号をモニタリングしてもよく、それらの対応する制御信号は、対応する動作電圧が正しく提供されているということを示す。さらに、システム管理機能ブロック53は、また、供給電圧V_supの障害(failure)の場合に、揮発性メモリ構成要素をバックアップするのに使用される電池セル(battery cell)の電圧をモニタリングしてもよい。加えて、システム管理機能ブロック53は、冷却システムのファンからのさまざまな温度センサ又はタコメータ信号をモニタリングし、そして、対応するパルス幅変調されている(pulse width modulated (PWM))制御信号を返送して、コンピュータシステム1のファン又は同様の冷却構成要素を制御してもよい。

【0049】

例えば、システム管理機能ブロック53は、複数の異なる温度センサからの制御信号に応答する複数の異なる温度管理機能を実装してもよい。代替的に又は追加的に、複数の異なる温度管理機能は、ある1つの共通の温度センサからの制御信号の複数の異なるしきい値に応答してもよい。

【0050】

組み込み型制御構成要素5のさらなる入力及び出力は、システム管理バスにアクセスするのに使用され、そのシステム管理バスは、システム管理機能ブロック53によってさらなる個々の構成要素の中のパラメータを設定し又は取り出すためのシステム管理バスである。

【0051】

最後に、システム管理機能ブロック53は、制御信号の状態を取り出し、その制御信号は、図5の中でPROCHOTと称されているとともに主プロセッサ9のプロセッサコアの過熱を示す。この信号があらかじめ決定されている論理レベルに引き寄せられている(pulled to a predetermined logic level)ときに、システム管理機能ブロック53は、直ちに、プロセッサコアのクロック周波数を低下させて、そのプロセッサコアが過熱するのを防止する。これらの対策だけでは十分ではない場合に、システム管理機能ブロック53は、また、シーケンス機能ブロック52によって、システム構成要素2の完全な緊急シャットダウンをトリガしてもよい。

【0052】

インターフェイス機能ブロック54によって、あらかじめ決定されている上位プロトコル(predetermined higher protocols)にしたがって、さまざまな入力インターフェイス及び出力インターフェイスを実装する。このことは、特に、いわゆる、PS/2キーボード及びマウスインターフェイスの提供を含む。さらに、8ピンUARTインターフェイス等のシリアルインターフェイスを提供する。最後に、組み込み型制御構成要素5は、いわゆる、JTAGデバッグインターフェイス55を含み、そのJTAGデバッグインターフェイス55は、その制御構成要素5の個々のレジスタ又は機能へのアクセスを可能とする。

【0053】

さまざまな機能ブロック51乃至54の単一の構成要素への提案されている集積化、特に、組み込み型制御構成要素5への提案されている集積化は、システム構成要素2において別途必要とされる個々の構成要素に必要となるスペースを減少させることが可能である。さらに、複数の機能及び機能ブロックのすべては、共通のメモリ構成要素7の中に格納されるとともに必要に応じて修正される1つ又は複数のファームウェアイメージによって柔軟に実装されてもよい。これに関連して、メモリ7から取り出されるファームウェア構成要素は、上記で説明されているように、暗号機能ブロック51によって保護されてもよい。複数のファームウェア構成要素は、また、例えば、温度管理に関して上記で説明されているように、互いに自身の動作を調整してもよい。

【0054】

このようにして、説明されているアプローチは、より少ない、共有されている個々の構成要素によってハードウェア関連の制御機能の特にスペースの節約(space-saving)及びコストの節約(cost-saving)の実装を可能としつつ、同時に、組み込み型制御構成要素5が提供する機能ブロック51乃至54の柔軟性を増加させる。

【0055】

開示されているシステム構成要素2のさまざまな態様は、複数の例のうちのいくつかにおいて互いに組み合わせて説明されているが、また、それらの例のうちの各々を個別に使用してもよい。特に、改良されている制御信号回路31のみを使用して、制御構成要素5の正確な機能に関係なく、組み込み型制御構成要素5を起動することが可能である。反対に、組み込み型制御構成要素5が制御信号回路31によって初期化されていない場合には、既存の組み込み型制御構成要素5の中に、例えば、暗号機能ブロック51等のさらなる機能ブロックを一体化することもまた有利である。

【0056】

参照記号一覧
1. コンピュータシステム
2. システム構成要素
3. 電源装置ユニット
4. 電圧供給回路
5. 組み込み型制御構成要素
6. (第1の)制御信号回路
7. メモリ構成要素
8. チップセット構成要素
9. 主プロセッサ
10. 制御線
11. BIOSイメージ
12. ファームウェアイメージ
20. 遅延回路
21. 抵抗
22. コンデンサ
23. 接地電位
24. ノード
31. (第2の)制御信号回路
32. (一次)電圧レギュレータ
33a乃至33n. (二次)電圧レギュレータ
40. リセット回路
41. フリップフロップ回路
42、43. トランジスタ
44乃至49. 抵抗
50. コンデンサ
51. 暗号機能ブロック
52. シーケンス機能ブロック
53. システム管理機能ブロック
54. インターフェイス機能ブロック
55. デバッグインターフェイス

【図1】

【図2】

【図3】

【図4】

【図5】