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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-11-27
(45)【発行日】2024-12-05
(54)【発明の名称】電力変換装置および電力変換装置の制御方法
(51)【国際特許分類】
H02M 7/48 20070101AFI20241128BHJP
H02M 7/12 20060101ALI20241128BHJP
【ＦＩ】
H02M7/48 F
H02M7/12 B
【請求項の数】
8
(21)【出願番号】P 2023529831
(86)(22)【出願日】2022-06-09
(86)【国際出願番号】 JP2022023273
(87)【国際公開番号】W WO2022264916
(87)【国際公開日】2022-12-22
【審査請求日】2023-11-10
(31)【優先権主張番号】P 2021101317
(32)【優先日】2021-06-18
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000005108
【氏名又は名称】株式会社日立製作所
(74)【代理人】
【識別番号】110000062
【氏名又は名称】弁理士法人第一国際特許事務所
(72)【発明者】
【氏名】児島 徹郎
(72)【発明者】
【氏名】大塚 邦晃
(72)【発明者】
【氏名】安東 正登
【審査官】安食 泰秀
(56)【参考文献】
【文献】特開平１１－０２７９５１（ＪＰ，Ａ）
【文献】特開平０８－１８２３４７（ＪＰ，Ａ）
【文献】特開２００２－２７２１１７（ＪＰ，Ａ）
【文献】特開２０１７－０９３０７３（ＪＰ，Ａ）
【文献】特開平１０－００４６９０（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｍ ７／４８
Ｈ０２Ｍ ７／１２
(57)【特許請求の範囲】
【請求項1】
半導体素子により構成され、直流電力を交流電力に変換または交流電力を直流電力に変換する電力変換部と、前記電力変換部に対する直流電流指令値および前記電力変換部の駆動周波数を基に求めた当該電力変換部の基本波位相を用いて前記電力変換部の電流検出値を変換して求めた直流電流検出値に基づいて、前記電力変換部の交流電流を制御する電流制御部と、
前記電流制御部の出力に基づいて生成した電圧指令値を補正し、当該補正後の電圧指令値を用いて前記半導体素子を駆動するためのゲート信号を生成する駆動制御部と
を備え、
前記駆動制御部は、
前記電力変換部の次サイクルの基本波位相を、前記駆動周波数と前記電力変換部をＰＷＭ制御する際のサンプリング周期との積から求めた前記基本波位相の増分を前記基本波位相に加算することにより生成し、
前記直流電流指令値および前記次サイクルの基本波位相に基づいて交流電流指令値を求め、
前記交流電流指令値および前記電力変換部の直流ステージ検出電圧に基づいて前記電圧指令値に対する補正量を算出し、
前記電圧指令値に前記補正量を加算して前記補正後の電圧指令値とする
ことを特徴とする電力変換装置。
【請求項2】
請求項１に記載の電力変換装置であって、前記電力変換部が、直流電力を交流電力に変換する場合、
前記電流検出値は、前記電力変換部の交流側出力電流の検出値である
ことを特徴とする電力変換装置。
【請求項3】
請求項１に記載の電力変換装置であって、前記電力変換部が、交流電力を直流電力に変換する場合、
前記電流検出値は、前記電力変換部の入力交流電流の検出値であり、
前記駆動制御部は、前記電圧指令値を前記電流制御部の出力と交流電源電圧検出値との差分により生成する
ことを特徴とする電力変換装置。
【請求項4】
請求項１から３のいずれか１項に記載の電力変換装置であって、前記駆動制御部は、前記補正量を、前記交流電流指令値に応じた前記半導体素子のターンオン遅延時間から前記交流電流指令値に応じた前記半導体素子のターンオフ遅延時間を減算した値を前記電力変換部に対して固定された非ラップ期間に加算した値および前記直流ステージ検出電圧に基づいて算出する
ことを特徴とする電力変換装置。
【請求項5】
請求項４に記載の電力変換装置であって、前記駆動制御部は、前記補正量を、前記交流電流指令値が所定の閾値以下では、前記交流電流指令値がゼロの時に当該補正量もゼロとなる直線的な補間により求める
ことを特徴とする電力変換装置。
【請求項6】
半導体素子により構成され、直流電力を交流電力に変換または交流電力を直流電力に変換する電力変換装置の制御方法であって、前記電力変換装置の駆動周波数を積分して当該電力変換装置の基本波位相を求め、
前記基本波位相を用いて前記電力変換装置の電流検出値を変換して直流電流検出値を求め、
前記電力変換装置の次サイクルの基本波位相を、前記駆動周波数と前記電力変換装置をＰＷＭ制御する際のサンプリング周期との積から求めた前記基本波位相の増分を前記基本波位相に加算することにより演算し、
前記電力変換装置に対する直流電流指令値および前記直流電流検出値に基づいて、前記電力変換装置の交流電流を制御するための電圧指令値を生成し、
前記直流電流指令値および前記次サイクルの基本波位相に基づいて交流電流指令値を求め、
前記交流電流指令値および前記電力変換装置の直流ステージ検出電圧に基づいて前記電圧指令値に対する補正量を算出し、
前記電圧指令値に前記補正量を加算した補正後の電圧指令値に基づいて前記半導体素子を駆動するためのゲート信号を生成する
ことを特徴とする電力変換装置の制御方法。
【請求項7】
請求項６に記載の電力変換装置の制御方法であって、前記補正量を、前記交流電流指令値に応じた前記半導体素子のターンオン遅延時間から前記交流電流指令値に応じた前記半導体素子のターンオフ遅延時間を減算した値を前記電力変換装置に対して固定された非ラップ期間に加算した値および前記直流ステージ検出電圧に基づいて算出する
ことを特徴とする電力変換装置の制御方法。
【請求項8】
請求項７に記載の電力変換装置の制御方法であって、前記補正量を、前記交流電流指令値が所定の閾値以下では、前記交流電流指令値がゼロの時に当該補正量もゼロとなる直線的な補間により求める
ことを特徴とする電力変換装置の制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体スイッチング素子を用いて直流電力を交流電力に変換あるいは交流電力を直流電力に変換する電力変換装置およびその制御方法に関する。
【背景技術】
【0002】
半導体スイッチング素子を用いて直流電力を交流電力に変換あるいは交流電力を直流電力に変換する、いわゆる電力変換装置は、直流電源に対して、上下２つの半導体スイッチング素子を直列接続した回路を負荷の相数分だけ並列接続し、上下の半導体スイッチング素子の接続点を負荷に接続したブリッジ回路を構成することが多い。
【0003】
一般的なブリッジ回路として、２レベル回路を例に挙げる。各相の出力電位は、直流電源電圧Ｅｄと０の２種類あり、上側の半導体スイッチング素子がオンかつ下側の半導体スイッチング素子がオフの場合の出力電位はＥｄとなり、下側の半導体スイッチング素子がオンかつ上側の半導体スイッチング素子がオフの場合は０となる。
【0004】
このとき、上下の半導体スイッチング素子が同時にオン状態になると、半導体スイッチング素子の内部インピーダンスは負荷に比べて極めて小さいため、負荷には電流はほとんど流れず、上下の半導体スイッチング素子に膨大な短絡電流が流れ、半導体スイッチング素子の破壊を招くことになる。
【0005】
このような短絡破壊を避けるため、上下いずれかの半導体スイッチング素子がオンの状態から、もう一方の半導体スイッチング素子がオンの状態に遷移する間に、必ず上下両方の半導体スイッチング素子がオフになる期間を設けている。このオフ期間を、上下の半導体スイッチング素子のオン状態が“重ならない”という意味で「非ラップ期間」と呼ぶ。
【0006】
【0007】
図５および図６のいずれも、Ｕ相上側半導体スイッチング素子Ｓｐｕがオン状態から、上下の半導体スイッチング素子がいずれもオフの状態の非ラップ期間を経て、Ｕ相下側半導体スイッチング素子Ｓｎｕがオン状態になるまでの、ゲート信号ＧｐｕとＧｎｕ、各素子の印加電圧ＥｐｕとＥｎｕおよび出力電位ｖｕの各波形を示す。図５は、負荷電流ｉｕ＞０の場合で、非ラップ期間の出力電位ｖｕ＝０となる。図６は、負荷電流ｉｕ＜０の場合で、非ラップ期間の出力電位ｖｕ＝Ｅｄとなる。
【0008】
一方、図７および図８のいずれも、Ｕ相下側半導体スイッチング素子Ｓｎｕがオン状態から、上下の半導体スイッチング素子がいずれもオフの状態の非ラップ期間を経て、Ｕ相上側半導体スイッチング素子Ｓｐｕがオン状態になるまでの、ゲート信号ＧｐｕとＧｎｕ、各素子の印加電圧ＥｐｕとＥｎｕおよび出力電位ｖｕの各波形を示す。図７は、負荷電流ｉｕ＞０の場合で、非ラップ期間の出力電位はｖｕ＝０となる。図８は、負荷電流ｉｕ＜０の場合で、非ラップ期間の出力電位はｖｕ＝Ｅｄとなる。
【0009】
以上より、非ラップ期間の出力電位ｖｕは、負荷電流ｉｕの極性によって決まることが分かり、非ラップ期間における電力変換装置の出力電位は不定になる。このため、電力変換装置の出力電圧精度を高めるためには、出力電位不定の期間、すなわち非ラップ期間をできるだけ短くすることが好ましい。
【0010】
ところが、半導体スイッチング素子はゲート信号の印加から僅かに遅れて動作し、ターンオン時の遅延とターンオフ時の遅延とは一般的には異なること、また、これらの遅延時間は、印加電圧、通流電流、動作温度、そして半導体スイッチング素子の個体差によって変動やばらつきを生じることから、これらの変動量やばらつきに対して十分なマージンを確保して非ラップ期間を設定する必要がある。
【0011】
このように状況に応じて、好適な非ラップ期間を確保する技術としては、特許文献１あるいは特許文献２に記載の技術が知られている。
【0012】
また、非ラップ期間中の負荷電流の極性を予想して出力電位を予測し、この出力電位の予測値に基づいて電圧補償を行う技術（一般的に、「非ラップ補償」と呼ぶ）としては、特許文献３あるいは特許文献４に記載の技術が知られている。
【先行技術文献】
【特許文献】
【0013】
【文献】特開２０１０－１４２０７４号公報
【文献】特開２０１７－９３０７３号公報
【文献】特開昭６４－６０２６４号公報
【文献】特開平６－６２５８０号公報
【発明の概要】
【発明が解決しようとする課題】
【0014】
特許文献１および特許文献２に記載の技術は、半導体スイッチング素子の動作条件、印加電圧、通流電流および動作温度などに応じて、非ラップ期間をできるだけ短く保つことによって、出力電位不定の期間を短くして出力電圧精度を向上させるものである。ただし、非ラップ期間そのものを無くすことはできず、出力電圧精度の向上には限界がある。
【0015】
また、特許文献３および特許文献に４記載の技術は、電流極性に応じて非ラップ期間中の出力電位を推定し、これを補償することによって出力電圧精度の向上を図るものである。しかし、半導体スイッチング素子はゲート信号の印加から僅かに遅れて動作し、ターンオン時の遅延とターンオフ時の遅延とは一般的には異なること、また、これらの遅延時間は、印加電圧、通流電流、動作温度、そして半導体スイッチング素子の個体差によって変動やばらつきを生じることから、補償量が不足あるいは過剰になる場合がある。
【0016】
そこで、本発明では、半導体スイッチング素子のターンオン時およびターンオフ時の遅延に最も支配的な要因である通流電流の大きさによる遅延時間の変動に対して、電力変換装置の出力電圧の精度を改善する技術を提供することを目的とする。
【課題を解決するための手段】
【0017】
上記の課題を解決するために、代表的な本発明に係る電力変換装置の一つは、半導体素子により構成され直流電力を交流電力に変換または交流電力を直流電力に変換する電力変換部と、電力変換部に対する直流電流指令値および電力変換部の駆動周波数を基に求めた当該電力変換部の基本波位相を用いて電力変換部の電流検出値を変換して求めた直流電流検出値に基づいて電力変換部の交流電流を制御する電流制御部と、電流制御部の出力に基づいて生成した電圧指令値を補正し当該補正後の電圧指令値を用いて半導体素子を駆動するためのゲート信号を生成する駆動制御部とを備え、駆動制御部は、電力変換部の次サイクルの基本波位相を、駆動周波数と電力変換部をＰＷＭ制御する際のサンプリング周期との積から求めた基本波位相の増分を基本波位相に加算することにより生成し、直流電流指令値および次サイクルの基本波位相に基づいて交流電流指令値を求め、交流電流指令値および電力変換部の直流ステージ検出電圧に基づいて電圧指令値に対する補正量を算出し、電圧指令値に補正量を加算して補正後の電圧指令値とすることを特徴とする。
【発明の効果】
【0018】
本発明によれば、半導体スイッチング素子の通流電流によるターンオン遅延およびターンオフ遅延に応じた最適な電圧補償を行うことにより、電力変換装置の出力電圧の精度を向上させることができる。
上記した以外の課題、構成および効果は、以下の実施をするための形態における説明により明らかにされる。
上記した以外の課題、構成および効果は、以下の実施をするための形態における説明により明らかにされる。
【図面の簡単な説明】
【0019】
【図1】本発明の実施例１に係る電力変換装置の構成とそれに含まれる駆動制御系のブロックとを示す図である。
【図2】実施例１における電流波形をＵ相電流を例にして示す図である。
【図3】実施例１の電圧補償手段による電圧補償の第一の態様を示す図である。
【図4】実施例１の電圧補償手段による電圧補償の第二の態様を示す図である。
【図5】実施例１が対象とする２レベルインバータ回路一相分の一時点の動作波形を示す図である。
【図9】本発明の実施例２に係る電力変換装置の構成とそれに含まれる駆動制御系のブロックとを示す図である。
【図10】実施例２における電流波形を、Ｕ相電流となる二次電流ｉｓを例にして示す図である。
【図11】実施例２の電圧補償手段による電圧補償の第一の態様を示す図である。
【図12】実施例２の電圧補償手段による電圧補償の第二の態様を示す図である。
【図13】実施例２が対象とする３レベルコンバータ回路一相分の一時点の動作波形を示す図である。
【図15】スイッチング素子のターンオン動作遅延時間の定義を説明するための図である。
【図16】スイッチング素子のターンオフ動作遅延時間の定義を説明するための図である。
【発明を実施するための形態】
【0020】
以下、図面を参照して、本発明を実施するための形態として、実施例１および２について説明する。なお、この実施例により本発明が限定されるものではない。また、図面の記載において、同一部分には同一の符号を付して示している。
【実施例1】
【0021】
図１は、本発明の実施例１に係る電力変換装置の構成とそれに含まれる駆動制御系のブロックとを示す図である。
電力変換装置として、図示しない直流電圧源に並列接続した平滑化コンデンサ１０を介して、Ｕ相上側半導体スイッチング素子１１とＵ相下側半導体スイッチング素子１２とを直列接続したもの、Ｖ相上側半導体スイッチング素子１３とＶ相下側半導体スイッチング素子１４を直列接続したものおよびＷ相上側半導体スイッチング素子１５とＷ相下側半導体スイッチング素子１６を直列接続したものがそれぞれ直流ステージの線路間に接続される。
電力変換装置として、図示しない直流電圧源に並列接続した平滑化コンデンサ１０を介して、Ｕ相上側半導体スイッチング素子１１とＵ相下側半導体スイッチング素子１２とを直列接続したもの、Ｖ相上側半導体スイッチング素子１３とＶ相下側半導体スイッチング素子１４を直列接続したものおよびＷ相上側半導体スイッチング素子１５とＷ相下側半導体スイッチング素子１６を直列接続したものがそれぞれ直流ステージの線路間に接続される。
【0022】
また、Ｕ相上側半導体スイッチング素子１１とＵ相下側半導体スイッチング素子１２との接続点、Ｖ相上側半導体スイッチング素子１３とＶ相下側半導体スイッチング素子１４との接続点およびＷ相上側半導体スイッチング素子１５とＷ相下側半導体スイッチング素子１６との接続点が、順に交流電動機１７のＵ相端子、Ｖ相端子およびＷ相端子に接続される。
【0023】
検出器としては、平滑化コンデンサ１０の電圧を検出する電圧センサ（ＰＴ）１８および交流電動機１７への出力電流を検出する電流センサ（ＣＴ）１９を備える。
【0024】
駆動制御系のブロックは、以下の構成要素から構成される。
・電流センサ（ＣＴ）１９の検出したＵ／Ｖ／Ｗ相電流（検出値）ｉｕ、ｉｖおよびｉｗを量子化するＡ／Ｄ変換器２０
・電圧センサ（ＰＴ）１８の検出した直流ステージ電圧（検出値）Ｅｄを量子化するＡ／Ｄ変換器３６
・交流電動機１７を駆動する基本波角周波数ωを積分して基本波位相θを求める積分器２３
・Ａ／Ｄ変換器２０の出力より基本波位相θを用いてｄ／ｑ軸電流（検出値）ＩｄおよびＩｑを求める回転座標変換手段２１
・与えられたｄ／ｑ軸電流指令Ｉｄ＊およびＩｑ＊とｄ／ｑ軸電流（検出値）ＩｄおよびＩｑとの差分を求める減算器２５および２６
・減算器２５および２６の出力（偏差）を用いて偏差が０になるような操作量を出力する電流制御手段（ＡＣＲ）２７
・電流制御手段（ＡＣＲ）２７の出力を用いてｄ／ｑ軸電圧指令値Ｖｄ＊およびＶｑ＊を求める電圧ベクトル生成手段２８
・基本波角周波数ωとサンプリング周期Ｔｃの積より基本波位相の増分Δθを求める乗算器２２
・基本波位相の増分Δθと基本波位相θの和より次サイクルの基本波位相θ′を求める加算器２４
・ｄ／ｑ軸電圧指令値Ｖｄ＊およびＶｑ＊より次サイクルの基本波位相θ′を用いて、Ｕ／Ｖ／Ｗ相電圧指令値ｖｕ＊、ｖｖ＊およびｖｗ＊を求める静止座標変換手段２９
・与えられたｄ／ｑ軸電流指令Ｉｄ＊およびＩｑ＊より次サイクルの基本波位相θ′を用いてＵ／Ｖ／Ｗ相電流指令値ｉｕ＊、ｉｖ＊およびｉｗ＊を求める静止座標変換手段４０
・Ｕ／Ｖ／Ｗ相電流指令値ｉｕ＊、ｉｖ＊およびｉｗ＊とＡ／Ｄ変換器２６の出力を用いてＵ／Ｖ／Ｗ相電圧補償量Δｖｕ、ΔｖｖおよびΔｖｗを求める電圧補償手段４１、４２および４３
・Ｕ／Ｖ／Ｗ相電圧指令値ｖｕ＊、ｖｖ＊およびｖｗ＊にＵ／Ｖ／Ｗ相電圧補償量Δｖｕ、ΔｖｖおよびΔｖｗを加算する加算器３０、３１および３２
・加算器３０、３１および３２の出力であるＵ／Ｖ／Ｗ相電圧補償後指令値ｖｕ＊＊、ｖｖ＊＊およびｖｗ＊＊並びにＡ／Ｄ変換器３６の出力を用いて半導体スイッチング素子１１～１６を駆動するゲート信号Ｇｐｕ、Ｇｎｕ、Ｇｐｖ、Ｇｎｖ、ＧｐｗおよびＧｎｗを出力するＰＷＭ生成手段３３、３４および３５
・電流センサ（ＣＴ）１９の検出したＵ／Ｖ／Ｗ相電流（検出値）ｉｕ、ｉｖおよびｉｗを量子化するＡ／Ｄ変換器２０
・電圧センサ（ＰＴ）１８の検出した直流ステージ電圧（検出値）Ｅｄを量子化するＡ／Ｄ変換器３６
・交流電動機１７を駆動する基本波角周波数ωを積分して基本波位相θを求める積分器２３
・Ａ／Ｄ変換器２０の出力より基本波位相θを用いてｄ／ｑ軸電流（検出値）ＩｄおよびＩｑを求める回転座標変換手段２１
・与えられたｄ／ｑ軸電流指令Ｉｄ＊およびＩｑ＊とｄ／ｑ軸電流（検出値）ＩｄおよびＩｑとの差分を求める減算器２５および２６
・減算器２５および２６の出力（偏差）を用いて偏差が０になるような操作量を出力する電流制御手段（ＡＣＲ）２７
・電流制御手段（ＡＣＲ）２７の出力を用いてｄ／ｑ軸電圧指令値Ｖｄ＊およびＶｑ＊を求める電圧ベクトル生成手段２８
・基本波角周波数ωとサンプリング周期Ｔｃの積より基本波位相の増分Δθを求める乗算器２２
・基本波位相の増分Δθと基本波位相θの和より次サイクルの基本波位相θ′を求める加算器２４
・ｄ／ｑ軸電圧指令値Ｖｄ＊およびＶｑ＊より次サイクルの基本波位相θ′を用いて、Ｕ／Ｖ／Ｗ相電圧指令値ｖｕ＊、ｖｖ＊およびｖｗ＊を求める静止座標変換手段２９
・与えられたｄ／ｑ軸電流指令Ｉｄ＊およびＩｑ＊より次サイクルの基本波位相θ′を用いてＵ／Ｖ／Ｗ相電流指令値ｉｕ＊、ｉｖ＊およびｉｗ＊を求める静止座標変換手段４０
・Ｕ／Ｖ／Ｗ相電流指令値ｉｕ＊、ｉｖ＊およびｉｗ＊とＡ／Ｄ変換器２６の出力を用いてＵ／Ｖ／Ｗ相電圧補償量Δｖｕ、ΔｖｖおよびΔｖｗを求める電圧補償手段４１、４２および４３
・Ｕ／Ｖ／Ｗ相電圧指令値ｖｕ＊、ｖｖ＊およびｖｗ＊にＵ／Ｖ／Ｗ相電圧補償量Δｖｕ、ΔｖｖおよびΔｖｗを加算する加算器３０、３１および３２
・加算器３０、３１および３２の出力であるＵ／Ｖ／Ｗ相電圧補償後指令値ｖｕ＊＊、ｖｖ＊＊およびｖｗ＊＊並びにＡ／Ｄ変換器３６の出力を用いて半導体スイッチング素子１１～１６を駆動するゲート信号Ｇｐｕ、Ｇｎｕ、Ｇｐｖ、Ｇｎｖ、ＧｐｗおよびＧｎｗを出力するＰＷＭ生成手段３３、３４および３５
【0025】
図２は、実施例１における電流波形をＵ相電流を例にして示す図である。
図２からは、Ｕ相電流ｉｕに対して、Ｕ相電流指令値ｉｕ＊は基本波位相の増分Δθだけ先読みしていることが分かる。これは、半導体スイッチング素子の動作遅延時間に電流依存性があり、これを補償すべく電圧補償量にも当然ながら電流依存性があるため、電流検出値を用いると、電流の変化率ｄｉ／ｄｔとサンプリング周期Ｔｃとの積、Ｔｃ×ｄｉ／ｄｔだけ電流誤差が生じてしまうためである。
図２からは、Ｕ相電流ｉｕに対して、Ｕ相電流指令値ｉｕ＊は基本波位相の増分Δθだけ先読みしていることが分かる。これは、半導体スイッチング素子の動作遅延時間に電流依存性があり、これを補償すべく電圧補償量にも当然ながら電流依存性があるため、電流検出値を用いると、電流の変化率ｄｉ／ｄｔとサンプリング周期Ｔｃとの積、Ｔｃ×ｄｉ／ｄｔだけ電流誤差が生じてしまうためである。
【0026】
実施例１では、時間ｔではなく位相θを基準軸にとり、Ｕ相電流の周波数（基本波角周波数ω）が分かっていることを利用して、Δθ＝ω・Ｔｃとし、サンプリング周期Ｔｃ分の位相遅れを補償している。
【0027】
この結果、実施例１では、次サイクルの基本波位相θ′におけるＵ／Ｖ／Ｗ相電流指令値ｉｕ＊、ｉｖ＊およびｉｗ＊を予測し、この予測値を用いて電圧補償量Δｖｕ、ΔｖｖおよびΔｖｗを求めている。
【0028】
次に、実施例１の動作原理を図で説明する。
図５は、実施例１が対象とする２レべルインバータ回路一相分の一時点の動作波形を示す図である。ここでは、Ｕ相部分を例として取り出し、Ｕ相上側半導体スイッチング素子Ｓｐｕがターンオフし、非ラップ期間Ｔｌａｐ経過後、Ｕ相下側半導体スイッチング素子Ｓｎｕがターンオンしたときの動作波形を示す。図５では、Ｕ相電流ｉｕは正とする。なお、電流極性は、回路から出ていく方向を正とする。
図５は、実施例１が対象とする２レべルインバータ回路一相分の一時点の動作波形を示す図である。ここでは、Ｕ相部分を例として取り出し、Ｕ相上側半導体スイッチング素子Ｓｐｕがターンオフし、非ラップ期間Ｔｌａｐ経過後、Ｕ相下側半導体スイッチング素子Ｓｎｕがターンオンしたときの動作波形を示す。図５では、Ｕ相電流ｉｕは正とする。なお、電流極性は、回路から出ていく方向を正とする。
【0029】
ここで、非ラップ期間Ｔｌａｐは、Ｕ相上側半導体スイッチング素子Ｓｐｕを駆動するゲート信号Ｇｐｕの立ち下がりからＵ相下側半導体スイッチング素子Ｓｎｕを駆動するゲート信号Ｇｎｕの立ち上がりまでと規定する。
【0030】
このとき、Ｕ相上側半導体スイッチング素子Ｓｐｕは、ゲート信号Ｇｐｕの立ち下がりからターンオフ遅延時間Ｔｄｏｆｆだけ遅れて遮断状態に遷移し、直流電源電圧Ｅｄが印加されるようになる。同時に、Ｕ相下側半導体スイッチング素子Ｓｎｕの印加電圧は０になり、Ｕ相下側半導体スイッチング素子Ｓｎｕのダイオード側に電流が流れるようになる（図５の上中央の図）。
【0031】
一方、ゲート信号Ｇｎｕの立ち上がり時にはこの立ち上がり前の状態から変化はなく何も起こらない（図５の上の図の中央から右側への推移）。Ｕ相電位ｖｕは、Ｕ相下側半導体スイッチング素子Ｓｎｕの印加電圧Ｅｎｕに等しい。
【0032】
ここで、非ラップ期間における出力電圧誤差を求める。本来、非ラップ期間の出力電位は、出力電流の極性によって決まり、直流電源電圧Ｅｄもしくは０のいずれかとなるが、その期待値として、非ラップ期間の半分は直流電源電圧Ｅｄとし、残りの半分は０として考える。
【0033】
Ｕ相電位ｖｕの期待値は、ゲート信号Ｇｐｕの立ち下がりから非ラップ期間の半分、すなわちＴｌａｐ／２に対してターンオン遅延時間とターンオフ遅延時間の平均値を加えた（Ｔｌａｐ＋Ｔｄｏｎ＋Ｔｄｏｆｆ）／２だけ遅れて立ち下がると考えられる。
【0034】
しかし、実際のＵ相電位ｖｕは、ゲート信号Ｇｐｕの立ち下がりからターンオフ遅延時間Ｔｄｏｆｆだけ遅れて立ち下がっているため、双方の差し引きから、（Ｔｌａｐ＋Ｔｄｏｎ－Ｔｄｏｆｆ）／２だけ早めに立ち下がっていることになる。つまり、この時間だけ出力電圧が不足していることになる。
【0035】
図６は、図５と同じ一相分の同じ時点で、Ｕ相電流ｉｕが負の場合の動作波形を示す図である。非ラップ期間Ｔｌａｐの規定も図５の場合と同様である。
このとき、Ｕ相上側半導体スイッチング素子Ｓｐｕのゲート信号Ｇｐｕの立ち下がり時には、この立下り前の状態から変化はなく何も起こらない（図６の上の図の左側から中央への推移）。
このとき、Ｕ相上側半導体スイッチング素子Ｓｐｕのゲート信号Ｇｐｕの立ち下がり時には、この立下り前の状態から変化はなく何も起こらない（図６の上の図の左側から中央への推移）。
【0036】
一方、Ｕ相下側半導体スイッチング素子Ｓｎｕは、ゲート信号Ｇｎｕの立ち上がりからターンオン遅延時間Ｔｄｏｎだけ遅れて導通状態に遷移し、印加電圧は０になり、Ｕ相下側スイッチング素子Ｓｎｕに電流が流れるようになる（図６の上右側の図）。同時に、Ｕ相上側半導体スイッチング素子Ｓｐｕの印加電圧は直流電源電圧Ｅｄになる。
Ｕ相電位ｖｕは、Ｕ相下側半導体スイッチング素子Ｓｎｕの印加電圧Ｅｎｕに等しい。
Ｕ相電位ｖｕは、Ｕ相下側半導体スイッチング素子Ｓｎｕの印加電圧Ｅｎｕに等しい。
【0037】
ここで、非ラップ期間における出力電圧誤差を求める。図５の場合と同様に、非ラップ期間の出力電位の期待値として、非ラップ期間の半分は直流電源電圧Ｅｄとし、残りの半分は０として考える。
【0038】
Ｕ相電位ｖｕの期待値は、図５の場合と同様に、（Ｔｌａｐ＋Ｔｄｏｎ＋Ｔｄｏｆｆ）／２だけ遅れて立ち下がると考えられるが、実際のＵ相電位ｖｕは、ゲート信号Ｇｎｕの立ち上がりからターンオン遅延時間Ｔｄｏｎだけ遅れて立ち下がっているため、双方の差し引きから、（Ｔｌａｐ＋Ｔｄｏｎ－Ｔｄｏｆｆ）／２だけ遅れて立ち下がっていることになる。つまり、この時間だけ出力電圧が過剰になっていることになる。
【0039】
図７は、図５と同じ一相分で別の一時点の動作波形を示す図である。すなわち、Ｕ相下側半導体スイッチング素子Ｓｎｕがターンオフし、非ラップ期間Ｔｌａｐ経過後、Ｕ相上側半導体スイッチング素子Ｓｐｕがターンオンしたときの動作波形を示す。図７では、Ｕ相電流ｉｕは正とする。なお、電流極性は、回路から出ていく方向を正とする。
【0040】
ここで、非ラップ期間Ｔｌａｐは、Ｕ相下側半導体スイッチング素子Ｓｎｕを駆動するゲート信号Ｇｎｕの立ち下がりからＵ相上側半導体スイッチング素子Ｓｐｕを駆動するゲート信号Ｇｐｕの立ち上がりまでと規定する。
【0041】
このとき、Ｕ相下側半導体スイッチング素子Ｓｎｕのゲート信号Ｇｎｕの立ち下がり時には、この立下り前の状態から変化はなく何も起こらない（図７の上の図の左側から中央への推移）。
【0042】
一方、Ｕ相上側半導体スイッチング素子Ｓｐｕは、ゲート信号Ｇｐｕの立ち上がりからターンオン遅延時間Ｔｄｏｎだけ遅れて導通状態に遷移し、印加電圧は０になり、Ｕ相上側スイッチング素子Ｓｐｕに電流が流れるようになる（図７の上右側の図）。同時に、Ｕ相下側半導体スイッチング素子Ｓｎｕの印加電圧は直流電源電圧Ｅｄになる。
Ｕ相電位ｖｕは、Ｕ相下側半導体スイッチング素子Ｓｎｕの印加電圧Ｅｎｕに等しい。
Ｕ相電位ｖｕは、Ｕ相下側半導体スイッチング素子Ｓｎｕの印加電圧Ｅｎｕに等しい。
【0043】
【0044】
Ｕ相電位ｖｕの期待値は、ゲート信号Ｇｎｕの立ち下がりから非ラップ期間の半分、すなわちＴｌａｐ／２に対してターンオン遅延時間とターンオフ遅延時間の平均値を加えた（Ｔｌａｐ＋Ｔｄｏｎ＋Ｔｄｏｆｆ）／２だけ遅れて立ち上がると考えられる。
【0045】
しかし、実際のＵ相電位ｖｕは、ゲート信号Ｇｐｕの立ち上がりからターンオン遅延時間Ｔｄｏｎだけ遅れて立ち上がっているため、双方の差し引きから、（Ｔｌａｐ＋Ｔｄｏｎ－Ｔｄｏｆｆ）／２だけ遅れて立ち上がっていることになる。つまり、この時間だけ出力電圧が不足していることになる。
【0046】
図８は、図７と同じ一相分の同じ時点で、Ｕ相電流ｉｕが負の場合の動作波形を示す図である。非ラップ期間Ｔｌａｐの規定も図７の場合と同様である。
このとき、Ｕ相下側半導体スイッチング素子Ｓｎｕは、ゲート信号Ｇｎｕの立ち下がりからターンオフ遅延時間Ｔｄｏｆｆだけ遅れて遮断状態に遷移し、直流電源電圧Ｅｄが印加されるようになる。同時に、Ｕ相上側半導体スイッチング素子Ｓｐｕの印加電圧は０になり、Ｕ相上側半導体スイッチング素子Ｓｐｕのダイオード側に電流が流れるようになる（図８の上中央の図）。
このとき、Ｕ相下側半導体スイッチング素子Ｓｎｕは、ゲート信号Ｇｎｕの立ち下がりからターンオフ遅延時間Ｔｄｏｆｆだけ遅れて遮断状態に遷移し、直流電源電圧Ｅｄが印加されるようになる。同時に、Ｕ相上側半導体スイッチング素子Ｓｐｕの印加電圧は０になり、Ｕ相上側半導体スイッチング素子Ｓｐｕのダイオード側に電流が流れるようになる（図８の上中央の図）。
【0047】
一方、ゲート信号Ｇｐｕの立ち上がり時にはこの立ち上がり前の状態から変化はなく何も起こらない（図５の上の図の中央から右側への推移）。Ｕ相電位ｖｕは、Ｕ相下側半導体スイッチング素子Ｓｎｕの印加電圧Ｅｎｕに等しい。
【0048】
【0049】
Ｕ相電位ｖｕの期待値は、図７の場合と同様に、（Ｔｌａｐ＋Ｔｄｏｎ＋Ｔｄｏｆｆ）／２だけ遅れて立ち上がると考えられるが、実際のＵ相電位ｖｕは、ゲート信号Ｇｎｕの立ち下がりからターンオフ遅延時間Ｔｄｏｆｆだけ遅れて立ち下がっているため、双方の差し引きから、（Ｔｌａｐ＋Ｔｄｏｎ－Ｔｄｏｆｆ）／２だけ早めに立ち上がっていることになる。つまり、この時間だけ出力電圧が過剰になっていることになる。
【0050】
以上の図５から図８により求めた出力電圧誤差についてまとめると、以下のことが分かる。すなわち、Ｕ相に関して示すと、
・Ｕ相電流ｉｕが正のとき、ΔＴ＝（Ｔｌａｐ＋Ｔｄｏｎ－Ｔｄｏｆｆ）／２だけ出力電圧が不足する。
・Ｕ相電流ｉｕが負のとき、ΔＴ＝（Ｔｌａｐ＋Ｔｄｏｎ－Ｔｄｏｆｆ）／２だけ出力電圧が過剰になる。
・Ｕ相電流ｉｕが正のとき、ΔＴ＝（Ｔｌａｐ＋Ｔｄｏｎ－Ｔｄｏｆｆ）／２だけ出力電圧が不足する。
・Ｕ相電流ｉｕが負のとき、ΔＴ＝（Ｔｌａｐ＋Ｔｄｏｎ－Ｔｄｏｆｆ）／２だけ出力電圧が過剰になる。
【0051】
そこで、図１に示すＰＷＭ生成手段３３～３５において、直接ΔＴだけパルス幅を補正しても構わない。ただし、実施例１では、電圧補償手段４１～４３によって、直流電源電圧Ｅｄ、サンプリング周期Ｔｃとして、各相の電圧補正量ΔＶをΔＶ＝±ΔＴ／Ｔｃ×Ｅｄとして求めている。
【0052】
さらに、半導体スイッチング素子のターンオン遅延時間Ｔｄｏｎおよびターンオフ遅延時間Ｔｄｏｆｆには電流依存性があることが分かっているので（後述する図３および図４の下側のグラフ、参照）、電圧補償手段４１～４３において、各相毎に通流電流の大きさおよび極性に応じたΔＴのテーブルを用意しておけばよい。
【0053】
図３は、実施例１の電圧補償手段４１～４３による電圧補償の第一の態様を示す図である。
図３の下側のグラフでは、ＩＧＢＴのようなバイポーラ素子におけるターンオン遅延時間Ｔｄｏｎとターンオフ遅延時間Ｔｄｏｆｆの電流依存性の一例を示す。
図３の下側のグラフでは、ＩＧＢＴのようなバイポーラ素子におけるターンオン遅延時間Ｔｄｏｎとターンオフ遅延時間Ｔｄｏｆｆの電流依存性の一例を示す。
【0054】
ＩＧＢＴのようなバイポーラ素子においては、ターンオン遅延時間Ｔｄｏｎは通流電流が増加するにつれて増大していく傾向があり、一方、ターンオフ遅延時間Ｔｄｏｆｆは遮断電流が減少するにつれて急激に増大する傾向がある。
【0055】
図３の上側のグラフでは、このような傾向を持つ半導体スイッチング素子に対する電圧補償手段４１、４２および４３の特性を示す。この特性においては、非ラップ補償電流下限値Ｉｍｉｎを設け、電流指令値ｉｕ＊、ｉｖ＊およびｉｗ＊の絶対値がＩｍｉｎ以下の場合、電流指令値が０のときに補償量を０にするよう直線的な補間を行う。
【0056】
ここで、直線的な補間を行う理由について説明する。実施例１の電圧補償手段４１、４２および４３は、電流検出値を用いず電流指令値を用いているが、図２に示すように、電流指令値は、基本波成分のみで高調波成分（スイッチングリップル）が重畳されていないという差異がある。通常、高調波成分であるスイッチングリップルは、基本波成分に対して正負対称に表れると考えられるので、補償量の誤差としては平均０になると考えられる。しかし、電流値がゼロクロスする近傍では、スイッチングリップルの影響により極性判別を誤ると誤差が大きくなるため、電流値がゼロクロスする近傍では補償量も小さくした方が好ましいため、上記した直線的な補間を行うのである。
【0057】
図４は、実施例１の電圧補償手段４１～４３による電圧補償の第二の態様を示す図である。
図４の下側のグラフでは、ＭＯＳ－ＦＥＴのようなユニポーラ素子におけるターンオン遅延時間Ｔｄｏｎとターンオフ遅延時間Ｔｄｏｆｆの電流依存性の一例を示す。
図４の下側のグラフでは、ＭＯＳ－ＦＥＴのようなユニポーラ素子におけるターンオン遅延時間Ｔｄｏｎとターンオフ遅延時間Ｔｄｏｆｆの電流依存性の一例を示す。
【0058】
ＭＯＳ－ＦＥＴのようなユニポーラ素子においては、ターンオン遅延時間Ｔｄｏｎは通流電流が増加するにつれてほぼ一定あるいは緩やかに減少する傾向があり、一方、ターンオフ遅延時間Ｔｄｏｆｆは遮断電流が増加するにつれて緩やかに増加していく傾向がある。
【0059】
図４の上側のグラフでは、このような傾向を持つ半導体スイッチング素子に対する電圧補償手段４１、４２および４３の特性を示す。この特性においても、図３に示す特性と同様に、非ラップ補償電流下限値Ｉｍｉｎを設け、電流指令値ｉｕ＊、ｉｖ＊およびｉｗ＊の絶対値がＩｍｉｎ以下の場合、電流指令値が０のときに補償量を０にするよう直線的な補間を行う。
【0060】
ここで、本発明におけるターンオン遅延時間Ｔｄｏｎおよびターンオフ遅延時間Ｔｄｏｆｆの定義について説明する。
図１５は、スイッチング素子のターンオン遅延時間Ｔｄｏｎの定義を説明するための図である。
図１５は、スイッチング素子のターンオン遅延時間Ｔｄｏｎの定義を説明するための図である。
【0061】
Ｕ相上側半導体スイッチング素子Ｓｐｕのゲート信号Ｇｐｕの立ち上がりに対して（図１５の上段）、Ｕ相上側半導体スイッチング素子Ｓｐｕの印加電圧Ｅｐｕは、直流電源電圧Ｅｄから０に遷移するまでのｄｖ／ｄｔは一定ではない（図１５の中段）。このため、印加電圧Ｅｐｕを矩形波近似したＥｐｕ′を考え（図１５の下段）、Ｇｐｕの立ち下がりからＥｐｕが定常状態に収束するまでの時間をＴ１とし、時間Ｔ１までのＥｐｕの面積Ｓと矩形波Ｅｐｕ′の面積が等しくなる時間Ｔ０をターンオン遅延時間Ｔｄｏｎと定義する（式１、参照）。
【数1】
【0062】
図１６は、スイッチング素子のターンオフ遅延時間Ｔｄｏｆｆの定義を説明するための図である。
Ｕ相上側半導体スイッチング素子Ｓｐｕのゲート信号Ｇｐｕの立ち下がりに対して（図１６の上段）、Ｕ相上側半導体スイッチング素子Ｓｐｕの印加電圧Ｅｐｕは、０から直流電源電圧Ｅｄに遷移するまでのｄｖ／ｄｔは一定ではないし、直流電源電圧Ｅｄを超えてオーバーシュートする場合もある（図１６の中段）。このため、印加電圧Ｅｐｕを矩形波近似したＥｐｕ′を考え（図１６の下段）、Ｇｐｕの立ち下がりからＥｐｕが定常状態に収束するまでの時間をＴ１とし、時間Ｔ１までのＥｐｕの面積Ｓと矩形波Ｅｐｕ′の面積が等しくなる時間Ｔ０をターンオフ遅延時間Ｔｄｏｆｆと定義する（式２、参照）。
Ｕ相上側半導体スイッチング素子Ｓｐｕのゲート信号Ｇｐｕの立ち下がりに対して（図１６の上段）、Ｕ相上側半導体スイッチング素子Ｓｐｕの印加電圧Ｅｐｕは、０から直流電源電圧Ｅｄに遷移するまでのｄｖ／ｄｔは一定ではないし、直流電源電圧Ｅｄを超えてオーバーシュートする場合もある（図１６の中段）。このため、印加電圧Ｅｐｕを矩形波近似したＥｐｕ′を考え（図１６の下段）、Ｇｐｕの立ち下がりからＥｐｕが定常状態に収束するまでの時間をＴ１とし、時間Ｔ１までのＥｐｕの面積Ｓと矩形波Ｅｐｕ′の面積が等しくなる時間Ｔ０をターンオフ遅延時間Ｔｄｏｆｆと定義する（式２、参照）。
【数2】
【0063】
図１５および図１６のように、ターンオン遅延時間Ｔｄｏｎおよびターンオフ遅延時間Ｔｄｏｆｆを定義することにより、立ち上がり時および立ち下がり時のｄｖ／ｄｔが一定でない場合においても、正確な遅延時間を把握し、正確な電圧補償量を求めることができる。
【0064】
これは、電力変換器が駆動する交流電動機は、いわゆる誘導負荷（インダクタンス負荷）であり、電力変換器の出力電圧を積分した磁束をインダクタンスで除算したものが電流値になるので、立ち上がり時および立ち下がり時のｄｖ／ｄｔが一定でない電圧波形であっても、積分して等面積になる矩形波で近似することができるからである。
【実施例2】
【0065】
図９は、本発明の実施例２に係る電力変換装置の構成とそれに含まれる駆動制御系のブロックとを示す図である。
電力変換装置として、本体部分は以下のように構成される。
・図示しない直流負荷に対して、平滑化コンデンサ６２および６３を直列接続したものが並列接続される。
・Ｕ相の第１および第２の半導体スイッチング素子５０および５１を直列接続したものが平滑化コンデンサ６２に並列接続され、Ｕ相の第３および第４の半導体スイッチング素子５２および５３を直列接続したものが平滑化コンデンサ６３に並列接続される。
・Ｕ相の第１および第２のクランプダイオード５４および５５を直列接続したものが、Ｕ相の第１および第２の半導体スイッチング素子５０および５１の接続点とＵ相の第３および第４の半導体スイッチング素子５２および５３の接続点を結ぶように接続され、Ｕ相の第１および第２のクランプダイオード５４および５５の接続点が平滑化コンデンサ６２および６３の接続点に接続される。
・Ｖ相の第１および第２の半導体スイッチング素子５６および５７を直列接続したものが平滑化コンデンサ６２に並列接続され、Ｖ相の第３および第４の半導体スイッチング素子５８および５９を直列接続したものが平滑化コンデンサ６３に並列接続される。
・Ｖ相の第１および第２のクランプダイオード６０および６１を直列接続したものが、Ｖ相の第１および第２の半導体スイッチング素子５６および５７の接続点とＶ相の第３および第４の半導体スイッチング素子５８および５９の接続点を結ぶように接続され、Ｖ相の第１および第２のクランプダイオード６０および６１の接続点が平滑化コンデンサ６２および６３の接続点に接続される。
電力変換装置として、本体部分は以下のように構成される。
・図示しない直流負荷に対して、平滑化コンデンサ６２および６３を直列接続したものが並列接続される。
・Ｕ相の第１および第２の半導体スイッチング素子５０および５１を直列接続したものが平滑化コンデンサ６２に並列接続され、Ｕ相の第３および第４の半導体スイッチング素子５２および５３を直列接続したものが平滑化コンデンサ６３に並列接続される。
・Ｕ相の第１および第２のクランプダイオード５４および５５を直列接続したものが、Ｕ相の第１および第２の半導体スイッチング素子５０および５１の接続点とＵ相の第３および第４の半導体スイッチング素子５２および５３の接続点を結ぶように接続され、Ｕ相の第１および第２のクランプダイオード５４および５５の接続点が平滑化コンデンサ６２および６３の接続点に接続される。
・Ｖ相の第１および第２の半導体スイッチング素子５６および５７を直列接続したものが平滑化コンデンサ６２に並列接続され、Ｖ相の第３および第４の半導体スイッチング素子５８および５９を直列接続したものが平滑化コンデンサ６３に並列接続される。
・Ｖ相の第１および第２のクランプダイオード６０および６１を直列接続したものが、Ｖ相の第１および第２の半導体スイッチング素子５６および５７の接続点とＶ相の第３および第４の半導体スイッチング素子５８および５９の接続点を結ぶように接続され、Ｖ相の第１および第２のクランプダイオード６０および６１の接続点が平滑化コンデンサ６２および６３の接続点に接続される。
【0066】
入力電圧は、交流電圧源６４から、一次側端子を交流電圧源６４に接続し二次側端子をＵ相の第２および第３の半導体スイッチング素子５１および５２の接続点とＶ相の第２および第３の半導体スイッチング素子５７および５８の接続点に接続した変圧器６５を介して供給される。
【0067】
検出器としては、交流電圧源６４の電圧ｅｓを検出する電圧センサ（ＰＴ）６６、変圧器６５の二次側端子からＵ相の第２および第３の半導体スイッチング素子５１および５２の接続点へ流れる二次電流ｉｓを検出する電流センサ（ＣＴ）６７並びに平滑化コンデンサ６２および６３の電圧ＥｄｐおよびＥｄｎを検出する電圧センサ（ＰＴ）６８および６９を備える。
【0068】
駆動制御系のブロックは、以下の構成要素から構成される。
・電圧センサ（ＰＴ）６６が検出した交流電源電圧検出値ｅｓを量子化するＡ／Ｄ変換器７０
・電流センサ（ＣＴ）６７が検出した二次電流ｉｓを量子化するＡ／Ｄ変換器７１
・電圧センサ（ＰＴ）６８および６９が検出した直流ステージ電圧（上）の検出値Ｅｄｐおよび直流ステージ電圧（下）の検出値Ｅｄｎを量子化するＡ／Ｄ変換器７２
・交流電圧源６４の角周波数ωを積分して基本波位相θを求める積分器７３
・基本波位相θより基準正弦波ｓｉｎθを生成する正弦関数テーブル７４
・与えられた二次電流実効値指令Ｉｓｐと基準正弦波ｓｉｎθとの積より第１の二次電流瞬時値指令ｉｓ１＊を求める乗算器７５
・二次電流瞬時値指令ｉｓ１＊とＡ／Ｄ変換器７１の出力との偏差を求める減算器７６
・減算器７６の出力（偏差）が０になるような操作量を出力する電流制御手段（ＡＣＲ）７７
・Ａ／Ｄ変換器７０の出力と電流制御手段（ＡＣＲ）７７の出力との差分によりコンバータ出力電圧指令値ｅｃ＊を求める減算器７８
・交流電圧源６４の角周波数ωとサンプリング周期Ｔｃとの積より基本波位相の増分Δθを求める乗算器８０
・基本波位相の増分Δθと基本波位相θとの和より次サイクルの基本波位相θ′を求める加算器８１
・次サイクル基本波位相θ′より次サイクルの基準正弦波ｓｉｎθ′を生成する正弦関数テーブル８２
・与えられた二次電流実効値指令Ｉｓｐと次サイクルの基準正弦波ｓｉｎθ′との積より第２の二次電流瞬時値指令ｉｓ２＊を求める乗算器８３
・第２の二次電流瞬時値指令ｉｓ２＊とＡ／Ｄ変換器７２の出力を用いてコンバータ出力電圧補償量Δｅｃを求める電圧補償手段８４
・コンバータ出力電圧指令値ｅｃ＊にコンバータ出力電圧補償量Δｅｃを加算する加算器８５
・加算器８５の出力とＡ／Ｄ変換器７２の出力を用いて半導体スイッチング素子５０～５３および５６～５９を駆動するゲート信号Ｇｕ１～４およびＧｖ１～４を出力するＰＷＭ生成手段７９
・電圧センサ（ＰＴ）６６が検出した交流電源電圧検出値ｅｓを量子化するＡ／Ｄ変換器７０
・電流センサ（ＣＴ）６７が検出した二次電流ｉｓを量子化するＡ／Ｄ変換器７１
・電圧センサ（ＰＴ）６８および６９が検出した直流ステージ電圧（上）の検出値Ｅｄｐおよび直流ステージ電圧（下）の検出値Ｅｄｎを量子化するＡ／Ｄ変換器７２
・交流電圧源６４の角周波数ωを積分して基本波位相θを求める積分器７３
・基本波位相θより基準正弦波ｓｉｎθを生成する正弦関数テーブル７４
・与えられた二次電流実効値指令Ｉｓｐと基準正弦波ｓｉｎθとの積より第１の二次電流瞬時値指令ｉｓ１＊を求める乗算器７５
・二次電流瞬時値指令ｉｓ１＊とＡ／Ｄ変換器７１の出力との偏差を求める減算器７６
・減算器７６の出力（偏差）が０になるような操作量を出力する電流制御手段（ＡＣＲ）７７
・Ａ／Ｄ変換器７０の出力と電流制御手段（ＡＣＲ）７７の出力との差分によりコンバータ出力電圧指令値ｅｃ＊を求める減算器７８
・交流電圧源６４の角周波数ωとサンプリング周期Ｔｃとの積より基本波位相の増分Δθを求める乗算器８０
・基本波位相の増分Δθと基本波位相θとの和より次サイクルの基本波位相θ′を求める加算器８１
・次サイクル基本波位相θ′より次サイクルの基準正弦波ｓｉｎθ′を生成する正弦関数テーブル８２
・与えられた二次電流実効値指令Ｉｓｐと次サイクルの基準正弦波ｓｉｎθ′との積より第２の二次電流瞬時値指令ｉｓ２＊を求める乗算器８３
・第２の二次電流瞬時値指令ｉｓ２＊とＡ／Ｄ変換器７２の出力を用いてコンバータ出力電圧補償量Δｅｃを求める電圧補償手段８４
・コンバータ出力電圧指令値ｅｃ＊にコンバータ出力電圧補償量Δｅｃを加算する加算器８５
・加算器８５の出力とＡ／Ｄ変換器７２の出力を用いて半導体スイッチング素子５０～５３および５６～５９を駆動するゲート信号Ｇｕ１～４およびＧｖ１～４を出力するＰＷＭ生成手段７９
【0069】
図１０は、実施例２における電流波形をＵ相電流となる二次電流ｉｓを例にして示す図である。
図１０からは、二次電流ｉｓに対して、第２の二次電流瞬時値指令ｉｓ２＊は基本波位相の増分Δθだけ先読みしていることが分かる。これは、半導体スイッチング素子の動作遅延時間に電流依存性があり、これを補償すべく電圧補償量にも当然ながら電流依存性があるため、電流検出値を用いると、電流の変化率ｄｉ／ｄｔとサンプリング周期Ｔｃの積Ｔｃ×ｄｉ／ｄｔだけ電流誤差が生じてしまうためである。
図１０からは、二次電流ｉｓに対して、第２の二次電流瞬時値指令ｉｓ２＊は基本波位相の増分Δθだけ先読みしていることが分かる。これは、半導体スイッチング素子の動作遅延時間に電流依存性があり、これを補償すべく電圧補償量にも当然ながら電流依存性があるため、電流検出値を用いると、電流の変化率ｄｉ／ｄｔとサンプリング周期Ｔｃの積Ｔｃ×ｄｉ／ｄｔだけ電流誤差が生じてしまうためである。
【0070】
実施例２では、時間ｔではなく位相θを基準軸にとり、二次電流ｉｓの周波数（基本波角周波数ω）が分かっていることを利用して、Δθ＝ω・Ｔｃとし、サンプリング周期Ｔｃ分の位相遅れを補償している。
【0071】
この結果、実施例２では、次サイクルの基本波位相θ′における第２の二次電流指令値ｉｓ２＊を予測し、この予測値を用いて電圧補償量Δｅｃを求めている。
【0072】
次に、実施例２の動作原理を図で説明する。
図１３は、実施例２が対象とする３レべルコンバータ回路一相分の一時点の動作波形を示す図である。ここでは、Ｕ相部分を取り出し、Ｕ相第１半導体スイッチング素子Ｓｕ１がターンオフし、非ラップ期間Ｔｌａｐ経過後、Ｕ相第３半導体スイッチング素子Ｓｕ３がターンオンしたときの動作波形を示す。図１３では、二次電流ｉｓは正とする。なお、電流極性は、回路に入ってくる方向を正とする。
図１３は、実施例２が対象とする３レべルコンバータ回路一相分の一時点の動作波形を示す図である。ここでは、Ｕ相部分を取り出し、Ｕ相第１半導体スイッチング素子Ｓｕ１がターンオフし、非ラップ期間Ｔｌａｐ経過後、Ｕ相第３半導体スイッチング素子Ｓｕ３がターンオンしたときの動作波形を示す。図１３では、二次電流ｉｓは正とする。なお、電流極性は、回路に入ってくる方向を正とする。
【0073】
ここで、非ラップ期間Ｔｌａｐは、Ｕ相第１半導体スイッチング素子Ｓｕ１を駆動するゲート信号Ｇｕ１の立ち下がりからＵ相第３半導体スイッチング素子Ｓｕ３を駆動するゲート信号Ｇｕ３の立ち上がりまでと規定する。
【0074】
このとき、Ｕ相第１半導体スイッチング素子Ｓｕ１のゲート信号Ｇｕ１の立ち下がり時にはこの立ち下がり前の状態から変化はなく何も起こらない（図１３の上の図の左側から中央への推移）。一方、Ｕ相第３半導体スイッチング素子Ｓｕ３は、ゲート信号Ｇｕ３の立ち上がりからターンオン遅延時間Ｔｄｏｎだけ遅れて導通状態に遷移し、印加電圧は０になり、Ｕ相第３スイッチング素子Ｓｕ３とＵ相第２クランプダイオードＤｕ２に電流が流れるようになる（図１３の上右側の図）。同時に、Ｕ相第１半導体スイッチング素子Ｓｕ１の印加電圧は、直流電源電圧（上）Ｅｄｐになる。
Ｕ相電位ｅｃｕは、Ｕ相第３半導体スイッチング素子Ｓｕ３の印加電圧Ｅｕ３に等しい。
Ｕ相電位ｅｃｕは、Ｕ相第３半導体スイッチング素子Ｓｕ３の印加電圧Ｅｕ３に等しい。
【0075】
ここで、非ラップ期間における出力電圧誤差を求める。本来、非ラップ期間の出力電位は、入力電流の極性によって決まり、直流電源電圧（上）Ｅｄｐもしくは０のいずれかとなるが、その期待値として、非ラップ期間の半分は直流電源電圧（上）Ｅｄｐとし、残りの半分は０として考える。
【0076】
Ｕ相電位ｅｃｕの期待値は、ゲート信号Ｇｐｕの立ち下がりから非ラップ期間の半分、すなわちＴｌａｐ／２に対してターンオン遅延時間とターンオフ遅延時間の平均値を加えた（Ｔｌａｐ＋Ｔｄｏｎ＋Ｔｄｏｆｆ）／２だけ遅れて立ち下がると考えられる。
【0077】
しかし、実際のＵ相電位ｅｃｕは、ゲート信号Ｇｕ３の立ち上がりからターンオン遅延時間Ｔｄｏｎだけ遅れて立ち下がっているため、双方の差し引きから、（Ｔｌａｐ＋Ｔｄｏｎ－Ｔｄｏｆｆ）／２だけ遅れて立ち下がっていることになる。つまり、この時間だけ出力電圧が過剰になっていることになる。
【0078】
図１４は、図１３と同じ一相分の同じ時点で、二次電流ｉｓが負の場合の動作波形を示す図である。非ラップ期間Ｔｌａｐの規定も図１３の場合と同様である。
このとき、Ｕ相第１半導体スイッチング素子Ｓｕ１は、ゲート信号Ｇｕ１の立ち下がりからターンオフ遅延時間Ｔｄｏｆｆだけ遅れて遮断状態に遷移し、直流電源電圧（上）Ｅｄｐが印加されるようになる。同時に、Ｕ相第３半導体スイッチング素子Ｓｕ３の印加電圧は０になり、Ｕ相第１クランプダイオードＤｕ１と半導体スイッチング素子Ｓｕ２に電流が流れるようになる（図１４の上中央の図）。
このとき、Ｕ相第１半導体スイッチング素子Ｓｕ１は、ゲート信号Ｇｕ１の立ち下がりからターンオフ遅延時間Ｔｄｏｆｆだけ遅れて遮断状態に遷移し、直流電源電圧（上）Ｅｄｐが印加されるようになる。同時に、Ｕ相第３半導体スイッチング素子Ｓｕ３の印加電圧は０になり、Ｕ相第１クランプダイオードＤｕ１と半導体スイッチング素子Ｓｕ２に電流が流れるようになる（図１４の上中央の図）。
【0079】
一方、ゲート信号Ｇｕ３の立ち上がり時にはこの立ちあがり前の状態から変化はなく何も起こらない（図１４の上の図の中央から右側への推移）。Ｕ相電位ｅｃｕは、Ｕ相第３半導体スイッチング素子Ｓｕ３の印加電圧Ｅｕ３に等しい。
【0080】
ここで、非ラップ期間における出力電圧誤差を求める。本来、非ラップ期間の出力電位は、入力電流の極性によって決まり、直流電源電圧（上）Ｅｄｐもしくは０のいずれかとなるが、その期待値として、非ラップ期間の半分は直流電源電圧（上）Ｅｄｐとし、残りの半分は０として考える。
【0081】
Ｕ相電位ｅｃｕの期待値は、ゲート信号Ｇｕ１の立ち下がりから非ラップ期間の半分、すなわちＴｌａｐ／２に対してターンオン遅延時間とターンオフ遅延時間の平均値を加えた（Ｔｌａｐ＋Ｔｄｏｎ＋Ｔｄｏｆｆ）／２だけ遅れて立ち下がると考えられる。
【0082】
しかし、実際のＵ相電位ｅｃｕは、ゲート信号Ｇｕ１の立ち下がりからターンオフ遅延時間Ｔｄｏｆｆだけ遅れて立ち下がっているため、双方の差し引きから、（Ｔｌａｐ＋Ｔｄｏｎ－Ｔｄｏｆｆ）／２だけ早めに立ち下がっていることになる。つまり、この時間だけ出力電圧が不足していることになる。
【0083】
以上の図１３および図１４により求めた出力電圧誤差についてまとめると、以下のことが分かる。すなわち、
・二次電流が正のとき、ΔＴ＝（Ｔｌａｐ＋Ｔｄｏｎ－Ｔｄｏｆｆ）／２だけ出力電圧が過剰になる。
・二次電流が負のとき、ΔＴ＝（Ｔｌａｐ＋Ｔｄｏｎ－Ｔｄｏｆｆ）／２だけ出力電圧が不足する。
・二次電流が正のとき、ΔＴ＝（Ｔｌａｐ＋Ｔｄｏｎ－Ｔｄｏｆｆ）／２だけ出力電圧が過剰になる。
・二次電流が負のとき、ΔＴ＝（Ｔｌａｐ＋Ｔｄｏｎ－Ｔｄｏｆｆ）／２だけ出力電圧が不足する。
【0084】
そこで、図９に示すＰＷＭ生成手段７９において、直接ΔＴだけパルス幅を補正しても構わない。ただし、実施例２では、電圧補償手段８４により、直流電源電圧（上）Ｅｄｐ、直流電源電圧（下）Ｅｄｎおよびサンプリング周期Ｔｃとして、電圧補償量ΔｅｃをΔｅｃ＝±ΔＴ／Ｔｃ×（Ｅｄｐ＋Ｅｄｎ）／２として求めている。
【0085】
さらに、半導体スイッチング素子のターンオン遅延時間Ｔｄｏｎおよびターンオフ遅延時間Ｔｄｏｆｆには電流依存性があることが分かっているので（後述する図１１および図１２の下側のグラフ、参照）、電圧補償手段８４において、通流電流の大きさおよび極性に応じたΔＴのテーブルを用意しておけばよい。
【0086】
図１１は、実施例２の電圧補償手段８４による電圧補償の第一の態様を示す図である。
図１１の下側のグラフには、図３の下側のグラフと同様に、ＩＧＢＴのようなバイポーラ素子におけるターンオン遅延時間Ｔｄｏｎとターンオフ遅延時間Ｔｄｏｆｆの電流依存性の一例を示す。
図１１の下側のグラフには、図３の下側のグラフと同様に、ＩＧＢＴのようなバイポーラ素子におけるターンオン遅延時間Ｔｄｏｎとターンオフ遅延時間Ｔｄｏｆｆの電流依存性の一例を示す。
【0087】
ＩＧＢＴのようなバイポーラ素子においては、ターンオン遅延時間Ｔｄｏｎは通流電流が増加するにつれて増大していく傾向があり、一方、ターンオフ遅延時間Ｔｄｏｆｆは遮断電流が減少するにつれて急激に増大する傾向がある。
【0088】
図１１の上側のグラフでは、このような傾向を持つ半導体スイッチング素子に対する電圧補償手段８４の特性を示す。この特性においては、非ラップ補償電流下限値Ｉｍｉｎを設け、電流指令値ｉｕ＊、ｉｖ＊およびｉｗ＊の絶対値がＩｍｉｎ以下の場合、電流指令値が０のときに補償量を０にするよう直線的な補間を行う。ここで、直線的な補間を行う理由は、図３を用いた実施例１の電圧補償手段４１、４２および４３の特性についての説明で示した理由（段落［００５６］）と同様である。
【0089】
図１２は、実施例２の電圧補償手段８４による電圧補償の第二の態様を示す図である。
図１２の下側のグラフには、図４の下側のグラフと同様に、ＭＯＳ－ＦＥＴのようなユニポーラ素子におけるターンオン遅延時間Ｔｄｏｎとターンオフ遅延時間Ｔｄｏｆｆの電流依存性の一例を示す。
図１２の下側のグラフには、図４の下側のグラフと同様に、ＭＯＳ－ＦＥＴのようなユニポーラ素子におけるターンオン遅延時間Ｔｄｏｎとターンオフ遅延時間Ｔｄｏｆｆの電流依存性の一例を示す。
【0090】
ＭＯＳ－ＦＥＴのようなユニポーラ素子においては、ターンオン遅延時間Ｔｄｏｎは通流電流が増加するにつれてほぼ一定あるいは緩やかに減少する傾向があり、一方、ターンオフ遅延時間Ｔｄｏｆｆは遮断電流が増加するにつれて緩やかに増加していく傾向がある。
【0091】
図１２の上側のグラフでは、このような傾向を持つ半導体スイッチング素子に対する電圧補償手段８４の特性を示す。この特性においても、図１１に示す特性と同様に、非ラップ補償電流下限値Ｉｍｉｎを設け、電流指令値ｉｕ＊、ｉｖ＊およびｉｗ＊の絶対値がＩｍｉｎ以下の場合、電流指令値が０のときに補償量を０にするよう直線的な補間を行う。
【0092】
以上、本発明に係る実施例１では、２レベル回路による三相インバータ回路、また、実施例２では、３レベル回路による単相コンバータ回路を、構成の一例として挙げたが、これらの構成により、３レベル回路による三相インバータ回路も、２レベル回路による単相コンバータ回路も、同様に実現が可能である。このように、本発明は、上述した２つの実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【0093】
１０、６２、６３ 平滑化コンデンサ
１１～１６、５０～５３、５６～５９ 半導体スイッチング素子
１７ 交流電動機
１８、６６、６８，６９ 電圧センサ（ＰＴ）
１９、６７ 電流センサ（ＣＴ）
２０、３６、７０、７１、７２ Ａ／Ｄ変換器
２１ 回転座標変換手段
２２、７５、８０、８３ 乗算器
２３、７３ 積分器
２４、３０～３２、８１ 加算器
２５、２６、７６、７８ 減算器
２７、７７ 電流制御手段（ＡＣＲ）
２８ 電圧ベクトル生成手段
２９、４０ 静止座標変換手段
３３～３５、７９ ＰＷＭ生成手段
４１～４３、８４ 電圧補償手段
５４、５５、６０、６１ クランプダイオード
６４ 交流電圧源
６５ 変圧器
７４、８２ 正弦関数テーブル
Ｄｕ１、２、Ｄｖ１、２ Ｕ／Ｖ相第１、２クランプダイオード
Ｅｄ 直流ステージ電圧検出値
Ｅｄｐ 直流ステージ電圧（上）（検出値）
Ｅｄｎ 直流ステージ電圧（下）（検出値）
Ｅｐｕ、Ｅｎｕ Ｕ相上／下側素子印加電圧
Ｅｐｕ’ Ｕ相上側素子印加電圧（矩形波近似）
Ｅｕ１～４ Ｕ相第１～４素子印加電圧
ｅｓ 交流電源電圧検出値
ｅｃ コンバータ出力電圧（Ｕ－Ｖ線間電圧）
ｅｃｕ、ｅｃｖ Ｕ／Ｖ相電圧
ｅｃ＊ コンバータ出力電圧指令値
ｅｃ＊＊ コンバータ出力電圧補償後指令値
Δｅｃ コンバータ出力電圧補償量
Ｇｐｕ、Ｇｐｖ、Ｇｐｗ Ｕ／Ｖ／Ｗ相上側スイッチング素子ゲート信号
Ｇｎｕ、Ｇｎｖ、Ｇｎｗ Ｕ／Ｖ／Ｗ相下側スイッチング素子ゲート信号
Ｇｕ１～４、Ｇｖ１～４ Ｕ／Ｖ相第１～４スイッチング素子ゲート信号
ｉｕ＊、ｉｖ＊、ｉｗ＊ Ｕ／Ｖ／Ｗ相電流指令値
ｉｕ、ｉｖ、ｉｗ Ｕ／Ｖ／Ｗ相電流検出値
Ｉｄ＊、Ｉｑ＊ ｄ／ｑ軸電流指令値
Ｉｄ、Ｉｑ ｄ／ｑ軸電流検出値
Ｉｍｉｎ 非ラップ補償電流下限値
Ｉｓｐ 二次電流実効値指令
ｉｓ 二次電流検出値
ｉｓ１＊ 第１の二次電流瞬時値指令
ｉｓ２＊ 第２の二次電流瞬時値指令
Ｓｐｕ、Ｓｐｖ、Ｓｐｗ Ｕ／Ｖ／Ｗ相上側スイッチング素子
Ｓｎｕ、Ｓｎｖ、Ｓｎｗ Ｕ／Ｖ／Ｗ相下側スイッチング素子
Ｓｕ１～４ Ｕ相第１～４素子
Ｓｖ１～４ Ｕ相第１～４素子
Ｔｃ サンプリング周期
Ｔｄｏｎ ターンオン遅延時間
Ｔｄｏｆｆ ターンオフ遅延時間
Ｔｌａｐ 非ラップ期間
Ｖｄ＊、Ｖｑ＊ ｄ／ｑ軸電圧指令値
ｖｕ、ｖｖ、ｖｗ Ｕ／Ｖ／Ｗ相電圧
ｖｕ＊、ｖｖ＊、ｖｗ＊ Ｕ／Ｖ／Ｗ相電圧指令値
ｖｕ＊＊、ｖｖ＊＊、ｖｗ＊＊ Ｕ／Ｖ／Ｗ相電圧補償後指令値
Δｖｕ、Δｖｖ、Δｖｗ Ｕ／Ｖ／Ｗ相電圧補償量
ω 基本波角周波数
θ 基本波位相
θ′ 次サイクルの基本波位相
Δθ 基本波位相の増分
１１～１６、５０～５３、５６～５９ 半導体スイッチング素子
１７ 交流電動機
１８、６６、６８，６９ 電圧センサ（ＰＴ）
１９、６７ 電流センサ（ＣＴ）
２０、３６、７０、７１、７２ Ａ／Ｄ変換器
２１ 回転座標変換手段
２２、７５、８０、８３ 乗算器
２３、７３ 積分器
２４、３０～３２、８１ 加算器
２５、２６、７６、７８ 減算器
２７、７７ 電流制御手段（ＡＣＲ）
２８ 電圧ベクトル生成手段
２９、４０ 静止座標変換手段
３３～３５、７９ ＰＷＭ生成手段
４１～４３、８４ 電圧補償手段
５４、５５、６０、６１ クランプダイオード
６４ 交流電圧源
６５ 変圧器
７４、８２ 正弦関数テーブル
Ｄｕ１、２、Ｄｖ１、２ Ｕ／Ｖ相第１、２クランプダイオード
Ｅｄ 直流ステージ電圧検出値
Ｅｄｐ 直流ステージ電圧（上）（検出値）
Ｅｄｎ 直流ステージ電圧（下）（検出値）
Ｅｐｕ、Ｅｎｕ Ｕ相上／下側素子印加電圧
Ｅｐｕ’ Ｕ相上側素子印加電圧（矩形波近似）
Ｅｕ１～４ Ｕ相第１～４素子印加電圧
ｅｓ 交流電源電圧検出値
ｅｃ コンバータ出力電圧（Ｕ－Ｖ線間電圧）
ｅｃｕ、ｅｃｖ Ｕ／Ｖ相電圧
ｅｃ＊ コンバータ出力電圧指令値
ｅｃ＊＊ コンバータ出力電圧補償後指令値
Δｅｃ コンバータ出力電圧補償量
Ｇｐｕ、Ｇｐｖ、Ｇｐｗ Ｕ／Ｖ／Ｗ相上側スイッチング素子ゲート信号
Ｇｎｕ、Ｇｎｖ、Ｇｎｗ Ｕ／Ｖ／Ｗ相下側スイッチング素子ゲート信号
Ｇｕ１～４、Ｇｖ１～４ Ｕ／Ｖ相第１～４スイッチング素子ゲート信号
ｉｕ＊、ｉｖ＊、ｉｗ＊ Ｕ／Ｖ／Ｗ相電流指令値
ｉｕ、ｉｖ、ｉｗ Ｕ／Ｖ／Ｗ相電流検出値
Ｉｄ＊、Ｉｑ＊ ｄ／ｑ軸電流指令値
Ｉｄ、Ｉｑ ｄ／ｑ軸電流検出値
Ｉｍｉｎ 非ラップ補償電流下限値
Ｉｓｐ 二次電流実効値指令
ｉｓ 二次電流検出値
ｉｓ１＊ 第１の二次電流瞬時値指令
ｉｓ２＊ 第２の二次電流瞬時値指令
Ｓｐｕ、Ｓｐｖ、Ｓｐｗ Ｕ／Ｖ／Ｗ相上側スイッチング素子
Ｓｎｕ、Ｓｎｖ、Ｓｎｗ Ｕ／Ｖ／Ｗ相下側スイッチング素子
Ｓｕ１～４ Ｕ相第１～４素子
Ｓｖ１～４ Ｕ相第１～４素子
Ｔｃ サンプリング周期
Ｔｄｏｎ ターンオン遅延時間
Ｔｄｏｆｆ ターンオフ遅延時間
Ｔｌａｐ 非ラップ期間
Ｖｄ＊、Ｖｑ＊ ｄ／ｑ軸電圧指令値
ｖｕ、ｖｖ、ｖｗ Ｕ／Ｖ／Ｗ相電圧
ｖｕ＊、ｖｖ＊、ｖｗ＊ Ｕ／Ｖ／Ｗ相電圧指令値
ｖｕ＊＊、ｖｖ＊＊、ｖｗ＊＊ Ｕ／Ｖ／Ｗ相電圧補償後指令値
Δｖｕ、Δｖｖ、Δｖｗ Ｕ／Ｖ／Ｗ相電圧補償量
ω 基本波角周波数
θ 基本波位相
θ′ 次サイクルの基本波位相
Δθ 基本波位相の増分
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】