特許 7595223 正ブースト書き込みマルチプレクサを有するメモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-27

(45)【発行日】2024-12-05

(54)【発明の名称】正ブースト書き込みマルチプレクサを有するメモリ

(51)【国際特許分類】

   G11C 11/418 20060101AFI20241128BHJP

【ＦＩ】

G11C11/418 110

【請求項の数】 24

(21)【出願番号】P 2024519767

(86)(22)【出願日】2022-10-06

(65)【公表番号】

(43)【公表日】2024-10-08

(86)【国際出願番号】 US2022045954

(87)【国際公開番号】W WO2023064151

(87)【国際公開日】2023-04-20

【審査請求日】2024-03-29

(31)【優先権主張番号】17/451,110

(32)【優先日】2021-10-15

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】595020643

【氏名又は名称】クゥアルコム・インコーポレイテッド

【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110003708

【氏名又は名称】弁理士法人鈴榮特許綜合事務所

(72)【発明者】

【氏名】リ、ホチョル

(72)【発明者】

【氏名】コタ、アニル・チョーダリー

(72)【発明者】

【氏名】シェス、ダバニ

【審査官】後藤 彰

(56)【参考文献】

【文献】特開２０１５－１２２１３６（ＪＰ，Ａ）

【文献】国際公開第２０２１／０２１４９４（ＷＯ，Ａ１）

【文献】特開２００６－０５４０３４（ＪＰ，Ａ）

【文献】中国特許出願公開第１１０３９０９８１（ＣＮ，Ａ）

【文献】米国特許出願公開第２０２１／０１１０８６７（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １１／４１８

(57)【特許請求の範囲】

【請求項1】

第１のｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタによって第１の書き込みドライバ出力に結合された第１のビット線と、
第２のＮＭＯＳトランジスタによって第２の書き込みドライバ出力に結合された第１の相補ビット線と、
前記第１のＮＭＯＳトランジスタの第１のゲート及び前記第２のＮＭＯＳトランジスタの第２のゲートに結合された出力を有する第１のインバータと、
前記第１のインバータの電力ノードに結合された第１のブースト回路であって、電源を前記第１のインバータの前記電力ノードに結合する第１のトランジスタを含み、前記第１のインバータの前記電力ノードと前記第１のトランジスタとに結合された第１のキャパシタも含む、第１のブースト回路と、
を備える回路。

【請求項2】

前記第１のトランジスタが、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタを備え、前記第１のキャパシタが、複数の追加のインバータを介して前記第１のトランジスタのゲートに結合されている、請求項１に記載の回路。

【請求項3】

前記第１のトランジスタが、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタを備え、前記第１のトランジスタのゲートが、第２のインバータ及び第３のインバータに結合されており、前記第３のインバータが、前記第１のキャパシタを介して前記第１のトランジスタのドレインに結合されており、前記第１のトランジスタの前記ドレインが、前記第１のキャパシタと前記第１のインバータの前記電力ノードとに結合されている、請求項１に記載の回路。

【請求項4】

第３のＮＭＯＳトランジスタによって前記第１の書き込みドライバ出力に結合された第２のビット線と、
第４のＮＭＯＳトランジスタによって前記第２の書き込みドライバ出力に結合された第２の相補ビット線と、
前記第３のＮＭＯＳトランジスタの第３のゲート及び前記第４のＮＭＯＳトランジスタの第４のゲートに結合された出力を有する第２のインバータと、
を更に備え、
前記第１のブースト回路が、前記第２のインバータの電力ノードに結合されており、前記第１のインバータ及び前記第２のインバータが、書き込みマルチプレクサ信号によって制御される、請求項１に記載の回路。

【請求項5】

前記第１の書き込みドライバ出力と前記第２の書き込みドライバ出力とを提供する書き込みドライバ回路に結合された第２のブースト回路であって、前記書き込みドライバ回路の入力と接地に結合された第２のトランジスタとに結合された第２のキャパシタを含む第２のブースト回路を更に備える、請求項１に記載の回路。

【請求項6】

前記第２のトランジスタのゲートが、第２のインバータ及び第３のインバータに結合されており、前記第３のインバータが、前記第２のトランジスタのドレインに結合されており、前記第２のトランジスタの前記ドレインが、前記第２のキャパシタと前記書き込みドライバ回路の入力とに結合されている、請求項５に記載の回路。

【請求項7】

ビットマスク信号とブースト信号とを受信する論理ゲートを更に備え、前記論理ゲートが、前記第１のトランジスタのゲートに結合されている、請求項１に記載の回路。

【請求項8】

前記論理ゲートが、ＡＮＤゲートを備える、請求項７に記載の回路。

【請求項9】

第１の複数のビット線を書き込みドライバに結合する第１のマルチプレクサと、
第２の複数のビット線を前記書き込みドライバに結合する第２のマルチプレクサと、
前記第１のマルチプレクサに関連付けられた第１の複数の列インバータに結合され、かつ前記第２のマルチプレクサに関連付けられた第２の複数の列インバータに結合された、第１のブースト回路と、を備え、
前記第１のブースト回路が、電源を前記第１の複数の列インバータの電力ノード及び前記第２の複数の列インバータの電力ノードに結合する第１のトランジスタを含み、前記第１のブースト回路が、前記電力ノードと前記第１のトランジスタとに結合された第１のキャパシタを更に含む、メモリ。

【請求項10】

前記第１のマルチプレクサが、第１のメモリバンクに対応し、前記第２のマルチプレクサが、第２のメモリバンクに対応し、前記第１のメモリバンク及び前記第２のメモリバンクが、マルチバンクメモリシステムに含まれる、請求項９に記載のメモリ。

【請求項11】

前記第１のトランジスタが、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタを備え、前記第１のキャパシタが、複数の追加のインバータを介して前記第１のトランジスタのゲートに結合されている、請求項９に記載のメモリ。

【請求項12】

前記第１のトランジスタが、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタを備え、前記第１のトランジスタのゲートが、複数の直列インバータに結合されており、前記複数の直列インバータが、前記第１のトランジスタのドレインに結合されており、前記第１のトランジスタの前記ドレインが、前記第１のキャパシタと、前記第１の複数の列インバータの前記電力ノード及び前記第２の複数の列インバータの前記電力ノードとに結合されている、請求項９に記載のメモリ。

【請求項13】

前記書き込みドライバに結合され、書き込みドライバ出力と相補書き込みドライバ出力とを前記第１のマルチプレクサと前記第２のマルチプレクサとに提供するように構成された、第２のブースト回路であって、前記書き込みドライバの入力と接地に結合された第２のトランジスタとに結合された第２のキャパシタを含む、第２のブースト回路を更に備える、請求項９に記載のメモリ。

【請求項14】

前記第２のトランジスタのゲートが、複数の直列インバータに結合されており、前記複数の直列インバータが、前記第２のトランジスタのドレインに結合されており、前記第２のトランジスタの前記ドレインが、前記第２のキャパシタと前記書き込みドライバの入力とに結合されている、請求項１３に記載のメモリ。

【請求項15】

ビットマスク信号とブースト信号とを受信する論理ゲートを更に備え、前記論理ゲートが、前記第１のトランジスタのゲートに結合されている、請求項９に記載のメモリ。

【請求項16】

前記論理ゲートが、ＡＮＤゲートを備える、請求項１５に記載のメモリ。

【請求項17】

メモリシステムにおいて書き込み動作を実行する方法であって、
書き込みマルチプレクサ内の第１の列において、書き込み多重化信号を受信することであって、前記第１の列が、メモリバンクと通信するビット線及び相補ビット線を含む、受信することと、
前記書き込み多重化信号から、ブーストされた書き込み多重化信号を生成することと、
前記ブーストされた書き込み多重化信号を、第１のトランジスタの第１の制御端子と第２のトランジスタの第２の制御端子とに印加することであって、前記第１のトランジスタが、第１の書き込みドライバ出力を前記ビット線に結合し、前記第２のトランジスタが、第２の書き込みドライバ出力を前記相補ビット線に結合する、印加することと、
前記メモリバンクのメモリセル内にデータ値を書き込むことであって、前記データ値が、前記第１の書き込みドライバ出力及び前記第２の書き込みドライバ出力によって定義される、書き込むことと、
を含む方法。

【請求項18】

前記ブーストされた書き込み多重化信号を生成することが、
キャパシタを放電することであって、前記キャパシタに結合された第３のトランジスタをトグルすることを含み、前記キャパシタの端子がインバータの電力ノードに結合されている、放電することと、
前記第３のトランジスタのドレインと前記インバータの前記電力ノードとにおいて、前記キャパシタを充電することと、
前記インバータを用いて前記書き込み多重化信号を反転させることと、を含む、請求項１７に記載の方法。

【請求項19】

前記第１の書き込みドライバ出力を負にブーストすることを更に含む、請求項１７に記載の方法。

【請求項20】

前記第１の書き込みドライバ出力を負にブーストすることが、
追加のキャパシタを接地に結合する第３のトランジスタをトグルすることと、
前記追加のキャパシタの負の電荷を、前記第１の書き込みドライバ出力に容量結合することとを含む、請求項１９に記載の方法。

【請求項21】

複数の列であって、前記複数の列の各々が、それぞれのメモリビットセルと通信するビット線及び相補ビット線を含む、複数の列と、
書き込みドライバから前記複数の列への信号を多重化するための手段であって、それぞれのビット線及びそれぞれの相補ビット線を、前記書き込みドライバに結合する複数のトランジスタを含む、多重化手段と、
前記多重化手段の前記複数のトランジスタのゲートに印加される電圧を、正にブーストするための手段と、
を備え、
前記複数のトランジスタが、複数のｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタを含み、前記複数のトランジスタのゲートが、それぞれの列インバータに結合されており、前記それぞれの列インバータが、前記電圧を受け取る、回路。

【請求項22】

前記書き込みドライバからの前記信号を、負にブーストするための手段を更に備える、請求項２１に記載の回路。

【請求項23】

前記書き込みドライバからの前記信号を負にブーストするための前記手段が、
前記書き込みドライバの入力と、接地に結合されたｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタとに結合されたキャパシタを備え、前記ＮＭＯＳトランジスタのゲートが、複数の直列インバータに結合されており、前記複数の直列インバータが、前記ＮＭＯＳトランジスタのドレインに結合されており、前記ＮＭＯＳトランジスタの前記ドレインが、前記キャパシタと前記書き込みドライバの入力とに結合されている、請求項２２に記載の回路。

【請求項24】

前記電圧を正にブーストするための前記手段が、
前記複数の列に関連付けられた列インバータの電力ノードと、電源に結合されたｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタとに結合されたキャパシタを備え、前記ＰＭＯＳトランジスタのゲートが、複数の直列インバータに結合されており、前記複数の直列インバータが、前記ＰＭＯＳトランジスタのドレインに結合されており、前記ＰＭＯＳトランジスタの前記ドレインが、前記キャパシタと前記列インバータの前記電力ノードとに結合されている、請求項２１に記載の回路。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
[0001] 本願は、２０２１年１０月１５日に出願された米国特許出願第１７／４５１，１１０号の優先権及び利益を主張し、その内容全体が、全ての適用可能な目的のために、及び以下に完全に記載されているかのように、本明細書において参照される。

【0002】

[0002] 本出願は、メモリに関し、より詳細には、正ブースト書き込みマルチプレクサを有するシングルバンクメモリ又はマルチバンクメモリに関する。

【背景技術】

【0003】

[0003] 従来のスタティックランダムアクセスメモリ（static random-access memory、ＳＲＡＭ）では、ビットセルは、ビット線の対に接続する。書き込み動作の前に、ビット線は、ビットセルに使用される電源電圧まで、事前に充電される。ビットセルに書き込まれるデータに応じて、書き込みマルチプレクサは、ビット線対における真のビット線又は相補ビット線のいずれかを、その事前充電状態から放電させてもよい。

【0004】

[0004] 当該技術分野では、書き込みマージンが増加し、リーク（漏れ）が少ないメモリが必要とされている。

【発明の概要】

【0005】

[0005] 一実装形態では、回路は、第１のｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタによって第１の書き込みドライバ出力に結合された第１のビット線と、第２のＮＭＯＳトランジスタによって第２の書き込みドライバ出力に結合された第１の相補ビット線と、第１のＮＭＯＳトランジスタの第１のゲート及び第２のＮＭＯＳトランジスタの第２のゲートに結合された出力を有する第１のインバータと、第１のインバータの電力ノードに結合された第１のブースト回路であって、第１のインバータの電力ノードに電源を結合する第１のトランジスタを含み、第１のインバータの電力ノードと第１のトランジスタとに結合された第１のキャパシタも含む、第１のブースト回路と、を含む。

【0006】

[0006] 別の一実装形態では、メモリシステムにおいて書き込み動作を実行するための方法であって、方法が、書き込みマルチプレクサ内の第１の列において書き込み多重化信号を受信することであって、第１の列が、メモリバンクと通信するビット線及び相補ビット線を含む、受信することと、書き込み多重化信号から、ブーストされた書き込み多重化信号を生成することと、ブーストされた書き込み多重化信号を、第１のトランジスタの第１の制御端子と及び第２のトランジスタの第２の制御端子とに印加することであって、第１のトランジスタが、第１の書き込みドライバ出力をビット線に結合し、第２のトランジスタが、第２の書き込みドライバ出力を相補ビット線に結合する、印加することと、メモリバンクのメモリセル内にデータ値を書き込むことであって、データ値が、第１の書き込みドライバ出力及び第２の書き込みドライバ出力によって定義される、書き込むことと、を含む。

【0007】

[0007] 別の一実装形態では、メモリは、第１の複数のビット線を書き込みドライバに結合する第１のマルチプレクサと、第２の複数のビット線を書き込みドライバに結合する第２のマルチプレクサと、第１のマルチプレクサに関連付けられた第１の複数の列インバータに結合され、かつ第２のマルチプレクサに関連付けられた第２の複数の列インバータに結合された、第１のブースト回路と、を含み、第１のブースト回路が、電源を第１の複数の列インバータの電力ノード及び第２の複数の列インバータの電力ノードに結合する第１のトランジスタを含み、第１のブースト回路が、電力ノード及び第１のトランジスタに結合された第１のキャパシタを更に含む。

【0008】

[0008] 更に別の一実装形態では、回路は、複数の列であって、複数の列の各々が、それぞれのメモリビットセルと通信するビット線及び相補ビット線を含む、複数の列と、書き込みドライバから複数の列への信号を多重化するための手段であって、それぞれのビット線及びそれぞれの相補ビット線を書き込みドライバに結合する複数のトランジスタを含む、多重化手段と、多重化手段の複数のトランジスタのゲートに印加される電圧を、正にブーストするための手段と、を含む。

【0009】

[0009] これら及び追加の利点は、以下の発明を実施するための形態を通してより十分に理解され得る。

【図面の簡単な説明】

【0010】

【図1】[0010] 一実装形態による、正のブースト及び負のブーストを有するマルチバンクメモリを示す図である。

【図2】[0011] 図１のメモリにおける例示的な書き込みドライバ回路を示す図である。

【図3】[0012] 一実装形態による、正のブースト回路に結合された複数のビット線列を示す図である。

【図4】[0013] 図３の実装形態における例示的な列を示す図である。

【図5】[0014] 一実装形態による、例示的なブーストゲーティングを示す図である。

【図6】[0015] 図４の列内の信号の例示的なタイミング図である。

【図7】[0016] 図１のメモリのシミュレーションに関連する試験結果を示す表である。

【図8】[0017] 図１のメモリによって実行され得る例示的な方法のフローチャートを示す。

【図9】[0018] 本開示の一態様による、メモリを組み込み得る例示的なシステムオンチップ（system on chip、ＳＯＣ）を示す。

【0011】

[0019] 本開示の実装形態及びそれらの利点は、以下の詳細な説明を参照することによって最良に理解される。各図のうちの１つ又は複数に示される同様の要素を識別するために同様の参照番号が使用されることを理解されたい。

【発明を実施するための形態】

【0012】

[0020] 例示的な書き込み動作は、書き込みドライバにおける負のブーストを含み、バイナリデータが、負のブーストによって引き下げられたバイナリ０を含むようになっている。その目的は、ビット線又は相補ビット線のいずれかを、他の場合よりも低く引き下げて、書き込みマージンを増大させることである。言い換えれば、負のブーストは、ビット線と相補ビット線との間の差を、負のブーストがかかっていない場合よりも大きくし、それによって、書き込み動作の失敗の可能性を減少させる。

【0013】

[0021] しかしながら、負のブーストを用いた書き込み動作は、書き込みドライバ内のｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタのゲート－ソース電圧にリークを生じさせ得る。リークは、複数の書き込みドライバによる複数の書き込み動作にわたる、過剰な電力使用をもたらし得るので、望ましくない場合がある。

【0014】

[0022] したがって、書き込みマルチプレクサが正のブースト回路を含むＳＲＡＭのようなメモリが提供される。正のブーストは、ビット線をデータ入力に結合するＮＭＯＳトランジスタの、ゲート－ソース電圧を増加させ得る。次いで、ＮＭＯＳトランジスタのゲートに印加されたブースト電圧は、ＮＭＯＳトランジスタを介してバイナリ０データビットに結合されたビット線を、放電させ得る。実際に、ブーストされた電圧は、ビット線を放電させる速度を増加させ得る。相補ビット線は、ブーストされたゲート電圧も受け取る別のＮＭＯＳトランジスタを介して、バイナリ１データビットに結合される。ＮＭＯＳトランジスタは、比較的強いオン状態を有し、この状態は、データ入力から相補ビット線に、いくらかの電荷を転送させる。その結果、ビット線と相補ビット線との間の電圧差は、オン状態ではない場合よりも大きくなる。

【0015】

[0023] 例示的な回路は、第１のＮＭＯＳトランジスタによって第１の書き込みドライバ出力に結合された、第１のビット線を含み得る。第１の相補ビット線は、第２のＮＭＯＳトランジスタによって第２の書き込みドライバ出力（例えば、相補書き込みドライバ出力）に結合される。ビット線及び相補ビット線は、列の一部であり、列インバータは、その出力によって第１及び第２のＮＭＯＳトランジスタのゲートに結合される。ブースト回路が、第１のインバータの電力ノードに結合される。第１のブースト回路は、電源を第１のインバータの電力ノードに結合する第１のトランジスタと、第１のインバータの電力ノード及び第１のトランジスタに結合される第１のキャパシタと、を含み得る。ブースト動作中、第１のキャパシタは電荷を放電し、次いで、その電荷の一部を蓄積して、ブーストされた電圧を第１のインバータの電力ノードに供給する。列が選択されるとき、多重化信号は、その列インバータの出力をデジタル１にさせ、それは、ブースト回路によってブーストされ、ＮＭＯＳトランジスタのゲートに印加される。次に、ＮＭＯＳトランジスタは、書き込まれるデータに従って、それぞれのビット線を適切に充電又は放電させる。

【0016】

[0024] ブースト回路は、単一のメモリバンク又は複数のメモリバンクに結合され得る。更に、ブースト回路からの正のブーストは、書き込み多重化信号に適用されてもよく、いくつかの実装形態は、メモリ回路の書き込みドライバによって適用される負のブーストを、更に含み得る。書き込みドライバにおける負のブーストは、書き込み動作中に列内のビット線の電圧どうしの間に、更に大きな差を提供することができる。

【0017】

[0025] 上述したように、負のブーストが、リークをもたらすことがある。しかしながら、様々な実装形態は、負のブーストの量を十分に小さい大きさに制限し、リークを無視できるレベルに抑制（又は全くリークがない状態に）し得る。したがって、本明細書の様々な実装形態は、負のブーストの大きさを増加させるのではなく、マルチプレクサにおいて負の書き込みドライバブーストを正のブーストで置き換えるか、又はマルチプレクサにおいて負の書き込みドライバブーストを正のブーストで補うかのいずれかを行うものである。結果として、いくつかの実装形態は、より大きい書き込みマージンを達成すると同時に、書き込みドライバにおいて被るリークの量を制限し得る。

【0018】

[0026] 図１は、一実装形態による、メモリシステム１００の図である。メモリシステム１００は、マルチバンクメモリシステムであり、この場合、２つのメモリバンク、すなわち、バンクｂ０ １９５及びバンクｂ１ １９６を使用する。当業者であれば理解するように、本明細書で開示される正のブースト技術は、２バンクメモリに限定されず、任意の数のメモリバンクを有するマルチバンクメモリシステムに適用することができる。メモリバンク１９５、１９６の各々は、複数のビットセルの列を含み、各列は、ビット線及び相補ビット線を有し、メモリバンクの各々は、複数のワード線によって横断される。ビット線及び相補ビット線１９０、１９１は、各々が４つの対を有するものとして示されており、所与のメモリバンクは、任意の適切な数の列に対応する任意の適切な数のビット線対を含み得ることが理解される。

【0019】

[0027] マルチプレクサ１１０を見ると、それはバンクｂ０ １９５に対応し、ビット線対１９０を、データ入力ｗｄｉｎ、ｗｄｉｎ＿ｎ並びに感知ノードｑ＿ｂ０及びｑｂ＿ｂ０に多重化する。同様に、マルチプレクサ１２０は、バンクｂ１ １９６に対応し、ビット線対１９１を、データ入力ｗｄｉｎ、ｗｄｉｎ＿ｎ及び感知ノードｑ＿ｂ１、ｑｂ＿ｂ１に多重化する。この例では、マルチプレクサ１１０、１２０の各々は、ｐｒｅ＿ｎ（ビット線事前充電）、ｒｍ［０：３］（読み取り多重化信号）、及びｗｍ［０：３］（書き込み多重化信号）を含む３つの信号を受信する。ここで、信号ｒｍ及びｗｍは、４つの列の中から選択するものとして示されており、上述のように、実装形態の範囲は、多重化され得る任意の数の列をサポートすることに留意されたい。

【0020】

[0028] 感知ノード及び相補感知ノードは、感知増幅器１１３への入力である。更にこの例では、メモリシステム１００は、所与の時間にメモリバンク１９５、１９６のうちの１つに対して読み取り動作又は書き込み動作のいずれかを実行するが、両方のメモリバンク１９５、１９６に対して同時には、動作を実行しない。感知増幅器１１３は、メモリバンク１９５、１９６のうちの１つに対する読み取り動作に応答して、ビット判定を、その個別のバンクに対応する所与の感知ノード対の間の電圧の差に基づかせる。

【0021】

[0029] 書き込み動作は、データソース（図示せず）からｇｄｉｎ、ｇｄｉｎ＿ｎに関する差分データを受信することを含んでもよい。書き込みドライバ１３０は、差分データの電圧レベルを、メモリバンク１９５、１９６への書き込みに適合するレベルに一致させる。電圧レベルがシフトされたデータｗｄｉｎ、ｗｄｉｎ＿ｎは、マルチプレクサ１１０、１２０に送られる。マルチプレクサ１１０、１２０のうちの１つは、そのそれぞれのメモリバンク１９５、１９６にデータを書き込むために、信号ｗｍによって選択される列を有する。例えば、マルチプレクサ１１０に関して、４つのｗｍ信号［０：３］があり、３つの選択されていない列はデジタル値０に対応し、１つの選択された列はデジタル値１に対応する。マルチプレクサ１２０についても同様である。

【0022】

[0030] 本明細書で説明される実装形態は、正にブーストされた電圧を、列インバータ１１１、１１２の電力ノードに印加し、その結果、書き込み多重化（ｗｍ）信号のブーストされた電圧を生じさせるものである。列インバータ１１１、１１２は、ｗｍ信号を、それぞれのマルチプレクサ１１０、１２０に提供する。

【0023】

[0031] 同様に、書き込みドライバ１３０は、デジタル０である差分データ部分のうちの１つに、負のブーストを提供する。書き込み多重化信号の正のブーストと、データの負のブーストとは、協働して、メモリバンク１９５、１９６が経験する書き込みマージンを増加させる。次に、ブースト回路１４０、１５０について説明する。

【0024】

[0032] ここで、ｇｄｉｎ＿ｎが１であり、ｇｄｉｎが０である例を考える。回路１５１は、キャパシタＣ０を使用することによって、ｖｓｓ＿ｂｏｏｓｔを０－Δｖ１まで低下させる。トランジスタＭ０のゲートに、１を印加することにより、ノードｖｓｓ＿ｂｏｏｓｔにおける電圧を、接地レベルに低下させる。ｇｂｌ＿ｃｏｕｐｌｉｎｇ＿ｉｎｔの値である１が、直列インバータ１５１に印加されて、ｂｏｏｓｔ＿ｉｎｔも１となる。次いで、トランジスタＭ０がオフにされ、それによって、ｂｏｏｓｔ＿ｉｎｔノードが、１から０になる。これにより、容量結合を使用して、ノードｖｓｓ＿ｂｏｏｓｔにおいて更なる負電圧を印加することが可能になり得る。

【0025】

[0033] ブースト回路１５０の動作を、図２に関して更に説明する。上述したように、この例では、ｇｄｉｎ＿ｎは、１であり、ｇｄｉｎは、０である。トランジスタＭ５は、トランジスタＭ２と同様にオンであり、トランジスタＭ３及びＭ４は、両方ともオフである。したがって、ｗｄｉｎ＿ｎは、ｖｓｓ＿ｂｏｏｓｔに進み、ｗｄｉｎは、ＶＤＤに進む。ここで、ｖｓｓ＿ｂｏｏｓｔが、実際にＶｓｓ（例えば、接地レベル）よりも低い場合、２つのデータ線ｗｄｉｎ、ｗｄｉｎ＿ｎの間の電圧レベル差は、ＶＤＤよりも大きく、これは、より高い書き込みマージンにつながると予想され得る。

【0026】

[0034] しかしながら、負のブーストを印加することは、トランジスタＭ４のソース電圧を低下させ得るが、その場合には、Ｍ４をリークさせることとなり得る。このリークゆえに、ｖｓｓ＿ｂｏｏｓｔをある負の電圧レベルよりも低くすることは、望ましくないものとなり得る。実際、リークの増加は、望ましくない電力使用を引き起こすだけでなく、場合によっては、書き込みマージンを劣化させる可能性がある。したがって、本明細書の様々な実装形態は、望ましくないレベルのリークをもたらさないと予想される負の電圧ブーストに見合ったサイズのキャパシタＣ０を使用し得る。書き込みマージンが更に改善され得る程度まで、その改善は、マルチプレクサ１１０、１２０において正の電圧ブーストを適用するなど、負の電圧ブーストを増加させない技法を通じてもたらされ得る。

【0027】

[0035] 図１に戻ると、ブースト回路１４０は、両方のマルチプレクサ１１０、１２０において、正のブーストを書き込み多重化信号ｗｍに適用する。正のブーストは、キャパシタＣ１によって、ｗｍ信号の電圧を、ｖｄｄｈｘ＋Δｖ２に増加させる。一例では、ｗｍ＿ｂｏｏｓｔは０で開始し、これはトランジスタＭ１をオンにし、ｖｄｄｈｘをキャパシタＣ１のボトムノード及びインバータ１１１、１１２の電力ノードに印加する。ｗｍ＿ｂｏｏｓｔの値０が、直列インバータ１４１を介して、キャパシタＣ１の上部ノードに印加される。トランジスタＭ１がオンになると、ｗｍの電圧の電位は、ｖｄｄｈｘまで上昇する。そうなると、ｗｍ＿ｂｏｏｓｔは１になり、キャパシタＣ１の上部ノードに１を印加し、これは、ｖｄｄｈｘ＿ｗｍの電圧に正のブーストを加え、ｗｍが、正にブーストされたｖｄｄｈｘ＿ｗｍに達することを可能にする。正のブースト（Δｖ２）は、任意の適切な値であってもよく、場合によっては、５０～１００ｍＶであってもよい。正のブーストの大きさは、所望のΔｖ２に見合ったキャパシタＣ１の静電容量を選択することによって、影響され得る。

【0028】

[0036] 図３は、一実装形態による、書き込みマルチプレクサ１１０のための例示的なアーキテクチャを示す図である。書き込みマルチプレクサ１１０は、この例では、４つの異なる列の間で多重化を行い、各列はビット線の対を含む。例えば、列インバータ１１１［０］に関連付けられた列は、ｂｌ［０］及びｂｌｂ［０］を含み、ここで、ｂｌ及びｂｌｂは相補ビット線を表す。同様に、列インバータ１１１［１］は、インデックス［１］を有する相補ビット線に関連付けられ、列インバータ１１１［２］は、インデックス［２］を有する相補ビット線に関連付けられ、列インバータ１１１［３］は、インデックス［３］を有する相補ビット線に関連付けられる。所与の列は、その個々のｗｍ＿ｎにおいてデジタル０を印加することによって、書き込みのために選択され得るが、それは、インバータ１１１の電力ノードに印加される電圧によって決定される電圧レベルにおいて、デジタル１に反転される。

【0029】

[0037] 図４は、［０］のインデックスを有する、図３からの列を示す図である。この例では、他の列［１：３］も同様に動作するので、列［０］の説明は、列［１：３］にも同様に適用されるということが理解される。

【0030】

[0038] 書き込み動作が開始する前に、ビット線対の両方のビット線は、プリチャージ回路４０１によって、ＶＤＤに充電される。ｐｒｅ＿ｎ信号が、０であるとき、それは、プリチャージ回路４０１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタをオンにし、それによって、ビット線ｂｌ［０］、ｂｌｂ［０］を、ＶＤＤに充電する。プリチャージ信号ｐｒｅ＿ｎは、オフにされる（デジタル１になる）得るが、それによって、プリチャージ回路４０１のＰＭＯＳトランジスタをオフにし、ビット線対が充電状態にとどまることを可能にする。また、種々のトランジスタＰ０、Ｐ２、Ｎ１，Ｎ３は、オフである。

【0031】

[0039] 列［０］が関わる書き込み動作中、列内のビット線の一方は放電され、ビット線の他方は充電されたままであり、関連付けられたメモリセルへの、０又は１のいずれかの書き込みに影響を及ぼす。ｇｄｉｎ＿ｎが１であり、ｇｄｉｎが０である上記の例に戻ると、書き込みドライバ１３０によって、ｗｄｉｎは１（ＶＤＤ）であり、ｗｄｉｎ＿ｎは０である（０Ｖ－Δｖ１に、負にブーストされる）。したがって、ＮＭＯＳトランジスタＮ１のソースには、ハイ信号が印加され、ＮＭＯＳトランジスタＮ３のソースには、ロー電圧が印加される。

【0032】

[0040] 図１に関して上述したように、ブースト回路１３０は、正のブーストを提供し、列インバータ１１１［０］の電力ノードが、ｖｄｄｈｘ＋Δｖ２の電圧を受信するようにする。この例は、インデックス［０］を有する列が、デジタル０として受信されている書き込み多重化信号ｗｍ＿ｎ［０］によって選択されると仮定する。インバータ１１１［０］の出力は、ｖｄｄｈｘ＋Δｖ２の電圧レベルであり、トランジスタＮ１及びＮ３の制御端子（この場合では、ゲート）に印加される。この追加のブーストは、ＮＭＯＳトランジスタＮ１及びＮ３のオン状態の強度を増加させる。トランジスタＮ１及びＮ３がオン状態にあると、ｗｄｉｎ＿ｎは、負にブーストされた低電圧にあり、ｂｌｂ［０］を放電する。同様に、ｗｄｉｎは高電圧であるので、ｂｌ［０］は充電されたままである。

【0033】

[0041] ＮＭＯＳトランジスタＮ１及びＮ３がオン状態の時の追加的強度により、ｂｌｂ［０］は、トランジスタＮ３がｖｄｄｈｘだけに充電された場合よりも、迅速に放電することができる。また、オン状態の追加的強度は、ｗｄｉｎとｂｌ［０］との間の電荷移動を可能にし、これは、２つのビット線どうしの間の電圧レベル差を更に増加させる。具体的には、上記の増加がなければ、Ｎ１の閾値電圧は、ｂｌ［０］電圧を、ＶＤＤから閾値電圧を引いたものにし得る。しかし、Ｎ１におけるより高いゲート電圧は、ｗｄｉｎからｂｌ［０］への電荷移動を可能にし、それによって、ｂｌ［０］の電圧を、そのような電荷移動がない場合よりも高くする。これらの効果が合わさって、図１のメモリシステム１００の書き込みマージンを増加させるのに役立つ。

【0034】

[0042] ＰＭＯＳトランジスタＰ０及びＰ２は、読み取り動作に関連付けられ、例示的な書き込み動作中には、オフのままである。上記の例は、ｗｄｉｎが１であり、ｗｄｉｎ＿ｎが０である例示を提供したが、相補データ値が、別の書き込み動作で書き込まれるときには、ｗｄｉｎが０であり、ｗｄｉｎ＿ｎが１であることになり、ｂｌ［０］を放電させることになる。強化されたオン状態の効果は、その動作に対しても改善された書き込みマージンを提供する。

【0035】

[0043] 図５は、一実装形態による、例示的なブースト回路１４０を示す図である。図５の例では、ブースト信号ｗｍ＿ｂｏｏｓｔは、書き込みマスキング動作中に印加されないようにゲート制御され得る。図５のブースト回路１４０は、図４に示されるものと実質的に同じである。ＡＮＤゲート５０１が追加されるが、ＡＮＤゲート５０１は、ｗｍ＿ｂｏｏｓｔを受信するように構成された第１の入力と、ｂｉｔ＿ｍａｓｋを受信するように構成された第２の入力と、ブースト回路１４０内のＭ１のゲートに結合された出力と、を有する。

【0036】

[0044] この例では、書き込み多重化信号はグローバルであり、したがって、列のうちのいくつかがマスキング動作中に無効にされても、書き込み多重化信号は、それらの無効にされた列に依然として印加される。これは、いくつかのアプリケーションにおいて、信号ノイズマージン問題ならびに電力消費問題につながり得る。したがって、図５の実装形態は、ビットマスク信号ｂｉｔ＿ｍａｓｋが適用されてマスキング動作を引き起こすときはいつでもブースト動作を無効にするための、ＡＮＤゲート５０１を含む。換言すれば、ＡＮＤゲート５０１は、ビットマスク動作が進行中である場合には、デジタル１の出力を有する。そのようなブーストゲーティングは、上述の信号ノイズマージン問題及び電力消費問題を、防止又は低減し得る。

【0037】

[0045] 図６は、一実装形態による、メモリシステム１００によって実行される例示的な書き込み動作のタイムラインを示す図である。図６は、２つの異なるシナリオどうしを比較する。第１のシナリオは、「ケース１」と呼ばれ、ブースト回路１５０に起因する負のブーストが適用されるが、ブースト回路１４０に起因する正のブーストは適用されないと仮定する。第２のシナリオ「ケース３」は、負のブーストと正のブーストとの両方が適用されると仮定する。

【0038】

[0046] 時間Ｔ１において、書き込み動作は、書き込み多重化信号ｗｍ［０］が、「高」になり、インデックス［０］に関連付けられた列を選択することによって開始される。時間Ｔ２において、ワード線がアサートされ、書き込み多重化信号ｗｍに対するブーストが開始する（ケース３のみ）。時間Ｔ３において、ｂｌｂは放電し始め、約１２５ｍＶのブーストが、ブースト回路１４０によって達成される（ケース３のみ）。ブーストは、上でより詳細に説明されたように、ＮＭＯＳトランジスタのオン状態の強度を増加させ、それによって、ｂｌｂがより迅速に放電することを可能にする。時刻Ｔ４において、ｂｏｏｓｔ＿ｉｎｔ信号がローになるので、負のブーストも適用される。その結果、ｂｌｂは、ケース１では５９６ｍＶ、ケース３では６７７ｍＶの電圧レベル差を生成するのに十分に放電する。ケース３は、ｂｌｂに対するより迅速な放電を含むだけでなく、ケース１で見られるよりも大きなビット線どうしの間の電圧差も含む。

【0039】

[0047] 時刻Ｔ５において、ワード線がデアサートされる。書き込みマルチプレクサ信号ｗｍ［０］は、時間Ｔ６においてデアサートされ、ｂｌｂは、そのデフォルト充電状態に戻り始める。

【0040】

[0048] 図７は、一実装形態による、３つの異なるケースについてのミリボルト単位のノイズマージンを示す表である。図７の表は、図１に示されるアーキテクチャの１つの実装のシミュレーションによって得られた。図７において、ケース１及びケース３は、図６に関して上述したものと同じである。ケース２は、書き込みマルチプレクサの正のブーストが存在しないものの、書き込みドライバにおける負のブーストが、ケース１のものよりも増加される例示的なケースである。この例では、ノイズマージンは、単に、書き込み動作が指定された時間枠内に実行され、正確であることを含めて、回路が指定された条件内でどれだけ良好に動作するかの尺度である。

【0041】

[0049] 平均の列は単に統計的平均であり、シグマの列は標準偏差を表すものである。平均対シグマの比がより高ければ、より良好な性能の指標となる。図から分かるように、ケース２は、ケース１よりも良好なノイズマージンと、良好な平均対シグマ比とを提供するが、その代わりに、書き込みドライバ内のＮＭＯＳトランジスタのリークが増加する。ケース３は、ケース１及び２のいずれよりも良好なノイズマージンと、より良好な平均対シグマ比とを含み、ケース２に関連するリーク問題が発生しない。ケース３では、ノイズマージン及び平均対シグマ比が増加しているが、それは、図６に関して上述したように、ビット線どうしの間の、より速い放電及びより大きい電圧レベル差に起因し得る。

【0042】

[0050] 書き込み動作のための例示的な方法について、図８に示されるフローチャートを参照して論じる。方法８００は、図１に示したもののようなメモリシステムによって実行され得る。言い換えれば、方法８００は、データのビットをメモリバンクに書き込むための少なくとも１つの書き込みマルチプレクサを有する、シングルバンクメモリシステム又はマルチバンクメモリシステムによって実行され得る。

【0043】

[0051] 本方法は、動作８１０において、書き込みマルチプレクサ内の第１の列で書き込み多重化信号を受信することを含む。書き込み多重化信号ｗｍ＿ｎが、列インバータ１１１で受信される例を図４に示す。書き込み多重化信号は、制御回路（アドレスデコーダなど、ただし図示せず）又は他の何らかのソースから受信され得る。

【0044】

[0052] 方法は、動作８２０において、書き込み多重化信号から、ブーストされた書き込み多重化信号を生成することを含む。ブースト回路１４０が、列インバータ１１１の電力ノードに正のブーストを印加する例を、図１に示す。列インバータ１１１の電力ノードは、ブーストされた書き込み多重化信号に対応する反転出力信号の電圧を決定する。

【0045】

[0053] 動作８２０は、トグルトランジスタＭ１を含むキャパシタを充電して、キャパシタＣ１の上部を放電させ、次いでブースト回路１４０において充電させることを含み得る。容量結合は、トランジスタＭ１のドレイン及び列インバータ１１１の電力ノードにおける電圧をブーストする。書き込み多重化信号は、インバータによって反転されて、ブーストされた書き込み多重化信号を生成する。

【0046】

[0054] 図８には示されていないが、方法８００はまた、書き込みドライバ出力において負のブーストを生成することを含み得る。メモリに書き込まれる値に応じて、負のブーストが、ｗｄｉｎ、ｗｄｉｎ＿ｎのいずれか１つに適用される例を、図１に示す。負のブーストは、書き込まれるべきビットの値に応じて、トランジスタＭ０をトグルして、負に充電し、次いで、キャパシタＣ０の負電荷を、書き込みドライバ出力ｗｄｉｎ、ｗｄｉｎ＿ｎのうちの１つに放電することを含み得る。

【0047】

[0055] 本方法は、動作８３０において、ブーストされた書き込み多重化信号を、第１のトランジスタの第１の制御端子（例えば、図４のトランジスタＮ１のゲート）と、第２のトランジスタの第２の制御端子（例えば、図４のトランジスタＮ３のゲート）とに印加することを含む。この例では、トランジスタＮ１は、第１の書き込みドライバ出力ｗｄｉｎをビット線ｂｌ［０］に結合し、トランジスタＮ３は、第２の書き込みドライバ出力ｗｄｉｎ＿ｎを相補ビット線ｂｌｂ［０］に結合する。その結果、一方のビット線が放電され、他方のビット線は充電されたままであり、ビット線対の両端間に電圧差が生じる。動作８４０のように、電圧差はデータ値を、メモリバンク内のメモリセルに記憶させてもよい。データ値は、第１の書き込みドライバ出力及び第２の書き込みドライバ出力によって定義され、それら自体は、データ入力（例えば、図１のｇｄｉｎ、ｇｄｉｎ＿ｎ）によって定義される。

【0048】

[0056] 上述のように、本方法は、複数のメモリバンクを有するメモリシステム内で実行されてもよく、メモリバンクの各々は、書き込みマルチプレクサに結合されており、各書き込みマルチプレクサは、正のブースト回路と、両方の書き込みドライバ出力とに結合されている。いくつかの例では、１つのメモリバンクのみが、読み取り動作又は書き込み動作中にアクセスされ得る。したがって、後続の書き込み動作は、同じメモリバンク又は異なるメモリバンクに対して実行され得る。いくつかの実装形態では、各マルチプレクサは、それ自体のブースト回路を含み得るが、その場合、ブースト回路１４０は、マルチプレクサ１１０、１２０の各々について複製され得る。更に、様々な実装形態は、単一のメモリバンクのみを使用してもよく、又は３つ以上のメモリバンクを使用してもよい。

【0049】

[0057] 実装形態の範囲は、図８に関して説明される一連のアクションに限定されない。むしろ、他の実装形態は、１つ又は複数のアクションを追加、省略、再配列、又は変更してもよい。例えば、メモリシステムの動作中、書き込み動作は、第１のメモリバンクに対して又は第２のメモリバンクに対して実行され得、次いで、後続の書き込み動作は、第１のメモリバンク、又は第２のメモリバンク・・・のいずれかに対して実行され得る。書き込み動作は、読み取り動作と共に点在してもよく、又は点在しなくてもよく、動作は必要に応じて繰り返されてもよい。

【0050】

[0058] 図９は、一実装形態による、例示的なＳＯＣ９００の図である。この例では、ＳＯＣ９００は、半導体ダイ上で実装され、複数のシステム構成要素９１０～９９０を含む。具体的には、この例では、ＳＯＣ９００は、４つのプロセッサコア、コア０～コア３を有するマルチコア汎用プロセッサであるＣＰＵ９１０を含む。当然、他の実装形態はＣＰＵ９１０に２つのコア、８つのコア、又は任意の他の適切な数のコアを含み得るので、実装形態の範囲は、任意の特定の数のコアに限定されない。ＳＯＣ９００は、第１のデジタル信号プロセッサ（digital signal processor、ＤＳＰ）９４０、第２のＤＳＰ９５０、モデム９３０、ＧＰＵ９２０、ビデオサブシステム９６０、ワイヤレスローカルエリアネットワーク（wireless local area network、ＷＬＡＮ）トランシーバ９７０、及びビデオフロントエンド（video-front-end、ＶＦＥ）サブシステム９８０などの、他のシステム構成要素を更に含む。ＳＯＣ９００はまた、構成要素９１０～９８０のうちのいずれかのためのシステムＲＡＭとして動作し得るＲＡＭメモリユニット９９０を含む。例えば、ＲＡＭメモリユニット９９０は、構成要素９１０～９８０のうちのいずれかからデータ及び命令を受信することができる。

【0051】

[0059] ＲＡＭメモリユニット９９０は、図１～図７に関して上述したようなブースト回路を含み得る。更に、ＲＡＭメモリユニット９９０は、書き込み動作を実行するために図８の動作を実行してもよい。

【0052】

[0060] 当業者には現時点で理解されるように、目下の特定の適用例に応じて、本開示のデバイスの材料、装置、構成及び使用方法において、また、それらに対して、多くの修正、代替、及び変形を、その範囲から逸脱することなく行うことができる。このことに照らして、本明細書で示され説明された特定の実施形態は、それらのいくつかの例のためにすぎないので、本開示の範囲はそのような特定の実装形態の範囲に限定されるべきではなく、むしろ、以下に添付される特許請求の範囲及びそれらの機能的等価物の範囲と完全に同じであるべきである。

【0053】

[0061] 以下の番号付きの条項において、実装例について説明する。

【0054】

[0062] 条項１．
第１のｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタによって第１の書き込みドライバ出力に結合された第１のビット線と、
第２のＮＭＯＳトランジスタによって第２の書き込みドライバ出力に結合された第１の相補ビット線と、
第１のＮＭＯＳトランジスタの第１のゲート及び第２のＮＭＯＳトランジスタの第２のゲートに結合された出力を有する第１のインバータと、
第１のインバータの電力ノードに結合された第１のブースト回路であって、電源を第１のインバータの電力ノードに結合する第１のトランジスタを含み、第１のインバータの電力ノードと第１のトランジスタとに結合された第１のキャパシタも含む、第１のブースト回路と、
を備える回路。

【0055】

[0063] 条項２．第１のトランジスタが、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタを備え、第１のキャパシタが、複数の追加のインバータを介して第１のトランジスタのゲートに結合されている、条項１に記載の回路。

【0056】

[0064] 条項３．第１のトランジスタが、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタを備え、第１のトランジスタのゲートが、第２のインバータ及び第３のインバータに結合されており、第３のインバータが、第１のトランジスタのドレインに結合されており、第１のトランジスタのドレインが、第１のキャパシタと第１のインバータの電力ノードとに結合されている、条項１に記載の回路。

【0057】

[0065] 条項４．
第３のＮＭＯＳトランジスタによって第１の書き込みドライバ出力に結合された第２のビット線と、
第４のＮＭＯＳトランジスタによって第２の書き込みドライバ出力に結合された第２の相補ビット線と、
第３のＮＭＯＳトランジスタの第３のゲート及び第４のＮＭＯＳトランジスタの第４のゲートに結合された出力を有する第２のインバータと、
を更に備え、
第１のブースト回路が、第２のインバータの電力ノードに結合されており、第１のインバータ及び第２のインバータが、書き込みマルチプレクサ信号によって制御される、条項１～３に記載の回路。

【0058】

[0066] 条項５．
[0067] 第１の書き込みドライバ出力と第２の書き込みドライバ出力とを提供する書き込みドライバ回路に結合された第２のブースト回路であって、書き込みドライバ回路の入力と接地に結合された第２のトランジスタとに結合された第２のキャパシタを含む第２のブースト回路を更に備える、条項１～４に記載の回路。

【0059】

[0068] 条項６．第２のトランジスタのゲートが、第２のインバータ及び第３のインバータに結合されており、第３のインバータが、第２のトランジスタのドレインに結合されており、第２のトランジスタのドレインが、第２のキャパシタと書き込みドライバ回路の入力とに結合されている、条項５に記載の回路。

【0060】

[0069] 条項７．ビットマスク信号とブースト信号とを受信する論理ゲートを更に備え、論理ゲートが、第１のトランジスタのゲートに結合されている、条項１～６に記載の回路。

【0061】

[0070] 条項８．論理ゲートが、ＡＮＤゲートを備える、条項７に記載の回路。

【0062】

[0071] 条項９．
第１の複数のビット線を書き込みドライバに結合する第１のマルチプレクサと、
第２の複数のビット線を、書き込みドライバに結合する第２のマルチプレクサと、
第１のマルチプレクサに関連付けられた第１の複数の列インバータに結合され、かつ第２のマルチプレクサに関連付けられた第２の複数の列インバータに結合された、第１のブースト回路と、を備え、
第１のブースト回路が、電源を第１の複数の列インバータの電力ノード及び第２の複数の列インバータの電力ノードに結合する第１のトランジスタを含み、第１のブースト回路が、電力ノードと第１のトランジスタとに結合された第１のキャパシタを更に含む、メモリ。

【0063】

[0072] 条項１０．第１のマルチプレクサが、第１のメモリバンクに対応し、第２のマルチプレクサが、第２のメモリバンクに対応し、第１のメモリバンク及び第２のメモリバンクが、マルチバンクメモリシステムに含まれる、条項９に記載のメモリ。

【0064】

[0073] 条項１１．第１のトランジスタが、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタを備え、第１のキャパシタが、複数の追加のインバータを介して第１のトランジスタのゲートに結合されている、条項９～１０に記載のメモリ。

【0065】

[0074] 条項１２．第１のトランジスタが、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタを備え、第１のトランジスタのゲートが、複数の直列インバータに結合されており、複数の直列インバータが、第１のトランジスタのドレインに結合されており、第１のトランジスタのドレインが、第１のキャパシタと、第１の複数の列インバータの電力ノード及び第２の複数の列インバータの電力ノードとに結合されている、条項９～１０に記載のメモリ。

【0066】

[0075] 条項１３．
書き込みドライバに結合され、書き込みドライバ出力と相補書き込みドライバ出力とを第１のマルチプレクサと第２のマルチプレクサとに提供するように構成された、第２のブースト回路であって、書き込みドライバの入力と接地に結合された第２のトランジスタとに結合された第２のキャパシタを含む、第２のブースト回路を更に備える、条項９～１２に記載のメモリ。

【0067】

[0076] 条項１４．第２のトランジスタのゲートが、複数の直列インバータに結合されており、複数の直列インバータが、第２のトランジスタのドレインに結合されており、第２のトランジスタのドレインが、第２のキャパシタと書き込みドライバの入力とに結合されている、条項１３に記載のメモリ。

【0068】

[0077] 条項１５．ビットマスク信号とブースト信号とを受信する論理ゲートを更に備え、論理ゲートが、第１のトランジスタのゲートに結合されている、条項９～１４に記載のメモリ。

【0069】

[0078] 条項１６．論理ゲートが、ＡＮＤゲートを備える、条項１５に記載のメモリ。

【0070】

[0079] 条項１７．メモリシステムにおいて書き込み動作を実行する方法であって、
書き込みマルチプレクサ内の第１の列において、書き込み多重化信号を受信することであって、第１の列が、メモリバンクと通信するビット線及び相補ビット線を含む、受信することと、
書き込み多重化信号から、ブーストされた書き込み多重化信号を生成することと、
ブーストされた書き込み多重化信号を、第１のトランジスタの第１の制御端子と第２のトランジスタの第２の制御端子とに印加することであって、第１のトランジスタが、第１の書き込みドライバ出力をビット線に結合し、第２のトランジスタが、第２の書き込みドライバ出力を相補ビット線に結合する、印加することと、
メモリバンクのメモリセル内にデータ値を書き込むことであって、データ値が、第１の書き込みドライバ出力及び第２の書き込みドライバ出力によって定義される、書き込むことと、
を含む方法。

【0071】

[0080] 条項１８．ブーストされた書き込み多重化信号を生成することが、
キャパシタを放電することであって、キャパシタに結合された第３のトランジスタをトグルすることを含み、キャパシタの端子がインバータの電力ノードに結合されている、放電することと、
第３のトランジスタのドレインとインバータの電力ノードとにおいて、キャパシタを充電することと、
インバータを用いて書き込み多重化信号を反転させることと、を含む、条項１７に記載の方法。

【0072】

[0081] 条項１９．
[0082] 第１の書き込みドライバ出力を負にブーストすることを更に含む、条項１７～１８に記載の方法。

【0073】

[0083] 条項２０．第１の書き込みドライバ出力を負にブーストすることが、
追加のキャパシタを接地に結合する第３のトランジスタをトグルすることと、
追加のキャパシタの負の電荷を、第１の書き込みドライバ出力に容量結合することとを含む、条項１９に記載の方法。

【0074】

[0084] 条項２１．
複数の列であって、複数の列の各々が、それぞれのメモリビットセルと通信するビット線及び相補ビット線を含む、複数の列と、
書き込みドライバから複数の列への信号を多重化するための手段であって、それぞれのビット線及びそれぞれの相補ビット線を、書き込みドライバに結合する複数のトランジスタを含む、多重化手段と、
多重化手段の複数のトランジスタのゲートに印加される電圧を、正にブーストするための手段と、
を備える回路。

【0075】

[0085] 条項２２．複数のトランジスタが、複数のｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタを含み、複数のトランジスタのゲートが、それぞれの列インバータに結合されており、それぞれの列インバータが、電圧を受け取る、条項２１に記載の回路。

【0076】

[0086] 条項２３．
書き込みドライバからの信号を、負にブーストするための手段を更に備える、条項２１～２２に記載の回路。

【0077】

[0087] 条項２４．書き込みドライバからの信号を負にブーストするための手段が、
書き込みドライバの入力と、接地に結合されたｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタとに結合されたキャパシタを備え、ＰＭＯＳトランジスタのゲートが、複数の直列インバータに結合されており、複数の直列インバータが、ＰＭＯＳトランジスタのドレインに結合されており、ＰＭＯＳトランジスタのドレインが、キャパシタと書き込みドライバの入力とに結合されている、条項２３に記載の回路。

【0078】

[0088] 条項２５．電圧を正にブーストするための手段が、
複数の列に関連付けられた列インバータの電力ノードと、電源に結合されたｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタとに結合されたキャパシタを備え、ＰＭＯＳトランジスタのゲートが、複数の直列インバータに結合されており、複数の直列インバータが、ＰＭＯＳトランジスタのドレインに結合されており、ＰＭＯＳトランジスタのドレインが、キャパシタと列インバータの電力ノードとに結合されている、条項２１に記載の回路。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］ 第１のｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタによって第１の書き込みドライバ出力に結合された第１のビット線と、
第２のＮＭＯＳトランジスタによって第２の書き込みドライバ出力に結合された第１の相補ビット線と、
前記第１のＮＭＯＳトランジスタの第１のゲート及び前記第２のＮＭＯＳトランジスタの第２のゲートに結合された出力を有する第１のインバータと、
前記第１のインバータの電力ノードに結合された第１のブースト回路であって、電源を前記第１のインバータの前記電力ノードに結合する第１のトランジスタを含み、前記第１のインバータの前記電力ノードと前記第１のトランジスタとに結合された第１のキャパシタも含む、第１のブースト回路と、
を備える回路。
［Ｃ２］ 前記第１のトランジスタが、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタを備え、前記第１のキャパシタが、複数の追加のインバータを介して前記第１のトランジスタのゲートに結合されている、Ｃ１に記載の回路。
［Ｃ３］ 前記第１のトランジスタが、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタを備え、前記第１のトランジスタのゲートが、第２のインバータ及び第３のインバータに結合されており、前記第３のインバータが、前記第１のキャパシタを介して前記第１のトランジスタのドレインに結合されており、前記第１のトランジスタの前記ドレインが、前記第１のキャパシタと前記第１のインバータの前記電力ノードとに結合されている、Ｃ１に記載の回路。
［Ｃ４］ 第３のＮＭＯＳトランジスタによって前記第１の書き込みドライバ出力に結合された第２のビット線と、
第４のＮＭＯＳトランジスタによって前記第２の書き込みドライバ出力に結合された第２の相補ビット線と、
前記第３のＮＭＯＳトランジスタの第３のゲート及び前記第４のＮＭＯＳトランジスタの第４のゲートに結合された出力を有する第２のインバータと、
を更に備え、
前記第１のブースト回路が、前記第２のインバータの電力ノードに結合されており、前記第１のインバータ及び前記第２のインバータが、書き込みマルチプレクサ信号によって制御される、Ｃ１に記載の回路。
［Ｃ５］ 前記第１の書き込みドライバ出力と前記第２の書き込みドライバ出力とを提供する書き込みドライバ回路に結合された第２のブースト回路であって、前記書き込みドライバ回路の入力と接地に結合された第２のトランジスタとに結合された第２のキャパシタを含む第２のブースト回路を更に備える、Ｃ１に記載の回路。
［Ｃ６］ 前記第２のトランジスタのゲートが、第２のインバータ及び第３のインバータに結合されており、前記第３のインバータが、前記第２のトランジスタのドレインに結合されており、前記第２のトランジスタの前記ドレインが、前記第２のキャパシタと前記書き込みドライバ回路の入力とに結合されている、Ｃ５に記載の回路。
［Ｃ７］ ビットマスク信号とブースト信号とを受信する論理ゲートを更に備え、前記論理ゲートが、前記第１のトランジスタのゲートに結合されている、Ｃ１に記載の回路。
［Ｃ８］ 前記論理ゲートが、ＡＮＤゲートを備える、Ｃ７に記載の回路。
［Ｃ９］ 第１の複数のビット線を書き込みドライバに結合する第１のマルチプレクサと、
第２の複数のビット線を前記書き込みドライバに結合する第２のマルチプレクサと、
前記第１のマルチプレクサに関連付けられた第１の複数の列インバータに結合され、かつ前記第２のマルチプレクサに関連付けられた第２の複数の列インバータに結合された、第１のブースト回路と、を備え、
前記第１のブースト回路が、電源を前記第１の複数の列インバータの電力ノード及び前記第２の複数の列インバータの電力ノードに結合する第１のトランジスタを含み、前記第１のブースト回路が、前記電力ノードと前記第１のトランジスタとに結合された第１のキャパシタを更に含む、メモリ。
［Ｃ１０］ 前記第１のマルチプレクサが、第１のメモリバンクに対応し、前記第２のマルチプレクサが、第２のメモリバンクに対応し、前記第１のメモリバンク及び前記第２のメモリバンクが、マルチバンクメモリシステムに含まれる、Ｃ９に記載のメモリ。
［Ｃ１１］ 前記第１のトランジスタが、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタを備え、前記第１のキャパシタが、複数の追加のインバータを介して前記第１のトランジスタのゲートに結合されている、Ｃ９に記載のメモリ。
［Ｃ１２］ 前記第１のトランジスタが、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタを備え、前記第１のトランジスタのゲートが、複数の直列インバータに結合されており、前記複数の直列インバータが、前記第１のトランジスタのドレインに結合されており、前記第１のトランジスタの前記ドレインが、前記第１のキャパシタと、前記第１の複数の列インバータの前記電力ノード及び前記第２の複数の列インバータの前記電力ノードとに結合されている、Ｃ９に記載のメモリ。
［Ｃ１３］ 前記書き込みドライバに結合され、書き込みドライバ出力と相補書き込みドライバ出力とを前記第１のマルチプレクサと前記第２のマルチプレクサとに提供するように構成された、第２のブースト回路であって、前記書き込みドライバの入力と接地に結合された第２のトランジスタとに結合された第２のキャパシタを含む、第２のブースト回路を更に備える、Ｃ９に記載のメモリ。
［Ｃ１４］ 前記第２のトランジスタのゲートが、複数の直列インバータに結合されており、前記複数の直列インバータが、前記第２のトランジスタのドレインに結合されており、前記第２のトランジスタの前記ドレインが、前記第２のキャパシタと前記書き込みドライバの入力とに結合されている、Ｃ１３に記載のメモリ。
［Ｃ１５］ ビットマスク信号とブースト信号とを受信する論理ゲートを更に備え、前記論理ゲートが、前記第１のトランジスタのゲートに結合されている、Ｃ９に記載のメモリ。
［Ｃ１６］ 前記論理ゲートが、ＡＮＤゲートを備える、Ｃ１５に記載のメモリ。
［Ｃ１７］ メモリシステムにおいて書き込み動作を実行する方法であって、
書き込みマルチプレクサ内の第１の列において、書き込み多重化信号を受信することであって、前記第１の列が、メモリバンクと通信するビット線及び相補ビット線を含む、受信することと、
前記書き込み多重化信号から、ブーストされた書き込み多重化信号を生成することと、
前記ブーストされた書き込み多重化信号を、第１のトランジスタの第１の制御端子と第２のトランジスタの第２の制御端子とに印加することであって、前記第１のトランジスタが、第１の書き込みドライバ出力を前記ビット線に結合し、前記第２のトランジスタが、第２の書き込みドライバ出力を前記相補ビット線に結合する、印加することと、
前記メモリバンクのメモリセル内にデータ値を書き込むことであって、前記データ値が、前記第１の書き込みドライバ出力及び前記第２の書き込みドライバ出力によって定義される、書き込むことと、
を含む方法。
［Ｃ１８］ 前記ブーストされた書き込み多重化信号を生成することが、
キャパシタを放電することであって、前記キャパシタに結合された第３のトランジスタをトグルすることを含み、前記キャパシタの端子がインバータの電力ノードに結合されている、放電することと、
前記第３のトランジスタのドレインと前記インバータの前記電力ノードとにおいて、前記キャパシタを充電することと、
前記インバータを用いて前記書き込み多重化信号を反転させることと、を含む、Ｃ１７に記載の方法。
［Ｃ１９］ 前記第１の書き込みドライバ出力を負にブーストすることを更に含む、Ｃ１７に記載の方法。
［Ｃ２０］ 前記第１の書き込みドライバ出力を負にブーストすることが、
追加のキャパシタを接地に結合する第３のトランジスタをトグルすることと、
前記追加のキャパシタの負の電荷を、前記第１の書き込みドライバ出力に容量結合することとを含む、Ｃ１９に記載の方法。
［Ｃ２１］ 複数の列であって、前記複数の列の各々が、それぞれのメモリビットセルと通信するビット線及び相補ビット線を含む、複数の列と、
書き込みドライバから前記複数の列への信号を多重化するための手段であって、それぞれのビット線及びそれぞれの相補ビット線を、前記書き込みドライバに結合する複数のトランジスタを含む、多重化手段と、
前記多重化手段の前記複数のトランジスタのゲートに印加される電圧を、正にブーストするための手段と、
を備える回路。
［Ｃ２２］ 前記複数のトランジスタが、複数のｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタを含み、前記複数のトランジスタのゲートが、それぞれの列インバータに結合されており、前記それぞれの列インバータが、前記電圧を受け取る、Ｃ２１に記載の回路。
［Ｃ２３］ 前記書き込みドライバからの前記信号を、負にブーストするための手段を更に備える、Ｃ２１に記載の回路。
［Ｃ２４］ 前記書き込みドライバからの前記信号を負にブーストするための前記手段が、
前記書き込みドライバの入力と、接地に結合されたｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタとに結合されたキャパシタを備え、前記ＮＭＯＳトランジスタのゲートが、複数の直列インバータに結合されており、前記複数の直列インバータが、前記ＮＭＯＳトランジスタのドレインに結合されており、前記ＮＭＯＳトランジスタの前記ドレインが、前記キャパシタと前記書き込みドライバの入力とに結合されている、Ｃ２３に記載の回路。
［Ｃ２５］ 前記電圧を正にブーストするための前記手段が、
前記複数の列に関連付けられた列インバータの電力ノードと、電源に結合されたｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタとに結合されたキャパシタを備え、前記ＰＭＯＳトランジスタのゲートが、複数の直列インバータに結合されており、前記複数の直列インバータが、前記ＰＭＯＳトランジスタのドレインに結合されており、前記ＰＭＯＳトランジスタの前記ドレインが、前記キャパシタと前記列インバータの前記電力ノードとに結合されている、Ｃ２１に記載の回路。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】