特許 7595575 半導体回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-28

(45)【発行日】2024-12-06

(54)【発明の名称】半導体回路

(51)【国際特許分類】

   H03M 1/10 20060101AFI20241129BHJP

   H03M 1/46 20060101ALI20241129BHJP

【ＦＩ】

H03M1/10 A

H03M1/10 C

H03M1/46

【請求項の数】 17

(21)【出願番号】P 2021543087

(86)(22)【出願日】2020-08-28

(86)【国際出願番号】 JP2020032770

(87)【国際公開番号】W WO2021040029

(87)【国際公開日】2021-03-04

【審査請求日】2023-08-18

(31)【優先権主張番号】P 2019156598

(32)【優先日】2019-08-29

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】520133916

【氏名又は名称】ヌヴォトンテクノロジージャパン株式会社

(74)【代理人】

【識別番号】100109210

【弁理士】

【氏名又は名称】新居 広守

(74)【代理人】

【識別番号】100137235

【弁理士】

【氏名又は名称】寺谷 英作

(74)【代理人】

【識別番号】100131417

【弁理士】

【氏名又は名称】道坂 伸一

(72)【発明者】

【氏名】入口 雅夫

(72)【発明者】

【氏名】後藤 陽介

【審査官】及川 尚人

(56)【参考文献】

【文献】特開２０１５－１２８２０３（ＪＰ，Ａ）

【文献】特開２０１７－０４６２５２（ＪＰ，Ａ）

【文献】特開２０１１－１８８０９７（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１４／０２５３３５１（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１７／０１４１７８５（ＵＳ，Ａ１）

【文献】特開２００９－１１８４８８（ＪＰ，Ａ）

【文献】特開２０１３－００５１８５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｍ １／００－１／８８

(57)【特許請求の範囲】

【請求項1】

被測定信号に対応するデジタル出力信号を出力するデータコンバータを含む半導体回路であって、
入力される前記被測定信号を量子化するアナログ回路と、
前記デジタル出力信号を出力するデジタル回路と、を備え、
前記アナログ回路は、前記アナログ回路内で前記被測定信号から前記デジタル出力信号への変換過程で生じる非線形性を補正するための補正素子を含む補正素子群と、
前記補正素子の機能または前記補正素子の重み付けを検査するための検査素子を含む検査素子群と、を有し、
前記デジタル回路は、前記検査素子群を用いて前記補正素子群を検査し、
前記デジタル回路は、
前記補正素子群に含まれる個々の補正素子をイネーブルまたはディスエーブルにし、かつ、前記検査素子群に含まれる個々の検査素子をイネーブルまたはディスエーブルにするための自己診断用コードを生成する自己診断用コード生成回路と、
前記自己診断用コードに対応して出力される前記アナログ回路の量子化出力信号と、所定の閾値との差分を誤差信号として検出する誤差検出回路と、
前記誤差信号に基づいて前記補正素子群の診断結果を示す自己診断信号を生成する自己診断回路と
を備え、
前記自己診断用コードは、第１固定コードおよび最適値コードを含み、
前記第１固定コードは、前記補正素子群から検査対象として選択された１つの補正素子をイネーブルにし、他の補正素子および検査素子をディスエーブルにするコードであり、
前記最適値コードは、前記第１固定コードに対して前記誤差信号を最小化するコードであり、２分探索法により生成され、
前記自己診断回路は、
前記第１固定コードと前記最適値コードとの組み合わせに対応する前記誤差信号の積算値を算出し、
前記積算値が所定の範囲内か否かを判定し、所定の範囲内でないときは補正素子群の不良と判定する
半導体回路。

【請求項2】

被測定信号に対応するデジタル出力信号を出力するデータコンバータを含む半導体回路であって、
入力される前記被測定信号を量子化するアナログ回路と、
前記デジタル出力信号を出力するデジタル回路と、を備え、
前記アナログ回路は、前記アナログ回路内で前記被測定信号から前記デジタル出力信号への変換過程で生じる非線形性を補正するための補正素子を含む補正素子群と、
前記補正素子の機能または前記補正素子の重み付けを検査するための検査素子を含む検査素子群と、を有し、
前記デジタル回路は、前記検査素子群を用いて前記補正素子群を検査し、
前記デジタル回路は、
前記補正素子群に含まれる個々の補正素子をイネーブルまたはディスエーブルにし、かつ、前記検査素子群に含まれる個々の検査素子をイネーブルまたはディスエーブルにするための自己診断用コードを生成する自己診断用コード生成回路と、
前記自己診断用コードに対応して出力される前記アナログ回路の量子化出力信号と、所定の閾値との差分を誤差信号として検出する誤差検出回路と、
前記誤差信号に基づいて前記補正素子群の診断結果を示す自己診断信号を生成する自己診断回路と
を備え、
前記自己診断用コードは、第１固定コード、第２固定コードおよび最適値コードを含み、
前記第１固定コードは、前記補正素子群から検査対象として選択された１つの補正素子をイネーブルにし、他の補正素子および検査素子をディスエーブルにするコードであり、
前記最適値コードは、前記第１固定コードに対して前記誤差信号を最小化するコードであり、２分探索法により生成され、
前記被測定信号は、第１極性信号と第２極性信号とを含む差動信号であり、
前記補正素子群は、前記第１極性信号の伝送経路に接続された第１素子群と、
前記第２極性信号の伝送経路に接続された第２素子群とを含み、
前記第１固定コードは、第１素子群に対応し、第２素子群をディスエーブルにし、
前記第２固定コードは、前記第１素子群において検査対象として選択された１つの補正素子をディスエーブルにし、他の補正素子のうち当該補正素子よりも小さい重みの補正素子をイネーブルにし、検査素子をイネーブルにするコードであり、
前記最適値コードは、第２素子群に対応し、第１素子群をディスエーブルにし、
前記自己診断回路は、
前記第１固定コードと前記最適値コードとの組み合わせに対応する前記誤差信号を積算した第１積算値を算出し、
前記第２固定コードと前記最適値コードとの組み合わせに対応する前記誤差信号を積算した第２積算値を算出し、
前記第１積算値と前記第２積算値との大小関係を判定し、当該大小関係が所定条件を満たさないときは検査対象の補正素子の不良と判定する
半導体回路。

【請求項3】

前記自己診断回路は、前記補正素子群から検査対象として１つの補正素子を順次選択する
請求項１または２に記載の半導体回路。

【請求項4】

前記補正素子群のうち、１つ以上の補正素子を前記検査素子として兼用する
請求項１乃至３のいずれか１項に記載の半導体回路。

【請求項5】

被測定信号に対応するデジタル出力信号を出力するデータコンバータを含む半導体回路であって、
入力される前記被測定信号を量子化するアナログ回路と、
前記デジタル出力信号を出力するデジタル回路と、を備え、
前記アナログ回路は、前記アナログ回路内で前記被測定信号から前記デジタル出力信号への変換過程で生じる非線形性を補正するための補正素子を含む補正素子群と、
前記補正素子の機能または前記補正素子の重み付けを検査するための検査素子を含む検査素子群と、を有し、
前記デジタル回路は、前記検査素子群を用いて前記補正素子群を検査し
前記アナログ回路は、
前記補正素子群による補正後の被測定信号または参照信号を量子化し、量子化器出力信号に変換するための量子化器を備え、
前記デジタル回路は、
前記量子化器出力信号を所定の重みづけされたデジタル出力信号に変換出力するエンコード部と、
前記量子化器出力信号と所定の閾値との差分を複数回積算した積算結果を誤差信号として出力する誤差検出回路と、
前記補正素子群に含まれる個々の補正素子をイネーブルまたはディスエーブルにし、かつ、前記検査素子群に含まれる個々の検査素子をイネーブルまたはディスエーブルにするための自己診断用コードを出力する自己診断用コード生成回路と、
前記誤差信号を受けて前記補正素子群の良否を示す自己診断出力信号を出力する自己診断回路と、
を備え、
前記自己診断回路によって前記補正素子群の各々の補正素子の自己診断を行い、
前記自己診断用コード生成回路は、
前記誤差信号を受けて、前記量子化器の量子化誤差が最小となるように最適補正コードを出力する最適補正コード出力モードと、
前記最適補正コードのうち検査対象の補正素子を制御する第一ビット信号を論理反転させた論理反転コードを出力する、論理反転コード出力モードと、
を有し、
前記デジタル回路は、
検査時に、前記最適補正コード出力モードに設定して、前記最適補正コードを前記アナログ回路に供給し、前記誤差検出回路からの誤差信号に基づいて第一誤差信号を生成し、
前記論理反転コード出力モードに設定し、前記論理反転コードを前記アナログ回路に供給し、前記誤差検出回路からの誤差信号に基づいて第二誤差信号を生成し、
前記第一誤差信号と前記第二誤差信号の大小関係を比較し、検査対象となる補正素子の故障診断を行う
半導体回路。

【請求項6】

被測定信号に対応するデジタル出力信号を出力するデータコンバータを含む半導体回路であって、
入力される前記被測定信号を量子化するアナログ回路と、
前記デジタル出力信号を出力するデジタル回路と、を備え、
前記アナログ回路は、前記アナログ回路内で前記被測定信号から前記デジタル出力信号への変換過程で生じる非線形性を補正するための補正素子を含む補正素子群と、
前記補正素子の機能または前記補正素子の重み付けを検査するための検査素子を含む検査素子群と、を有し、
前記デジタル回路は、前記検査素子群を用いて前記補正素子群を検査し
前記アナログ回路は、
前記補正素子群による補正後の被測定信号または参照信号を量子化し、量子化器出力信号に変換するための量子化器を備え、
前記デジタル回路は、
前記量子化器出力信号を所定の重みづけされたデジタル出力信号に変換出力するエンコード部と、
前記量子化器出力信号と所定の閾値との差分を複数回積算した積算結果を誤差信号として出力する誤差検出回路と、
前記補正素子群に含まれる個々の補正素子をイネーブルまたはディスエーブルにし、かつ、前記検査素子群に含まれる個々の検査素子をイネーブルまたはディスエーブルにするための自己診断用コードを出力する自己診断用コード生成回路と、
前記誤差信号を受けて前記補正素子群の良否を示す自己診断出力信号を出力する自己診断回路と、
を備え、
前記自己診断回路によって前記補正素子群の各々の補正素子の自己診断を行い、
前記自己診断用コード生成回路は、第一の重み検査コード出力モードと、第二の重み検査コード出力モードと、を有し、
前記第一の重み検査コード出力モードにおいて、
検査対象の第一補正素子を制御する第一ビット信号を１又は０とし、
調整用重みが第一補正素子未満の補正素子を制御する第二補正ビット信号群を第一ビット信号と反転論理値とし、
前記検査素子を制御する検査ビット信号を第一ビット信号の反転論理値とし、
それ以外のビット信号を所定の固定信号として、
出力し、
前記第二の重み検査コード出力モードにおいて、
前記第一ビット信号を、前記第一の重み検査コード出力モード設定時の反転論理値とし、
前記第二補正ビット信号群を前記第一ビット信号の反転論理値とし、
前記検査素子を制御する検査ビットを第一ビット信号の反転論理値とし、
それ以外のビット信号は所定の固定信号として、
出力し、
前記デジタル回路は、
検査時に、前記第一の重み検査コード出力モードに設定して、前記誤差検出回路からの誤差信号に基づいて第一誤差信号を生成し、
前記第二の重み検査コード出力モードに設定して、前記誤差検出回路からの誤差信号に基づいて第二誤差信号を生成し、
前記第一誤差信号と前記第二誤差信号の差を演算し、前記補正素子群の重みづけ診断を行う
半導体回路。

【請求項7】

被測定信号に対応するデジタル出力信号を出力するデータコンバータを含む半導体回路であって、
入力される前記被測定信号を量子化するアナログ回路と、
前記デジタル出力信号を出力するデジタル回路と、を備え、
前記アナログ回路は、前記アナログ回路内で前記被測定信号から前記デジタル出力信号への変換過程で生じる非線形性を補正するための補正素子を含む補正素子群と、
前記補正素子の機能または前記補正素子の重み付けを検査するための検査素子を含む検査素子群と、を有し、
前記デジタル回路は、前記検査素子群を用いて前記補正素子群を検査し
前記アナログ回路は、
前記補正素子群による補正後の被測定信号または参照信号を量子化し、量子化器出力信号に変換するための量子化器を備え、
前記デジタル回路は、
前記量子化器出力信号を所定の重みづけされたデジタル出力信号に変換出力するエンコード部と、
前記量子化器出力信号と所定の閾値との差分を複数回積算した積算結果を誤差信号として出力する誤差検出回路と、
前記補正素子群に含まれる個々の補正素子をイネーブルまたはディスエーブルにし、かつ、前記検査素子群に含まれる個々の検査素子をイネーブルまたはディスエーブルにするための自己診断用コードを出力する自己診断用コード生成回路と、
前記誤差信号を受けて前記補正素子群の良否を示す自己診断出力信号を出力する自己診断回路と、
を備え、
前記自己診断回路によって前記補正素子群の各々の補正素子の自己診断を行い、
前記データコンバータは、
前記データコンバータに入力する信号を被測定信号とするか前記参照信号とするかを切り替える入力切替部を備え、
前記自己診断用コード生成回路は、
前記量子化器の量子化誤差が最小となる最適補正コードを出力する最適補正コード出力モードを有し、
前記デジタル回路は、
検査時に、最適補正コード出力モードに設定し、かつ、前記入力切替部により第一の参照信号を選択し、前記最適補正コードを第一の最適補正コードとして求め、
最適補正コード出力モードに設定し、かつ、前記入力切替部により第二の参照信号を選択し、前記最適補正コードを第二の最適補正コードとして求め、
前記第一の最適補正コードと前記第二の最適補正コードの差を演算し、前記補正素子群の補正レンジ診断を行う
半導体回路。

【請求項8】

前記量子化器は、一つ以上の比較器を備え、
前記誤差検出回路は、一つの比較器の出力結果、又は、二つ以上の比較器の出力結果を所定重みでデジタル演算した結果を前記量子化器出力信号として、積算することにより前記誤差信号を生成する
請求項５乃至７のいずれか１項に記載に記載の半導体回路。

【請求項9】

前記補正素子群のうち、１つ以上の補正素子を前記検査素子として兼用する
請求項５乃至７のいずれか１項に記載の半導体回路。

【請求項10】

前記補正素子群は、重みづけされた複数の補正素子を有し、
前記検査素子は、補正素子群のうちの最小の重みに対応する補正素子と同じ、または、小さい重みを有する
請求項５乃至７のいずれか１項に記載の半導体回路。

【請求項11】

前記補正素子と検査素子は、容量素子、抵抗素子、ＭＯＳトランジスタの少なくとも１つで構成され、アナログ電圧の補正、又は、時間の補正に使用される
請求項５乃至７のいずれか１項に記載の半導体回路。

【請求項12】

前記アナログ回路は、差動回路で構成され、
前記差動回路の正側入力経路に接続された補正素子と検査素子とを含む第一素子群と、
前記差動回路の負側入力経路に接続された補正素子と検査素子とを含む第二素子群と、
を備え、
前記第一素子群および第二素子群は、前記補正素子群および前記検査素子群を構成し、
前記自己診断用コード生成回路は、
前記第一素子群を検査する第一セット検査モードと、
前記第二素子群を検査する第二セット検査モードと、
を有し、
前記第一素子群と前記第二素子群とを個々に検査を実施する
請求項５乃至７のいずれか１項に記載の半導体回路。

【請求項13】

前記アナログ回路は、
１つのノードに属する、前記補正素子群と前記検査素子群を含む第一素子群と、
第一素子群と同一重みと構成を持った第二素子群と、
を含む、冗長となる構成を備え、
前記自己診断用コード生成回路は、
前記第一素子群を検査する第一セット検査モードと、
前記第二素子群を検査する第二セット検査モードと、
を有し、
第一素子群と第二素子群とを個々に検査する
請求項５乃至７のいずれか１項に記載の半導体回路。

【請求項14】

前記自己診断用コード生成回路は、
前記第一セット検査モードにおいて、
前記第一素子群に対して、
検査対象の補正素子を制御する第一ビット信号を１又は０とし、
調整用重みが第一補正素子未満の補正素子を制御する第二補正ビット信号群を第一ビット信号の反転論理値とし、
前記検査素子を制御する検査ビット信号を第一ビット信号の反転論理値とし、
それ以外のビット信号は所定の固定信号として、出力し、
前記第二素子群に対して、
前記量子化器の量子化誤差が最小となるように最適補正コードを、出力し、
前記デジタル回路は、
前記第一セット検査モードにおいて、前記誤差検出回路の誤差信号に基づいて第一誤差信号を生成し、
前記第一素子群の制御コードについて、
前記第一ビット信号を第一ステップ時のビット信号の反転論理値とし、
前記第二補正ビット信号群を前記第一ステップ時のビット信号の反転論理値とし、
前記検査素子を制御する検査ビットを前記第一ステップ時のビット信号の反転論理値とし、
それ以外のビット信号は所定の固定信号として、出力するとともに、
前記第二素子群に対して、
前記最適補正コードを維持出力し、
前記誤差検出回路の出力として第二誤差信号を生成し、
量子化誤差が最小となる量子化器の遷移点で、第一の誤差信号と第二の誤差信号の大小を判定することにより、重みが規定値以下かを検査し、
前記第二セット検査モードにおいて、
前記第一セット検査モードにおける前記第一素子群と前記第二素子群の関係を入れ替えて同様の処理を行う
請求項１２または１３に記載の半導体回路。

【請求項15】

前記第一素子群に含まれる補正素子を検査する場合には、
前記第二素子群に含まれる検査素子を使用し、
前記第二素子群に含まれる補正素子を検査する場合には、
前記第一素子群に含まれる検査素子を使用する
請求項１２または１３に記載の半導体回路。

【請求項16】

前記データコンバータはアナログ・デジタル変換器である、
請求項５乃至１５のいずれか１項に記載の半導体回路。

【請求項17】

前記アナログ・デジタル変換器は、１つ以上の比較器を備え、
前記比較器は、差動回路によって構成され、
前記比較器のオフセットを補正するために差動回路内の正側伝送経路と負側伝送経路の各々に補正素子群と検査素子群と、
を備え、
正側伝送経路と負側伝送経路の前記補正素子群に含まれる補正素子を個々に前記検査素子群に基づいて検査を行う
請求項１６に記載の半導体回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体回路に関し、より詳細は、データコンバータ内部の補正素子を検査・診断することができる検査・診断回路に関するものである。

【背景技術】

【0002】

各種用途で、物理量を測定するために、ＡＤ変換器（ＡＤＣ、アナログ－デジタル変換器）やＴＤ変換器（ＴＤＣ、時間－デジタル変換器）といった、データ変換器（以下、データコンバータと呼称する）が使用されている。

【0003】

一例として、マイクロコンピュータに内蔵される逐次ＡＤ変換器、センサＡＦＥ（アナログフロントエンド）に使用される高精度なＡＤ変換器、電池残量検知のＡＤ変換器、ソフトウェア無線を実現する広帯域ＡＤ変換器、ＴｏＦ（Ｔｉｍｅ－Ｏｆ－Ｆｌｉｇｈｔ）用途でピコ秒オーダーの時間計測を行う高精度ＴＤ変換器、無線用途で使用される全デジタルのＡＤＰＬＬ（ＡＬＬ－Ｄｉｇｉｔａｌ－ＰＬＬ）の要素として使用されるＴＤ変換器等、が挙げられる。

【0004】

データコンバータ分野において、高速化、高精度化、低消費電力化、省面積化といった、高性能化と低コスト化の要求がある。

【0005】

例えば、汎用使用される逐次比較型ＡＤコンバータ（以下、ＳＡＲ－ＡＤＣと称する）の場合、素子精度の限界により、分解能は１０～１２ビット程度が限界である。

【0006】

これに対して、近年、アナログ回路内部の各種の素子ばらつきをデジタル回路で積極的に補正する技術が開示され、回路のデジタル化が進展している。

【0007】

以下、特許文献や非特許文献によって開示されている、補正技術の例を示す。

【0008】

特許文献１に開示されるＡＤＣでは、オフセットや内部ＤＡＣの上位容量を補正するために、補正用の容量アレイが具備され、非線形性を補償するように容量値が設定される。

【0009】

特許文献２では、ＡＤＣの要素である比較器（コンパレータ）のオフセット補償回路が記載されている。

【0010】

この比較器のオフセット補償回路では、差動プリアンプ回路の出力にオフセット電圧補償回路が備えられており、差動出力のそれぞれに可変容量が備えられている。

【0011】

差動出力の正側と負側に接続する容量値のバランスを回路オフセットと相殺するように調整することで、比較器のオフセットをゼロにする。

【0012】

比較器のオフセット補正技術は、ＡＤＣの線形性（精度）に関わる。

【0013】

上記、特許文献１や特許文献２に示されるように、補正素子をアナログ回路内部に具備して、製造ばらつきによる素子ばらつきを相殺するようにデジタル回路を用いて補正することで、素子のつくりこみサイズを小さくすることができ、回路面積を縮小するとともに高精度化を図ることができる。

【0014】

以下、特許文献や非特許文献によって開示されている、検査技術の例を示す。

【0015】

特許文献３や特許文献４には、ＡＤ内部のＤＡＣ容量を検査する技術が開示されている。

【0016】

特許文献３に開示される検査方法は、検査用キャパシタを複数備え、内部の容量ＤＡＣの電位と検査用キャパシタの電位を比較することによって、キャパシタの精度判定を行う。

【0017】

特許文献４に開示される検査方法は、内部の容量ＤＡＣのノードに検査用ＭＯＳトランジスタをアレイで配置し、ＡＮＤとＯＲ論理を形成して、容量ＤＡＣ（メイン素子）の個々の故障を検出する。

【0018】

特許文献３記載の手法では、複数の検査用キャパシタ自体の故障や精度が悪い場合、検査精度が落ちる懸念があるため、検査用キャパシタの精度担保が必要である。

【0019】

また、特許文献４記載の手法では、容量ＤＡＣのアナログノードに追加のＭＯＳトランジスタのゲートをぶらさげるため、容量ＤＡＣの整定時間が遅くなり、変換速度が低下する懸念がある。

【0020】

上記のように、検査手法は通常、ＡＤ変換に主に寄与するＤＡＣの容量などの構成素子（以下、メイン素子と呼称する）を検査する手法であって、補正素子を検査する手法ではなく、補正素子自体を検査する方法がない。

【0021】

特許文献３や特許文献４のアナログ的な検査アプローチに対して、アナログ誤差を反映するデジタル値を使って、故障を診断するといったデジタル的な手法が、非特許文献２や特許文献５に開示されている。

【0022】

非特許文献２に記載されるように、検査時には、自己校正用メモリの値を積極的に読みにいってテストに利用するとよいとされる。

【0023】

すなわち、レジスタの値が誤差量に対する補正量を示しているので、レジスタ値が過度に大きければ、アナログ内部の誤差が大きすぎると間接的に判定し、故障としてリジェクトできる。

【0024】

しかしながら、このようなデジタル的な手法は、間接的な手法であって、メイン素子が劣化／故障したのか、補正素子が劣化／故障したのか、補正素子を駆動するドライバ回路が劣化／故障したのか、といった区別がつかず、真の故障個所の特定が困難であるといった課題がある。

【0025】

また、特許文献６は、データコンバータとしてＴＤ変換器（ＴＤＣ、時間－デジタル変換器）を開示している。

【0026】

非特許文献３は、低消費電力化を進展させるためのオープンループ積分型アンプを開示している。

【先行技術文献】

【特許文献】

【0027】

【文献】米国特許第８６３８２４８号明細書

【文献】特許第５４１２３６９号公報

【文献】特開２０１５－１２８２０３号公報

【文献】米国特許第５１７５５４７号明細書

【文献】特開２０１７－３８２００号公報

【文献】特開２０１０－２７３１１８号公報

【非特許文献】

【0028】

【文献】Bob Verbruggen, “A 2.1mW 11b 410MS/s Dynamic Pipelined SAR ADC with Background Calibration in 28nm Digital CMOS”, VLSI Symposium 2013

【文献】デジタルアシスト・アナログテスト技術、小林春夫、電子情報通信学会、２０１０．７．２２

【文献】Badr malki, “A complementary dynamic residue amplifier for a 67 dB SNDR 1.36 mW170 MS/s pipelined SAR ADC”, ESSCIRC 2014図３１にゲイン補正機能

【発明の概要】

【発明が解決しようとする課題】

【0029】

高精度化・高速化・低消費電力化のために、補正素子を内部に持つデータコンバータにおいて、バックグラウンド補正など製造出荷後の通常使用時に補正量が変わりうる場合、全ての補正状態を担保するために、製造出荷前の検査方法や、出荷後の自己診断機能が求められる。

【0030】

本開示は、コンバータを有する半導体回路において、データコンバータの補正機能を検査する半導体回路を提供する。

【課題を解決するための手段】

【0031】

本開示に開示される開示は、課題を解決するための手段として、概略以下のように構成される。

【0032】

なお、以下の構成において、括弧（）内の数字や記号は、開示の実施形態のうち、対応するものの数字や記号を示しており、あくまでその対応関係を明白にするものであり、本開示を限定するものではない。

【0033】

本開示の一態様に係る半導体装置は、被測定信号に対応するデジタル出力信号を出力するデータコンバータ（１００）を含む半導体回路（１）であって、前記被測定信号を入力するアナログ回路（１０１）と、前記デジタル出力信号を出力するデジタル回路（１０２）と、を備え、前記アナログ回路（１０１）は、前記アナログ回路内で前記被測定信号から前記デジタル出力信号への変換過程で生じる非線形性を補正するための補正素子を含む補正素子群（１０）と、前記補正素子を検査するための検査素子を含む検査素子群（２０）と、を有し、前記デジタル回路（１０２）は、前記検査素子群（２０）を用いて前記補正素子群（１０）を検査する。

【発明の効果】

【0034】

本開示によれば、データコンバータを有する半導体回路における補正機能検査することができる。

【図面の簡単な説明】

【0035】

【図1】図１は、第一の実施形態に係るデータコンバータを備える半導体回路の構成例を示すブロック図である。

【図2】図２は、第一の実施形態の補正回路の構成例を示す図である。

【図3】図３は、第二の実施形態に係るデータコンバータを備える半導体回路の構成例を示すブロック図である。

【図4】図４は、図３中の比較器の一例を示す回路図である。

【図5】図５は、比較器オフセット符号の便宜上の定義を示す図である。

【図6】図６は、比較器の出力波形の一例を示す図である。

【図7】図７は、比較器のオフセット補正容量の影響を示す波形例の図である。

【図8】図８は、補正を含めた比較器オフセット符号の便宜上の再定義を示す図である。

【図9】図９は、比較器オフセット補正制御コードとオフセット補正量の第一の対応表の一例を示す図である。

【図10】図１０は、比較器オフセット補正制御コードとオフセット補正量の第二の対応表の一例を示す図である。

【図11】図１１は、補正制御コードとオフセット補正量の関係を示す図である。

【図12】図１２は、比較器のノイズの影響を示す図である。

【図13】図１３は、比較器の非線形性の影響を示す図である。

【図14】図１４は、第二の実施形態における、オフセット制御部の回路図を示す。

【図15A】図１５Ａは、第二の実施形態における、比較器のオフセット補正素子の各重みの検査・診断の手続きを示す図である。

【図15B】図１５Ｂは、図１５Ａの続きであり、比較器のオフセット補正素子の各重みの検査・診断の手続きを示す図である。

【図16】図１６は、第二の実施形態における、比較器のオフセット補正素子の検査・診断用デジタル部の一例を示す図である。

【図17】図１７は、第二の実施形態における、第一固定コード設定時の補正オフセット量を示す表である。

【図18】図１８は、第二の実施形態における、第二固定コード設定時の補正オフセット量を示す表である。

【図19】図１９は、第二の実施形態における、第一固定コードの生成と２分探索の実行を示す模式図である。

【図20】図２０は、第二の実施形態における、ＣＤＦ判定を示す模式図である。

【図21】図２１は、第二の実施形態における、第二固定コードの生成とＣＤＦ比較による重み判定を示す模式図である。

【図22】図２２は、第二の実施形態における、検査用ビットを用いた重み判定を示す模式図である。

【図23A】図２３Ａは、第三の実施形態における、比較器のオフセット補正素子の補正レンジ検査・診断の手続きを示す図である。

【図23B】図２３Ｂは、図２３Ａの続きであり、比較器のオフセット補正素子の補正レンジ検査・診断の手続きを示す図である。

【図24】図２４は、第三の実施形態における、比較器のオフセット補正素子の検査・診断用デジタル部の一例を示す図である。

【図25】図２５は、第三の実施形態における、レンジ判定を示す模式図である。

【図26】図２６は、第四の実施形態における、比較器のオフセット補正素子の補正機能の検査・診断の手続きを示す図である。

【図27】図２７は、第四の実施形態における、比較器のオフセット補正素子の検査・診断用デジタル部の一例を示す図である。

【図28】図２８は、第四の実施形態における、トグル検査を示す模式図である。

【図29】図２９は、第四の実施形態における、検査・診断の順序の一例を示す図である。

【図30】図３０は、第五の実施形態における、残差アンプの補正機構を示すブロック図である。

【図31】図３１は、第五の実施形態における、ゲイン補正機能付き残差アンプの一例を示す回路図である。

【図32】図３２は、第五の実施形態における、増幅時間調整部の一例を示す回路図である。

【図33】図３３は、第六の実施形態における、増幅時間調整部の一例を示す回路図である。

【図34】図３４は、第七の実施形態における、残差アンプの信号増幅部を示す回路図である。

【図35】図３５は、第七の実施形態における、残差アンプのオフセット制御部を示す回路図である。

【図36】図３６は、第八の実施形態における、ＤＡＣのＭＳＢ容量の補正機構を示すブロック図である。

【図37】図３７は、第八の実施形態における、容量補正部の一例を示す回路図である。

【図38】図３８は、第九の実施形態における、ＡＤＣゲインの補正機構を示すブロック図である。

【図39】図３９は、第九の実施形態における、容量補正部の一例を示す回路図である。

【図40】図４０は、第十の実施形態における、ＴＤＣ変換器（時間－デジタル変換器）の補正機構を示すブロック図である。

【図41】図４１は、第十の実施形態における、遅延回路の一例を示す回路図である。

【図42】図４２は、第十一の実施形態における、参照電圧回路の一例を示す回路図である。

【図43A】図４３Ａは、第十二の実施形態における、逆極性の検査用素子を制御した場合の一例を示す図である。

【図43B】図４３Ｂは、図４３Ａの続きであり、逆極性の検査用素子を制御した場合の一例を示す図である。

【図44A】図４４Ａは、第十二の実施形態における、逆極性の検査用素子を制御した場合の一例を示す図である。

【図44B】図４４Ｂは、図４４Ａの続きであり、逆極性の検査用素子を制御した場合の一例を示す図である。

【図45】図４５は、第十三の実施形態における、比較器のオフセット制御部の一例を示す。

【図46】図４６は、ＡＤ変換器の補正の一例を示す図である。

【図47】図４７は、ＡＤ変換器の補正の一例を示す図である。

【図48】図４８は、従来のオフセット制御部の回路図を示す。

【図49】図４９は、補正素子の重みづけによる補正分解能の違いを示す図である。

【発明を実施するための形態】

【0036】

（本発明の基礎となった知見）
本発明者は、「背景技術」の欄において記載したデータコンバータに関し、以下の問題が生じることを見出した。

【0037】

詳しく説明すると、製造出荷後の通常使用時に補正量が変わりうる場合、全ての補正状態を担保するために、製造出荷前の検査方法や、出荷後の自己診断機能が求められる。

【0038】

特に、車載部品として使用される場合、アナログ内部の故障検知や故障個所の特定といった、内部の制御性が必要要件であり、補正素子自体の検査が必要であるという課題を、本発明者らは見出した。

【0039】

検査・診断のためにアナログ回路を付加する手法をとる場合、ＡＤ変換自体の変換速度が落ちるといった課題がある。

【0040】

また、検査・診断のために補正量を示すメモリのレジスタ値を読むデジタル的な手法をとる場合、間接的な手法であるために故障個所の特定が困難である、といった課題がある。

【0041】

さらには、上記示したように、従来構成は、データコンバータに主に寄与するメイン素子（ＤＡＣや比較器、アンプなど）、または、メイン素子と補正素子を加算した値や状態を対象とする検査手法であって、補正素子自体を網羅的に検査・診断できない、といった課題がある。

【0042】

また、本明細書で後述するように、補正素子が差動回路の正負両方に入っている場合において、正負のどちら側のどの素子が故障したのかといった、差動回路における故障個所の特定が困難であるといった課題がある。

【0043】

さらには、本明細書で後述するが、比較器のオフセット補償回路の検査・診断において、比較器の入出力関数が非線形であるため、比較器用のオフセット補正素子の重みづけの全てを検査できないといった課題がある。

【0044】

一方、補正を行うためには、通常動作と異なる制御を行う必要がある。

【0045】

補正の制御方法として、製造出荷前に行うトリミングや通常動作を停止した期間に行うフォアグラウンド補正があるが、温度、電圧、経年劣化といった環境変動に弱いという課題がある。

【0046】

非特許文献１に開示されるＡＤＣでは、通常動作と並行して素子の補正を行う、バックグラウンド補正技術が開示されている。

【0047】

非特許文献１では、比較器のオフセットやパイプラインＡＤＣの残差アンプのゲインを、通常動作と並行して補正している。

【0048】

トリミングやフォアグラウンド補正では対応できなかった、環境変動（温度、電圧、経年劣化等）に対して生じる特性劣化について、通常動作と並行して補正を行うことができるため、システムのロバスト性が保てる。

【0049】

一方、環境変動に応じて補正するために補正素子の選択状態が切り替わるため、全ての補正状態を担保するための製造出荷前の検査や、通常使用時に故障した場合の診断の方法に課題がある。

【0050】

上記では、補正を行うためにアナログ回路に補正素子を具備することと、補正するタイミングによって、トリミングやフォアグラウンド補正、バックグラウンド補正といった方法があることを示した。

【0051】

このような補正回路では、補正のための特殊な制御を行ってアナログ回路の誤差を検知し、データコンバータの構成要素に帰還をかけて補正する。

【0052】

帰還のかけ方を大別すると二通りある。

【0053】

一つ目として、従来例である図４６に示すＡＤ変換器（５００）では、アナログ回路（５０１）からアナログ情報をデジタル情報に変換した量子化器出力信号が出力される。

【0054】

さらに、量子化器出力信号が入力されるデジタル回路（５０２）では、デジタル回路内部の誤差検出回路（５０４）においてアナログ回路の誤差を検知して誤差信号を出力し、前記誤差信号が入力されるデジタル回路内部のエンコード部（５０２）において量子化器出力信号に対して誤差信号に応じた補正演算が行われる。

【0055】

この方法は、デジタルからデジタルへ帰還する補正方法の一つである。

【0056】

二つ目として、従来例である図４７に示すＡＤ変換器（５１０）では、アナログ回路（５１１）から量子化器出力信号が出力される。

【0057】

さらに、量子化器出力信号が入力されるデジタル回路（５１２）では、デジタル回路内部の誤差検出回路（５１４）においてアナログ回路の誤差を検知して誤差信号を出力し、前記誤差信号が入力されるデジタル回路内部の補正用コード生成回路（５１５）においてアナログ回路内部の素子を補正するための制御コードを出力し、前記制御コードが入力されるアナログ回路では素子の定数が補正されるととともに補正された状態の量子化器出力が出力され、デジタル回路内部のエンコード部（５１３）で通常通りの重みづけされたデジタル演算が行われる。

【0058】

この方法は、デジタルからアナログへ帰還する補正方法の一つである。

【0059】

図４６に示すデジタルからデジタルへの帰還の補正方法では、アナログ回路内部の素子が過度にばらついた場合、すなわち、ＡＤ変換器の１ＬＳＢ以上に相当する誤差を持っている場合、デジタル演算のみで補正しきれないという欠点がある。

【0060】

一方で、図４７に示すデジタルからアナログへの帰還の補正方法では、アナログ回路内部の素子が過度にばらついたとしても、過度なばらつきを補正する補正素子を具備すれば補正することができ、回路の小面積化と高精度化を維持できる。

【0061】

一方、デジタルからアナログへ帰還される前記制御コードのバスが、多数供給されるため、回路の複雑さが増す欠点を持つ。

【0062】

上記に述べたように、特性観点やロバスト性では、デジタルからアナログへの帰還補正、及び、バックグラウンド補正を行うことが最良であるが、製造出荷前の検査や診断が必要となる。

【0063】

補正素子に要求される仕様を説明するために、補正素子の重みづけと分解能の関係について、補足説明する。

【0064】

図４９の（ａ）～（ｃ）に補正素子の重みづけによる補正分解能の違いを示す。

【0065】

図４９では、横軸に補正コード（制御コードの値）、縦軸にオフセット補正電圧を示している。

【0066】

図４９の例では、オフセット補正素子の重みづけを変えて、オフセット補正量を計算している。

【0067】

すなわち、図４９の（ａ）では、補正素子の隣接間の重みづけが“２“とし、ＬＳＢからＭＳＢまでの重みづけは、ＬＳＢを１として、”１：２：４：８”としている。

【0068】

図４９の（ｂ）では、補正素子の隣接間の重みづけを“１．８”とし、ＬＳＢからＭＳＢまでの重みづけは、“１．０：１．８：（１．８の２乗）：（１．８の３乗）”としている。

【0069】

図４９の（ｃ）では、補正素子の隣接間の重みづけを“２．２”とし、ＬＳＢからＭＳＢまでの重みづけは、“１：（２．２）：（２．２の２乗）：（２．２の３乗）”としている。

【0070】

補正分解能は、隣接コード間のステップ電圧の最大値で決まる。

【0071】

図４９の（ａ）では、すべて１ｍＶであるため、補正分解能は１ｍＶとなる。

【0072】

図４９の（ｂ）の場合、“Ｃｏｄｅ＝０”と“Ｃｏｄｅ＝１”の差が１ｍＶに相当し、“Ｃｏｄｅ＝７”と“Ｃｏｄｅ＝８”の差が０．２０８ｍＶに相当するので、補正分解能は１ｍＶとなる。

【0073】

図４９の（ｃ）では、“Ｃｏｄｅ＝７”と“Ｃｏｄｅ＝８”の差が最大であり、２．６０８ｍＶに相当するため、補正分解能は２．６０８ｍＶとなる。

【0074】

図４９の例で補足説明したように、補正素子に要求される検査仕様としては、ＤＡＣ容量などのメイン素子に対して行われる線形性の担保は不要であって、分解能の検査（ステップ電圧の最大値）が必要であり、隣接間の重みづけ要求は、“２以下（≦２）”となることを検査する必要がある。

【0075】

上記のような問題を解決するために、本開示の一態様に係る半導体装置は被測定信号に対応するデジタル出力信号を出力するデータコンバータを含む半導体回路であって、入力される前記被測定信号を量子化するアナログ回路と、前記デジタル出力信号を出力するデジタル回路と、を備え、前記アナログ回路は、前記アナログ回路内で前記被測定信号から前記デジタル出力信号への変換過程で生じる非線形性を補正するための補正素子を含む補正素子群と、前記補正素子を検査するための検査素子を含む検査素子群と、を有し、前記デジタル回路は、前記検査素子群を用いて前記補正素子群を検査する。

【0076】

これにより、補正素子の機能や重みづけを検査・診断することができるため補正素子群を検査することができる。

【0077】

たとえば、前記デジタル回路は、前記補正素子群に含まれる個々の補正素子をイネーブルまたはディスエーブルにし、かつ、前記検査素子群に含まれる個々の検査素子をイネーブルまたはディスエーブルにするための自己診断用コードを生成する自己診断用コード生成回路と、前記自己診断用コードに対応して出力される前記アナログ回路の量子化出力信号と、所定の閾値との差分を誤差信号として検出する誤差検出回路と、前記誤差信号に基づいて前記補正素子群の診断結果を示す自己診断信号を生成する自己診断回路とを備えてもよい。

【0078】

これにより、データコンバータ内部の補正素子に対して、自己診断用コード生成回路によって生成された制御コードを補正素子に供給し、自己診断回路によって、補正素子の機能や重みづけを検査・診断することができる。言い換えれば、補正素子群に含まれる個々の補正素子の検査を容易にする。

【0079】

たとえば、前記自己診断用コードは、第１固定コードおよび最適値コードを含み、前記第１固定コードは、前記補正素子群から検査対象として選択された１つの補正素子をイネーブルにし、他の補正素子および検査素子をディスエーブルにするコードであり、前記最適値コードは、前記第１固定コードに対して前記誤差信号を最小化するコードであり、２分探索法により生成され、前記自己診断回路は、前記第１固定コードと前記最適値コードとの組み合わせに対応する前記誤差信号の積算値を算出し、前記積算値が所定の範囲内か否かを判定し、所定の範囲内でないときは補正素子群の不良と判定してもよい。

【0080】

これにより、誤差を所定の範囲内に最小化できない場合には、補正素子群の不良つまりいずれかの補正素子の不良と判定する。

【0081】

たとえば、前記自己診断用コードは、第１固定コード、第２固定コードおよび最適値コードを含み、前記第１固定コードは、前記補正素子群から検査対象として選択された１つの補正素子をイネーブルにし、他の補正素子および検査素子をディスエーブルにするコードであり、前記最適値コードは、前記第１固定コードに対して前記誤差信号を最小化するコードであり、２分探索法により生成され、前記被測定信号は、第１極性信号と第２極性信号とを含む差動信号であり、前記補正素子群は、前記第１極性信号の伝送経路に接続された第１素子群と、前記第２極性信号の伝送経路に接続された第２素子群とを含み、前記第１固定コードは、第１素子群に対応し、第２素子群をディスエーブルにし、前記第２固定コードは、前記第１素子群において検査対象として選択された１つの補正素子をディスエーブルにし、他の補正素子のうち当該補正素子よりも小さい重みの補正素子をイネーブルにし、検査素子をイネーブルにするコードであり、前記最適値コードは、第２素子群に対応し、第１素子群をディスエーブルにし、前記自己診断回路は、前記第１固定コードと前記最適値コードとの組み合わせに対応する前記誤差信号を積算した第１積算値を算出し、前記第２固定コードと前記最適値コードとの組み合わせに対応する前記誤差信号を積算した第２積算値を算出し、前記第１積算値と前記第２積算値との大小関係を判定し、当該大小関係が所定条件を満たさないときは検査対象の補正素子の不良と判定してもよい。

【0082】

これにより、最適値コードによって、自己診断するための動作ポイントを、上記の誤差を最小化する動作ポイントに設定することができる。つまり、どの補正素子が検査対象であっても、上記の誤差を最小化する動作ポイントを利用でき、検査対象の補正素子の自己診断を容易にすることができる。言い換えれば、個々の補正素子の検査を容易にする。

【0083】

たとえば、前記自己診断回路は、前記補正素子群から検査対象として１つの補正素子を順次選択してもよい。

【0084】

これにより、前記被測定信号が差動信号であっても、誤差を所定の範囲内に最小化できない場合には、補正素子群の不良、つまりいずれかの補正素子の不良と判定することができる。

【0085】

たとえば、前記補正素子群のうち、１つ以上の補正素子を前記検査素子として兼用してもよい。

【0086】

これにより、前記被測定信号が差動信号であっても、個々の補正素子の自己診断を容易にする。

【0087】

本開示本開示の一態様に係る半導体装置は、被測定信号に対応するデジタル出力信号を出力するデータコンバータは、アナログ回路（１０１）とデジタル制御回路（１０２）と、を備え、前記アナログ回路（１０１）は、被測定信号を量子化するための基準用重みを各々持つメイン素子群（１１４）と、各種アナログ量を補正するための調整用重みを各々持つ補正素子群（１４０）と、前記補正素子群の重みを検査するための検査用重みを各々持つ検査素子群（１４１）と、被測定信号の情報をデジタル信号に変換する量子化器（１１６）と、アナログ回路内の制御を行うアナログ制御部（１１７）と、を少なくとも備え、前記デジタル回路（１０２）は、前記量子化器（１１６）の量子化器出力信号を所定の重みづけされたデジタル出力信号に変換出力するエンコード部（１０３）と、前記検査素子群（１４１）の１つ以上の検査用重みを参照して、前記補正素子群（１４０）のうちの１つの調整用重みの誤差を検出するために、前記デジタル出力信号を所定回積算した積算結果を所定閾値と比較して誤差信号を出力する誤差検出回路（１０４、１１９）と、前記補正素子群（１４０）の制御を行い、個々の補正素子を診断するための複数のビット信号を含む制御コードを出力する自己診断用コード生成回路（１０７、１２２）と、前記誤差信号を受けて自己診断出力信号を出力する自己診断回路（１２０）と、を少なくとも備え、前記自己診断回路によって前記補正素子群（１４０）の各々の補正素子の自己診断を行う。

【0088】

本開示の一実施形態である量子化器（１１６）は、１つでも１つ以上の複数であってもよい。

【0089】

また、検査・診断に使用する比較器の出力結果は１つでも１つ以上の複数であってもよい。

【0090】

本開示の一実施形態である検査素子群（１４１）のサイズを、検査素子（１４０）のＬＳＢのサイズと同一か、又は、それ以下に設定することにより重みづけを検査・診断をできる構成としてもよい。

【0091】

本開示の一実施形態で補正素子群（１４０）と検査素子群（１４１）は、容量（４００、４０１）であってもよいし、ＭＯＳトランジスタ（３７２、３７３、３７４、３７５）であってもよいし、抵抗（４５６、４５７）であってもよい。

【0092】

本開示の一実施形態である自己診断用コード生成回路（１７０）は、前記誤差出力信号を受けて、前記量子化器の量子化誤差が最小となるように最適補正コード（２９２、２８８、２８９）を出力する最適補正コード出力モードと、前記最適補正信号のうち検査対象の補正素子を制御する第一ビット信号を論理反転させた論理反転コード（３０１Ａ、３０１Ｂ）を出力する、論理反転コード出力モードと、を備え、検査・自己診断時に、前記最適補正コード出力モードに設定して、前記最適補正コードを前記アナログ回路に供給し、前記誤差検出回路の出力を第一誤差信号として得る第一ステップ（２６１、２６２、２６３）と、前記論理反転コード出力モードに設定し、前記論理反転コードを前記アナログ回路に供給し、前記誤差検出回路の出力を第二誤差信号として得る第二ステップ（２６５、２６６）と、前記第一誤差信号と前記第二誤差信号の大小関係を比較し、検査対象となる補正素子の故障診断を行う第三ステップ（２６７、２６８、２６９）と、を備える。

【0093】

また、他の実施形態である前記自己診断用コード生成回路は、検査対象の第一補正素子を制御する第一ビット信号を１又は０とし、調整用重みが第一補正素子未満の補正素子を制御する第二補正ビット信号群を第一ビット信号の反転論理とし、前記検査素子を制御する検査ビット信号を第一ビット信号の反転論理とし、それ以外のビット信号を所定の固定信号として、出力する、第一の重み検査コード出力モード（１８２、１８５）と、前記第一ビット信号を、前記第一の重み検査コード出力モード設定時のビット信号の反転論理とし、前記第二ビット信号群を前記第一の重み検査コード出力モード設定時のビット信号の反転論理とし、前記検査素子を制御する検査ビットを前記第一の重み検査コード出力モード設定時のビット信号の反転論理とし、それ以外のビット信号は所定の固定信号として、出力する、第二の重み検査コード出力モード（１８４、１８７、１８８、１８９）と、を備え、検査・自己診断時に、前記第一重み検査コード出力モードに設定して、前記指定した複数のビット信号を前記アナログ回路に供給し、前記誤差検出回路の出力を第一誤差信号として得る第一ステップ（１５２、１５３）と、前記第二重み検査コード出力モードに設定して、前記指定した複数のビット信号を前記アナログ回路に供給し、前記誤差検出回路の出力を第二誤差信号として得る第二ステップ（１５６、１５７）と、前記第一誤差信号と前記第二誤差信号の差を演算し、前記補正素子群の重みづけ診断を行う第三ステップと（１５８、１５９、１６０）、を備える。

【0094】

また、他の実施形態として、差動構成をとる（または２つのセットを持つ）回路（１１４、１３０）の補正素子群の検査・診断を行う際、前記第一ステップ（１５２、１５３）において、検査対象でない側の極性の補正素子群を用いて、量子化誤差が最小となるように最適補正コード（１８４、１８７、１８８、１８９）を得ることによって、ＣＤＦを０．５付近に持っていき、検査・診断を行いやすくする。

【0095】

また、他の実施形態として、第一参照信号（２５２）を入力して、前記最適補正コードを第一最適補正コードとして得る第一ステップ（２１７、２１８）と、第二参照信号を入力して、前記最適補正コードを第二最適補正コードとして得る第二ステップ（２１９、２２０）と、前記第一の最適補正コードと前記第二の最適補正コードの差を演算して補正素子群のレンジ診断を行う第三ステップ（２２１、２２２、２２４）を経てもよい。

【0096】

また、他の実施形態として、差動構成をとる（または２つのセットを持つ）回路（１１４、１３０）の補正素子群の検査を行う際、検査の基準となる検査素子群の選択として、検査対象側の極性（または検査対象側のセット）の検査素子群（３５５）を用いてもよいし、反対側の極性（または検査対象でない側のセット）の検査素子群（３５７）を用いてもよい。

【0097】

また、他の実施形態として、前記データコンバータは、アナログ・デジタル変換器（ＡＤＣ、１１０）であってもよいし、時間・デジタル変換器（ＴＤＣ、４４０）であってもよい。

【0098】

また、他の実施形態として、検査素子群（４７１）は、補正素子群（４７０）として使用してもよい。

【0099】

ただし、この実施形態の場合、ＬＳＢの検査はできない。

【0100】

以下、実施形態について、図面を参照しながら説明する。

【0101】

以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするため、繰り返しの説明を省略することがある。

【0102】

また、以下の説明や図面による詳細な説明は、請求の範囲に記載された主題を限定するものではない。

【0103】

＜第一の実施形態＞
以下、第一の実施形態の回路構成と機能について図面を用いて説明する。

【0104】

第一の実施形態では、本開示に係るデータコンバータを有する半導体回路の基本機能を示す。

【0105】

図１に、第一の実施形態に係るデータコンバータとしてＡＤ変換器１００を備える半導体回路１の構成例を示すブロック図である。また、図２は、第一の実施形態の補正回路１０９の構成例を示す図である。

【0106】

図１の半導体回路１は、ＬＳＩなどの半導体装置に形成される回路である。同図の半導体回路１は、データコンバータの一例としてＡＤ変換器（ＡＤＣ、アナログ－デジタル変換器）を備える。なお、データコンバータはＡＤ変換器１００に限らない。データコンバータは、ＡＤ変換器以外に、ＴＤ変換器（ＴＤＣ、時間－デジタル変換器）を備えてもよい。

【0107】

ＡＤ変換器１００は、アナログ回路１０１とデジタル回路１０２とを備え、アナログ回路１０１は、補正回路１０９を備える。補正回路１０９は、図２の例では、補正素子群１０、検査素子群２０およびドライバ１５～１８、２０を備える。

【0108】

補正素子群１０は、アナログ回路１０１内で被測定信号からデジタル出力信号への変換過程で生じる非線形性を補正する。ここでいう非線形性は、例えば、オフセット（信号に生じるずれ量）、ゲイン（倍率のずれ）、容量値（中の基準素子アレイ間の相対的なズレ）などを含む。以下では、補正素子群１０による補正の対象となる非線形性の具体例としてオフセットをとりあげて説明する。同図のｐａｔｈ０は、外部アナログ信号である被測定信号を伝送する経路を示す。経路ｐａｔｈ０には、アナログ回路の特性ばらつきによって、ずれ量であるオフセットが生じるものとする。オフセットは、製造時の回路素子の特性ばらつき、環境変化や経年変化によって生じる特性ばらつき起因する。同図の制御コードは、通常動作時における補正素子群１０を制御する補正用コードと、自己診断時に検査素子群２０および補正素子群１０を制御する自発補正用コードとを含む。

【0109】

補正素子群１０は、補正素子１１～１４を備える。補正素子１１～１４は、例えば、１倍、２倍、４倍、８倍の重みを与えられている。補正素子１１～１４のそれぞれは、対応するドライバによりイネーブルまたはディスエーブルに制御される。イネーブルに制御された補正素子は、重みに応じた補正量を経路ｐａｔｈ０に付加する。ディスエーブルに制御された補正素子は、補正量を経路ｐａｔｈ０に付加しない。ここで補正量は、電圧、電流などの物理量である。補正素子１１～１４は、例えば、補正量を発生するための電圧源、電流源、容量性素子、または抵抗性素子で構成される。

【0110】

ドライバ１５～１６は、制御コード中の対応するビットに応じて対応する補正素子を駆動する、つまり、イネーブルまたはディスエーブルにする。ドライバ１５～１６は、例えば、制御コードのビットに応じた２値信号を出力するゲート回路や、スイッチ回路で構成される。

【0111】

なお、補正量は、電圧、電流に限らず、遅延時間、加熱量、または、加圧量などの物理量であってもよい。

【0112】

検査素子群２０は、少なくとも１つの検査素子２１を備える。図２の検査素子２１は、補正素子１１と同じ重みの同じ素子である。つまり、検査素子２１は、補正素子群１０に含まれる補正素子のうち、最小の重みの補正素子と同じ構成である。

【0113】

なお、検査素子群２０は、検査素子２１と同じ重みを有する他の検査素子を備えてもよいし、検査素子２１と異なる重みを有する他の検査素子を備えてもよい。また、検査素子２１は、最小の重みの補正素子よりも小さい重みをもつ構成としてもよい。

【0114】

図１において、デジタル回路１０２は、エンコード部１０３、誤差検出回路１０４、自己診断回路１０５、補正用コード生成回路１０６、自己診断用コード生成回路１０７、セレクタ１０８を少なくとも備える。

【0115】

ＡＤ変換器１００の入力信号として外部アナログ信号が入力される。

【0116】

アナログ回路１０１は、内部に図示されない基準電圧を生成する基準電圧源を有しており、外部アナログ信号と内部の基準電圧のどちらかをＡＤ変換できる。

【0117】

通常動作時は、外部アナログ信号が入力されたアナログ回路１０１で外部アナログ信号の情報が量子化されてデジタル信号となり、量子化器出力信号として出力する。

【0118】

量子化器出力信号は、エンコード部１０３に入力される。

【0119】

エンコード部１０３は、１つ以上の量子化器出力信号に所定の重みをつけてデジタル演算し、デジタル出力信号を出力する。

【0120】

アナログ回路１０１内部の図示されない補正素子を検査・診断するときは、内部の基準電圧をＡＤ変換する。

【0121】

ＡＤ変換されたのち、量子化器出力信号は、誤差検出回路１０４に入力される。

【0122】

誤差検出回路１０４では、所定の閾値（例えば期待値）と比較して、誤差信号を出力する。

【0123】

誤差信号は、補正信号の検査・診断のための誤差情報を示唆しており、誤差情報の符号（正の誤差か、負の誤差か）であってもよいし、誤差情報の定量的な情報であってもよい。

【0124】

また、それらのノイズを除去すべく、１回以上積分したものであってもよい。

【0125】

誤差信号は、自己診断回路１０５および補正用コード生成回路１０６、自己診断用コード生成回路１０７に入力される。

【0126】

誤差信号が入力される補正用コード生成回路１０６は補正用コードを出力する。

【0127】

誤差信号が入力される自己診断用コード生成回路１０７は自己診断用コードを出力する。

【0128】

補正用コードは、アナログ回路１０１内部のアナログ特性を補正する補正素子の状態を制御するために使用される、複数のビット信号を持つデジタル信号である。

【0129】

自己診断用コードは、個々の補正素子の制御機能や重みづけを検査・診断するために使用される、複数のビット信号を持つデジタル信号である。

【0130】

誤差信号が入力される自己診断回路１０５は、補正素子の状態を検査するための誤差情報の保持や比較、演算を行い、自己診断信号を出力する。

【0131】

自己診断回路１０５は、誤差信号から、閾値を設けて診断判定を行ってもよいし、補正素子の相対的な重みづけを判定するために、２つの異なる状態の誤差情報を保持して重みづけの診断判定を行ってもよい。

【0132】

また、出力される自己診断信号は、補正素子のどの素子が故障したかという位置情報を出力してもよいし、検査・診断対象である補正素子の１つの重みづけを示唆する信号を出力してもよい。

【0133】

補正用コードおよび自己診断用コードは、セレクタ１０８に入力される。

【0134】

セレクタ１０８はアナログ回路１０１の補正素子状態を制御するための複数のビットを持つ制御コードを出力する。

【0135】

セレクタ１０８を制御するために、動作モード信号が入力され、動作モード信号によって、アナログ回路１０１の諸特性を補正するための補正モードとして補正用コードを出力するか、アナログ回路１０１の補正素子群の各々の補正素子を検査・診断するための自己診断モードとして自己診断用コードを出力するか、を切り替える。

【0136】

制御コードが入力されるアナログ回路１０１は、制御コードが補正用コードである場合には、アナログ回路１０１のアナログ諸特性が補正された状態で量子化器出力信号を出力する。

【0137】

また、制御コードが自己診断用コードである場合には、アナログ回路１０１内部の補正素子の重みづけ状態を示唆する量子化器出力信号を出力する。

【0138】

このように、第一の実施形態におけるＡＤ変換器１００は、被測定信号に対応するデジタル出力信号を出力するデータコンバータ１００を含む半導体回路１であって、入力される被測定信号を量子化するアナログ回路１０１と、デジタル出力信号を出力するデジタル回路１０２と、を備え、アナログ回路１０１は、アナログ回路内で被測定信号からデジタル出力信号への変換過程で生じる非線形性を補正するための補正素子を含む補正素子群１０と、補正素子を検査するための検査素子を含む検査素子群２０と、を有し、デジタル回路１０２は、検査素子群２０を用いて補正素子群１０を検査する。

【0139】

これにより、補正素子の機能や重みづけを検査・診断することができるため補正素子群を検査することができる。

【0140】

ここで、デジタル回路１０２は、補正素子群に含まれる個々の補正素子をイネーブルまたはディスエーブルにし、かつ、検査素子群に含まれる個々の検査素子をイネーブルまたはディスエーブルにするための自己診断用コードを生成する自己診断用コード生成回路１０７と、自己診断用コードに対応して出力されるアナログ回路の量子化出力信号と、所定の閾値との差分を誤差信号として検出する誤差検出回路１０４と、誤差信号に基づいて補正素子群の診断結果を示す自己診断信号を生成する自己診断回路１０５とを備えてもよい。

【0141】

これにより、データコンバータ内部の補正素子に対して、自己診断用コード生成回路によって生成された制御コードを補正素子に供給し、自己診断回路によって、補正素子の機能や重みづけを検査・診断することができる。言い換えれば、補正素子群に含まれる個々の補正素子の検査を容易にする。

【0142】

したがって、第一の実施形態の場合、アナログ回路１０１を補正するための補正用コード生成回路を備えるだけでなく、個々の補正素子の機能や重みづけを検査するための、自己診断用コード生成回路を備え、個々の補正素子に対応する自己診断用コード生成を行い網羅的に検査・診断するので、全ての補正素子の検査・診断できる。

【0143】

すなわち、従来技術では、メイン素子の状態、または、メイン素子と補正素子を加算した状態での、線形性や部分故障を検査して、限られた補正状態でしか、正常性を担保できていなかったことに対し、本実施形態では、個々の補正素子の正常性を担保することで、全補正状態を担保することができる、という効果を有する。

【0144】

以上のように、第一の実施形態に係る半導体回路は、被測定信号に対応するデジタル出力信号を出力するデータコンバータ１００を含む半導体回路１であって、入力される被測定信号を量子化するアナログ回路１０１と、デジタル出力信号を出力するデジタル回路１０２と、を備え、アナログ回路１０１は、アナログ回路内で被測定信号からデジタル出力信号への変換過程で生じる非線形性を補正するための補正素子を含む補正素子群１０と、補正素子を検査するための検査素子を含む検査素子群２０と、を有し、デジタル回路１０２は、検査素子群２０を用いて補正素子群１０を検査する。

【0145】

ここで、デジタル回路１０２は、補正素子群に含まれる個々の補正素子をイネーブルまたはディスエーブルにし、かつ、検査素子群に含まれる個々の検査素子をイネーブルまたはディスエーブルにするための自己診断用コードを生成する自己診断用コード生成回路１０７と、自己診断用コードに対応して出力されるアナログ回路の量子化出力信号と、所定の閾値との差分を誤差信号として検出する誤差検出回路１０４と、誤差信号に基づいて補正素子群の診断結果を示す自己診断信号を生成する自己診断回路１０５とを備えてもよい。

【0146】

ここで、アナログ回路１０７は、補正素子群による補正後の被測定信号または参照信号を量子化し、量子化器出力信号に変換するための量子化器を備え、デジタル回路は、量子化器出力信号を所定の重みづけされたデジタル出力信号に変換出力するエンコード部と、量子化器出力信号と所定の閾値との差分を複数回積算した積算結果を誤差信号として出力する誤差検出回路と、補正素子群に含まれる個々の補正素子をイネーブルまたはディスエーブルにし、かつ、検査素子群に含まれる個々の検査素子をイネーブルまたはディスエーブルにするための自己診断用コードを出力する自己診断用コード生成回路と、誤差信号を受けて補正素子群の良否を示す自己診断出力信号を出力する自己診断回路と、を備え、自己診断回路によって補正素子群の各々の補正素子の自己診断を行ってもよい。

【0147】

＜第二の実施形態＞
以下、第二の実施形態の回路構成と動作について図面を用いて説明する。

【0148】

第二の実施形態では、より具体的な構成例を示すために、データコンバータとして、逐次ＡＤ変換器（図２）を例にとり、比較器のオフセット補正を行う補正素子群の個々の補正素子を検査・診断対象とする構成例について説明する。

【0149】

なお、第二の実施形態～第十三の実施形態に登場する構成要素については、第一の実施形態または他の実施形態で同上する同じ名称の構成要素は、異なる符号であっても同一の構成要素をより具体化した例を示すものである。

【0150】

図３は、第二の実施形態に係るデータコンバータを備える半導体回路の構成例を示すブロック図を示す。図３では、データコンバータの一例として逐次比較型の逐次ＡＤ変換器１１０を示している。

【0151】

図３の逐次ＡＤ変換器１１０は、図１のＡＤ変換器１００の具体例であり、差動回路構成をとる一例を示している。本開示のＡＤ変換器１００は、これに限定するものではなく、シングルエンド回路構成においても適用可能である。

【0152】

以下、構成要素について示す。

【0153】

逐次ＡＤ変換器１１０は、アナログ回路１１１とデジタル回路１１２を含み、外部アナログ信号（ＶＩＮＰ、ＶＩＮＭ、ＶＩＮＰは正側、ＶＩＮＭは負側）が入力され、アナログ信号を時間離散化および振幅量子化したのちに、量子化器出力信号を出力し、不図示のエンコーダ回路によってデジタルの所定演算がなされて、ＡＤ変換結果となるデジタル信号を出力する。

【0154】

アナログ回路１１１は、補正対象となるアナログ要素部と要素制御部を含んでいる。

【0155】

アナログ要素部として、サンプルホールド回路１１３、ＤＡＣ（デジタル・アナログ変換器）１１４、比較器１１６、ドライバ回路１１５を備える。

【0156】

要素制御部として、ＤＡＣ制御部１１７、を備える。

【0157】

デジタル回路は、ＤＡＣを制御する要素部と、補正対象を制御する要素部を含んでいる。

【0158】

ＤＡＣを制御する要素部として、ＳＡＲ制御部１１８、ＤＡＣ直接制御モード用メモリ部１２４、セレクタ１２５を備えている。

【0159】

補正対象を制御する要素部として、誤差検出回路１１９、自己診断回路１２０、補正用コード生成回路１２１、自己診断用コード生成回路１２２、セレクタ１２３、を備えている。

【0160】

以下、構成要素の接続関係について示す。

【0161】

外部アナログ信号（ＶＩＮＰ、ＶＩＮＭ）はサンプルホールド回路へ入力される。

【0162】

サンプルホールド回路１１３では、通常動作時において入力信号をサンプリングして時間離散化し、アナログ情報信号を出力し、ＤＡＣ１１４のトッププレート電圧ノード（ｔｏｐＰｌａｔｅＰ、ｔｏｐＰｌａｔｅＮ）に電圧が保持される。

【0163】

さらに、サンプルホールド回路１１３には、補正時に出力を中点参照電圧ＶＣＭに設定するための機構も具備される。

【0164】

ＤＡＣ１１４のボトムプレート側にはドライバ回路１１５が接続され、高電位側参照電圧ＶＲＨとされるか、低電位側参照電圧ＶＲＬとされるかが、ＤＡＣ制御部１１７によって決定される。

【0165】

また、ＤＡＣ１１４は、複数の重みづけされたメイン素子の容量アレイで構成され、図２中の（８Ｃ、４Ｃ、２Ｃ、１Ｃ）はそれぞれ、ＤＡＣの１ＬＳＢを基準にして重みづけが（８、４、２、１）であることを示している。

【0166】

補正対象となる比較器１１６には、トッププレート電圧ノード（ｔｏｐＰｌａｔｅＰ、ｔｏｐＰｌａｔｅＮ）が入力される。

【0167】

比較器１１６ではアナログ情報が量子化されてデジタル情報となって、量子化器出力信号として出力される。

【0168】

量子化器出力信号は、ＳＡＲ制御部１１８と誤差検出回路１１９へ出力される。

【0169】

ＳＡＲ制御部１１８は量子化器出力信号に基づき、ＤＡＣ１１４の制御を行うための制御信号を、セレクタ１２５に出力する。

【0170】

一方、セレクタ１２５は、ＳＡＲ制御部１１８の出力信号と、ＤＡＣ直接制御モード用メモリ部１２４が入力され、入力されるＤＡＣ制御モード信号に応じて、ＤＡＣ制御コードの元になる制御信号をＤＡＣ制御部１１７へ出力する。

【0171】

誤差検出回路１１９は、量子化器出力信号に基づいて所定の閾値（期待値や規格値、参照値など）と比較・演算され、誤差信号を出力する。

【0172】

誤差信号は、補正用コード生成回路１２１と自己診断用コード生成回路１２２へ出力される。

【0173】

補正用コード生成回路１２１は誤差信号に基づき補正用コードを決定して出力する。

【0174】

自己診断用コード生成回路１２２は誤差信号に基づき補正用コードを決定し出力する。

【0175】

補正用コードと自己診断用コードが、セレクタ１２３に入力される。

【0176】

セレクタ１２３は、入力される動作モード信号に基づき、補正用コードと自己診断用コードのいずれかを制御コードとして補正対象に出力する。

【0177】

自己診断回路１２０は、誤差信号、自己診断用コードおよび補正コードを受けて、自己診断出力信号を出力する。

【0178】

以下、構成要素の動作について示す。

【0179】

動作モードとして、（１）通常動作モード、（２）補正モード、（３）検査・自己診断モードを備える。

【0180】

（１）通常動作モード時は、外部アナログ信号（ＶＩＮＰ、ＶＩＮＭ）がサンプルホールド回路１１３を通して、ＤＡＣトッププレート電圧ノード（ｔｏｐＰｌａｔｅＰ、ｔｏｐＰｌａｔｅＮ）にサンプリング（時間離散化）される。

【0181】

サンプリングされた電圧と、ＤＡＣ制御部１１７とドライバ回路１１５によって制御されるＤＡＣ１１４の容量の電荷再分配によって生成される基準電圧との、２つの差（残差電圧と呼称する）が、比較器１１６に入力される。

【0182】

比較器１１６は、残差電圧の正側電圧（ｔｏｐＰｌａｔｅＰ）と負側電圧（ｔｏｐＰｌａｔｅＮ）を比較し、正側が大きければ“１”を出力し、負側大きければ“０”を出力する。

【0183】

通常動作モード時においては、ＤＡＣ制御モード信号によって、セレクタ１２５の出力信号として、ＳＡＲ制御部１１８の出力が選択される。

【0184】

ＳＡＲ制御部１１８は、量子化器出力信号に基づき、ＤＡＣ制御コードの元となる制御信号をＤＡＣ制御部１１７へ出力し、アナログ信号とＤＡＣ１１４で生成される電圧の信号の差分（残差電圧）を逐次比較し、残差電圧がゼロに近づくように動作して量子化する処理がなされる。

【0185】

なお、比較サイクルの回数は、本実施形態では、４ビットの例を示しているがこれに限定されるものではない。

【0186】

また、比較器１１６は、１個で複数の各逐次比較サイクルの処理をしてもよいし、複数個で各サイクルの処理をしてもよい。

【0187】

また、量子化器出力信号は、不図示の回路によって、サイクル毎の値を保持しているものとし、本実施形態では、４ビット構成で、４つの量子化器出力信号を出力する。

【0188】

比較器１１６から出力される量子化器出力は、ＳＡＲ制御部１１８と誤差検出回路１１９の両方に帰還されるが、バックグラウンド補正を行う場合は、比較器のオフセット状態を誤差検出回路で検出し、補正用コード生成回路１２１で補正コードを随時更新し、オフセット制御コード（ＣＣｐ、ＣＣｎ）に反映して、オフセットを補正された状態でＡＤ変換が行われる。

【0189】

次に、（２）補正モードについて説明する。

【0190】

（２）補正モード時は、フォアグラウンド補正とバックグラウンド補正の２通りある。

【0191】

フォアグラウンド補正時は、ＡＤ変換動作を停止し、内部の中点参照電圧（ＶＣＭ）がサンプルホールド回路１１３を通して、ＤＡＣトッププレート電圧ノード（ｔｏｐＰｌａｔｅＰ、ｔｏｐＰｌａｔｅＮ）にサンプリング（時間離散化）される。

【0192】

内部の中点参照電圧（ＶＣＭ）をＡＤ変換することにより、比較器の入力状態を所定の状態（たとえば、差動電圧ゼロ状態）に設定し、比較器出力（量子化器出力信号）における“１”と“０”の出現確率が、５０％に近づくように、比較器１１６のオフセットを補正する。

【0193】

フォアグラウンド補正の際には、ＡＤ変換動作を停止した上で、セレクタ１２３の出力には補正用コード生成回路の出力が選択されて補正コードの最適値を追い込むとともに、セレクタ１２５の出力にはＤＡＣ直接制御モード用メモリ部１２４で保持される特定コードを示す出力コードが選択されてＤＡＣ１１４が制御される。

【0194】

バックグラウンド補正の際には、ＡＤ変換動作を継続させたうえで、セレクタ１２３の出力には補正用コード生成回路の出力が選択されて補正コードが環境変動に応じて最適値に変化するとともに、セレクタ１２５の出力には、ＳＡＲ制御部１１８の出力が選択されて通常動作モードと同様のＤＡＣ制御動作を行う。

【0195】

本開示の主旨は、補正素子の検査・診断であることから、（２）補正モード時の詳細については省略する。

【0196】

次に、（３）検査・自己診断モードについて説明する。

【0197】

本実施形態の検査・自己診断対象は、比較器のオフセットを補正するための補正素子自体であるため、開示にかかる説明の前に、オフセット補正機構付きの比較器について説明する。

【0198】

図４は、図３中の比較器の一例を示す回路図である。図４の比較器１３０は、図３の比較器１１６の一例であり、オフセット補正機構としてオフセット制御部１３２を備える。オフセット制御部１３２は、図１に示した補正回路１０９の一例でもある。

【0199】

図４において、比較器１３０は、差動増幅部１３１およびオフセット制御部１３２、差動ラッチ回路１３３から構成される。

【0200】

オフセット制御部１３２には、差動の正負のそれぞれに、補正の為の可変容量であるＣａｐＰとＣａｐＮを備え、差動増幅部の正負の出力ノードＶｇｐ、Ｖｇｎにそれぞれ一端が接続される。

【0201】

補正素子（ＣａｐＰ、ＣａｐＮ）は、デジタル回路から供給される、オフセット補正量容量制御コード（ＣＣｐ、ＣＣｎ）によって、容量値を可変にできる。

【0202】

以下、比較器のオフセット補正作用とその課題点について示す。

【0203】

図は、オフセット制御部１３２を有する。

【0204】

デジタル回路から供給される補正制御コードバス（ＣＣ３ｐ、ＣＣ２ｐ、ＣＣ１ｐ、ＣＣ０ｐ、ＣＣ３ｎ、ＣＣ２ｎ、ＣＣ１ｎ、ＣＣ０ｎ）が補正素子ドライバ回路１３６に供給され、補正素子ドライバ回路１３６は、補正素子群にＶＤＤ（電源電圧）またはＶＳＳ（ＧＮＤ電圧）を供給する。

【0205】

補正素子群はＭＯＳトランジスタで構成され、ドレインとソースがショートされたノードと、補正素子ドライバ回路１３６でドライブされるゲートのノードとの間で、容量値を持つ。

【0206】

ＮＭＯＳトランジスタの場合、ドライバ回路がＶＤＤを供給すると、ＭＯＳにチャネルが形成され、容量値が増える。

【0207】

一方、ＶＳＳを供給すると、チャネルが形成されず、容量値は対ＧＮＤに対する寄生容量となり、容量値が小さくなる。

【0208】

補正対象となる比較器１３０は、主に差動増幅部１３１の差動対の製造ばらつきに起因してランダムなオフセットＶｏｆｆを持つ。

【0209】

本開示の説明において、便宜上オフセットの符号を定義しておく必要があるので、図５にオフセット符号の便宜上の定義を設定しておく。

【0210】

逆符号でも、同様の説明ができるため、あくまで便宜上のものである。

【0211】

比較器オフセット１３７がゼロである場合、比較器１３０は、正の入力ＶＩＮＣＰ、負の入力ＶＩＮＣＭ、正の出力ＶＯＵＴＣＰ、負の出力ＶＯＵＴＣＭを持ち、差動入力（ＶＩＮＣＰ－ＶＩＮＣＭ）の値が０より大きい場合、ＶＯＵＴＣＰは“１”を出力し、逆の場合にはＶＯＵＴＣＰは“０”を出力し、ＶＯＵＴＣＭはＶＯＵＴＣＰの反転論理を出力する。

【0212】

オフセットＶｏｆｆが製造ばらつきに起因する場合、比較器１３０の実質的な差動入力は（ＶＩＮＣＰ－Ｖｏｆｆ－ＶＩＮＣＭ）となり、この実質的な差動入力の値が０より大きい場合、ＶＯＵＴＣＰは“１”を出力し、逆の場合は“０”を出力する。

【0213】

図６に比較器の出力波形例を示す。

【0214】

比較器の入力クロックＣＬＫＣが“Ｌｏｗ”のとき、比較器はリセット状態とされ、内部ノード（Ｖｇｐ、Ｖｇｎ）が電源電位（ＶＤＤ）となり、出力ノード（Ｖｏｕｔｐ、Ｖｏｕｔｎ）がＧＮＤ電位（ＶＳＳ）となる。

【0215】

比較器の入力クロックＣＬＫＣが“Ｈｉｇｈ”に遷移するとき、比較器は増幅状態とされ、差動増幅部１３１によって差動入力信号（ＶＩＮＣＰ、ＶＩＮＣＭ）が増幅され、内部ノード（Ｖｇｐ、Ｖｇｎ）がＶＳＳに近づくともに、入力に応じた信号の開きを持つ。

【0216】

内部ノード（Ｖｇｐ、Ｖｇｎ）の信号の開きに応じて、差動ラッチ回路でリジェネレーション動作が行われ比較器出力状態に遷移し、出力電圧（ＶＯＵＴＣＰ、ＶＯＵＴＣＭ）の論理が確定する。

【0217】

図５の例の場合は、入力信号ＶＩＮＣＰの電圧が入力信号ＶＩＮＣＭに比べて大きいと判定し、ＶＯＵＴＣＰが“１”、ＶＯＵＴＣＭ“０”を出力する例を示している。

【0218】

図７にオフセット補正容量の影響を示す波形例の図を示す。

【0219】

可変できる補正容量ＣａｐＰを制御信号によって大きくした場合、増幅時のＶｇｐノードのＧＮＤへの引き動作が遅くなるため、Ｖｇｐ＞Ｖｇｎの開きを持つ方向にシフトする。

【0220】

したがって、このときの出力ＶＯＵＴＣＰは“０”となる。

【0221】

一方、可変できる補正容量ＣａｐＮを制御信号によって大きくした場合、増幅時のＶｇｎノードのＧＮＤへの引き動作が遅くなるため、Ｖｇｐ＜Ｖｇｎの開きを持つ方向にシフトする。

【0222】

したがって、このときの出力信号ＶＯＵＴＣＰは“１”となる。

【0223】

このようにして、差動回路の負荷バランスを調整することでオフセットを調整する。

【0224】

前記のＣａｐＰによるオフセット補正作用、ＣａｐＮによるオフセット補正作用の符号を考慮するため、図５の定義を再定義する。

【0225】

図８に、補正を含めた比較器オフセット符号の便宜上の再定義を示す。

【0226】

ＣａｐＰを増加させた場合のオフセット補正量１３８をＶｃａｌｐとし、ＣａｐＮを増加させた場合のオフセット補正量１３９をＶｃａｌｎとし、比較器オフセット１３７をオフセットＶｏｆｆとし、差動入力（ＶＩＮＣＰ－ＶＩＮＣＭ）をＶｉｎとし、比較器出力をＶＯＵＴＣＰとする。

【0227】

このとき、比較器１３０の実質的な差動入力ＶｉｎＣＰは、（（ＶＩＮＣＰ－Ｖｏｆｆ－Ｖｃａｌｐ）－（ＶＩＮＣＭ－Ｖｃａｌｍ））となる。

【0228】

すなわち、（Ｖｉｎ－Ｖｏｆｆ－（Ｖｃａｌｐ－Ｖｃａｌｍ））となる。

【0229】

よって、ＣａｐＰとＣａｐＮのオフセットに対する作用は、“逆符号”の関係となっている。

【0230】

さらに、正側に４ビット、負側に４ビットの補正容量を配するため、５ビット相当の補正作用をもつ。

【0231】

具体的にオフセット補正制御コードとオフセット補正量を計算した例を、図９および図１０に示す。

【0232】

図９及び図１０において、補正量の重みづけは、（１．８の３乗、１．８の２乗、１．８の１乗、１）に設定されている。

【0233】

また、各重みのオフセット作用量を（５．８３２、３．２４、１．８、１）［ｍＶ］と設定している。

【0234】

図９および図１０に示されるように、ＣａｐＰとＣａｐＮの２つがオフセット補正容量として作用しているために、１つのオフセット補正量を実現するために複数の制御コードの割り当てが可能になっており、１対１の関係にはならないため、いずれの制御コード対応表をつかっても補正は実現できる。

【0235】

あくまで、（Ｖｃａｌｐ－Ｖｃａｌｍ）の総和がオフセット補正量として作用している。

【0236】

図１１に補正制御コードとオフセット補正量の関係を示す。

【0237】

第一の対応表＜Ｍａｐｐｉｎｇ１＞と第二の対応表＜Ｍａｐｐｉｎｇ２＞に基づく補正量は、いずれも、同一の補正レンジを実現できる。

【0238】

図を見てわかるように、重みづけが２以下（１．８）であるために、制御コードの増加に対して、補正量が減るポイントが出てくる。

【0239】

すなわち、冗長性を持っているため、分解能は保たれるが、１つのオフセット補正量を実現するために複数の補正制御コードが該当すること（複数の解があること）が、場合によってはあることを示している。

【0240】

したがって、補正容量の冗長性により、オフセット補正量と制御コードが１対１の関係にならないケースがある。

【0241】

補正素子自体の検査・診断の観点においては、前記のように、１対１の関係にならないという冗長性が課題となる。

【0242】

補正素子の一部が故障する、または、補正素子のドライバ回路の出力の一部が故障する、といった場合を仮定したとき、直接的又は間接的な何らかの手法で、比較器のオフセット補正量を示唆する信号を検査・診断で知り得たとする。

【0243】

このとき、補正量を示唆する出力が正常値である場合、冗長性により正常であるだけであって、補正素子の全てが正常であるとは言い切れない（ただし、１か所故障しても冗長性によって、他の解を探して回復してくれるという利点も合わせ持つ）。

【0244】

また、診断出力が異常値である場合、差動回路の制御コード対応表の例で説明したように、補正量と制御コード状態が１対１にならないため、正側と負側どちらの故障であるか、また、どの補正素子の故障であるかといった故障素子の位置特定が、困難であるといった課題がある（この課題を以下、“冗長性による内部欠陥の隠蔽性の課題“と呼称する）。

【0245】

加えて、比較器のノイズの課題について説明する。

【0246】

データコンバータなどのアナログ回路が微細化に伴い、低電圧化が進んでいるため、ＡＤ変換や補正、また、検査・診断において、比較器のノイズが課題となっている。

【0247】

図１２に比較器のノイズの影響を示す。

【0248】

図１２において、横軸は比較器入力電圧であり、縦軸はＣＤＦ（ＣｕｍｕｌａｔｉｖｅＤｉｓｔｒｉｂｕｔｉｏｎＦｕｎｃｔｉｏｎ、累積分布関数）を示しており、比較器出力が入力に応じて、“１”を出力する確率である。

【0249】

入力電圧ゼロのとき、ＣＤＦはおよそ０．５となり、“１”を出力する確率が５０％、“０”を出力する確率が５０％となる。

【0250】

図１２（ａ）、図１２（ｂ）は、ノイズの影響を除去すべく、繰り返し比較器出力結果を測定した場合の、シミュレーション結果である。

【0251】

図１２（ａ）が６４回測定した結果であり、図１２（ｂ）が４０９６回測定した結果である。

【0252】

図を見てわかる通り、図１２（ａ）は比較出力回数が少ないため、ノイズにより誤判定を起こしうることがわかる。

【0253】

この比較器のノイズの影響は、通常ＡＤ変換結果においては精度劣化の要因の一つであり、補正または検査・診断においては、結果の誤判定として課題となる（この課題を以下、“ノイズによる誤判定の課題”と呼称する）。

【0254】

加えて、比較器の非線形性の課題について説明する。

【0255】

図１３に比較器の非線形性の影響を説明する図を示す。

【0256】

横軸に実質的な比較器の差動入力ＶｉｎＣＰ、縦軸にＣＤＦを示している。

【0257】

補正制御コードを検査・診断するために、補正制御コードを幾つか選択してＣＤＦを測定した例を示している。

【0258】

黒丸の比較器遷移点（０．５）付近の隣接した２つの制御コードを選択するとき、それぞれ“０．４”、“０．６”と測定され、正常・異常判定が容易である。

【0259】

一方、白丸の比較器遷移点でない箇所で、２つの制御コードを選択すると、両方とも、“０．０”と出力される。

【0260】

よって、補正のための制御コードが正常に機能・作用しているかといった機能判定や、個々の補正素子の大小関係の判定が意図したものなっているかといった精度判定が、ＣＤＦが“０．５”付近以外は、困難となる。

【0261】

このように、非線形性により、補正制御コードの一部しか正確に検査・診断できないという課題がある（この課題を以下、“比較器非線形性による状態推定の課題”と呼称する）。

【0262】

本開示の目的は、補正素子の検査・診断であるため、アナログ回路構成が限定されるものではないが、一例として図３の比較器を用いて説明する。

【0263】

図３の比較器のオフセット制御部１３２の構成として、本開示では、図１４に示す回路図を用いる。

【0264】

従来のオフセット制御部が図４８で示されるのに対して、本開示のオフセット制御部は図１４で示されるが、従来のものと比べて、検査素子群１４１を追加している。

【0265】

この検査素子群１４１は、補正素子群１４０の重みを検査する際に使用するものであり、制御信号ＣＣｄｐ、ＣＣｄｎによって制御され、かつ、補正素子群のＬＳＢ（１Ｃ）と同一の容量値を持つものとする。

【0266】

ただし、このサイズに限定されるものではなく、検査素子群のサイズとして、補正素子群のＬＳＢ（１Ｃ）以下の値を設定しても同様の効果を得られる。

【0267】

以下、図１５Ａおよび図１５Ｂのフローチャートに基づき、図２および図１６の回路構成を参照し、図１７～図２１の表と模式図を用いて、本開示の重み検査の手続きについて説明する。

【0268】

図１５Ａおよび図１５Ｂに、比較器のオフセット補正素子の各重みの検査・診断の手続き（フローチャート）を示す。

【0269】

図１６に、デジタル部の構成の一例を示す。

【0270】

図１７、図１８に検査・診断時の補正オフセット量を示す。

【0271】

図１９、図２０、図２１に検査・診断時の補正オフセット量とＣＤＦの計算例を示す。

【0272】

図２２に、検査用ビットを用いた重み判定の模式図を示す。

【0273】

手続き１５０において、比較器補正素子の重みの検査・診断を開始する。

【0274】

図２の回路構成において、所定の動作モード信号が供給され、補正用コード生成回路１２１はディスイネーブルされ、自己診断用コード生成回路１２２がイネーブルされ、動作を開始する。

【0275】

手続き１５１において、検査対象の補正素子の選択動作を行う。

【0276】

補正素子は、正側（Ｐ側）と負側（Ｎ側）の両方に配されるため、個別に選択し、検査・診断を行う。

【0277】

さらに、補正素子のどのビット（どの補正素子）を検査するのかを選択する。

【0278】

これは、プログラムされたシーケンスで、順次選択するなり、レジスタに保持された情報により選択するシーケンスであってもよい。

【0279】

本実施形態では、ステート制御１７３より出力される検査対象ビット指定信号ＴｅｓｔＢｉｔを、検査ビット選択部１９０で受けて、検査のための制御コードの元となる情報を、第１固定コード生成部と第２固定コード生成部１８３へ出力する。

【0280】

補正素子は、重みづけ２以下の値に設定されたアレイであるので、補正素子の１つ１つを指向した個々の検査・診断を行うことで、前記述べた“冗長性による内部欠陥の隠蔽性の課題“を解決することができる。

【0281】

手続き１５２、１５３において、第一固定コードの生成と２分探索の実行を行う。

【0282】

本開示は、全ての補正ビットに対して同様の操作を行い、全ビットを検査することを想定しているが、一例として、Ｐ側補正素子のＭＳＢを検査する場合を述べる。

【0283】

第１固定コード生成部１８２より出力される自己診断用コードをＰ側制御コードの（ＣＣ３ｐ、ＣＣ２ｐ、ＣＣ１ｐ、ＣＣ０ｐ）（ＣＣｄｐ）に出力するが、値として（１、０、０、０）（０）の固定値に設定する。

【0284】

この固定値は第一固定コードレジスタ１８５に格納され維持される。

【0285】

一方、Ｎ側制御コードは２分探索制御部１８４によって、量子化誤差が最小（ＣＤＦが０．５近辺）となる最適コードを探索する。

【0286】

探索途中のコードは、探索コードレジスタ１８７に格納され、都度、最適コードレジスタ１８８に、ＣＤＦが０．５に近くなる場合のコードを格納するとともに、ＣＤＦ中心である０．５からの誤差を、最小誤差レジスタ１８９に格納し、更新する。

【0287】

なお、２分探索の制御の際に、Ｎ側の検査素子の制御信号（ＣＣｄｎ）は（０）に固定しておく。

【0288】

図１９に、２分探索の状態を示し、図１７に第一固定コード設定時の補正オフセット量を示す。

【0289】

本実施形態では、オフセットＶｏｆｆが４．０５ｍＶを一例としており、オフセットＶｏｆｆとＰ側の第一固定コード設定（１０００）（０）分の補正量Ｖｃａｌｐの総和に対して、量子化誤差が最小（ＣＤＦ≒０．５）となるように、Ｎ側の補正量Ｖｃａｌｍを決め、Ｎ側の制御コードを決定している。

【0290】

量子化器出力信号は、積算期待値レジスタ１９１とともに、減算器１９９に入力され、減算された結果が積算器１９２（アキュムレータ）に蓄積される。

【0291】

積算器による繰り返し測定により、前記の“ノイズによる誤判定の課題”を解決することができる。

【0292】

積算器１９２の出力は、誤差信号として、２分探索制御部１８４に供給されるとともに、デマルチプレクサ１８１に供給される。

【0293】

２分探索が終了し最適コードが確定すれば、第一固定コードがセレクタ１８０Ｃ及びセレクタ１８０Ａを通り、制御信号として、正側の補正素子に供給される。

【0294】

さらに、最適コードレジスタ１８８が確定後の最適コードを出力し、セレクタ１８０Ｄ及びセレクタ１８０Ｂを通り、制御信号として、Ｎ側の補正素子に供給される。

【0295】

この際の結果保持として、デマルチプレクサ１８１ではＳＴＥＰ２にスイッチされ、誤差信号が第一積算結果１９３に格納される。

【0296】

第一積算結果はＣＤＦ判定部１９７に入力され、ＣＤＦ規格値レジスタ１９５に格納されている上限値・下限値と比較される。

【0297】

図２０に、ＣＤＦによる規格値判定の模式図を示す。

【0298】

図は一例であるが、０．２≦ＣＤＦ≦０．８の場合（手続き１５４）、正常判定として次ステップ（１５５）へ移る。

【0299】

外れる場合（手続き１５６）は、分解能不足として異常と判定する。

【0300】

また、このＣＤＦ判定によってオフセット分解能異常と判定された場合、Ｐ側補正素子群とＮ側補正素子群のどちらに不良が生じているが故障位置の特定が困難であるが、どちらの不良であるかは、この手続き段階では問題にならない。

【0301】

すなわち、ＣＤＦを０．５付近に持っていくことで、次ステップにある特定ビットの検査を実行できることが主目的である。

【0302】

次ステップでは、Ｐ側を再構成し、Ｎ側を最適値に維持固定し、ＣＤＦの符号が、０．５から、どちらの符号に外れるかを見るのであって、検査のためにＣＤＦを０．５付近に持っていけるかが本開示を実施する上で重要である。

【0303】

この一連の手続きによって、図１３に示す、内部状態推定・可能な位置にオフセットを移動させることで、前記の“比較器非線形性による状態推定の課題”を解決することができる。

【0304】

手続き１５６において、セレクタ１８０Ｃ、１８０Ｄ、デマルチプレクサ１８１は、ＳＴＥＰ２にスイッチされる。

【0305】

第２固定コード生成部１８３より出力される自己診断用コードを、（ＣＣ３ｎ、ＣＣ２ｎ、ＣＣ１ｎ、ＣＣ０ｎ）（ＣＣｄｎ）であり、（０、１、１、１）（１）の固定値に設定する。

【0306】

この固定値は第二固定コードレジスタ１８６に格納され維持される。

【0307】

一方、Ｎ側制御コードは最適コードレジスタ１８８によって出力される最適コード（本実施例では、（０、０、１、０）（０）に維持固定される。

【0308】

第二固定コードはセレクタ１８０Ｃ、１８０Ａを通して、Ｐ側補正素子に供給される。

【0309】

最適コードは、セレクタ１８０Ｄ、１８０Ｂを通して、Ｎ側補正素子に供給される。

【0310】

この例では、この一連の操作で、Ｎ側制御コードがそのままであることが重要で、Ｐ側制御コードを再構成し、ＣＤＦ結果の０．５付近からの変化量を判断しているので、故障と判定される時は、故障位置はＰ側と特定でき、ビット毎の検査なので、どのビットが故障しているかも検査・診断できる。

【0311】

手続き１５７～１６０について説明する。

【0312】

積算器１９２から出力される誤差信号（手続き１５７）は、第二積算結果レジスタ１９４に供給される。

【0313】

第一積算結果と第二積算結果の差が減算器２００によって計算され、重み判定部１９８に供給され、どちらのＣＤＦが大きいかを判定し（手続き１５８）、自己診断出力を行う（手続き１５９、手続き１６０）。

【0314】

本実施形態の例では、Ｐ側補正素子のＭＳＢなので、ＣＤＦ２≦ＣＤＦ１ならば、正常判定とし、それ以外ならば、ＭＳＢ補正素子は重みづけ２以上として異常と判断する。

【0315】

一連の操作の模式図を図２１に補足として示す。

【0316】

さらに補足として、図２２に、検査用ビットを用いた重み判定の模式図を示す。

【0317】

Ｎ側の補正量Ｖｃａｌｍは制御可能であり、製造ばらつき分のオフセットＶｏｆｆは制御不可能である（一定範囲内にランダムにばらつく）。

【0318】

また、Ｐ側の特定ビットを検査するために、検査対象ビット“１”または“０”に固定化する必要がある。

【0319】

これらの制約条件のもと、本実施形態では、Ｐ側を固定（１０００又は０１１１）とし、オフセットＶｏｆｆを製造ばらつき分によって生じたオフセット量とし、検査対象外のＮ側の２分探索制御によって、ＣＤＦが０．５付近に来るように制御して課題を解決している。

【0320】

Ｐ側の固定値Ｖｃａｌｐ（検査のために固定化）と製造ばらつきオフセットＶｏｆｆの総和に対して、Ｎ側の補正量Ｖｃａｌｍを２分探索によって調整して、ＣＤＦを０．５近辺に持っていく検査・診断するための準備操作といえる。

【0321】

図１５Ａおよび図１５Ｂのフローチャートに基づく手続きを、Ｐ側、Ｎ側の両方で個々に行い、また、個々のビット全てに対して検査・診断を行うことで、全ての補正素子の重みづけが、検査素子を基準にして、２以下であることが担保できる。

【0322】

以上のように、誤差検出回路内の積算器によって量子化器出力結果を積算することで“ノイズによる誤判定の課題”を解決できる効果を有する。

【0323】

さらには、検査対象でない極性側の補正素子を用いてＣＤＦを０．５付近に移動させることで、２つの相対する積算結果の大小関係を判定できるので“比較器非線形性による状態推定の課題”を解決できる効果を有する。

【0324】

さらには、検査素子を基準にして、Ｐ側、Ｎ側の重みづけを個別に検査・診断し、各補正素子を個別に検査し不良を特定できるので、“冗長性による内部欠陥の隠蔽性の課題“を解決することができるという効果を有する。

【0325】

以上のように、第二の実施形態に係る半導体回路において、自己診断用コードは、第１固定コードおよび最適値コードを含み、第１固定コードは、補正素子群から検査対象として選択された１つの補正素子をイネーブルにし、他の補正素子および検査素子をディスエーブルにするコードであり、最適値コードは、第１固定コードに対して誤差信号を最小化するコードであり、２分探索法により生成され、自己診断回路１０５は、第１固定コードと最適値コードとの組み合わせに対応する誤差信号の積算値を算出し、積算値が所定の範囲内か否かを判定し、所定の範囲内でないときは補正素子群の不良と判定する。

【0326】

ここで、自己診断用コードは、第１固定コード、第２固定コードおよび最適値コードを含み、第１固定コードは、補正素子群から検査対象として選択された１つの補正素子をイネーブルにし、他の補正素子および検査素子をディスエーブルにするコードであり、最適値コードは、第１固定コードに対して誤差信号を最小化するコードであり、２分探索法により生成され、被測定信号は、第１極性信号と第２極性信号とを含む差動信号であり、補正素子群は、第１極性信号の伝送経路に接続された第１素子群と、第２極性信号の伝送経路に接続された第２素子群とを含み、第１固定コードは、第１素子群に対応し、第２素子群をディスエーブルにし、第２固定コードは、第１素子群において検査対象として選択された１つの補正素子をディスエーブルにし、他の補正素子のうち当該補正素子よりも小さい重みの補正素子をイネーブルにし、検査素子をイネーブルにするコードであり、最適値コードは、第２素子群に対応し、第１素子群をディスエーブルにし、自己診断回路１０５は、第１固定コードと最適値コードとの組み合わせに対応する誤差信号を積算した第１積算値を算出し、第２固定コードと最適値コードとの組み合わせに対応する誤差信号を積算した第２積算値を算出し、第１積算値と第２積算値との大小関係を判定し、当該大小関係が所定条件を満たさないときは検査対象の補正素子の不良と判定してもよい。

【0327】

ここで、自己診断回路は、補正素子群から検査対象として１つの補正素子を順次選択してもよい。

【0328】

ここで、補正素子群のうち、１つ以上の補正素子を検査素子として兼用してもよい。

【0329】

ここで、量子化器は、一つ以上の比較器を備え、誤差検出回路は、一つの比較器の出力結果、又は、二つ以上の比較器の出力結果を所定重みでデジタル演算した結果を量子化器出力信号として、積算することにより誤差信号を生成してもよい。

【0330】

ここで、補正素子群は、重みづけされた複数の補正素子を有し、検査素子は、補正素子群のうちの最小の重みに対応する補正素子と同じ、または、小さい重みを有してもよい。

【0331】

ここで、自己診断用コード生成回路は、第一の重み検査コード出力モードと、第二の重み検査コード出力モードと、を有し、第一の重み検査コード出力モードにおいて、検査対象の第一補正素子を制御する第一ビット信号を１又は０とし、調整用重みが第一補正素子未満の補正素子を制御する第二補正ビット信号群を第一ビット信号と反転論理値とし、検査素子を制御する検査ビット信号を第一ビット信号の反転論理値とし、それ以外のビット信号を所定の固定信号として、出力し、第二の重み検査コード出力モードにおいて、第一ビット信号を、第一の重み検査コード出力モード設定時の反転論理値とし、第二ビット信号群を第一ビット信号の反転論理値とし、検査素子を制御する検査ビットを第一ビット信号の反転論理値とし、それ以外のビット信号は所定の固定信号として、出力し、デジタル回路は、検査時に、第一重み検査コード出力モードに設定して、誤差検出回路からの誤差信号に基づいて第一誤差信号を生成し、第二重み検査コード出力モードに設定して、誤差検出回路からの誤差信号に基づいて第二誤差信号を生成し、第一誤差信号と第二誤差信号の差を演算し、補正素子群の重みづけ診断を行ってもよい。

【0332】

ここで、アナログ回路は、差動回路で構成され、差動回路の正側入力経路に接続された補正素子と検査素子とを含む第一素子群と、差動回路の負側入力経路に接続された補正素子と検査素子とを含む第二素子群と、を備え、第一素子群および第二素子群は、補正素子群および検査素子群を構成し、自己診断用コード生成回路は、第一素子群を検査する第一セット検査モードと、第二素子群を検査する第二セット検査モードと、を有し、第一素子群と第二素子群とを個々に検査を実施してもよい。

【0333】

ここで、アナログ回路は、１つのノードに属する、補正素子群と検査素子群を含む第一素子群と、第一素子群と同一重みと構成を持った第二素子群と、を含む、冗長となる構成を備え、自己診断用コード生成回路は、第一素子群を検査する第一セット検査モードと、第二素子群を検査する第二セット検査モードと、を有し、第一素子群と第二素子群とを個々に検査してもよい。

【0334】

ここで、自己診断用コード生成回路は、第一セット検査モードにおいて、第一素子群に対して、検査対象の補正素子を制御する第一ビット信号を１又は０とし、調整用重みが第一補正素子未満の補正素子を制御する第二補正ビット信号群を第一ビット信号の反転論理値とし、検査素子を制御する検査ビット信号を第一ビット信号の反転論理値とし、それ以外のビット信号は所定の固定信号として、出力し、第二素子群に対して、量子化器の量子化誤差が最小となるように最適補正コードを、出力し、デジタル回路は、第一セット検査モードにおいて、誤差検出回路の誤差信号に基づいて第一誤差信号を生成し、第一素子群の制御コードについて、第一ビット信号を第一ステップ時のビット信号の反転論理値とし、第二ビット信号群を第一ステップ時のビット信号の反転論理値とし、検査素子を制御する検査ビットを第一ステップ時のビット信号の反転論理値とし、それ以外のビット信号は所定の固定信号として、出力するとともに、第二素子群に対して、最適補正コードを維持出力し、誤差検出回路の出力として第二誤差信号を生成し、量子化誤差が最小となる量子化器の遷移点で、第一の誤差信号と第二の誤差信号の大小を判定することにより、重みが規定値以下かを検査し、第二セット検査モードにおいて、第一セット検査モードにおける第一素子群と第二素子群の関係を入れ替えて同様の処理を行ってもよい。

【0335】

ここで、データコンバータはアナログ・デジタル変換器であってもよい。

【0336】

ここで、アナログ・デジタル変換器は、１つ以上の比較器を備え、比較器は、差動回路によって構成され、比較器のオフセットを補正するために差動回路内の正側伝送経路と負側伝送経路の各々に補正素子群と検査素子群と、を備え、正側伝送経路と負側伝送経路の補正素子群に含まれる補正素子を個々に検査素子群に基づいて検査を行ってもよい。

【0337】

＜第三の実施形態＞
以下、第三の実施形態の回路構成と動作について図面を用いて説明する。

【0338】

比較器のオフセット補正素子の検査・診断について述べる。

【0339】

以下、構成について説明する。

【0340】

第三の実施形態では、第二の実施形態と同様、逐次ＡＤ変換器（図２）を例にとり、比較器のオフセット補正を行う補正素子群の補正レンジを検査・診断対象とする構成例について説明する。

【0341】

構成は第二の実施形態と同様であるが、デジタル部のみ異なるものとする。

【0342】

第二の実施形態の課題として、検査素子を基準にして隣接間（たとえば制御コード（１０００）と（０１１１）間）の重みを比較することで補正素子間の相対的精度を確認できるが、検査素子自体が故障しているとき、レンジが目減りする場合と大きすぎる場合に分かれる。

【0343】

第二の実施形態において、例えば、検査素子が補正素子１ＬＳＢより大きく検査・診断をパス（正常判定）した場合、レンジは大きくなり分解能は設計想定より荒くなっている。

【0344】

また、検査素子が補正素子１ＬＳＢより小さく検査・診断をパスした場合、分解能は十分細かいがレンジは設計想定より小さく、製造ばらつきのオフセットを補正するのに、レンジが狭く十分ではない。

【0345】

本開示の目的は、補正素子の検査・診断であるため、アナログ回路構成が限定されるものではないが、一例として図３の比較器を用いて説明する。

【0346】

図３の比較器のオフセット制御部１３２の構成として、本開示では、図１４に示す回路図を用いる。

【0347】

以下、図２３Ａおよび図２３Ｂのフローチャートに基づき、図２および図２４の回路構成を参照し、図２５の模式図を用いて、本開示のレンジ検査の手続きについて説明する。

【0348】

はじめに概要を述べると、２種類の電圧（±Δ）を逐次比較ＡＤＣの内部のＤＡＣを使用して生成し、その電圧を補正するように、比較器内の補正素子を制御し、２種類の制御コードをレジスタに記憶し比較することで、生成した電圧に相当するコードが何コード分に相当するかという、補正絶対量の検査・診断ができる、という主旨である。

【0349】

手続き２１１において、Ｐ側の補正素子を検査するかＮ側の補正素子を検査するか決定する。

【0350】

本実施形態では一例として、Ｐ側のレンジ検査・診断について述べる。

【0351】

手続き２１２、２１３において、Ｐ側補正素子制御コードＣＣｐ＿ＴＥＳＴには、ＭＳＢ固定コードレジスタ２３５より出力される固定コード（（１０００）（０）、（ｍｍｍｍ）（ｎ）、ｍは各補正素子のビット信号、ｎは検査素子用のビット信号）がセレクタ２３４Ｃ、２３４Ａを通して出力される。

【0352】

一方、Ｎ側補正素子制御コードＣＣｎ＿ＴＥＳＴには、誤差信号を受けた２分探索制御部２４７によって、量子化誤差を最小（ＣＤＦを０．５近辺）にすべく探索コードレジスタ２３８の出力を更新し、最適コードを最適コードレジスタ２４４に格納し、誤差信号の最小値を最小誤差レジスタ２４１に格納する。

【0353】

手続き２１４、２１５、２１６は実施形態と同様、ＣＤＦが０．５近辺に来ているかどうかを判定して、分解能を正常・異常判定する手続きであり、省略可能であり、図２４では、簡易説明のため、この部分を省略している。

【0354】

手続き２１７、２１８において、ＤＡＣ直接制御モード用メモリ部から、一例として、＋３．０ｍＶ相当（＋Δ）を比較器入力（ｔｏｐＰｌａｔｅＰ、ｔｏｐＰｌａｔｅＮ）に印加するための制御コードを選択し、セレクタ２５４、２５５を通して出力される。

【0355】

この電圧を相殺するように、２分探索制御部２４５、探索コードレジスタ２３６を用いて、Ｐ側制御コードが制御される。

【0356】

量子化誤差が最小（ＣＤＦが０．５近辺）となるＰ側制御コードが、最適コードレジスタ２４２に保持されるとともに、第１コード結果レジスタ２４８に格納される。

【0357】

このとき、Ｎ側制御コードについては、最適コードレジスタ２４４の出力が、セレクタ２３４Ｄ、２３５Ｂを通して出力される。

【0358】

手続き２１９、２２０において、ＤＡＣ直接制御モード用メモリ部から、一例として、－３．０ｍＶ相当（－Δ）を比較器入力（ｔｏｐＰｌａｔｅＰ、ｔｏｐＰｌａｔｅＮ）に印加するための制御コードを選択し、セレクタ２５４、２５５を通して出力される。

【0359】

この電圧を相殺するように、２分探索制御部２４６、探索コードレジスタ２３７を用いて、Ｐ側制御コードが制御される。

【0360】

量子化誤差が最小（ＣＤＦが０．５近辺）となるＰ側制御コードが、最適コードレジスタ２４３に保持されるとともに、第１コード結果レジスタ２４９に格納される。

【0361】

このとき、Ｎ側制御コードについては、最適コードレジスタ２４４の出力が、セレクタ２３４Ｄ、２３５Ｂを通して出力される。

【0362】

手続き２２１において、第一コード結果と第二コード結果の制御コード差分が計算され、レンジ規格値レジスタ２５０で保持される、許容最小値ＲＭＩＮと許容最大値ＲＭＡＸの値の間に前記差分値があるかどうかをレンジ判定部２５１で判定する。

【0363】

レンジ正常の場合は、手続き２２２、２２３へ移る。

【0364】

レンジ不良の場合は、手続き２２４に移り、自己診断出力信号としてレンジエラー信号を出力する。

【0365】

図２５に本実施形態の模式図を示す。

【0366】

テスト電圧＋Δを印加した場合、Ｐ側制御コードは、（（１０１１）（０））となる。

【0367】

一方、テスト電圧－Δを印加した場合、Ｐ側制御コードは、（（００１１）（０））となる。

【0368】

このとき、コード差分は（１０００）相当になり、正常判定となる。

【0369】

この例では、補正レンジのＭＳＢの半分に相当する電圧をＤＡＣで生成し、ＭＳＢ±（ＭＳＢ／２）に相当する制御コードを２分探索でそれぞれ割り出して、コード差をとることで、印加された電圧と制御コードの対応がとれるため、制御コードの絶対量を検査・診断することができる。

【0370】

よって、第二の実施形態の相対的精度を検査・診断と、第三の実施形態の絶対値の検査・診断とを合わせることで、補正素子の分解能・レンジともに、検査・診断できる、という効果を有する。

【0371】

以上のように、第三の実施形態に係る半導体回路において、データコンバータは、データコンバータに入力する信号を被測定信号とするか参照信号とするかを切り替える入力切替部、を備え、自己診断用コード生成回路は、量子化誤差が最小となる最適補正コードを出力する最適補正コード出力モードを有し、デジタル回路は、検査時に、最適補正コード出力モードに設定し、かつ、入力切替部により第一の参照信号を選択し、最適補正コードを第一の最適補正コードとして求め、最適補正コード出力モードに設定し、かつ、入力切替部により第二の参照信号を選択し、最適補正コードを第二の最適補正コードとして求め、第一の最適補正コードと第二の最適補正コードの差を演算し、補正素子群の補正レンジ診断を行う。

【0372】

＜第四の実施形態＞
以下、第四の実施形態の回路構成と動作について図面を用いて説明する。

【0373】

比較器のオフセット補正素子の検査・診断について述べる。

【0374】

以下、構成を説明する。

【0375】

第四の実施形態では、第二、第三の実施形態と同様、逐次ＡＤ変換器（図２）を例にとり、比較器のオフセット補正を行う補正素子群の機能を検査・診断対象とする構成例について説明するが、デジタル部のみ異なるものとする。

【0376】

第二の実施形態に示した、補正素子の重み検査の手法は補正素子の精度を調べるために、繰り返し測定回数をノイズ除去のために増やす必要があるという時間の課題がある。

【0377】

これに対して、第三の実施形態では、もっと簡易に、明らかな初期不良を、取り除く方法を提供する。

【0378】

本開示の目的は、補正素子の検査・診断であるため、アナログ回路構成が限定されるものではないが、一例として図３の比較器を用いて説明する。

【0379】

図３の比較器のオフセット制御部１３２の構成として、本開示では、図１４に示す回路図を用いる。

【0380】

以下、図２６のフローチャートに基づき、図２および図２７の回路構成を参照し、図２８の模式図を用いて、本開示の機能検査の手続きについて説明する。

【0381】

はじめに概要を述べると、２分探索によって内部状態が推定可能な量子化誤差最小付近（ＣＤＦが０．５付近）に比較器判定点を持っていき、その時点の制御コード（補正コード）の各ビットを反転させると、ＣＤＦが０．５から一定量ずれるが、ずれる符号方向が既知であるため、アナログ回路内部のドライバ回路の故障やデバイスの故障（反応しない、意図した符号にオフセット補正が働かないなど）を検知できる、という主旨である（図２８に模式図を示す）。

【0382】

手続き２６１、２６２、２６３において、セレクタ２８４Ｃ、２８４Ｄ、デマルチプレクサ２９５は、ＳＴＥＰ１にスイッチされる。

【0383】

本実施形態では、Ｐ側Ｎ側を組み合わせたコードマッピング表を用いる。

【0384】

一例として、図１０のマッピング表を用いるものとする。

【0385】

Ｐ側４ビット、Ｎ側４ビットなので、５ビット相当の制御信号で管理できる。

【0386】

この５ビット相当の信号から正負の４ビット相当の信号へ変換するコードマッピング部（２９０Ａ、２９０Ｂ）を備える。

【0387】

誤差信号を受けた２分探索制御部２９３と探索コードレジスタ２９１、そして、前記コードマッピング部２９０Ａ、２９０Ｂ、さらに、正負それぞれの探索コードを保持する、正側探索コードレジスタ２８６、負側探索コードレジスタ２８７によって２分探索の実行と結果の保持がなされ、製造ばらつきＶｏｆｆを補正すべく、制御コードが決定される（この手続きは、補正用コード生成部での補正実行ブロックと同一であるため、機能ブロックの共有は可能である）。

【0388】

また、誤差信号を第１積算結果レジスタ２９７に格納し、第一のＣＤＦ結果（ＣＤＦ１）とする。

【0389】

手続き２６４において、どの極性（Ｐ側、Ｎ側）のどのビット（ＭＳＢからＬＳＢ及び検査素子）を検査・診断するか、１つ選択する。

【0390】

検査ビット選択部２８５から、選択した検査対象となるビット情報が、ビット反転信号として、ビット反転部３０１Ａ、３０１Ｂへ出力される。

【0391】

手続き２６５、２６６において、セレクタ２８４Ｃ、２８５Ｂ、デマルチプレクサ２９５がＳＴＥＰ２にスイッチされ、検査対象となるビットが反転した状態でのＣＤＦを測定する。

【0392】

このとき、２分探索によって得られた最適コードを保持する最適コードレジスタ２９２からの出力が、コードマッピング部２９０Ｂを通って、正側最適コードレジスタ２８８と負側最適コードレジスタ２８９に供給され、セレクタ２８４Ｃ、２８４Ｄを通って、比較器の制御コードへ供給される。

【0393】

ＣＤＦ結果は、第二のＣＤＦ結果（ＣＤＦ２）として、デマルチプレクサ２９５を通って、第二積算結果レジスタ２９８に格納される。

【0394】

手続き２６７、２６８、２６９において自己診断が行われる。

【0395】

第１積算結果レジスタ２９７の出力と第２積算結果レジスタ２９８が減算器２９６に出力され、減算結果がトグル判定部３００に供給される。

【0396】

トグル判定部３００は、トグル規格値レジスタ２９９の出力を受けて、ＣＤＦ１とＣＤＦ２の符号関係があるべき方向かどうかを判断する。

【0397】

ＣＤＦ１とＣＤＦ２の符号関係について補足説明する。

【0398】

本実施形態では、Ｖｉｎを０であり、ＶｃａｌｐとＶｃａｌｍは補正量であり、Ｖｏｆｆは製造オフセットであるので、実質的な比較器入力ＶｉｎＣＰは、（－Ｖｏｆｆ－Ｖｃａｌｐ＋Ｖｃａｌｍ）となる。

【0399】

ここで、ＶｃａｌｐとＶｃａｌｍは作用として、“逆の符号関係“になる。

【0400】

すなわち、Ｐ側の補正ビットのいずれかのビットを、０から１に遷移させると、ＶｉｎＣＰは減るため、ＣＤＦ２は所定量下がるべき（０．５より下にいくべき）であるし、１から０に遷移させると、ＶｉｎＣＰは増えるため、ＣＤＦ２は所定量上がるべき（０．５より上にいくべき）である。

【0401】

こに対して、Ｎ側の補正ビットのいずれかのビットを、０から１に遷移させると、ＶｉｎＣＰは増えるため、ＣＤＦ２は所定量上がるべき（０．５より上に行くべき）であるし、１から０に遷移させると、ＶｉｎＣＰは減るため、ＣＤＦ２は所定量下がるべき（０．５より下に行くべき）である。

【0402】

このことから、わかるように、比較器のどちらの極性を検査しているかの情報（ＰｏｓＮｅｇＦｌａｇ）を、トグル判定部に入力することによって、異常が判定できる。

【0403】

トグル規格値は、０．５から期待する符号方向に、所定量のオフセット（閾値）を設けたものを設定し、ＣＤＦ２の変化を見ることで、補正容量を駆動するドライバ回路や補正容量素子が正常に機能しているかどうかを判定できる。

【0404】

本実施形態は、所定量離れた２つの値を比較判定するので、第二の実施形態のような精度判定ではなく、繰り返し測定数を減らすことができ、最初にこの検査を行うことで、検査時間の時短につながる。

【0405】

図２９は検査・診断順序の一例を示す。

【0406】

手続き３１１において、前記、第四の実施形態で記したトグル検査・診断（図２６、図２７）を実行する。

【0407】

重み検査に比べて測定時間を短くでき、手続き３１１で不良であるものは、不良品として取り除ける。

【0408】

手続き３１２（図１５Ａおよび図１５Ｂ、図１６）は、第二の実施形態で説明した個々の補正素子の重みづけ検査であり、手続き３１３（図２３Ａおよび図２３Ｂ、２４）は、第四の実施形態で説明した補正レンジの検査である。

【0409】

これら一連の検査によって、個々の補正素子の機能・精度ともに保証することができる。

【0410】

以上のように、第四の実施形態に係る半導体回路において、自己診断用コード生成回路は、誤差信号を受けて、量子化器の量子化誤差が最小となるように最適補正コードを出力する最適補正コード出力モードと、最適補正コードのうち検査対象の補正素子を制御する第一ビット信号を論理反転させた論理反転コードを出力する、論理反転コード出力モードと、を有し、デジタル回路は、検査時に、最適補正コード出力モードに設定して、最適補正コードをアナログ回路に供給し、誤差検出回路からの誤差信号に基づいて第一誤差信号を生成し、論理反転コード出力モードに設定し、論理反転コードをアナログ回路に供給し、誤差検出回路からの誤差信号に基づいて第二誤差信号を生成し、第一誤差信号と第二誤差信号の大小関係を比較し、検査対象となる補正素子の故障診断を行う。

【0411】

＜第五の実施形態＞
以下、第五の実施形態の回路構成と動作について図面を用いて説明する。

【0412】

残差アンプのゲイン補正素子の検査・診断について述べる。

【0413】

第五の実施形態では、パイプラインＡＤ変換器３２０を例にとり、残差アンプのゲイン補正素子を検査・診断対象とする構成例について説明する。

【0414】

以下、構成について説明する。

【0415】

図３０において、アナログ部は、サンプルホールド回路３２３、第一サブＡＤＣ３２４、残差アンプ３２５、第二サブＡＤＣ３２６で構成される。

【0416】

サンプルホールド回路３２３は、通常動作時は、差動信号（ＶＩＮＰ、ＶＩＮＭ）をサンプリングし、補正や検査・診断時は、中点参照電圧ＶＣＭ（差動信号ゼロに相当する）をサンプリングする。

【0417】

第一サブＡＤＣ３２４は、一例としては図２に示すような逐次比較ＡＤＣで構成され、通常動作時においては、サンプリングした電圧（ＶＩＮＰ、ＶＩＮＭ）を量子化して残差電圧をホールドし、補正・検査・診断時においては、差動信号ゼロに対して、内部のＤＡＣ電圧をＤＡＣ直接制御用モード用メモリ部３３２に保持されるコードに応じて制御して所定の電圧を発生させて残差としてホールドする。

【0418】

残差アンプ３２５は、第一サブＡＤＣ３２４でホールドされた残差電圧を、第一サブＡＤＣのＡＤ変換終了後に所定倍率に増幅する。

【0419】

第二サブＡＤＣ３２６は、一例として、逐次比較ＡＤＣで構成され、残差アンプ出力によって得られた電圧に対して量子化を行う。

【0420】

パイプラインＡＤＣでは、残差アンプの倍率（ゲイン）精度を保つために、消費電力の高いアンプが必要であるが、低電圧化や補正技術の進展により、非特許文献３に示すような、オープンループ積分型アンプが使用され、低消費電力化が進展している。

【0421】

ただし、オープンループ積分型アンプは、製造ばらつきによって、ゲインのばらつきが大きいが、低消費電力である。

【0422】

そのため、残差アンプのゲインばらつきは、デジタル回路による補正技術が適用され、低消費電力化と高精度化を両立させている。

【0423】

補正技術の代表例としては、非特許文献１記載のディザによるゲイン推定の方法がある。

【0424】

第一サブＡＤＣの内部ＤＡＣを直接制御して、残差電圧に所定のランダム電圧を加えて、残差アンプ増幅後の電圧から、第二サブＡＤＣの内部ＤＡＣを使用して所定のランダム電圧に相当する分を差し引く。

【0425】

この操作によって、ゲイン誤差が第二サブＡＤＣにホールドされる残差電圧に残り、第二サブＡＤＣの変換結果に混入したゲイン誤差の情報を処理して、残差アンプのゲイン誤差を推定し、補正する。

【0426】

図３１は、ゲイン補正機能付き残差アンプ３２５の一例を示す回路である。

【0427】

残差アンプ３２５は、信号増幅部３５０と、増幅時間調整部３５１を含む。

【0428】

オープンループ積分型アンプの場合、増幅時間が長いほどゲインを大きくすることができるため、増幅時間の調整によってゲインの調整がなされる。

【0429】

図３２に本開示で使用する、増幅時間調整部３５１の一例を示す。

【0430】

増幅時間調整部３５１は、補正素子群３５４、検査素子群３５５を含む。

【0431】

補正素子群３５４は重みづけが２以下（≦２）のＭＯＳ容量素子で構成され、検査素子群３５５は、一例として、補正素子群のＬＳＢと同一の重みづけのＭＯＳ容量素子で構成される。

【0432】

本開示においては、検査素子群のサイズは、前記のサイズに限定されるものではなく、補正素子群の１ＬＳＢ以下であれば同様の効果を得ることができる。

【0433】

補正素子群は、制御コード（ＣＧ３ｐ、ＣＧ２ｐ、ＣＧ１ｐ、ＣＧ０ｐ）で制御され、検査素子群は、制御コード（ＣＧｄｐ）で制御される。

【0434】

以下において、制御コードのビット信号が“１”のとき、容量素子が有効にされゲインが増えるとし、制御コードのビット信号が“０”のとき、容量素子が無効にされゲインが減るものとする。

【0435】

制御コードの記述方法として、（ＣＧ３ｐ、ＣＧ２ｐ、ＣＧ１ｐ、ＣＧ０ｐ）（ＣＧｄｐ）は（ｘｘｘｘ）（ｙ）という記述の仕方を行うものとする。

【0436】

以下、動作について説明する。

【0437】

補正素子群の個々の補正素子の重みを、図１５Ａおよび図１５Ｂで示した比較器の補正素子の重み検査と同様の手続きを用いて、検査・診断する。

【0438】

すなわち、サンプリング電圧はＶＣＭとし、ＭＳＢ補正素子検査の一例として、第一の手続きにおいて、自己診断用コード生成回路３３６によって（ＣＧ３ｐ、ＣＧ２ｐ、ＣＧ１ｐ、ＣＧ０ｐ）（ＣＧｄｐ）を（１、０、０、０）（０）と設定し、前記ディザ法と同一のゲイン誤差測定方法を使用して、第二サブＡＤＣ３２６のＡＤ変換結果（複数ビットの量子化器出力結果）を得て、積算し、第一の積算結果とする。

【0439】

さらに、第二の手続きにおいて、自己診断用コード生成回路３３６によって（ＣＧ３ｐ、ＣＧ２ｐ、ＣＧ１ｐ、ＣＧ０ｐ）（ＣＧｄｐ）を（０、１、１、１）（１）と設定し、前記ディザ法と同一のゲイン測定方法を使用して、第二サブＡＤＣ３２６のＡＤ変換結果を得て、積算し、第二の積算結果とする。

【0440】

第一の積算結果と第二の積算結果を比較し、ゲイン補正素子の重み誤差を測定し、自己診断回路で判定する。

【0441】

ＭＳＢ以下も同様の方法によって、重みづけの診断・検査を行うことができる。

【0442】

ここで、注意されたいのは、最適ゲイン設定（第一サブＡＤＣと第二サブＡＤＣが、線形性を保って接続されるゲイン設定）近辺での検査・診断ではないことであるため、後段の比較器のＣＤＦが０．５近辺とは限らず、検査・診断用の誤差測定にＡＤ変換が必要なことである。

【0443】

すなわち、前記ゲイン誤差が混入した残差電圧は、第二サブＡＤＣの１ＬＳＢよりも場合によっては大きくなる場合があり、重みづけ測定のためには複数の比較器を使ったＡＤ変換（量子化）が必要となる。

【0444】

比較器のオフセット補正素子重み検査の場合には量子化器出力結果を１つ（補正される比較器自身の回路）のみ使用していたのに対して、本実施形態のアンプのゲイン補正素子の重み検査では、第二サブＡＤＣの複数の量子化器出力結果の積算結果に基づいて、検査・診断を行う。

【0445】

比較器の重み測定手続き（図１５Ａの手続き１５３、及び、図１５Ｂの手続き１５７）は、残差アンプゲイン誤差測定の場合には、第二サブＡＤＣのＡＤ変換結果（複数の量子化器出力結果）の積算値をレジスタに保存と、置き換えることで、図１５Ａおよび図１５Ｂと同様の手続きで、残差アンプのゲイン補正素子を検査・診断することができる。

【0446】

以上述べたように、残差アンプのゲイン補正素子に加えて検査素子を具備し、自己診断用コード生成回路による検査・診断用の入力コード生成と、パイプライン後段のサブＡＤＣのＡＤ変換結果の積算値を利用することによって、個々のゲイン補正素子の重みづけを検査・診断することができるという効果を有する。

【0447】

以上のように、第五の実施形態に係る半導体回路において、自己診断用コード生成回路は、第一の重み検査コード出力モードと、第二の重み検査コード出力モードと、を有し、第一の重み検査コード出力モードにおいて、検査対象の第一補正素子を制御する第一ビット信号を１又は０とし、調整用重みが第一補正素子未満の補正素子を制御する第二補正ビット信号群を第一ビット信号と反転論理値とし、検査素子を制御する検査ビット信号を第一ビット信号の反転論理値とし、それ以外のビット信号を所定の固定信号として、出力し、第二の重み検査コード出力モードにおいて、第一ビット信号を、第一の重み検査コード出力モード設定時の反転論理値とし、第二ビット信号群を第一ビット信号の反転論理値とし、検査素子を制御する検査ビットを第一ビット信号の反転論理値とし、それ以外のビット信号は所定の固定信号として、出力し、デジタル回路は、検査時に、第一重み検査コード出力モードに設定して、誤差検出回路からの誤差信号に基づいて第一誤差信号を生成し、第二重み検査コード出力モードに設定して、誤差検出回路からの誤差信号に基づいて第二誤差信号を生成し、第一誤差信号と第二誤差信号の差を演算し、補正素子群の重みづけ診断を行う。

【0448】

＜第六の実施形態＞
以下、第六の実施形態の回路構成と動作について図面を用いて説明する。

【0449】

残差アンプのゲイン補正素子の検査・診断について述べる。

【0450】

以下、構成について説明する。

【0451】

回路構成として、第五の実施形態のブロック図（図３０）、および、残差アンプ構成（図３１）を使用し、増幅時間調整部として、図３３の増幅時間調整部を使用する。

【0452】

増幅時間調整部３５１は、第一セット素子群３５８と第二セット素子群３５９から構成され、それぞれ補正素子群（３５４、３５６）と検査素子群（３５５、３５７）を備えている。

【0453】

第一セット素子群３５８は、制御コード（ＣＧ３ｐ、ＣＧ２ｐ、ＣＧ１ｐ、ＣＧ０ｐ）（ＣＧｄｐ）で制御され、第二セット素子群３５９は、制御コード（ＣＧ３ｎ、ＣＧ２ｎ、ＣＧ１ｎ、ＣＧ０ｎ）（ＣＧｄｎ）で制御される。

【0454】

以下、動作について説明する。

【0455】

補正素子群の個々の補正素子の重みを、図１５Ａおよび図１５Ｂで示した比較器の補正素子の重み検査と同様の手続きを用いて、検査・診断する。

【0456】

本実施形態では、第一セット素子群３５８と第二セット素子群３５９の２つのセットを持つので、最適ゲイン設定で検査・診断を行うことができる。

【0457】

たとえば、第一セット素子群のＭＳＢを検査する場合、第一手続きとして、制御コード（ＣＧ３ｐ、ＣＧ２ｐ、ＣＧ１ｐ、ＣＧ０ｐ）（ＣＧｄｐ）を（１、０、０、０）（０）とし、制御コード（ＣＧ３ｎ、ＣＧ２ｎ、ＣＧ１ｎ、ＣＧ０ｎ）（ＣＧｄｎ）を２分探索によって最適値（最適ゲイン設定）を探索したコード（ｙ、ｙ、ｙ、ｙ）（０）とする。

【0458】

第二手続きとして、制御コード（ＣＧ３ｐ、ＣＧ２ｐ、ＣＧ１ｐ、ＣＧ０ｐ）（ＣＧｄｐ）を（１、０、０、０）（０）とし、制御コード（ＣＧ３ｎ、ＣＧ２ｎ、ＣＧ１ｎ、ＣＧ０ｎ）（ＣＧｄｎ）を（ｙ、ｙ、ｙ、ｙ）（０）とし、第二サブＡＤＣ３２６の初めの量子化器出力結果を積算し、第一の積算結果とする。

【0459】

第三手続きとして、制御コード（ＣＧ３ｐ、ＣＧ２ｐ、ＣＧ１ｐ、ＣＧ０ｐ）（ＣＧｄｐ）を（０、１、１、１）（１）とし、制御コード（ＣＧ３ｎ、ＣＧ２ｎ、ＣＧ１ｎ、ＣＧ０ｎ）（ＣＧｄｎ）を（ｙ、ｙ、ｙ、ｙ）（０）とし、第二サブＡＤＣ３２６の初めの量子化器出力結果を積算し、第二の積算結果とする。

【0460】

第一の積算結果と第二の積算結果を比較することにより、アンプゲイン素子の補正素子の重みづけを検査できる。

【0461】

第六の実施形態は、第五の実施形態にくらべて、最適ゲイン近辺での重みづけ測定ができるため、利用する量子化器出力は１つ（１ビット分の処理）で済むため、検査・診断回路の規模縮小が可能となる。

【0462】

以上のように、第六の実施形態に係る半導体回路において、自己診断用コード生成回路は、第一の重み検査コード出力モードと、第二の重み検査コード出力モードと、を有し、第一の重み検査コード出力モードにおいて、検査対象の第一補正素子を制御する第一ビット信号を１又は０とし、調整用重みが第一補正素子未満の補正素子を制御する第二補正ビット信号群を第一ビット信号と反転論理値とし、検査素子を制御する検査ビット信号を第一ビット信号の反転論理値とし、それ以外のビット信号を所定の固定信号として、出力し、第二の重み検査コード出力モードにおいて、第一ビット信号を、第一の重み検査コード出力モード設定時の反転論理値とし、第二ビット信号群を第一ビット信号の反転論理値とし、検査素子を制御する検査ビットを第一ビット信号の反転論理値とし、それ以外のビット信号は所定の固定信号として、出力し、デジタル回路は、検査時に、第一重み検査コード出力モードに設定して、誤差検出回路からの誤差信号に基づいて第一誤差信号を生成し、第二重み検査コード出力モードに設定して、誤差検出回路からの誤差信号に基づいて第二誤差信号を生成し、第一誤差信号と第二誤差信号の差を演算し、補正素子群の重みづけ診断を行う。

【0463】

ここで、アナログ回路は、差動回路で構成され、差動回路の正側入力経路に接続された補正素子と検査素子とを含む第一素子群と、差動回路の負側入力経路に接続された補正素子と検査素子とを含む第二素子群と、を備え、第一素子群および第二素子群は、補正素子群および検査素子群を構成し、自己診断用コード生成回路は、第一素子群を検査する第一セット検査モードと、第二素子群を検査する第二セット検査モードと、を有し、第一素子群と第二素子群とを個々に検査を実施してもよい。

【0464】

＜第七の実施形態＞
以下、第七の実施形態の回路構成と動作について図面を用いて説明する。

【0465】

残差アンプのオフセット補正素子の検査・診断について述べる。

【0466】

回路構成として、ブロック図（図３０）、および、残差アンプ構成（図３１）の信号増幅部を変形した図３４に示される信号増幅部、図３５に示す残差アンプのオフセット制御部、を使用する。

【0467】

図３４に示す信号増幅部では、ＮＭＯＳトランジスタがオフセット補正のために、可変制御される。

【0468】

すなわち、オフセット調整機能付き差動対３７１を持つ。

【0469】

図３５に示す、オフセット制御部では、不図示のドライバ信号によって、検査素子群３７４、３７５および補正素子群３７２、３７３のスイッチが選択される。

【0470】

オフセットは、差動対のサイズの正負のバランス調整によって、補正制御がなされる。

【0471】

この回路において、検査素子群３７４、３７５を具備するために、第二の実施形態と同様の手続きを用い、かつ、第二サブＡＤＣ３２６の変換結果の積算値を用いることで、各補正素子の重みづけを検査・診断することができる。

【0472】

オフセットを調整するために、図３４、図３５に示すような使用する差動対のＭＯＳのバランスを変える方法以外に、図３４の差動対出力に可変容量を付加してオフセットを調整してもよいし、ＭＯＳのバックゲートを調整してもよいし、いずれのオフセット調整方法をとった場合においても、本実施形態の検査・診断回路は補正素子の重みを検査可能である。

【0473】

以上のように、第七の実施形態に係る半導体回路において、アナログ／デジタル変換器は、パイプライン型のアナログ・デジタル変換器であって、残差アンプと一つ以上の比較器と、を備え、残差アンプはオープンループ積分型アンプで構成され、残差アンプのオフセットを調整するための回路構成として、差動回路内部出力の正側と負側の各々に補正素子群を備えて、正負のバランスでオフセットを調整する回路構成とし、比較器の積算結果を用いて、補正素子群の検査を行う。

【0474】

＜第八の実施形態＞
以下、第八の実施形態の回路構成と動作について図面を用いて説明する。

【0475】

ＤＡＣの線形性を補正するためのＤＡＣ容量の補正素子の検査・診断について述べる。

【0476】

回路構成として図３６のブロック図、および、補正部として図３７の回路を使用する。

【0477】

アナログ回路ブロック構成は、第二の実施形態と同様であるが、ＤＡＣ部分が異なる。

【0478】

ＤＡＣのＭＳＢ容量（３９７Ａ、３９７Ｂ）を、期待値としての容量値からΔ引いた値（８Ｃ－Δ）が設定されるとともに、ＭＳＢ容量と連動してスイッチングを行える補正容量（３９８Ａ、３９８Ｂ）を備える。

【0479】

補正容量（３９８Ａ、３９８Ｂ）は、図３７に示す構成をとり、ＤＡＣ制御部から供給される信号と、制御コード（ＣＤ３ｐ、ＣＤ２ｐ、ＣＤ１ｐ、ＣＤ０ｐ）（ＣＤｄｐ）、（ＣＤ３ｎ、ＣＤ２ｎ、ＣＤ１ｎ、ＣＤ０ｎ）（ＣＤｄｎ）とのＮＡＮＤ論理をとることによって、通常ＤＡＣ動作において、補正容量が連動してスイッチングされる。

【0480】

補正容量（３９８Ａ、３９８Ｂ）を多く選択すると、見かけ上のＭＳＢ容量が増え、ＭＳＢのステップ電圧が増え、線形性を調整することができる。

【0481】

この補正方法は、ＤＡＣのＭＳＢ以下についても適用可能である。

【0482】

検査・診断の手法としては、第二の実施形態の比較器の重みづけ検査・診断や、第五の実施形態のアンプゲインの重みづけ検査・診断方法と、同様の手続きで、重みづけ検査・診断を行うことができる。

【0483】

具体的には、Ｐ側補正素子のＭＳＢを検査する場合には、（ＣＤ３ｐ、ＣＤ２ｐ、ＣＤ１ｐ、ＣＤ０ｐ）（ＣＤｄｐ）を（１、０、０、０）（０）とし、（ＣＤ３ｎ、ＣＤ２ｎ、ＣＤ１ｎ、ＣＤ０ｎ）（ＣＤｄｎ）を２分探索によって決まる最適値（比較器の量子化誤差が最小となる遷移点）として第一積算結果を得て、ＣＤ３ｐ、ＣＤ２ｐ、ＣＤ１ｐ、ＣＤ０ｐ）（ＣＤｄｐ）を（０、１、１、１）（１）とし、（ＣＤ３ｎ、ＣＤ２ｎ、ＣＤ１ｎ、ＣＤ０ｎ）（ＣＤｄｎ）を最適値として第二積算結果を得て、第一積算結果と第二積算結果の比較により、検査素子を基準にした補正素子間の相対的な重みづけ検査・診断を行うことができる。

【0484】

以上のように、第八の実施形態に係る半導体回路において、アナログ／デジタル変換器は、逐次比較型のアナログ・デジタル変換器であって、複数の容量（Ｍ個）を正側伝送経路および負側伝送経路のそれぞれに備える差動回路構成の内部デジタル・アナログ変換器と、一つ以上の比較器と、を備え、複数の容量のうちのＮ個（Ｎ＜Ｍ）の個々について線形性を補正する補正素子群と検査素子群を備え、比較器の積算結果を用いて、内部デジタル・アナログ変換器用の補正素子の検査を正側の補正素子群、及び、負側の補正素子群について個々に行う。

【0485】

＜第九の実施形態＞
以下、第九の実施形態の回路構成と動作について図面を用いて説明する。

【0486】

ＡＤＣゲインを補正するためのＤＡＣゲイン補正素子の検査・診断について述べる。

【0487】

回路構成としては図３８のブロック図、および、補正部として図３９の回路を使用する。

【0488】

アナログ回路ブロック構成は、第二の実施形態と同様であるが、ＤＡＣ部分が異なる。

【0489】

ＤＡＣのバイナリ容量アレイ（４２７Ａ、４２８Ａ、４２９Ａ、４２７Ｂ、４２８Ｂ、４２９Ｂ）に対して、ＤＡＣゲインを調整するための補正容量（４３０Ａ、４３０Ｂ）が具備される。

【0490】

補正容量（４３０Ａ、４３０Ｂ）は、図３９に示す構成をとり、ＤＡＣ制御部から供給される信号と、制御コード（ＣＥ３ｐ、ＣＥ２ｐ、ＣＥ１ｐ、ＣＥ０ｐ）（ＣＥｄｐ）、（ＣＥ３ｎ、ＣＥ２ｎ、ＣＥ１ｎ、ＣＥ０ｎ）（ＣＥｄｎ）によって、制御される。

【0491】

通常ＤＡＣ動作において、この補正容量は、ＶＣＭ電位に定常的に接続される容量であるので、接続される補正容量が増えるほど、ＤＡＣの出力電圧が下がり、ひいてはＡＤＣゲインが上がる。

【0492】

検査・診断の手法としては、第二の実施形態の比較器の重みづけ検査・診断や、第五の実施形態のアンプゲインの重みづけ検査・診断方法と、同様の手続きで、重みづけ検査・診断を行うことができる。

【0493】

以上のように、第九の実施形態に係る半導体回路において、前記アナログ・デジタル変換器は、逐次比較型のアナログ・デジタル変換器であって、複数の容量（Ｍ個）を正側伝送経路および負側伝送経路のそれぞれに備える差動回路構成の内部デジタル・アナログ変換器と、一つ以上の比較器と、を備え、前記補正素子群は、前記複数の容量のうちのＮ個（Ｎ＜Ｍ）の個々についてゲイン補正用であり、前記比較器の積算結果を用いて、前記内部デジタル・アナログ変換器用の補正素子の検査を正側伝送経路、及び、負側伝送経路について個々に行う。

【0494】

＜第十の実施形態＞
以下、第十の実施形態の回路構成と動作について図面を用いて説明する。

【0495】

ＴＤ変換器（時間－デジタル変換器）における遅延制御のための補正素子の検査・診断について述べる。

【0496】

本開示は、アナログを所定電圧と比較し量子化するＡＤ変換器だけでなく、入力クロックを参照クロックと比較し時間量子化するＴＤ変換器の補正素子の検査・診断においても適用できることを述べる。

【0497】

回路構成として、特許文献６に示されるＴＤ変換器を変形した例を示す。

【0498】

基本動作・機能は、特許文献６と同一であるが、検査・診断を行う機能ブロックが異なる。

【0499】

図４０に本開示の回路ブロックを示し、図４１に可変遅延制御部を示す。

【0500】

本開示では、可変遅延制御部（ＤＬ０、ＤＬ１、ＤＬ２、ＤＬ３）に検査素子群４５１を追加し、セレクタ４４１、補正用コード生成回路４４２、自己診断用コード生成回路４４３、誤差検出回路４４４、自己診断回路４４５を有する補正・検査・診断のためのブロックを追加している。

【0501】

図４１に示されるように可変遅延制御部は、補正素子群４５０と検査素子群４５１を含み、制御コード（ＣＴ３、ＣＴ２、ＣＴ１、ＣＴ０）（ＣＴｄ）でバイアス電流量を調整して、遅延量を制御する。

【0502】

バイアス電流源は、ＭＯＳトランジスタによって具備される。

【0503】

検査・診断の手法としては、第二の実施形態の比較器の重みづけ検査・診断や、第五の実施形態のアンプゲインの重みづけ検査・診断方法と、同様の手続きで、重みづけ検査・診断を行うことができる。

【0504】

具体的には、補正素子のＭＳＢを検査する場合には、（ＣＴ３、ＣＴ２、ＣＴ１、ＣＴ０）（ＣＴｄ）を（１、０、０、０）（０）とし、フリップフロップ（ＦＦ０、ＦＦ１、ＦＦ２、ＦＦ３）から得られる量子化情報を積算して、第一積算結果を得て、（ＣＴ３、ＣＴ２、ＣＴ１、ＣＴ０）（ＣＴｄ）を（０、１、１、１）（１）とし、フリップフロップ（ＦＦ０、ＦＦ１、ＦＦ２、ＦＦ３）から得られる量子化情報を積算して、第二積算結果を得て、第一積算結果と第二積算結果の比較により、検査素子を基準にした補正素子間の相対的な重みづけ検査・診断を行うことができる。

【0505】

以上のように、第十の実施形態に係る半導体回路において、被測定信号を１または０をとるパルス信号とし、データコンバータは、パルス信号と参照クロック信号の位相差を比較してデジタル信号に変換する、時間・デジタル変換器であり、補正素子群は、パルス信号の１と０との遷移タイミングを補正する。

【0506】

ここで、時間・デジタル変換器は、遅延量が制御可能な複数段の遅延回路と、遅延回路の遅延量を補正する補正素子群と、補正素子群を検査する検査素子群と、遅延回路の各出力の論理を前記パルス信号のエッジタイミングに応じて取り込むことによって、パルス信号と遅延段出力との比較動作を行うフリップフロップ群と、フリップフロップ群のデジタル出力信号を積算した積算結果を得るカウンタと、フリップフロップ群のデジタル出力信号を取込みエンコードするエンコーダと、を備え、積算結果に基づいて、補正素子群の自己診断を行ってもよい。

【0507】

＜第十一の実施形態＞
第二の実施形態ではＭＯＳのバラクタ容量が補正素子である場合（図１４）を示し、第七の実施形態ではＭＯＳの差動対アレイが補正素子である場合（図３５）を示し、第八の実施形態では容量アレイが補正素子である場合（図３７）を示し、第十の実施形態では電流源アレイ（実際はＭＯＳトランジスタのアレイ）である場合（図４１）を示した。

【0508】

このように、補正素子にはさまざまなデバイスが適用される。

【0509】

以下、第十一の実施形態として、抵抗を使用した、補正素子の例を示す。

【0510】

図４２に、本開示の第十一の実施形態における、参照電圧回路の一例を示す回路である。

【0511】

以下、構成を述べる。

【0512】

入力抵抗４５８（ＲＩ－Δ）と帰還抵抗４５９（ＲＦ）は直列に接続されるとともに、その共通接続点は、アンプ４５５の反転入力端子に接続され、アンプ４５５の非反転入力端子には参照電圧ＶＣＭが接続され、帰還抵抗４５９の他端はアンプ４５５の出力に接続される。

【0513】

入力抵抗４５８の入力には参照電圧ＶＲが入力される。

【0514】

このように、反転増幅構成をとり、電圧レベルを増幅する。

【0515】

入力抵抗４５８（ＲＩ－Δ）には、微調整用の補正素子群４５６と、その補正素子群を検査するための補正素子群４５７が並列に接続され、補正素子群と検査素子群の入力は、ＶＲとするかＶＣＭとするか、不図示の制御信号によって、制御され、電圧レベルが補正される。

【0516】

検査時にのみ、４５７の入力をＶＲとＶＣＭの切替可能とし、検査時以外は４５７の入力をＶＣＭとすることで、補正素子群４５６の抵抗の重みづけ検査を行う。

【0517】

出力電圧ＶＲＥＦＯＵＴは、一例としてＡＤ変換器の参照電圧として、ＤＡＣゲインを調整する場合や、バイアス電流を調整するための電圧として使用する場合、など、各アナログブロックの特性を補正するために使用できる。

【0518】

検査・診断の手法としては、第二の実施形態の比較器の重みづけ検査・診断や、第五の実施形態のアンプゲインの重みづけ検査・診断方法と、同様の手続きで、重みづけ検査・診断を行うことができる。

【0519】

ＶＲＥＦＯＵＴを参照電圧として受けるＡＤ変換器内部の比較器やサブＡＤＣ変換結果を利用して、補正素子群の検査・診断を行う。

【0520】

このように、補正素子として使用する抵抗についても、本開示の方法によって、重みづけを検査・診断ができる。

【0521】

以上のように、第十一の実施形態に係る半導体回路において、補正素子と検査素子は、容量素子、抵抗素子、ＭＯＳトランジスタの少なくとも１つで構成され、アナログ電圧の補正、又は、時間の補正に使用される。

【0522】

＜第十二の実施形態＞
比較器のオフセットを対象にする、第二の実施形態において、Ｐ側補正素子を検査する場合（図１４）にＮ側の検査素子を使用し、といったような逆の極性側の検査素子を基準として、同様の検査・診断が可能である。

【0523】

図４３Ａおよび図４３Ｂに、逆極性の検査素子を制御した場合の一例を示す。

【0524】

図４３Ａおよび図４３Ｂでは、Ｐ側のＭＳＢ検査をする場合の一例を示しているが、他のビットでも同様の原理でコードを生成できる。

【0525】

図４３Ａでは、第二の実施形態を示しているが、Ｐ側補正素子を検査する基準としてＰ側検査素子を使用する。

【0526】

一方、図４３Ｂでは、第十二の実施形態を示しているが、Ｎ側補正素子を使用する。

【0527】

比較器のオフセットでは、Ｐ側の補正量ＶｃａｌｐとＮ側の補正量Ｖｃａｌｍが“逆符号で作用”するために、第一固定コードでは、Ｎ側の検査ビットに“１”をたてる。

【0528】

これは、Ｐ側のコードが十進数８に対して、十進数１を引く作用に相当する。

【0529】

次に、第二固定コードでは、Ｎ側の検査ビットに“０”を立てる。

【0530】

これは、Ｐ側のコードが十進数７に対して、十進数０を引く（何もしない）ことに相当する。

【0531】

よって、第一固定コードと第二固定コードで得られる、第一積算結果と第二積算結果を比較することで、Ｐ側補正素子のＭＳＢの重みづけを検査・診断できる。

【0532】

ＤＡＣゲイン補正素子を対象にする、第九の実施形態における、容量補正部の一例を示す回路（図３９）においても、同様に逆極性側の検査素子を基準にした、同様の検査・診断が可能である。

【0533】

図４４Ａおよび図４４Ｂに、逆極性の検査素子を制御した場合の一例を示す。

【0534】

図４４Ａおよび図４４Ｂでは、Ｐ側のＭＳＢ検査をする場合の一例を示しているが、他のビットでも同様の原理でコードを生成できる。

【0535】

図４４Ａでは、第九の実施形態を示しているが、Ｐ側補正素子を検査する基準としてＰ側検査素子を使用する。

【0536】

一方、図４４Ｂでは、第十二の実施形態を示しているが、Ｎ側補正素子を使用する。

【0537】

ＤＡＣゲイン補正素子のような、差動の正側・負側に補正容量を備える場合、それぞれの補正量は“同符号で作用”する。

【0538】

すなわち、どちらの極性の補正容量を上げても、ＤＡＣゲインが下がる。

【0539】

したがって、逆極性側の検査素子を制御する方法をとる場合、第一固定コードでは、Ｎ側の検査ビットに“０”をたてる。

【0540】

これは、Ｐ側のコードが十進数８に対して、十進数０を足す（何もしない）作用に相当する。

【0541】

次に、第二固定コードでは、Ｎ側の検査ビットに“１”を立てる。

【0542】

これは、Ｐ側のコードが十進数７に対して、十進数１を足すことに相当する。

【0543】

よって、第一固定コードと第二固定コードで得られる、第一積算結果と第二積算結果を比較することで、Ｐ側補正素子のＭＳＢの重みづけを検査・診断できる。

【0544】

前記のように、差動回路の両方に補正素子及び検査素子がある場合、検査素子として、どちらの極性を使用してもよいし、その組み合わせを使用してもよいことは明らかである。

【0545】

以上のように、第十二の実施形態に係る半導体回路において、アナログ／デジタル変換器は、パイプライン型のアナログ・デジタル変換器であって、残差アンプと一つ以上の比較器と、を備え、残差アンプはオープンループ積分型アンプで構成され、残差アンプのゲインを調整するための回路構成として、比較器内部の正側伝送経路と負側伝送経路の各々に補正素子群を備える、又は、残差アンプの増幅時間を調整するための遅延量調整用として補正素子群を備える、回路構成とし、デジタル回路は、比較器の積算結果を用いて、補正素子群の検査を行う。

【0546】

＜第十三の実施形態＞
以下、第十三の実施形態の回路構成と動作について図面を用いて説明する。

【0547】

第二の実施形態の比較器のオフセット補正素子を検査・診断対象とし、図４５に示す、比較器のオフセット制御部の一例を使用する。

【0548】

図４５において、補正素子群の１ＬＳＢを検査素子群として兼用している。

【0549】

図に示す場合では、（ＬＳＢ＋１）の２Ｃを検査する術がないが、（ＬＳＢ＋２）以上（すなわち、（ＭＳＢ－１）以上）の容量重みづけを検査・診断ができる。

【0550】

ただし、図中の（６Ｃ、３Ｃ、２Ｃ、１Ｃ）は言い換えると、（３Ｃ、１．５Ｃ、１Ｃ、０．５Ｃ）と比関係が等価なため、検査素子を０．５Ｃとした、重みづけ１．５以下の補正容量アレイとしてみることができる。

【0551】

一方、検査素子０．５Ｃ相当であることから、ビット数に対する補正レンジが目減りするという欠点を有する。

【0552】

以上、本開示の実施の形態、について説明した。

【0553】

なお、本開示は、上記の実施形態の構成に限定されるものではなく、本開示の範囲内で当業者であればなし得るであろう各種変形や修正を含むことは勿論である。

【0554】

以上のように、第十三の実施形態に係る半導体回路において、補正素子群のうち、１つ以上の補正素子を検査素子として兼用する。

【0555】

以上、本発明の一つまたは複数の態様に係る半導体回路について、実施形態に基づいて説明したが、本発明は、この実施形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の一つまたは複数の態様の範囲内に含まれてもよい。

【産業上の利用可能性】

【0556】

本開示の半導体回路は、データコンバータ、例えばアナログ・デジタル変換器、時間・デジタル変換器などに利用可能である。

【符号の説明】

【0557】

１００、５００、５１０ ＡＤ変換器
１０１、１１１、３２１、３８１、４１１、５０１、５１１ アナログ回路
１０２、１１２、３２２、３８２、４１２、５０２、５１２ デジタル回路
１０３、４４７、５０３、５１３ エンコーダ部
１０４、１１９、１７２、２３１、２８３、３３４、３９５、４２５、４４４、５０４、５１４ 誤差検出回路
１０５、１２０、１７１、２３３、２８２、３３５、３９６、４２６、４４５ 自己診断回路
１０６、１２１、３３６、３９３、４２３、４４２、５１５ 補正用コード生成回路
１０７、１２２、１７０、２３２、２８１、３３７、３９４、４２４、４４３ 自己診断用コード生成回路
１０８、１２３、１２５、１８０Ａ、１８０Ｂ、１８０Ｃ、１８０Ｄ、２３４Ａ、２３４Ｂ、２３４Ｃ、２３４Ｄ、２５４、２５５、２８４Ｃ、２８４Ｄ、３３３、３３８、３８９、３９０、４１９、４２０、４４１、４７２ セレクタ
１１０、３８０、４１０ 逐次ＡＤ変換器
１１３、３２３、３８３、４１３ サンプルホールド回路
１１４、３２８、３８５、４１５ ＤＡＣ（デジタル・アナログ変換器）
１１５、３２９、３８６、４１６ ドライバ回路
１１６、１３０、３２７、３８４、４１４ 比較器
１１７、３４０、３８７、４１７ ＤＡＣ制御部
１１８、２５３、３３１、３３９、３９１、４２１ ＳＡＲ制御部
１２４、２５２、３３２、３９２、４２２ ＤＡＣ直接制御モード用メモリ部
１３１ 差動増幅部
１３２ オフセット制御部
１３３ 差動ラッチ回路
１３４ 補正容量制御部
１３５、１４０、３５２、３５４、３５６、３７２、３７３、４００、４０２、４３５、４３７、４５６、４７０ 補正素子群
１３６、３５３ 補正素子ドライバ回路
１３７ 比較器オフセット
１３８、１３９ 補正量
１４１、３５５、３５７、３７４、３７５、４０１、４０３、４３６、４３８、４５７、４７１ 検査素子群
１５０～１６３、２１０～２２６、２６０～２７１、３１０～３１４ 検査・診断手続き
１７３、２３０、２８０ ステート制御部
１８１、２９５ デマルチプレクサ
１８２ 第１固定コード生成部
１８３ 第２固定コード生成部
１８４、２４５、２４６、２４７、２９３ ２分探索制御部
１８５ 第１固定コードレジスタ
１８６ 第２固定コードレジスタ
１８７、２３６、２３７、２３８、２９１ 探索コードレジスタ
１８８、２４２、２４３、２４４、２９２ 最適コードレジスタ
１８９、２３９、２４０、２４１、２９４ 最小誤差レジスタ
１９０、２８５ 検査ビット選択部
１９１ 積算期待値レジスタ
１９２ 積算器
１９３ 第１積算結果レジスタ
１９４ 第２積算結果レジスタ
１９５ ＣＤＦ規格値レジスタ
１９６ 重み規格値レジスタ
１９７ ＣＤＦ判定部
１９８ 重み判定部
１９９、２００、２５６、２９６ 減算器
２３５ ＭＳＢ固定コードレジスタ
２４８ 第一コード結果レジスタ
２４９ 第二コード結果レジスタ
２５０ レンジ規格値レジスタ
２５１ レンジ判定部
２８６ 正側探索コードレジスタ
２８７ 負側探索コードレジスタ
２８８ 正側最適コードレジスタ
２８９ 負側最適コードレジスタ
２９０Ａ、２９０Ｂ コードマッピング部
２９７ 第１積算結果レジスタ
２９８ 第２積算結果レジスタ
２９９ トグル規格値レジスタ
３００ トグル判定部
３０１Ａ、３０１Ｂ ビット反転部
３２０ パイプラインＡＤ変換器
３２４ 第一サブＡＤＣ
３２５ 残差アンプ
３２６ 第二サブＡＤＣ
３３０ パイプライン制御部
３５０ 信号増幅部
３５１ 増幅時間調整部
３５８ 第一セット素子群
３５９ 第二セット素子群
３７０ 信号増幅部
３７１ オフセット調整機能付き差動対
３９７Ａ、３９７Ｂ ＤＡＣのＭＳＢ容量
３９８Ａ、３９８Ｂ、４３０Ａ、４３０Ｂ ＤＡＣの補正容量部
４２７Ａ、４２８Ａ、４２９Ａ、４２７Ｂ、４２８Ｂ、４２９Ｂ ＤＡＣのバイナリ容量
４４０ ＴＤ変換器（時間－デジタル変換器）
４４６ エッジ検出・カウンタ回路
４５５ アンプ
４５８ 入力抵抗
４５９ 帰還抵抗
ｔｏｐＰｌａｔｅＰ 正側の比較器入力電圧
ｔｏｐＰｌａｔｅＮ 負側の比較器入力電圧
ＶＲＨ 高電位側参照電圧
ＶＲＬ 低電位側参照電圧
ＶＣＭ 中点参照電圧
ＣＣｐ 正側の比較器オフセット補正用補正容量の制御コード
ＣＣｎ 負側の比較器オフセット補正用補正容量の制御コード
Ｖｇｐ 比較器の差動増幅部の正側出力
Ｖｇｎ 比較器の差動増幅部の負側出力
ＣａｐＰ 比較器の正側の補正容量
ＣａｐＮ 比較器の負側の補正容量

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15A】

【図15B】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23A】

【図23B】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】

【図43A】

【図43B】

【図44A】

【図44B】

【図45】

【図46】

【図47】

【図48】

【図49】