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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-11-28
(45)【発行日】2024-12-06
(54)【発明の名称】半導体記憶装置及びその製造方法
(51)【国際特許分類】
H10B 51/20 20230101AFI20241129BHJP
H10B 43/20 20230101ALI20241129BHJP
H10B 41/20 20230101ALI20241129BHJP
H01L 21/336 20060101ALI20241129BHJP
H01L 29/788 20060101ALI20241129BHJP
H01L 29/792 20060101ALI20241129BHJP
【ＦＩ】
H10B51/20
H10B43/20
H10B41/20
H01L29/78 371
【請求項の数】
15
(21)【出願番号】P 2022079389
(22)【出願日】2022-05-13
(65)【公開番号】P2023167866
(43)【公開日】2023-11-24
【審査請求日】2023-02-03
(73)【特許権者】
【識別番号】521483777
【氏名又は名称】サンライズ メモリー コーポレイション
【氏名又は名称原語表記】ＳｕｎＲｉｓｅ Ｍｅｍｏｒｙ Ｃｏｒｐｏｒａｔｉｏｎ
(74)【代理人】
【識別番号】110001379
【氏名又は名称】弁理士法人大島特許事務所
(72)【発明者】
【氏名】梶本 実利
(72)【発明者】
【氏名】廣谷 太志
(72)【発明者】
【氏名】吉原 正浩
【審査官】柴山 将隆
(56)【参考文献】
【文献】米国特許出願公開第２０２１／０３７５９１９（ＵＳ，Ａ１）
【文献】特開２０１２－００９５１２（ＪＰ，Ａ）
【文献】特開２０２０－１７８１１１（ＪＰ，Ａ）
【文献】特開２０１４－１７５３４８（ＪＰ，Ａ）
【文献】特表２０２１－５１２４９４（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２０／０３８１４５０（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０２１／０３７５９１７（ＵＳ，Ａ１）
【文献】特開２０１０－１３００１６（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２２／０１３０８６２（ＵＳ，Ａ１）
【文献】特開２０２２－０１８１０４（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２１／０３９９０１６（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０２１／００７４７２６（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ５１／２０
Ｈ１０Ｂ ４３／２０
Ｈ１０Ｂ ４１／２０
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
Ｈ０１Ｌ ２１／３３６
(57)【特許請求の範囲】
【請求項1】
複数の電極膜と複数の絶縁膜が第１方向に沿って交互に積層されてなる、前記電極膜及び前記絶縁膜がそれぞれ１つおきの層をなす積層体と、前記積層体内に配置され、前記第１方向に延び、第１導電形である第１半導体ピラーと、
前記積層体内に配置され、前記第１方向に延び、前記第１半導体ピラーから離隔し、第１導電形である第２半導体ピラーと、
前記積層体内に配置され、前記第１方向に延び、前記第１半導体ピラーと前記第２半導体ピラーとの間に配置された絶縁体ピラーであって、前記第１半導体ピラー、前記第２半導体ピラー、及び前記絶縁体ピラーを含む柱状体が形成される、該絶縁体ピラーと、
第２導電形である複数の半導体部材であって、前記複数の半導体部材の各々は、前記積層体の対応する層において、前記複数の電極膜の１つと前記柱状体との間に配置され、前記柱状体を外囲する閉じたループをなす、該複数の半導体部材と、
各前記電極膜と各前記半導体部材との間に配置された強誘電体層と、
を備え、
前記複数の半導体部材のなかの、前記積層体の層の１つに設けられた半導体部材は、前記積層体の他の層にそれぞれ設けられた残りの半導体部材から離隔され、
前記複数の電極膜の各電極膜に対応する前記積層体の層において、前記柱状体と前記各電極膜との交差部分にメモリトランジスタが形成され、前記第１半導体ピラーは前記メモリトランジスタのソース領域となり、前記第２半導体ピラーは前記メモリトランジスタのドレイン領域となり、前記半導体部材は前記メモリトランジスタのチャネル領域となり、前記各電極膜は前記メモリトランジスタのゲート電極となる、半導体記憶装置。
【請求項2】
前記柱状体は、前記第１半導体ピラー、前記第２半導体ピラー及び前記絶縁体ピラーのみを含み、前記絶縁体ピラーは単一の組成の絶縁性材料からなる請求項１に記載の半導体記憶装置。
【請求項3】
前記絶縁体ピラーは、前記第１半導体ピラー、前記第２半導体ピラー及び前記半導体部材に接したライナー絶縁膜と、
前記ライナー絶縁膜を介して前記第１半導体ピラー、前記第２半導体ピラー及び前記半導体部材から離隔したコア金属ピラーと、
を有する請求項１に記載の半導体記憶装置。
【請求項4】
前記絶縁体ピラーは、前記第１半導体ピラー、前記第２半導体ピラー及び前記半導体部材に接したライナー絶縁膜を有し、前記絶縁体ピラー内には、前記ライナー絶縁膜を介して前記第１半導体ピラー、前記第２半導体ピラー及び前記半導体部材から離隔したエアギャップが形成されている請求項１に記載の半導体記憶装置。
【請求項5】
前記半導体部材の形状は環状である請求項１～４のいずれか１つに記載の半導体記憶装置。
【請求項6】
前記第１方向から見た断面において、前記第１半導体ピラーと前記絶縁体ピラーとの界面と、前記第２半導体ピラーと前記絶縁体ピラーとの界面は、相互に平行な直線である請求項１～４のいずれか１つに記載の半導体記憶装置。
【請求項7】
基板と、配線と、
をさらに備え、
前記第１方向において、前記積層体は前記基板と前記配線との間に配置されており、
前記第１半導体ピラーは前記基板に接続されており、
前記第２半導体ピラーは前記配線に接続されている請求項１～４のいずれか１つに記載の半導体記憶装置。
【請求項8】
前記第１方向及び前記第１半導体ピラーから前記第２半導体ピラーに向かう第２方向に沿って拡がり、前記基板に接続され、前記積層体を前記第１方向及び前記第２方向に対して交差した第３方向に沿って分断する導電板と、前記導電板と前記積層体との間に配置された絶縁板と、
をさらに備えた請求項７に記載の半導体記憶装置。
【請求項9】
前記導電板を介して前記第１半導体ピラーに任意の電位を印加可能である請求項８に記載の半導体記憶装置。
【請求項10】
前記配線は複数設けられており、各前記配線は前記第３方向に延び、前記導電板によって分断された前記積層体の各部分には、複数の前記柱状体が配置されており、
前記複数の柱状体は、第３方向に沿って配列された複数の列に属し、各前記列においては、複数の前記柱状体が前記第２方向に沿って一列に配列されており、
複数の前記列間において、前記第２方向における前記柱状体の位置は相互に異なっており、
前記積層体の前記部分に配置された前記複数の柱状体の前記第２半導体ピラーは、相互に異なる前記配線に接続されている請求項８に記載の半導体記憶装置。
【請求項11】
前記第１方向及び前記第１方向に対して直交する第２方向に沿って拡がり、前記基板に接続され、前記積層体を前記第１方向及び前記第２方向に対して交差した第３方向に沿って分断する導電板と、前記導電板と前記積層体との間に配置された絶縁板と、
をさらに備え、
前記第１方向から見て、前記柱状体の形状は楕円形であり、その長径が延びる方向は前記第２方向に対して傾斜している請求項７に記載の半導体記憶装置。
【請求項12】
前記配線は複数設けられており、各前記配線は前記第３方向に延び、前記導電板によって分断された前記積層体の各部分には、複数の前記柱状体が配置されており、
前記複数の柱状体は、第３方向に沿って配列された複数の列に属し、各前記列においては、複数の前記柱状体が前記第２方向に沿って一列に配列されており、
複数の前記列間において、前記第２方向における前記柱状体の位置は相互に異なっており、
前記積層体の前記部分に配置された前記複数の柱状体の前記第２半導体ピラーは、相互に異なる前記配線に接続されている請求項１１に記載の半導体記憶装置。
【請求項13】
複数の犠牲膜と複数の絶縁膜とを第１方向に沿って交互に積層させることにより、前記犠牲膜及び前記絶縁膜がそれぞれ１つおきの層をなす積層体を作製する工程と、前記積層体に前記第１方向に延びる貫通孔を形成する工程と、
前記貫通孔の側面において前記犠牲膜をエッチングすることにより、凹部を形成する工程と、
前記貫通孔の側面上に第１導電形の半導体層を形成する工程と、
前記半導体層に対して異方性エッチングを施すことにより、前記半導体層における前記凹部内に配置されていない部分を除去して、前記半導体層における前記凹部内に配置された部分を相互に分断する工程であって、前記凹部内に配置された前記部分が複数の半導体部材を形成する、該工程と、
前記貫通孔内に第２導電形の半導体ピラーを形成する工程と、
前記半導体ピラーを前記第１方向に延びる第１半導体ピラーと前記第１方向に延びる第２半導体ピラーに分割する工程と、
前記第１半導体ピラーと前記第２半導体ピラーとの間に、絶縁体ピラーを形成する工程と、
前記積層体において１つおきの層をなす前記犠牲膜を除去する工程と、
前記犠牲膜が除去された後の空間における前記半導体層が露出した面上に強誘電体層を形成する工程と、
前記積層体において１つおきの層をなす前記空間内に電極膜を形成する工程と、を含み、
前記複数の電極膜の各電極膜に対応する前記積層体の層において、前記第１半導体ピラー及び前記第２半導体ピラーと前記各電極膜との交差部分にメモリトランジスタが形成され、前記第１半導体ピラーは前記メモリトランジスタのソース領域となり、前記第２半導体ピラーは前記メモリトランジスタのドレイン領域となり、前記半導体部材は前記メモリトランジスタのチャネル領域となり、前記各電極膜は前記メモリトランジスタのゲート電極となる、半導体記憶装置の製造方法。
【請求項14】
前記絶縁体ピラーを形成する工程は、前記貫通孔内における前記第１半導体ピラーと前記第２半導体ピラーを除く空間に単一の組成の絶縁性材料を埋め込む工程を有する請求項１３に記載の半導体記憶装置の製造方法。
【請求項15】
前記積層体に、前記第１方向及び前記第１半導体ピラーから前記第２半導体ピラーに向かう第２方向に沿って拡がるトレンチを形成する工程をさらに備え、前記犠牲膜を除去する工程は、前記トレンチを介して前記犠牲膜をエッチングする工程を有し、
前記強誘電体層を形成する工程は、前記トレンチを介して前記空間の内面上に強誘電体材料を堆積させる工程を有し、
前記電極膜を形成する工程は、
前記トレンチ及び前記空間の内面上に導電性材料を堆積させる工程と、
前記導電性材料に対して異方性エッチングを施すことにより、前記導電性材料における前記トレンチ内に配置された部分を除去する工程と、
を有する請求項１３に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【0002】
近年、半導体記憶装置の高集積化を図るために、メモリセルを３次元的に集積させた積層型記憶装置が開発されている。積層型記憶装置においては、動作の信頼性の向上が要求されている。
【先行技術文献】
【特許文献】
【0003】
【文献】米国特許公報２０２１／００７４７２６
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の実施形態の目的は、動作の信頼性が高い半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【0005】
本発明の実施形態に係る半導体記憶装置は、複数の電極膜と複数の絶縁膜が第１方向に沿って交互に積層された積層体と、前記積層体内に配置され、前記第１方向に延び、第１導電形である第１半導体ピラーと、前記積層体内に配置され、前記第１方向に延び、前記第１半導体ピラーから離隔し、第１導電形である第２半導体ピラーと、前記積層体内に配置され、前記第１方向に延び、前記第１半導体ピラーと前記第２半導体ピラーとの間に配置された絶縁体ピラーと、前記第１半導体ピラー、前記第２半導体ピラー及び前記絶縁体ピラーを含む柱状体と前記複数の電極膜との間にそれぞれ配置され、第２導電形である複数の半導体部材と、各前記電極膜と各前記半導体部材との間に配置された強誘電体層と、を備える。前記複数の半導体部材は相互に離隔している。
【0006】
本発明の実施形態に係る半導体記憶装置の製造方法は、複数の犠牲膜と複数の絶縁膜とを第１方向に沿って交互に積層させることにより、積層体を作製する工程と、前記積層体に前記第１方向に延びる貫通孔を形成する工程と、前記貫通孔の側面において前記犠牲膜をエッチングすることにより、凹部を形成する工程と、前記貫通孔の側面上に第１導電形の半導体層を形成する工程と、前記半導体層に対して異方性エッチングを施すことにより、前記半導体層における前記凹部内に配置されていない部分を除去して、前記半導体層における前記凹部内に配置された部分を相互に分断する工程と、前記貫通孔内に第２導電形の半導体ピラーを形成する工程と、前記半導体ピラーを前記第１方向に延びる第１半導体ピラーと前記第１方向に延びる第２半導体ピラーに分割する工程と、前記第１半導体ピラーと前記第２半導体ピラーとの間に、絶縁体ピラーを形成する工程と、前記犠牲膜を除去する工程と、前記犠牲膜が除去された後の空間における前記半導体層が露出した面上に強誘電体層を形成する工程と、前記空間内に電極膜を形成する工程と、を備える。
【発明の効果】
【0007】
本発明の実施形態によれば、動作の信頼性が高い半導体記憶装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
（第１の実施形態）
＜半導体記憶装置の構成＞
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を示す斜視図である。
図２は、本実施形態に係る半導体記憶装置を示す平面図である。
図３は、図２に示すＡ－Ａ’線による端面図である。
図４は、図２に示すＢ－Ｂ’線による端面図である。
図５（ａ）及び図５（ｂ）は、本実施形態に係る半導体記憶装置を示す一部拡大端面図であり、図５（ａ）は図２の領域Ｃに相当する領域を示し、図５（ｂ）は図３の領域Ｄに相当する領域を示す。
図６は、本実施形態に係る半導体記憶装置を示す回路図である。
＜半導体記憶装置の構成＞
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を示す斜視図である。
図２は、本実施形態に係る半導体記憶装置を示す平面図である。
図３は、図２に示すＡ－Ａ’線による端面図である。
図４は、図２に示すＢ－Ｂ’線による端面図である。
図５（ａ）及び図５（ｂ）は、本実施形態に係る半導体記憶装置を示す一部拡大端面図であり、図５（ａ）は図２の領域Ｃに相当する領域を示し、図５（ｂ）は図３の領域Ｄに相当する領域を示す。
図６は、本実施形態に係る半導体記憶装置を示す回路図である。
【0010】
なお、図１においては、図を見やすくするために、導電性の部分のみを示し、絶縁性の部分は省略している。また、図１においては、後述するソースピラー４１に文字「ＳＬ」を付し、ドレインピラー４２に文字「ＢＬ」を付し、電極膜３１のうちメモリセルトランジスタ１００のゲートとして機能するものに文字「ＷＬ」を付し、プリチャージ１００ａのゲートとして機能するものに文字「ＰＣＨ」を付し、下部選択ゲート電極膜２３及び上部選択ゲート電極膜７３に文字「ＳＧ」を付している。
【0011】
図１～図６に示すように、本実施形態に係る半導体記憶装置１においては、基板１０、下部構造体２０、積層体３０、柱状体４０、半導体部材５０、強誘電体層６０、上部構造体７０、ビット線８０、及び、ＳＴ構造体９０が設けられている。積層体３０においては、複数の電極膜３１、及び、複数の電極間絶縁膜３２が設けられている。柱状体４０においては、ソースピラー４１、ドレインピラー４２、及び、絶縁体ピラー４３が設けられている。
【0012】
以下、説明の便宜上、本実施形態においては、ＸＹＺ直交座標系を採用する。基板１０から積層体３０に向かう方向を「Ｚ方向」とする。また、柱状体４０において、ソースピラー４１からドレインピラー４２に向かう方向を「Ｙ方向」とする。Ｚ方向及びＹ方向に対して直交する方向を「Ｘ方向」とする。なお、Ｚ方向のうち、基板１０から積層体３０に向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。半導体記憶装置１においては、下から上に向かって、基板１０、下部構造体２０、積層体３０、上部構造体７０及びビット線８０がこの順に配列されている。
【0013】
基板１０は、例えば、単結晶のシリコン（Ｓｉ）からなる。基板１０において、少なくとも上層部分の一部には不純物が導入されており、導電性となっている。下部構造体２０は、基板１０上に配置されている。下部構造体２０においては、絶縁膜２１、複数の下部半導体ピラー２２、下部選択ゲート電極膜２３及び複数の下部選択ゲート絶縁膜２４が設けられている。
【0014】
絶縁膜２１は、例えば、シリコン酸化物（ＳｉＯ）からなる。下部半導体ピラー２２は半導体材料からなる。下部半導体ピラー２２は絶縁膜２１中に配置されており、Ｚ方向に延び、その下端は基板１０に接続されている。なお、本明細書において「接続」とは、電気的な接続をいう。下部選択ゲート電極膜２３は導電性材料からなる。下部選択ゲート電極膜２３は絶縁膜２１中に配置されており、ＸＹ平面に沿って拡がっている。下部選択ゲート絶縁膜２４は絶縁性材料からなる。下部選択ゲート絶縁膜２４は下部半導体ピラー２２の周囲に配置されており、下部半導体ピラー２２と下部選択ゲート電極膜２３との間に介在している。
【0015】
積層体３０は、下部構造体２０上に配置されている。積層体３０においては、Ｚ方向に沿って電極膜３１と電極間絶縁膜３２が１枚ずつ交互に積層されている。電極膜３１は導電性材料からなり、例えば、不純物を含有するポリシリコン又はタングステン（Ｗ）等の金属材料からなる。電極間絶縁膜３２は絶縁性材料からなり、例えば、シリコン酸化物からなる。
【0016】
積層体３０には、Ｚ方向において積層体３０を貫通する貫通孔３３が複数形成されており、各貫通孔３３内には柱状体４０が配置されている。貫通孔３３及び柱状体４０の形状は柱状であり、例えば、楕円柱形である。例えば、Ｚ方向から見た柱状体４０の形状は、Ｙ方向を長径方向とし、Ｘ方向を短径方向とする楕円形である。但し、柱状体４０の形状はこれには限定されず、例えば、円柱形又は角柱形等でもよい。なお、本明細書において、「楕円」は数学的に厳密な楕円には限定されず、長円等も含む。柱状体４０の直径は、Ｚ方向において一定であってもよく、下に向かうほど小さくなっていてもよい。
【0017】
各柱状体４０において、ソースピラー４１とドレインピラー４２はＹ方向において相互に離隔しており、ソースピラー４１とドレインピラー４２との間に絶縁体ピラー４３が配置されている。ソースピラー４１、ドレインピラー４２、絶縁体ピラー４３はＺ方向に延び、積層体３０を貫通している。ソースピラー４１の下端は下部半導体ピラー２２の上端に接続されている。したがって、ソースピラー４１は下部半導体ピラー２２を介して基板１０に接続されている。
【0018】
絶縁体ピラー４３はソースピラー４１及びドレインピラー４２に接している。ソースピラー４１と絶縁体ピラー４３との界面４７は、例えば、ＸＺ平面に沿って拡がる平面状であり、ドレインピラー４２と絶縁体ピラー４３との界面４８も、例えば、ＸＺ平面に沿って拡がる平面状である。したがって、界面４７と界面４８とは略平行である。すなわち、Ｚ方向から見たＸＹ断面において、界面４７と界面４８は、Ｘ方向に延びる相互に平行な２本の直線である。
【0019】
ソースピラー４１及びドレインピラー４２は半導体材料、例えばシリコンからなり、その導電形は例えばｎ形である。絶縁体ピラー４３は単一の組成の絶縁性材料からなり、例えば、シリコン酸化物、シリコン窒化物（ＳｉＮ）又はＬｏｗ－ｋ材料からなる。柱状体４０にはソースピラー４１、ドレインピラー４２及び絶縁体ピラー４３のみが含まれている。
【0020】
半導体部材５０は、各柱状体４０と各電極膜３１との間にそれぞれ配置されている。半導体部材５０の形状は例えば柱状体４０を囲む環状である。「環状」とは閉じたループであり、柱状体４０の形状に合わせて、例えば、楕円環状、長円環状、円環状、矩形等の多角形の枠状でありうる。各柱状体４０の周囲には、複数、例えば、電極膜３１と同数の半導体部材５０が設けられており、Ｚ方向に沿って相互に離隔して配列されている。
【0021】
半導体部材５０は半導体材料、例えば、ｐ型のシリコン、又は、酸化物半導体であるｎ型のＩＧＺＯ（ＩｎＧａＺｎＯ）、ＩＷＯ（ＩｎＷＯ）若しくはＩＧＺＴＯ（ＩｎＧａＺｎＳｎＯ）等からなる。半導体部材５０の材料として酸化物半導体を用いることにより、リーク電流の低減やオン電流の増加を見込むことができる。半導体部材５０は、柱状体４０のソースピラー４１、ドレインピラー４２及び絶縁体ピラー４３に接している。ソースピラー４１、ドレインピラー４２及び絶縁体ピラー４３は、半導体部材５０及び電極間絶縁膜３２に接している。
【0022】
強誘電体層６０は、電極膜３１と半導体部材５０との間に配置されており、例えば、電極膜３１の表面上に配置されている。強誘電体層６０は強誘電体材料からなる。強誘電体材料の例としては、ＨｆＺｒＯ、ＨｆＳｉＯ、ＨｆＡｌＯ又はＰＺＴ（ジルコン酸チタン酸鉛）などが挙げられる。
【0023】
強誘電体層６０と半導体部材５０との間、及び、強誘電体層６０と電極間絶縁膜３２との間には、界面絶縁層６１が設けられている。界面絶縁層６１は、絶縁性材料、例えば、シリコン酸化物、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）等により形成されている。なお、界面絶縁層６１は設けられていなくてもよい。例えば、半導体部材５０がシリコンからなり、強誘電体層６０がＨｆＳｉＯからなる場合、界面絶縁層６１を設けることにより、半導体部材５０を形成するシリコンが強誘電体層６０中に拡散することを抑制でき、強誘電体層６０の分極性能の劣化を抑制できる。一方、半導体部材５０が酸化物半導体からなる場合は、シリコンと比較して強誘電体層６０中に拡散する懸念が少ない。この場合は、界面絶縁層６１を設けないことにより、強誘電体層６０に電界を効果的に印加することができ、また、界面絶縁層６１に高電界が印加されることによる素子の劣化を回避できる。
【0024】
上部構造体７０は、積層体３０上に配置されている。上部構造体７０においては、絶縁膜７１、複数の上部半導体ピラー７２、上部選択ゲート電極膜７３及び複数の上部選択ゲート絶縁膜７４が設けられている。絶縁膜７１は、例えば、シリコン酸化物からなる。上部半導体ピラー７２は半導体材料からなる。上部半導体ピラー７２は絶縁膜７１中に配置されており、Ｚ方向に延び、その下端は、ドレインピラー４２の上端に接続されている。
【0025】
上部選択ゲート電極膜７３は導電性材料からなる。上部選択ゲート電極膜７３は絶縁膜７１中に配置されており、ＸＹ平面に沿って拡がっている。上部選択ゲート絶縁膜７４は絶縁性材料からなる。上部選択ゲート絶縁膜７４は上部半導体ピラー７２の周囲に配置されており、上部半導体ピラー７２と上部選択ゲート電極膜７３との間に介在している。
【0026】
ビット線８０は、上部構造体７０上に配置されている。ビット線８０は複数設けられており、Ｙ方向に沿って配列されている。各ビット線８０はＸ方向に延びている。Ｙ方向におけるビット線８０の配列周期は、例えば数十ｎｍ程度である。ビット線８０は上部半導体ピラー７２の上端に接続されている。これにより、ビット線８０は上部半導体ピラー７２を介してドレインピラー４２に接続されている。複数のビット線８０は、上部構造体７０上に配置された絶縁膜（図示せず）によって覆われている。
【0027】
半導体記憶装置１においては、基板１０上に複数のＳＴ構造体９０が設けられており、Ｘ方向に沿って配列されている。各ＳＴ構造体９０の形状は、ＹＺ平面に沿って拡がる板状である。ＳＴ構造体９０は、下部構造体２０及び積層体３０をＸ方向に沿って複数の部分に分断している。
【0028】
各ＳＴ構造体９０においては、１枚の導電板９１及び２枚の絶縁板９２が設けられている。導電板９１及び絶縁板９２の形状は、ＹＺ平面に沿って拡がる板状である。絶縁板９２は、導電板９１のＸ方向両側に配置されており、導電板９１と積層体３０との間に配置されている。導電板９１は導電性材料からなり、例えば、不純物を含有したポリシリコン又は金属材料からなる。導電板９１の下端は基板１０に接続されている。これにより、導電板９１は、基板１０及び下部半導体ピラー２２を介してソースピラー４１に接続されている。
【0029】
ＳＴ構造体９０によって分断された積層体３０の各部分３４には、複数の柱状体４０が配置されている。部分３４に配置された複数の柱状体４０は、Ｘ方向に沿って配列された複数の列４６のいずれかに属する。各列４６においては、複数の柱状体４０がＹ方向に沿って一列に配列されている。複数の列４６間において、Ｙ方向における柱状体４０の位置は相互に異なっている。これにより、あるビット線８０は、部分３４毎に１つのドレインピラー４２の直上域のみを通過する。このため、あるビット線８０は、部分３４毎に１つのドレインピラー４２のみと接続される。換言すれば、ある部分３４に配置された複数の柱状体４０のドレインピラー４２は、相互に異なるビット線８０に接続されている。
【0030】
【0031】
より具体的には、図７（ｂ）は図７（ａ）に示すＥ－Ｅ’線による端面図であり、図７（ａ）は図７（ｂ）に示すＦ－Ｆ’線による端面図である。図８（ａ）及び図８（ｂ）、図９（ａ）及び図９（ｂ）、図１０（ａ）及び図１０（ｂ）、図１１（ａ）及び図１１（ｂ）、図１５（ａ）及び図１５（ｂ）、図１６（ａ）及び図１６（ｂ）、図１７（ａ）及び図１７（ｂ）、図１８（ａ）及び図１８（ｂ）、図１９（ａ）及び図１９（ｂ）、図２０（ａ）及び図２０（ｂ）、並びに、図２１（ａ）及び図２１（ｂ）についても、それぞれ同様である。
【0032】
また、図１２（ｂ）は図１２（ａ）に示すＥ－Ｅ’線による端面図であり、図１２（ｃ）は図１２（ａ）に示すＧ－Ｇ’線による端面図であり、図１２（ａ）は図１２ （ｂ）及び図１２（ｃ）に示すＦ－Ｆ’線による端面図である。図１３（ａ）～（ｃ）及び図１４（ａ）～（ｃ）についても、それぞれ同様である。
【0033】
先ず、図３及び図４に示すように、基板１０上に絶縁膜２１を形成し、絶縁膜２１内に複数の下部半導体ピラー２２、下部選択ゲート電極膜２３及び複数の下部選択ゲート絶縁膜２４を形成する。下部半導体ピラー２２の下端は基板１０に到達させる。これにより、基板１０上に下部構造体２０を作製する。
【0034】
次に、図３、図４、図７（ａ）及び図７（ｂ）に示すように、下部構造体２０上に、電極間絶縁膜３２と犠牲膜３６をＺ方向に沿って交互に積層させる。犠牲膜３６は電極間絶縁膜３２とは異なる材料によって形成する。例えば、電極間絶縁膜３２はシリコン酸化物により形成し、犠牲膜３６はシリコン窒化物により形成する。これにより、下部構造体２０上に積層体３０を作製する。
【0035】
図８（ａ）及び図８（ｂ）に示すように、積層体３０に対して、例えばＲＩＥ（反応性イオンエッチング）等の異方性エッチングを施すことにより、積層体３０にＺ方向に延びる貫通孔３３を形成する。図２に示すように、積層体３０には複数の貫通孔３３を形成する。貫通孔３３には積層体３０を貫通させる。
【0036】
図８（ａ）に示すように、Ｚ方向から見て、各貫通孔３３の形状は楕円形又は長円形とする。なお、貫通孔３３の形状は円形又は矩形等としてもよい。貫通孔３３の直径、例えば、Ｙ方向における長さは、Ｚ方向において一定とすることが好ましいが、下方に向かうほど小さくなってもよい。
【0037】
次に、図９（ａ）及び図９（ｂ）に示すように、例えばウェットエッチングを施すことにより、貫通孔３３の側面において、犠牲膜３６を電極間絶縁膜３２に対して選択的にエッチングする。これにより、貫通孔３３の側面において、犠牲膜３６をリセスし、犠牲膜３６が露出した領域に凹部３７を形成する。各貫通孔３３において、複数の凹部３７が形成され、Ｚ方向に沿って配列される。各凹部３７の形状は貫通孔３３を囲む環状となる。
【0038】
次に、図１０（ａ）及び図１０（ｂ）に示すように、半導体材料、例えば、導電形がｐ形のポリシリコンを堆積させる。これにより、貫通孔３３の側面上に半導体層５０ａを形成する。半導体層５０ａは凹部３７内にも配置される。
【0039】
次に、図１１（ａ）及び図１１（ｂ）に示すように、半導体層５０ａに対して例えばＲＩＥ等の異方性エッチングを施すことにより、半導体層５０ａにおける凹部３７内に配置されていない部分を除去すると共に、凹部３７内に配置された部分を残留させる。これにより、半導体層５０ａにおける凹部３７内に配置された部分が相互に分断されて、複数の半導体部材５０となる。
【0040】
次に、図１２（ａ）～図１２（ｃ）に示すように、貫通孔３３内に半導体材料、例えば、導電形がｎ形のポリシリコンを埋め込む。これにより、貫通孔３３内に半導体ピラー４５を形成する。半導体ピラー４５の形状は貫通孔３３の形状に対応した形状であり、例えば、楕円柱形又は長円柱形である。半導体ピラー４５は半導体部材５０及び電極間絶縁膜３２に接する。また、半導体ピラー４５の下端は下部半導体ピラー２２に接続される。
【0041】
次に、図１３（ａ）～図１３（ｃ）に示すように、積層体３０上にレジストマスク１０１を形成する。レジストマスク１０１には開口部１０２を形成する。Ｚ方向から見て、開口部１０２は各半導体ピラー４５のＹ方向中央部を露出させるように形成する。各半導体ピラー４５のＹ方向両端部はレジストマスク１０１によって覆われる。例えば、Ｚ方向から見て、開口部１０２には、Ｘ方向に延び相互に平行な直線状の２辺を設ける。
【0042】
次に、レジストマスク１０１をマスクとしてＲＩＥ等の異方性エッチングを施す。これにより、半導体ピラー４５におけるＹ方向中央部が除去されて、Ｙ方向両端部が残留する。この結果、半導体ピラー４５がソースピラー４１とドレインピラー４２に分割される。上述の如く、ソースピラー４１及びドレインピラー４２はＺ方向に延び、Ｙ方向において相互に離隔している。半導体ピラー４５における下部半導体ピラー２２が接続された部分は、ソースピラー４１となる。
【0043】
次に、図１４（ａ）～図１４（ｃ）に示すように、絶縁性材料を堆積させることにより、貫通孔３３内におけるソースピラー４１とドレインピラー４２を除く空間に、単一の組成の絶縁性材料を埋め込む。これにより、ソースピラー４１とドレインピラー４２との間に絶縁体ピラー４３を形成する。
【0044】
次に、図１５（ａ）及び図１５（ｂ）に示すように、ＲＩＥ等の異方性エッチングを施すことにより、積層体３０及び下部構造体２０に、ＹＺ平面に沿って拡がるトレンチ９５を形成する。トレンチ９５は、積層体３０及び下部構造体２０を貫通し、基板１０に到達させる。トレンチ９５により、積層体３０及び下部構造体２０はＸ方向に沿って複数の部分に分断される。
【0045】
次に、図１６（ａ）及び図１６（ｂ）に示すように、例えばウェットエッチング等の等方性エッチングを施すことにより、トレンチ９５を介して犠牲膜３６を除去する。これにより、犠牲膜３６が除去されたあとに、トレンチ９５に繋がる空間９６が形成される。
【0046】
次に、図１７（ａ）及び図１７（ｂ）に示すように、トレンチ９５及び空間９６の内面上に、界面絶縁層６１を形成する。なお、界面絶縁層６１は形成しなくてもよい。以後の図において、界面絶縁層６１は図示を省略する。
【0047】
次に、図１８（ａ）及び図１８（ｂ）に示すように、強誘電体材料を堆積させる。これにより、トレンチ９５を介して、トレンチ９５及び空間９６の内面上に強誘電体層６０を形成する。界面絶縁層６１が形成されている場合には、強誘電体層６０は界面絶縁層６１の表面上に形成される。
【0048】
次に、図１９（ａ）及び図１９（ｂ）に示すように、トレンチ９５及び空間９６の内面上に、導電性材料を堆積させる。次に、この導電性材料に対してＲＩＥ等の異方性エッチングを施すことにより、導電性材料におけるトレンチ９５内に配置された部分を除去すると共に、空間９６内に配置された部分を残留させる。この結果、空間９６内に残留した導電性材料により、電極膜３１が形成される。なお、このとき、トレンチ９５の側面上において、導電性材料と共に強誘電体層６０及び界面絶縁層６１を除去してもよい。図１及び図３は、強誘電体層６０を除去した場合を示している。
【0049】
次に、図２０（ａ）及び図２０（ｂ）に示すように、トレンチ９５の内面上に絶縁性材料を堆積させる。次に、この絶縁性材料に対してＲＩＥ等の異方性エッチングを施すことにより、トレンチ９５の底面上から絶縁性材料を除去すると共に、トレンチ９５の側面上に残留させる。これにより、トレンチ９５の側面上に絶縁板９２を形成する。
【0050】
次に、図２１（ａ）及び図２１（ｂ）に示すように、トレンチ９５内に導電性材料を埋め込む。これにより、トレンチ９５内における絶縁板９２間に導電板９１を形成する。導電板９１の下端は基板１０に接続させる。このようにして、ＳＴ構造体９０を作製する。
【0051】
次に、図１～図４に示すように、積層体３０上に絶縁膜７１を形成する。次に、絶縁膜７１内に複数の上部半導体ピラー７２、上部選択ゲート電極膜７３及び複数の上部選択ゲート絶縁膜７４を形成する。上部半導体ピラー７２の下端はドレインピラー４２の上端に接続させる。これにより、積層体３０上に上部構造体７０を作製する。次に、絶縁膜７１上に複数のビット線８０を形成する。ビット線８０は上部半導体ピラー７２の上端に接続させる。次に、上部構造体７０上にビット線８０を覆う絶縁膜（図示せず）を形成する。このようにして、本実施形態に係る半導体記憶装置１が製造される。
【0052】
＜動作＞
次に、本実施形態の動作について説明する。
図５（ｂ）及び図６に示すように、半導体記憶装置１においては、柱状体４０と電極膜３１との交差部分毎に、メモリセルトランジスタ１００が形成される。メモリセルトランジスタ１００においては、ソースピラー４１がソースとなり、ドレインピラー４２がドレインとなり、半導体部材５０がチャネルとなり、電極膜３１がゲートとなる。ドレインピラー４２にはビット線８０から上部半導体ピラー７２を介して電位が印加され、ソースピラー４１には導電板９１から基板１０及び下部半導体ピラー２２を介して電位が印加される。そして、強誘電体層６０の分極の向きを変化させることにより、メモリセルトランジスタ１００の閾値を変化させる。これにより、メモリセルトランジスタ１００にデータを記憶する。なお、強誘電体層６０をドメイン毎に分極させたり、反誘電体材料によって形成することにより、メモリセルトランジスタ１００の多値化を図ることも可能である。
次に、本実施形態の動作について説明する。
図５（ｂ）及び図６に示すように、半導体記憶装置１においては、柱状体４０と電極膜３１との交差部分毎に、メモリセルトランジスタ１００が形成される。メモリセルトランジスタ１００においては、ソースピラー４１がソースとなり、ドレインピラー４２がドレインとなり、半導体部材５０がチャネルとなり、電極膜３１がゲートとなる。ドレインピラー４２にはビット線８０から上部半導体ピラー７２を介して電位が印加され、ソースピラー４１には導電板９１から基板１０及び下部半導体ピラー２２を介して電位が印加される。そして、強誘電体層６０の分極の向きを変化させることにより、メモリセルトランジスタ１００の閾値を変化させる。これにより、メモリセルトランジスタ１００にデータを記憶する。なお、強誘電体層６０をドメイン毎に分極させたり、反誘電体材料によって形成することにより、メモリセルトランジスタ１００の多値化を図ることも可能である。
【0053】
メモリセルトランジスタ１００の一部は、プリチャージ１００ａとして機能する。プリチャージ１００ａは、ドレインピラー４２とソースピラー４１とを接続し、ドレインピラー４２の電位をソースピラー４１に転送することができる。
【0054】
また、下部構造体２０においては、下部半導体ピラー２２と下部選択ゲート電極膜２３との交差部分毎に、ソース側選択トランジスタ２５が形成される。ソース側選択トランジスタ２５においては、下部半導体ピラー２２がチャネルとなり、下部選択ゲート電極膜２３がゲートとなり、下部選択ゲート絶縁膜２４がゲート絶縁膜となる。そして、ソースピラー４１を基板１０に接続するか否かを制御する。
【0055】
さらに、下部半導体ピラー２２が接続している基板１０をチャネルとして使用することも可能である。この場合、基板１０における導電板９１に接触する部分を例えばｎ型とし、基板１０におけるそれ以外の部分をｐ型とすることで、基板容量も含めてソース容量とすることができる。これにより、読出動作時のソース側の容量不足による性能劣化を抑制することが可能となる。また、ソースピラー４１が十分な容量を持つ場合には、下部選択ゲート電極膜２３を設けることなく、半導体装置１を動作させることも可能である。
【0056】
さらに、上部構造体７０においては、上部半導体ピラー７２と上部選択ゲート電極膜７３との交差部分毎に、ドレイン側選択トランジスタ７５が形成される。ドレイン側選択トランジスタ７５においては、上部半導体ピラー７２がチャネルとなり、上部選択ゲート電極膜７３がゲートとなり、上部選択ゲート絶縁膜７４がゲート絶縁膜となる。そして、ドレインピラー４２をビット線８０に接続するか否かを制御する。
【0057】
これにより、図６に示すように、半導体記憶装置１においては、ビット線８０と基板１０との間に、ドレイン側選択トランジスタ７５、複数のメモリセルトランジスタ１００、及び、ソース側選択トランジスタ２５が直列に接続されたメモリストリングが実現される。各メモリセルトランジスタ１００はデータを記憶する。複数のメモリセルトランジスタ１００のうちの一部は、ドレインピラー４２とソースピラー４１とを接続するプリチャージ１００ａとして機能する。プリチャージ１００ａはデータを記憶しない。
【0058】
なお、ソースピラー４１はソース側選択トランジスタ２５を介して基板１０に接続されているが、ソースピラー４１には、基板１０全体に印加する電位とは異なる電位を印加することもできる。例えば、基板１０の上層部分にＮウェルを形成し、その中にＰウェルを形成し、このＰウェルに下部半導体ピラー２２及び導電板９１を接続する。これにより、導電板９１からＰウェル及び下部半導体ピラー２２を経てソースピラー４１に至る経路を、基板１０の他の部分から電気的に分離することができる。この結果、基板１０にはＶＳＳ、例えば、接地電位を印加しつつ、導電板９１には任意の電位、例えば、任意の正の電位を印加し、この電位をソースピラー４１に印加できる。
【0059】
なお、本実施形態においては、全てのソース側選択トランジスタ２５が基板１０に共通に接続される例を示したが、本発明はこれには限定されず、基板１０と下部構造体２０との間に複数のソース線を設け、このソース線にソース側選択トランジスタ２５を介してソースピラー４１を接続してもよい。例えば、各ソース線がＸ方向に延び、Ｘ方向に沿って一列に配列された複数の柱状体４０のソースピラー４１が、共通のソース線に接続されてもよい。これにより、Ｙ方向において異なる位置にあるソースピラー４１に個別に電位を印加することができる。また、この場合は、各ソースピラー４１にソース線を介して電位を印加できるため、プリチャージ１００ａが不要となり、積層体３０の積層数を低減することができる。
【0060】
＜効果＞
次に、本実施形態の効果について説明する。
半導体記憶装置１においては、半導体部材５０を電極膜３１毎に独立して設けている。これにより、各メモリセルトランジスタ１００に対して、１つの半導体部材５０が設けられる。換言すれば、複数のメモリセルトランジスタ１００が１つの半導体部材５０を共有することがない。この結果、Ｚ方向において隣接するメモリセルトランジスタ１００間において、リーク電流を低減することができる。これにより、半導体記憶装置１の動作の信頼性が向上する。
次に、本実施形態の効果について説明する。
半導体記憶装置１においては、半導体部材５０を電極膜３１毎に独立して設けている。これにより、各メモリセルトランジスタ１００に対して、１つの半導体部材５０が設けられる。換言すれば、複数のメモリセルトランジスタ１００が１つの半導体部材５０を共有することがない。この結果、Ｚ方向において隣接するメモリセルトランジスタ１００間において、リーク電流を低減することができる。これにより、半導体記憶装置１の動作の信頼性が向上する。
【0061】
また、半導体記憶装置１においては、ソースピラー４１と絶縁体ピラー４３との界面４７と、ドレインピラー４２と絶縁体ピラー４３との界面４８とが略平行である。このため、ソースピラー４１とドレインピラー４２との距離が略一定である。これにより、メモリセルトランジスタ１００の閾値が安定すると共に、オン電流及びオフ時のリーク電流が安定する。これによっても、半導体記憶装置１の動作の信頼性が向上する。
【0062】
さらに、本実施形態においては、図１２（ａ）～図１２（ｃ）に示す工程において半導体ピラー４５を形成し、図１３（ａ）～図１３（ｃ）に示す工程において半導体ピラー４５をソースピラー４１とドレインピラー４２に分割している。これにより、少ない工程数でソースピラー４１及びドレインピラー４２を形成することができる。この結果、半導体記憶装置１の製造コストを低減できる。
【0063】
なお、本実施形態においては、ソースピラー４１を導電板９１に接続する例を示したが、これには限定されない。基板１０に回路を形成し、この回路にソースピラー４１を接続してもよい。
【0064】
また、ソースピラー４１をフローティング状態としてもよい。このような場合は、ＳＴ構造体９０に導電板９１を設けず、トレンチ９５内を絶縁板９２によって埋め込んでもよい。また、図１５（ａ）及び図１５（ｂ）に示す工程においてトレンチ９５を形成する際に、トレンチ９５を基板１０まで到達させず、下端を絶縁膜２１内に位置させてもよい。
【0065】
さらに、強誘電体層６０の替わりに、ＯＮＯ膜（酸化物－窒化物－酸化物膜）を設けてもよい。この場合は、図１８（ａ）及び図１８（ｂ）に示す強誘電体層６０を形成する工程において、強誘電体層６０に替えてＯＮＯ膜を形成する。このような半導体記憶装置においては、ＯＮＯ膜に電荷を蓄積させることにより、メモリセルトランジスタの閾値を変えることができる。
【0066】
（第２の実施形態）
図２２は、本実施形態に係る半導体記憶装置を示す平面図である。
図２２に示すように、本実施形態に係る半導体記憶装置２は、第１の実施形態に係る半導体記憶装置１（図１～図６参照）と比較して、柱状体４０を斜めに配置している点が異なっている。
図２２は、本実施形態に係る半導体記憶装置を示す平面図である。
図２２に示すように、本実施形態に係る半導体記憶装置２は、第１の実施形態に係る半導体記憶装置１（図１～図６参照）と比較して、柱状体４０を斜めに配置している点が異なっている。
【0067】
すなわち、図２２に示すように、柱状体４０の形状は楕円柱形であり、Ｚ方向から見た形状は楕円形である。そして、柱状体４０の長径４０Ｌが延びる方向は、導電板９１が延びるＹ方向に対して、角度θで傾斜している。角度θは、例えば、３度以上４５度以下であることが好ましく、１０度以上２０度以下であることがより好ましい。Ｚ方向から見て、柱状体４０の長径４０Ｌの長さは、例えば、８０ｎｍ以上２００ｎｍ以下であり、柱状体４０の短径４０Ｓの長さは、例えば、５０ｎｍ以上１２０ｎｍ以下である。但し、短径４０Ｓは長径４０Ｌよりも短い。なお、本実施形態において、「Ｙ方向」は、Ｚ方向に対して直交する方向であって、導電板９１が延びる方向である。
【0068】
本実施形態によれば、柱状体４０の長径４０Ｌが延びる方向を導電板９１が延びるＹ方向に対して傾斜させることにより、Ｙ方向における柱状体４０の長さを短縮し、ビット線８０の配列周期を短くすることができる。この結果、半導体記憶装置２の高集積化を図ることができる。本実施形態における上記以外の構成、製造方法、動作及び効果は、第１の実施形態と同様である。
【0069】
（第３の実施形態）
図２３（ａ）及び図２３（ｂ）は、本実施形態に係る半導体記憶装置を示す一部拡大端面図である。
図２３（ａ）は図２の領域Ｃに相当する領域を示し、図２３（ｂ）は図３の領域Ｄに相当する領域を示す。
図２３（ａ）及び図２３（ｂ）は、本実施形態に係る半導体記憶装置を示す一部拡大端面図である。
図２３（ａ）は図２の領域Ｃに相当する領域を示し、図２３（ｂ）は図３の領域Ｄに相当する領域を示す。
【0070】
図２３（ａ）及び図２３（ｂ）に示すように、本実施形態に係る半導体記憶装置３においては、絶縁体ピラー４３に、コア絶縁ピラー４３ａ及びライナー絶縁膜４３ｂが設けられている。コア絶縁ピラー４３ａの形状はＺ方向に延びる柱状である。ライナー絶縁膜４３ｂは、ソースピラー４１、ドレインピラー４２及び半導体部分５０に接している。コア絶縁ピラー４３ａはライナー絶縁膜４３ｂを介してソースピラー４１、ドレインピラー４２及び半導体部分５０から離隔している。
【0071】
例えば、コア絶縁ピラー４３ａはＣＶＤ（Chemical Vapor Deposition：化学気相成長法）により堆積されたシリコン酸化物からなり、ライナー絶縁膜４３ｂはソースピラー４１、ドレインピラー４２及び半導体部材５０を熱酸化することにより形成されたシリコン酸化物からなる。なお、ライナー絶縁膜４３ｂはアルミナ（ＡｌＯ）等のＨｉｇｈ－ｋ材料により形成してもよい。
【0072】
本実施形態によれば、絶縁体ピラー４３のうち、メモリセルトランジスタ１００のチャネルである半導体部材５０に接する部分に、欠陥準位が少ない高品質なライナー絶縁膜４３ｂを配置することができる。これにより、ソースピラー４１とドレインピラー４２の間に固定電荷が蓄積されることを抑制し、メモリセルトランジスタ１００の特性を改善することができる。一方、コア絶縁ピラー４３ａはＣＶＤ等により効率よく形成することができる。本実施形態における上記以外の構成、製造方法、動作及び効果は、第１の実施形態と同様である。
【0073】
（第４の実施形態）
図２４（ａ）及び図２４（ｂ）は、本実施形態に係る半導体記憶装置を示す一部拡大端面図である。
図２４（ａ）は図２の領域Ｃに相当する領域を示し、図２４（ｂ）は図３の領域Ｄに相当する領域を示す。
図２４（ａ）及び図２４（ｂ）は、本実施形態に係る半導体記憶装置を示す一部拡大端面図である。
図２４（ａ）は図２の領域Ｃに相当する領域を示し、図２４（ｂ）は図３の領域Ｄに相当する領域を示す。
【0074】
図２４（ａ）及び図２４（ｂ）に示すように、本実施形態に係る半導体記憶装置４は、第３の実施形態に係る半導体記憶装置３と比較して、コア絶縁ピラー４３ａの替わりにエアギャップ４３ｃが形成されている点が異なっている。エアギャップ４３ｃ内には大気又は不活性ガス等の気体が存在している。上述の如く、ライナー絶縁膜４３ｂは、ソースピラー４１、ドレインピラー４２及び半導体部分５０に接している。エアギャップ４３ｃはライナー絶縁膜４３ｂを介してソースピラー４１、ドレインピラー４２及び半導体部分５０から離隔している。
【0075】
本実施形態によれば、絶縁体ピラー４３内にエアギャップ４３ｃを形成することにより、ソースピラー４１とドレインピラー４２との間、ソースピラー４１と半導体部材５０（チャネル）との間、及び、ドレインピラー４２と半導体部材５０との間の寄生容量を低減することができる。この結果、メモリセルトランジスタ１００の高速化を図ることができる。本実施形態における上記以外の構成、製造方法、動作及び効果は、第３の実施形態と同様である。
【0076】
（第５の実施形態）
図２５（ａ）及び図２５（ｂ）は、本実施形態に係る半導体記憶装置を示す一部拡大端面図である。
図２５（ａ）は図２の領域Ｃに相当する領域を示し、図２５（ｂ）は図３の領域Ｄに相当する領域を示す。
図２５（ａ）及び図２５（ｂ）は、本実施形態に係る半導体記憶装置を示す一部拡大端面図である。
図２５（ａ）は図２の領域Ｃに相当する領域を示し、図２５（ｂ）は図３の領域Ｄに相当する領域を示す。
【0077】
図２５（ａ）及び図２５（ｂ）に示すように、本実施形態に係る半導体記憶装置５は、第３の実施形態に係る半導体記憶装置３と比較して、コア絶縁ピラー４３ａの替わりにコア金属ピラー４３ｄが設けられている点が異なっている。コア金属ピラー４３ｄは、例えば、チタン窒化物（ＴｉＮ）又はタングステン（Ｗ）等の導電性材料からなる。上述の如く、ライナー絶縁膜４３ｂは、ソースピラー４１、ドレインピラー４２及び半導体部分５０に接している。コア金属ピラー４３ｄはライナー絶縁膜４３ｂを介してソースピラー４１、ドレインピラー４２及び半導体部分５０から離隔している。コア金属ピラー４３ｄの上端部又は下端部は、配線（図示せず）に接続されている。
【0078】
酸化物半導体はバンドギャップが大きく、酸化物半導体内ではホールがほとんど生成しないため、半導体部材５０を酸化物半導体により形成した場合は、強誘電体層６０に効率よく電界を印加できない場合がある。本実施形態においては、絶縁体ピラー４３内にコア金属ピラー４３ｄを配置することにより、コア金属ピラー４３ｄをメモリセルトランジスタ１００のバックゲートとして使用することができる。この結果、コア金属ピラー４３ｄ及び電極膜３１により、強誘電体層６０に効果的に電界を印加し、強誘電体層６０を確実に分極させることができる。本実施形態における上記以外の構成、製造方法、動作及び効果は、第３の実施形態と同様である。
【0079】
前述の各実施形態は、本発明を具現化した例であり、本発明はこれらの実施形態には限定されない。例えば、前述の各実施形態において、いくつかの構成要素又は工程を追加、削除又は変更したものも本発明に含まれる。例えば、各部の材料は上述の例には限定されない。また、ソースピラー４１、ドレインピラー４２、半導体部材５０の導電形は逆でもよい。
【0080】
実施形態は以下の態様を含む。
【0081】
（付記１）
複数の電極膜（３１）と複数の絶縁膜（３２）が第１方向（Ｚ）に沿って交互に積層された積層体（３０）と、
前記積層体内に配置され、前記第１方向に延び、第１導電形（ｎ）である第１半導体ピラー（４１）と、
前記積層体内に配置され、前記第１方向に延び、前記第１半導体ピラーから離隔し、第１導電形である第２半導体ピラー（４２）と、
前記積層体内に配置され、前記第１方向に延び、前記第１半導体ピラーと前記第２半導体ピラーとの間に配置された絶縁体ピラー（４３）と、
前記第１半導体ピラー、前記第２半導体ピラー及び前記絶縁体ピラーを含む柱状体（４０）と、前記複数の電極膜（３１）との間にそれぞれ配置され、第２導電形（ｐ）である複数の半導体部材（５０）と、
各前記電極膜と各前記半導体部材との間に配置された強誘電体層（６０）と、
を備え、
前記複数の半導体部材（５０）は相互に離隔している半導体記憶装置（１）。
複数の電極膜（３１）と複数の絶縁膜（３２）が第１方向（Ｚ）に沿って交互に積層された積層体（３０）と、
前記積層体内に配置され、前記第１方向に延び、第１導電形（ｎ）である第１半導体ピラー（４１）と、
前記積層体内に配置され、前記第１方向に延び、前記第１半導体ピラーから離隔し、第１導電形である第２半導体ピラー（４２）と、
前記積層体内に配置され、前記第１方向に延び、前記第１半導体ピラーと前記第２半導体ピラーとの間に配置された絶縁体ピラー（４３）と、
前記第１半導体ピラー、前記第２半導体ピラー及び前記絶縁体ピラーを含む柱状体（４０）と、前記複数の電極膜（３１）との間にそれぞれ配置され、第２導電形（ｐ）である複数の半導体部材（５０）と、
各前記電極膜と各前記半導体部材との間に配置された強誘電体層（６０）と、
を備え、
前記複数の半導体部材（５０）は相互に離隔している半導体記憶装置（１）。
【0082】
（付記２）
前記柱状体（４０）は、前記第１半導体ピラー、前記第２半導体ピラー及び前記絶縁体ピラーのみを含み、
前記絶縁体ピラーは単一の組成の絶縁性材料からなる付記１に記載の半導体記憶装置。
前記柱状体（４０）は、前記第１半導体ピラー、前記第２半導体ピラー及び前記絶縁体ピラーのみを含み、
前記絶縁体ピラーは単一の組成の絶縁性材料からなる付記１に記載の半導体記憶装置。
【0083】
（付記３）
前記絶縁体ピラー（４３）は、
前記第１半導体ピラー（４１）、前記第２半導体ピラー（４２）及び前記半導体部材（５０）に接したライナー絶縁膜（４３ｂ）と、
前記ライナー絶縁膜を介して前記第１半導体ピラー、前記第２半導体ピラー及び前記半導体部材から離隔したコア金属ピラー（４３ｄ）と、
を有する付記１に記載の半導体記憶装置。
前記絶縁体ピラー（４３）は、
前記第１半導体ピラー（４１）、前記第２半導体ピラー（４２）及び前記半導体部材（５０）に接したライナー絶縁膜（４３ｂ）と、
前記ライナー絶縁膜を介して前記第１半導体ピラー、前記第２半導体ピラー及び前記半導体部材から離隔したコア金属ピラー（４３ｄ）と、
を有する付記１に記載の半導体記憶装置。
【0084】
（付記４）
前記絶縁体ピラー（４３）は、前記第１半導体ピラー（４１）、前記第２半導体ピラー（４２）及び前記半導体部材（５０）に接したライナー絶縁膜（４３ｂ）を有し、
前記絶縁体ピラー（４３）内には、前記ライナー絶縁膜を介して前記第１半導体ピラー、前記第２半導体ピラー及び前記半導体部材から離隔したエアギャップ（４３ｃ）が形成されている付記１に記載の半導体記憶装置。
前記絶縁体ピラー（４３）は、前記第１半導体ピラー（４１）、前記第２半導体ピラー（４２）及び前記半導体部材（５０）に接したライナー絶縁膜（４３ｂ）を有し、
前記絶縁体ピラー（４３）内には、前記ライナー絶縁膜を介して前記第１半導体ピラー、前記第２半導体ピラー及び前記半導体部材から離隔したエアギャップ（４３ｃ）が形成されている付記１に記載の半導体記憶装置。
【0085】
（付記５）
前記半導体部材の形状は環状である付記１～４のいずれか１つに記載の半導体記憶装置。
前記半導体部材の形状は環状である付記１～４のいずれか１つに記載の半導体記憶装置。
【0086】
（付記６）
前記第１方向（Ｚ）から見た断面（ＸＹ）において、前記第１半導体ピラーと前記絶縁体ピラーとの界面（４７）と、前記第２半導体ピラーと前記絶縁体ピラーとの界面（４８）は、相互に平行な直線である付記１～５のいずれか１つに記載の半導体記憶装置。
前記第１方向（Ｚ）から見た断面（ＸＹ）において、前記第１半導体ピラーと前記絶縁体ピラーとの界面（４７）と、前記第２半導体ピラーと前記絶縁体ピラーとの界面（４８）は、相互に平行な直線である付記１～５のいずれか１つに記載の半導体記憶装置。
【0087】
（付記７）
基板（１０）と、
配線（８０）と、
をさらに備え、
前記第１方向において、前記積層体は前記基板と前記配線との間に配置されており、
前記第１半導体ピラー（４１）は前記基板に接続されており、
前記第２半導体ピラー（４２）は前記配線に接続されている付記１～６のいずれか１つに記載の半導体記憶装置。
基板（１０）と、
配線（８０）と、
をさらに備え、
前記第１方向において、前記積層体は前記基板と前記配線との間に配置されており、
前記第１半導体ピラー（４１）は前記基板に接続されており、
前記第２半導体ピラー（４２）は前記配線に接続されている付記１～６のいずれか１つに記載の半導体記憶装置。
【0088】
（付記８）
前記第１方向（Ｚ）及び前記第１半導体ピラーから前記第２半導体ピラーに向かう第２方向（Ｙ）に沿って拡がり、前記基板に接続され、前記積層体を前記第１方向及び前記第２方向に対して交差した第３方向（Ｘ）に沿って分断する導電板（９１）と、
前記導電板と前記積層体との間に配置された絶縁板（９２）と、
をさらに備えた付記７に記載の半導体記憶装置。
前記第１方向（Ｚ）及び前記第１半導体ピラーから前記第２半導体ピラーに向かう第２方向（Ｙ）に沿って拡がり、前記基板に接続され、前記積層体を前記第１方向及び前記第２方向に対して交差した第３方向（Ｘ）に沿って分断する導電板（９１）と、
前記導電板と前記積層体との間に配置された絶縁板（９２）と、
をさらに備えた付記７に記載の半導体記憶装置。
【0089】
（付記９）
前記導電板（９１）を介して前記第１半導体ピラーに任意の電位を印加可能である付記８に記載の半導体記憶装置。
前記導電板（９１）を介して前記第１半導体ピラーに任意の電位を印加可能である付記８に記載の半導体記憶装置。
【0090】
（付記１０）
前記配線（８０）は複数設けられており、各前記配線は前記第３方向（Ｘ）に延び、
前記導電板（９１）によって分断された前記積層体の各部分（３４）には、複数の前記柱状体（４０）が配置されており、
前記複数の柱状体は、第３方向に沿って配列された複数の列（４６）に属し、各前記列においては、複数の前記柱状体が前記第２方向（Ｙ）に沿って一列に配列されており、
前記積層体（３０）の前記部分（３４）に配置された複数の前記列間において、前記第２方向における前記柱状体の位置は相互に異なっており、
前記複数の柱状体の前記第２半導体ピラー（４２）は、相互に異なる前記配線（８０）に接続されている付記８または９に記載の半導体記憶装置。
前記配線（８０）は複数設けられており、各前記配線は前記第３方向（Ｘ）に延び、
前記導電板（９１）によって分断された前記積層体の各部分（３４）には、複数の前記柱状体（４０）が配置されており、
前記複数の柱状体は、第３方向に沿って配列された複数の列（４６）に属し、各前記列においては、複数の前記柱状体が前記第２方向（Ｙ）に沿って一列に配列されており、
前記積層体（３０）の前記部分（３４）に配置された複数の前記列間において、前記第２方向における前記柱状体の位置は相互に異なっており、
前記複数の柱状体の前記第２半導体ピラー（４２）は、相互に異なる前記配線（８０）に接続されている付記８または９に記載の半導体記憶装置。
【0091】
（付記１１）
前記第１方向（Ｚ）及び前記第１方向に対して直交する第２方向（Ｙ）に沿って拡がり、前記基板（１０）に接続され、前記積層体（３０）を前記第１方向及び前記第２方向に対して交差した第３方向（Ｘ）に沿って分断する導電板（９１）と、
前記導電板と前記積層体との間に配置された絶縁板（９２）と、
をさらに備え、
前記第１方向から見て、前記柱状体（４０）の形状は楕円形であり、その長径（４０Ｌ）が延びる方向は前記第２方向に対して傾斜している付記７に記載の半導体記憶装置。
前記第１方向（Ｚ）及び前記第１方向に対して直交する第２方向（Ｙ）に沿って拡がり、前記基板（１０）に接続され、前記積層体（３０）を前記第１方向及び前記第２方向に対して交差した第３方向（Ｘ）に沿って分断する導電板（９１）と、
前記導電板と前記積層体との間に配置された絶縁板（９２）と、
をさらに備え、
前記第１方向から見て、前記柱状体（４０）の形状は楕円形であり、その長径（４０Ｌ）が延びる方向は前記第２方向に対して傾斜している付記７に記載の半導体記憶装置。
【0092】
（付記１２）
前記配線（８０）は複数設けられており、各前記配線は前記第３方向（Ｘ）に延び、
前記導電板（９１）によって分断された前記積層体の各部分（３４）には、複数の前記柱状体（４０）が配置されており、
前記複数の柱状体は、第３方向に沿って配列された複数の列（４６）に属し、各前記列においては、複数の前記柱状体が前記第２方向（Ｙ）に沿って一列に配列されており、
複数の前記列間において、前記第２方向における前記柱状体の位置は相互に異なっており、
前記積層体（３０）の前記部分（３４）に配置された前記複数の柱状体の前記第２半導体ピラー（４２）は、相互に異なる前記配線（８０）に接続されている付記１１に記載の半導体記憶装置。
前記配線（８０）は複数設けられており、各前記配線は前記第３方向（Ｘ）に延び、
前記導電板（９１）によって分断された前記積層体の各部分（３４）には、複数の前記柱状体（４０）が配置されており、
前記複数の柱状体は、第３方向に沿って配列された複数の列（４６）に属し、各前記列においては、複数の前記柱状体が前記第２方向（Ｙ）に沿って一列に配列されており、
複数の前記列間において、前記第２方向における前記柱状体の位置は相互に異なっており、
前記積層体（３０）の前記部分（３４）に配置された前記複数の柱状体の前記第２半導体ピラー（４２）は、相互に異なる前記配線（８０）に接続されている付記１１に記載の半導体記憶装置。
【0093】
（付記１３）
複数の犠牲膜（３６）と複数の絶縁膜（３２）とを第１方向（Ｚ）に沿って交互に積層させることにより、積層体（３０）を作製する工程と、
前記積層体に前記第１方向に延びる貫通孔（３３）を形成する工程と、
前記貫通孔の側面において前記犠牲膜をエッチングすることにより、凹部（３７）を形成する工程と、
前記貫通孔の側面上に第１導電形（ｐ）の半導体層（５０ａ）を形成する工程と、
前記半導体層に対して異方性エッチングを施すことにより、前記半導体層における前記凹部内に配置されていない部分を除去して、前記半導体層における前記凹部内に配置された部分を相互に分断する工程と、
前記貫通孔内に第２導電形（ｎ）の半導体ピラー（４５）を形成する工程と、
前記半導体ピラーを前記第１方向に延びる第１半導体ピラー（４１）と前記第１方向に延びる第２半導体ピラー（４２）に分割する工程と、
前記第１半導体ピラーと前記第２半導体ピラーとの間に、絶縁体ピラー（４３）を形成する工程と、
前記犠牲膜（３６）を除去する工程と、
前記犠牲膜が除去された後の空間（９６）における前記半導体層が露出した面上に強誘電体層（６０）を形成する工程と、
前記空間内に電極膜（３１）を形成する工程と、
を備えた半導体記憶装置の製造方法。
複数の犠牲膜（３６）と複数の絶縁膜（３２）とを第１方向（Ｚ）に沿って交互に積層させることにより、積層体（３０）を作製する工程と、
前記積層体に前記第１方向に延びる貫通孔（３３）を形成する工程と、
前記貫通孔の側面において前記犠牲膜をエッチングすることにより、凹部（３７）を形成する工程と、
前記貫通孔の側面上に第１導電形（ｐ）の半導体層（５０ａ）を形成する工程と、
前記半導体層に対して異方性エッチングを施すことにより、前記半導体層における前記凹部内に配置されていない部分を除去して、前記半導体層における前記凹部内に配置された部分を相互に分断する工程と、
前記貫通孔内に第２導電形（ｎ）の半導体ピラー（４５）を形成する工程と、
前記半導体ピラーを前記第１方向に延びる第１半導体ピラー（４１）と前記第１方向に延びる第２半導体ピラー（４２）に分割する工程と、
前記第１半導体ピラーと前記第２半導体ピラーとの間に、絶縁体ピラー（４３）を形成する工程と、
前記犠牲膜（３６）を除去する工程と、
前記犠牲膜が除去された後の空間（９６）における前記半導体層が露出した面上に強誘電体層（６０）を形成する工程と、
前記空間内に電極膜（３１）を形成する工程と、
を備えた半導体記憶装置の製造方法。
【0094】
（付記１４）
前記絶縁体ピラーを形成する工程は、前記貫通孔内における前記第１半導体ピラーと前記第２半導体ピラーを除く空間に単一の組成の絶縁性材料を埋め込む工程を有する付記１３に記載の半導体記憶装置の製造方法。
前記絶縁体ピラーを形成する工程は、前記貫通孔内における前記第１半導体ピラーと前記第２半導体ピラーを除く空間に単一の組成の絶縁性材料を埋め込む工程を有する付記１３に記載の半導体記憶装置の製造方法。
【0095】
（付記１５）
前記積層体（３０）に、前記第１方向（Ｚ）及び前記第１半導体ピラーから前記第２半導体ピラーに向かう第２方向（Ｙ）に沿って拡がるトレンチ（９５）を形成する工程をさらに備え、
前記犠牲膜を除去する工程は、前記トレンチを介して前記犠牲膜をエッチングする工程を有し、
前記強誘電体層を形成する工程は、前記トレンチを介して前記空間（９６）の内面上に強誘電体材料を堆積させる工程を有し、
前記電極膜を形成する工程は、
前記トレンチ及び前記空間の内面上に導電性材料を堆積させる工程と、
前記導電性材料に対して異方性エッチングを施すことにより、前記導電性材料における前記トレンチ内に配置された部分を除去する工程と、
を有する付記１３又は１４に記載の半導体記憶装置の製造方法。
前記積層体（３０）に、前記第１方向（Ｚ）及び前記第１半導体ピラーから前記第２半導体ピラーに向かう第２方向（Ｙ）に沿って拡がるトレンチ（９５）を形成する工程をさらに備え、
前記犠牲膜を除去する工程は、前記トレンチを介して前記犠牲膜をエッチングする工程を有し、
前記強誘電体層を形成する工程は、前記トレンチを介して前記空間（９６）の内面上に強誘電体材料を堆積させる工程を有し、
前記電極膜を形成する工程は、
前記トレンチ及び前記空間の内面上に導電性材料を堆積させる工程と、
前記導電性材料に対して異方性エッチングを施すことにより、前記導電性材料における前記トレンチ内に配置された部分を除去する工程と、
を有する付記１３又は１４に記載の半導体記憶装置の製造方法。
【符号の説明】
【0096】
１、２、３、４、５：半導体記憶装置
１０：基板
２０：下部構造体
２１：絶縁膜
２２：下部半導体ピラー
２３：下部選択ゲート電極膜
２４：下部選択ゲート絶縁膜
２５：ソース側選択トランジスタ
３０：積層体
３１：電極膜
３２：電極間絶縁膜
３３：貫通孔
３４：部分
３６：犠牲膜
３７：凹部
４０：柱状体
４０Ｌ：長径
４０Ｓ：短径
４１：ソースピラー
４２：ドレインピラー
４３：絶縁体ピラー
４３ａ：コア絶縁ピラー
４３ｂ：ライナー絶縁膜
４３ｃ：エアギャップ
４３ｄ：コア金属ピラー
４５：半導体ピラー
４６：列
４７、４８：界面
５０：半導体部材
５０ａ：半導体層
６０：強誘電体層
６１：界面絶縁層
７０：上部構造体
７１：絶縁膜
７２：上部半導体ピラー
７３：上部選択ゲート電極膜
７４：上部選択ゲート絶縁膜
７５：ドレイン側選択トランジスタ
８０：ビット線
９０：ＳＴ構造体
９１：導電板
９２：絶縁板
９５：トレンチ
９６：空間
１００：メモリセルトランジスタ
１００ａ：プリチャージ
１０１：レジストマスク
１０２：開口部
１０：基板
２０：下部構造体
２１：絶縁膜
２２：下部半導体ピラー
２３：下部選択ゲート電極膜
２４：下部選択ゲート絶縁膜
２５：ソース側選択トランジスタ
３０：積層体
３１：電極膜
３２：電極間絶縁膜
３３：貫通孔
３４：部分
３６：犠牲膜
３７：凹部
４０：柱状体
４０Ｌ：長径
４０Ｓ：短径
４１：ソースピラー
４２：ドレインピラー
４３：絶縁体ピラー
４３ａ：コア絶縁ピラー
４３ｂ：ライナー絶縁膜
４３ｃ：エアギャップ
４３ｄ：コア金属ピラー
４５：半導体ピラー
４６：列
４７、４８：界面
５０：半導体部材
５０ａ：半導体層
６０：強誘電体層
６１：界面絶縁層
７０：上部構造体
７１：絶縁膜
７２：上部半導体ピラー
７３：上部選択ゲート電極膜
７４：上部選択ゲート絶縁膜
７５：ドレイン側選択トランジスタ
８０：ビット線
９０：ＳＴ構造体
９１：導電板
９２：絶縁板
９５：トレンチ
９６：空間
１００：メモリセルトランジスタ
１００ａ：プリチャージ
１０１：レジストマスク
１０２：開口部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】