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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-11-29
(45)【発行日】2024-12-09
(54)【発明の名称】セグメント化デジタル・アナログ変換器
(51)【国際特許分類】
H03M 1/66 20060101AFI20241202BHJP
H03M 1/68 20060101ALI20241202BHJP
H03M 1/10 20060101ALN20241202BHJP
H03M 1/78 20060101ALN20241202BHJP
【ＦＩ】
H03M1/66 C
H03M1/68
H03M1/10 B
H03M1/78
【請求項の数】
5
(21)【出願番号】P 2021166546
(22)【出願日】2021-10-11
(62)【分割の表示】P 2019571254の分割
【原出願日】2017-06-21
(65)【公開番号】P2022003830
(43)【公開日】2022-01-11
【審査請求日】2021-11-07
(73)【特許権者】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】ジュン ジャン
【審査官】工藤 一光
(56)【参考文献】
【文献】特開２０００－６８８３０（ＪＰ，Ａ）
【文献】特開平９－６４７４４（ＪＰ，Ａ）
【文献】特開平９－２８９４５０（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１１／００３７６３０（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｍ１／１０－３／０４
(57)【特許請求の範囲】
【請求項1】
バイナリコード化デジタル信号をアナログ出力信号に変換するデジタル・アナログ変換器（ＤＡＣ）回路であって、前記バイナリコード化デジタル信号を受信するように構成される入力と、前記バイナリコード化デジタル信号の第１のサブワードを提供するように構成される第１のビット出力と、前記バイナリコード化デジタル信号の第２のサブワードを提供するように構成される第２のビット出力とを有するデコーダと、
前記第１のビット出力に結合される第１の入力と、前記第２のビット出力に結合される第２の入力と、較正符号出力とを有する較正メモリと、
前記第１のビット出力に結合される第１の入力と、基準電圧信号を受信するための第２の入力と、出力とを有する抵抗器ＤＡＣと、
前記較正メモリの較正符号出力に結合される第１の入力と、前記第２のビット出力に結合される第２の入力と、出力とを有する較正回路と、
前記抵抗器ＤＡＣの出力に結合される第１の入力と、前記較正回路の出力に結合される第２の入力と、出力とを有し、前記アナログ出力信号を出力する補間ＤＡＣと、
を含む、ＤＡＣ回路。
【請求項2】
請求項１に記載のＤＡＣ回路であって、前記デコーダが、前記バイナリコード化デジタル信号の第３のサブワードを提供するように構成される中間ビット出力を更に有する、ＤＡＣ回路。
【請求項3】
請求項１に記載のＤＡＣ回路であって、前記抵抗器ＤＡＣが、抵抗器２抵抗器（Ｒ－２Ｒ）ＤＡＣである、ＤＡＣ回路。
【請求項4】
請求項１に記載のＤＡＣ回路であって、前記抵抗器ＤＡＣが、
前記第２の入力と、複数の抵抗器と、複数のタップノードとを含む抵抗分圧器と、
複数のチョッパー抵抗器を含む抵抗チョッパー回路と、
前記複数のチョッパー抵抗器に結合され、チョッパーコードに基づいて前記チョッパー抵抗器のうちの対応する一つを前記抵抗分圧器の前記第２の入力に選択的に接続するための複数のチョッパースイッチを含む、チョッパースイッチング回路と、
を含む、ＤＡＣ回路。
【請求項5】
請求項１に記載のＤＡＣ回路であって、前記抵抗器ＤＡＣが行列ＤＡＣであり、
前記行列ＤＡＣが、
行線のセットと、
前記第１のサブワードの上位セットのビットに基づいて前記行線のセットに沿って第１のスイッチング制御信号のセットを提供する第１のデコーダと、
前記第１のサブワードの下位セットのビットに基づいて第２のスイッチング制御信号のセットを提供する第２のデコーダと、
複数の行と複数の列とを備える抵抗器の行列であって、各行において直列に接続された複数の抵抗器の間にタップノードのセットが定義される、前記抵抗器の行列と、
列線のセットと、
前記第１のスイッチング制御信号のセットのうち一つのスイッチング制御信号に基づいて前記複数の行の一つの行に対応する前記タップノードのセットを前記列線のセットに選択的に接続するように前記抵抗器の行列に対応して構成される第１の複数のスイッチのセットと、
前記第２のスイッチング制御信号のセットのうち一つのスイッチング制御信号に基づいて前記列線のセットのうち対応する一つの列線を前記行列ＤＡＣの出力に選択的に接続するように前記列線のセットに対応して構成される第２の複数のスイッチのセットと、
を含む、ＤＡＣ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、デジタル・アナログ変換器回路（ＤＡＣ）に関する。ＤＡＣ回路はしばしば、デジタル値を様々な応用例のためのアナログ信号に変換するために、マイクロコントローラ又はマイクロプロセッサ回路と共に用いられる（又は、これらに組み込まれる）。医療用デバイス、光学デバイス、産業用制御製品、ディスプレイドライバなどの、多くの応用例において、高いＤＡＣ精度が望ましい。より精度の高いＤＡＣは、典型的に、かなりの回路エリアを占有し、ビット精度が上がると、概してスイッチ及び抵抗器要素の数が著しく増加することになる。加えて、高いビット精度を提供するＤＡＣ回路には、より多くの較正メモリ及び較正時間が必要である。
【発明の概要】
【0002】
開示される例は、逐次近似抵抗器アナログ・デジタル変換器（ＳＡＲ ＡＤＣ）又は任意の他のタイプのＤＣを含むがこれらに限定されない、任意の適切な応用例において使用可能な、セグメント化ＤＡＣ回路を提供する。セグメント化ＤＡＣ回路は、最上位ビット（ＭＳＢ）を含む第１のサブワードを第１のアナログ出力信号に変換するための抵抗器ＤＡＣと、第１のアナログ出力信号をオフセットするための補間ＤＡＣと、第２及び第３のサブワードの値を表すデジタル補間コード信号を提供するために変調器コードを変調するためのシグマデルタ変調器（ＳＤＭ）などの変調器回路とを含む。補間コード信号は、第１のアナログ出力信号をオフセットするために補間ＤＡＣに提供される。或る例において、抵抗器ＤＡＣは、第１のサブワードを変換するために従来の抵抗器ＤＡＣよりも少ないスイッチ及び抵抗器要素を備える、抵抗器２抵抗器（Ｒ－２Ｒ）ＤＡＣ回路である。さらに開示されるセグメント化ＤＡＣ回路が、第１のサブワードを第１のアナログ出力信号に変換するための抵抗器ＤＡＣ、抵抗性順序要素整合（ＯＥＭ）回路、抵抗チョッパー回路、及び、アナログ出力信号を提供するために第２のサブワードに基づいて第１のアナログ出力信号をオフセットするための補間ＤＡＣを含む。さらに開示される例が、Ｋビットデジタル入力信号を変換するためにＤＡＣ回路を較正するためのＤＡＣ較正方法を含み、デジタル入力信号は、最上位ビットを含むＭビットの第１のサブワード、Ｉビットの第２のサブワード、及び、最下位ビットを含むＬビット第３のサブワードを含み、Ｋ＝Ｍ＋Ｉ＋Ｌである。この方法は、第１のサブワードのＭ＋１値の対応するセットについて、Ｍビット抵抗器ＤＡＣの整数Ｍ＋１出力電圧を測定すること、第２のサブワードの２Ｉ固有値の対応するセットについて、Ｉビット補間ＤＡＣの２Ｉ出力電圧を測定すること、及び、第３のサブワードの２Ｌ固有値の対応するセットについて、ＬビットＳＤＭの２Ｌ出力電圧を測定することを含む。この方法は更に、測定した出力電圧に基づいてＫビット出力電圧値を計算すること、抵抗器ＤＡＣ、補間ＤＡＣ、及びＳＤＭについて較正コードを計算すること、抵抗器ＤＡＣ、補間ＤＡＣ、及びＳＤＭについての較正コードに基づいてＤＡＣ回路についてのＫビット較正コードを計算すること、並びに、Ｋビット較正コードをメモリに記憶することを含む。
【図面の簡単な説明】
【0003】
【図1】抵抗器２抵抗器（Ｒ－２Ｒ）最上位ビット（ＭＳＢ）ＤＡＣを備えるセグメント化デジタル・アナログ変換器（ＤＡＣ）の概略図である。
【0004】
【図2】セグメント化ＤＡＣの一実装又は構成の例示の動作を図示する概略図である。
【0005】
【図3】セグメント化ＤＡＣの別の実装又は構成の例示の動作を図示する概略図である。
【0006】
【図4】チョッパー回路を備えるセグメント化ＤＡＣにおける例示の８ビットＲ－２Ｒ ＭＳＢ ＤＡＣの概略図である。
【0007】
【図5】チョッパー回路を備えるセグメント化ＤＡＣにおける例示の１２ビットＲ－２Ｒ ＭＳＢ ＤＡＣの概略図である。
【0008】
【図6】チョッパー回路を備えないセグメント化ＤＡＣにおける例示の８ビットＲ－２Ｒ ＭＳＢ ＤＡＣの概略図である。
【0009】
【図7】セグメント化ＤＡＣにおける例示の８ビット行列ＭＳＢ ＤＡＣの概略図である。
【0010】
【図8】セグメント化ＤＡＣにおける例示の８ビットバイナリ重み付けＭＳＢ ＤＡＣの概略図である。
【0011】
【図9】セグメント化ＤＡＣのＭＳＢ ＤＡＣにおいて７つのＯＥＭスイッチング回路を備える、例示の順序要素整合（ＯＥＭ）回路の概略図である。
【0012】
【図10】９ビットＲ－２Ｒ ＭＳＢ ＤＡＣ回路を備える例示の１２ビット抵抗器ＤＡＣ、及び、７つのＯＥＭスイッチング回路を備える、例示の順序要素整合（ＯＥＭ）回路の概略図である。
【0013】
【図11】セグメント化ＤＡＣのＭＳＢ ＤＡＣにおける、４ビットＲ－２Ｒ ＭＳＢ ＤＡＣ回路を備える例示の８ビット抵抗器ＤＡＣ、及び、１５のＯＥＭスイッチング回路を備える、別の例示の順序要素整合（ＯＥＭ）回路の概略図である。
【0014】
【図12】セグメント化ＤＡＣ回路のＭＳＢ ＤＡＣにおける、５ビットＲ－２Ｒ ＭＳＢ ＤＡＣ回路を備える例示の８ビット抵抗器ＤＡＣ、及び、７つのＯＥＭスイッチング回路を備える、別の例示の順序要素整合（ＯＥＭ）回路の概略図である。
【0015】
【図13】セグメント化ＤＡＣ回路のＭＳＢ ＤＡＣにおける、９ビットＲ－２Ｒ ＭＳＢ ＤＡＣ回路を備える例示の１２ビット抵抗器ＤＡＣ、及び、７つのＯＥＭスイッチング回路を備える、別の例示の順序要素整合（ＯＥＭ）回路の概略図である。
【0016】
【図14】セグメント化ＤＡＣにおける例示の４ビット補間ＤＡＣの概略図である。
【0017】
【図15】セグメント化ＤＡＣにおける別の補間ＤＡＣ又は補間増幅器ＤＡＣの概略図である。
【0018】
【図16】チョッパー機能性を備えないセグメント化ＤＡＣにおける別の補間ＤＡＣの概略図である。
【0019】
【図17】チョッパー機能性を備えるセグメント化ＤＡＣにおける別の補間ＤＡＣの概略図である。
【0020】
【図18】セグメント化ＤＡＣにおいて４ビットのシグマデルタコードを補間ＤＡＣに提供するための、例示のシグマデルタ変調器（ＳＤＭ）及び動的要素整合（ＤＥＭ）の概略図である。
【0021】
【図19】セグメント化ＤＡＣにおけるシグマデルタ変調器の動作を図示するノイズ整形モデルの概略図である。
【0022】
【図20】セグメント化ＤＡＣにおける動的要素整合のための例示のチョップ信号のグラフである。
【0023】
【図21】セグメント化ＤＡＣにおける例示の較正回路実装の概略図である。
【0024】
【図22】セグメント化ＤＡＣにおける、ＭＳＢ抵抗器ＤＡＣ及び／又は補間ＤＡＣに関連して用いられる例示のチョッパー機能性の概略図である。
【図23】セグメント化ＤＡＣにおける、ＭＳＢ抵抗器ＤＡＣ及び／又は補間ＤＡＣに関連して用いられる例示のチョッパー機能性の概略図である。
【図24】セグメント化ＤＡＣにおける、ＭＳＢ抵抗器ＤＡＣ及び／又は補間ＤＡＣに関連して用いられる例示のチョッパー機能性の概略図である。
【0025】
【図25】セグメント化ＤＡＣを較正するための例示の較正方法又はプロセスのフローチャートである。
【0026】
【図26】別の較正方法のフローチャートである。
【0027】
【0028】
【0029】
【0030】
【0031】
【0032】
【0033】
【0034】
【0035】
【0036】
【図38】例示の較正コードのグラフである。
【0037】
【図39】セグメント化ＤＡＣにおける例示の微分非直線性（ＤＮＬ）のグラフである。
【0038】
【図40】セグメント化ＤＡＣにおける例示の積分非直線性（ＩＮＬ）のグラフである。
【0039】
【図41】セグメント化ＤＡＣにおいていずれの抵抗器ＤＡＣチョップ機能も備えない、理想的な抵抗器ラダー及び不整合抵抗器ラダーのための例示の抵抗器ＤＡＣ ＤＮＬのグラフである。
【0040】
【図42】セグメント化ＤＡＣにおいていずれの抵抗器ＤＡＣチョップ機能も備えない、理想的な抵抗器ラダー及び不整合抵抗器ラダーのための例示の抵抗器ＤＡＣ ＩＮＬのグラフである。
【0041】
【0042】
【図44】セグメント化ＤＡＣにおいて抵抗器ＤＡＣチョップ機能を備える、理想的な抵抗器ラダー及び不整合抵抗器ラダーのための例示の抵抗器ＤＡＣ ＤＮＬを示すグラフである。
【0043】
【図45】セグメント化ＤＡＣにおいて抵抗器ＤＡＣチョップ機能を備える、理想的な抵抗器ラダー及び不整合抵抗器ラダーのための例示の抵抗器ＤＡＣ ＤＮＬを示すグラフである。
【発明を実施するための形態】
【0044】
図面において、全体を通して同様の参照番号は同様の要素を指し、様々な特徴は必ずしも一定の縮尺で描画されているとは限らない。下記の説明及び特許請求の範囲において、「含んでいる」、「含む」、「有している」、「有する」、「備える」、又はそれらの変形の用語は、「含む」と同様に包含的であるものと意図され、したがって、「含むがこれらに限定されない」ことを意味するものと解釈されるべきである。また「結合する」という用語は、間接的又は直接的な電気的又は機械的接続、或いはそれらの組み合わせを含むことが意図される。例えば、第１のデバイスが、第２のデバイスに結合するか、又は第２のデバイスと結合されている場合、その接続は、直接的電気接続を介するものか、又は、一つ又は複数の介在デバイス及び接続を介した間接的電気接続を介するものであり得る。
【0045】
図１は、例示のセグメント化ＤＡＣ回路１００を示し、セグメント化ＤＡＣ回路１００は、デジタル入力信号ＣＯＤＥの値を表すアナログ出力信号ＶＯＵＴを提供するために、変換のためのＫビットバイナリコード化デジタル入力信号を受信する入力１０４を備える入力デコーダ１０２を含む。デジタル入力信号ＣＯＤＥは、Ｍビットの第１のサブワード（ＭＳＢ）、Ｉビットの第２のサブワード（ＩＳＢ）、及び、Ｌビットの第３のサブワードを含み、Ｍ、Ｉ、及びＬは各々１より大きく、Ｋ＝Ｍ＋Ｉ＋Ｌである。第１のサブワードは、本明細書では「ＭＳＢサブワード」と呼ばれ、Ｍビットを有し、デジタル入力信号ＣＯＤＥの最上位ビットを含む。第３のサブワードＬＳＢは、デジタル入力信号ＣＯＤＥの最下位ビットを含む。デコーダ１０２は、Ｍビットの第１のワードＭＳＢを較正メモリ１０８のアドレス（ＡＤＤＲ）入力に提供する出力１０６－Ｍを含む。デコーダ１０２は更に、Ｉビットの第２のサブワードＩＳＢを提供する出力１０６－Ｉ、及び、Ｌビットの第３のサブワードＬＳＢを提供する更なる出力１０６－Ｌを含む。本例におけるデコーダ１０２は、デジタル入力信号ＣＯＤＥを、改変なしにＭＳＢ、ＩＳＢ、及びＬＳＢサブワード内にバッファ及び解析（ｐａｒｓｅ）する。他の例において、デコーダ１０２は、デジタル入力信号ＣＯＤＥ上で他のデジタル信号動作を行うことができる。他の実装において、デコーダ１０２を省くことができる。デジタル入力信号ＣＯＤＥは、マイクロコントローラ（図示せず）などの任意の適切なデジタル信号源から受信され得る。
【0046】
較正メモリ１０８は、第１のアドレス入力ＡＤＤＲにおいて受信された第１のサブワードＭＳＢに従って、又は、デコーダ出力１０６－Ｉからの別のアドレス入力ＡＤＤＲ２において受信された第２のサブワードＩＳＢに従ってインデックスされた、較正データを記憶する。一例において、メモリ１０８は、第１のサブワードＭＳＢの較正のための較正データのＫ×Ｍビットの第１のセット、第２のサブワードＩＳＢの較正のための較正データのＫ×Ｍビットの第２のセット、及び、第３のサブワードＬＳＢの較正のための較正データのＫ×Ｍビットの第３のセットを記憶する。或る例において、較正メモリ１０８は、デジタル入力信号ＣＯＤＥに基づく較正データから、較正コードＣＡＬ ＣＯＤＥを提供する。ＤＡＣ回路１００はまた、選択又はイネーブル信号ＯＥＭ＿ＥＮを受信するために、イネーブル入力１１２を備えるマルチプレクサ１１０を含む。マルチプレクサ１１０は、ＯＥＭメモリ１１４からＭビットＯＥＭ信号を受信する第１の入力１１６、及び、Ｍビットの第１のサブワードＭＳＢを受信する第２の入力を含む。マルチプレクサ１１０の出力１１８が、Ｍビットの入力信号をＭビットＭＳＢ抵抗器ＤＡＣ１２０に提供する。
【0047】
一例において、抵抗器ＤＡＣ１２０は、抵抗器回路と、マルチプレクサ出力１１８からのＭビット入力に従って動作するスイッチング回路とを含む、抵抗器２抵抗器（Ｒ－２Ｒ）ＤＡＣである。他の例において、抵抗器ＤＡＣ１２０は、マルチプレクサ出力に従って動作するスイッチング回路を備える分圧器を提供するため、抵抗ラダー回路（例えば、下記の図８）とすることができる。他の実装において、抵抗器ＤＡＣ１２０は、マルチプレクサ出力１１８からのＭビット入力に従って動作する分圧器を提供するための、行及び列で形成される抵抗器要素及びスイッチの行列を含む、抵抗行列ＤＡＣ回路（例えば、下記の図７）である。抵抗器ＤＡＣ１２０は、分圧器出力を第１のアナログ出力信号に提供するために、基準電圧に従って動作する。図示された例において、抵抗器ＤＡＣ１２０は、基準電圧ＶｒｅｆＨ及びＶｒｅｆＬを受け取るために、第１及び第２の入力１２１－Ｈ及び１２１－Ｌを含む。マルチプレクサ出力１１８からのＭビット入力に従って、基準電圧ＶｒｅｆＨ及びＶｒｅｆＬのレベルにおいて、又は基準電圧ＶｒｅｆＨのレベルとＶｒｅｆＬのレベルとの間で、第１の変換器出力１２２において第１のアナログ出力信号を提供するために、抵抗器ＤＡＣ１２０において抵抗器によって分圧器回路が形成される。動作においてマルチプレクサ１１０が出力１１８において第１のサブワードを送達するとき、第１のアナログ出力信号は第１のサブワードＭＳＢの値を表す。図１の例において、抵抗器ＤＡＣ１２０は、第１及び第２の出力１２２－Ｈ及び１２２－Ｌにおいて、差動の第１のアナログ出力信号ＶＨ、ＶＬを提供する。他の可能な実装において、抵抗器ＤＡＣ１２０は、シングルエンドの第１のアナログ出力信号を提供する。或る例において、抵抗器ＤＡＣ１２０は、入力１２４において受信される単一ビット又はマルチビットのチョッパースイッチング制御信号「チョップ（ｃｈｏｐ）」に従って動作する、抵抗チョッパー回路を含む。
【0048】
また、ＤＡＣ回路１００は、アナログ出力信号ＶＯＵＴを提供する出力１２８を備える補間ＤＡＣ１２６を含む。補間ＤＡＣ１２６は、Ｎビットデジタル補間コード信号ＩＣＯＤＥを受信する入力１３０を含み、Ｎは１より大きい整数である。補間ＤＡＣ１２６は、アナログ出力信号ＶＯＵＴを提供するために、補間コード信号ＩＣＯＤＥに基づいて第１のアナログ出力信号ＶＨ、ＶＬをオフセットする。一例において、補間ＤＡＣ１２６は、補間コード信号ＩＣＯＤＥによって決定される量だけ、第１のアナログ出力信号を増加又は減少させる。或る実装において、補間ＤＡＣ１２６は、入力１２７において受信されるチョッパー信号「ｃｈｏｐ」に従って動作するチョッピング回路を含む。図示される例において、補間ＤＡＣ１２６はオフセット増幅器として動作し、オフセット増幅器は、抵抗器ＤＡＣ１２０の出力１２２－Ｈ、１２２－Ｌに接続される差動非反転入力（＋）、及び、アナログ出力信号ＶＯＵＴのフィードバックを提供するために、出力１２８に接続される反転入力（－）を備える。
【0049】
ＤＡＣ回路１００は、較正回路１３５を備える較正及び動的要素整合（ＤＥＭ）回路１３４も含む。回路１３４は、較正メモリ１０８のデータ出力（ＤＡＴＡ）から較正コード（ＣＡＬＣＯＤＥ）を受信する入力１３２を含む。或る例における較正及びＤＥＭ回路１３４は、デコーダ出力１０６－Ｉからの第２のサブワードＩＳＢ、及びデコーダ出力１０６－Ｌからの第３のサブワードＬＳＢも受信する。或る例における回路１３４は、シグマデルタ変調器１３６（ＳＤＭ）も含む。一例において、ＳＤＭ１３６は１次変調器である。他の例において、２次又はより高次の変調器を用いることができる。較正回路１３５は、較正コードＣＡＬ ＣＯＤＥ並びに第２及び第３のサブワードＩＳＢ、ＬＳＢに基づいて、変調器コードＳＤＣＯＤＥをＳＤＭ１３６に提供する。一実装において、ＳＤＭ１３６は、第２及び第３のサブワードＩＳＢ、ＬＳＢの値を表すＮビットデジタル補間コード信号ＩＣＯＤＥを提供するために、較正回路１３５からの変調器コードＳＤＣＯＤＥを変調し、ＮはＩ＋Ｌよりも小さい。別の例において、ＳＤＭ１３６は、第１及び第２のサブワードＩＳＰ、ＬＳＢに基づいてＮビット補間コード信号を変調する。或る例において、ＳＤＭ１３６は、回路１３４の出力１３８においてＮビットデジタル補間コード信号ＩＣＯＤＥを提供する。ＳＤＭ出力は、第２及び第３のサブワードＩＳＢ、ＬＳＢの値を表す。マルチプレクサ１４０は、単一ビット解像度選択信号ＲＥＳ＿ＳＥＬを受信する制御入力１４２を含む。ＲＥＳ＿ＳＥＬ信号の一状態において、マルチプレクサ１４０は、ＤＡＣ回路１００の（Ｍ＋Ｉ＋Ｌ）ビット解像度について、補間ＤＡＣ１２６の入力１３０において回路１３４の出力１３８からＮビット補間コード信号ＩＣＯＤＥを提供する。ＲＥＳ＿ＳＥＬ信号の別の状態において、マルチプレクサ１４０は、デコーダ出力１０６－Ｌから補間ＤＡＣ入力１３０へＬＳＢサブワード信号を提供する。補間ＤＡＣ１３０は、出力電圧信号ＶＯＵＴを生成するためにマルチプレクサ１４０によって提供される補間コードＩＣＯＤＥに従って、第１のアナログ出力信号ＶＨ、ＶＬをオフセットする。
【0050】
図２及び図３も参照すると、図２は、例示の１６ビット（Ｋ＝１６）の例示デジタル入力信号２００（ＣＯＤＥ）を示す。１６ビットの例示デジタル入力信号２００は、（図１のデコーダ出力１０６－Ｍにおいて提供される）Ｍ＝４の８ビットの第１のサブワードＭＳＢ、並びに、４ビットの中間の第２のサブワードＩＳＢ（Ｉ＝４）、及び４ビットの第３のサブワードＬＳＢ（Ｌ＝４）を含む。最上位サブワードＭＳＢはビットｄａｃ＜１５：８＞（ｄａｃｍ＜７：０＞）を含み、第２のサブワードＩＳＢはビットｄａｃ＜７：４＞を含み、第３のサブワードＬＳＢはビットｄａｃ＜３：０＞を含む。この例について変換フロー２０１が図２に示されており、変換フロー２０１は、２０２におけるＭ＝８ビットの第１のサブワードのナイキストサンプリング変換、及び、２０４における更なる変換を含み、２０４における更なる変換では、Ｉ＝４ビットの中間の第２のサブワードＩＳＢがナイキストサンプリング変換される。変換２０１は、図２において概略的に示されるように、抵抗器ＤＡＣ１２０及び補間ＤＡＣ１２６の動作と等価である。図２は、２１０において、セグメント化ＤＡＣ回路１００の一実装又は構成の例示的動作も示す。この例では、２０２及び２０４における第１及び第２のサブワードの８ビット及び４ビットのナイキスト変換は、２０６における第３のサブワードＬＳＢのＬ＝４ビットのオーバーサンプリング変換によって補足される。或る例において、変換は、図２の２０８に示される１／４ＬＳＢ較正ステップによって増補される。図３は、セグメント化ＤＡＣの別の実装又は構成の動作フロー３００を示す。この例では、３０２におけるナイキストサンプリング変換、及び、第２のサブワード（ＩＳＢ）のＩ＝４ビットのナイキストサンプリング変換のために、１２ビット抵抗器ＤＡＣ１２０が用いられる（Ｍ＝１２）。図２及び図３の例はどちらも、セグメント化ＤＡＣ回路１００のための１６ビット解像度を提供する。これらの例は非限定的であり、Ｋ、Ｍ、Ｉ、及びＬについて任意の適切な値を用いる他の実装が可能である。
【0051】
図４は、セグメント化ＤＡＣ回路１００における例示の８ビットＲ－２Ｒ ＭＳＢ ＤＡＣを示す。この例は、チョッパー回路及び動的要素整合回路要素も含むが、すべての可能な実装に必須ではない。この例における抵抗器ＤＡＣ１２０は、Ｒ－２Ｒ回路４０１を含む抵抗器回路４００と第１のスイッチング回路４１１とを備えるＲ－２Ｒ ＤＡＣ回路である。抵抗器ＤＡＣ１２０は、第１のアナログ出力信号ＶＨ、ＶＬを、差動の第１の変換器出力１２２－Ｈ及び１２２－Ｌに提供するように接続される。回路４００は、基準電圧信号ＶｒｅｆＨ、ＶｒｅｆＬを受信するための入力１２１－Ｈ及び１２１－Ｌを備える抵抗分圧器、並びに、抵抗値１Ｒ、２Ｒの抵抗器要素に形成される抵抗器を提供する。
【0052】
回路は、個々にタップノード４０５を含む一連のセグメントとして構成される。Ｒ－２Ｒ回路４０１は、Ｍ個又はそれより少ないセグメントを含み、各セグメントが、差動出力１２２の対応する１つに個々に関連付けられる２つのＲ－２Ｒ部分を有する。Ｒ－２Ｒ部分の各々は、他のセグメントの１Ｒ要素と直列に接続される１Ｒの抵抗値を有する抵抗器要素、並びに、対応するタップノード４０５においてスイッチング回路に接続される抵抗２Ｒを有する抵抗器要素を含む。図示された例は差動Ｒ－２Ｒ回路である。単一の出力線１２２を備えるシングルエンド制限が可能であり、各Ｒ－２Ｒセグメントは、単一の１Ｒ要素及び単一の２Ｒ要素を含む。個々の抵抗器要素（１Ｒ及び／又は２Ｒ）は、単一の抵抗器構成要素とすることができ、或いは、対応する１Ｒ又は２Ｒ抵抗を提供するために任意の適切な直列及び／又は並列構成で接続される複数の抵抗器構成要素とすることができる。図示された実装では、Ｒ－２Ｒセグメントの各々における両方の２Ｒ要素に単一のタップノード４０５が接続される。第１のスイッチング回路４１１は、タップノード４０５のうちの対応する１つと分圧器入力１２１との間に個々に接続される、複数のスイッチＳを含む。図示された差動の例では、スイッチング回路４１１は、各Ｒ－２Ｒセグメントについて第１及び第２のスイッチを含み、各スイッチは、セグメントタップノード４０５と入力１２１－Ｈ、１２１－Ｌのうちの対応する１つとの間に接続される。回路４１１のスイッチは、対応するセグメントタップノード４０５を入力１２１－Ｈ（ＶｒｅｆＨ）又は入力１２１－Ｌ（ＶｒｅｆＬ）と接続するために、第１のサブワードビットｄａｃｍ＜７：０＞（ｄａｃ，１３：８）のうちの対応する１つに従って相補的に動作される。
【0053】
図４の例では、抵抗器回路４０１は、第１の６つのＭＳＢビットｄａｃｍ＜５：０＞に従って切り替えられる６つのセグメントを含み、残りの２つのＭＳＢビットｄａｃｍ＜７：６＞は、サーモメータデコーダ４０４への入力として提供される。デコーダ４０４は、順序要素整合（ＯＥＭ）スイッチング回路４１２を動作させるためにサーモメータコード化スイッチング信号Ｔ＜２：０＞を提供する出力４０６を含む。順序要素整合は、３セットのＯＥＭ抵抗器要素を備える抵抗ＯＥＭ回路４０２によって実装される。一例において、抵抗器要素は抵抗２Ｒを有する。各セットの２Ｒ要素が、そのセットのＯＥＭタップノード４０７と出力１２２－Ｈ、１２２－Ｌの対応する１つとの間に接続される。ＯＥＭスイッチング回路４１２は、サーモメータデコーダ４０４からのスイッチング制御信号Ｔ＜２：０＞によって設定されるＯＥＭコードに基づいて、分圧器入力１２１と第１の変換器出力１２２との間でＯＥＭ抵抗器要素のうちの対応する１つを選択的に接続するための２つのＯＥＭスイッチの３つのセットを含む。ＯＥＭスイッチは、対応するＯＥＭタップノード４０７を入力１２１－Ｈ（ＶｒｅｆＨ）又は入力１２１－Ｌ（ＶｒｅｆＬ）と接続するために、制御信号Ｔ＜２：０＞のうちの対応する１つに従って相補的に動作される。
【0054】
図４の抵抗器ＤＡＣ１２０はまた、抵抗値２Ｒの複数のチョッパー抵抗器を備える抵抗チョッパー回路４０３と、チョッパースイッチング回路４１３とを含む。チョッパースイッチング回路４１３は、チョッパーコード「ｃｈｏｐ」を受信するための入力１２４と、チョッパー抵抗器のうちの対応する１つを分圧器入力１２１－Ｈ及び１２１－Ｌに選択的に同時に接続するためのチョッパースイッチとを含む。いくつかの実施形態において、チョッパー回路要素を省き、Ｒ－２Ｒ回路要素がすべてのＭＳＢビットｄａｃｍ＜Ｍ－１：０＞について構成要素セグメントを提供するようにすることが可能である。
【0055】
図１及び図４のＤＡＣ回路１００は、有利にも、従来の抵抗器ラダーＭＳＢ ＤＡＣよりも実質的に少ないスイッチを用いて第１のサブワードＭＳＢを第１のアナログ出力信号ＶＨ、ＶＬに変換するために、Ｒ－２Ｒ ＭＳＢ抵抗器ＤＡＣ１２０を用いる。回路１００は、較正メモリ要件を最小限にする補間ＤＡＣバッファ段１２６も提供し、したがって、較正メモリ１０８の記憶容量を従来の設計よりもかなり小さくすることが可能である。ＤＡＣ回路１００の追加の解像度を達成するためにシグマデルタ変調器１３６を選択的に用いることが可能であり、１６ビット解像度を達成するために追加の較正ＤＡＣは必要とされない。スイッチ及びメモリ容量の削減により、回路領域及び電力消費を削減することができる。また、全体的なＤＡＣ性能を向上させるために、第１のサブワードのビット数Ｍを低減させることなくより少ないスイッチが用いられる。或る実装は、全体的なＤＡＣ ＩＮＬ／ＤＮＬ性能を向上させるためにＤＥＭ回路要素１３４を含む。
【0056】
図４のＲ－２Ｒ抵抗器ＤＡＣは、ＭＳＢビットｄａｃｍ＜５：０＞に従って動作する。回路４１１のスイッチは、Ｖ＝０（論理０）とＶ＝Ｖｒｅｆ（論理１）との間で切り替えられ、図示された差動例において、Ｖｒｅｆ＝ＶｒｅｆＨ－ＶｒｅｆＬである。Ｒ－２Ｒネットワークは、ＭＳＢデジタルビットを、出力電圧ＶＯＵＴへのそれらの寄与において重み付けさせる。いずれのビットを１に設定し、いずれを０に設定するかに応じて、出力電圧ＶＯＵＴは、ビット０（ｄａｃｍ＜０＞）に対応して、０とＶｒｅｆから最小ステップの値を引いた値との間の対応するステップ値を有する。Ｖｒｅｆ（及び、論理０の電圧）の実際の値は、デジタル信号を生成するために用いられる技術のタイプに依存することになる。Ｒ－２Ｒ ＤＡＣは、バイナリ重み付け分圧器である。各々が直列の１Ｒ抵抗器を備える並列の２Ｒレグはバイナリ重みをつくり、解像度の各ビットについて、第１のサブワードＭＳＢの１ビットのみが必要となる。スイッチは、接地又は基準電圧のいずれかに接続される。加えて、抵抗器ラダーの等価インピーダンスは、典型的に、従来のストリングＤＡＣの等価インピーダンスよりも低く、したがって、抵抗器ＤＡＣ回路１２０はより低いノイズを有する。
【0057】
図５は、Ｍ＝１２の別の抵抗器ＤＡＣ回路例を示す。図５の回路１２０も、チョッパー回路を備えるセグメント化ＤＡＣにおけるＲ－２Ｒ ＭＳＢ ＤＡＣを用いる。この例では、ＳＤＭ１３６なしで１６ビット解像度が達成される。この例の１２ビット抵抗器ＤＡＣ１２０は、第１の９個のＭＳＢビットｄａｃｍ＜８：０＞に従って切り替えられる９個のＲ－２Ｒセグメントを含み、残りの３つのＭＳＢビットｄａｃｍ＜１１：９＞は、サーモメータデコーダ４０４への入力として提供される。この例におけるデコーダ出力４０６は、７セグメントＯＥＭスイッチング回路４１２を動作させるために、サーモメータコード化スイッチング制御信号Ｔ＜６：０＞を提供する。図４及び図５の抵抗器ＤＡＣ１２０を用いるセグメント化ＤＡＣ回路１００は更に、較正メモリ要件の削減を容易にし、工場較正時間を短くする。或る例において、低ＩＮＬ及びＤＮＬに対して高性能を達成することができる。＋／－１ＬＳＢ未満のＩＮＬ及びＤＮＬは、＋／－１／４較正ステップを備える＋／－３２ＬＳＢ較正レンジにわたって達成可能である。１２ビットＭＳＢ ＤＡＣ１２０を用いる１つの１６ビット例における較正メモリは、チョッパー機能性を備えるＭＳＢ較正のための１２×８ビットのメモリ１０８、チョッパー機能なしのＭＳＢ較正のための１２×８ビットのメモリ、及び、ＬＳＢ較正のための１６×６ビットのメモリのみを必要とする。この例では、追加の較正ＤＡＣは用いられない。
【0058】
図６は、チョッパー回路なしのセグメント化ＤＡＣにおける例示の８ビットＲ－２Ｒ ＭＳＢ ＤＡＣを示す。この例は、ｄａｃｍ＜５：０＞によって制御される６つのＲ－２Ｒセグメント、及び、ｄａｃｍ＜７：６＞に基づいてサーモメータデコーダ４０４からの制御信号Ｔ＜２：０＞に従って動作されるＯＥＭ回路４０２、４１２を用いる。この例は、図４及び図５の例に比べて、より低い電力消費を提供する。
【0059】
図７は、セグメント化ＤＡＣ１００において用いることが可能な例示の８ビット行列ＭＳＢ抵抗器ＤＡＣ１２０を示す。この例では、抵抗器ＤＡＣ１２０は、複数の行及び列を有する抵抗器の行列において構成される抵抗器、チョッパー機能性を備え、ＯＥＭ回路要素を備えない、行列ＤＡＣである。所与の行の抵抗器Ｒは、タップノード４０５を定義するために互いに直列に接続され、行の端部は次の行の先頭に接続される。第１の行の第１の端部は入力１２１－Ｈ（ＶｒｅｆＨ）に接続され、最終行の最終端部は入力１２１－Ｌ（ＶｒｅｆＬ）に接続される。スイッチＳの第１のセットが、行列の対応する行ラインＲＬに沿ったスイッチング制御信号７１１の第１のセットのうちの１つに基づいて、対応するタップノード４０５を、行列の対応する列ラインＣＬと選択的に接続するように、行列に構成される。行デコーダ７０１が、第１のサブワードＭＳＢのビットｄａｃｍ＜７：４＞の最上位セットに従って、行選択信号を提供する。スイッチＳの第２のセットが、残りの最下位第１サブワードビットｄａｃｍ＜３：０＞に基づく、第２の（列）デコーダ７０２からの第２のスイッチング制御信号７１２のセットの対応する１つに基づいて、行ラインＲＬのうちの対応する１つを、変換器出力１２２－Ｈ又は１２２－Ｌのうちの１つに選択的に接続するように構成される。異なる実装において、任意の適切な数の行及び列を有する他の行列抵抗器ＤＡＣが用いられ得る。
【0060】
図８は、セグメント化ＤＡＣにおける例示の８ビットバイナリ重み付けＭＳＢ ＤＡＣを示す。この場合、ディバイダ回路８０４は、抵抗器Ｒ間のタップノード８０５を定義するために互いに直列に接続されたＭ－１抵抗器Ｒを備える抵抗器ラダー回路８０４である。デコーダ８０１が、第１のサブワードビットｄａｃｍ＜７：０＞に基づいて、タップノード８０５のうちの選択されたものを出力ライン１２２－Ｈ又は１２２－Ｌのうちの対応する１つに選択的に接続するために、スイッチング制御信号８０２をスイッチング回路８０６のスイッチＳに提供する。入力１２４からの「ｃｈｏｐ」信号に従って動作されるチョッパー抵抗器回路及びチョッパースイッチと共に、端部抵抗器Ｒと入力１２１－Ｈ、１２１－Ｌとの間のラダー回路８０４の端部においてチョッパー回路８０８が提供される。可能な一実装において、残りの最下位ビット（例えば、１２ビットのセグメント化ＤＡＣ実装についての残りの４ビット、又は１６ビット実装についての残りの８ビット）は、補間コードＩＣＯＤＥを補間ＤＡＣ１２６の入力に送達するために、ＳＤＭ１３６への入力として提供される。図８の抵抗器ＤＡＣ１２０において、デコーダ８０１は、ＶＨ又はＶＬ出力ライン１２２－Ｈ又は１２２－Ｌのうちのいずれかへの或るタップノード８０５の選択的接続のためのスワッピング、並びに、任意の含まれるＯＥＭスイッチング及びチョッピング機能を実装する。
【0061】
図９及び図１０も参照すると、幾つかの例が、ＯＥＭ回路４０２及び４１２において実装される順序要素整合（ＯＥＭ）回路要素を含む。図９は、Ｒ－２Ｒ ＭＳＢ抵抗器ＤＡＣ１２０における７つのＯＥＭスイッチング回路を備える、例示の順序要素整合（ＯＥＭ）回路９００を示す。或る例において、ＯＥＭ抵抗器回路４０２のスイッチング個々の２Ｒ要素は、複数の抵抗器構造９０２を含み、そのうちの多くは、理想的な抵抗器ユニット９０４に対して同一抵抗でない場合がある。ＯＥＭスイッチング回路４１２における対応するスイッチは、サーモメータデコーダ４０４からの出力信号４０６に基づいて動作される。高基準入力１２１－Ｈに関連付けられた抵抗器構造９０２の各グループの平均抵抗（ＲＨの平均）は、低基準入力１２１－Ｌに関連付けられた抵抗器構造９０２の平均抵抗にほぼ等しく、理想値からの偏差の平均はほぼ等しい（例えば、（ＲＨ－Ｒｕｎｉｔ＿ｉｄｅａｌ）は（Ｒｕｎｉｔ＿ｉｄｅａｌ－ＲＬ）にほぼ等しい）。図９の例示の順序要素整合回路９００は、図４の抵抗器ＤＡＣ構造１２０に関連した一例において用いることができる。この例では、サーモメータデコーダ４０４は、第１のサブワードビットｄａｃｍ＜７：５＞に基づいてサーモメータコード化制御信号４０６Ｔ＜６：０＞を生成し、ＯＥＭスイッチング回路４１２は、順序要素整合を実装するための対応するスイッチを含む。図１０は、ＭＳＢ抵抗器ＤＡＣ１２０における８つのＯＥＭスイッチング回路を含む別の例示のＯＥＭ回路実装例を示す。この例では、サーモメータデコーダ４０４は、第１のサブワードビットｄａｃｍ＜１１：９＞に基づいて、サーモメータコード化制御信号４０６Ｔ＜７：０＞を生成する。図９の例と同様に、図１０のＯＥＭスイッチング回路４１２は、順序要素整合機能を実装するため、対応するスイッチを含む。図１１は、４ビットＲ－２Ｒ ＭＳＢ ＤＡＣ回路を備える例示の８ビット抵抗器ＤＡＣ１２０、及び、セグメント化ＤＡＣのＭＳＢ ＤＡＣにおける１５のＯＥＭスイッチング回路を備える別の例示の順序要素整合（ＯＥＭ）回路を示す。この例は、４ビットサーマルデコード並びに４ビットバイナリデコード構成を提供する。図１２は、５ビットＲ－２Ｒ ＭＳＢ ＤＡＣ回路を備える例示の８ビット抵抗器ＤＡＣ１２０、及び、セグメント化ＤＡＣ１００のＭＳＢ ＤＡＣにおける７つのＯＥＭスイッチング回路を備える別の例示の順序要素整合（ＯＥＭ）回路を示す。この例は、３ビットサーマルデコード並びに５ビットバイナリデコード構成を提供する。図１３は、９ビットＲ－２Ｒ ＭＳＢ ＤＡＣ回路を備える別の例示の１２ビット抵抗器ＤＡＣ１２０、及び、セグメント化ＤＡＣ１００のＭＳＢ ＤＡＣにおける７つのＯＥＭスイッチング回路を備える別の例示の順序要素整合（ＯＥＭ）回路を示す。この例では、ＯＥＭメモリ１１４は、ｄａｃｍ＜８：６＞ビットを受信し、それぞれ、高及び低のＯＥＭ制御信号ＯＥＭＨ＜２：０＞及びＯＥＭＬ＜２：０＞を、サーモメータデコーダ４０４を含むＯＥＭ論理回路１３０２に提供する。デコーダ４０４は、ｄａｃｍ＜１１：９＞をデコードすることによって、信号をサーモメータデコード化信号Ｔ＜６：０＞としてＯＥＭ回路４１２に提供する。ＯＥＭ論理回路１３０２は、図１３において表１３０６に示されるような検証及び較正に基づいて、高及び低のサーモメータデコード化信号ＴＨ＜６：０＞及びＴＬ＜６：０＞を出力信号４０６としてＯＥＭ回路４１２に提供する。一例において、ＴＨ＜６：０＞は検証結果に基づいてスワップ可能であり、ＴＬ＜６：０＞は検証結果に基づいてスワップされ得、Ｒ＿ＴＨ＜ｎ＞＋Ｒ＿ＴＬ＜ｎ＞は、ｎが０から６の場合、理想的なユニット抵抗器に近い。
【0062】
図１４～図２１も参照すると、セグメント化ＤＡＣ回路１００において任意の適切なＮビット補間ＤＡＣ１２６を用いることが可能であり、Ｎは１より大きい整数である。図１４は、例示の４ビット補間ＤＡＣ１２６を示す。回路１２６は、整数Ｎの整合対ＭＰＡ１及びＭＰＢ１、ＭＰＡ２及びＭＰＢ２、・・・、ＭＰＡＮ－１及びＭＰＢＮ－１、及びＭＰＡＮ及びＭＰＢＮを含むＰＭＯＳトランジスタのソースに電流を提供するために、正の供給電圧Ｖ＋によって駆動される電流源を含む。トランジスタＭＰＡは電流源１４０２とライン又は回路ノード１４０４との間に並列に接続され、トランジスタＭＰＢは電流源１４０２と第２のライン１４０６との間に並列に接続される。出力段ＭＣＸが、正の電圧供給Ｖ＋に基づいて電流を提供する第１の電流源１４１２を含む。図１４の出力段は、ＰＭＯＳトランジスタＭＰ１及びＭＰ２、並びに下位のＮＭＯＳトランジスタＭＮ１及びＭＮ２を含む。ＭＰ１及びＭＮ１は、電流源１４１２と第２の電圧供給Ｖ－との間の第１の回路分岐において互いに直列に接続され、ライン１４０４はＭＮ１及びＭＰ１のドレインに接続される。ＭＰ２及びＭＮ２は、電流源１４１２と供給電圧Ｖ－との間の第２の回路分岐において互いに直列に接続され、ＭＰ２及びＭＮ２のドレインを接合するノードが、ライン１４０６を介してトランジスタＭＰＢのドレインに接続される。出力段はバッファ増幅器１４１４も含み、バッファ増幅器１４１４は、ライン１４０４に接続される入力、及びアナログ出力信号ＶＯＵＴを提供するための出力１２８を含む。出力１２８はＭＰ２のゲートに接続され、ＭＰ１のゲートはトランジスタＭＰＢ１～ＭＰＢＮのゲートにフィードバック信号を提供する。或る例において、スイッチング回路１１０８は、入力１２７と、チョッパー機能性を実装するために補間又はチョッピング回路信号ｃｈｏｐに従って動作されるスイッチとを含む。
【0063】
トランジスタＭＰＡのゲートは、スイッチング回路１４０８の個々のスイッチに接続される。トランジスタＭＰＢのゲートは、出力段１４１０からの出力信号を受信するために互いに接続される。回路１４０８のスイッチは、トランジスタＭＰＡのうちの所与の１つの対応する寄与がライン１４０４を流れる電流に付加されるかどうかを判定するために、補間コード信号ＩＣＯＤＥに基づく第１の変換器出力ライン１２２－Ｈ又は１２２－Ｌへの選択的接続に基づいてスワッピングを実装するために、補間コード信号ＩＣＯＤＥに基づいて開かれるか又は閉じられる。このようにして、補間コードは、トランジスタＭＰＡの個々のゲートが、抵抗器ＤＡＣ１２０からの差動の第１のアナログ出力信号のＶＨ又はＶＬに接続されるかどうかを判定する。動作において、補間ＤＡＣ１２６は、補間コード信号ＩＣＯＤＥに基づいて抵抗器ＤＡＣ１２０のタップ間の出力電圧ＶＯＵＴを補間する。
【0064】
図１５は、セグメント化ＤＡＣ１００における別の補間ＤＡＣ又は補間増幅器ＤＡＣ１２６を示す。図１５の補間ＤＡＣ１２６は、抵抗器ＤＡＣ１２０から第１のアナログ出力信号（ＶＨ、ＶＬ）を受信する補間スイッチ行列１５００を含む。この例におけるスイッチ行列１５００は３２ビットデジタル出力を生成し、個々のビットは、差動対回路１５０４における３２の個々の差動対段のうちの１つの左側に接続される。回路１５０４における個々の差動対は、電流源回路１５０２における３２の電流源のうちの対応する１つによってバイアスされる。この場合の補間ＤＡＣ１２６は、出力端子１２８において出力信号ＶＯＵＴを提供する出力段ＭＤＶＩを有する。図１６は、セグメント化ＤＡＣ回路１００における別の補間ＤＡＣ例１２６を示す。図１６の補間ＤＡＣ１２６は、差動対回路１６０４の差動対のうちの１つの対にバイアス電流ＩＢのバイナリ重み付け量を選択的に提供するために補間コードＩＣＯＤＥに従って動作される補間ＤＡＣスイッチング回路１６０２にバイアス電流ＩＢを提供する、単一の電流源を含む。第１の差動対の正（＋）の入力は、ＭＳＢ ＤＡＣ１２０からＶＨ信号を受信するためにノード１２２－Ｈに接続される。第２の差動対の正（＋）の入力は、ＶＬ信号を受信するためにノード１２２－Ｌに接続され、負（－）の差動対入力は、フィードバックとして出力段１６０６から出力電圧信号ＶＯＵＴを受信するためにノード１２８に接続される。図１６の補間ＤＡＣ１２６は、有利にも、図１４及び図１５の補間ＤＡＣトポロジに比べて、差動対入力における関連するスイッチリークを低減させるために、差動対回路の数を低減させる。
【0065】
図１７は、補間コードＩＣＯＤＥに従って動作する補間ＤＡＣスイッチング回路１６０２をバイアスするための単一電流源を含む、別の低スイッチリーク補間ＤＡＣ１２６を示す。図１７のＤＡＣ１２６も、図１６に関連して上述した２つの差動対を備える差動対回路１６０４、及び、出力電圧信号ＶＯＵＴを提供するための出力段ＭＤＣＶＩを含む。図１７の補間ＤＡＣ１２６は、入力１２７におけるチョップ入力信号に従って、回路１６０４における２つの差動対の正（＋）及び負（－）の入力をスワップするために、選択的接続の提供におけるスイッチを備える、チョッパー機能性を更に含む。
【0066】
図１８は、セグメント化ＤＡＣ回路１００において補間ＤＡＣ１２６に４ビットシグマデルタコードを提供するための、例示のＳＤＭ回路１３６及び動的要素整合（ＤＥＭ）を示し、図１９は、一例のＳＤＭ１３６の動作を図示するノイズ整形モデル１９００を示す。一例における較正構成要素１３５は、ＳＤＭ１３６の入力１９０２に変調器コードＳＤＣＯＤＥを提供する。一例において、入力１９０２は、加算器構成要素１９０４に提供される８ビット入力である。加算器構成要素１９０４の出力が、量子化器１９０６に入力を提供する。量子化器の出力は、Ｎビット補間コードＩＣＯＤＥを提供するために、ＳＤＭ出力に、及び補間ＤＡＣ１２６の入力１３０に接続される。図１のマルチプレクサ１４０は、図１８の簡略化された概略図からは省かれている。一例では、補間コードＩＣＯＤＥは４ビットデジタル信号であるが、他の例において他のＮの値が実装可能である。量子化器出力コードＩＣＯＤＥは、遅延ユニット１９１０に入力を提供するために、第２の加算器構成要素１９０８によって加算器構成要素１９０４の出力から減じられる。遅延ユニット出力は、第１の加算器構成要素１９０４によって変調器コードＳＤＣＯＤＥに付加される。この例では、ＳＤＭ１３６はＮビットの第２及び第３のサブワードＩＳＢ及びＬＳＢに基づいてＮビット補間コードを送達し、ＮはＩ＋Ｌより小さい。
【0067】
第１の加算器構成要素１９０４への入力は「Ｘ」と標示され、第１の加算器構成要素１９０４の出力は「Ｕ」と標示される。また、図１９では、量子化器出力は「Ｙ」と標示され、遅延入力は「－Ｑ」と標示される。ＳＤＭ１３６は、受信した変調器コードＳＤＣＯＤＥ（例えば、一例では８ビット）を変調するように動作し、量子化器１９０６は補間ＤＡＣ１２６への入力として出力コードを提供する。ＳＤＭ１３６の動作は以下の式によって示される。
【0068】
Ｕ（ｎ）＝Ｘ（ｎ）－Ｑ（ｎ－１）
【0069】
Ｑ（ｎ）＝Ｙ（ｎ）－Ｕ（ｎ）
【0070】
Ｙ（ｎ）＝Ｘ（ｎ）－Ｑ（ｎ－１）＋Ｑ（ｎ）＝Ｘ（ｎ）＋Ｑ（ｎ）－Ｑ（ｎ－１）
【0071】
Ｑ（ｎ）－Ｑ（ｎ－１）＝（１－Ｚ－１）×Ｑ
【0072】
Ｙ＝Ｘ＋（１－Ｚ－１）×Ｑ
【0073】
図２０は、時間に応じたセグメント化ＤＡＣ１００の或る実装におけるチョップ信号を示す例示の信号波形２００２を含むグラフ２０００を示す。図示される例において、チョップ信号は、２つの回路構成要素又は要素の一方を交互に選択することによって動的要素整合を実施するために、２つのスイッチＳ１及びＳ２のうちの一方の交互選択を制御するために用いられる。例えば、図４のＭＳＢ抵抗器ＤＡＣ１２０は、入力１２４においてチョップ信号を受信し、その信号に従ってスイッチの一つ又は複数の対から選択的に切り替えるために用いられ、図２０は、チョップ信号について例示の５０％デューティサイクル信号波形２００２を図示する。この例では、チョッピング周波数は、グラフ２０００において示されるスイッチング周期Ｔの逆数である。チョップ信号は、補間ＤＡＣ１２６においてチョッピング機能にも用いられ得、又は代替として用いられ得（例えば、図１７）、信号波形２００２は入力１２７に適用され得る。
【0074】
図２１は、セグメント化ＤＡＣにおける例示の較正を示す。一例における較正は、ＩＮＬ＜＋／－１ＬＳＢ、並びにＤＮＬ＜＋／－１ＬＳＢ及び＋／－３２ＬＳＢ較正レンジを達成し、＋／－１／４較正ステップを備える。一例において、較正メモリ要件は、１６ビットＤＡＣ ＬＳＢ－Ｖｒｅｆ／２１６を用いる、ＭＳＢ較正のための８×９ビットのメモリ１０８、ＩＳＢ較正のための１６×７ビットのメモリである。較正は、１６ビットセグメント化ＤＡＣ回路１００のために＋／－３２ビット較正レンジにわたって１／４ＬＳＢ較正ステップを用い、較正ＬＳＢ＿ｃａｌｉｂｒａｔｉｏｎ＝Ｖｒｅｆ／２１８＝ＬＳＢ＿ｄａｃ１６／４である。較正コードレンジは＋／－１２８であり、ＤＡＣ＿ＩＳＢはｄａｃ＜７：４＞からデコードされるサーモメータである。較正データの例示のセットが、下記の表１に示されている。
【0075】
【0076】
図２２～図２４は、セグメント化ＤＡＣにおける例示のチョッパー機能性を示す。図２２は、抵抗器ＤＡＣ１２０の出力と補間ＤＡＣ１２６との間の第１のアナログ出力信号ライン１２２の相互接続をスワップする抵抗器ＤＡＣ１２４へのチョップ信号の適用を図示する。図２２において、チョップ信号は、補間ＤＡＣ１２６の入力に提供されるＶＨ及びＶＬ信号を切り替えるために、入力１２４において抵抗器ＤＡＣ１２０に提供される。図２３において、チョップ信号は、補間ＤＡＣ回路に提供されるＶＨ及びＶＬ信号を切り替えるために、抵抗器ＤＡＣ入力１２４に、及び補間ＤＡＣ回路１２６のチョッパー入力１２７に提供される。図２２及び図２３の例は、抵抗器ＤＡＣチョッピングを提供する。図２４は、第１及び第２の信号を補間ＤＡＣ１２６の入力に提供するチョッパー増幅器回路２４００を含む別の例を示す。
【0077】
次に、図２５～図４５を参照すると、図２５はＤＡＣの較正方法又はプロセス２５００を示す。方法２５００は、デジタル入力信号の最上位ビットを含むＭビットの第１のサブワードＭＳＢと、Ｉビットの第２のサブワードＩＳＢと、デジタル入力信号の最下位ビットを含むＬビットの第３のサブワードＬＳＢとを含む、Ｋビットのデジタル入力信号（例えば、上記のＣＯＤＥ）を変換するＤＡＣ回路についての較正を提供する。一例において、方法２５００はセグメント化ＤＡＣ回路１００の製造の間に実装される。また、較正方法２５００は、従来の較正プロセスに比べて、較正メモリの利用率及び較正時間に関して大幅な利点を提供する。図２６は従来の較正方法２６００を示し、従来の較正方法２６００は、２６１０においてＤＡＣシステムのＩＮＬ及びＤＮＬを測定すること、２６２２において較正ＤＡＣをトリミングすること、２６２０においてＤＡＣを較正し較正コードをメモリに記録すること、及び、２６３０において較正後のＤＡＣ ＩＮＬ及びＤＮＬを測定することを含む。これに対して、例示される方法２５００は、較正ＤＡＣのトリミングを必要とせず、従来の技法よりもはるかに少ない較正メモリを用いて実装可能である。
【0078】
方法２５００は、２５０２において、第１のサブワードの対応する値のセットについての抵抗器ＤＡＣの出力電圧を含む、ＤＡＣ出力電圧を測定すること、第２のサブワードの対応する値のセットについての補間ＤＡＣの出力電圧を測定すること、及び、第３のサブワード値の対応するセットについてのＳＤＭの出力電圧を測定することを含む。２５１０において、この方法は、測定された出力電圧に基づいて出力電圧値を計算することを含む。２５２０において、この方法は、抵抗器ＤＡＣ、補間ＤＡＣ、及びＳＤＭについて較正コードを計算すること、並びに、較正コードに基づいてＤＡＣ回路についてＫビット較正コードを計算及び記憶することを提供する。その後２５３０において、この方法は、較正されたＤＡＣ ＩＮＬ及びＤＮＬを計算することを含む。図２７～図２９は、図２５の較正方法２５００における例示のＭＳＢ、ＩＳＢ、及びＬＳＢ測定を示す。
【0079】
方法２５００は、前述のように、Ｍ＝８ビットの第１のサブワードＭＳＢ、Ｉ＝４ビットの第２のサブワードＩＳＢ、及びＬ＝４ビットの第３のサブワードＬＳＢを含む、１６ビットセグメント化ＤＡＣ回路１００の文脈において説明されるが、方法２５００は、Ｍ、Ｉ、及び／又はＬについて他の値を有する他のセグメント化ＤＡＣシステムの較正に関連して用いることができる。この例では、２５０２における出力電圧測定は、第１のサブワードＭＳＢのＭ＋１値の対応するセットについて、２５０４においてＭビット抵抗器ＤＡＣ１２０のＭ＋１出力電圧ＶＨ＿ＭＳＢ、ＶＬ＿ＭＳＢを測定することを含む。図示される例において、第１のサブワードＭＳＢのＭ＋１値のセットは、すべてのビットが０に設定された第１のセット、及び単一のビットのみが１に設定されたＭ値を含む。図２７は、２５０４における動作の一例を示し、第１のサブワードｂ＜１５：８＞のＭ＋１値と、対応するＶＨ及びＶＬ測定電圧との例示のセット２７０４を含む。図２７を見ればわかるように、第１のサブワードＭＳＢのうちの９つの値のみが２５０４における測定について評価される必要がある。これにより、セグメント化ＤＡＣシステムの従来の抵抗器ラダーＤＡＣに比べて測定時間が大幅に節約される。
【0080】
方法２５００は、２５０６において、第２のサブワードＩＳＢの対応する２Ｉ固有値のセットについての、Ｉビット補間ＤＡＣ１２６の２Ｉ（＝１６）出力電圧ＶＯＵＴ＿ｉａ＿ＩＳＢの測定で継続する。図２８は、４ビットの第２のサブワード（ｄａｃ＜７：４＞）及び対応する測定された電圧ＶＯＵＴ＿ｉａ＿ＩＳＢの、１６個の固有値すべての例示セットを含む、２５０６における処理の例を示す。測定は更に、２５０８において、第３のサブワードＬＳＢの対応する２Ｌ固有値のセットについて、Ｌビットシグマデルタ変調器ＳＤＭ１３６について２Ｌ出力電圧Ｖｏｕｔ＿ｓｄを測定することを含む。図２９は、４ビットの第３のサブワードＬＳＢ（ｄａｃ＜３：０＞）及び対応する測定された電圧Ｖｏｕｔ＿ｓｄの、１６個の固有値すべてのセットを含む、２５０８における処理の例を示す。
【0081】
方法２５００は、図２５における２５１２において継続し、測定された出力電圧ＶＨ＿ＭＳＢ、ＶＬ＿ＭＳＢ、ＶＯＵＴ＿ｉａ＿ＩＳＢ、及びＶｏｕｔ＿ｓｄに基づいて、Ｋビット出力電圧値ＤＡＣ Ｖｏｕｔを計算することを含む。図３０は、式３００１を用いて２５１２－１において８ビットＭＳＢ ＤＡＣ出力電圧を計算すること、並びに、式３００２を用いて２５１２－２において８ビットＭＳＢ ＤＡＣ＋４ビットＩＳＢ出力電圧を計算すること、及び、例示の式３００３を用いて、８ビットＭＳＢ＋４ビットＩＳＢ＋４ビットＬＳＢ出力を含む１６ビット出力電圧を計算することを含む、２５１２における処理の例を示す。
【0082】
図２５における方法２５００は更に、２５１２において計算されたＫビット出力電圧値ＤＡＣ Ｖｏｕｔに基づいて、２５１４において積分非線形値ＩＮＬ及び差動非線形値ＤＮＬを計算することを含む。図３１は、較正方法２５００の一例の実装において、２５１４における１６ビットＤＡＣのＤＮＬ及びＩＮＬ性能の例示の計算３１０２を示す。図３２は、ＤＮＬ性能曲線を示すグラフ３２００を提供し、図３３は、図３１の計算３１０２を用いて２５１４で計算されるＩＮＬ性能曲線３３０２を示すグラフ３３００を提供する。
【0083】
図２５を続けると、一例において２５２０における処理は、それぞれ、２５２２、２５２４、及び２５２６において、抵抗器ＤＡＣ１２０、補間ＤＡＣ１２６、及びＳＤＭ１３６について、較正コードＣＡＬ＿ＭＳＢ、ＣＡＬ＿ＩＳＢ、ＣＡＬ＿ＬＳＢを計算することを含む。図３４は、計算式３４０２を含む、２５２０における処理の例を図示する。この例は、ＩＳＢ＝ＶＲＥＦ／２１６について、式：ｃｏｄｅ＿８＿ｂｉｔｓ＿ＭＳＢ＝（ＶＨ－ＶＬ＿ｉｄｅａｌ）／（０．２５×ｌｓｂ）に従って、２５２２において、８ビットＭＳＢ較正コードｃｏｄｅ＿８＿ｂｉｔｓ＿ＭＳＢを計算することを含む。図３４は、第１のサブワードＭＳＢ（ｄａｃ＜１５：８＞）のＭ＋１値の例示のセットを、対応するＶＨ及びＶＬ測定値及びオフセット値（ＶＨ－ＶＬ＿ｉｄｅａｌ）と共に図示する。一例の実装において、図３４における表３４０２は、計算された８ビットＭＳＢ較正コードを示す。
【0084】
図２５の２５２４において、方法２５００は、式：ｃｏｄｅ＿８＿ｂｉｔｓ＿ＩＳＢ＝（ＶＯＵＴ＿ｉａ＿ＩＳＢ－ＶＯＵＴ＿ｉａ＿ＩＳＢ＿ｉｄｅａｌ）／（０．２５×ｌｓｂ）に従って、４ビットＩＳＢ較正コード「ｃｏｄｅ＿８＿ｂｉｔｓ＿ＩＳＢ」を計算することを含む。図３５は、図２５の２５２４における処理の一例の実装において、例示の計算３５０２、及び、結果として生じる例示の４ビットＩＳＰ較正コード値を示す。
【0085】
方法２５００は更に、抵抗器ＤＡＣ１２０、補間ＤＡＣ１２６、及びＳＤＭ１３６についての較正コードＣＡＬ＿ＭＳＢ、ＣＡＬ＿ＩＳＢ、ＣＡＬ＿ＬＳＢに基づいて、２５２６において、ＤＡＣ回路１００についてのＫビット較正コードを計算することを含む。図３６は、２５２６における処理の一実装において、例示の計算３６０２、及び、結果として生じる４ビット計算済みＬＳＰ較正コード３６０４を示す。Ｋビット較正コードは、その後、図２５の２５２８において較正メモリ１０８に記憶される。図３７は、１６ビットＤＡＣ較正コードを計算するためにアルゴリズムが反復され得る、２５２８における例示の処理計算３７０２を示す。較正された１６ビットＤＡＣ ＩＮＬ及びＤＮＬ値は、その後、２５３０において計算されて、図２５のプロセス２５００を完了することができる。
【0086】
次に図３８～図４５を参照すると、図３８は、較正メモリ１０８（図１）の第１のアドレス入力ＡＤＤＲに提供される例示の８ビット第１サブワードＭＳＢ、及び、較正メモリ１０８の第２のアドレス入力ＡＤＤＲ２に提供される４ビット第２サブワードＩＳＢについて、較正メモリ１０８のデータ出力１３２から提供される例示の較正コード曲線３８０２（ＣＡＬ ＣＯＤＥ）を示すグラフ３８００を提供する。曲線３８０２は、一例のセグメント化ＤＡＣ回路１００における例示のエラーコードＥｒｒｏｒ＿ｃｏｄｅｉの値を図示する。図３９は、セグメント化ＤＡＣ１００の較正後の例示のＤＮＬ曲線３９０２を示すグラフ３９００を提供する。図４０は、較正後ＩＮＬ曲線４００２を有するグラフ４０００を示す。或る実装は、＋／－１／４ＬＳＢ較正ステップを有する較正レンジにわたる、＋／－１ＬＳＢ内のＩＮＬ及びＤＮＬ性能を提供する。
【0087】
図４１～４５は、チョッパー機能性の効果を例示する例示の線形性能曲線を更に図示する。図４１は、１．５％不整合を有する抵抗器ＤＡＣ１２０における抵抗ラダー回路についていかなるチョッパー機能性も実装しない例示の抵抗器ＤＡＣ１２０についてのＤＮＬ曲線４１０２と、不整合のない理想的な抵抗器ラダーについての性能を示す曲線４１０４とを示す、グラフ４１００を提供する。図４２は、チョッパー機能性が実装されない、１．５％不整合を有する抵抗器ＤＡＣの抵抗ラダー回路についてのＩＮＬ曲線４２０２を有するグラフ４２００を含む。図４２は、不整合がなく、抵抗器ＤＡＣチョッパー機能のない、理想的な抵抗器ラダーについての曲線４２０４も示す。図４３は、図２５の方法に従って計算される例示の１６ビットＤＡＣ較正コードを表す曲線４３０２を示す、グラフ４３００を提供する。図４４及び図４５に示されるように、ＤＡＣチョッパー機能性を付加することによって線形性が向上する。図４４は、１．５％不整合を有する抵抗器ＤＡＣ１２０における抵抗ラダー回路についてのチョッパー機能性を有する例示の抵抗器ＤＡＣ１２０についてのＤＮＬ曲線４４０２と、不整合を伴わない理想的な抵抗器ラダーについての性能を示す曲線４４０４とを示す、グラフ４４００を提供する。図４５は、チョッパー機能性を有する、１．５％不整合を伴う抵抗器ＤＡＣ抵抗ラダー回路についてのＩＮＬ曲線４５０２を有するグラフ４５００を含む。
【0088】
下記の表２は、セグメント化ＤＡＣシステムについての従来の較正方法に優る様々な相対的利点を例示する。具体的には、１６ビットシステムのための従来の較正方法は、＋／－３２ＬＳＢレンジ、１／４ＬＳＢステップを有するＭＳＢ較正を行うために２５６×９ビットを超える較正メモリが必要であり、並びに、ＩＳＢ較正を行うためには１６×７ビットのメモリが必要である。
【0089】
【0090】
上記の例は、本開示の様々な態様のいくつかの可能な実施形態の単なる例示であり、当業者であれば、本明細書及び添付の図面を読み、理解することで、等価の変更及び／又は改変を想起されよう。特許請求の範囲内で、説明した実施形態における改変、及び他の実施形態が可能である。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
