特許 7596102 半導体集積回路、受信装置、およびＤＣオフセットキャンセル方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-29

(45)【発行日】2024-12-09

(54)【発明の名称】半導体集積回路、受信装置、およびＤＣオフセットキャンセル方法

(51)【国際特許分類】

   H04L 25/06 20060101AFI20241202BHJP

   H04L 25/03 20060101ALI20241202BHJP

   H04B 3/04 20060101ALI20241202BHJP

【ＦＩ】

H04L25/06

H04L25/03 C

H04B3/04 A

【請求項の数】 10

(21)【出願番号】P 2020156324

(22)【出願日】2020-09-17

(65)【公開番号】P2022049988

(43)【公開日】2022-03-30

【審査請求日】2023-03-09

(73)【特許権者】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100083806

【弁理士】

【氏名又は名称】三好 秀和

(74)【代理人】

【識別番号】100101247

【弁理士】

【氏名又は名称】高橋 俊一

(74)【代理人】

【識別番号】100095500

【弁理士】

【氏名又は名称】伊藤 正和

(74)【代理人】

【識別番号】100098327

【弁理士】

【氏名又は名称】高松 俊雄

(72)【発明者】

【氏名】山本 崇也

【審査官】北村 智彦

(56)【参考文献】

【文献】特開２００４－１７２６９３（ＪＰ，Ａ）

【文献】米国特許第０６６０６３５９（ＵＳ，Ｂ１）

【文献】特開２０００－３３２８３５（ＪＰ，Ａ）

【文献】特開２００５－１１００８０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｌ ２５／０６

Ｈ０４Ｌ ２５／０３

Ｈ０４Ｂ ３／０４

ＩＥＥＥ Ｘｐｌｏｒｅ

(57)【特許請求の範囲】

【請求項1】

信号を受信する半導体集積回路であって、
初段増幅器と前記初段増幅器の後段に直列に接続される複数の後段増幅器とを備え、前記受信した信号の減衰を補償するイコライザと、
前記イコライザの前記複数の後段増幅器のそれぞれの出力端に接続される複数のフィルタと、
前記複数の後段増幅器のそれぞれの出力端に接続され、前記複数のフィルタのそれぞれの出力に応じて前記イコライザの前記複数の後段増幅器のそれぞれの前記出力端のＤＣオフセットをキャンセルする複数のキャンセル回路と、
前記複数のフィルタのそれぞれの出力に基づき前記イコライザの前記複数の後段増幅器のそれぞれの前記出力端のＤＣオフセットをキャンセルするように前記複数のキャンセル回路を制御する処理回路と、を備え、
前記処理回路は、前記イコライザが第１の状態の場合に前記初段増幅器をオフ状態にし、且つ前記複数のフィルタの時定数を第１の時定数に設定して前記複数の後段増幅器のそれぞれの出力端のＤＣオフセットを順次キャンセルさせ、前記イコライザが第２の状態の場合に前記初段増幅器をオン状態にし、且つ前記複数の後段増幅器のうち最終段の後段増幅器の前記フィルタの時定数を前記第１の時定数よりも大きい第２の時定数に設定して前記最終段の後段増幅器の出力端のＤＣオフセットをキャンセルさせるように構成されており、
前記処理回路は、前記第１の状態において前記複数の後段増幅器のそれぞれの出力端のＤＣオフセットを順次キャンセルさせる際に、前記複数の後段増幅器のうち、前記ＤＣオフセットをキャンセルした後段増幅器の状態を維持したまま、次段の後段増幅器のＤＣオフセットをキャンセルさせるように前記複数のキャンセル回路を制御する、
半導体集積回路。

【請求項2】

前記最終段の後段増幅器に接続される前記フィルタは、可変抵抗を含んで構成され、前記最終段以外の前記後段増幅器に接続される前記フィルタは、固定抵抗を含んで構成される、
請求項１に記載の半導体集積回路。

【請求項3】

前記処理回路は、前記初段増幅器を前記オフ状態にし、且つ前記複数のフィルタの時定数を前記第１の時定数に設定している間に、前記複数の後段増幅器のそれぞれの出力端のＤＣオフセットをキャンセルさせた後、前記初段増幅器を前記オン状態にし、且つ前記最終段の後段増幅器の前記フィルタの時定数を前記第２の時定数に設定している間に、前記最終段の後段増幅器の前記出力端のＤＣオフセットをキャンセルさせる、
請求項１に記載の半導体集積回路。

【請求項4】

前記初段増幅器と前記複数の後段増幅器とはそれぞれ、２入力端と２出力端を備えた差動増幅器として構成され、前記複数の後段増幅器のそれぞれの２出力端には前記複数のキャンセル回路がそれぞれ接続され、前記複数のフィルタはそれぞれ第１のフィルタと第２のフィルタを含み、
前記第１のフィルタは、前記後段増幅器の各々の一方の出力端に接続され、
前記第２のフィルタは、前記後段増幅器の各々の他方の出力端に接続され、
前記複数のフィルタの各々について、前記第１のフィルタの出力と第２のフィルタの出力とを比較し、比較出力を前記処理回路に出力する比較器とを備え、
前記処理回路は、前記初段増幅器を前記オフ状態にし、且つ前記第１のフィルタおよび前記第２のフィルタをそれぞれの時定数を前記第１の時定数に設定している間に、前記比較器からの比較出力に基づき前記複数の後段増幅器のそれぞれの出力端のＤＣオフセットをキャンセルさせた後、前記初段増幅器を前記オン状態にし、且つ前記第１のフィルタおよび前記第２のフィルタをそれぞれの前記時定数を前記第２の時定数に設定している間に、前記比較器からの比較出力に基づき前記複数の後段増幅器のそれぞれの前記出力端のＤＣオフセットをキャンセルさせる、
請求項１に記載の半導体集積回路。

【請求項5】

前記第１の状態は、前記イコライザに入力される前記信号の振幅が閾値未満の状態であり、
前記第２の状態は、前記イコライザに入力される前記信号の振幅が前記閾値以上の状態である、
請求項１に記載の半導体集積回路。

【請求項6】

前記イコライザに入力する前記信号の振幅を検出する振幅検出回路を備え、
前記処理回路は、
前記振幅検出回路で検出された前記信号の振幅が前記閾値以上の場合に、前記最終段の後段増幅器の前記フィルタの時定数を前記第２の時定数に設定し、
前記信号の振幅が前記閾値未満の場合に、前記最終段の後段増幅器の前記フィルタの前記時定数を前記第１の時定数に設定する、
請求項５に記載の半導体集積回路。

【請求項7】

前記イコライザに入力される前記信号の振幅を検出する振幅検出回路を備え、
前記処理回路は、
前記初段増幅器を前記オフ状態にし、且つ前記複数のフィルタの時定数を前記第１の時定数に設定している間に、前記複数の後段増幅器のそれぞれの出力端のＤＣオフセットをキャンセルさせた後、
前記初段増幅器を前記オン状態にし、
前記振幅検出回路で検出された前記信号の振幅が閾値以上の場合に、前記最終段の後段増幅器の前記フィルタの前記時定数を前記第２の時定数に設定し、
前記信号の振幅が前記閾値未満の場合に、前記最終段の後段増幅器の前記フィルタの前記時定数を前記第１の時定数に設定する、
請求項１に記載の半導体集積回路。

【請求項8】

信号を受信する半導体集積回路であって、
初段増幅器と前記初段増幅器の後段に接続される複数の後段増幅器とを備え、前記受信した信号の減衰を補償するイコライザと、
単一のフィルタと、
前記複数の後段増幅器のそれぞれの出力端に接続され、前記単一のフィルタの出力に応じて前記イコライザの前記複数の後段増幅器のそれぞれの前記出力端のＤＣオフセットをキャンセルする複数のキャンセル回路と、
前記単一のフィルタの出力に基づき前記イコライザの前記複数の後段増幅器のそれぞれの前記出力端のＤＣオフセットをキャンセルするように前記複数のキャンセル回路を制御する処理回路と、を備え、
前記複数の後段増幅器は、前記初段増幅器に接続される第１の後段増幅器から最後に接続される第２の後段増幅器まで直列に接続され、
前記第２の後段増幅器の出力端には前記単一のフィルタが接続され、
前記第１の後段増幅器から前記第２の後段増幅器までの各々の出力端には前記複数のキャンセル回路が各々接続され、
前記処理回路は、
前記イコライザが第１の状態の場合に前記複数の後段増幅器のうちキャンセル処理の対象となる後段増幅器の１つ前の後段増幅器をオフ状態にし、且つ前記単一のフィルタの時定数を第１の時定数に設定している間に、前記第２の後段増幅器から前記第１の後段増幅器まで順に前記キャンセル処理の対象となる後段増幅器それぞれの出力端のＤＣオフセットをキャンセルさせる処理を行った後、
前記イコライザが第２の状態の場合に前記初段増幅器をオン状態にし、且つ前記単一のフィルタの時定数を前記第１の時定数よりも大きい第２の時定数に設定している間に、前記第２の後段増幅器のＤＣオフセットをキャンセルさせるように構成されており、
前記処理回路は、前記第１の状態において前記複数の後段増幅器のそれぞれの出力端のＤＣオフセットを順次キャンセルさせる際に、前記複数の後段増幅器のうち、前記ＤＣオフセットをキャンセルした後段増幅器の状態を維持したまま、１つ前の後段増幅器のＤＣオフセットをキャンセルさせるように前記複数のキャンセル回路を制御する、
半導体集積回路。

【請求項9】

入力端と、
カップリングコンデンサと、
初段増幅器と前記初段増幅器の後段に直列に接続される複数の後段増幅器とを備え、前記カップリングコンデンサから受信される信号の減衰を補償するイコライザと、
前記イコライザの前記複数の後段増幅器のそれぞれの出力端に接続される複数のフィルタと、
前記複数の後段増幅器のそれぞれの出力端に接続され、前記複数のフィルタのそれぞれの出力に応じて前記イコライザの前記複数の後段増幅器のそれぞれの前記出力端のＤＣオフセットをキャンセルする複数のキャンセル回路と、
前記複数のフィルタのそれぞれの出力に基づき前記イコライザの前記複数の後段増幅器のそれぞれの前記出力端のＤＣオフセットをキャンセルするように前記複数のキャンセル回路を制御する処理回路と、を備え、
前記処理回路は、前記イコライザが第１の状態の場合に前記初段増幅器をオフ状態にし、且つ前記複数のフィルタの時定数を第１の時定数に設定して前記複数の後段増幅器のそれぞれの出力端のＤＣオフセットを順次キャンセルさせ、前記イコライザが第２の状態の場合に前記初段増幅器をオン状態にし、且つ前記複数の後段増幅器のうち最終段の後段増幅器の前記フィルタの時定数を前記第１の時定数よりも大きい第２の時定数に設定して前記最終段の後段増幅器のＤＣオフセットをキャンセルさせるように構成されており、
前記処理回路は、前記第１の状態において前記複数の後段増幅器のそれぞれの出力端のＤＣオフセットを順次キャンセルさせる際に、前記複数の後段増幅器のうち、前記ＤＣオフセットをキャンセルした後段増幅器の状態を維持したまま、次段の後段増幅器のＤＣオフセットをキャンセルさせるように前記複数のキャンセル回路を制御する、
受信装置。

【請求項10】

初段増幅器と前記初段増幅器の後段に直列に接続される複数の後段増幅器とを備え、受信した信号の減衰を補償するイコライザのＤＣオフセットをキャンセルするＤＣオフセットキャンセル方法であって、
前記イコライザが第１の状態の場合に前記初段増幅器をオフ状態にし、且つ前記イコライザの前記複数の後段増幅器のそれぞれの出力端に接続される複数のフィルタの時定数を第１の時定数に設定して、前記複数のフィルタの出力に基づき前記イコライザの前記複数の後段増幅器のそれぞれの出力端のＤＣオフセットを順次キャンセルさせ、
前記イコライザが第２の状態の場合に前記初段増幅器をオン状態にし、且つ前記複数の後段増幅器のうち最終段の後段増幅器の前記フィルタの時定数を前記第１の時定数よりも大きい第２の時定数に設定して、前記最終段の後段増幅器の前記フィルタの出力に基づき前記最終段の後段増幅器の出力端のＤＣオフセットをキャンセルさせ、
前記第１の状態において前記複数の後段増幅器のそれぞれの出力端のＤＣオフセットを順次キャンセルさせる際に、前記複数の後段増幅器のうち、前記ＤＣオフセットをキャンセルした後段増幅器の状態を維持したまま、次段の後段増幅器のＤＣオフセットをキャンセルさせる、
ＤＣオフセットキャンセル方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体集積回路、受信装置、およびＤＣオフセットキャンセル方法に関する。

【背景技術】

【0002】

送信回路との間でデータ伝送を行う受信回路を含む半導体集積回路において、イコライザ回路の前段にシリーズスイッチを挿入し、シリーズスイッチをオフさせて、イコライザ回路の出力のＤＣオフセットをキャンセルする技術がある。しかし、高速のサーデス(SERDES)、すなわち、シリアライザ／デシリアライザ(Serializer/Deserializer)では、シリーズスイッチが、伝送されるテータの信号特性の劣化を引き起こす。

【0003】

シリーズスイッチを挿入しない場合、振幅の大きい信号がイコライザ回路へ入力された状態でイコライザ回路の出力のＤＣオフセットをキャンセルする必要がある。この場合、振幅の大きい信号の高周波成分を除去するために、イコライザ回路に直列に、時定数が大きいフィルタ回路を配置することが考えられる。しかし、フィルタ回路の時定数を大きくすると、ＤＣオフセットをキャンセルする所要時間が増加する。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１４－５３７５５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

実施形態が解決しようとする課題は、イコライザのＤＣオフセットを好適にキャンセルすることができる半導体集積回路、受信装置、およびＤＣオフセットキャンセル方法を提供する。

【課題を解決するための手段】

【0006】

本発明の実施形態の半導体集積回路は、信号を受信する。半導体集積回路は、イコライザと、複数のフィルタと、複数のキャンセル回路と、処理回路とを備える。イコライザは、初段増幅器と初段増幅器の後段に直列に接続される複数の後段増幅器とを備え、受信した信号の減衰を補償する。複数のフィルタは、複数の後段増幅器のそれぞれのイコライザの出力端に接続される。複数のキャンセル回路は、複数の後段増幅器のそれぞれの出力端に接続され、複数のフィルタのそれぞれの出力に応じてイコライザの複数の後段増幅器のそれぞれの出力端のＤＣオフセットをキャンセルする。処理回路は、複数のフィルタのそれぞれの出力に基づきイコライザの複数の後段増幅器のそれぞれの前記出力端のＤＣオフセットをキャンセルするように複数のキャンセル回路を制御する。処理回路は、イコライザが第１の状態の場合に初段増幅器をオフ状態にし、且つ複数のフィルタの時定数を第１の時定数に設定して複数の後段増幅器のそれぞれの出力端のＤＣオフセットを順次キャンセルさせ、イコライザが第２の状態の場合に初段増幅器をオン状態にし、且つ複数の後段増幅器のうち最終段の後段増幅器のフィルタの時定数を第１の時定数よりも大きい第２の時定数に設定して最終段の後段増幅器の出力端のＤＣオフセットをキャンセルさせるように構成されている。処理回路は、第１の状態において複数の後段増幅器のそれぞれの出力端のＤＣオフセットを順次キャンセルさせる際に、複数の後段増幅器のうち、ＤＣオフセットをキャンセルした後段増幅器の状態を維持したまま、次段の後段増幅器のＤＣオフセットをキャンセルさせるように複数のキャンセル回路を制御する。

【図面の簡単な説明】

【0007】

【図1】図１は、第１の実施形態に係る受信装置の概略的な構成図である。

【図2】図２は、第１の実施形態に係る半導体集積回路のステートＳＴ１の動作を説明するための図である。

【図3】図３は、第１の実施形態に係る半導体集積回路のステートＳＴ２の動作を説明するための図である。

【図4】図４は、第１の実施形態に係る半導体集積回路のステートＳＴ３の動作を説明するための図である。

【図5】図５は、第１の実施形態に係る半導体集積回路のステートＳＴ４の動作を説明するための図である。

【図6】図６は、第１の実施形態に係る半導体集積回路によるＤＣオフセットキャンセル方法を示すフローチャートである。

【図7】図７は、第２の実施形態に係る受信装置の概略的な構成図である。

【図8】図８は、第２の実施形態に係る半導体集積回路のステートＳＴ１の動作を説明するための図である。

【図9】図９は、第２の実施形態に係る半導体集積回路のステートＳＴ２の動作を説明するための図である。

【図10】図１０は、第２の実施形態に係る半導体集積回路のステートＳＴ３の動作を説明するための図である。

【図11】図１１は、第２の実施形態に係る半導体集積回路のステートＳＴ４の動作を説明するための図である。

【図12】図１２は、第２の実施形態に係る半導体集積回路によるＤＣオフセットキャンセル方法を示すフローチャートである。

【図13】図１３は、第３の実施形態に係る半導体集積回路の構成図である。

【図14】図１４は、第３の実施形態に係る半導体集積回路の動作を説明するフローチャートである。

【図15】図１５は、第４の実施形態に係る受信装置の概略的な構成図である。

【発明を実施するための形態】

【0008】

図面を参照して、実施の形態について説明する。以下に説明する図面の記載において、同一又は類似の部分にはそれぞれ同一又は類似の符号を付している。図面は模式的なものである。

【0009】

また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、部品の構造、配置等を特定するものではない。実施の形態は、種々の変更を加えることができる。

【0010】

（第１の実施形態に係る半導体集積回路の構成）
図１は、第１の実施形態に係る受信装置ＲＸの概略的な構成図である。受信装置ＲＸは、半導体集積回路１００を備える。受信装置ＲＸは、受信装置ＲＸの外部からの入力信号として差動信号を受信する。このため、受信装置ＲＸが備える半導体集積回路１００は、差動信号に対する処理を実行する。

【0011】

受信装置ＲＸは、図１に示すように、入力端ＩＴ、マッチング回路ＭＧ、カップリングコンデンサＣ０、半導体集積回路１００を備える。半導体集積回路１００は、イコライザ１、ショートスイッチ３ａ～３ｆ、比較器４、処理回路５、デジタルアナログ変換器ＤＡＣ１～３、固定抵抗Ｒ１～Ｒ４、可変抵抗Ｒ５，Ｒ６、コンデンサＣ１，Ｃ２を備える。

【0012】

入力端ＩＴは、受信装置ＲＸの外部からの差動信号を入力する。マッチング回路ＭＧは、例えばインダクタを含む。マッチング回路ＭＧは、受信装置ＲＸの外部の回路を含む入力端ＩＴ側のインピーダンスとイコライザ１の入力インピーダンスとのインピーダンス整合を行う。カップリングコンデンサＣ０は、マッチング回路ＭＧから出力される差動信号に含まれる直流成分をカットして差動信号の交流成分をイコライザ１に出力する。なお、入力端ＩＴからイコライザ１の間は、図１においてはマッチング回路ＭＧとカップリングコンデンサＣ０とが１系統で図示されている。入力端ＩＴは、差動信号を入力するので、実際には入力端ＩＴからイコライザ１の間は、差動信号に対応して、マッチング回路ＭＧとカップリングコンデンサＣ０とが２系統設けられている。

【0013】

イコライザ１は、カップリングコンデンサＣ０から入力された差動信号の減衰を補償する。イコライザ１は、初段増幅器ＣＴＬＥと、初段増幅器ＣＴＬＥに直列に接続される３つの後段増幅器ＰＧＡ１～ＰＧＡ３と、ショートスイッチ２ａ，２ｂと、を含んで構成されている。初段増幅器ＣＴＬＥは、例えば連続時間線形等化器（Continuous Time Linear Equalizer）である。後段増幅器ＰＧＡ１～ＰＧＡ３は、可変利得増幅器（Variable Gain Amplifier）である。後段増幅器ＰＧＡ１～ＰＧＡ３は、３つに限定されることなく、例えば１つでも４つ以上でもよい。初段増幅器ＣＴＬＥ、３つの後段増幅器ＰＧＡ１～ＰＧＡ３の各々の増幅器は、差動信号を入力する２入力端と差動信号を出力する２出力端を備えた差動増幅器として構成される。

【0014】

初段増幅器ＣＴＬＥは、一方の入力端に入力される差動信号ＶＬ１と他方の入力端に入力される差動信号ＶＬ２を差動増幅する。初段増幅器ＣＴＬＥは、一方の出力端に差動信号ＶＰ（正極信号）を出力し、他方の出力端に差動信号ＶＮ（負極信号）を出力する。後段増幅器ＰＧＡ１は、一方の入力端に入力される差動信号ＶＰと他方の入力端に入力される差動信号ＶＮを差動増幅する。後段増幅器ＰＧＡ１は、一方の出力端に差動信号ＶＰ１を出力し、他方の出力端に差動信号ＶＮ１を出力する。後段増幅器ＰＧＡ２は、一方の入力端に入力される差動信号ＶＰ１と他方の入力端に入力される差動信号ＶＮ１を差動増幅する。後段増幅器ＰＧＡ２は、一方の出力端に差動信号ＶＰ２を出力し、他方の出力端に差動信号ＶＮ２を出力する。後段増幅器ＰＧＡ３は、一方の入力端に入力される差動信号ＶＰ２と他方の入力端に入力される差動信号ＶＮ２を差動増幅する。後段増幅器ＰＧＡ３は、一方の出力端に差動信号ＶＰ３を出力し、他方の出力端に差動信号ＶＮ３を出力する。

【0015】

初段増幅器ＣＴＬＥの一方の出力端とバイアス端子ＢＴとの間にはショートスイッチ２ａが接続される。初段増幅器ＣＴＬＥの他方の出力端とバイアス端子ＢＴとの間には入力ショートスイッチ２ｂが接続される。

【0016】

後段増幅器ＰＧＡ１の一方の出力端にはショートスイッチ３ｂと固定抵抗Ｒ２との直列回路が接続される。後段増幅器ＰＧＡ１の他方の出力端にはショートスイッチ３ａと固定抵抗Ｒ１との直列回路が接続される。

【0017】

固定抵抗Ｒ２の一端にはコンデンサＣ２の一端が接続される。コンデンサＣ２の他端は基準電位、例えばグランドに接続される。固定抵抗Ｒ１の一端にはコンデンサＣ１の一端が接続される。コンデンサＣ１の他端は基準電位に接続される。

【0018】

固定抵抗Ｒ１とコンデンサＣ１とは、第１のローパスフィルタを構成している。第１のローパスフィルタは、入力される差動信号ＶＮ１の低域周波数の成分を通過させる。固定抵抗Ｒ２とコンデンサＣ２とは、第２のローパスフィルタを構成している。第２のローパスフィルタは、入力される差動信号ＶＰ１の低域周波数の成分を通過させる。固定抵抗Ｒ２の値とコンデンサＣ２の値との積である時定数は、固定抵抗Ｒ１の値とコンデンサＣ１の値との積である時定数と略等しく、その値は、後述する可変抵抗Ｒ７の値とコンデンサＣ１の値との積である時定数の設定可能な値の上限値に対して、比較的小さい。このため、入力信号に対する出力の立ち上がり時間が短くなる。

【0019】

比較器４は、ショートスイッチ３ａ，３ｂがオン時に、コンデンサＣ１の一端の電圧とコンデンサＣ２の一端の電圧との差電圧をＤＣオフセットとして検出する。比較器４は、検出したＤＣオフセットを処理回路５に出力する。処理回路５は、例えばＣＰＵを含んで構成される。また処理回路５は、トランジスタを含むアナログ回路で構成されてもよい。処理回路５は、一定期間の入力信号（すなわち入力されたＤＣオフセット）を平均化処理する。処理回路５は、比較器４からのＤＣオフセットに応じたＤＡＣ（デジタルアナログ変換）コードを演算する。処理回路５は、演算したＤＡＣコードをデジタルアナログ変換器ＤＡＣ１に出力する。

【0020】

デジタルアナログ変換器ＤＡＣ１は、キャンセル回路に相当する。デジタルアナログ変換器ＤＡＣ１は、可変電流源Ｉａと、可変電流源Ｉｂとを含む。可変電流源Ｉａは、後段増幅器ＰＧＡ１の一方の出力端に接続される。可変電流源Ｉｂは、後段増幅器ＰＧＡ１の他方の出力端に接続される。

【0021】

デジタルアナログ変換器ＤＡＣ１は、処理回路５からのＤＡＣコードに基づき、可変電流源Ｉａと可変電流源Ｉｂとの電流を調整する。処理回路５からのＤＡＣコードにより、後段増幅器ＰＧＡ１の２出力端間のオフセット電圧がゼロになるように、可変電流源Ｉａの電流と可変電流源Ｉｂの電流とが調整される。後段増幅器ＰＧＡ１の２出力端間のオフセット電圧は、差動信号ＶＰ１の電圧と差動信号ＶＮ１の電圧との差である。すなわち、デジタルアナログ変換器ＤＡＣ１は、電流調整により後段増幅器ＰＧＡ１の２出力端間のＤＣオフセットをキャンセルする。例えば、差動信号ＶＰ１の電圧が差動信号ＶＮ１の電圧よりも高い場合、デジタルアナログ変換器ＤＡＣ１は、可変電流源Ｉａの電流を増加させることで電流を基準電位側に引き込む。デジタルアナログ変換器ＤＡＣ１は、この電流引き込みにより、差動信号ＶＰ１の電圧を下げて、オフセット電圧がゼロになるようにする。

【0022】

なお、デジタルアナログ変換器ＤＡＣ１は、バイナリサーチを用いて、可変電流源Ｉａと可変電流源Ｉｂとの電流を調整することでＤＣオフセットをキャンセルしてもよい。このバイナリ―サーチによる調整では、可変電流加算前のオフセット電圧と可変電流加算後のオフセット電圧との大小比較を逐次実施し、その差がゼロとなる方向に可変電流を増加又は減少させて、所望の電流値を探索する。より具体的には、可変電流加算後のオフセット電圧の極性判定を逐次実施し、オフセット電圧がゼロとなる方向に、可変電流の増加又は減少の幅を逐次の比較毎に１／２に減少させながら、可変電流を調整する。これにより、高速、高精度に所望の電流値を得ることができる。

【0023】

後段増幅器ＰＧＡ２の一方の出力端にはショートスイッチ３ｄと固定抵抗Ｒ４との直列回路が接続される。後段増幅器ＰＧＡ２の他方の出力端にはショートスイッチ３ｃと固定抵抗Ｒ３との直列回路が接続される。固定抵抗Ｒ４の一端にはコンデンサＣ２の一端が接続され、固定抵抗Ｒ３の一端にはコンデンサＣ１の一端が接続される。

【0024】

固定抵抗Ｒ３とコンデンサＣ１とは、第３のローパスフィルタを構成している。第３のローパスフィルタは、入力される差動信号ＶＮ２の低域周波数の成分を通過させる。固定抵抗Ｒ４とコンデンサＣ２とは、第４のローパスフィルタを構成している。第４のローパスフィルタは、入力される差動信号ＶＰ２の低域周波数の成分を通過させる。固定抵抗Ｒ４の値とコンデンサＣ２の値との積である時定数は、固定抵抗Ｒ３の値とコンデンサＣ１の値との積である時定数と略等しく、その値は、可変抵抗Ｒ７の値とコンデンサＣ１の値との積である時定数の設定可能な値の上限値に対して、比較的小さい。このため、入力信号に対する出力の立ち上がり時間が短くなる。

【0025】

比較器４は、ショートスイッチ３ｃ，３ｄがオン時に、コンデンサＣ１の一端の電圧とコンデンサＣ２の一端の電圧との差電圧をＤＣオフセットとして検出する。比較器４は、検出したＤＣオフセットを処理回路５に出力する。処理回路５は、一定期間の入力信号（すなわち入力されたＤＣオフセット）を平均化処理する。処理回路５は、比較器４からのＤＣオフセットに応じたＤＡＣ（デジタルアナログ変換）コードを演算する。処理回路５は、演算したＤＡＣコードをデジタルアナログ変換器ＤＡＣ２に出力する。

【0026】

デジタルアナログ変換器ＤＡＣ２は、キャンセル回路に相当する。デジタルアナログ変換器ＤＡＣ２は、可変電流源Ｉｃと、可変電流源Ｉｄとを含む。可変電流源Ｉｃは、後段増幅器ＰＧＡ２の一方の出力端に接続される。可変電流源Ｉｄは、後段増幅器ＰＧＡ１の他方の出力端に接続される。

【0027】

デジタルアナログ変換器ＤＡＣ２は、処理回路５からのＤＡＣコードに基づき、可変電流源Ｉｃと可変電流源Ｉｄとの電流を調整する。処理回路５からのＤＡＣコードにより、後段増幅器ＰＧＡ２の２出力端間のオフセット電圧がゼロになるように、可変電流源Ｉｃの電流と可変電流源Ｉｄの電流とが調整される。後段増幅器ＰＧＡ２の２出力端間のオフセット電圧は、差動信号ＶＰ２の電圧と差動信号ＶＮ２の電圧との差である。すなわち、デジタルアナログ変換器ＤＡＣ２は、電流調整により後段増幅器ＰＧＡ２の２出力端間のＤＣオフセットをキャンセルする。

【0028】

後段増幅器ＰＧＡ３の一方の出力端にはショートスイッチ３ｆと可変抵抗Ｒ６との直列回路が接続される。後段増幅器ＰＧＡ３の他方の出力端にはショートスイッチ３ｅと可変抵抗Ｒ５との直列回路が接続される。可変抵抗Ｒ６の一端にはコンデンサＣ２の一端が接続され、固定抵抗Ｒ５の一端にはコンデンサＣ１の一端が接続される。

【0029】

可変抵抗Ｒ５とコンデンサＣ１とは、第５のローパスフィルタを構成している。第５のローパスフィルタは、入力される差動信号ＶＮ３の低域周波数の成分を通過させる。可変抵抗Ｒ６とコンデンサＣ２とは、第６のローパスフィルタを構成している。第６のローパスフィルタは、入力される差動信号ＶＰ３の低域周波数の成分を通過させる。可変抵抗Ｒ６の値とコンデンサＣ２の値との積である時定数は、可変抵抗Ｒ５の値とコンデンサＣ１の値との積である時定数と略等しい。この時定数の値は可変で、可変の範囲内で小さく設定することで入力信号に対する出力の立ち上がり時間が短くなる。

【0030】

比較器４は、ショートスイッチ３ｅ，３ｆがオン時に、コンデンサＣ１の一端の電圧とコンデンサＣ２の一端の電圧との差電圧をＤＣオフセットとして検出する。比較器４は、検出したＤＣオフセットを処理回路５に出力する。処理回路５は、一定期間の入力信号（すなわち入力されたＤＣオフセット）を平均化処理する。処理回路５は、比較器４からのＤＣオフセットに応じたＤＡＣ（デジタルアナログ変換）コードを演算する。処理回路５は、演算したＤＡＣコードをデジタルアナログ変換器ＤＡＣ３に出力する。

【0031】

デジタルアナログ変換器ＤＡＣ３は、ＤＣオフセットキャンセル回路に相当する。デジタルアナログ変換器ＤＡＣ３は、可変電流源Ｉｅと、可変電流源Ｉｆとを含む。可変電流源Ｉｅは、後段増幅器ＰＧＡ３の一方の出力端に接続される。可変電流源Ｉｆは、後段増幅器ＰＧＡ３の他方の出力端に接続される。

【0032】

デジタルアナログ変換器ＤＡＣ３は、処理回路５からのＤＡＣコードに基づき、可変電流源Ｉｅと可変電流源Ｉｆとの電流を調整する。処理回路５からのＤＡＣコードにより、後段増幅器ＰＧＡ３の２出力端間のオフセット電圧がゼロになるように、可変電流源Ｉｅの電流と可変電流源Ｉｆの電流とが調整される。後段増幅器ＰＧＡ３の２出力端間のオフセット電圧は、差動信号ＶＰ３の電圧と差動信号ＶＮ３の電圧との差である。すなわち、デジタルアナログ変換器ＤＡＣ３は、電流調整により後段増幅器ＰＧＡ３の２出力端間のＤＣオフセットをキャンセルする。

【0033】

処理回路５は、イコライザ１が第１の状態の場合に、上述した第１～第６のローパスフィルタそれぞれの値を第１の時定数に設定する。固定抵抗Ｒ１～Ｒ４を含んで構成される第１～第４のローパスフィルタは、第１の時定数となる固定値に設定されている。可変抵抗Ｒ５，Ｒ６を含んで構成される第５，第６ローパスフィルタは、第１の時定数に設定される。第１の状態は、初段増幅器ＣＴＬＥがオフ状態である。初段増幅器ＣＴＬＥのオフ状態は、例えば、初段増幅器ＣＴＬＥの出力段において、電源ノードと出力ノードとの間およびグランドノードと出力ノードとの間の電流経路をオープン状態にすることで実現できる。

【0034】

処理回路５は、イコライザ１が第２の状態の場合、可変抵抗Ｒ５および可変抵抗Ｒ６の値を固定抵抗Ｒ１～Ｒ４の値より大きくして、第５のローパスフィルタの時定数と第６のローパスフィルタの時定数とを第１の時定数よりも大きい第２の時定数に設定する。第２の状態は、初段増幅器ＣＴＬＥがオン状態である。初段増幅器ＣＴＬＥのオン状態は、例えば、初段増幅器ＣＴＬＥの出力段において、電源ノードと出力ノードとの間およびグランドノードと出力ノードとの間の電流経路をオープン状態にはしないことで実現できる。処理回路５は、イコライザが第２の状態の場合、さらに、スイッチ３ａ～３ｄをオフする。

【0035】

処理回路５は、イコライザ１を第１の状態又は第２の状態に設定する。処理回路５は、イコライザ１に備えられたスイッチ２ａ，２ｂのオンとオフを切り替え、スイッチ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆのオンとオフを切り替える。また処理回路５は、可変抵抗Ｒ５，Ｒ６の抵抗値を設定する。さらに処理回路５は、比較器４からの比較出力に基づき、後段増幅器ＰＧＡ１～３それぞれの２出力端間のＤＣオフセットをキャンセルさせる。具体的には処理回路は、初段増幅器ＣＴＬＥをオフ状態にし、スイッチ３ａ，３ｂをオンし、第１ローパスフィルタおよび第２ローバスフィルタを第１の時定数に設定し、比較器４からの比較出力に基づき後段増幅器ＰＧＡ１の２出力端間のＤＣオフセットをキャンセルさせる。処理回路５は、スイッチ３ａ，３ｂをオフし、スイッチ３ｃ，３ｄをオンし、第３ローパスフィルタおよび第４ローバスフィルタを第１の時定数に設定し、比較器４からの比較出力に基づき後段増幅器ＰＧＡ２の２出力端間のＤＣオフセットをキャンセルさせる。処理回路５は、スイッチ３ｃ，３ｄをオフし、スイッチ３ｅ，３ｆをオンし、初段増幅器ＣＴＬＥをオフ状態にし、第５ローパスフィルタおよび第６ローパスフィルタを第１の時定数に設定し、比較器４からの比較出力に基づき後段増幅器ＰＧＡ３の２出力端間のＤＣオフセットをキャンセルさせる。処理回路５は、初段増幅器ＣＴＬＥをオン状態にし、第５ローパスフィルタおよび第６ローバスフィルタを第２の時定数に設定して、初段増幅器ＣＴＬＥと後段増幅器ＰＧＡ３とのＤＣオフセットをキャンセルさせる。

【0036】

（第１の実施形態に係る半導体集積回路の動作）
次にこのように構成された第１の実施形態に係る半導体集積回路の動作を図２－図５を参照して説明し、第１の実施形態におけるＤＣオフセットキャンセル方法を図６のフローチャートを参照しながら説明する。

【0037】

まず、図２に示すステートＳＴ１において、処理回路５は、初段増幅器ＣＴＬＥとＤＡＣ２，３をオフさせ、ショートスイッチ２ａ，２ｂ，３ａ，３ｂをオンさせ、ショートスイッチ３ｃ，３ｄ，３ｅ，３ｆをオフさせる（Ｓ１１）。デジタルアナログ変換器ＤＡＣ２，３のオフは、例えば、デジタルアナログ変換器ＤＡＣ２，３が、処理回路５から、可変電流源Ｉｃおよび可変電流源Ｉｄの電流を流さない又は０とするＤＡＣコードを入力することにより実現される。このとき、初段増幅器ＣＴＬＥは、オフ状態となる。これにより、後段増幅器ＰＧＡ１の２入力端は、共にバイアス端子ＢＴの電位となる。また、第１および第２のローバスフィルタそれぞれを構成する抵抗とコンデンサとの積であるＲ１×Ｃ１，Ｒ２×Ｃ２は、熱雑音を除去できる程度に小さい時定数（第１の時定数に相当）に予め設定されている。比較器４は、この小さい時定数のフィルタを通過した後段増幅器ＰＧＡ１のＤＣオフセットを検出する（Ｓ１２）。比較器４は、検出したＤＣオフセットを処理回路５に出力する。

【0038】

処理回路５は、比較器４からのＤＣオフセットに応じたＤＡＣコードを演算し、ＤＡＣコードをデジタルアナログ変換器ＤＡＣ１に出力する。次に、デジタルアナログ変換器ＤＡＣ１は、処理回路５からのＤＡＣコードに基づき後段増幅器ＰＧＡ１の２出力端間のＤＣオフセットをキャンセルするように、可変電流源Ｉａと可変電流源Ｉｂとの電流を調整する。そして、デジタルアナログ変換器ＤＡＣ１は、電流源Ｉａの電流と可変電流源Ｉｂの電流とを保持（Ｈｏｌｄ）する（Ｓ１３）。

【0039】

次に、図３に示すステートＳＴ２において、処理回路５は、初段増幅器ＣＴＬＥとデジタルアナログ変換器ＤＡＣ３をオフさせ、ショートスイッチ３ｃ，３ｄをオンさせ、ショートスイッチ３ａ，３ｂ，３ｅ，３ｆをオフさせる（Ｓ１４）。このとき、後段増幅器ＰＧＡ１の２入力端は、共にバイアス端子ＢＴの電位となっている。また、デジタルアナログ変換器ＤＡＣ１は、後段増幅器ＰＧＡ１の２出力端間のＤＣオフセットをキャンセルするように、電流源Ｉａの電流と可変電流源Ｉｂの電流とを設定している。これにより、後段増幅器ＰＧＡ２の２入力端のＤＣオフセットがない状態（キャンセルされた状態）となっている。また、比較器４の前段の第３および第４のローバスフィルタを構成する抵抗とコンデンサとの積であるＲ３×Ｃ１，Ｒ４×Ｃ２は、熱雑音を除去できる程度に小さい時定数（第１の時定数に相当）に予め設定されている。比較器４は、この小さい時定数のフィルタを通過した後段増幅器ＰＧＡ１と後段増幅器ＰＧＡ２とのＤＣオフセットを検出する（Ｓ１５）。比較器４は、検出したＤＣオフセットを処理回路５に出力する。

【0040】

処理回路５は、比較器４からのＤＣオフセットに応じたＤＡＣコードを演算し、ＤＡＣコードをデジタルアナログ変換器ＤＡＣ２に出力する。次に、デジタルアナログ変換器ＤＡＣ２は、処理回路５からのＤＡＣコードに基づき後段増幅器ＰＧＡ２の２出力端間のＤＣオフセットをキャンセルするように、可変電流源Ｉｃと可変電流源Ｉｄとの電流を調整する。そして、デジタルアナログ変換器ＤＡＣ２は、可変電流源Ｉｃの電流と可変電流源Ｉｄの電流とを保持（Ｈｏｌｄ）する（Ｓ１６）。

【0041】

次に、図４に示すステートＳＴ３において、ショートスイッチ３ｃ，３ｄをオフさせ、ショートスイッチ３ｅ，３ｆをオンさせる（Ｓ１７）。このとき、後段増幅器ＰＧＡ２の２入力端は、共にバイアス端子ＢＴの電位となっている。また、デジタルアナログ変換器ＤＡＣ２は、後段増幅器ＰＧＡ２の２出力端間のＤＣオフセットをキャンセルするように、電流源Ｉｃの電流と可変電流源Ｉｄの電流とを設定している。これにより、後段増幅器ＰＧＡ３の２入力端のＤＣオフセットがない状態（キャンセルされた状態）となっている。また、比較器４の前段の第５および第６のローパスフィルタを構成する抵抗とコンデンサとの積であるＲ５×Ｃ１，Ｒ６×Ｃ２は、熱雑音を除去できる程度の時定数（第１の時定数に相当）に設定される。比較器４は、この小さい時定数のフィルタを通過した後段増幅器ＰＧＡ１と後段増幅器ＰＧＡ２と後段増幅器ＰＧＡ３とのＤＣオフセットを検出する（Ｓ１８）。比較器４は、ＤＣオフセットを処理回路５に出力する。

【0042】

処理回路５は、比較器４からのＤＣオフセットに応じたＤＡＣコードを演算し、ＤＡＣコードをデジタルアナログ変換器ＤＡＣ３に出力する。次に、デジタルアナログ変換器ＤＡＣ３は、処理回路５からのＤＡＣコードに基づき後段増幅器ＰＧＡ３の２出力端間のＤＣオフセットをキャンセルするように、可変電流源Ｉｅと可変電流源Ｉｆとの電流を調整する。そして、デジタルアナログ変換器ＤＡＣ３は、可変電流源Ｉｅの電流と可変電流源Ｉｆの電流とを保持（Ｈｏｌｄ）する（Ｓ１９）。

【0043】

次に、図５に示すステートＳＴ４において、処理回路５は、初段増幅器ＣＴＬＥをオンさせ、ショートスイッチ２ａ，２ｂをオフさせるＳ２０）。また、処理回路５は、ショートスイッチ２ａ，２ｂ以外のスイッチ３ａ～３ｄをオフさせ、スイッチ３ｅ，３ｆをオンさせる。デジタルアナログ変換器ＤＡＣ１～３は電流値を保持している。

【0044】

処理回路５は、可変抵抗Ｒ５，Ｒ６の値それぞれを大きな値に変更する。ここで、大きな値となった可変抵抗Ｒ５，Ｒ６を、可変抵抗Ｒ７，Ｒ８とする。このため、時定数Ｒ７×Ｃ１，Ｒ８×Ｃ２（第２の時定数）が時定数Ｒ５×Ｃ１，Ｒ６×Ｃ２（第１の時定数）よりも大きくなる（Ｓ２１）。

【0045】

デジタルアナログ変換器ＤＡＣ３は、後段増幅器ＰＧＡ３の２出力端間のＤＣオフセットをキャンセルするように、電流源Ｉｅの電流と可変電流源Ｉｆの電流とを設定している。これにより、後段増幅器ＰＧＡ３の２出力端のＤＣオフセットがない状態（キャンセルされた状態）となっている。比較器４は、この大きい時定数のフィルタを通過した初段増幅器ＣＴＬＥと後段増幅器ＰＧＡ１と後段増幅器ＰＧＡ２と後段増幅器ＰＧＡ３とのＤＣオフセットを検出する（Ｓ２２）。比較器４は、検出したＤＣオフセットを処理回路５に出力する。

【0046】

処理回路５は、比較器４からのＤＣオフセットに応じたＤＡＣコードを演算し、ＤＡＣコードをデジタルアナログ変換器ＤＡＣ３に出力する。次に、デジタルアナログ変換器ＤＡＣ３は、処理回路５からのＤＡＣコードに基づき後段増幅器ＰＧＡ３の２出力端間のＤＣオフセットをキャンセルするように、可変電流源Ｉｅと可変電流源Ｉｆとの電流を調整する（Ｓ２３）。

【0047】

（第１の実施形態に係る半導体集積回路の効果）
第１の実施形態に係る半導体集積回路によれば、処理回路５は、初段増幅器ＣＴＬＥをオフ状態にし、測定対象の信号を通過させるフィルタを小さい時定数に設定する。この状態で、処理回路５は、後段増幅器ＰＧＡ１～ＰＧＡ３のＤＣオフセットをキャンセルさせる。その後、処理回路５は、初段増幅器ＣＴＬＥをオン状態にする。処理回路５は、最終段の後段増幅器ＰＧＡ３の出力端に接続されたフィルタを大きい時定数に設定する。処理回路５は、初段増幅器ＣＴＬＥと後段増幅器ＰＧＡ１～ＰＧＡ３とのＤＣオフセットをキャンセルさせる。

【0048】

即ち、処理回路５は、初段増幅器をオフ状態にし、フィルタを小さい時定数に設定して、後段増幅器のＤＣオフセットのキャンセルを事前に行う。このため、ＤＣオフセットをキャンセルする所要時間を短縮することができる。

【0049】

（第２の実施形態に係る半導体集積回路の構成）
図７は、第２の実施形態に係る受信装置ＲＸａの概略的な構成図である。受信装置ＲＸａは、半導体集積回路１００ａを備える。受信装置ＲＸａは、受信装置ＲＸａの外部からの入力信号として差動信号を受信する。このため、受信装置ＲＸａが備える半導体集積回路１００ａは、差動信号に対する処理を実行する。受信装置ＲＸａは、図７に示すように、入力端ＩＴ、マッチング回路ＭＧ、カップリングコンデンサＣ０、半導体集積回路１００ａを備える。半導体集積回路１００ａは、イコライザ１ａ、ショートスイッチ３ｇ～３ｈ、比較器４ａ、処理回路５ａ、デジタルアナログ変換器ＤＡＣ４～６、可変抵抗Ｒ９，Ｒ１０、コンデンサＣ３，Ｃ４を備える。

【0050】

初段増幅器ＣＴＬＥの一方の出力端とバイアス端子ＢＴとの間にはショートスイッチ２ａが接続される。初段増幅器ＣＴＬＥの他方の出力端とバイアス端子ＢＴとの間には入力ショートスイッチ２ｂが接続される。

【0051】

後段増幅器ＰＧＡ１の一方の出力端とバイアス端子ＢＴとの間にはショートスイッチ２ｃが接続される。後段増幅器ＰＧＡ１の他方の出力端とバイアス端子ＢＴとの間にはショートスイッチ２ｄが接続される。

【0052】

後段増幅器ＰＧＡ２の一方の出力端とバイアス端子ＢＴとの間にはショートスイッチ２ｅが接続される。後段増幅器ＰＧＡ２の他方の出力端とバイアス端子ＢＴとの間にはショートスイッチ２ｆが接続される。

【0053】

デジタルアナログ変換器ＤＡＣ４～６は、それぞれキャンセル回路に相当する。デジタルアナログ変換器ＤＡＣ４は、可変電流源Ｉｈと可変電流源Ｉｇとを含む。デジタルアナログ変換器ＤＡＣ５は、可変電流源Ｉｋと可変電流源Ｉｌとを含む。デジタルアナログ変換器ＤＡＣ６は、可変電流源Ｉｉと可変電流源Ｉｊとを含む。

【0054】

後段増幅器ＰＧＡ１の一方の出力端にはデジタルアナログ変換器ＤＡＣ６の可変電流源Ｉｉが接続される。後段増幅器ＰＧＡ１の他方の出力端にはデジタルアナログ変換器ＤＡＣ６の可変電流源Ｉｊが接続される。後段増幅器ＰＧＡ２の一方の出力端にはデジタルアナログ変換器ＤＡＣ５の可変電流源Ｉｋが接続される。後段増幅器ＰＧＡ２の他方の出力端にはデジタルアナログ変換器ＤＡＣ５の可変電流源Ｉｌが接続される。後段増幅器ＰＧＡ３の一方の出力端にはデジタルアナログ変換器ＤＡＣ４の可変電流源Ｉｇが接続される。後段増幅器ＰＧＡ３の他方の出力端にはデジタルアナログ変換器ＤＡＣ４の可変電流源Ｉｈが接続される。

【0055】

後段増幅器ＰＧＡ３の一方の出力端にはショートスイッチ３ｈと可変抵抗Ｒ１０との直列回路が接続される。後段増幅器ＰＧＡ３の他方の出力端にはショートスイッチ３ｇと可変抵抗Ｒ９との直列回路が接続される。

【0056】

可変抵抗Ｒ９の一端にはコンデンサＣ３の一端が接続される。可変抵抗Ｒ１０の一端にはコンデンサＣ４の一端が接続される。

【0057】

可変抵抗Ｒ９とコンデンサＣ３とは、第７のローパスフィルタを構成している。第７のローパスフィルタは、入力される差動信号ＶＮ３の低域周波数の成分を通過させる。可変抵抗Ｒ１０とコンデンサＣ４とは、第８のローパスフィルタを構成している。第８のローパスフィルタは、入力信号ＶＰ３の低域周波数の成分を通過させる。可変抵抗Ｒ９，Ｒ１０を小さくすることで、第７および第８のローパスフィルタの時抵抗を小さくすることができる。可変抵抗Ｒ９，Ｒ１０を大きくすることで、第７および第８のローパスフィルタの時定数を大きくすることができる。

【0058】

比較器４ａは、ショートスイッチ３ｇ，３ｈがオン時に、コンデンサＣ３の一端の電圧とコンデンサＣ４の一端の電圧との差電圧をＤＣオフセットとして検出する。比較器４ａは、検出したＤＣオフセットを処理回路５ａに出力する。処理回路５ａは、比較器４ａからのＤＣオフセットに応じたＤＡＣコードを演算する。処理回路５ａは、演算したＤＡＣコードをデジタルアナログ変換器ＤＡＣ４，ＤＡＣ５，ＤＡＣ６に出力する。

【0059】

（第２の実施形態に係る半導体集積回路の動作）
次にこのように構成された第２の実施形態に係る半導体集積回路の動作を図８－図１１を参照して説明する。第２の実施形態におけるＤＣオフセットキャンセル方法を図１２のフローチャートを参照しながら説明する。

【0060】

まず、図８に示すステートＳＴ１ａにおいて、処理回路５ａは、後段増幅器ＰＧＡ２とデジタルアナログ変換器ＤＡＣ５，６とショートスイッチ２ａ，２ｂ，２ｃ，２ｄをオフさせる。また、処理回路５ａは、後段増幅器ＰＧＡ３とショートスイッチ２ｅ，２ｆ，３ｇ，３ｈとをオンさせる（Ｓ３１）。このとき、後段増幅器ＰＧＡ２は、オフ状態となる。後段増幅器ＰＧＡ２のオフ状態は、初段増幅器ＣＴＬＥのオフ状態と同じようにして実現できる。これにより、後段増幅器ＰＧＡ３の２入力端は、共にバイアス端子ＢＴの電位となる。また、第７および第８のローパスフィルタそれぞれを構成する抵抗とコンデンサとの積であるＲ９×Ｃ３，Ｒ１０×Ｃ４は、熱雑音を除去できる程度に小さい時定数（第１の時定数に相当）に設定されている。比較器４ａは、この小さい時定数のフィルタを通過した後段増幅器ＰＧＡ３のＤＣオフセットを検出する（Ｓ３２）。比較器４ａは、検出したＤＣオフセットを処理回路５ａに出力する。

【0061】

処理回路５ａは、比較器４ａからのＤＣオフセットに応じたＤＡＣコードを演算する。処理回路５ａは、ＤＡＣコードをデジタルアナログ変換器ＤＡＣ４に出力する。次に、デジタルアナログ変換器ＤＡＣ４は、処理回路５ａからのＤＡＣコードに基づき後段増幅器ＰＧＡ３の２出力端間のＤＣオフセットをキャンセルするように、可変電流源Ｉｇと可変電流源Ｉｈとの電流を調整する。そして、デジタルアナログ変換器ＤＡＣ４は、可変電流源Ｉｇの電流と可変電流源Ｉｈの電流とを保持（Ｈｏｌｄ）する（Ｓ３３）。

【0062】

次に、図９に示すステートＳＴ２ａにおいて、処理回路５ａは、後段増幅器ＰＧＡ１とデジタルアナログ変換器ＤＡＣ６とショートスイッチ２ａ，２ｂ，２ｅ，２ｆとをオフさせる。また、処理回路５ａは、後段増幅器ＰＧＡ３とショートスイッチ２ｃ，２ｄとをオンさせる（Ｓ３４）。このとき、後段増幅器ＰＧＡ１は、オフ状態となる。後段増幅器ＰＧＡ１のオフ状態は、初段増幅器ＣＴＬＥのオフ状態と同じようにして実現できる。これにより、後段増幅器ＰＧＡ２の２入力端は、共にバイアス端子ＢＴの電位となる。また、第７および第８のローパスフィルタそれぞれは、熱雑音を除去できる程度に小さい時定数（第１の時定数に相当）に設定されている。比較器４ａは、この小さい時定数フィルタを通過した後段増幅器ＰＧＡ２のＤＣオフセットを検出する。比較器４ａは、検出したＤＣオフセットを処理回路５ａに出力する。

【0063】

処理回路５ａは、比較器４ａからのＤＣオフセットに応じたＤＡＣコードを演算する。処理回路５ａは、ＤＡＣコードをデジタルアナログ変換器ＤＡＣ５に出力する。デジタルアナログ変換器ＤＡＣ５は、処理回路５ａからのＤＡＣコードに基づき後段増幅器ＰＧＡ５の２出力端間のＤＣオフセットをキャンセルするように、可変電流源Ｉｉと可変電流源Ｉｊとの電流を調整し、その後可変電流Ｉｇ，Ｉｈを再度調整する。そして、デジタルアナログ変換器ＤＡＣ５，ＤＡＣ６は、各可変電流源Ｉｉ，Ｉｊ，Ｉｇ，Ｉｈの電流を保持（Ｈｏｌｄ）する（Ｓ３５）。

【0064】

次に、図１０に示すステートＳＴ３ａにおいて、処理回路５ａは、初段増幅器ＣＴＬＥとショートスイッチ２ｃ，２ｄ，２ｅ，２ｆとをオフさせる。処理回路５ａは、ショートスイッチ２ａ，２ｂをオンさせる（Ｓ３６）。このとき、初段増幅器ＣＴＬＥは、オフ状態となる。これにより、後段増幅器ＰＧＡ１の２入力端は、共にバイアス端子ＢＴの電位となる。また、第７および第８のローパスフィルタそれぞれは、熱雑音を除去できる程度に小さい時定数（第１の時定数に相当）に設定されている。比較器４ａは、この小さい時定数フィルタを通過した後段増幅器ＰＧＡ１のＤＣオフセットを検出する。比較器４ａは、検出したＤＣオフセットを処理回路５ａに出力する。

【0065】

処理回路５ａは、比較器４ａからのＤＣオフセットに応じたＤＡＣコードを演算する。デジタルアナログ変換器ＤＡＣ６は、ＤＡＣコードに基づき後段増幅器ＰＧＡ１の２出力端間のＤＣオフセットをキャンセルするように、可変電流源Ｉｋと可変電流源Ｉｌとの電流を調整し、その後Ｉｉ，Ｉｊを再度調整し、さらにその後Ｉｇ，Ｉｈを再調整する（Ｓ３７）。そして、デジタルアナログ変換器ＤＡＣ６，ＤＡＣ５，ＤＡＣ４は、各可変電流源Ｉｋ，Ｉｌ，Ｉｇ，Ｉｈ，Ｉｉ，Ｉｊの電流を保持する（Ｓ３８）。

【0066】

次に、図１１に示すステートＳＴ４ａにおいて、処理回路５ａは、初段増幅器ＣＴＬＥをオンさせる。また、処理回路５ａは、ショートスイッチ２ａ～２ｆをオフさせる（Ｓ３９）。そして、処理回路５ａは、可変抵抗Ｒ９，Ｒ１０の値それぞれを大きな値に変更する。ここで、大きな値となった可変抵抗Ｒ９，Ｒ１０を、可変抵抗Ｒ１１，Ｒ１２とする。これにより、処理回路５ａは、時定数Ｒ１１Ｃ３，Ｒ１２Ｃ４を大に切り替える（Ｓ４０）。このため、時定数Ｒ１１×Ｃ３，Ｒ１２×Ｃ４（第２の時定数）が時定数Ｒ９×Ｃ３，Ｒ１０×Ｃ４（第１の時定数）よりも大きくなる。

【0067】

比較器４ａは、時定数の大きいフィルタを通過した初段増幅器ＣＴＬＥと後段増幅器ＰＧＡ１と後段増幅器ＰＧＡ２と後段増幅器ＰＧＡ３とのＤＣオフセットを検出する（Ｓ４１）。比較器４ａは、検出したＤＣオフセットを処理回路５ａに出力する。

【0068】

処理回路５ａは、比較器４ａからのＤＣオフセットに応じたＤＡＣコードを演算する。デジタルアナログ変換器ＤＡＣ４は、処理回路５ａからのＤＡＣコードに基づきＤＣオフセットをキャンセルするように、可変電流源Ｉｇと可変電流源Ｉｈとの電流を調整する（Ｓ４２）。

【0069】

（第２の実施形態に係る半導体集積回路の効果）
第２の実施形態に係る半導体集積回路によれば、処理回路５ａは、複数の後段増幅器の内の最後から２つ目の後段増幅器ＰＧＡ２をオフ状態にする。処理回路５ａは、フィルタを小さい時定数に設定する。処理回路５ａは、後段増幅器ＰＧＡ１～ＰＧＡ３のＤＣオフセットをキャンセルさせる。その後、処理回路５ａは、初段増幅器ＣＴＬＥをオン状態にする。処理回路５ａは、フィルタを大きい時定数に設定する。処理回路５ａは、初段増幅器ＣＴＬＥと後段増幅器ＰＧＡ１～ＰＧＡ３とのＤＣオフセットをキャンセルさせる。

【0070】

即ち、処理回路５ａは、後段増幅器の後段から初段増幅器に向けて順にオフ状態にする。また、処理回路５ａは、フィルタを小さい時定数に設定して、後段増幅器のＤＣオフセットのキャンセルを事前に行う。このため、イコライザ１ａのＤＣオフセットをキャンセルする所要時間を短縮することができる。

【0071】

また、第２の実施形態に係る半導体集積回路は、第１の実施形態に係る半導体集積回路に比べて、固定抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４が設けられていない。このため、半導体集積回路をさらに小型化できる。

【0072】

（第３の実施形態に係る半導体集積回路の構成）
図１３は、第３の実施形態に係る半導体集積回路の構成図である。半導体集積回路は、他の半導体集積回路からの差動信号を受信する。

【0073】

半導体集積回路は、図１３に示すように、イコライザ１ｂ、比較器４ｂ、処理回路５ｂ、振幅検出回路６、ＲＣフィルタ７、デジタルアナログ変換器ＤＡＣ８を備える。イコライザ１ｂは、差動増幅器から構成される。

【0074】

処理回路５ｂは、イコライザ１ｂが第１の状態の場合にＲＣフィルタ７を第１の時定数に設定する。処理回路５ｂは、イコライザ１ｂが第２の状態の場合にＲＣフィルタ７を第１の時定数よりも大きい第２の時定数に設定する。第１の状態は、イコライザ１ｂに入力される信号の振幅がしきい値未満の状態である。第２の状態は、イコライザ１ｂに入力される信号の振幅がしきい値以上の状態である。

【0075】

振幅検出回路６は、イコライザ１ｂに入力する差動信号の振幅を検出する。処理回路５ｂは、振幅検出回路６で検出された信号の振幅がしきい値以上の場合に、ＲＣフィルタ７を第２の時定数に設定する。処理回路５ｂは、信号の振幅がしきい値未満の場合に、ＲＣフィルタ７を第１の時定数に設定する。ＲＣフィルタ７は、抵抗ＲとコンデンサＣとを含んで構成されるローパスフィルタである。

【0076】

処理回路５ｂは、比較器４ｂの比較出力に基づきデジタルアナログ変換器ＤＡＣ８を制御する。デジタルアナログ変換器ＤＡＣ８は、処理回路５ｂからの指示によりイコライザ１ｂのＤＣオフセットをキャンセルさせる。

【0077】

（第３の実施形態に係る半導体集積回路の動作）
次に、図１４に示すフローチャートを参照しながら、第３の実施形態に係る半導体集積回路の動作を説明する。

【0078】

まず、処理回路は、振幅検出回路６をオンさせる。振幅検出回路６は、イコライザ１ｂに入力する差動信号の振幅を検出する（Ｓ５１）。振幅検出回路６は、検出結果を示す振幅検出信号を処理回路５ｂに出力する。処理回路５ｂは、振幅検出回路６から出力された振幅検出信号に基づいて、検出された振幅がしきい値以上かどうかを判定する（Ｓ５２）。処理回路５ｂは、検出された信号の振幅がしきい値以上であった場合（Ｓ５２のＹＥＳ）には、Ｓ５４の処理に進む。

【0079】

処理回路５ｂは、検出された信号の振幅がしきい値未満である場合（Ｓ５２のＮＯ）には、振幅検出回路６、イコライザ１ｂ（アンプ）、比較器４ｂ、デジタルアナログ変換器ＤＡＣ８、ＲＣフィルタ７をオンさせる。また、処理回路５ｂは、ＲＣフィルタ７の時定数を、第１の時定数に設定、即ち時定数を小にする（Ｓ５３）。

【0080】

次に、比較器４ｂは、第１の時定数に設定されたＲＣフィルタ７を通過したイコライザ１ｂの出力を比較する。比較器４ｂは、第１の時定数に応じた比較出力を処理回路５ｂへ出力する（Ｓ５５ａ）。処理回路５ｂは、比較器４ｂの比較出力に基づきデジタルアナログ変換器ＤＡＣ８を制御する（Ｓ５６ａ）。

【0081】

次に、処理回路５ｂは、振幅検出回路６で検出された振幅検出信号の振幅がしきい値以上となることがあったかどうかを判定する（Ｓ５７）。処理回路５ｂは、振幅検出信号の振幅がしきい値以上となることがあった場合（Ｓ５７のＹＥＳ）には、Ｓ５４の処理に進む。

【0082】

一方、振幅検出信号の振幅がしきい値未満であった場合（Ｓ５７のＮＯ）には、デジタルアナログ変換器ＤＡＣ８は、処理回路５ｂからの指示によりイコライザ１ｂのＤＣオフセットをキャンセルさせる（Ｓ５８ａ）。そして、ＤＣオフセットキャンセル処理が終了する。

【0083】

一方、処理回路５ｂは、（Ｓ５２のＹＥＳ）および（Ｓ５７のＹＥＳ）の判断の後、振幅検出回路６をオフさせ、イコライザ１ｂ（アンプ）、比較器４ｂ、デジタルアナログ変換器ＤＡＣ８、ＲＣフィルタ７をオンさせる。また、処理回路５ｂは、ＲＣフィルタ７の時定数を、ＲＣフィルタ７を第２の時定数に設定、即ち時定数を大にする（Ｓ５４）。

【0084】

次に、比較器４ｂは、第２の時定数に設定されたＲＣフィルタ７を通過したイコライザ１ｂの出力を比較する。比較器４ｂは、第２の時定数に応じた比較出力を処理回路５ｂへ出力する（Ｓ５５ｂ）。処理回路５ｂは、比較器４ｂの比較出力に基づきデジタルアナログ変換器ＤＡＣ８を制御する（Ｓ５６ｂ）。デジタルアナログ変換器ＤＡＣ８は、処理回路５ｂからの指示によりイコライザ１ｂのＤＣオフセットをキャンセルさせる（Ｓ５８ｂ）。そして、ＤＣオフセットキャンセル処理が終了する。

【0085】

（第３の実施形態に係る半導体集積回路の効果）
第３の実施形態に係る半導体集積回路によれば、処理回路５ｂは、振幅検出回路６からの振幅検出信号の振幅が所定値未満の場合には、ＲＣフィルタ７の時定数を小にする。このため、イコライザ１ｂのＤＣオフセットをキャンセルする所要時間を短縮することができる。

【0086】

また、第１および第２の実施形態に係る半導体集積回路では、処理回路５は、初段増幅器ＣＴＬＥをオフ状態にする。処理回路５は、フィルタを小さい時定数に設定する。処理回路５は、後段増幅器ＰＧＡ１～ＰＧＡ３のＤＣオフセットをキャンセルさせる。その後、処理回路５は、初段増幅器ＣＴＬＥをオン状態にする。処理回路５は、フィルタを大きい時定数に設定する。処理回路５は、初段増幅器ＣＴＬＥと後段増幅器ＰＧＡ１～ＰＧＡ３とのＤＣオフセットをキャンセルさせる。

【0087】

これに対して、第３の実施形態に係る半導体集積回路では、処理回路５ｂは、イコライザ１ｂに入力される信号の振幅の大小を、判定する。処理回路５ｂは、振幅の大小に応じてＲＣフィルタ７の時定数を大小に切り替える。

【0088】

（第４の実施形態に係る半導体集積回路の構成）
図１５は、第４の実施形態に係る受信装置ＲＸｂの概略的な構成図である。第４の実施形態に係る受信装置ＲＸｂは、図１に示す第１の実施形態に係る受信装置ＲＸの構成に、さらに、図１３に示す第３の実施形態に係る半導体集積回路を加えた。

【0089】

受信装置ＲＸｂは、入力端ＩＴ、マッチング回路ＭＧ、カップリングコンデンサＣ０、半導体集積回路１００ｂを備える。半導体集積回路１００ｂは、イコライザ１、ショートスイッチ３ａ～３ｆ、比較器４ｃ、処理回路５ｃ、デジタルアナログ変換器ＤＡＣ１～３、固定抵抗Ｒ１～Ｒ４、可変抵抗Ｒ５，Ｒ６、コンデンサＣ１，Ｃ２、振幅検出回路６ａを備える。

【0090】

処理回路５ｃは、初段増幅器ＣＴＬＥをオフ状態にする。処理回路５ｃは、フィルタを小さい時定数に設定する。処理回路５ｃは、図２～図４に示す方法で、後段増幅器ＰＧＡ１～ＰＧＡ３のＤＣオフセットをキャンセルさせる。

【0091】

振幅検出回路６ａは、イコライザ１に入力する差動信号の振幅を検出する。処理回路５ｃは、初段増幅器ＣＴＬＥをオン状態にする。その後、処理回路５ｃは、振幅検出回路６ａで検出された信号の振幅が所定値以上かどうかを判定する。処理回路５ｃは、信号の振幅が所定値以上の場合に、フィルタの時定数を大きな時定数に設定する。処理回路５ｃは、図５に示す方法で、初段増幅器ＣＴＬＥと後段増幅器ＰＧＡ１～ＰＧＡ３とのＤＣオフセットをキャンセルさせる。

【0092】

処理回路５ｃは、振幅検出回路６ａで検出された信号の振幅が所定値未満の場合に、フィルタの時定数を小さい時定数に設定する。処理回路５ｃは、初段増幅器ＣＴＬＥと後段増幅器ＰＧＡ１～ＰＧＡ３とのＤＣオフセットをキャンセルさせる。

【0093】

（第４の実施形態に係る半導体集積回路の効果）
このように第４の実施形態に係る半導体集積回路によれば、処理回路５ｃは、初段増幅器ＣＴＬＥをオフ状態にする。処理回路５ｃは、フィルタを小さい時定数に設定する。処理回路５ｃは、ＤＣオフセットをキャンセルさせる。処理回路５ｃは、振幅検出回路６ａで検出された信号の振幅が所定値未満の場合に、フィルタを小さい時定数に設定する。処理回路５ｃは、ＤＣオフセットをキャンセルさせる。このため、イコライザ１のＤＣオフセットキャンセルの所要時間を大幅に短縮することができる。

【0094】

以上のように、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0095】

１，１ａ，１ｂ…イコライザ
２ａ，２ｂ，３ａ～３ｆ…ショートスイッチ
４，４ａ，４ｂ…比較器
５，５ａ，５ｂ…処理回路
６…振幅検出回路
１００，１００ａ，１００ｂ 半導体集積回路
ＣＴＬＥ…初段増幅器
ＰＧＡ１，ＰＧＡ２，ＰＧＡ３，ＰＧＡ４…後段増幅器
ＲＸ，ＲＸａ，ＲＸｂ…受信装置
Ｒ１～Ｒ４…固定抵抗
Ｒ５，Ｒ６，Ｒ９，Ｒ１０…可変抵抗
Ｃ０…カップリングコンデンサ
Ｃ１，Ｃ２…コンデンサ
ＤＡＣ１～ＤＡＣ６…デジタルアナログ変換器

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】