特許 7596216 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-29

(45)【発行日】2024-12-09

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20241202BHJP

   H01L 29/06 20060101ALI20241202BHJP

   H01L 29/12 20060101ALI20241202BHJP

   H01L 29/41 20060101ALI20241202BHJP

【ＦＩ】

H01L29/78 652K

H01L29/78 653A

H01L29/06 301F

H01L29/06 301V

H01L29/78 652T

H01L29/78 652F

H01L29/78 652M

H01L29/44 Y

H01L29/44 S

H01L29/44 L

【請求項の数】 8

(21)【出願番号】P 2021088891

(22)【出願日】2021-05-27

(65)【公開番号】P2022181754

(43)【公開日】2022-12-08

【審査請求日】2023-02-27

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(74)【代理人】

【識別番号】100111121

【弁理士】

【氏名又は名称】原 拓実

(74)【代理人】

【識別番号】100200148

【弁理士】

【氏名又は名称】今野 徹

(74)【代理人】

【識別番号】100139538

【弁理士】

【氏名又は名称】高橋 航介

(74)【代理人】

【識別番号】100200115

【弁理士】

【氏名又は名称】杉山 元勇

(74)【代理人】

【識別番号】100200137

【弁理士】

【氏名又は名称】浅野 良介

(72)【発明者】

【氏名】雁木 比呂

(72)【発明者】

【氏名】田口 安則

(72)【発明者】

【氏名】井口 智明

(72)【発明者】

【氏名】小林 勇介

(72)【発明者】

【氏名】根本 宏樹

【審査官】西村 治郎

(56)【参考文献】

【文献】特開２０１６－１６３０１９（ＪＰ，Ａ）

【文献】国際公開第２０１６／１１４０４３（ＷＯ，Ａ１）

【文献】米国特許出願公開第２００５／００８２５９１（ＵＳ，Ａ１）

【文献】特開２０１６－０７２４８２（ＪＰ，Ａ）

【文献】特開２０１８－１８２２５８（ＪＰ，Ａ）

【文献】特開２０１８－０４６２５３（ＪＰ，Ａ）

【文献】国際公開第２０１６／１３２５５２（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／７６

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／４１

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

第１電極と、
第２電極と、
前記第２電極から前記第１電極に向かう第１方向において、前記第１電極と前記第２電極の間に位置し、前記第２電極に電気的に接続された第１導電形の第１半導体領域と、
前記第１方向において前記第１電極と前記第１半導体領域の間に位置し、前記第１半導体領域に接する第２導電形の第２半導体領域と、
前記第１方向において前記第１電極と前記第２半導体領域の間に位置し、前記第２半導体領域に接する前記第１導電形の第３半導体領域と、
を含む半導体層と、
前記第１方向において前記第１電極と前記第１半導体領域との間に位置し、前記第１方向に交差する第２方向において前記第２半導体領域と向かい合う第３電極と、
前記第３電極と、前記第１半導体領域、前記第２半導体領域、及び前記第３半導体領域と、の間に位置する第１絶縁領域と、
前記第３電極と、前記第１電極との間に位置する第２絶縁領域と、
前記第２方向における幅が第１幅である第１部分と、
前記第１部分に隣接し、前記第１方向において前記第１部分よりも前記第２電極側に位置し、前記第２方向における幅が前記第１幅よりも小さい第２幅である第２部分と、
前記第２部分に隣接し、前記第１方向において前記第２部分よりも前記第２電極側に位置し、前記第２方向における幅が前記第２幅よりも大きい第３幅である第３部分と、
を含む前記第１方向に連続した３以上の複数の部分を有し、前記第１方向において前記第３電極と前記第１半導体領域との間に位置する第４電極と、
前記第４電極と前記第１半導体領域との間に位置する第３絶縁領域と、
を有し、
前記第４電極の前記複数の部分は、前記第１部分に隣接し、前記第１方向において前記第１部分よりも前記第１電極側に位置し、前記第２方向における幅が前記第１幅よりも大きい第４幅である第４部分と、
前記第４電極の前記複数部分は、前記第４部分に隣接し、前記第１方向において前記第４部分よりも第１電極側に位置し、前記第２方向における幅が前記第４幅よりも大きい第５幅である第５部分と、
を含む、半導体装置。

【請求項2】

第１電極と、
第２電極と、
前記第２電極から前記第１電極に向かう第１方向において、前記第１電極と前記第２電極の間に位置し、前記第２電極に電気的に接続された第１導電形の第１半導体領域と、
前記第１方向において前記第１電極と前記第１半導体領域の間に位置し、前記第１半導体領域に接する第２導電形の第２半導体領域と、
前記第１方向において前記第１電極と前記第２半導体領域の間に位置し、前記第２半導体領域に接する前記第１導電形の第３半導体領域と、
を含む半導体層と、
前記第１方向において前記第１電極と前記第１半導体領域との間に位置し、前記第１方向に交差する第２方向において前記第２半導体領域と向かい合う第３電極と、
前記第３電極と、前記第１半導体領域、前記第２半導体領域、及び前記第３半導体領域と、の間に位置する第１絶縁領域と、
前記第３電極と、前記第１電極との間に位置する第２絶縁領域と、
前記第２方向における幅が第１幅である第１部分と、
前記第１部分に隣接し、前記第１方向において前記第１部分よりも前記第２電極側に位置し、前記第２方向における幅が前記第１幅よりも小さい第２幅である第２部分と、
前記第２部分に隣接し、前記第１方向において前記第２部分よりも前記第２電極側に位置し、前記第２方向における幅が前記第２幅よりも大きい第３幅である第３部分と、
を含む前記第１方向に連続した３以上の複数の部分を有し、前記第１方向において前記第３電極と前記第１半導体領域との間に位置する第４電極と、
前記第４電極と前記第１半導体領域との間に位置する第３絶縁領域と、
を有し、
前記第１幅は、前記第３幅よりも大きい半導体装置。

【請求項3】

第１電極と、
第２電極と、
前記第２電極から前記第１電極に向かう第１方向において、前記第１電極と前記第２電極の間に位置し、前記第２電極に電気的に接続された第１導電形の第１半導体領域と、
前記第１方向において前記第１電極と前記第１半導体領域の間に位置し、前記第１半導体領域に接する第２導電形の第２半導体領域と、
前記第１方向において前記第１電極と前記第２半導体領域の間に位置し、前記第２半導体領域に接する前記第１導電形の第３半導体領域と、
を含む半導体層と、
前記第１方向において前記第１電極と前記第１半導体領域との間に位置し、前記第１方向に交差する第２方向において前記第２半導体領域と向かい合う第３電極と、
前記第３電極と、前記第１半導体領域、前記第２半導体領域、及び前記第３半導体領域と、の間に位置する第１絶縁領域と、
前記第３電極と、前記第１電極との間に位置する第２絶縁領域と、
前記第２方向における幅が第１幅である第１部分と、
前記第１部分に隣接し、前記第１方向において前記第１部分よりも前記第２電極側に位置し、前記第２方向における幅が前記第１幅よりも小さい第２幅である第２部分と、
前記第２部分に隣接し、前記第１方向において前記第２部分よりも前記第２電極側に位置し、前記第２方向における幅が前記第２幅よりも大きい第３幅である第３部分と、
を含む前記第１方向に連続した３以上の複数の部分を有し、前記第１方向において前記第３電極と前記第１半導体領域との間に位置する第４電極と、
前記第４電極と前記第１半導体領域との間に位置する第３絶縁領域と、
を有し、
前記第２部分以外の前記複数の部分は、前記第１方向において前記第２電極側から前記第１電極側に向かうにつれ、前記第２方向における幅が大きくなる、半導体装置。

【請求項4】

第１電極と、
第２電極と、
前記第２電極から前記第１電極に向かう第１方向において、前記第１電極と前記第２電極の間に位置し、前記第２電極に電気的に接続された第１導電形の第１半導体領域と、
前記第１方向において前記第１電極と前記第１半導体領域の間に位置し、前記第１半導体領域に接する第２導電形の第２半導体領域と、
前記第１方向において前記第１電極と前記第２半導体領域の間に位置し、前記第２半導体領域に接する前記第１導電形の第３半導体領域と、
を含む半導体層と、
前記第１方向において前記第１電極と前記第１半導体領域との間に位置し、前記第１方向に交差する第２方向において前記第２半導体領域と向かい合う第３電極と、
前記第３電極と、前記第１半導体領域、前記第２半導体領域、及び前記第３半導体領域と、の間に位置する第１絶縁領域と、
前記第３電極と、前記第１電極との間に位置する第２絶縁領域と、
前記第２方向における幅が第１幅である第１部分と、
前記第１部分に隣接し、前記第１方向において前記第１部分よりも前記第２電極側に位置し、前記第２方向における幅が前記第１幅よりも小さい第２幅である第２部分と、
前記第２部分に隣接し、前記第１方向において前記第２部分よりも前記第２電極側に位置し、前記第２方向における幅が前記第２幅よりも大きい第３幅である第３部分と、
を含む前記第１方向に連続した３以上の複数の部分を有し、前記第１方向において前記第３電極と前記第１半導体領域との間に位置する第４電極と、
前記第４電極と前記第１半導体領域との間に位置する第３絶縁領域と、
を有し、
前記複数の部分のうち、前記第１方向において最も前記第１電極側に位置する部分は、第１方向において長さＬ１を有し、第２方向において幅Ｗ１を有し、
前記複数の部分のうち、前記最も前記第１電極側に位置する部分に隣接する部分は、第１方向において長さＬ２を有し、第２方向において幅Ｗ２を有し、
（Ｗ１／Ｌ１）／（Ｗ２／Ｌ２）＞２．５かつＷ１＞Ｗ２の関係を満たす、半導体装置。

【請求項5】

前記第４電極の前記複数の部分は、さらに前記第３部分に隣接し、前記第１方向において前記第３部分よりも第２電極側に位置し、前記第２方向における幅が前記第３幅よりも小さい第６幅である第６部分を含む、請求項１から請求項４のいずれか１項に記載の半導体装置。

【請求項6】

第１電極と、
第２電極と、
前記第２電極から前記第１電極に向かう第１方向において、前記第１電極と前記第２電極の間に位置し、前記第２電極に電気的に接続された第１導電形の第１半導体領域と、
前記第１方向において前記第１電極と前記第１半導体領域の間に位置し、前記第１半導体領域に接する第２導電形の第２半導体領域と、
前記第１方向において前記第１電極と前記第２半導体領域の間に位置し、前記第２半導体領域に接する前記第１導電形の第３半導体領域と、
を含む半導体層と、
前記第１方向において前記第１電極と前記第１半導体領域との間に位置し、前記第１方向に交差する第２方向において前記第２半導体領域と向かい合う第３電極と、
前記第３電極と、前記第１半導体領域、前記第２半導体領域、及び前記第３半導体領域と、の間に位置する第１絶縁領域と、
前記第３電極と、前記第１電極との間に位置する第２絶縁領域と、
前記第２方向における幅が第１幅である第１部分と、
前記第１部分に隣接し、前記第１方向において前記第１部分よりも前記第２電極側に位置し、前記第２方向における幅が前記第１幅よりも小さい第２幅である第２部分と、
前記第２部分に隣接し、前記第１方向において前記第２部分よりも前記第２電極側に位置し、前記第２方向における幅が前記第２幅よりも大きい第３幅である第３部分と、
を含む前記第１方向に連続した３以上の複数の部分を有し、前記第１方向において前記第３電極と前記第１半導体領域との間に位置する第４電極と、
前記第４電極と前記第１半導体領域との間に位置する第３絶縁領域と、
を有し、
前記第４電極の前記複数の部分は、さらに前記第３部分に隣接し、前記第１方向において前記第３部分よりも第２電極側に位置し、前記第２方向における幅が前記第３幅よりも小さい第６幅である第６部分を含み、
前記第４電極の前記複数の部分は、さらに前記第６部分に隣接し、前記第１方向において前記第６部分よりも第２電極側に位置し、前記第２方向における幅が前記第６幅よりも小さい第７幅である第７部分を含む、半導体装置。

【請求項7】

前記第４電極は、前記第３電極に電気的に接続された、請求項１から請求項６のいずれか１項に記載の半導体装置。

【請求項8】

前記複数の部分は、前記第１方向において隣り合う部分の両方よりも前記第２方向における幅が小さい部分を２以上含む、請求項１から請求項７のいずれか１項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

ゲート電極の下にフィールドプレート電極を備えたフィールドプレート構造のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置がある。フィールドプレート電極を設けることにより、ＭＯＳＦＥＴのドリフト領域内の電界強度が緩和される。これにより、ＭＯＳＦＥＴのドレイン・ソース間における破壊耐圧（以下、単に、耐圧）が向上する。また、耐圧の向上に伴い、ドリフト領域の不純物濃度を高く設定することができ、ＭＯＳＦＥＴのオン抵抗を低下させることができる。つまり、フィールドプレート構造のＭＯＳＦＥＴによれば、ＭＯＳＦＥＴにおける耐圧の向上とオン抵抗の低減とを実現できる。

【0003】

しかし、フィールドプレート電極と半導体層との間に容量が発生するため、ＭＯＳＦＥＴ出力電荷量とスイッチング損失が増加する。ＭＯＳＦＥＴなどの半導体装置において、耐圧の向上と出力電荷量の低減が求められる。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１６－７２４８２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明が解決しようとする課題は、高い耐圧と低い出力電荷量を両立する半導体装置を提供することである。

【課題を解決するための手段】

【0006】

実施形態の半導体装置は、第１電極と、第２電極と、第１半導体領域、第２半導体領域及び第３半導体領域を含む半導体層と、第３電極と、第１絶縁領域と、第２絶縁領域と、第２方向における幅が第１幅である第１部分、第１方向において前記第１部分よりも前記第２電極側に位置し、前記第２方向における幅が前記第１幅よりも小さい第２幅である第２部分、及び前記第２部分に隣接し、前記第１方向において前記第２部分よりも前記第２電極側に位置し、前記第２方向における幅が前記第２幅よりも大きい第３幅である第３部分を含む第１方向に連続した３以上の複数の部分を有する第４電極と、第３絶縁領域と、を有し、前記第４電極の前記複数の部分は、前記第１部分に隣接し、前記第１方向において前記第１部分よりも前記第１電極側に位置し、前記第２方向における幅が前記第１幅よりも大きい第４幅である第４部分と、第４部分に隣接し、第１方向において第４部分よりも第１電極側に位置し、第２方向における幅が第４幅よりも大きい第５幅である第５部分と、を含む。

【図面の簡単な説明】

【0007】

【図1】図１は、実施形態に係る半導体装置の断面図であり、図２のＢ－Ｂ‘線における断面図である。

【図2】図２は、実施形態に係る半導体装置の平面図であり、図１のＡ－Ａ’線における平面図である。

【図3】図３は、実施形態に係る半導体装置の角部、厚み、幅、及び長さを示す断面図である。

【図4】図４は、参考例に係る半導体装置の断面図である。

【図5】図５（Ａ）は、半導体装置の耐圧Ｖ_Ｂ（Ｖ）のシミュレーション結果をプロットしたグラフである。図５（Ｂ）は、半導体装置の出力電荷量Ｑ_ＯＳＳ／Ａ（ｎＣ／ｍｍ^２）のシミュレーション結果をプロットしたグラフである。

【図6】図６は、第１変形例に係る半導体装置の断面図である。

【図7】図７は、第２変形例に係る半導体装置の断面図である。

【図8】図８は、第３変形例に係る半導体装置の断面図である。

【図9】図９は、第４変形例に係る半導体装置の断面図である。

【発明を実施するための形態】

【0008】

以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。また、実施形態では、特に断らない限り、ｎ＋形、ｎ形の順でｎ形（第１導電形）の不純物濃度が低くなることを表す。

【0009】

図１～図２をもとに実施形態に係る半導体装置１の構成を説明する。図１は、第１実施形態に係る半導体装置の要部断面図であり、図２のＢ－Ｂ‘線における断面図である。図２は、第１実施形態に係る半導体装置の平面図であり、図１のＡ－Ａ’線における平面図である。

【0010】

第１実施形態に係る半導体装置１は、例えば、上下電極構造のＭＯＳＦＥＴである。半導体装置１は、第１半導体領域２０（以下、例えば、ドレイン領域２１及びドリフト領域２２）と、第２半導体領域３０（以下、例えば、ベース領域３０）と、第３半導体領域４０（以下、例えば、ソース領域４０）と、第２電極１０（以下、例えば、ドレイン電極１０）と、第１電極１１（以下、例えば、ソース電極１１）と、第１絶縁領域５２（以下、例えば、ゲート絶縁膜５２）と、第２絶縁領域５５（以下、例えば、層間絶縁膜５５）と、第３絶縁領域５４（以下、例えば、フィールドプレート絶縁膜５４）と、第４絶縁領域５３（以下、例えば、絶縁領域５３）と、第３電極５０（以下、例えば、ゲート電極５０）と、第４電極５１（以下、例えば、フィールドプレート電極５１）と、接続領域１１ｃと、を備える。

【0011】

ここで、ドレイン電極１０からソース電極１１に向かう方向をＺ方向、Ｚ方向に交わる方向をＹ方向、Ｙ方向及びＺ方向に交わる方向をＸ方向とする。方向が交わるとは、方向が平行でないことであり、例えば、方向が直交することである。

【0012】

ドレイン電極１０及びソース電極１１は、Ｘ方向及びＹ方向に延びる。ドレイン電極１０の材料及びソース電極１１の材料は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）等の群から選ばれる少なくとも１つを含む金属である。

【0013】

半導体層１５は、Ｚ方向において、ドレイン電極１０とソース電極１１との間に位置する。半導体層１５は、Ｘ方向及びＹ方向に延びる。半導体層１５は、ドリフト領域２２、ドレイン領域２１、ベース領域３０及びソース領域４０を含む。半導体層１５の主成分は、例えば、ケイ素（Ｓｉ）、シリコン炭化物（ＳｉＣ）、窒化ガリウム（ＧａＮ）等である。

【0014】

半導体層１５は、第１導電形及び、第２導電形の半導体領域を含む。例えば、第１導電形はｎ形であり、第２導電形はｐ形である。実施形態において、第１導電形がｐ形で第２導電形がｎ形でも良い。以下では、第１導電形がｎ形で、第２導電形がｐ形とする。

【0015】

半導体層１５に含まれるｎ形の導電形の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が適用される。半導体層１５に含まれるｐ形の導電形の不純物元素としては、例えば、ホウ素（Ｂ）等が適用される。

【0016】

第１導電形（ｎ＋形）のドレイン領域２１は、ドレイン電極１０の上に設けられる。ドレイン領域２１は、Ｚ方向において、ドレイン電極１０とソース電極１１との間に位置する。ドレイン領域２１は、Ｘ方向及びＹ方向に延びる。ドレイン領域２１は、ドレイン電極１０と電気的に接続されれる。

【0017】

第１導電形（ｎ形）のドリフト領域２２は、ドレイン領域２１の上に設けられる。ドリフト領域２２は、Ｚ方向において、ドレイン領域２１とソース電極１１との間に位置する。ドリフト領域２２は、第１ドリフト部分２３と第２ドリフト部分２４を有する。第１ドリフト部分２３は、Ｘ方向及びＹ方向に延びる。複数の第２ドリフト部分２４が、Ｘ方向に間隔を置いて設けられる。第２ドリフト部分２４は、Ｙ方向に延びる。第２ドリフト部分２４は、Ｚ方向において、第１ドリフト部分２３から、ソース電極１１側に向かって延びる。

【0018】

第２導電形（ｐ形）のベース領域３０は、第２ドリフト領域２４の上に選択的に設けられる。複数のベース領域３０が、Ｘ方向に間隔を置いて設けられる。ベース領域３０は、Ｙ方向に延びる。ベース領域３０は、Ｚ方向において、ドリフト領域２２とソース電極１１との間に位置する。ベース領域３０は、後述する接続領域１１ｃを介してソース電極１１に接続される。

【0019】

第１導電形（ｎ形）のソース領域４０は、ベース領域３０の上に選択的に設けられる。複数のソース領域４０が、Ｘ方向に間隔を置いて設けられる。ベース領域３０は、Ｙ方向に延びる。ソース領域４０は、Ｚ方向において、ベース領域２２とソース電極１１との間に位置する。ソース領域４０は、後述する接続領域１１ｃを介してソース電極１１に接続される。

【0020】

ゲート電極５０は、Ｚ方向において第１ドリフト領域２３とソース電極１１との間に位置する。ゲート電極５０は、Ｘ方向において、第２ドリフト領域２４、ベース領域３０及びソース領域４０とゲート絶縁膜５２を介して向かい合う。ゲート電極５０は、Ｘ方向において、隣り合った第２ドリフト領域２４の間に位置する。ゲート電極５０は、Ｙ方向に延びる。ゲート電極５０は、Ｚ方向においてソース電極１１側からドレイン電極１０側に延びるトレンチ内に設けられる。また、複数のゲート電極５０が、Ｘ方向において周期的に間隔を置いて配列される。ゲート電極５０の材料は、例えば、ポリシリコンを含む。

【0021】

フィールドプレート電極５１は、Ｚ方向においてゲート電極５０よりもドレイン電極１０側に設けられる。フィールドプレート電極５１は、Ｘ方向及びＺ方向において、ドリフト領域２１とフィールドプレート絶縁膜５４を介して向かい合う。フィールドプレート電極５１は、Ｘ方向において、例えば、周期的に間隔を置いて配列されている。フィールドプレート電極５１は、Ｘ方向において、隣り合った第２ドリフト部分２４の間に位置する。フィールドプレート電極５１は、Ｙ方向に延びる。フィールドプレート電極５１は、Ｚ方向においてソース電極１１側からドレイン電極１０側に延びるトレンチ内に設けられる。フィールドプレート電極５１とゲート電極５０とはＺ方向において並ぶ。フィールドプレート電極５１の詳細な形状は、後述する。

【0022】

絶縁領域５９は、ゲート絶縁膜５２、絶縁膜５３、フィールドプレート絶縁膜５４、及び層間絶縁膜５５を含む。絶縁領域５９は、同一材料で一体に形成されることもできるし、異なる材料で形成されてもよい。絶縁領域５９は、例えば、シリコン酸化物やシリコン窒化物等の絶縁材料を含む。

【0023】

フィールドプレート絶縁膜５４は、フィールドプレート電極５１と第１ドリフト部分２３及び第２ドリフト部分２４との間に位置し、フィールドプレート電極５１とドリフト層２１とを電気的に分離する。フィールドプレート絶縁膜５４は、フィールドプレート電極５１を覆う。フィールドプレート絶縁膜５４は、Ｚ方向に延びる。

【0024】

絶縁膜５３は、フィールドプレート電極５１とゲート電極５０との間に位置する。絶縁膜５３は、フィールドプレート電極５１とゲート電極５０とを電気的に分離する。

【0025】

ゲート絶縁膜５２は、Ｘ方向において、ゲート電極５０と、ドリフト領域２２、ベース領域３０及びソース領域４０との間に位置する。ゲート絶縁膜５２は、ゲート電極５０と、ドリフト領域２２、ベース領域３０及びソース領域４０とを電気的に分離する。

【0026】

層間絶縁膜５５は、Ｚ方向において、ゲート電極５０、ゲート絶縁膜５２及びソース領域４０と、ソース電極１１と、の間に位置する。層間絶縁膜５５は、ゲート電極５０とソース電極１１とを電気的に分離する。

【0027】

接続領域１１ｃは、Ｚ方向において、層間絶縁膜５５を貫通して設けられる。接続領域１１ｃは、ソース領域４０及びドリフト領域３０とソース電極１１とを電気的に接続する。ソース電極１１は、接続領域１１ｃを含むことができる。接続領域１１ｃは、ソース電極１１と同一材料を含み、ソース電極１１の一部として形成されることができる。接続領域１１ｃは、ソース電極１１と異なる材料を含んでもよい。

【0028】

次に、フィールドプレート電極５１の詳細な形状について、図３を用いて説明する。図３は、実施形態に係る半導体装置の角部、厚み、幅、及び長さの位置を示す断面図である。図３は、図１と同等の範囲を示す断面図であるが、視認性向上のために一部のハッチング及び一部の符合を削除している。

【0029】

フィールドプレート電極５１は、Ｚ方向に連続する３以上の複数の部分を有する。実施形態の半導体装置１において、フィールドプレート電極５１は、部分６１～６８の８個の部分を有する。部分６１～６８は、Ｚ方向において隣接する部分と幅が異なる。ここで、幅とは、Ｘ方向における長さをいう。

【0030】

フィールドプレート電極５１は、絶縁領域５４に向かって突出した角部Ｃ０～Ｃ８を有する。角部の形状が丸くなまっている場合は、Ｚ方向に延びる部分６１～６８とフィールドプレート絶縁膜５２との境界線と、Ｘ方向に延びる部分６１～６８とフィールドプレート絶縁膜５２との境界線と、の交点を角部としてよい。

【0031】

部分６１～６８は、それぞれ、Ｘ方向における幅Ｗ１～Ｗ８を有する。図３に示すように、部分６１～６８がＺ方向に沿って延びる場合、Ｚ方向において任意の箇所のＸ方向の長さを幅としてよい。部分６１～６８がＺ方向に対して傾斜して延びる場合、各部分のＺ方向中央部分におけるＸ方向の長さを幅としてよい。あるいは、角部Ｃ０～Ｃ８を有する部分６１～６５，６７，６８は、角部Ｃ０～Ｃ８におけるＸ方向の長さを幅としてよい。

【0032】

部分６１～６８は、それぞれ、Ｚ方向における長さＬ１～Ｌ８を有する。

【0033】

Ｘ方向における、部分６１～６８とドリフト領域２２との距離、つまり部分６１～６８とドリフト領域２２とに挟まれたフィールドプレート絶縁膜５２の厚みは、それぞれ厚みＴ１～Ｔ８である。

【0034】

部分６１は、フィールドプレート電極５１に含まれる複数の部分の中で、Ｚ方向において最もソース電極１１側に位置する。部分６１は、フィールドプレート電極５１に含まれる複数の部分の中で、Ｘ方向において最も大きい幅、つまり幅Ｗ１を有する。部分６１は、角部Ｃ０、Ｃ１を有する。

【0035】

部分６２は、部分６１に隣接し、Ｚ方向において部分６１よりもドレイン電極１０側に位置する。部分６２は、Ｘ方向における幅Ｗ２が部分６１の幅Ｗ１よりも小さい。部分６２は、角部Ｃ２を有する。

【0036】

部分６３は、部分６２に隣接し、Ｚ方向において部分６２よりもドレイン電極１０側に位置する。部分６３は、Ｘ方向における幅Ｗ３が部分６２の幅Ｗ２よりも小さい。部分６３は、角部Ｃ３を有する。部分６３は、例えば、第５部分に相当する。

【0037】

部分６４は、部分６３に隣接し、Ｚ方向において部分６３よりもドレイン電極１０側に位置する。部分６４は、Ｘ方向における幅Ｗ４が部分６３の幅Ｗ３よりも小さい。部分６４は、角部Ｃ４を有する。部分６４は、例えば、第４部分に相当する。

【0038】

部分６５は、部分６４に隣接し、Ｚ方向において部分６４よりもドレイン電極１０側に位置する。部分６５は、Ｘ方向における幅Ｗ５が部分６４の幅Ｗ４よりも小さい。部分６５は、角部Ｃ５を有する。部分６５は、例えば、第１部分に相当する。

【0039】

部分６６は、部分６５に隣接し、Ｚ方向において部分６５よりもドレイン電極１０側に位置する。部分６６は、Ｘ方向における幅Ｗ２が部分６１の幅Ｗ１よりも小さい。部分６６は、角部を含まない。部分６６は、例えば、第２部分に相当する。

【0040】

部分６７は、部分６６に隣接し、Ｚ方向において部分６６よりもドレイン電極１０側に位置する。部分６７は、Ｘ方向における幅Ｗ７が部分６６の幅Ｗ６よりも大きい。部分６７は、角部Ｃ６、Ｃ７を有する。部分６７は、例えば、第３部分に相当する。

【0041】

部分６８は、部分６７に隣接し、Ｚ方向において部分６７よりもドレイン電極１０側に位置する。部分６８は、フィールドプレート電極５１に含まれる複数の部分の中で、Ｚ方向において最もドレイン電極１０側に位置する。部分６８は、Ｘ方向における幅Ｗ８が部分６７の幅Ｗ１よりも小さい。部分６８は、角部Ｃ８を有する。部分６８は、例えば、第６部分に相当する。

【0042】

フィールドプレート電極５１は、部分６１～６８の幅Ｗ１～Ｗ８について次の関係を満たす。
Ｗ８＜Ｗ７
Ｗ６＜Ｗ７
Ｗ８＜Ｗ６＜Ｗ５＜Ｗ４＜Ｗ３＜Ｗ２＜Ｗ１

【0043】

フィールドプレート絶縁膜５２のＺ方向に延びるため、幅Ｗ１～Ｗ８が大きい部分６１～６８に隣接する部分の厚みＴ１～Ｔ８は小さくなる。各厚みは、次の関係を満たす。
Ｔ７＜Ｔ８
Ｔ７＜Ｔ６
Ｔ１＜Ｔ２＜Ｔ３＜Ｔ４＜Ｔ５＜Ｔ６＜Ｔ８

【0044】

フィールドプレート電極５１は、（表現１）「Ｚ方向においてドレイン電極１１側からソース電極に向かうにつれて、部分６６を除く部分６１～６５、６７、６８の幅Ｗ１～Ｗ５、Ｗ７、Ｗ８が大きくなる」。

【0045】

（表現１）は、（表現２）「フィールドプレート電極５１が有する複数の部分６８～６１の内、Ｚ方向において隣り合う部分の少なくとも一方よりも大きな幅を持つ部分６７、６５～６１は、Ｚ方向においてドレイン電極１０側からソース電極１１に向かうにつれて大きな幅（Ｗ７＜Ｗ５＜Ｗ４＜Ｗ３＜Ｗ２＜Ｗ１）を持つ」ことと言い換えることができる。

【0046】

また別の表現に言い換えると、（表現１）は、（表現３）「ドレイン電極１１側からソース電極に向かうにつれて（Ｚ方向）、フィールドプレート電極５１が有する角部Ｃ８～Ｃ０における幅が単調に増加する（Ｗ８＜Ｗ７＜Ｗ５＜Ｗ４＜Ｗ３＜Ｗ２＜Ｗ１」ことと表現することもできる。幅が単調に増加するとは、幅が減少せずに大きくなることを差し、角部Ｃ６、Ｃ７における幅が同じＷ７であることを包含する。

【0047】

フィールドプレート絶縁膜５４の厚みの観点で言い換えると、（表現１）は（表現４）「ドレイン電極１０側からソース電極１１に向かうにつれて（Ｚ方向）、フィールドプレート電極５１が有する角部Ｃ８～Ｃ０に接する位置におけるフィールドプレート絶縁膜５４のＸ方向の厚みは単調に減少する（Ｔ８＞Ｔ７＞Ｔ５＞Ｔ４＞Ｔ３＞Ｔ２＞Ｔ１）」と表現することもできる。厚みが単調に減少するとは、厚みが増加せずに小さくなることを差し、角部Ｃ６、Ｃ７に接する部分の厚みが同じＴ７であることを包含する。

【0048】

フィールドプレート電極５１の一部に注目すると、部分６６及びＺ方向において部分６６よりもソース電極１１側にある複数の部分６１～６５は、Ｚ方向においてドレイン電極１０側からソース電極１１側に向かうにつれ段階的に幅が大きくなる。Ｚ方向において部分６６よりもドレイン電極１０側にある複数の部分６７、６８は、Ｚ方向においてドレイン電極１０側からソース電極１１側に向かうにつれ段階的に幅が大きくなる。

【0049】

半導体装置１の動作について説明する。半導体装置１は、図１～図３に示さない電源装置及び駆動装置から、ドレイン電極１０、ソース電極１１及びゲート電極５０に電位が印加されることで動作する。以降、ソース電極１１に印加される電位を基準（０Ｖ）とする。ソース電極１１には０Ｖの電位が印加され、ドレイン電極１０には例えば５０Ｖがオフ時に印加される。スイッチング時には、電源装置内の寄生インダクタンスにより瞬間的にＭＯＳＦＥＴが負担する電圧が増加するため、ドレイン電極１０には例えば１００Ｖが印可される。

【0050】

半導体装置１がオンの時、ゲート電極５０に閾値電位（Ｖｔｈ）よりも高い電位が印加される。これによりベース領域３０にチャネルが形成され、ドレイン電極１０からドレイン領域２１、ドリフト領域２２、ベース領域３０、ソース領域４０を通ってソース電極１１に電流が流れる。

【0051】

半導体装置１がオフの時、ゲート電極５０には、閾値電位（Ｖｔｈ）より低い電位が印加される。ベース領域３０にはチャネルが形成されず、ソース電極１１とドレイン電極１０との間に電流が流れない。

【0052】

半導体装置１が高い耐圧と低いオン抵抗を実現できることを説明する。

【0053】

半導体装置１がオフの時、隣り合うフィールドプレート電極５１の間に位置する半導体領域、特にドリフト領域２２は、ソースゲート間電圧に起因する電界が発生する。電界の集中は、半導体層１５が破壊される一因である。ドリフト領域２２とベース領域３０と間には電位差が生じるため、特にドリフト領域２２とベース領域３０と界面には強い電界が発生する。ソース電極１１側からドレイン電極１０に向かって延びるフィールドプレート電極５１は、ドリフト領域２２にかかる電界を分散させること、及びドリフト領域２２に空乏層を形成することによって半導体装置１の耐圧を向上させる。

【0054】

フィールドプレート電極５１は、絶縁領域５４に向かって突出した角部Ｃ０～Ｃ８を有するため、角部Ｃ１～Ｃ９近傍には電界が集中する。言い換えると、フィールドプレート電極５１の幅が大きくなる角部Ｃ１～Ｃ８で、フィールドプレート電極５１に沿って延びる（仮想的な）等電位線が部分的に密集する。密集した等電位線は、フィールドプレート電極５１から遠ざかるようにフィールドプレート絶縁膜５４からドリフト領域２２にはじき出されるため、フィールドプレート電極５１全体でみると電界が分散する。

【0055】

「Ｚ方向において、ドレイン電極１０側からソース電極１１に向かうにつれて部分６６を除く部分６１～６５、６７、６８の幅Ｗ１～Ｗ５、Ｗ７、Ｗ８が大きくなること」で、電界が効率よく分散されるため、半導体装置１は高い耐圧を実現することができる。さらに、半導体装置１は、ドリフト領域２２に含まれる不純物量を増加させても、耐圧を確保できるため、オン抵抗の低減が可能となる。

【0056】

半導体装置１が低い出力電荷量を実現できることを説明する。

【0057】

「フィールドプレート電極５１は、Ｚ方向において隣り合う両方の部分（部分６５、６７）よりも幅が小さい部分６６を有する（Ｗ５＞Ｗ６、Ｗ７＞Ｗ６）。」フィールドプレート電極５１は、角部を持たない部分６６とＸ方向におけるｎドリフト領域２２との距離が大きいため、部分６６における容量を小さくすることができる。このため、半導体装置１は出力電荷量が抑えられ、スイッチング損失を低減することができる。

【0058】

参考例の半導体装置４の構成を説明する。

【0059】

図４は参考例に係る半導体装置４の断面図である。参考例の半導体装置４は、部分６６の幅Ｗ６‘が半導体装置１とは異なる。参考例の半導体装置４は、部分６６に隣接するフィールドプレート絶縁膜５４の厚みがＴ6‘である。

【0060】

参考例において、フィールドプレート電極５１が有する複数の部分６８～６１が、ドレイン電極１０側からソース電極１１に向かうにつれて（Ｚ方向）大きな幅（Ｗ８＜Ｗ７＜Ｗ６‘＜Ｗ５＜Ｗ４＜Ｗ３＜Ｗ２＜Ｗ１）を持つ。参考例において、角部Ｃ６は部分６６に含まれる。参考例の半導体装置４は前述の（表現１）、（表現２）及び（表現３）を満たす構成である。参考例において、「フィールドプレート電極５１は、Ｚ方向において隣り合う両方の部分よりも幅が小さい部分」を有さない。

【0061】

半導体装置１の耐圧及び出力電荷量について、参考例と比較して説明する。

【0062】

次の条件で、半導体装置１、４の耐圧及び出力電荷量をシミュレーションした。
Ｗ１＝１．４００（ｎｍ）、Ｗ２＝１．３０１（ｎｍ）、Ｗ３＝１．１８８（ｎｍ）、Ｗ４＝０．９０９（ｎｍ）、Ｗ５＝０．５５０（ｎｍ）、Ｗ６＝０．３１４（ｎｍ）、Ｗ６‘＝０．４８０（ｎｍ）、Ｗ７＝０．４００（ｎｍ）、Ｗ８＝０．３５８（ｎｍ）。
Ｌ１＝０．４３８（ｎｍ）、Ｌ２＝０．３５８（ｎｍ）、Ｌ３＝０．４１０（ｎｍ）、Ｌ４＝０．３９８（ｎｍ）、Ｌ５＝０．５２３（ｎｍ）、Ｌ６＝０．４７５（ｎｍ）、Ｌ７＝０．５１６（ｎｍ）、Ｌ８＝０．４７８（ｎｍ）。
Ｔ１＝０．０８９（ｎｍ）、Ｔ２＝０．１３９（ｎｍ）、Ｔ３＝０．１９５（ｎｍ）、Ｔ４＝０．３３５（ｎｍ）、Ｔ５＝０．５１５（ｎｍ）、Ｔ６＝０．６３２（ｎｍ）、Ｔ６｀＝０．５４９ （ｎｍ）、Ｔ７＝０．５８９（ｎｍ）、Ｔ８＝０．６１０（ｎｍ）。

【0063】

シミュレーションでは、ソース電極１１とゲート電極５０に０Ｖを印加した状態で、ドレイン電極１０の電位を０Ｖから＋５０Ｖに増加させ、周波数１ＭＨｚで電位を振動させた時のソースドレイン間の静電容量を計算した。出力電荷量は、ソースドレイン間の静電容量に蓄積された単位面積あたりの電荷総量から算出した。

【0064】

図５（Ａ）は、半導体装置１（実施形態）及び半導体装置４（参考例）の耐圧Ｖ_Ｂ（Ｖ）のシミュレーション結果をプロットしたグラフである。図５（Ｂ）は、半導体装置１（実施形態）及び半導体装置４（参考例）の出力電荷量Ｑ_ＯＳＳ／Ａ（ｎＣ／ｍｍ^２）のシミュレーション結果をプロットしたグラフである。

【0065】

実施形態の半導体装置１の耐圧Ｖは、１１０．０（Ｖ）であり、参考例の半導体装置４の耐圧の１１０．１（Ｖ）とほぼ同じ値を示した。半導体装置１は、半導体装置１と同じく（表現１）、（表現２）及び（表現３）を満たす構成の半導体装置４と比較して遜色ない、高い耐圧を示す結果が得られた。実施形態の半導体装置１の出力電荷量は１１．３６（ｎＣ／ｍｍ^２）であり、参考例の半導体装置４の出力電荷量１１．４２（ｎＣ／ｍｍ^２）よりも低い結果が得られた。

【0066】

このように、実施形態の半導体装置１は、高い耐圧と低い出力電荷量を両立できる。

【0067】

実施形態の変形について説明する。

【0068】

図６は、第１変形例に係る半導体装置の断面図である。第１変形例に係る半導体装置６は、フィールドプレート電極５１とソース電極１１とが電気的に分離され、フィールドプレート電極５１とソース電極１１とが電気的に接続される。

【0069】

図７は、第２変形例に係る半導体装置の断面図である。実施形態としてフィールドプレート電極５１が有する部分の数及びその幅の数が８である例を説明したが、３以上のほかの数であってもかまわない。実施形態としてＺ方向において隣り合う部分よりも幅が小さい部分が部分６６である例を説明したが、Ｚ方向において最も端に位置する部分以外であれば部分６６でなくてもかまわない。例えば、図７に示す第２変形例に係る半導体装置７のように、フィールドプレート電極５１が有する部分の数及びその幅の数が７で、部分６４の幅Ｗ４がＷ４‘＜５かつＷ４‘＜Ｗ３であってもよい。なお、半導体装置７のフィールドプレート電極５１は、フィールドプレート電極５１とｎドリフト領域２２との距離が部分６６よりも近い部分６４の幅Ｗ４が小さくなり、出力電荷量が小さくなる。変形例２において、部分６１が第５部分に相当し、部分６２が第４部分に相当し、部分６３が第１部分に相当し、部分６４が第２部分に相当し、部分６５が第３部分に相当し、部分６６が第６部分に相当し、部分６７が第７部分に相当する。

【0070】

図８は、第３変形例に係る半導体装置の断面図である。Ｚ方向において隣り合う両方の部分よりも幅が小さいフィールドプレート電極５１の部分は、部分６６の１つに限定されない。例えば、図８に示す第３変形例の半導体装置８のように、フィールドプレート電極５１がＺ方向において隣り合う両方の部分よりも幅が小さい部分６４、６６を有してもよい。変形例の半導体装置８は、第１実施形の半導体装置１と比較して、多くの部分の幅が小さくなるため、低い出力電荷量を実現できる。また、半導体装置１と比較して耐圧を維持する角部の数が変わらず、半導体装置８も高い耐圧を実現できる。

【0071】

図９は、第４変形例に係る半導体装置の断面図である。第４変形例に係る半導体装置９のフィールドプレート電極５１は、幅と長さについて次の関係を満たす。
（Ｗ１／Ｌ１）／（Ｗ２／Ｌ２）＞２．５

【0072】

この関係を満たすことで、部分６１がほかの部分６２～６８よりも極端にせりだした形状となり、電界の分散効果が強くなる。強い電界が発生するドリフト領域２２とベース領域３０の境界に近接する部分６１で電界の分散効果を強めることで、半導体装置９は高い耐圧を得る。

【0073】

上記の実施形態の半導体装置は、第２ドリフト部分２４、ベース領域３０、ソース領域４０、ゲート電極５０等がＹ方向に延びるストライプ形状であるものとして説明したが、ゲート電極５０がメッシュ形状やドット形状を有してもよい。

【0074】

上記の実施形態において、ベース領域３０におけるｐ形のキャリア濃度は、１．０×１０^１７／ｃｍ^３以上１．０×１０^１８／ｃｍ^３以下であることが好ましい。ソース領域４０におけるｎ形のキャリア濃度は１．０×１０^１８／ｃｍ^３以上１．０×１０^２０／ｃｍ^３以下であることが好ましい。ドレイン領域２１におけるｎ形のキャリア濃度は、１．０×１０^１８／ｃｍ^３以上１．０×１０^２０／ｃｍ^３以下であることが好ましい。半導体領域における不純物の濃度は、その半導体領域におけるキャリア濃度と、実質的に同じで良い。

【0075】

実施形態において、半導体領域の形状などに関する情報は、例えば、電子顕微鏡観察などにより得られる。半導体領域における不純物濃度に関する情報は、例えば、ＥＤＸ（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ）、または、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などにより得られる。半導体領域におけるキャリア濃度に関する情報は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）などにより得られる。

【0076】

上記実施形態とその変形例は、適宜組み合わせて実現できる。以上、説明した実施形態及びその変形例によれば、高い耐圧と低い出力電荷量を両立する半導体装置を提供できる。

【0077】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、説明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0078】

１ 半導体装置
１０ ドレイン電極（第２電極）
１１ ソース電極（第１電極）
１１ｃ 接続領域
２１ ドレイン領域（第１半導体領域）
２２ ドリフト領域（第１半導体領域）
３０ ベース領域（第２半導体領域）
４０ ソース領域（第３半導体領域）
５０ ゲート電極（第３電極）
５１ フィールドプレート電極（第４電極）
５２ ゲート絶縁膜（第１絶縁領域）
５３ 絶縁膜（第４絶縁領域）
５４ フィールドプレート絶縁膜（第３絶縁領域）
５５ 層間絶縁膜（第２絶縁領域）
６１ 部分
６２ 部分
６３ 部分（第５部分）
６４ 部分（第４部分）
６５ 部分（第１部分）
６６ 部分（第２部分）
６７ 部分（第３部分）
６８ 部分（第６部分）
Ｃ０～Ｃ８ 角部
Ｌ１～Ｌ８ 長さ
Ｔ１～Ｔ８ 厚さ
Ｗ１～Ｗ８ 幅

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】