特許 7596242 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-29

(45)【発行日】2024-12-09

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20241202BHJP

   H01L 29/78 20060101ALI20241202BHJP

   H01L 21/8234 20060101ALI20241202BHJP

   H01L 27/088 20060101ALI20241202BHJP

   H01L 21/822 20060101ALI20241202BHJP

   H01L 27/04 20060101ALI20241202BHJP

   H01L 29/06 20060101ALI20241202BHJP

【ＦＩ】

H01L29/78 301G

H01L29/78 301D

H01L27/088 C

H01L27/04 C

H01L29/06 301F

H01L29/06 301R

【請求項の数】 8

(21)【出願番号】P 2021154191

(22)【出願日】2021-09-22

(65)【公開番号】P2023045651

(43)【公開日】2023-04-03

【審査請求日】2023-09-19

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110003708

【氏名又は名称】弁理士法人鈴榮特許綜合事務所

(72)【発明者】

【氏名】小松 香奈子

(72)【発明者】

【氏名】篠原 大輔

【審査官】岩本 勉

(56)【参考文献】

【文献】特開２００１－３２００４７（ＪＰ，Ａ）

【文献】特開２００８－０３４７３８（ＪＰ，Ａ）

【文献】特開２０１５－２１６２１８（ＪＰ，Ａ）

【文献】特開２０２１－０４８１６８（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１７／０３７２９８５（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

半導体の基板と、
前記基板の表面を含んだ表面領域中の第１導電型の第１ウェルと、
前記第１ウェルの表面の領域中の第２導電型の第１不純物領域と、
前記基板の前記表面領域中で前記第１不純物領域とともに前記第１ウェルの一部を挟む前記第２導電型の第２不純物領域と、
前記基板の前記表面上の第１絶縁体と、
前記第１絶縁体上で前記第１ウェルの一部及び前記第２不純物領域の一部に亘るゲート電極と、
前記ゲート電極の上面上及び前記第２不純物領域の上方の領域に亘る第２絶縁体と、
前記第２絶縁体上の第１導電体と、
前記第２不純物領域と接する第１コンタクトプラグと、
前記第１コンタクトプラグと接し、前記第１導電体の上方に位置する第２導電体と、
を備える半導体装置。

【請求項2】

前記第１絶縁体は、前記第２不純物領域に接し、
前記第２絶縁体は、前記第２不純物領域の上方で前記第１絶縁体上に位置し、
前記第１導電体は、前記第２不純物領域の上方で前記第２絶縁体上に位置する、
請求項１に記載の半導体装置。

【請求項3】

前記第１導電体は、前記第１コンタクトプラグと面する、
請求項２に記載の半導体装置。

【請求項4】

前記第２不純物領域は、
前記第１ウェルと接する第３不純物領域と、
前記第３不純物領域及び前記第１コンタクトプラグと接する第２ウェルと、
を備え、
前記ゲート電極は、前記第１ウェルの上方の領域及び前記第３不純物領域の上方の領域に亘り、
前記第１導電体は、前記ゲート電極の上面の上方の領域及び前記第３不純物領域の上方の領域に亘る、
請求項１乃至３のいずれか１項に記載の半導体装置。

【請求項5】

前記第２不純物領域の表面を含んだ領域に位置する第３絶縁体をさらに備え、
前記第１絶縁体は、前記第３絶縁体上に位置する、
請求項１乃至請求項４のいずれか１項に記載の半導体装置。

【請求項6】

前記第２不純物領域の表面を含んだ領域に位置する第３絶縁体をさらに備え、
前記第３絶縁体の側面は、前記第１ウェルと離れており、
前記第３絶縁体の底面は、前記第２不純物領域の底面と離れており、
前記第１絶縁体は、前記第３絶縁体上に位置する、
請求項１乃至請求項４のいずれか１項に記載の半導体装置。

【請求項7】

前記第２不純物領域の上方で前記第１絶縁体上に位置する第４絶縁体をさらに備え、
前記ゲート電極は、前記第４絶縁体上に位置し、
前記第２絶縁体は、前記第２不純物領域の上方で前記第４絶縁体上に位置し、
前記第１導電体は、前記第２不純物領域の上方で前記第２絶縁体上に位置する、
請求項１乃至請求項４のいずれか１項に記載の半導体装置。

【請求項8】

前記第２不純物領域と前記第１コンタクトプラグの間のシリサイドをさらに備える、
請求項１乃至請求項４のいずれか１項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

電力の制御等に半導体装置が用いられる。そのような半導体装置は、高い耐圧、低い抵抗及び高い信頼性を有することを求められる。

【先行技術文献】

【特許文献】

【0003】

【文献】米国特許出願公開第２０１０／０３１４６７５号明細書

【文献】米国特許出願公開第２００８／００５４９９４号明細書

【文献】米国特許出願公開第２００２／０１９７８６０号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

高い耐圧、低い抵抗及び高い信頼性を有する半導体装置を提供しようとするものである。

【課題を解決するための手段】

【0005】

一実施形態による半導体装置は、半導体の基板と、上記基板の表面を含んだ表面領域中の第１導電型の第１ウェルと、上記第１ウェルの表面の領域中の第２導電型の第１不純物領域と、上記基板の上記表面領域中で上記第１不純物領域とともに上記第１ウェルの一部を挟む上記第２導電型の第２不純物領域と、上記基板の上記表面上の第１絶縁体と、上記第１絶縁体上で上記第１ウェルの一部及び上記第２不純物領域の一部に亘るゲート電極と、上記ゲート電極の上面上及び上記第２不純物領域の上方の領域に亘る第２絶縁体と、上記第２絶縁体上の第１導電体と、上記第２不純物領域と接する第１コンタクトプラグと、上記第１コンタクトプラグと接し、上記第１導電体の上方に位置する第２導電体と、を備える。

【図面の簡単な説明】

【0006】

【図1】図１は、第１実施形態の半導体装置の断面の構造を示す。

【図2】図２は、参考用の半導体装置の断面の構造を示す。

【図3】図３は、第１実施形態の他の例の半導体装置の断面の構造を示す。

【図4】図４は、第１実施形態の他の例の半導体装置の断面の構造を示す。

【図5】図５は、第１実施形態の他の例の半導体装置の断面の構造を示す。

【発明を実施するための形態】

【0007】

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一の参照符号を付され、繰返しの説明は省略される場合がある。略同一の機能及び構成を有する複数の構成要素が相互に区別されるために、参照符号の末尾にさらなる数字又は文字が付される場合がある。

【0008】

図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定しない。

【0009】

以下、ｘｙｚ直交座標系が用いられて、実施形態が記述される。以下の記述において、「下」との記述及びその派生語並びに関連語は、ｚ軸上のより小さい座標の位置を指し、「上」との記述及びその派生語並びに関連語は、ｚ軸上のより大きい座標の位置を指す。

【0010】

１．第１実施形態
１．１．構造（構成）
図１は、第１実施形態の半導体装置の断面の構造を示す。図１に示されるように、半導体装置１は、トランジスタ２及びキャパシタ３を含む。トランジスタ２は、プレーナ構造を有する（又はプレーナ型である）ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるとともに、ソース、ゲート電極、及びドレインがｘｙ面において並ぶ限り、どのような構造を有していてもよい。そのような構造は、ＤＭＯＳ（Double Diffused Metal Oxide Semiconductor field effect transistor）、ＬＤＭＯＳ（Laterally Disused Metal Oxide Semiconductor field effect transistor）、ＤＥＭＯＳ（Drain Extended Metal Oxide Semiconductor field effect transistor）、ＥＤＭＯＳ（Extended Drain Metal Oxide Semiconductor field effect transistor）を含む。図１及び以下の記述は、トランジスタ２がＬＤＭＯＳである例に基づく。その他の例については、以下の記述から、当業者によって類推されることが可能であり、他の例のうちのいくつかは、後に記述される。

【0011】

図１に示されるように、半導体装置１は、例えばシリコンの基板４を含む。基板４は、ｐ型を有する。ｐ型の構成要素及び領域は、ｐ型のキャリアを含む。ｐ型の構成要素又は領域は、ｎ型不純物およびｐ型不純物の両方を含んでいる場合、ｎ型不純物の濃度より高いｐ型不純物の濃度を有する。

【0012】

基板４の上面を含む領域にｎ型のディープウェル又は不純物領域（ディープｎウェル）５が形成されている。ディープｎウェル５の上面を含む領域にｐ型のウェル又は不純物領域（ｐウェル）６が設けられている。ｎ型の構成要素及び領域は、ｎ型のキャリアを含む。ｎ型の構成要素又は領域は、ｎ型不純物およびｐ型不純物の両方を含んでいる場合、ｐ型不純物の濃度より高いｎ型不純物の濃度を有する。ｐウェル６の一部は、後述のように、トランジスタ２のボディー領域として機能する。

【0013】

ディープｎウェル５の上面を含む領域にｎ型のドリフト領域（不純物領域）７が設けられている。ｎ型ドリフト領域７は、ｐウェル６と接していてもよいし、接していなくてもよい。

【0014】

ディープｎウェル５の上面を含む領域にｎ型のウェル（不純物領域）８が設けられている。ｎウェル８は、ｎ型ドリフト領域７よりもｐウェル６から遠くに位置する。ｎウェル８は、ｎ型ドリフト領域７と接する。

【0015】

ディープｎウェル５の上面を含む領域に、絶縁体（絶縁体層）１１が設けられている。絶縁体１１は、ｘｙ面において（平面視において）、トランジスタ２を囲み、素子分離絶縁体として機能する。絶縁体１１の一部は、ｐウェル６の上面を含む領域に位置する。絶縁体１１の別の一部は、ｎウェル８の上面を含む領域に位置する。絶縁体１１は、ＳＴＩ（Shallow Trench Isolation）により形成されている。

【0016】

ｐウェル６の表面を含む領域は、トランジスタ２のボディー領域として機能する。ボディー領域のうちの、上面を含む領域はチャネル領域として機能する。チャネル領域は、トランジスタ２がオンしている間にチャネルが形成される領域である。

【0017】

ｐウェル６の上面を含む領域に、ｐ^＋型バックゲート領域１３が設けられている。導電型を示す「ｎ」または「ｐ」の上付き文字「＋」および「－」は、相対的なキャリア濃度を示す。例えば、ｐ^＋型の領域は、ｐ型の領域より高いキャリア濃度を有する。キャリア濃度は、当該キャリア濃度を有する領域が、ｐ型不純物及びｎ型不純物の両方を含んでいる場合、ｎ型不純物によって相殺される分のｐ型不純物を除いたｐ型不純物の濃度を指す。ｎ型についても同様であり、ｐ型不純物についての記述の中の「ｎ」と「ｐ」を置換した記述が、ｎ型についての記述として当てはまる。

【0018】

ｐウェル６の上面を含む領域に、ｎ^＋型ソース領域１４が設けられている。ｐ^＋型バックゲート領域１３及びｎ^＋型ソース領域１４の表面上にシリサイド１９が設けられている。

【0019】

ｎ型ドリフト領域７及びｎウェル８の上面を含む領域に絶縁体１６が設けられている。絶縁体１６は、ｎ型ドリフト領域７及びｎウェル８に亘って広がる。絶縁体１６の底面は、ｎ型ドリフト領域７の底面と重ならず、よって、絶縁体１６の下方にｎ型ドリフト領域７の一部が位置する。絶縁体１６のｘ軸に沿って並ぶ２つの縁のうち、ｎウェル８から遠い方の縁は、ｎ型ドリフト領域７の２つの縁のうちのｎウェル８から遠い方の縁と重ならない。よって、絶縁体１６の側方にｎ型ドリフト領域７の一部が位置する。絶縁体１６は、ＳＴＩにより形成され、例えば、絶縁体１１と同じ工程により形成される。

【0020】

ｎウェル８の上面を含む領域に、ｎ^＋型ドレイン領域１７が設けられている。ｎ^＋型ドレイン領域１７の表面上にシリサイド１９が設けられている。

【0021】

基板４の上面上、すなわち、ディープｎウェル５の上面上に、絶縁体１８が設けられている。絶縁体１８は、ｐウェル６、ｎ型ドリフト領域７及びｎウェル８の上面上に位置する。絶縁体１８の一部は、トランジスタ２のゲート絶縁体として機能する。

【0022】

絶縁体１８の上面の一部に導電体２１が設けられている。導電体２１は、ｘ軸に沿って延び、少なくとも、ｐウェル６の上方の領域と、絶縁体１６の上方の領域とに亘って連続して設けられている。導電体２１はトランジスタ２のゲート電極として機能する。導電体２１は連続して設けられており、よって、導電体２１は、導電体２１への電位の印加により、全体に亘って同じ電位を有し、導電体２１全体がゲート電極として機能する。以下、導電体２１は、ゲート電極２１と称される場合がある。絶縁体１８のうちのゲート電極２１の下方の部分は、トランジスタ２のゲート絶縁体として機能する。ゲート電極２１は、例えば、導電性のポリシリコンを含むか、導電性のポリシリコンからなる。ゲート電極２１は、上面を含む上部において、シリサイドを含んでいてもよい。

【0023】

ゲート電極２１のｘ軸に沿って並ぶ２つの側面のうちの一方（ｐウェル６の位置する側の側面）は、側壁絶縁体２２により覆われている。側壁絶縁体２２は、複数の絶縁体の組から構成されていてもよい。側壁絶縁体２２の一部は、ｐウェル６の上方に位置する。

【0024】

ｐ^＋型バックゲート領域１３及びｎ^＋型ソース領域１４の表面のシリサイド１９上にコンタクトプラグ２５が設けられている。コンタクトプラグ２５は、底面においてシリサイド１９と接している。

【0025】

コンタクトプラグ２５の上面上に、導電体２６が設けられている。導電体２６は、トランジスタ２のソースと接続されるノードの一部として機能する。

【0026】

ｎ^＋型ドレイン領域１７の表面のシリサイド１９上に、コンタクトプラグ２８が設けられている。コンタクトプラグ２８は、底面においてシリサイド１９と接する。以下、コンタクトプラグ２８は、ドレインコンタクトプラグ２８と称される場合がある。

【0027】

ドレインコンタクトプラグ２８の上面上に、導電体２９が設けられている。導電体２９は、トランジスタ２のドレインのノードの一部として機能し、以下、ドレイン配線２９と称される場合がある。ドレイン配線２９は、ドレインコンタクトプラグ２８の上方の領域から、ゲート電極２１の上方の領域まで延びる。ドレイン配線２９は、例えば、コンタクトプラグ２８の上方の領域から、絶縁体１６の上方の領域まで延びる。ドレイン配線２９は、例えば、コンタクトプラグ２８の上方の領域から、ｎ型ドリフト領域７と絶縁体１６の境界から若干コンタクトプラグ２８に近い領域まで延びる。

【0028】

ゲート電極２１の上面上の領域の一部から絶縁体１８の上面上の一部の領域に亘って絶縁体３１が連続的に設けられている。絶縁体３１は、ｘ軸に沿って並ぶ第１端及び第２端を有する。絶縁体３１の第１端は、ｘ軸上で、ドレイン配線２９の端と、ｎ型ドリフト領域７と絶縁体１６の境界との間に位置する。絶縁体３１の第１端は、少なくとも、絶縁体１６の上側の２つの角のうちのｎ^＋型ドレイン領域１７側の角の上方に位置する。絶縁体３１の第２端は、絶縁体１８上に位置し、例えば、例えばコンタクトプラグ２８の近くに位置する。

【0029】

絶縁体３１の上面上に導電体３２が連続的に設けられている。導電体３２は、第１端及び第２端を有する。導電体３２の第１端及び第２端は、絶縁体３１の第１端及び第２端とそれぞれ一致する。ここで、一致とは、絶縁体３１が導電体３２をマスクとした絶縁体の部分的な除去によって形成される結果として、絶縁体３１の一端と導電体３２の一端がｘ軸上で並んでいることを指し、形成の際の誤差による不一致を含む。導電体３２は、例えば、導電性のポリシリコンを含むか、導電性のポリシリコンからなる。導電体３２は、或る電位を印加されていてもよいし、電気的にフローティングとされていてもよい。

【0030】

絶縁体３１の第１端（ｐウェル６の側の端）及びゲート電極２１の第１端（ｐウェル６の側の端）は、側壁絶縁体２２により覆われている。絶縁体３１の第２端（ｎウェル８の側の端）及びゲート電極２１の第２端（ｎウェル８の側の端）は、側壁絶縁体２２により覆われている。

【0031】

ディープｎウェル５の上面を含む領域に、絶縁体３４が設けられている。絶縁体３４は、ＳＴＩにより形成されている。キャパシタ３は、絶縁体３４の上方において、絶縁体１８の上面上に設けられている。キャパシタ３は、導電体３５、絶縁体３６、及び導電体３７を含む。導電体３５は、絶縁体１８の上面上に位置する。導電体３５及び導電体２１は、同じ導電体に由来し、或る導電体の一部からなる。すなわち、導電体３５及び導電体２１は、或る導電体の部分的な除去によって形成される。よって、導電体３５は、例えばポリシリコンを含むか、ポリシリコンからなる。

【0032】

絶縁体３６は、導電体３５の上面上に位置する。絶縁体３６及び絶縁体３１は、同じ絶縁体に由来し、或る絶縁体の一部からなる。すなわち、絶縁体３６及び絶縁体３１は、或る絶縁体の部分的な除去によって形成される。

【0033】

導電体３７は、絶縁体３６の上面上に位置する。導電体３７及び導電体３２は、同じ導電体に由来し、或る導電体の一部からなる。すなわち、導電体３７及び導電体３２は、或る導電体の部分的な除去によって形成される。よって、導電体３７は、例えばポリシリコンを含むか、ポリシリコンからなる。

【0034】

導電体３５及び導電体３７は、キャパシタ以外の素子の一部であってもよい。すなわち、導電体３５及び導電体３７を含むキャパシタ以外の素子が、トランジスタ２とともに半導体装置１に混載されていてもよい。

【0035】

１．２．利点（効果）
第１実施形態によれば、以下に記述されるように、高い耐圧、低い抵抗及び信頼性を有する半導体装置が提供されることが可能である。

【0036】

基板中の或る領域の電界の発生、強度、及び（又は）分布は、この領域の周囲に位置するとともに動作の間に電位を印加される配線に影響される。具体的には、基板中の或る領域の電界は、この領域と周囲の配線の配置及び（又は）距離、並びに（或いは）配線の形状などにより影響される。

【0037】

第１実施形態の半導体装置１は、基板４とドレイン配線２９の間に位置する部分を含んだ導電体３２を含む。基板４中に生成される電界は、基板と周囲の導電体、特に、トランジスタ２が動作している間に高電位を印加されるドレイン配線２９との距離に影響される。ドレイン配線２９の位置が基板から遠いほど、基板４中に生成される電界は弱い。電界は、電界が生成され得る領域中の２か所の距離に反比例するからである。しかしながら、ドレイン配線２９の位置を基板４から容易に遠ざけることができない場合がある。第１実施形態によれば、ドレイン配線２９と基板４との間に内部に電位を生成され得る導電体３２が設けられる。この導電体３２により、基板４とドレイン配線２９との間の電界の分布が変化し、ドレイン配線２９への電位の印加によって基板４中で生成される電界の強度を緩和できる。

【0038】

また、導電体３２は、基板４とドレインコンタクトプラグ２８の間に位置する部分も含む。基板４とドレイン配線２９との間に位置する部分について記述されるのと同じメカニズムにより、ドレインコンタクトプラグ２８と基板４との間に内部に電位を生成され得る導電体３２が、ドレインコンタクトプラグ２８への電位の印加によって基板４中で生成される電界の強度を緩和できる。

【0039】

また、第１実施形態によれば、以下に記述されるように、基板４中で、特に電界が高い箇所での電界の強度、ひいては、インパクトイオン化の発生が抑制されることが可能である。

【0040】

図１のトランジスタ２を含め、トランジスタでは、基板のうちのゲート電極の下方の部分において、ゲート電極下方の部分のうちでドレインに近い部分において、強い電界が生じやすい。強い電界は、トランジスタの耐圧を低下させる。

【0041】

また、強い電界は、強い電界の領域を通過する電子をホットキャリアにし、ホットキャリアは、インパクトイオン化（Impact Ionization）を起こし得る。インパクトイオン化によって生じた電子がゲート絶縁体またはＳＴＩにより形成される絶縁体等の絶縁体にトラップされることによるトランジスタの特性の変化を起こし得る。これらは、トランジスタの信頼性の低下を意味する。

【0042】

発明者らは、ドレイン配線の形状の違いに基づく、電界の分布及びインパクトイオンの分布についてシミュレーションを行った。シミュレーションは、トランジスタ１０１を含んだ半導体装置１００、及びトランジスタ２０１を含んだ半導体装置２００について行われた。半導体装置１００は、半導体装置１が絶縁体３１及び導電体３２を含まない構造を有する。半導体装置１００では、絶縁体３１及び導電体３２が設けられないため、後述の図２に示されるのと同じく、ゲート電極２１の両方の側面は側壁絶縁体２２によって覆われている。

【0043】

半導体装置２００は、半導体装置１００に類似する。すなわち、半導体装置１００は半導体装置１と同じくドレイン配線２９を含むのに対して、半導体装置２００は、図２に示されるように、ドレイン配線２９に代えてドレイン配線１２９を有する。ドレイン配線１２９は、階段上になっている。すなわち、ドレイン配線１２９は、コンタクトプラグ２８と接するとともに第１高さに位置する第１部分１２９Ａと、ゲート電極２１の上方に位置するとともに第１高さより高い第２高さに位置する第２部分１２９Ｂと、を含む。すなわち、ドレイン配線１２９は、平面視においてゲート電極２１と重なる第２部分１２９Ｂにおいて、ゲート電極２１と間隔を設けられている。

【0044】

シミュレーションの結果、トランジスタ２０１は、ｎ型ドリフト領域７の上面を含む領域のうちの絶縁体１６と接する領域ＡＣＵ及びｎ型ドリフト領域７のうち絶縁体１６の下側の角と接する領域ＡＣＬにおいて、トランジスタ１０１よりも弱い電界を有することが分かった。また、電界が弱いことに起因して、トランジスタ２０１の領域ＡＣＵ及びＡＣＬにおいて、トランジスタ１０１よりもインパクトイオン化の発生が少ないことが分かった。このシミュレーションの結果は、ドレイン配線１２９が、ゲート電極２１の上方の第２部分１２９Ｂにおいて、他の部分（例えば第１部分１２９Ａ）よりも高い位置に位置することに少なくとも一部起因すると考えられる。

【0045】

第１実施形態において、導電体３２は、電圧を受けることにより、内部に電界を生じる。このため、ドレイン配線２９への電位の印加により、導電体３２の内部に電界が生成される。よって、ドレイン配線２９への電位の印加によって内部に電界を生成するドレイン配線２９、導電体３２、及び基板４の配置（すなわち、相対的な位置関係）は、参考用の半導体装置２００でのドレイン配線１２９の第２部分１２９Ｂ、ドレイン配線１２９の第１部分１２９Ａ、及び基板４の配置と同様である。よって、ドレイン配線２９への電位の印加に応答した電界の生成において、ドレイン配線２９、導電体３２、及び基板４は、それぞれドレイン配線１２９の第２部分１２９Ｂ、ドレイン配線１２９の第１部分１２９Ａ、及び基板４にそれぞれ対応する役割を果たす。この結果、トランジスタ２では、トランジスタ２０１と同じく、領域ＡＣＵ及びＡＣＬにおいて、トランジスタ１０１よりも生成される電界が弱いとともに発生するインパクトイオン化が少ない。よって、トランジスタ２は、トランジスタ１０１よりも高い耐圧及び信頼性を有する。

【0046】

さらに、第１実施形態によれば、絶縁体３１はキャパシタ３の絶縁体３６と同じ絶縁体から形成され、導電体３２はキャパシタ３の導電体３７と同じ導電体から形成される。絶縁体３１及び導電体３２の成形は、絶縁体３１及び導電体３２が形成されるか否かに関わらず形成されるキャパシタ３の絶縁体３６及び導電体３７の成形のための工程によって行われることが可能である。よって、絶縁体３１及び導電体３２の形成のための追加の工程は不要であり、絶縁体３１及び導電体３２が容易に形成されることが可能である。

【0047】

１．３．トランジスタの他の構造の例（変形例）
図１を参照して記述されるように、トランジスタ２は、プレーナ構造を有するＭＯＳＦＥＴであるとともに、ソース、ゲート電極、及びドレインがｘｙ面において並ぶ限り、どのような構造を有していてもよい。以下に、トランジスタ２及びそれを含んだ半導体装置１の他の例が記述される。以下、各例において半導体装置１との違いを主に記述する。

【0048】

図３は、第１実施形態の他の例の半導体装置１の断面の構造を示す。半導体装置１ｂは、トランジスタ２ｂを含む。トランジスタ２ｂは、絶縁体１６を含まない点で、トランジスタ２と異なる。

【0049】

図４は、第１実施形態の他の例の半導体装置１の断面の構造を示す。半導体装置１ｃは、トランジスタ２ｃを含み、トランジスタ２ｃはゲート電極２１ｃを含む。半導体装置１ｃは、絶縁体１６を含まず、絶縁体４１を含む。絶縁体４１は、絶縁体１８の上面の一部の上に位置し、絶縁体４１は、ｎ型ドリフト領域７の上方の領域及びｎウェル８の上方の領域に亘って広がる。ゲート電極２１ｃは、部分的に、絶縁体４１の上面上に位置する。ゲート電極２１ｃは、絶縁体４１上の部分において、他の部分の底面の位置より高い位置に位置する底面を有する。

【0050】

図５は、第１実施形態の他の例の半導体装置１の断面の構造を示す。半導体装置１ｄは、トランジスタ２ｄを含み、トランジスタ２ｄはゲート電極２１ｄを含む。半導体装置１ｄは、絶縁体１６を含まず、絶縁体４２を含む。絶縁体４２は、ｎ型ドリフト領域７の上方の領域及びｎ^＋型ドレイン領域１７の上方の領域に亘って広がる。絶縁体４２は、ＬＯＣＯＳ（LOCal Oxidation of Silicon）によって形成されている。よって、絶縁体４２は、基板４の上面から隆起している。絶縁体１８ｄは、部分的に、絶縁体４２の上面上に位置し、よって、絶縁体４２の上面に沿って延びる。ゲート電極２１ｄは、絶縁体４２の上方の部分において、他の部分の底面の位置より高い位置に位置する底面を有する。

【0051】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0052】

１…半導体装置、２…トランジスタ、３…キャパシタ、４…基板、５…ディープｎウェル、６…ｐウェル、７…ｎ型ドリフト領域、８…ｎウェル、１１…絶縁体、１３…ｐ^＋型バックゲート領域、１４…ｎ^＋型ソース領域、１６…絶縁体、１７…ｎ^＋型ドレイン領域、１８…絶縁体、２１…ゲート電極、２２…側壁絶縁体、２５…コンタクトプラグ、２６…導電体、２８…コンタクトプラグ、２９…導電体、３１…絶縁体、３２…導電体、３５…導電体、３６…絶縁体、３７…導電体。

【図1】

【図2】

【図3】

【図4】

【図5】