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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-11-29
(45)【発行日】2024-12-09
(54)【発明の名称】半導体装置、及び電子機器
(51)【国際特許分類】
G06G 7/60 20060101AFI20241202BHJP
G06G 7/14 20060101ALI20241202BHJP
G06G 7/16 20060101ALI20241202BHJP
G06N 3/063 20230101ALI20241202BHJP
H01L 21/822 20060101ALI20241202BHJP
H01L 27/04 20060101ALI20241202BHJP
H01L 29/786 20060101ALI20241202BHJP
H01L 21/8234 20060101ALI20241202BHJP
H01L 27/06 20060101ALI20241202BHJP
H01L 27/088 20060101ALI20241202BHJP
H01L 21/82 20060101ALI20241202BHJP
【ＦＩ】
G06G7/60
G06G7/14
G06G7/16 510
G06N3/063
H01L27/04 U
H01L27/04 C
H01L27/04 A
H01L29/78 613Z
H01L29/78 618B
H01L29/78 617N
H01L27/06 102A
H01L27/088 E
H01L27/088 J
H01L21/82 D
H01L21/82 L
H01L27/088 331E
【請求項の数】
17
(21)【出願番号】P 2022541318
(86)(22)【出願日】2021-07-19
(86)【国際出願番号】 IB2021056484
(87)【国際公開番号】W WO2022029532
(87)【国際公開日】2022-02-10
【審査請求日】2024-06-28
(31)【優先権主張番号】P 2020131616
(32)【優先日】2020-08-03
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000153878
【氏名又は名称】株式会社半導体エネルギー研究所
(72)【発明者】
【氏名】池田 隆之
(72)【発明者】
【氏名】長塚 修平
【審査官】漆原 孝治
(56)【参考文献】
【文献】国際公開第２０１８／２３４９１９（ＷＯ，Ａ１）
【文献】特開２０１８－２５７５９（ＪＰ，Ａ）
【文献】特開平６－１３１４８２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｇ ７／６０
Ｇ０６Ｇ ７／１４
Ｇ０６Ｇ ７／１６
Ｇ０６Ｎ ３／０６３
Ｈ０１Ｌ ２１／８２２
Ｈ０１Ｌ ２９／７８６
Ｈ０１Ｌ ２１／８２３４
Ｈ０１Ｌ ２１／８２
Ｈ０１Ｌ ２７／０８８
(57)【特許請求の範囲】
【請求項1】
第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１容量と、を有し、前記第１トランジスタと、前記第２トランジスタと、前記第３トランジスタと、前記第４トランジスタと、前記第５トランジスタと、前記第６トランジスタと、前記第７トランジスタと、前記第８トランジスタと、前記第９トランジスタと、前記第１０トランジスタと、のそれぞれは、チャネル形成領域に金属酸化物を有し、
前記第１トランジスタの第１端子は、前記第２トランジスタの第１端子に電気的に接続され、
前記第２トランジスタのゲートは、前記第３トランジスタの第１端子と、前記第１容量の第１端子と、に電気的に接続され、
前記第２トランジスタの第２端子は、前記第１容量の第２端子と、前記第４トランジスタの第１端子と、前記第５トランジスタのゲートと、前記第７トランジスタの第１端子と、前記第８トランジスタのゲートと、に電気的に接続され、
前記第５トランジスタの第１端子は、前記第６トランジスタの第１端子と、前記第７トランジスタのゲートと、に電気的に接続され、
前記第８トランジスタの第１端子は、前記第９トランジスタの第１端子と、前記第１０トランジスタのゲートと、に電気的に接続され、
前記第２トランジスタと、前記第５トランジスタと、前記第６トランジスタと、前記第７トランジスタと、前記第８トランジスタと、前記第９トランジスタと、前記第１０トランジスタと、のそれぞれのソース－ドレイン間に流れる電流量は、そのトランジスタがサブスレッショルド領域で動作するときに流れる電流量である、
半導体装置。
【請求項2】
請求項１において、第２容量を有し、
前記第１トランジスタのゲートは、前記第２容量の第１端子に電気的に接続され、
前記第２トランジスタのゲートは、前記第２容量の第２端子に電気的に接続されている、
半導体装置。
【請求項3】
請求項１、又は請求項２において、前記第１トランジスタと、前記第２トランジスタと、前記第３トランジスタと、前記第４トランジスタと、前記第５トランジスタと、前記第６トランジスタと、前記第７トランジスタと、前記第８トランジスタと、前記第９トランジスタと、前記第１０トランジスタと、の少なくとも一は、マルチゲート構造のトランジスタである、
半導体装置。
【請求項4】
請求項１乃至請求項３のいずれか一において、第１１トランジスタと、第３容量と、を有し、
前記第１１トランジスタの第１端子は、前記第３容量の第１端子に電気的に接続され、
前記第１１トランジスタの第１端子が、前記第１トランジスタと、前記第２トランジスタと、前記第３トランジスタと、前記第４トランジスタと、前記第５トランジスタと、前記第６トランジスタと、前記第７トランジスタと、前記第８トランジスタと、前記第９トランジスタと、前記第１０トランジスタと、のいずれか一のバックゲートに電気的に接続されている場合、前記第３容量の第２端子は、前記第１１トランジスタの第１端子に電気的に接続されているバックゲートを有するトランジスタのソースに電気的に接続されている、
半導体装置。
【請求項5】
請求項１乃至請求項３のいずれか一において、前記第１トランジスタのバックゲートは、前記第３トランジスタのバックゲートと、前記第４トランジスタのバックゲートと、に電気的に接続されている、
半導体装置。
【請求項6】
第１トランジスタと、第２トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１２トランジスタと、第１３トランジスタと、第１容量と、を有し、前記第１トランジスタと、前記第２トランジスタと、前記第４トランジスタと、前記第５トランジスタと、前記第６トランジスタと、前記第７トランジスタと、前記第８トランジスタと、前記第９トランジスタと、前記第１０トランジスタと、前記第１２トランジスタと、前記第１３トランジスタと、のそれぞれは、チャネル形成領域に金属酸化物を有し、
前記第１トランジスタの第１端子は、前記第２トランジスタの第１端子に電気的に接続され、
前記第２トランジスタのゲートは、前記第１２トランジスタの第１端子と、前記第１３トランジスタのゲートと、前記第１容量の第１端子と、に電気的に接続され、
前記第１２トランジスタの第２端子は、前記第１３トランジスタの第１端子に電気的に接続され、
前記第２トランジスタの第２端子は、前記第１容量の第２端子と、前記第４トランジスタの第１端子と、前記第５トランジスタのゲートと、前記第７トランジスタの第１端子と、前記第８トランジスタのゲートと、に電気的に接続され、
前記第５トランジスタの第１端子は、前記第６トランジスタの第１端子と、前記第７トランジスタのゲートと、に電気的に接続され、
前記第８トランジスタの第１端子は、前記第９トランジスタの第１端子と、前記第１０トランジスタのゲートと、に電気的に接続され、
前記第２トランジスタと、前記第５トランジスタと、前記第６トランジスタと、前記第７トランジスタと、前記第８トランジスタと、前記第９トランジスタと、前記第１０トランジスタと、前記第１３トランジスタと、のそれぞれのソース－ドレイン間に流れる電流量は、そのトランジスタがサブスレッショルド領域で動作するときに流れる電流量である、
半導体装置。
【請求項7】
請求項６において、前記第１トランジスタと、前記第２トランジスタと、前記第４トランジスタと、前記第５トランジスタと、前記第６トランジスタと、前記第７トランジスタと、前記第８トランジスタと、前記第９トランジスタと、前記第１０トランジスタと、前記第１２トランジスタと、前記第１３トランジスタと、の少なくとも一は、マルチゲート構造のトランジスタである、
半導体装置。
【請求項8】
請求項６、又は請求項７において、第１１トランジスタと、第３容量と、を有し、
前記第１１トランジスタの第１端子は、前記第３容量の第１端子に電気的に接続され、
前記第１１トランジスタの第１端子が、前記第１トランジスタと、前記第２トランジスタと、前記第４トランジスタと、前記第５トランジスタと、前記第６トランジスタと、前記第７トランジスタと、前記第８トランジスタと、前記第９トランジスタと、前記第１０トランジスタと、前記第１２トランジスタと、前記第１３トランジスタと、のいずれか一のバックゲートに電気的に接続されている場合、前記第３容量の第２端子は、前記第１１トランジスタの第１端子に電気的に接続されているバックゲートを有するトランジスタのソースに電気的に接続されている、
半導体装置。
【請求項9】
請求項６、又は請求項７において、前記第１トランジスタのバックゲートは、前記第４トランジスタのバックゲートと、前記第１２トランジスタのバックゲートと、に電気的に接続されている、
半導体装置。
【請求項10】
第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１４トランジスタと、第１５トランジスタと、第１容量と、フォトダイオードと、を有し、前記第１トランジスタと、前記第２トランジスタと、前記第３トランジスタと、前記第４トランジスタと、前記第５トランジスタと、前記第６トランジスタと、前記第７トランジスタと、前記第８トランジスタと、前記第９トランジスタと、前記第１０トランジスタと、前記第１４トランジスタと、前記第１５トランジスタと、のそれぞれは、チャネル形成領域に金属酸化物を有し、
前記第１トランジスタの第１端子は、前記第２トランジスタの第１端子に電気的に接続され、
前記第２トランジスタのゲートは、前記第３トランジスタの第１端子と、前記第１容量の第１端子と、に電気的に接続され、
前記第２トランジスタの第２端子は、前記第１容量の第２端子と、前記第４トランジスタの第１端子と、前記第５トランジスタのゲートと、前記第７トランジスタの第１端子と、前記第８トランジスタのゲートと、に電気的に接続され、
前記第５トランジスタの第１端子は、前記第６トランジスタの第１端子と、前記第７トランジスタのゲートと、に電気的に接続され、
前記第８トランジスタの第１端子は、前記第９トランジスタの第１端子と、前記第１０トランジスタのゲートと、に電気的に接続され、
前記第１４トランジスタの第１端子は、前記フォトダイオードの入力端子に電気的に接続され、
前記第１４トランジスタの第２端子は、前記第１５トランジスタの第１端子と、前記第１５トランジスタのゲートと、前記第６トランジスタのゲートと、に電気的に接続され、
前記第２トランジスタ、前記第５トランジスタと、前記第６トランジスタと、前記第７トランジスタと、前記第８トランジスタと、前記第９トランジスタと、前記第１０トランジスタと、前記第１５トランジスタと、のそれぞれのソース－ドレイン間に流れる電流量は、そのトランジスタがサブスレッショルド領域で動作するときに流れる電流量である、
半導体装置。
【請求項11】
請求項１０において、前記第１トランジスタと、前記第２トランジスタと、前記第３トランジスタと、前記第４トランジスタと、前記第５トランジスタと、前記第６トランジスタと、前記第７トランジスタと、前記第８トランジスタと、前記第９トランジスタと、前記第１０トランジスタと、前記第１４トランジスタと、前記第１５トランジスタと、の少なくとも一は、マルチゲート構造のトランジスタである、
半導体装置。
【請求項12】
請求項１０、又は請求項１１において、第１１トランジスタと、第３容量と、を有し、
前記第１１トランジスタの第１端子は、前記第３容量の第１端子に電気的に接続され、
前記第１１トランジスタの第１端子が、前記第１トランジスタと、前記第２トランジスタと、前記第３トランジスタと、前記第４トランジスタと、前記第５トランジスタと、前記第６トランジスタと、前記第７トランジスタと、前記第８トランジスタと、前記第９トランジスタと、前記第１０トランジスタと、前記第１４トランジスタと、前記第１５トランジスタと、のいずれか一のバックゲートに電気的に接続されている場合、前記第３容量の第２端子は、前記第１１トランジスタの第１端子に電気的に接続されているバックゲートを有するトランジスタのソースに電気的に接続されている、
半導体装置。
【請求項13】
請求項１０、又は請求項１１において、前記第１トランジスタのバックゲートは、前記第３トランジスタのバックゲートと、前記第４トランジスタのバックゲートと、に電気的に接続されている、
半導体装置。
【請求項14】
請求項１０乃至請求項１３のいずれか一において、第２容量を有し、
前記第１トランジスタのゲートは、前記第２容量の第１端子に電気的に接続され、
前記第２トランジスタのゲートは、前記第２容量の第２端子に電気的に接続されている、
半導体装置。
【請求項15】
請求項１乃至請求項１４のいずれか一において、前記第１トランジスタの第１端子は、前記第５トランジスタの第２端子と、前記第８トランジスタの第２端子と、に電気的に接続されている、
半導体装置。
【請求項16】
請求項１乃至請求項１５のいずれか一において、
前記金属酸化物は、インジウム酸化物を有する、
半導体装置。
【請求項17】
請求項１乃至請求項１６のいずれか一の半導体装置と、筐体と、を有し、前記半導体装置によって積和演算が行われる、
電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の一態様は、半導体装置、及び電子機器に関する。
【0002】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、駆動方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
【背景技術】
【0003】
現在、人間の脳の仕組みを模した集積回路の開発が盛んに進められている。当該集積回路は、脳の仕組みが電子回路として組み込まれており、人間の脳の「ニューロン」と「シナプス」に相当する回路を有する。そのため、そのような集積回路を、「ニューロモーフィック」、「ブレインモーフィック」、「ブレインインスパイア」などと呼ぶこともある。当該集積回路は、非ノイマン型アーキテクチャを有し、処理速度の増加に伴って消費電力が大きくなるノイマン型アーキテクチャと比較して、極めて少ない消費電力で並列処理を行えると期待されている。
【0004】
「ニューロン」と「シナプス」とを有する神経回路網を模した情報処理のモデルは、人工ニューラルネットワーク（ＡＮＮ）と呼ばれる。例えば、非特許文献１、及び非特許文献２には、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いて、人工ニューラルネットワークを構成した演算装置について開示されている。
【先行技術文献】
【非特許文献】
【0005】
【文献】Ｍ．Ｋａｎｇ ｅｔ ａｌ．，”ＩＥＥＥ Ｊｏｕｒｎａｌ Ｏｆ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ”，２０１８，Ｖｏｌｕｍｅ ５３，Ｎｏ．２，ｐ．６４２－６５５．
【文献】Ｊ．Ｚｈａｎｇ ｅｔ ａｌ．，“ＩＥＥＥ Ｊｏｕｒｎａｌ Ｏｆ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ”，２０１７，Ｖｏｌｕｍｅ ５２，Ｎｏ．４，ｐ．９１５－９２４．
【発明の概要】
【発明が解決しようとする課題】
【0006】
人工ニューラルネットワークでは、２つのニューロン同士を結合するシナプスの結合強度（重み係数という場合がある。）と、２つのニューロン間で伝達する信号と、を乗じる計算が行われる。特に、階層型の人工ニューラルネットワークでは、第１層の複数の第１ニューロンと第２層の第２ニューロンの一との間のそれぞれのシナプスの結合強度と、第１層の複数の第１ニューロンから第２層の第２ニューロンの一に入力されるそれぞれの信号と、を乗じて足し合わせる必要があり、つまり積和演算を行う必要があり、人工ニューラルネットワークの規模に応じて、例えば、当該結合強度の数、当該信号を示すパラメータの数が決まる。また、第２ニューロンは、シナプスの結合強度と第１ニューロンが出力した信号との積和演算の結果を用いて、活性化関数による演算を行って、当該演算結果を信号として、第３層目の第３ニューロンに対して出力する。つまり、人工ニューラルネットワークは、階層の数、ニューロン数などが多くなる程、「ニューロン」及び「シナプス」のそれぞれに相当する回路の数が多くなり、演算量も膨大になることがある。これにより、回路の消費電力が大きくなり、また、演算効率も低くなることがある。
【0007】
また、デジタル演算回路で人工ニューラルネットワークの演算を行う場合、その演算性能としては、概ね１０ＴＯＰＳ（Ｔｅｒａ Ｏｐｅｒａｔｉｏｎｓ Ｐｅｒ Ｓｅｃｏｎｄ）／Ｗが限界とされている。演算性能を高くするため、アナログ演算回路で人工ニューラルネットワークの演算を行うことが提案されている。
【0008】
また、人工ニューラルネットワークの演算を行うアナログ演算回路としては、トランスリニア原理を用いた回路などが挙げられる。しかし、当該回路をシリコンがチャネル形成領域に含まれるトランジスタ（以下、Ｓｉトランジスタと呼称する）で構成する場合、例えば、Ｓｉトランジスタでアナログメモリを構成することは難しい。そのため、アナログ演算回路に入力するデータは、デジタルメモリから読み出してデジタルアナログ変換回路によってアナログデータに変換する必要がある。
【0009】
また、Ｓｉトランジスタを含む、トランスリニア原理を用いた乗算回路を作製した場合、Ｓｉトランジスタに流れる電流としては、例えば、１０ｐＡ以上、好ましくは、１ｎＡ以上とする必要がある。逆に、これらよりも低い電流では、Ｓｉトランジスタにおけるサブスレッショルド領域の指数特性を維持することが難しいとされている。
【0010】
また、一般的には、回路の規模を大きくすると、当該回路の電圧入力端子において、電圧降下の影響を受ける場合がある。Ｓｉトランジスタを含む、トランスリニア原理を用いた乗算回路の場合、Ｓｉトランジスタに上述した電流値を流すために、当該回路の電圧入力端子には適切な電圧を与える必要がある。
【0011】
また、トランスリニア原理を用いた乗算回路は、含まれているトランジスタのしきい値電圧のばらつきの影響が計算結果に表れる場合がある。逆に言えば、しきい値電圧のばらつきを無くすことで演算精度を高めることができる。
【0012】
本発明の一態様は、積和演算、及び／又は関数演算を行う半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、ＡＩ（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ）向けの半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、ＤＮＮ（Ｄｅｅｐ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）向けの半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、演算性能が高い半導体装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低い半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、トランジスタのしきい値電圧のばらつきの影響を受けにくい半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、電流源の特性ばらつきの影響を受けにくい半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置などを提供することを課題の一とする。
【0013】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
【課題を解決するための手段】
【0014】
（１）
本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１容量と、を有する半導体装置である。また、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、のそれぞれは、チャネル形成領域に金属酸化物を有する。第１トランジスタの第１端子は、第２トランジスタの第１端子に電気的に接続され、第２トランジスタのゲートは、第３トランジスタの第１端子と、第１容量の第１端子と、に電気的に接続されている。また、第２トランジスタの第２端子は、第１容量の第２端子と、第４トランジスタの第１端子と、第５トランジスタのゲートと、第７トランジスタの第１端子と、第８トランジスタのゲートと、に電気的に接続されている。また、第５トランジスタの第１端子は、第６トランジスタの第１端子と、第７トランジスタのゲートと、に電気的に接続され、第８トランジスタの第１端子は、第９トランジスタの第１端子と、第１０トランジスタのゲートと、に電気的に接続されている。なお、第２トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、のそれぞれのソース－ドレイン間に流れる電流量は、そのトランジスタがサブスレッショルド領域で動作するときに流れる電流量である。
本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１容量と、を有する半導体装置である。また、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、のそれぞれは、チャネル形成領域に金属酸化物を有する。第１トランジスタの第１端子は、第２トランジスタの第１端子に電気的に接続され、第２トランジスタのゲートは、第３トランジスタの第１端子と、第１容量の第１端子と、に電気的に接続されている。また、第２トランジスタの第２端子は、第１容量の第２端子と、第４トランジスタの第１端子と、第５トランジスタのゲートと、第７トランジスタの第１端子と、第８トランジスタのゲートと、に電気的に接続されている。また、第５トランジスタの第１端子は、第６トランジスタの第１端子と、第７トランジスタのゲートと、に電気的に接続され、第８トランジスタの第１端子は、第９トランジスタの第１端子と、第１０トランジスタのゲートと、に電気的に接続されている。なお、第２トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、のそれぞれのソース－ドレイン間に流れる電流量は、そのトランジスタがサブスレッショルド領域で動作するときに流れる電流量である。
【0015】
（２）
又は、本発明の一態様は、上記（１）において、第２容量を有する構成とすることが好ましい。特に、第１トランジスタのゲートは、第２容量の第１端子に電気的に接続され、第２トランジスタのゲートは、第２容量の第２端子に電気的に接続されていることが好ましい。
又は、本発明の一態様は、上記（１）において、第２容量を有する構成とすることが好ましい。特に、第１トランジスタのゲートは、第２容量の第１端子に電気的に接続され、第２トランジスタのゲートは、第２容量の第２端子に電気的に接続されていることが好ましい。
【0016】
（３）
又は、本発明の一態様は、上記（１）、又は（２）において、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、の少なくとも一は、マルチゲート構造のトランジスタである構成とすることが好ましい。
又は、本発明の一態様は、上記（１）、又は（２）において、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、の少なくとも一は、マルチゲート構造のトランジスタである構成とすることが好ましい。
【0017】
（４）
又は、本発明の一態様は、上記（１）乃至（３）のいずれか一において、第１１トランジスタと、第３容量と、を有する構成とすることが好ましい。特に、第１１トランジスタの第１端子は、第３容量の第１端子に電気的に接続されていることが好ましい。また、第１１トランジスタの第１端子が、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、のいずれか一のバックゲートに電気的に接続されている場合、第３容量の第２端子は、第１１トランジスタの第１端子に電気的に接続されているバックゲートを有するトランジスタのソースに電気的に接続されていることが好ましい。
又は、本発明の一態様は、上記（１）乃至（３）のいずれか一において、第１１トランジスタと、第３容量と、を有する構成とすることが好ましい。特に、第１１トランジスタの第１端子は、第３容量の第１端子に電気的に接続されていることが好ましい。また、第１１トランジスタの第１端子が、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、のいずれか一のバックゲートに電気的に接続されている場合、第３容量の第２端子は、第１１トランジスタの第１端子に電気的に接続されているバックゲートを有するトランジスタのソースに電気的に接続されていることが好ましい。
【0018】
（５）
又は、本発明の一態様は、上記（１）乃至（３）のいずれか一において、第１トランジスタのバックゲートは、第３トランジスタのバックゲートと、第４トランジスタのバックゲートと、に電気的に接続されている構成とすることが好ましい。
又は、本発明の一態様は、上記（１）乃至（３）のいずれか一において、第１トランジスタのバックゲートは、第３トランジスタのバックゲートと、第４トランジスタのバックゲートと、に電気的に接続されている構成とすることが好ましい。
【0019】
（６）
又は、本発明の一態様は、第１トランジスタと、第２トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１２トランジスタと、第１３トランジスタと、第１容量と、を有する半導体装置である。また、第１トランジスタと、第２トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１２トランジスタと、第１３トランジスタと、のそれぞれは、チャネル形成領域に金属酸化物を有する。第１トランジスタの第１端子は、第２トランジスタの第１端子に電気的に接続され、第２トランジスタのゲートは、第１２トランジスタの第１端子と、第１３トランジスタのゲートと、第１容量の第１端子と、に電気的に接続され、第１２トランジスタの第２端子は、第１３トランジスタの第１端子に電気的に接続されている。また、第２トランジスタの第２端子は、第１容量の第２端子と、第４トランジスタの第１端子と、第５トランジスタのゲートと、第７トランジスタの第１端子と、第８トランジスタのゲートと、に電気的に接続されている。第５トランジスタの第１端子は、第６トランジスタの第１端子と、第７トランジスタのゲートと、に電気的に接続され、第８トランジスタの第１端子は、第９トランジスタの第１端子と、第１０トランジスタのゲートと、に電気的に接続されている。なお、第２トランジスタ、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１３トランジスタと、のそれぞれのソース－ドレイン間に流れる電流量は、そのトランジスタがサブスレッショルド領域で動作するときに流れる電流量である。
又は、本発明の一態様は、第１トランジスタと、第２トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１２トランジスタと、第１３トランジスタと、第１容量と、を有する半導体装置である。また、第１トランジスタと、第２トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１２トランジスタと、第１３トランジスタと、のそれぞれは、チャネル形成領域に金属酸化物を有する。第１トランジスタの第１端子は、第２トランジスタの第１端子に電気的に接続され、第２トランジスタのゲートは、第１２トランジスタの第１端子と、第１３トランジスタのゲートと、第１容量の第１端子と、に電気的に接続され、第１２トランジスタの第２端子は、第１３トランジスタの第１端子に電気的に接続されている。また、第２トランジスタの第２端子は、第１容量の第２端子と、第４トランジスタの第１端子と、第５トランジスタのゲートと、第７トランジスタの第１端子と、第８トランジスタのゲートと、に電気的に接続されている。第５トランジスタの第１端子は、第６トランジスタの第１端子と、第７トランジスタのゲートと、に電気的に接続され、第８トランジスタの第１端子は、第９トランジスタの第１端子と、第１０トランジスタのゲートと、に電気的に接続されている。なお、第２トランジスタ、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１３トランジスタと、のそれぞれのソース－ドレイン間に流れる電流量は、そのトランジスタがサブスレッショルド領域で動作するときに流れる電流量である。
【0020】
（７）
又は、本発明の一態様は、上記（６）において、第１トランジスタと、第２トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１２トランジスタと、第１３トランジスタと、の少なくとも一は、マルチゲート構造のトランジスタである構成とすることが好ましい。
又は、本発明の一態様は、上記（６）において、第１トランジスタと、第２トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１２トランジスタと、第１３トランジスタと、の少なくとも一は、マルチゲート構造のトランジスタである構成とすることが好ましい。
【0021】
（８）
又は、本発明の一態様は、上記（６）、又は（７）において、第１１トランジスタと、第３容量と、を有する構成とすることが好ましい。第１１トランジスタの第１端子は、第３容量の第１端子に電気的に接続されていることが好ましい。また、第１１トランジスタの第１端子が、第１トランジスタと、第２トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１２トランジスタと、第１３トランジスタと、のいずれか一のバックゲートに電気的に接続されている場合、第３容量の第２端子は、第１１トランジスタの第１端子に電気的に接続されているバックゲートを有するトランジスタのソースに電気的に接続されている構成とすることが好ましい。
又は、本発明の一態様は、上記（６）、又は（７）において、第１１トランジスタと、第３容量と、を有する構成とすることが好ましい。第１１トランジスタの第１端子は、第３容量の第１端子に電気的に接続されていることが好ましい。また、第１１トランジスタの第１端子が、第１トランジスタと、第２トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１２トランジスタと、第１３トランジスタと、のいずれか一のバックゲートに電気的に接続されている場合、第３容量の第２端子は、第１１トランジスタの第１端子に電気的に接続されているバックゲートを有するトランジスタのソースに電気的に接続されている構成とすることが好ましい。
【0022】
（９）
又は、本発明の一態様は、上記（６）、又は（７）において、第１トランジスタのバックゲートは、第４トランジスタのバックゲートと、第１２トランジスタのバックゲートと、に電気的に接続されている構成とすることが好ましい。
又は、本発明の一態様は、上記（６）、又は（７）において、第１トランジスタのバックゲートは、第４トランジスタのバックゲートと、第１２トランジスタのバックゲートと、に電気的に接続されている構成とすることが好ましい。
【0023】
（１０）
又は、本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１４トランジスタと、第１５トランジスタと、第１容量と、フォトダイオードと、を有する半導体装置である。また、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１４トランジスタと、第１５トランジスタと、のそれぞれは、チャネル形成領域に金属酸化物を有する。また、第１トランジスタの第１端子は、第２トランジスタの第１端子に電気的に接続され、第２トランジスタのゲートは、第３トランジスタの第１端子と、第１容量の第１端子と、に電気的に接続されている。また、第２トランジスタの第２端子は、第１容量の第２端子と、第４トランジスタの第１端子と、第５トランジスタのゲートと、第７トランジスタの第１端子と、第８トランジスタのゲートと、に電気的に接続されている。また、第５トランジスタの第１端子は、第６トランジスタの第１端子と、第７トランジスタのゲートと、に電気的に接続され、第８トランジスタの第１端子は、第９トランジスタの第１端子と、第１０トランジスタのゲートと、に電気的に接続されている。また、第１４トランジスタの第１端子は、フォトダイオードの入力端子に電気的に接続され、第１４トランジスタの第２端子は、第１５トランジスタの第１端子と、第１５トランジスタのゲートと、第６トランジスタのゲートと、に電気的に接続されている。なお、第２トランジスタ、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１５トランジスタと、のそれぞれのソース－ドレイン間に流れる電流量は、そのトランジスタがサブスレッショルド領域で動作するときに流れる電流量である。
又は、本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１４トランジスタと、第１５トランジスタと、第１容量と、フォトダイオードと、を有する半導体装置である。また、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１４トランジスタと、第１５トランジスタと、のそれぞれは、チャネル形成領域に金属酸化物を有する。また、第１トランジスタの第１端子は、第２トランジスタの第１端子に電気的に接続され、第２トランジスタのゲートは、第３トランジスタの第１端子と、第１容量の第１端子と、に電気的に接続されている。また、第２トランジスタの第２端子は、第１容量の第２端子と、第４トランジスタの第１端子と、第５トランジスタのゲートと、第７トランジスタの第１端子と、第８トランジスタのゲートと、に電気的に接続されている。また、第５トランジスタの第１端子は、第６トランジスタの第１端子と、第７トランジスタのゲートと、に電気的に接続され、第８トランジスタの第１端子は、第９トランジスタの第１端子と、第１０トランジスタのゲートと、に電気的に接続されている。また、第１４トランジスタの第１端子は、フォトダイオードの入力端子に電気的に接続され、第１４トランジスタの第２端子は、第１５トランジスタの第１端子と、第１５トランジスタのゲートと、第６トランジスタのゲートと、に電気的に接続されている。なお、第２トランジスタ、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１５トランジスタと、のそれぞれのソース－ドレイン間に流れる電流量は、そのトランジスタがサブスレッショルド領域で動作するときに流れる電流量である。
【0024】
（１１）
又は、本発明の一態様は、上記（１０）において、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１４トランジスタと、第１５トランジスタと、の少なくとも一は、マルチゲート構造のトランジスタである構成とすることが好ましい。
又は、本発明の一態様は、上記（１０）において、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１４トランジスタと、第１５トランジスタと、の少なくとも一は、マルチゲート構造のトランジスタである構成とすることが好ましい。
【0025】
（１２）
又は、本発明の一態様は、上記（１０）、又は（１１）において、第１１トランジスタと、第３容量と、を有する構成とすることが好ましい。また、第１１トランジスタの第１端子は、第３容量の第１端子に電気的に接続されていることが好ましい。また、第１１トランジスタの第１端子が、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１４トランジスタと、第１５トランジスタと、のいずれか一のバックゲートに電気的に接続されている場合、第３容量の第２端子は、第１１トランジスタの第１端子に電気的に接続されているバックゲートを有するトランジスタのソースに電気的に接続されていることが好ましい。
又は、本発明の一態様は、上記（１０）、又は（１１）において、第１１トランジスタと、第３容量と、を有する構成とすることが好ましい。また、第１１トランジスタの第１端子は、第３容量の第１端子に電気的に接続されていることが好ましい。また、第１１トランジスタの第１端子が、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１４トランジスタと、第１５トランジスタと、のいずれか一のバックゲートに電気的に接続されている場合、第３容量の第２端子は、第１１トランジスタの第１端子に電気的に接続されているバックゲートを有するトランジスタのソースに電気的に接続されていることが好ましい。
【0026】
（１３）
又は、本発明の一態様は、上記（１０）、又は（１１）において、第１トランジスタのバックゲートは、第３トランジスタのバックゲートと、第４トランジスタのバックゲートと、に電気的に接続されている構成とすることが好ましい。
又は、本発明の一態様は、上記（１０）、又は（１１）において、第１トランジスタのバックゲートは、第３トランジスタのバックゲートと、第４トランジスタのバックゲートと、に電気的に接続されている構成とすることが好ましい。
【0027】
（１４）
又は、本発明の一態様は、上記（１０）乃至（１３）のいずれか一において、第２容量を有する構成とすることが好ましい。特に、第１トランジスタのゲートは、第２容量の第１端子に電気的に接続され、第２トランジスタのゲートは、第２容量の第２端子に電気的に接続されている構成とすることが好ましい。
又は、本発明の一態様は、上記（１０）乃至（１３）のいずれか一において、第２容量を有する構成とすることが好ましい。特に、第１トランジスタのゲートは、第２容量の第１端子に電気的に接続され、第２トランジスタのゲートは、第２容量の第２端子に電気的に接続されている構成とすることが好ましい。
【0028】
（１５）
又は、本発明の一態様は、上記（１）乃至（１４）のいずれか一において、第１トランジスタの第１端子は、第５トランジスタの第２端子と、第８トランジスタの第２端子と、に電気的に接続されている構成とすることが好ましい。
又は、本発明の一態様は、上記（１）乃至（１４）のいずれか一において、第１トランジスタの第１端子は、第５トランジスタの第２端子と、第８トランジスタの第２端子と、に電気的に接続されている構成とすることが好ましい。
【0029】
（１６）
又は、本発明の一態様は、上記（１）乃至（１５）のいずれか一の半導体装置と、筐体と、を有し、半導体装置によって積和演算が行われる電子機器である。
又は、本発明の一態様は、上記（１）乃至（１５）のいずれか一の半導体装置と、筐体と、を有し、半導体装置によって積和演算が行われる電子機器である。
【0030】
なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品などは半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置である場合があり、半導体装置を有している場合がある。
【0031】
また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
【0032】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
【0033】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
【0034】
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。
【0035】
また、例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【0036】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【0037】
また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、０Ωよりも高い配線などとすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース－ドレイン間に電流が流れるトランジスタ、ダイオード、コイルなどを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」、「負荷」、「抵抗値を有する領域」などの用語に言い換えることができる場合がある。逆に「抵抗」、「負荷」、「抵抗値を有する領域」という用語は、「抵抗素子」などの用語に言い換えることができる場合がある。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
【0038】
また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとすることができる。そのため、本明細書等において、「容量素子」は、一対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子などを含むものとする。また、「容量素子」、「寄生容量」、「ゲート容量」などという用語は、「容量」などの用語に言い換えることができる場合がある。逆に、「容量」という用語は、「容量素子」、「寄生容量」、「ゲート容量」などの用語に言い換えることができる場合がある。また、「容量」の「一対の電極」という用語は、「一対の導電体」、「一対の導電領域」、「一対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
【0039】
また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソース及びドレインの用語は、互いに言い換えることができる場合がある。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
【0040】
例えば、本明細書等において、トランジスタの一例としては、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造にすると、チャネル形成領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造により、オフ電流の低減、トランジスタの耐圧向上（信頼性の向上）を図ることができる。または、マルチゲート構造により、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を利用すると、理想的な電流源回路、又は非常に高い抵抗値をもつ能動負荷を実現することができる。その結果、特性のよい差動回路又はカレントミラー回路などを実現することができる。
【0041】
また、回路図上では、単一の回路素子が図示されている場合でも、当該回路素子が複数の回路素子を有する場合がある。例えば、回路図上に１個の抵抗が記載されている場合は、２個以上の抵抗が直列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個の容量が記載されている場合は、２個以上の容量が並列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個のトランジスタが記載されている場合は、２個以上のトランジスタが直列に電気的に接続され、かつそれぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。また、同様に、例えば、回路図上に１個のスイッチが記載されている場合は、当該スイッチが２個以上のトランジスタを有し、２個以上のトランジスタが直列、又は並列に電気的に接続され、それぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。
【0042】
また、本明細書等において、ノードは、回路構成、デバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
【0043】
また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
【0044】
また、本明細書等において、「高レベル電位」、「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
【0045】
「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正電荷となるキャリアが移動する方向とし、正の電流量で記載する。換言すると、負電荷となるキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
【0046】
また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
【0047】
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
【0048】
また、「上」、又は「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
【0049】
また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」、「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
【0050】
また、本明細書等において「電極」、「配線」、「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」、又は「配線」の用語は、複数の「電極」、又は／及び「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」、又は「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」、「配線」、「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」、「配線」、「端子」などの用語は、場合によって、「領域」などの用語に置き換える場合がある。
【0051】
また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」、「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
【0052】
本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、キャリア移動度が低下すること、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。具体的には、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１５族元素など（但し、酸素、水素は含まない）がある。
【0053】
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。そのため、スイッチは、制御端子とは別に、電流を流す端子を２つ、又は３つ以上有する場合がある。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
【0054】
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、例えば、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態、ソース電極とドレイン電極との間に電流を流すことができる状態などをいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
【0055】
機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システムズ）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
【0056】
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【発明の効果】
【0057】
本発明の一態様によって、積和演算、及び／又は関数演算を行う半導体装置などを提供することができる。又は、本発明の一態様によって、ＡＩ（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ）向けの半導体装置などを提供することができる。又は、本発明の一態様によって、ＤＮＮ（Ｄｅｅｐ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）向けの半導体装置などを提供することができる。又は、本発明の一態様によって、演算性能が高い半導体装置を提供することができる。又は、本発明の一態様によって、消費電力が低い半導体装置などを提供することができる。又は、本発明の一態様によって、トランジスタのしきい値電圧のばらつきの影響を受けにくい半導体装置などを提供することができる。又は、本発明の一態様によって、電流源の特性ばらつきの影響を受けにくい半導体装置などを提供することができる。又は、本発明の一態様によって、新規な半導体装置などを提供することができる。
【0058】
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【0059】
図１は、半導体装置に含まれている回路の構成例を示す回路図である。
図２Ａ、及び図２Ｂは、半導体装置に含まれている回路の構成例を示す回路図である。
図３は、半導体装置に含まれている回路の構成例を示す回路図である。
図４は、半導体装置に含まれている回路の構成例を示す回路図である。
図５は、半導体装置に含まれている回路の構成例を示す回路図である。
図６Ａ、及び図６Ｂは、半導体装置の構成例を示すブロック図である。
図７Ａ乃至図７Ｃは、半導体装置に含まれている回路の構成例を示す回路図である。
図８Ａ乃至図８Ｄは、半導体装置に含まれている回路の構成例を示す回路図である。
図９Ａ乃至図９Ｄは、半導体装置の積層構造の構成例を示す斜視図である。
図１０は、半導体装置に含まれている回路の構成例を示す回路図である。
図１１は、半導体装置に含まれている回路の構成例を示す回路図である。
図１２は、半導体装置の構成例を示すブロック図である。
図１３Ａは、半導体装置に含まれている回路の構成例を示すブロック図であり、図１３Ｂは、半導体装置に含まれている回路の構成例を示す回路図である。
図１４Ａ乃至図１４Ｄは、半導体装置に含まれている回路の構成例を示す回路図である。
図１５Ａ、及び図１５Ｂは、半導体装置に含まれている回路の構成例を示す回路図である。
図１６は、半導体装置に含まれている回路の構成例を示す回路図である。
図１７は、半導体装置の構成例を示すブロック図である。
図１８は、半導体装置の構成例を示すブロック図である。
図１９は、半導体装置の構成例を示すブロック図である。
図２０は、半導体装置の構成例を示すブロック図である。
図２１Ａ、及び図２１Ｂは、階層型のニューラルネットワークを説明する図である。
図２２は、半導体装置の構成例を示すブロック図である。
図２３は、半導体装置の構成例を示す断面模式図である。
図２４Ａ乃至図２４Ｃは、トランジスタの構成例を示す断面模式図である。
図２５は、半導体装置の構成例を示す断面模式図である。
図２６Ａ、及び図２６Ｂは、トランジスタの構成例を示す断面模式図である。
図２７は、トランジスタの構成例を示す断面模式図である。
図２８Ａは結晶構造の分類を説明する図であり、図２８Ｂは結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図であり、図２８Ｃは結晶性ＩＧＺＯの極微電子線回折パターンを説明する図である。
図２９Ａは半導体ウェハの一例を示す斜視図であり、図２９Ｂはチップの一例を示す斜視図であり、図２９Ｃ及び図２９Ｄは電子部品の一例を示す斜視図である。
図３０は、電子機器の一例を示す斜視図である。
図３１Ａ乃至図３１Ｃは、電子機器の一例を示す斜視図である。
図３２Ａは、理論上期待される半導体装置から出力される電流と、シミュレーションによって得られた半導体装置の出力電流と、の関係を示したグラフであり、図３２Ｂは、当該半導体装置の演算効率を示すグラフである。
図３３は、シミュレーションで用いた回路構成を示す回路図である。
図３４は、シミュレーションによって得られた、トランジスタのしきい値電圧と、トランジスタのバックゲート－ソース間電圧と、の関係を示したグラフである。
図２Ａ、及び図２Ｂは、半導体装置に含まれている回路の構成例を示す回路図である。
図３は、半導体装置に含まれている回路の構成例を示す回路図である。
図４は、半導体装置に含まれている回路の構成例を示す回路図である。
図５は、半導体装置に含まれている回路の構成例を示す回路図である。
図６Ａ、及び図６Ｂは、半導体装置の構成例を示すブロック図である。
図７Ａ乃至図７Ｃは、半導体装置に含まれている回路の構成例を示す回路図である。
図８Ａ乃至図８Ｄは、半導体装置に含まれている回路の構成例を示す回路図である。
図９Ａ乃至図９Ｄは、半導体装置の積層構造の構成例を示す斜視図である。
図１０は、半導体装置に含まれている回路の構成例を示す回路図である。
図１１は、半導体装置に含まれている回路の構成例を示す回路図である。
図１２は、半導体装置の構成例を示すブロック図である。
図１３Ａは、半導体装置に含まれている回路の構成例を示すブロック図であり、図１３Ｂは、半導体装置に含まれている回路の構成例を示す回路図である。
図１４Ａ乃至図１４Ｄは、半導体装置に含まれている回路の構成例を示す回路図である。
図１５Ａ、及び図１５Ｂは、半導体装置に含まれている回路の構成例を示す回路図である。
図１６は、半導体装置に含まれている回路の構成例を示す回路図である。
図１７は、半導体装置の構成例を示すブロック図である。
図１８は、半導体装置の構成例を示すブロック図である。
図１９は、半導体装置の構成例を示すブロック図である。
図２０は、半導体装置の構成例を示すブロック図である。
図２１Ａ、及び図２１Ｂは、階層型のニューラルネットワークを説明する図である。
図２２は、半導体装置の構成例を示すブロック図である。
図２３は、半導体装置の構成例を示す断面模式図である。
図２４Ａ乃至図２４Ｃは、トランジスタの構成例を示す断面模式図である。
図２５は、半導体装置の構成例を示す断面模式図である。
図２６Ａ、及び図２６Ｂは、トランジスタの構成例を示す断面模式図である。
図２７は、トランジスタの構成例を示す断面模式図である。
図２８Ａは結晶構造の分類を説明する図であり、図２８Ｂは結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図であり、図２８Ｃは結晶性ＩＧＺＯの極微電子線回折パターンを説明する図である。
図２９Ａは半導体ウェハの一例を示す斜視図であり、図２９Ｂはチップの一例を示す斜視図であり、図２９Ｃ及び図２９Ｄは電子部品の一例を示す斜視図である。
図３０は、電子機器の一例を示す斜視図である。
図３１Ａ乃至図３１Ｃは、電子機器の一例を示す斜視図である。
図３２Ａは、理論上期待される半導体装置から出力される電流と、シミュレーションによって得られた半導体装置の出力電流と、の関係を示したグラフであり、図３２Ｂは、当該半導体装置の演算効率を示すグラフである。
図３３は、シミュレーションで用いた回路構成を示す回路図である。
図３４は、シミュレーションによって得られた、トランジスタのしきい値電圧と、トランジスタのバックゲート－ソース間電圧と、の関係を示したグラフである。
【発明を実施するための形態】
【0060】
人工ニューラルネットワーク（以後、ニューラルネットワークと呼称する。）において、シナプスの結合強度は、ニューラルネットワークに既存の情報を与えることによって、変化することができる。このように、ニューラルネットワークに既存の情報を与えて、結合強度を決める処理を「学習」と呼ぶ場合がある。
【0061】
また、「学習」を行った（結合強度を定めた）ニューラルネットワークに対して、何らかの情報を与えることにより、その結合強度に基づいて新たな情報を出力することができる。このように、ニューラルネットワークにおいて、与えられた情報と結合強度に基づいて新たな情報を出力する処理を「推論」又は「認知」と呼ぶ場合がある。
【0062】
ニューラルネットワークのモデルとしては、例えば、ホップフィールド型、階層型などが挙げられる。特に、多層構造としたニューラルネットワークを「ディープニューラルネットワーク」（ＤＮＮ）と呼称し、ディープニューラルネットワークによる機械学習を「ディープラーニング」と呼称する場合がある。
【0063】
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物が含まれている場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
【0064】
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【0065】
また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
【0066】
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
【0067】
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
【0068】
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
【0069】
本明細書に記載の実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
【0070】
本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。また、図面等において、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記している場合、本明細書等において区別する必要が無いときには、識別用の符号を記載しない場合がある。
【0071】
また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【0072】
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置の構成について説明する。
本実施の形態では、本発明の一態様である半導体装置の構成について説明する。
【0073】
＜構成例１＞
図１は、本発明の一態様の半導体装置である、乗算セルの構成例について示している。当該乗算セルは、一例として、トランスリニア原理を用いて乗算を行う構成となっている。また、当該乗算セルは、一例として、第１データを保持する機能を有し、また、当該乗算セルに第２データが入力されることによって、第１データと第２データの積を出力する機能を有する。
図１は、本発明の一態様の半導体装置である、乗算セルの構成例について示している。当該乗算セルは、一例として、トランスリニア原理を用いて乗算を行う構成となっている。また、当該乗算セルは、一例として、第１データを保持する機能を有し、また、当該乗算セルに第２データが入力されることによって、第１データと第２データの積を出力する機能を有する。
【0074】
図１に示す回路ＭＣは、トランジスタＭ１乃至トランジスタＭ１０と、容量Ｃ１と、容量ＣＧと、を有する。
【0075】
トランジスタＭ１乃至トランジスタＭ１０としては、例えば、ＯＳトランジスタとすることができる。特に、ＯＳトランジスタのチャネル形成領域に含まれる金属酸化物としては、例えば、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等とすること好ましい。また、ＯＳトランジスタ以外のトランジスタとしては、例えば、Ｇｅなどがチャネル形成領域に含まれているトランジスタ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体がチャネル形成領域に含まれているトランジスタ、カーボンナノチューブがチャネル形成領域に含まれるトランジスタ、有機半導体がチャネル形成領域に含まれるトランジスタ等を用いることができる。
【0076】
トランジスタＭ１、トランジスタＭ３、及びトランジスタＭ４のそれぞれは、特に断りがない場合は、例えば、スイッチング素子として機能する場合を含むものとする。すなわち、これらのトランジスタのそれぞれのゲート、ソース、及びドレインには、これらのトランジスタがスイッチング素子として動作する範囲での電圧が適切に入力されている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、これらのトランジスタの少なくとも一は、オン状態のときは飽和領域、又は線形領域で動作することができる。又は、これらのトランジスタに流れる電流量を小さくするために、トランジスタＭ１、トランジスタＭ３、及びトランジスタＭ４の少なくとも一は、サブスレッショルド領域で動作することができる。又は、トランジスタＭ１、トランジスタＭ３、及びトランジスタＭ４の少なくとも一は、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在することができる。又は、トランジスタＭ１、トランジスタＭ３、及びトランジスタＭ４の少なくとも一は、線形領域で動作する場合と、飽和領域で動作する場合と、が混在することができ、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在することができ、又は、線形領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在することができる。
【0077】
ところで、本明細書等において、飽和領域とは、ゲート－ソース間電圧がしきい値電圧よりも大きく、かつゲート－ソース間電圧としきい値電圧との差がソース－ドレイン間電圧よりも大きい領域をいう。又は、飽和領域は、ソース－ドレイン間電圧を変化させても、トランジスタのドレイン電流がほぼ変わらない領域をいう。又は、飽和領域は、ドレイン電流は、ゲート－ソース間電圧の２乗に比例する領域をいう。又は、飽和領域とは、前述の各説明の領域をみなせる領域を含むものとする。
【0078】
また、本明細書等において、線形領域とは、ゲート－ソース間電圧がしきい値電圧よりも大きく、ゲート－ソース間電圧としきい値電圧との差がソース－ドレイン間電圧よりも小さい領域をいう。又は、線形領域は、チャネル形成領域が抵抗として働き、ソース－ドレイン間電圧の変化によって、トランジスタのドレイン電流が線形的に変化するように振る舞う領域をいう。又は、線形領域とは、前述の各説明の領域をみなせる領域を含むものとする。
【0079】
また、本明細書などにおいてサブスレッショルド領域とは、トランジスタのゲート電圧（Ｖｇ）－ドレイン電流（Ｉｄ）特性を示すグラフにおいて、ゲート電圧がしきい値電圧よりも低い領域をいう。またはサブスレッショルド領域とは、グラデュアルチャネル近似（ドリフト電流しか考慮しないモデル）から外れた、キャリアの拡散による電流が流れる領域をいう。またはサブスレッショルド領域とは、ゲート電圧の増加に対してドレイン電流が指数関数的に増大する領域をいう。またはサブスレッショルド領域とは、前述の各説明の領域とみなせる領域を含むものとする。
【0080】
また、トランジスタがサブスレッショルド領域で動作する際のドレイン電流を、サブスレッショルド電流という。サブスレッショルド電流は、ドレイン電圧によらず、ゲート電圧に対して指数関数的に増大する。サブスレッショルド電流を用いた回路動作では、ドレイン電圧のばらつきの影響を小さくすることができる。
【0081】
ＯＳトランジスタは、１×１０－２０Ａ未満、１×１０－２２Ａ未満、あるいは１×１０－２４Ａ未満といったチャネル幅１μｍ当たりのドレイン電流をもつ。またＯＳトランジスタは、トランジスタのしきい値電圧において、１．０×１０－８Ａ以下、１．０×１０－１２Ａ以下、あるいは１．０×１０－１５Ａ以下といったチャネル幅１μｍ当たりのドレイン電流が流れる。つまり、ＯＳトランジスタは、サブスレッショルド領域で動作するゲート電圧の範囲を大きくとることができる。具体的には、ＯＳトランジスタのしきい値電圧をＶｔｈとしたとき、サブスレッショルド領域では、Ｖｔｈ－１．０Ｖ以上Ｖｔｈ以下、またはＶｔｈ－０．５Ｖ以上Ｖｔｈ以下の電圧範囲のゲート電圧を用いた回路動作を行うことができる。
【0082】
一方、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタと呼称する。）では、オフ電流が大きく、サブスレッショルド領域で動作するゲート電圧の範囲が狭い。サブスレッショルド電流を利用する場合、ＯＳトランジスタは、Ｓｉトランジスタよりも広いゲート電圧の範囲で回路動作を行うことができる。
【0083】
なお、本明細書等において、トランジスタのオフ領域とは、ゲート－ソース間電圧がサブスレッショルド領域の電圧よりも低い領域をいう。また、トランジスタのゲート－ソース間電圧がオフ領域であるとき、トランジスタはオフ状態をとるものとする。また、本明細書等において、トランジスタがオフ状態のときに流れる電流をオフ電流、又はリーク電流と記載する。
【0084】
また、トランジスタＭ２、トランジスタＭ５乃至トランジスタＭ１０のそれぞれは、特に断りがない場合は、サブスレッショルド領域で動作する場合を含むものとする。
【0085】
トランジスタＭ１の第１端子は、配線ＶＤＥに電気的に接続され、トランジスタＭ１の第２端子は、トランジスタＭ２の第１端子に電気的に接続され、トランジスタＭ１のゲートは、配線ＷＷＬＢと、容量ＣＧの第１端子と、に電気的に接続されている。また、トランジスタＭ３の第１端子は、配線ＷＤＬに電気的に接続され、トランジスタＭ３の第２端子は、トランジスタＭ２のゲートと、容量ＣＧの第２端子と、容量Ｃ１の第１端子と、に電気的に接続されている。また、トランジスタＭ２の第２端子は、トランジスタＭ４の第１端子と、容量Ｃ１の第２端子と、トランジスタＭ５のゲートと、トランジスタＭ７の第１端子と、トランジスタＭ８のゲートと、に電気的に接続されている。また、トランジスタＭ４の第２端子は、配線ＶＧＥに電気的に接続され、トランジスタＭ４のゲートは、トランジスタＭ３のゲートと、配線ＷＷＬと、に電気的に接続されている。また、トランジスタＭ５の第１端子は、配線ＶＤＥに電気的に接続され、トランジスタＭ５の第２端子は、トランジスタＭ６の第１端子と、トランジスタＭ７のゲートと、に電気的に接続されている。トランジスタＭ６のゲートは、配線ＸＤＬに電気的に接続され、トランジスタＭ６の第２端子は、配線ＶＧＥに電気的に接続されている。また、トランジスタＭ７の第２端子は、配線ＶＧＥに電気的に接続されている。また、トランジスタＭ８の第１端子は、配線ＶＤＥに電気的に接続され、トランジスタＭ８の第２端子は、トランジスタＭ９の第１端子と、トランジスタＭ１０のゲートと、に電気的に接続されている。また、トランジスタＭ９のゲートは、配線ＢＤＬに電気的に接続され、トランジスタＭ９の第２端子は、配線ＶＧＥに電気的に接続されている。また、トランジスタＭ１０の第１端子は、配線ＯＬに電気的に接続され、トランジスタＭ１０の第２端子は、配線ＶＧＥに電気的に接続されている。
【0086】
配線ＶＤＥは、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、高電源電圧とすることができる。
【0087】
配線ＶＧＥは、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、低電源電圧、接地電位などとすることができる。
【0088】
配線ＷＷＬは、一例として、回路ＭＣに対して、第１データを書き込むための書き込み信号線として機能する。
【0089】
配線ＷＷＬＢは、一例として、配線ＷＷＬに送信される書き込み信号に対する反転信号を送信する配線として機能する。なお、配線ＷＷＬＢは、当該反転信号ではなく、可変電位（例えば、高レベル電位、低レベル電位など）を供給する配線としてもよい。
【0090】
配線ＷＤＬは、一例として、回路ＭＣに第１データに応じた電圧を書き込むための書き込みデータ線として機能する。
【0091】
配線ＸＤＬは、一例として、回路ＭＣに第２データに応じた電圧を入力するための信号線として機能する。
【0092】
そのため、配線ＸＤＬに電気的に接続されているゲートを有するトランジスタＭ６は、電流源として機能する。また、上述したとおり、トランジスタＭ６は、サブスレッショルド領域で動作する場合を含むため、トランジスタＭ６の第１端子－第２端子間には、サブスレッショルド領域の電流が流れる。
【0093】
配線ＢＤＬは、一例として、回路ＭＣに、第１データと第２データとの演算結果に応じた電流の量を調整するための電圧を入力する信号線として機能する。
【0094】
そのため、配線ＢＤＬに電気的に接続されているゲートを有するトランジスタＭ９は、電流源として機能する。また、上述したとおり、トランジスタＭ９は、サブスレッショルド領域で動作する場合を含むため、トランジスタＭ９の第１端子－第２端子間には、サブスレッショルド領域の電流が流れる。
【0095】
なお、トランジスタＭ９に流れる電流量としては、例えば、後述する回路ＡＣＴＶに含まれている関数系に従った演算を行う回路に適用する変数、定数などとすることができる。
【0096】
配線ＯＬは、一例として、第１データと、第２データと、の積に応じた電流を出力するための配線として機能する。
【0097】
＜動作例＞
次に、図１の回路ＭＣの動作例について説明する。なお、本動作例において、配線ＶＤＥが与える電位を高電源電位とし、配線ＶＧＥが与える電位を接地電位（ＶＧＮＤ）とする。
次に、図１の回路ＭＣの動作例について説明する。なお、本動作例において、配線ＶＤＥが与える電位を高電源電位とし、配線ＶＧＥが与える電位を接地電位（ＶＧＮＤ）とする。
【0098】
＜＜書き込み動作＞＞
初めに、回路ＭＣへの第１データを書き込む動作の一例について説明する。
初めに、回路ＭＣへの第１データを書き込む動作の一例について説明する。
【0099】
配線ＷＷＬには、高レベル電位が入力される。これにより、トランジスタＭ３と、トランジスタＭ４と、のそれぞれのゲートには、当該高レベル電位が入力されるため、トランジスタＭ３とトランジスタＭ４はオン状態となる。
【0100】
このとき、トランジスタＭ４を介して、配線ＶＧＥと、容量Ｃ１の第２端子（トランジスタＭ２の第２端子）と、の間は導通状態となるため、容量Ｃ１の第２端子（トランジスタＭ２の第２端子）の電位は、ＶＧＮＤとなる。
【0101】
また、このとき、トランジスタＭ３を介して、配線ＷＤＬと容量Ｃ１の第１端子（容量ＣＧの第２端子、トランジスタＭ２のゲートなど）の間が導通状態となる。ここで、配線ＷＤＬに第１データに応じた信号（以下、電圧ＶＷとする。）を送信することで、容量Ｃ１の第１端子（容量ＣＧの第２端子、トランジスタＭ２のゲートなど）には第１データに応じた電圧ＶＷが書き込まれる。
【0102】
また、配線ＷＷＬＢには、配線ＷＷＬに送信される信号の反転信号が入力される。具体的には、配線ＷＷＬＢには、低レベル電位が入力される。そのため、トランジスタＭ１のゲート（容量ＣＧの第１端子）には、当該低レベル電位が印加される。これにより、トランジスタＭ１は、オフ状態となる。
【0103】
容量Ｃ１の第１端子（容量ＣＧの第２端子、トランジスタＭ２のゲートなど）には電圧ＶＷが書き込まれたあと、配線ＷＷＬには、低レベル電位が入力される。これにより、トランジスタＭ３と、トランジスタＭ４と、のそれぞれのゲートには、当該低レベル電位が入力されるため、トランジスタＭ３とトランジスタＭ４はオフ状態となる。また、これにより、容量Ｃ１の第１端子がフローティング状態となるため、容量Ｃ１の第１端子－第２端子間の電圧ＶＷ－ＶＧＮＤが保持される。
【0104】
厳密には、トランジスタＭ３のゲートに与えられる電位が高レベル電位から低レベル電位に変化するとき、トランジスタＭ３のゲート－第２端子間の寄生容量によって、容量Ｃ１の第１端子に書き込まれている電圧ＶＷが降圧する場合がある。なお、本明細書では、便宜上、トランジスタＭ３のゲート－第２端子間の寄生容量によって電圧ＶＷから降圧した電圧も第１データに応じた電圧ということができるものとする。図１の回路ＭＣには、電圧ＶＷの降圧を防ぐため、容量ＣＧを設けている。トランジスタＭ３のゲートに与えられる電位が高レベル電位から低レベル電位に変化するとき、つまり、配線ＷＷＬが与える電位が高レベル電位から低レベル電位に変化するとき、配線ＷＷＬＢでは、配線ＷＷＬに送信される信号の反転信号が入力されるため、配線ＷＷＬＢの電位は低レベル電位から高レベル電位に変化する。このとき、容量ＣＧの第１端子の電位は、低レベル電位から高レベル電位まで高くなるため、容量ＣＧの第２端子の電位（容量Ｃ１の第１端子、トランジスタＭ２のゲートなど）は、容量ＣＧの容量結合によって、理想的には、高レベル電位と低レベル電位の電位差だけ昇圧する。ここで、昇圧する電位差を、トランジスタＭ３のゲート－第２端子間の寄生容量による電圧ＶＷが降圧した電位差と等しくすることで、トランジスタＭ３をオフ状態にしたときの電圧ＶＷの降圧を防ぐことができる。なお、容量ＣＧの容量結合によって昇圧する電位差を、トランジスタＭ３のゲート－第２端子間の寄生容量によって降圧する電位差と等しくするための容量ＣＧの構成については、後述する。
【0105】
また、このとき、配線ＷＷＬＢに、配線ＷＷＬに送信される信号の反転信号ではなく、低レベル電位を供給して、トランジスタＭ１をオフ状態にしてもよい。これにより、回路ＭＣへの第１データの保持と、トランジスタＭ２の第１端子への高電源電位の供給の停止と、を同時に行うことができる。
【0106】
＜＜乗算動作＞＞
次に、回路ＭＣにおいて、第１データと第２データとの乗算動作の一例について説明する。
次に、回路ＭＣにおいて、第１データと第２データとの乗算動作の一例について説明する。
【0107】
配線ＷＷＬＢに高レベル電位が入力されることによって、トランジスタＭ１がオン状態となるため、トランジスタＭ２の第１端子には高電源電位が入力されて、トランジスタＭ２の第１端子－第２端子間には、トランジスタＭ２のゲート－第２端子間の電圧に応じた電流が流れる。また、ここで、トランジスタＭ２の第１端子－第２端子間に流れる電流の量をＩＷとする。なお、トランジスタＭ２がサブスレッショルド領域で動作する場合、ＩＷは、サブスレッショルド領域における電流範囲の電流量となる。
【0108】
また、トランジスタＭ２の第１端子－第２端子間に流れる電流は、トランジスタＭ７を介して、配線ＶＧＥに流れる。ここで、トランジスタＭ７もサブスレッショルド領域で動作するものとして、トランジスタＭ７の第１端子－第２端子間には、電流量ＩＷの電流が流れるものとする。このとき、電流量ＩＷは、下記の式で表すことができる。
【0109】
【数1】
【0110】
なお、ＶＭ７ｇｓは、トランジスタＭ７のゲート－第２端子間の電圧である。また、Ｉ０は、ＶＭ７ｇｓが０のときに流れる電流値であって、トランジスタＭ７のしきい値電圧、温度、デバイス構造などによって決められる。また、Ｊは、温度、デバイス構造などによって定められる補正係数である。
【0111】
また、配線ＸＤＬに第２データに応じた電圧としてＶＸが入力されるものとする。このとき、トランジスタＭ６のゲート－第２端子間の電圧はＶＸ－ＶＧＮＤとなり、トランジスタＭ６の第１端子－第２端子間には、ＶＸ－ＶＧＮＤに応じた電流が流れる。また、ここで、トランジスタＭ６の第１端子－第２端子間に流れる電流の量をＩＸとする。なお、トランジスタＭ６がサブスレッショルド領域で動作する場合、ＩＸは、サブスレッショルド領域における電流範囲の電流量となる。
【0112】
また、トランジスタＭ６の第１端子－第２端子間に流れる電流は、配線ＶＤＥから、トランジスタＭ５を介して、トランジスタＭ６の第１端子に流れる電流となる。ここで、トランジスタＭ５もサブスレッショルド領域で動作するものとして、トランジスタＭ５の第１端子－第２端子間には、電流量ＩＸの電流が流れるものとする。このとき、電流量ＩＸは、下記の式で表すことができる。
【0113】
【数2】
【0114】
なお、ＶＭ５ｇｓは、トランジスタＭ５のゲート－第２端子間の電圧である。また、Ｉ０は、ＶＭ５ｇｓが０のときに流れる電流値であって、トランジスタＭ５のしきい値電圧、温度、デバイス構造などによって決められる。また、Ｊは、温度、デバイス構造などによって定められる補正係数である。なお、式（１．２）に用いられている、Ｉ０及びＪのそれぞれは、式（１．１）に用いられているＩ０及びＪと等しいものとする。
【0115】
また、配線ＢＤＬに出力電流を調整するための電圧としてＶＢが入力されるものとする。このとき、トランジスタＭ９のゲート－第２端子間の電圧はＶＢ－ＶＧＮＤとなり、トランジスタＭ９の第１端子－第２端子間には、ＶＢ－ＶＧＮＤに応じた電流が流れる。また、ここで、トランジスタＭ９の第１端子－第２端子間に流れる電流の量をＩＢとする。なお、トランジスタＭ９がサブスレッショルド領域で動作する場合、ＩＢは、サブスレッショルド領域における電流範囲の電流量となる。
【0116】
また、トランジスタＭ９の第１端子－第２端子間に流れる電流は、配線ＶＤＥから、トランジスタＭ８を介して、トランジスタＭ９の第１端子に流れる電流となる。ここで、トランジスタＭ８もサブスレッショルド領域で動作するものとして、トランジスタＭ８の第１端子－第２端子間には、電流量ＩＢの電流が流れるものとする。このとき、電流量ＩＢは、下記の式で表すことができる。
【0117】
【数3】
【0118】
なお、ＶＭ８ｇｓは、トランジスタＭ８のゲート－第２端子間の電圧である。また、Ｉ０は、ＶＭ８ｇｓが０のときに流れる電流値であって。トランジスタＭ８のしきい値電圧、温度、デバイス構造などによって決められる。また、Ｊは、温度、デバイス構造などによって定められる補正係数である。なお、式（１．３）に用いられている、Ｉ０及びＪのそれぞれは、式（１．１）、及び式（１．２）に用いられているＩ０及びＪと等しいものとする。
【0119】
また、トランジスタＭ１０の第１端子－第２端子間に流れる電流は、トランジスタＭ１０のゲート－第２端子間の電圧に応じて決められる。また、トランジスタＭ１０の第１端子－第２端子間に流れる電流量をＩＹとしたとき、電流量ＩＹは、下記の式で表すことができる。
【0120】
【数4】
【0121】
なお、ＶＭ１０ｇｓは、トランジスタＭ１０のゲート－第２端子間の電圧である。また、Ｉ０は、ＶＭ１０ｇｓが０のときに流れる電流値であって。トランジスタＭ１０のしきい値電圧、温度、デバイス構造などによって決められる。また、Ｊは、温度、デバイス構造などによって定められる補正係数である。なお、式（１．４）に用いられている、Ｉ０及びＪのそれぞれは、式（１．１）乃至式（１．３）に用いられているＩ０及びＪと等しいものとする。
【0122】
ここで、配線ＶＧＥ、トランジスタＭ７の第２端子、トランジスタＭ７のゲート、トランジスタＭ５の第２端子、トランジスタＭ５のゲート、トランジスタＭ８のゲート、トランジスタＭ８の第２端子、トランジスタＭ１０のゲート、トランジスタＭ１０の第２端子、配線ＶＧＥという順の閉回路を考える。当該閉回路では、キルヒホッフの第二法則（電圧則）により、下記の式が成り立つ。
【0123】
【数5】
【0124】
また、式（１．５）の各電圧の項を、式（１．１）乃至式（１．４）を用いて書き直すことにより、次の式が得られる。
【0125】
【数6】
【0126】
つまり、トランジスタＭ１０の第１端子－第２端子間に流れる電流ＩＹは、ＩＷとＩＸとの積で表すことができる。そのため、配線ＯＬから流れる電流量ＩＹを計測することによって、ＩＷとＩＸとの積に応じた値を算出することができる。
【0127】
＜構成例２＞
本発明の一態様の半導体装置に含まれる乗算セルの構成は、図１に示す回路ＭＣに限定されない。本発明の一態様の半導体装置に含まれる乗算セルは、状況に応じて、図１に示す回路ＭＣを変更した構成とすることができる。
本発明の一態様の半導体装置に含まれる乗算セルの構成は、図１に示す回路ＭＣに限定されない。本発明の一態様の半導体装置に含まれる乗算セルは、状況に応じて、図１に示す回路ＭＣを変更した構成とすることができる。
【0128】
＜＜変更例１＞＞
図１に図示しているトランジスタＭ１乃至トランジスタＭ１０は、一例としては、チャネルの上下にゲートを有する構造のｎチャネル型トランジスタとしており、トランジスタＭ１乃至トランジスタＭ１０のそれぞれは第１ゲートと第２ゲートとを有する。但し、本明細書等において、便宜上、一例として、第１ゲートをゲート（フロントゲートと記載する場合がある。）、第２ゲートをバックゲートとして区別するように記載しているが、第１ゲートと第２ゲートは互いに入れ替えることができる。そのため、本明細書等において、「ゲート」という語句は「バックゲート」という語句と入れ替えて記載することができる。同様に、「バックゲート」という語句は「ゲート」という語句と入れ替えて記載することができる。具体例としては、「ゲートは第１配線に電気的に接続され、バックゲートは第２配線に電気的に接続されている」という接続構成は、「バックゲートは第１配線に電気的に接続され、ゲートは第２配線に電気的に接続されている」という接続構成として置き換えることができる。
図１に図示しているトランジスタＭ１乃至トランジスタＭ１０は、一例としては、チャネルの上下にゲートを有する構造のｎチャネル型トランジスタとしており、トランジスタＭ１乃至トランジスタＭ１０のそれぞれは第１ゲートと第２ゲートとを有する。但し、本明細書等において、便宜上、一例として、第１ゲートをゲート（フロントゲートと記載する場合がある。）、第２ゲートをバックゲートとして区別するように記載しているが、第１ゲートと第２ゲートは互いに入れ替えることができる。そのため、本明細書等において、「ゲート」という語句は「バックゲート」という語句と入れ替えて記載することができる。同様に、「バックゲート」という語句は「ゲート」という語句と入れ替えて記載することができる。具体例としては、「ゲートは第１配線に電気的に接続され、バックゲートは第２配線に電気的に接続されている」という接続構成は、「バックゲートは第１配線に電気的に接続され、ゲートは第２配線に電気的に接続されている」という接続構成として置き換えることができる。
【0129】
また、本発明の一態様の半導体装置は、トランジスタのバックゲートの接続構成に依らない。図１に図示されているトランジスタＭ１乃至トランジスタＭ１０には、バックゲートが図示され、当該バックゲートの接続構成については図示されていないが、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、または、そのトランジスタのオフ電流を小さくするために、外部回路などと電気的に接続されている配線を設けて、当該外部回路などによってトランジスタのバックゲートに固定電位、又は可変電位を与えてもよい。具体的には、例えば、図１に示す構成は、図２Ａに示すとおり、トランジスタＭ１とトランジスタＭ３とトランジスタＭ４とのそれぞれのバックゲートを配線ＢＧＬに電気的に接続した構成としてもよい。図２Ａの構成において、配線ＢＧＬに低レベル電位、接地電位、負電位などを与えることで、トランジスタＭ１とトランジスタＭ３とトランジスタＭ４とのそれぞれのしきい値電圧を高くすることができるため、トランジスタＭ１とトランジスタＭ３とトランジスタＭ４のそれぞれのオフ電流を下げることができる。なお、上述したトランジスタのバックゲートの接続構成については、図１だけでなく、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様に設計段階で決めることができる。
【0130】
＜＜変更例２＞＞
また、図１の回路ＭＣは、トランジスタＭ１乃至トランジスタＭ１０の少なくとも一のバックゲートの電位が保持される構成としてもよい。図３に示す回路ＭＣは、図１の変形例であって、トランジスタＭ２、及びトランジスタＭ５乃至トランジスタＭ１０のそれぞれのバックゲートの電位を保持するための回路ＨＣ２、回路ＨＣ５乃至回路ＨＣ１０を有する構成となっている。
また、図１の回路ＭＣは、トランジスタＭ１乃至トランジスタＭ１０の少なくとも一のバックゲートの電位が保持される構成としてもよい。図３に示す回路ＭＣは、図１の変形例であって、トランジスタＭ２、及びトランジスタＭ５乃至トランジスタＭ１０のそれぞれのバックゲートの電位を保持するための回路ＨＣ２、回路ＨＣ５乃至回路ＨＣ１０を有する構成となっている。
【0131】
回路ＨＣ２、回路ＨＣ５乃至回路ＨＣ１０のそれぞれは、トランジスタＢＴｒと、容量ＢＣと、を有する。
【0132】
トランジスタＢＴｒとしては、例えば、トランジスタＭ１、トランジスタＭ３、トランジスタＭ４などに適用できるトランジスタを用いることができる。また、トランジスタＢＴｒのゲート、ソース、及びドレインには、トランジスタＭ１、トランジスタＭ３、トランジスタＭ４などが動作する範囲と同様の電圧が適切に入力されているものとする。
【0133】
また、容量ＢＣとしては、本明細書等で説明する、容量Ｃ１、容量ＣＧなどに適用することができる容量を用いることができる。
【0134】
回路ＨＣ２、回路ＨＣ５乃至回路ＨＣ１０のそれぞれにおいて、トランジスタＢＴｒの第１端子は容量ＢＣの第１端子に電気的に接続されている。
【0135】
また、回路ＨＣ２において、トランジスタＢＴｒの第１端子は、トランジスタＭ２のバックゲートに電気的に接続されている。また、容量ＢＣの第２端子は、トランジスタＭ２の第２端子に電気的に接続されている。また、トランジスタＢＴｒのゲートは、配線ＢＷＬ２に電気的に接続され、トランジスタＢＴｒの第２端子は、配線ＢＧＬ２に電気的に接続されている。
【0136】
同様に、回路ＨＣ５乃至回路ＨＣ１０のトランジスタＢＴｒの第１端子は、それぞれトランジスタＭ５乃至トランジスタＭ１０のバックゲートに電気的に接続されている。また、回路ＨＣ５乃至回路ＨＣ１０の容量ＢＣの第２端子は、それぞれトランジスタＭ５乃至トランジスタＭ１０の第２端子に電気的に接続されている。また、回路ＨＣ５乃至回路ＨＣ１０のトランジスタＢＴｒのゲートは、それぞれ配線ＢＷＬ５乃至配線ＢＷＬ１０に電気的に接続され、回路ＨＣ５乃至回路ＨＣ１０のトランジスタＢＴｒの第２端子は、それぞれ配線ＢＧＬ５乃至配線ＢＧＬ１０に電気的に接続されている。
【0137】
配線ＢＧＬ２、及び配線ＢＧＬ５乃至配線ＢＧＬ１０のそれぞれは、一例として、回路ＨＣ２、及び回路ＨＣ５乃至回路ＨＣ１０に後述する補正電位を供給する配線として機能する。
【0138】
また、配線ＢＷＬ２、及び配線ＢＷＬ５乃至配線ＢＷＬ１０は、一例として、回路ＨＣ２、及び回路ＨＣ５乃至回路ＨＣ１０のそれぞれに含まれているトランジスタＢＴｒのオン状態とオフ状態との切り替えを制御する配線として機能する。
【0139】
例えば、回路ＨＣ２は、配線ＢＷＬ２によってトランジスタＢＴｒがオン状態となっているときに、配線ＢＧＬ２から容量ＢＣの第１端子に、トランジスタＭ２のしきい値電圧を調整するための補正電位を書き込むことができる。なお、このとき、トランジスタＭ２の第２端子は、フローティング状態でない（定電圧を与える配線と導通状態となっている）ことが好ましい。
【0140】
また、回路ＨＣ５乃至回路ＨＣ１０のそれぞれも、上記と同様に、回路ＨＣ５乃至回路ＨＣ１０の容量ＢＣの第１端子に補正電位を書き込むことで、トランジスタＭ５乃至トランジスタＭ１０のしきい値電圧を調整することができる。
【0141】
特に、トランジスタＭ２、トランジスタＭ５乃至トランジスタＭ１０のそれぞれは、しきい値電圧が所望の値よりもずれている場合、それぞれのトランジスタの第１端子－第２端子間に流れる電流量が大きく変化する。そのため、回路ＭＣは、トランジスタＭ２、トランジスタＭ５乃至トランジスタＭ１０のそれぞれに対して、しきい値電圧を調整するための補正電位を保持する回路ＨＣ２、及び回路ＨＣ５乃至回路ＨＣ１０を有することが好ましい。
【0142】
また、配線ＢＧＬ２、及び配線ＢＧＬ５乃至配線ＢＧＬ１０は、例えば、１本の配線としてまとめてもよい。また、このとき、配線ＢＷＬ２、及び配線ＢＷＬ５乃至配線ＢＷＬ１０のそれぞれは、補正電位を書き込み先として、回路ＨＣ２、及び回路ＨＣ５乃至回路ＨＣ１０のいずれか一を選択する選択信号線として機能させることが好ましい。
【0143】
また、図３では、トランジスタＭ２、トランジスタＭ５乃至トランジスタＭ１０のそれぞれに対して、回路ＨＣ２、及び回路ＨＣ５乃至回路ＨＣ１０が電気的に接続されている構成を示したが、本発明の一態様は、これに限定されない。例えば、トランジスタＭ２、トランジスタＭ５乃至トランジスタＭ１０の全てではなく一部のみに補正電位を保持する回路を電気的に接続していてもよい。また、例えば、トランジスタＭ１、トランジスタＭ３、及び／又はトランジスタＭ４についても、回路ＨＣ２、及び回路ＨＣ５乃至回路ＨＣ１０と同様の補正電位を保持する回路を電気的に接続してもよい。つまり、例えば、図１の回路ＭＣに含まれている一以上のトランジスタを選択して、選択されたトランジスタに対して、補正電位を保持する回路を設けてもよい。
【0144】
＜＜変更例３＞＞
また、図１の回路ＭＣにおいて、容量Ｃ１、及び／又は容量ＣＧは、一例として、プレーナ型、トレンチ型などのいずれか一の容量素子を適用することができる。また、容量Ｃ１、及び／又は容量ＣＧは、トランジスタを含む容量素子とすることができる。
また、図１の回路ＭＣにおいて、容量Ｃ１、及び／又は容量ＣＧは、一例として、プレーナ型、トレンチ型などのいずれか一の容量素子を適用することができる。また、容量Ｃ１、及び／又は容量ＣＧは、トランジスタを含む容量素子とすることができる。
【0145】
例えば、図２Ａの回路ＭＣにおいて、容量ＣＧがトランジスタを含む構成とした場合の回路ＭＣの構成を図２Ｂに示す。容量ＣＧは、トランジスタＣＴを有しており、トランジスタＣＴのゲートが配線ＷＷＬＢと、トランジスタＭ１のゲートと、に電気的に接続され、トランジスタＣＴの第１端子及び第２端子が、トランジスタＭ３の第２端子と、トランジスタＭ２のゲートと、容量Ｃ１の第１端子と、に電気的に接続されている。つまり、図２Ｂの回路ＭＣに含まれている容量ＣＧとして、トランジスタＣＴのゲート容量を用いた構成となっている。
【0146】
図２Ｂのとおり、回路ＭＣに含まれている容量ＣＧとして、トランジスタＣＴのゲート容量を用いることによって、トランジスタＭ３がオン状態からオフ状態に遷移したときに起こる、トランジスタＭ３のゲート－第２端子間の寄生容量による容量Ｃ１の第１端子（トランジスタＭ２のゲート）の電圧降下の電位差と、容量ＣＧの第１端子が低レベル電位から高レベル電位に遷移したことによる容量ＣＧの第２端子の電圧上昇の電位差と、を概ね等しくすることができる。上記より、回路ＭＣに含まれている容量ＣＧとして、トランジスタＣＴのゲート容量を用いることで、トランジスタＭ３のゲート－第２端子間の寄生容量による、容量Ｃ１の第１端子に書き込まれている電圧ＶＷの降圧を防ぐことができる。この場合、トランジスタＣＴのサイズは、トランジスタＭ３のサイズと等しいことが好ましい。なお、本明細書等におけるトランジスタのサイズとは、例えば、チャネル長、チャネル幅、トランジスタ構造などを指す。
【0147】
なお、図１乃至図３、後述する図４、図５などでは、回路ＭＣが容量ＣＧを有する構成を図示しているが、本発明の一態様の半導体装置に係る回路ＭＣの構成は、これらに限定されない。例えば、本発明の一態様の半導体装置に係る回路ＭＣは、図１乃至図３、後述する図４、図５などにおいて、容量ＣＧを設けない構成としてもよい。この場合、容量Ｃ１の第１端子に書き込む電圧としては、トランジスタＭ３のゲート－第２端子間の寄生容量によって降圧する電位差を考慮して、第１データに応じた電圧ＶＷに当該電位差を足した電圧とすることが好ましい。
【0148】
＜＜変更例４＞＞
また、図１の回路ＭＣにおいて、例えば、トランジスタＭ２の第１端子－第２端子間に流れる電流量は、トランジスタＭ２のゲート－第２端子間の電圧によって決まるが、トランジスタＭ２の第１端子に高電源電位が与えられることによって、トランジスタＭ２にドレイン誘起障壁低下（ＤＩＢＬ）が起こる場合がある。トランジスタＭ２でドレイン誘起障壁低下が起こることで、トランジスタＭ２のしきい値電圧が低下するため、トランジスタＭ２が動作するサブスレッショルド領域の電圧範囲が変化することがある。
また、図１の回路ＭＣにおいて、例えば、トランジスタＭ２の第１端子－第２端子間に流れる電流量は、トランジスタＭ２のゲート－第２端子間の電圧によって決まるが、トランジスタＭ２の第１端子に高電源電位が与えられることによって、トランジスタＭ２にドレイン誘起障壁低下（ＤＩＢＬ）が起こる場合がある。トランジスタＭ２でドレイン誘起障壁低下が起こることで、トランジスタＭ２のしきい値電圧が低下するため、トランジスタＭ２が動作するサブスレッショルド領域の電圧範囲が変化することがある。
【0149】
そのため、図１の回路ＭＣに含まれているトランジスタは、トランジスタを２つ以上直列に接続したトランジスタの構成としてもよい。このようにトランジスタを２つ以上直列に接続された構成をマルチゲート構造のトランジスタと呼称する場合がある。
【0150】
【0151】
図４では、例えば、トランジスタＭ２は、トランジスタＭ２ａと、トランジスタＭ２ｂと、を有し、トランジスタＭ３は、トランジスタＭ３ａと、トランジスタＭ３ｂと、を有し、トランジスタＭ４は、トランジスタＭ４ａと、トランジスタＭ４ｂと、を有する。また、トランジスタＭ５は、トランジスタＭ５ａと、トランジスタＭ５ｂと、を有し、トランジスタＭ６は、トランジスタＭ６ａと、トランジスタＭ６ｂと、を有し、トランジスタＭ７は、トランジスタＭ７ａと、トランジスタＭ７ｂと、を有する。また、トランジスタＭ８は、トランジスタＭ８ａと、トランジスタＭ８ｂと、を有し、トランジスタＭ９は、トランジスタＭ９ａと、トランジスタＭ９ｂと、を有し、トランジスタＭ１０は、トランジスタＭ１０ａと、トランジスタＭ１０ｂと、を有する。
【0152】
トランジスタＭ２ａ、及びトランジスタＭ２ｂのそれぞれのゲートは、図２ＡにおけるトランジスタＭ２のゲートに相当し、トランジスタＭ２ａ、及びトランジスタＭ２ｂのそれぞれのバックゲートは、図２ＡにおけるトランジスタＭ２のバックゲートに相当し、トランジスタＭ２ａの第１端子は、図２ＡにおけるトランジスタＭ２の第１端子に相当する。トランジスタＭ２ａの第２端子は、トランジスタＭ２ｂの第１端子に電気的に接続されている。また、トランジスタＭ２ｂの第２端子は、図２ＡにおけるトランジスタＭ２の第２端子に相当する。
【0153】
トランジスタＭ３ａ、トランジスタＭ３ｂ、トランジスタＭ４ａ、トランジスタＭ４ｂ、トランジスタＭ５ａ、トランジスタＭ５ｂ、トランジスタＭ６ａ、トランジスタＭ６ｂ、トランジスタＭ７ａ、トランジスタＭ７ｂ、トランジスタＭ８ａ、トランジスタＭ８ｂ、トランジスタＭ９ａ、トランジスタＭ９ｂ、トランジスタＭ１０ａ、及びトランジスタＭ１０ｂについても、上記のトランジスタＭ２ａ、及びトランジスタＭ２ｂの接続構成の説明を参酌する。
【0154】
また、図４に示すとおり、回路ＭＣに含まれるトランジスタＭ３、及びトランジスタＭ４のそれぞれをマルチゲート構造のトランジスタにすることによって、トランジスタＭ３、及びトランジスタＭ４のそれぞれがオフ状態のときに流れるリーク電流をより低くすることができる。また、トランジスタＭ３、又はトランジスタＭ４がオン状態において、そのトランジスタで起こるドレイン誘起障壁低下を防ぐことができる。
【0155】
なお、図４では、トランジスタＭ２乃至トランジスタＭ１０のそれぞれをマルチゲート構造のトランジスタとして図示しているが、本発明の一態様の半導体装置に係る回路ＭＣに含まれるトランジスタＭ２乃至トランジスタＭ１０は、少なくとも一がマルチゲート構造のトランジスタであってもよい。また、図４には、回路ＭＣに含まれているトランジスタＭ１をマルチゲート構造のトランジスタに置き換えていない構成を示しているが、トランジスタＭ１をマルチゲート構造のトランジスタに置き換えた構成としてもよい（図示しない。）。
【0156】
上記では、図２Ａの回路ＭＣに含まれているトランジスタをマルチゲート構造のトランジスタに置き換えることで、トランジスタのドレイン誘起障壁低下の対策、及び／又はオフ状態でのトランジスタのリーク電流の低減を図ることができると説明したが、別の構成で、トランジスタのドレイン誘起障壁低下の対策、及び／又はオフ状態でのトランジスタのリーク電流の低減を図ってもよい。例えば、図２Ａに示す回路ＭＣのトランジスタのチャネル長を適切な長さにすることでも、トランジスタのドレイン誘起障壁低下の対策、及び／又はオフ状態のトランジスタのリーク電流の低減を図ることができる。
【0157】
例えば、図２Ａにおいて、トランジスタＭ１乃至トランジスタＭ１０のそれぞれのチャネル長（Ｌ長と呼称される場合がある。）としては、具体的には、２００ｎｍとすることが好ましく、３００ｎｍとすることがより好ましく、４００ｎｍとすることがより好ましい。また、図４において、マルチゲート構造のトランジスタＭ２乃至トランジスタＭ１０のそれぞれに含まれているトランジスタのチャネル長としては、具体的には、１００ｎｍとすることが好ましく、１５０ｎｍとすることがより好ましく、２００ｎｍとすることがより好ましい。
【0158】
＜＜変更例５＞＞
図１の回路ＭＣの構成では、トランジスタＭ１のオン状態又はオフ状態によって、トランジスタＭ２の第１端子に、配線ＶＤＥが与える高電源電位の供給が行われるか否かが決まる。ところで、配線ＶＤＥは、トランジスタＭ５の第１端子、及びトランジスタＭ８の第１端子にも電気的に接続されているため、トランジスタＭ５の第１端子、及びトランジスタＭ８の第１端子にも、配線ＶＤＥが与える高電源電位の供給を制御するスイッチング素子を設けてもよい。
図１の回路ＭＣの構成では、トランジスタＭ１のオン状態又はオフ状態によって、トランジスタＭ２の第１端子に、配線ＶＤＥが与える高電源電位の供給が行われるか否かが決まる。ところで、配線ＶＤＥは、トランジスタＭ５の第１端子、及びトランジスタＭ８の第１端子にも電気的に接続されているため、トランジスタＭ５の第１端子、及びトランジスタＭ８の第１端子にも、配線ＶＤＥが与える高電源電位の供給を制御するスイッチング素子を設けてもよい。
【0159】
【0160】
図１の回路ＭＣは、トランジスタＭ５の第１端子、及びトランジスタＭ８の第１端子に配線ＶＤＥが電気的に接続されていたため、定常的にトランジスタＭ５、トランジスタＭ８のそれぞれの第１端子－第２端子間に電流が流れる構成となっている。一方、図５の回路ＭＣは、トランジスタＭ１がオン状態になったときに、トランジスタＭ２、トランジスタＭ５、及びトランジスタＭ８のそれぞれの第１端子－第２端子間に電流が流れる構成となっている。そのため、回路ＭＣは、乗算を行わないとき、高電源電位の供給を停止することができ、消費電力を低減することができる。
【0161】
また、トランジスタＭ１をオフ状態にするために、配線ＷＷＬＢに低レベル電位を入力することで、配線ＷＷＬには高レベル電位が入力される。また、このとき、配線ＷＤＬに高レベル電位を入力することで、トランジスタＭ２がオン状態となるため、トランジスタＭ５、及びトランジスタＭ８のそれぞれの第１端子は、トランジスタＭ２の第１端子－第２端子間とトランジスタＭ４の第１端子－第２端子間とを介して、配線ＶＧＥと導通状態となる。ここで、配線ＶＧＥが与える定電圧を接地電位とすることによって、トランジスタＭ２の第２端子、トランジスタＭ１の第２端子、トランジスタＭ５の第１端子、及びトランジスタＭ８の第１端子のそれぞれを接地電位にすることができる。このように、図５の回路ＭＣにおいて乗算を行う前に、回路ＭＣのトランジスタＭ２の第２端子、トランジスタＭ１の第２端子、トランジスタＭ５の第１端子、トランジスタＭ８の第１端子などをあらかじめ接地電位にすることによって、回路ＭＣは乗算動作を安定して行うことができる。
【0162】
なお、本発明の一態様に係る回路ＭＣは、上述した複数の構成例を選択して、適宜組み合わせた構成とすることができる。
【0163】
＜半導体装置の構成例１＞
ここでは、図１に示した回路ＭＣを適用することができる半導体装置の構成例について、説明する。
ここでは、図１に示した回路ＭＣを適用することができる半導体装置の構成例について、説明する。
【0164】
図６Ａは、図１、図４などの回路ＭＣを適用することができる半導体装置の構成例を示した回路図である。図６Ａに示す半導体装置ＳＤＶ１は、一例として、回路ＷＤＣと、回路ＸＤＣと、回路ＢＤＣと、回路ＷＷＣと、セルアレイＣＡと、回路ＡＣＴＶと、を有する。また、回路ＡＣＴＶは、一例として、回路ＡＤＲ［１］乃至回路ＡＤＲ［ｎ］を有する。
【0165】
セルアレイＣＡは、一例として、図１、図４などの回路ＭＣを複数有する。具体的には、セルアレイＣＡにおいて、複数の回路ＭＣは、ｍ行ｎ列（ｍは１以上の整数であり、ｎは１以上の整数である）のマトリクス状に配置されている。図６Ａでは、一例として、セルアレイＣＡ内に、回路ＭＣとして、回路ＭＣ［１，１］、回路ＭＣ［ｍ，１］、回路ＭＣ［１，ｎ］、及び回路ＭＣ［ｍ，ｎ］を抜粋して図示している。
【0166】
回路ＭＣ［１，１］は、配線ＷＤＬ［１］と、配線ＷＷＬ［１］と、配線ＷＷＬＢ［１］と、配線ＸＤＬ［１］と、配線ＢＤＬ［１］と、配線ＯＬ［１］と、に電気的に接続されている。また、回路ＭＣ［ｍ，１］は、配線ＷＤＬ［１］と、配線ＷＷＬ［ｍ］と、配線ＷＷＬＢ［ｍ］と、配線ＸＤＬ［ｍ］と、配線ＢＤＬ［ｍ］と、配線ＯＬ［１］と、に電気的に接続されている。また、回路ＭＣ［１，ｎ］は、配線ＷＤＬ［ｎ］と、配線ＷＷＬ［１］と、配線ＷＷＬＢ［１］と、配線ＸＤＬ［１］と、配線ＢＤＬ［１］と、配線ＯＬ［ｎ］と、に電気的に接続されている。また、回路ＭＣ［ｍ，ｎ］は、配線ＷＤＬ［ｎ］と、配線ＷＷＬ［ｍ］と、配線ＷＷＬＢ［ｍ］と、配線ＸＤＬ［ｍ］と、配線ＢＤＬ［ｍ］と、配線ＯＬ［ｎ］と、に電気的に接続されている。
【0167】
つまり、ｉを１以上ｍ以下の整数とし、ｊを１以上ｎ以下の整数としたとき、回路ＭＣ［ｉ，ｊ］（図６Ａには図示しない）は、配線ＷＤＬ［ｊ］と、配線ＷＷＬ［ｉ］と、配線ＷＷＬＢ［ｉ］と、配線ＸＤＬ［ｉ］と、配線ＢＤＬ［ｉ］と、配線ＯＬ［ｊ］と、に電気的に接続されている、ということができる。
【0168】
なお、配線ＷＤＬ［ｊ］は、図１などに示した配線ＷＤＬに相当する。また、配線ＷＷＬ［ｉ］は、図１などに示した配線ＷＷＬに相当し、また、配線ＷＷＬＢ［ｉ］は、図１などに示した配線ＷＷＬＢに相当する。また、配線ＸＤＬ［ｉ］は、図１などに示した配線ＸＤＬに相当し、配線ＢＤＬ［ｉ］は、図１などに示した配線ＢＤＬに相当する。また、配線ＯＬ［ｊ］は、図１などに示した配線ＯＬに相当する。
【0169】
回路ＷＤＣは、配線ＷＤＬ［１］乃至配線ＷＤＬ［ｎ］に電気的に接続されている。また、回路ＸＤＣは、配線ＸＤＬ［１］乃至配線ＸＤＬ［ｍ］に電気的に接続されている。また、回路ＢＤＣは、配線ＢＤＬ［１］乃至配線ＢＤＬ［ｍ］に電気的に接続されている。また、回路ＷＷＣは、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｍ］、及び配線ＷＷＬＢ［１］乃至配線ＷＷＬＢ［ｍ］に電気的に接続されている。また、回路ＡＤＲ［１］乃至回路ＡＤＲ［ｎ］のそれぞれは、配線ＯＬ［１］乃至配線ＯＬ［ｎ］と、配線ＺＬ［１］乃至配線ＺＬ［ｎ］と、に電気的に接続されている。
【0170】
回路ＷＤＣは、一例として、配線ＷＤＬ［１］乃至配線ＷＤＬ［ｎ］のそれぞれに、セルアレイＣＡに含まれている回路ＭＣに書き込むための第１データに応じた電圧を与える駆動回路として機能する。
【0171】
回路ＸＤＣは、一例として、配線ＸＤＬ［１］乃至配線ＸＤＬ［ｍ］のそれぞれに、セルアレイＣＡに含まれている回路ＭＣに入力するための第２データに応じた電圧を与える駆動回路として機能する。
【0172】
回路ＢＤＣは、一例として、配線ＢＤＬ［１］乃至配線ＢＤＬ［ｍ］のそれぞれに、セルアレイＣＡに含まれている回路ＭＣに入力するための、配線ＯＬに流れる演算結果に応じた電流量を調整するための電圧を与える駆動回路として機能する。
【0173】
回路ＷＷＣは、一例として、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｍ］のそれぞれに、セルアレイＣＡが有する回路ＭＣに第１データを書き込む際に、第１データの書き込み先となる回路ＭＣを選択する機能を有する。具体的には、例えば、セルアレイＣＡのｉ行目に位置する回路ＭＣ［ｉ，１］乃至回路ＭＣ［ｉ，ｎ］に第１データを書き込むとき、回路ＷＷＣは、配線ＷＷＬ［ｉ］に高レベル電位を与え、また、配線ＷＷＬ［ｉ］以外の配線ＷＷＬ［１］乃至配線ＷＷＬ［ｍ］に低レベル電位を与えることで、第１データの書き込み先として、回路ＭＣ［ｉ，１］乃至回路ＭＣ［ｉ，ｎ］を選択することができる。
【0174】
また、回路ＷＷＣは、一例として、配線ＷＷＬＢ［ｉ］に、配線ＷＷＬ［ｉ］に送信される選択信号の反転信号を送信する機能を有する。また、回路ＷＷＣは、配線ＷＷＬＢ［ｉ］には当該反転信号ではなく、異なる信号を送信してもよい。例えば、回路ＷＷＣは、配線ＷＷＬ［ｉ］に低レベル電位が入力されているとき、配線ＷＷＬＢ［ｉ］にも低レベル電位を入力する機能を有していてもよい。これにより、図１などの回路ＭＣは、第１データの保持と、トランジスタＭ２の第１端子への高電源電位の供給の停止と、を同時に行うことができる。
【0175】
ところで、セルアレイＣＡのｊ列目に着目すると、配線ＯＬには、電流量として、回路ＭＣ［１，ｊ］乃至回路ＭＣ［ｍ，ｊ］のそれぞれが出力するＩＹの和が流れる。ここで、回路ＭＣ［ｉ，ｊ］のトランジスタＭ２に流れる電流をＩＷ［ｉ，ｊ］とし、回路ＭＣ［ｉ，ｊ］のトランジスタＭ６に流れる電流をＩＸ［ｉ］とし、配線ＯＬから回路ＭＣ［ｉ，ｊ］に流れる電流量をＩＹ［ｉ，ｊ］とする。更に、回路ＭＣ［１，ｊ］乃至回路ＭＣ［ｍ，ｊ］のそれぞれのトランジスタＭ９に流れる電流量をＩＢとしたとき、配線ＯＬに流れる電流量ＩＳ［ｊ］は、下式で表すことができる。
【0176】
【数7】
【0177】
回路ＡＤＲ［ｊ］は、一例として、例えば、配線ＯＬ［ｊ］から回路ＡＤＲ［ｊ］に流れる電流量に応じた電圧を出力する機能と、当該電圧を用いてあらかじめ定義された関数系に従った演算を行う機能と、当該関数の演算の結果を配線ＺＬ［ｊ］に出力する機能と、を有する。
【0178】
例えば、回路ＡＤＲ［ｊ］は、図７Ａに示す回路ＡＤＲの構成を適用することができる。図７Ａの回路ＡＤＲは、一例として、トランジスタＭ１１と、トランジスタＭ１２と、容量Ｃ２と、回路ＡＣＦと、を有する。また、回路ＡＣＦは、入力端子とする端子ＩＴと、出力端子とする端子ＯＴと、を有する。
【0179】
トランジスタＭ１１、及びトランジスタＭ１２としては、例えば、トランジスタＭ１、トランジスタＭ３、トランジスタＭ４などに適用できるトランジスタを用いることができる。また、トランジスタＭ１１、又はトランジスタＭ１２のゲート、ソース、及びドレインには、トランジスタＭ１、トランジスタＭ３、トランジスタＭ４などが動作する範囲と同様の電圧が適切に入力されているものとする。
【0180】
図７Ａにおいて、トランジスタＭ１１の第１端子は、配線ＶＤＥに電気的に接続され、トランジスタＭ１１のゲートは配線ＲＳＬに電気的に接続されている。また、トランジスタＭ１２の第１端子は、配線ＯＬに電気的に接続され、トランジスタＭ１２の第２端子は、トランジスタＭ１１の第２端子と、容量Ｃ２の第１端子と、回路ＡＣＦの端子ＩＴと、に電気的に接続され、トランジスタＭ１２のゲートは、配線ＴＸＬに電気的に接続されている。また、容量Ｃ２の第２端子は、配線ＣＶＬに電気的に接続されている。また、回路ＡＣＦの端子ＯＴは、配線ＺＬに電気的に接続されている。
【0181】
図６Ａの半導体装置ＳＤＶ１の回路ＡＤＲ［ｊ］（図示しない）として、図７Ａの回路ＡＤＲを適用した場合、図７Ａに示す配線ＯＬは、図６Ａの配線ＯＬ［ｊ］（図示しない）に相当し、図７Ａに示す配線ＺＬは、図６Ａの配線ＺＬ［ｊ］（図示しない）に相当する。
【0182】
配線ＣＶＬは、一例として、容量Ｃ２の第１端子－第２端子間の電位を保持するため、容量Ｃ２の第２端子に定電圧を与える配線として機能する。当該定電圧としては、例えば、低レベル電位、接地電位、負電位などとすることができる。また、配線ＣＶＬが与える電位は、例えば、配線ＶＧＥが与える電位と等しくてもよい。又は、配線ＣＶＬは、配線ＶＧＥと同じ配線としてもよい。
【0183】
配線ＲＳＬは、一例として、回路ＡＤＲにおいて、容量Ｃ２の第１端子に初期化用の電位を書き込むための、リセット信号を送信する配線として機能する。具体的には、例えば、容量Ｃ２の第１端子に初期化用の電位を与えるとき、初めに、配線ＴＸＬに低レベル電位を入力してトランジスタＭ１２をオフ状態にし、配線ＲＳＬに高レベル電位を入力してトランジスタＭ１１をオン状態にして、配線ＶＤＥから容量Ｃ２の第１端子に高電源電位（初期化用の電位）を与える。その後、配線ＲＳＬに低レベル電位を入力して、トランジスタＭ１１をオフ状態にすることで、容量Ｃ２の第１端子の電位の初期化が完了する。
【0184】
配線ＴＸＬは、一例として、配線ＯＬに流れる電流を読み出すための、信号を送信する配線として機能する。具体的には、例えば、配線ＯＬに流れる電流を読み出すとき、前述したとおり、容量Ｃ２の第１端子の電位を初期化用の電位として、その後、配線ＴＸＬに高レベル電位を入力してトランジスタＭ１２をオン状態にして、容量Ｃ２の第１端子と、配線ＯＬと、の間を導通状態にする。ここで、図６Ａの回路ＡＤＲ［ｊ］（図示しない）として、図７Ａの回路ＡＤＲが適用されているとき、回路ＡＤＲ［ｊ］から配線ＯＬ［ｊ］（図示しない）に、式（１．７）に記載した電流量ＩＳ［ｊ］の電流が流れる。このとき、一定期間だけ配線ＴＸＬに高レベル電位を与えることで、容量Ｃ２の第１端子に保持される電荷量は、配線ＴＸＬに高レベル電位を与えた時間と電流量ＩＳ［ｊ］の積によって決まる。このため、容量Ｃ２の容量値と当該電荷量によって、容量Ｃ２の第１端子の電位が決まる。
【0185】
回路ＡＣＦは、一例として、回路ＡＣＦの入力端子の電位、つまり、容量Ｃ２の第１端子の電位に応じた電圧を回路ＡＣＦの出力端子に出力する機能を有する。なお、回路ＡＣＦの具体的な回路構成については、後述する。
【0186】
なお、図６Ａの半導体装置ＳＤＶ１に適用できる回路ＡＤＲは、図７Ａの構成に限定されない。半導体装置ＳＤＶ１に適用できる回路ＡＤＲとしては、例えば、図７Ｂに示す回路ＡＤＲの構成としてもよい。図７Ｂの回路ＡＤＲは、トランジスタＭ１１、及びトランジスタＭ１２のそれぞれのバックゲートに配線ＢＧＬＡを電気的に接続した構成となっている。特に、図７Ｂの構成において、配線ＢＧＬＡに低レベル電位、接地電位、負電位などを与えることで、トランジスタＭ１１とトランジスタＭ１２とのそれぞれのしきい値電圧を高くすることができるため、トランジスタＭ１１とトランジスタＭ１２のそれぞれのオフ電流を下げることができる。また、配線ＢＧＬＡに与える電位としては、図２Ａの配線ＢＧＬの説明と同様に、固定電位でなく、可変電位であってもよい。
【0187】
また、半導体装置ＳＤＶ１に適用できる回路ＡＤＲとしては、例えば、図７Ｃに示すとおり、図７Ｂの回路ＡＤＲにおける、トランジスタＭ１１、及びトランジスタＭ１２のそれぞれをマルチゲート構造のトランジスタに置き換えてもよい。図７Ｃでは、例えば、トランジスタＭ１１は、トランジスタＭ１１ａと、トランジスタＭ１１ｂと、を有し、トランジスタＭ１２は、トランジスタＭ１２ａと、トランジスタＭ１２ｂと、を有する。
【0188】
トランジスタＭ１１ａ、及びトランジスタＭ１１ｂのそれぞれのゲートは、図７ＢにおけるトランジスタＭ１１のゲートに相当し、トランジスタＭ１１ａ、及びトランジスタＭ１１ｂのそれぞれのバックゲートは、図７ＢにおけるトランジスタＭ１１のバックゲートに相当し、トランジスタＭ１１ａの第１端子は、図７ＢにおけるトランジスタＭ１１の第１端子に相当する。トランジスタＭ１１ａの第２端子は、トランジスタＭ１１ｂの第１端子に電気的に接続されている。また、トランジスタＭ１１ｂの第２端子は、図７ＢにおけるトランジスタＭ１１の第２端子に相当する。
【0189】
トランジスタＭ１２ａ、及びトランジスタＭ１２ｂについても、上記のトランジスタＭ１１ａ、及びトランジスタＭ１１ｂの接続構成の説明を参酌する。
【0190】
図７Ｃに示すとおり、回路ＡＤＲに含まれるトランジスタＭ１１、及びトランジスタＭ１２のそれぞれをマルチゲート構造のトランジスタにすることによって、トランジスタＭ１１、及びトランジスタＭ１２のそれぞれがオフ状態のときに流れるリーク電流をより低くすることができる。また、トランジスタＭ１１、又はトランジスタＭ１２がオン状態において、そのトランジスタに起こるドレイン誘起障壁低下を防ぐことができる。
【0191】
【0192】
トランジスタＭ１３、及びトランジスタＭ１４としては、例えば、トランジスタＭ２、トランジスタＭ５乃至トランジスタＭ１０などに適用できるトランジスタを用いることができる。また、トランジスタＭ１３、又はトランジスタＭ１４のゲート、ソース、及びドレインには、トランジスタＭ２、トランジスタＭ５乃至トランジスタＭ１０などが動作する範囲と同様の電圧が適切に入力されているものとする。
【0193】
トランジスタＭ１３のゲートは、回路ＡＣＦの端子ＩＴに電気的に接続され、トランジスタＭ１３の第１端子は、配線ＶＤＥ２に電気的に接続され、トランジスタＭ１３の第２端子は、トランジスタＭ１４の第１端子と、端子ＯＴと、に電気的に接続されている。また、トランジスタＭ１４の第２端子は、配線ＶＧＥ２に接続され、トランジスタＭ１４のゲートは、配線ＢＩＬに電気的に接続されている。
【0194】
配線ＶＤＥ２は、一例として、定電圧を与える配線として機能する。当該定電圧は、高電源電位などとすることができる。なお、配線ＶＤＥ２が与える高電源電位は、配線ＶＤＥが与える高電源電位と等しくすることができる。又は、配線ＶＤＥ２が与える高電源電位は、配線ＶＤＥが与える高電源電位と異なっていてもよい。
【0195】
配線ＶＧＥ２は、一例として、定電圧を与える配線として機能する。当該定電圧は、低電源電位などとすることができる。なお、配線ＶＧＥ２が与える高電源電位は、配線ＶＧＥが与える低電源電位と等しくすることができる。又は、配線ＶＧＥ２が与える低電源電位は、配線ＶＧＥ２が与える低電源電位と異なっていてもよい。
【0196】
配線ＢＩＬは、一例として、トランジスタＭ１４のゲートに入力する、定電圧を与える配線として機能する。
【0197】
【0198】
【0199】
負荷ＬＥとしては、例えば、抵抗、ダイオード、トランジスタなどを用いることができる。
【0200】
トランジスタＭ１５としては、例えば、トランジスタＭ２、トランジスタＭ５乃至トランジスタＭ１０などに適用できるトランジスタを用いることができる。また、トランジスタＭ１５のゲート、ソース、及びドレインには、トランジスタＭ２、トランジスタＭ５乃至トランジスタＭ１０などが動作する範囲と同様の電圧が適切に入力されているものとする。
【0201】
トランジスタＭ１５のゲートは、回路ＡＣＦの端子ＩＴに電気的に接続され、トランジスタＭ１５の第１端子は、負荷ＬＥの第１端子と、回路ＡＣＦの端子ＯＴに電気的に接続され、トランジスタＭ１５の第２端子は、配線ＶＧＥ２に電気的に接続されている。また、負荷ＬＥの第２端子は、配線ＶＤＥ２に電気的に接続されている。
【0202】
配線ＶＤＥ２、及び配線ＶＧＥ２については、図８Ａの回路ＡＣＦの配線ＶＤＥ２、及び配線ＶＧＥ２の説明を参酌する。
【0203】
図７Ａ乃至図７Ｃの回路ＡＣＦとして、図８Ｂのソース接地回路を適用することにより、回路ＡＣＦは、回路ＡＣＦの端子ＩＴに入力された電位に応じた電位を端子ＯＴから出力することができる。例えば、電流量ＩＳ［ｊ］が大きいとき、容量Ｃ２の第１端子の電位は、初期化用の電位から大きく低下するため、トランジスタＭ１５の第１端子－第２端子に流れる電流は小さくなり、端子ＯＴから出力する電圧は高くなる（配線ＶＤＥ２が与える電圧に近づく。）。一方、電流量ＩＳ［ｊ］が小さいとき、容量Ｃ２の第１端子の電位は、初期化用の電位からの電圧降下は小さくなるため、トランジスタＭ１５の第１端子－第２端子に流れる電流は大きくなり、端子ＯＴから出力する電圧は低くなる（配線ＶＧＥ２が与える電圧に近づく）。
【0204】
また、図７Ａ乃至図７Ｃの回路ＡＣＦの具体的な構成としては、例えば、デジタル回路を適用することができる。当該デジタル回路としては、例えば、図８Ｃに示すバッファ回路を適用することができる。図８Ｃに示す回路ＡＣＦは、一例として、インバータ回路ＩＮＶ１と、インバータ回路ＩＮＶ２と、を有する。
【0205】
インバータ回路ＩＮＶ１の入力端子は、回路ＡＣＦの端子ＩＴに電気的に接続され、インバータ回路ＩＮＶ１の出力端子は、インバータ回路ＩＮＶ２の入力端子に電気的に接続され、インバータ回路ＩＮＶ２の出力端子は、回路ＡＣＦの端子ＯＴに電気的に接続されている。
【0206】
図７Ａ乃至図７Ｃの回路ＡＣＦとして、図８Ｃのバッファ回路を適用することにより、回路ＡＣＦは、回路ＡＣＦの端子ＩＴに入力された電位に応じて、高レベル電位又は低レベル電位の一方を端子ＯＴから出力することができる。例えば、電流量ＩＳ［ｊ］が大きいとき、容量Ｃ２の第１端子の電位は、初期化用の電位から大きく低下するため、インバータ回路ＩＮＶ１の入力端子に与えられる電位は小さくなり、端子ＯＴから出力する電圧は低レベル電位となる。一方、電流量ＩＳ［ｊ］が小さいとき、容量Ｃ２の第１端子の電位は、初期化用の電位からの電圧降下は小さくなる。このとき、インバータ回路ＩＮＶ１の入力端子に与えられる電位が、インバータ回路ＩＮＶ１のしきい値電圧よりも下回らない場合、端子ＯＴから出力する電圧は高レベル電位となる。
【0207】
また、図７Ａ乃至図７Ｃの回路ＡＣＦに適用するバッファ回路の構成としては、図８Ｃの構成に限定されない。図７Ａ乃至図７Ｃの回路ＡＣＦに適用するバッファ回路の構成としては、例えば、図８Ｄに示す構成としてもよい。図８Ｄに示す回路ＡＣＦは、ＮＡＮＤ回路ＮＤと、インバータ回路ＩＮＶ３と、を有する。
【0208】
ＮＡＮＤ回路ＮＤの第１入力端子は、回路ＡＣＦの端子ＩＴに電気的に接続され、ＮＡＮＤ回路ＮＤの第２入力端子は、配線ＰＩに電気的に接続され、ＮＡＮＤ回路ＮＤの出力端子は、インバータ回路ＩＮＶ３の入力端子に電気的に接続され、インバータ回路ＩＮＶ３の出力端子は、回路ＡＣＦの端子ＯＴに電気的に接続されている。
【0209】
図８Ｄの回路ＡＣＦは、配線ＰＩに低レベル電位が入力されているときに、図８Ｃに示した回路ＡＣＦと同様に、回路ＡＣＦの端子ＩＴに入力された電位に応じて、高レベル電位又は低レベル電位の一方を端子ＯＴから出力する。つまり、図８Ｄの回路ＡＣＦは、配線ＰＩに信号（パルス電圧など）を入力することで、図８Ｃに示した回路ＡＣＦと同様に、バッファ回路として動作する。
【0210】
なお、図８Ｄの回路ＡＣＦにおいて、ＮＡＮＤ回路ＮＤの代わりにＮＯＲ回路を用いてもよい。ＮＯＲ回路の第１入力端子が端子ＩＴに電気的に接続され、ＮＯＲ回路の第２入力端子が配線ＰＩに電気的に接続され、ＮＯＲ回路の出力端子がインバータ回路ＩＮＶ３の入力端子に電気的に接続されている場合、配線ＰＩに高レベル電位が入力されているときに、図８Ｃに示した回路ＡＣＦと同様に、バッファ回路として動作する。
【0211】
なお、図８Ａ乃至図８Ｄなどに示す回路ＡＣＦにおいて、回路ＭＣ［１，１］乃至回路ＭＣ［ｍ，ｎ］に含まれるトランジスタＭ９の第１端子－第２端子に流れる電流量ＩＢは、回路ＡＣＦで行われる演算の変数、定数などとして扱うことができる。具体的には、例えば、図８Ａ、及び図８Ｂの回路ＡＣＦにおいて、回路ＡＣＦの端子ＩＴに式（１．７）の電流ＩＹが入力されたとき、１／ＩＢは、回路ＡＣＦがΣＩＷ×ＩＸに乗ずる定数としてみなすことができる。なお、当該定数としては、例えば、ΣＩＷ×ＩＸを０以上１以下の範囲に規格化するための係数とすることができる。また、例えば、図８Ｃ、及び図８Ｄの回路ＡＣＦにおいて、回路ＡＣＦの端子ＩＴに式（１．７）の電流ＩＹが入力されたとき、１／ＩＢは、回路ＡＣＦで行われる活性化関数のしきい値を変化させる変数としてみなすことができる。具体的には、例えば、１／ＩＢを小さくすることでＩＹが小さくなるため、当該しきい値を相対的に高くすることができる。また、例えば、１／ＩＢを大きくすることでＩＹが大きくなるため、当該しきい値を相対的に低くすることができる。
【0212】
なお、図６Ａの半導体装置ＳＤＶ１の演算としては、例えば、ニューラルネットワークの積和演算、及び活性化関数の演算を行うことができる。特に、ニューラルネットワークにおける活性化関数の演算回路として、図８Ｂのソース接地回路、図８Ｃ、又は図８Ｄのバッファ回路を適用することができる。
【0213】
【0214】
【0215】
回路ＢＧＣは、一例として、配線ＢＧＬ［１］乃至配線ＢＧＬ［ｍ］のそれぞれに所望の定電圧を入力する機能を有する。つまり、回路ＢＧＣは、回路ＭＣ［１，１］乃至回路ＭＣ［ｍ，ｎ］に含まれている各トランジスタのバックゲートに定電圧を供給する回路として機能する。
【0216】
【0217】
＜半導体装置の積層構造の例＞
次に、半導体装置ＳＤＶ１、半導体装置ＳＤＶ２などを積層構造とした場合の構成例について説明する。
次に、半導体装置ＳＤＶ１、半導体装置ＳＤＶ２などを積層構造とした場合の構成例について説明する。
【0218】
図９Ａには、基板ＢＳＥの上方に、構造体ＳＩＬと、構造体ＯＳＬと、が設けられた構成を一例として示している。つまり、半導体装置ＳＤＶ１、半導体装置ＳＤＶ２などは、例えば、１枚の基板ＢＳＥに回路素子などを形成することで、作製することができる。
【0219】
基板ＢＳＥとしては、例えば、様々な基板を用いることができる。様々な基板としては、例えば、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
【0220】
また、基板ＢＳＥとして、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタは耐熱性の劣る基板、可撓性の基板などにも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
【0221】
つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、更に別の基板（例えば、基板ＢＳＥ）の上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
【0222】
なお、所定の機能を実現させるために必要な回路の全てを、同一の基板（例えば、ガラス基板、プラスチック基板、単結晶基板、又はＳＯＩ基板など）に形成することが可能である。こうして、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。
【0223】
なお、所定の機能を実現させるために必要な回路の全てを同じ基板に形成しないことが可能である。つまり、所定の機能を実現させるために必要な回路の一部は、ある基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、別の基板に形成されていることが可能である。例えば、所定の機能を実現させるために必要な回路の一部は、ガラス基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、単結晶基板（又はＳＯＩ基板）に形成されることが可能である。そして、所定の機能を実現させるために必要な回路の別の一部が形成される単結晶基板（ＩＣチップともいう）を、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）によって、ガラス基板に接続して、ガラス基板にそのＩＣチップを配置することが可能である。または、ＩＣチップを、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）、ＳＭＴ（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｔｅｃｈｎｏｌｏｇｙ）、又はプリント基板などを用いてガラス基板と接続することが可能である。このように、回路の一部が画素部と同じ基板に形成されていることにより、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。特に、駆動電圧が大きい部分の回路、又は駆動周波数が高い部分の回路などは、消費電力が大きくなってしまう場合が多い。そこで、このような回路を、画素部とは別の基板（例えば単結晶基板）に形成して、ＩＣチップを構成する。このＩＣチップを用いることによって、消費電力の増加を防ぐことができる。
【0224】
例えば、基板ＢＳＥを半導体基板とすることで、基板ＢＳＥの上面にその半導体をチャネル形成領域に含むトランジスタを形成することができる。なお、本実施の形態では、基板ＢＳＥの上面に形成された当該トランジスタは、構造体ＳＩＬに含まれているものとする。つまり、構造体ＳＩＬは、当該トランジスタを含む回路を有するということができる。
【0225】
例えば、基板ＢＳＥをシリコンが含まれる半導体基板とすることで、構造体ＳＩＬに含まれるトランジスタは、Ｓｉトランジスタとすることができる。そのため、構造体ＳＩＬは、Ｓｉトランジスタを含む回路を有するということができる。
【0226】
また、図９Ａの積層構造の例では、構造体ＳＩＬの上方に構造体ＯＳＬが設けられている。構造体ＯＳＬは、一例として、ＯＳトランジスタを含む回路を有する。詳しくは、実施の形態５で説明するが、ＯＳトランジスタは、例えば、平坦化された絶縁体、導電体などの上方に設けることができる。つまり、本発明の一態様の半導体装置に、図９Ａの積層構造の例を適用することによって、当該半導体装置に、チャネル形成領域に含まれる半導体材料が異なる、２つ以上のトランジスタを用いることができる。
【0227】
例えば、基板ＢＳＥをシリコンが含まれる半導体基板とし、構造体ＯＳＬに含まれるトランジスタをＯＳトランジスタとして、上述した半導体装置ＳＤＶ１、半導体装置ＳＤＶ２などに図９Ａの積層構造の例を適用することによって、その半導体装置に含まれる回路などに、ＯＳトランジスタ、Ｓｉトランジスタを用いることができる。
【0228】
具体的には、構造体ＯＳＬは、例えば、回路ＷＤＣ、回路ＸＤＣ、回路ＢＤＣ、回路ＷＷＣ、回路ＭＣ、回路ＡＣＴＶなどを有し、それらの回路はＯＳトランジスタを含む構成とすることができ、かつ構造体ＳＩＬは、例えば、それらの回路に電圧を供給するための電圧源などを有し、当該電圧源はＳｉトランジスタを含む構成とすることができる。また、構造体ＯＳＬは、例えば、回路ＷＤＣ、回路ＸＤＣ、回路ＢＤＣ、回路ＷＷＣ、回路ＭＣ、回路ＡＣＴＶなどから選ばれた回路を有し、選ばれた回路はＯＳトランジスタを含む構成とすることができ、かつ構造体ＳＩＬは、例えば、選ばれなかった残りの回路を有し、その残りの回路はＳｉトランジスタを含む構成とすることができる。
【0229】
また、構造体ＯＳＬは、例えば、回路ＷＤＣ、回路ＸＤＣ、回路ＢＤＣ、回路ＷＷＣ、回路ＭＣ、回路ＡＣＴＶなどを有し、それらの回路はＯＳトランジスタを含む構成とし、かつ構造体ＳＩＬは、例えば、デジタル演算回路などを有し、デジタル演算回路はＳｉトランジスタを含む構成としてもよい。このような半導体装置を構成することによって、当該半導体装置は、例えば、構造体ＯＳＬで演算を行った結果を構造体ＳＩＬのデジタル演算回路に送信して、当該結果を用いたデジタル演算を行うことができる。例えば、ニューラルネットワークの演算を当該半導体装置で行う場合、ニューラルネットワークの１層目の演算を構造体ＯＳＬで行い、ニューラルネットワークの２層目以降の演算を構造体ＳＩＬに含まれるデジタル演算回路などで行うことができる。
【0230】
また、半導体装置ＳＤＶ１、半導体装置ＳＤＶ２などを積層構造にする場合の構成例としては、図９Ｂに示す積層構造を適用してもよい。図９Ｂの積層構造は、構造体ＳＩＬの上方に構造体ＯＳＬ１が設けられ、構造体ＯＳＬ１の上方に構造体ＯＳＬ２が設けられている点で、図９Ａの積層構造と異なっている。構造体ＯＳＬ１、及び構造体ＯＳＬ２のそれぞれは、図９Ａの構造体ＯＳＬと同様に、ＯＳトランジスタを含む回路を有することができる。つまり、ＯＳトランジスタを有する構造体の上方にさらに別のＯＳトランジスタを有する構造体を積層することができる。また、図９Ｂでは、構造体ＳＩＬの上方に構造体ＯＳＬ１、及び構造体ＯＳＬ２の２つの構造体を設けた積層構造を示しているが、構造体ＳＩＬの上方に設けられるＯＳトランジスタを有する構造体は３つ以上としてもよい。回路規模が大きくなる場合、ＯＳトランジスタを有する構造体を複数積層することによって、回路が形成される基板ＢＳＥの面積を低減することができる。
【0231】
また、基板ＢＳＥを、半導体基板、絶縁体基板などとする場合、半導体装置ＳＤＶ１、半導体装置ＳＤＶ２などとしては、図９Ｃに示すとおり、基板ＢＳＥの上方に構造体ＯＳＬが設けられた構造とすることができる。つまり、基板ＢＳＥ上にＯＳトランジスタを有する構造体を設けてもよい。換言すると、基板ＢＳＥ上にＯＳトランジスタを含む回路を作製してもよい。
【0232】
また、図９Ａ乃至図９Ｃの上方にセンサを設けてもよい。図９Ｄには、一例として、図９Ａの構造体ＯＳＬの上方にセンサを有する構造体ＰＤＬを設けた積層構造を示している。構造体ＰＤＬに含まれているセンサは、一例として、外界からの情報をセンシングして電流又は電圧に変換することができる。当該センサとしては、例えば、光センサ（フォトダイオード）、圧力センサ、ジャイロセンサ、加速度センサ、聴覚センサ、温度センサ、湿度センサ、味覚センサ、臭覚センサなどとすることができる。ここで、センサによって得られた情報を第２データ（電流、又は電圧）として、半導体装置ＳＤＶ１、半導体装置ＳＤＶ２などに入力する構成とすることにより、センサによって得られた情報を基に演算を行うことができる。特に、半導体装置ＳＤＶ１、半導体装置ＳＤＶ２などでニューラルネットワークの演算を行う場合、センサによって得られた情報を入力データとして、その入力データの推論を行うことができる。なお、実施の形態３では、構造体ＰＤＬに含まれているセンサとして光センサ（フォトダイオード）を適用した場合の半導体装置について説明している。
【0233】
上述したとおり、図１乃至図５のいずれかに示した回路ＭＣを用いることによって、第１データに応じた電圧を回路ＭＣに書き込むことができる。また、回路ＭＣによって、第１データと第２データとの積に応じた電流ＩＹを配線ＯＬに出力することができる。また、図６Ａの半導体装置ＳＤＶ１、又は図６Ｂの半導体装置ＳＤＶ２を用いることによって、複数の第１データと複数の第２データとの積和を演算することができる。
【0234】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【0235】
（実施の形態２）
実施の形態１で説明したそれぞれの回路ＭＣは、容量Ｃ２の第１端子に第１データに応じた電圧を書き込むことによって、トランジスタＭ２において電流ＩＷを生成する構成（電圧書き込み式）としたが、本発明の一態様の半導体装置としては、第１データに応じた電流を書き込むことで、トランジスタＭ２において電流ＩＷを生成する構成（電流書き込み式）としてもよい。本実施の形態では、電流書き込みによって電流ＩＷを生成する回路ＭＣについて、説明する。
実施の形態１で説明したそれぞれの回路ＭＣは、容量Ｃ２の第１端子に第１データに応じた電圧を書き込むことによって、トランジスタＭ２において電流ＩＷを生成する構成（電圧書き込み式）としたが、本発明の一態様の半導体装置としては、第１データに応じた電流を書き込むことで、トランジスタＭ２において電流ＩＷを生成する構成（電流書き込み式）としてもよい。本実施の形態では、電流書き込みによって電流ＩＷを生成する回路ＭＣについて、説明する。
【0236】
【0237】
トランジスタＭ３Ａとしては、例えば、図１の回路ＭＣに含まれているトランジスタＭ３に適用できるトランジスタを用いることができる。また、トランジスタＭ３Ａのゲート、ソース、及びドレインには、トランジスタＭ３が動作する範囲と同様の電圧が適切に入力されているものとする。
【0238】
また、トランジスタＭ２Ａとしては、例えば、図１の回路ＭＣに含まれているトランジスタＭ２に適用できるトランジスタを用いることができる。また、トランジスタＭ２Ａのゲート、ソース、及びドレインには、トランジスタＭ２が動作する範囲と同様の電圧が適切に入力されているものとする。また、トランジスタＭ２Ａのサイズとしては、図１０に示すトランジスタＭ２のサイズと等しいことが好ましい。特に、トランジスタＭ２と、トランジスタＭ２Ａと、のサイズを概ね等しくすることによって、トランジスタＭ２と、トランジスタＭ２Ａと、は、その電気的な接続によってカレントミラー回路として機能するため、トランジスタＭ２の第１端子－第２端子間に流れる電流量を、トランジスタＭ２Ａの第１端子－第２端子間に流れる電流量とほぼ等しくすることができる。
【0239】
トランジスタＭ３Ａの第１端子は、トランジスタＭ２Ａの第１端子と、配線ＷＤＩＬと、に電気的に接続され、トランジスタＭ３Ａの第２端子は、トランジスタＭ２のゲートと、トランジスタＭ２Ａのゲートと、容量Ｃ１の第１端子と、に電気的に接続され、トランジスタＭ３Ａのゲートは、配線ＷＷＬに電気的に接続されている。また、トランジスタＭ２Ａの第２端子は、配線ＶＧＥに電気的に接続されている。
【0240】
【0241】
配線ＷＤＩＬは、一例として、回路ＭＣに第１データに応じた電流を流すための書き込みデータ線（電流線）として機能する。特に、トランジスタＭ２と、トランジスタＭ２Ａと、を含む回路がカレントミラー回路として機能する場合、配線ＷＤＩＬからの第１データに応じた電流の量と概ね等しい電流量を、トランジスタＭ２の第１端子－第２端子間に流すことができる。
【0242】
次に、回路ＭＣに第１データに応じた電流を書き込むときの動作例を説明する。なお、本動作例において、配線ＶＤＥが与える電位を高電源電位とし、配線ＶＧＥが与える電位を接地電位（ＶＧＮＤ）とする。
【0243】
初めに、配線ＷＷＬに高レベル電位が入力される。これにより、トランジスタＭ３Ａと、トランジスタＭ４と、のそれぞれのゲートには、当該高レベル電位が入力されるため、トランジスタＭ３ＡとトランジスタＭ４はオン状態となる。
【0244】
このとき、トランジスタＭ４を介して、配線ＶＧＥと、容量Ｃ１の第２端子（トランジスタＭ２の第２端子）と、の間は導通状態となるため、容量Ｃ１の第２端子（トランジスタＭ２の第２端子）の電位は、ＶＧＮＤとなる。
【0245】
また、このとき、トランジスタＭ３Ａを介して、配線ＷＤＩＬと容量Ｃ１の第１端子（トランジスタＭ２のゲートなど）の間が導通状態となる。そのため、トランジスタＭ２Ａは、ダイオード接続の構成となる。
【0246】
ここで、配線ＷＤＩＬから回路ＭＣに第１データに応じた電流量（以下、ＩＷとする。）の電流が流れることで、トランジスタＭ２Ａの第１端子、及びゲートの電位は、当該電流に応じた電位（以下、ＶＷとする。）となる。このとき、容量Ｃ１の第１端子には、電圧ＶＷが書き込まれる。また、トランジスタＭ２Ａの第１端子－第２端子間には電流量ＩＷの電流が流れる。
【0247】
また、配線ＷＷＬＢには、配線ＷＷＬに送信される信号の反転信号が入力される。具体的には、配線ＷＷＬＢには、低レベル電位が入力される。そのため、トランジスタＭ１のゲートには、当該低レベル電位が印加される。これにより、トランジスタＭ１は、オフ状態となる。
【0248】
容量Ｃ１の第１端子（トランジスタＭ２のゲート）には電圧ＶＷが書き込まれたあと、配線ＷＷＬには、低レベル電位が入力される。これにより、トランジスタＭ３Ａと、トランジスタＭ４と、のそれぞれのゲートには、当該低レベル電位が入力されるため、トランジスタＭ３ＡとトランジスタＭ４はオフ状態となる。また、これにより、容量Ｃ１の第１端子がフローティング状態となるため、容量Ｃ１の第１端子－第２端子間の電圧ＶＷ－ＶＧＮＤが保持される。つまり、トランジスタＭ２のゲート－第２端子間の電圧は、トランジスタＭ２Ａのゲート－第２端子間の電圧と概ね等しくなる。
【0249】
また、配線ＷＷＬＢには、配線ＷＷＬに送信される信号の反転信号が入力されるため、このとき、配線ＷＷＬＢには高レベル電位が入力される。そのため、トランジスタＭ１のゲートには、当該高レベル電位が印加されて、トランジスタＭ１は、オン状態となる。このため、配線ＶＤＥは、トランジスタＭ２の第１端子と導通状態となり、配線ＶＤＥの高電源電位が、トランジスタＭ２の第１端子に与えられる。
【0250】
また、トランジスタＭ２のゲート－第２端子間の電圧ＶＷ－ＶＧＮＤは、トランジスタＭ２Ａのゲート－第２端子間の電圧と概ね等しいため、このとき、トランジスタＭ２のサイズがトランジスタＭ２Ａのサイズと等しい場合、トランジスタＭ２の第１端子－第２端子間に流れる電流は、トランジスタＭ２Ａの第１端子－第２端子間に流れる電流量ＩＷと概ね等しい量となる。
【0251】
上記の動作によって、回路ＭＣに第１データに応じた電流として電流量ＩＷを書き込むことができる。
【0252】
また、図１０の回路ＭＣに含まれているトランジスタとして、図４の回路ＭＣと同様に、マルチゲート構造のトランスタを適用してもよい。図１１に示す回路ＭＣは、図１０の回路ＭＣに含まれているトランジスタＭ２、トランジスタＭ２Ａ、トランジスタＭ３Ａ、トランジスタＭ４乃至トランジスタＭ１０を、マルチゲート構造のトランジスタに置き換えた構成例を示している。具体的には、トランジスタＭ２はトランジスタＭ２ａとトランジスタＭ２ｂとを有する構成となり、トランジスタＭ２ＡはトランジスタＭ２ＡａとトランジスタＭ２Ａｂとを有する構成となり、トランジスタＭ３ＡはトランジスタＭ３ＡａとトランジスタＭ３Ａｂとを有する構成となり、トランジスタＭ４はトランジスタＭ４ａとトランジスタＭ４ｂとを有する構成となり、トランジスタＭ５はトランジスタＭ５ａとトランジスタＭ５ｂとを有する構成となり、トランジスタＭ６はトランジスタＭ６ａとトランジスタＭ６ｂとを有する構成となり、トランジスタＭ７はトランジスタＭ７ａとトランジスタＭ７ｂとを有する構成となり、トランジスタＭ８はトランジスタＭ８ａとトランジスタＭ８ｂとを有する構成となり、トランジスタＭ９はトランジスタＭ９ａとトランジスタＭ９ｂとを有する構成となり、トランジスタＭ１０はトランジスタＭ１０ａとトランジスタＭ１０ｂとを有する構成となっている。図１１のとおり、トランジスタＭ２、トランジスタＭ２Ａ、トランジスタＭ３Ａ、トランジスタＭ４乃至トランジスタＭ１０を、マルチゲート構造のトランジスタに置き換えることによって、各トランジスタにおいて、オン状態のときに起こるドレイン誘起障壁低下の対策、及び／又はオフ状態でのトランジスタのリーク電流の低減を図ることができる。
【0253】
なお、図１１では、トランジスタＭ２、トランジスタＭ２Ａ、トランジスタＭ３Ａ、トランジスタＭ４乃至トランジスタＭ１０のそれぞれをマルチゲート構造のトランジスタとして図示しているが、本発明の一態様の半導体装置に係る回路ＭＣに含まれるトランジスタＭ２、トランジスタＭ２Ａ、トランジスタＭ３Ａ、トランジスタＭ４乃至トランジスタＭ１０は、少なくとも一がマルチゲート構造のトランジスタであってもよい。また、図１１には、回路ＭＣに含まれているトランジスタＭ１をマルチゲート構造のトランジスタに置き換えていない構成を示しているが、トランジスタＭ１をマルチゲート構造のトランジスタに置き換えた構成としてもよい（図示しない。）。
【0254】
【0255】
図１２は、図１０、又は図１１に示した回路ＭＣを適用することができる半導体装置の構成例を示した回路図である。なお、図１２に示す半導体装置ＳＤＶ３は、図６Ａに示す半導体装置ＳＤＶ１の変更例であって、回路ＷＤＣではなく回路ＷＤＩＣを有している。また、図１２の半導体装置ＳＤＶ３は、配線ＷＤＬ［１］乃至配線ＷＤＬ［ｎ］の代わりに配線ＷＤＩＬ［１］乃至配線ＷＤＩＬ［ｎ］が延設されている。
【0256】
【0257】
回路ＷＤＩＣは、配線ＷＤＩＬ［１］乃至配線ＷＤＩＬ［ｎ］のそれぞれに第１データに応じた量の電流を供給する機能を有する。例えば、回路ＷＤＩＣは、配線ＷＤＩＬ［１］乃至配線ＷＤＩＬ［ｎ］のそれぞれに電気的に接続されている。
【0258】
次に、回路ＷＤＩＣの具体的な構成例について説明する。図１３Ａは、回路ＷＤＩＣの一例を示したブロック図である。なお、図１３Ａには、回路ＷＤＩＣの周辺の回路との電気的な接続を示すため、配線ＷＤＩＬも図示している。
【0259】
回路ＷＤＩＣは、例えば、配線ＷＤＩＬの数だけ回路ＷＤＩＣａを有する。つまり、回路ＷＤＩＣは、回路ＷＤＩＣａをｎ個有する。このため、図１３Ａに示す配線ＷＤＩＬは、図１２の半導体装置ＳＤＶ３に含まれている配線ＷＤＩＬ［１］乃至配線ＷＤＩＬ［ｎ］のいずれか一とすることができる。したがって、配線ＷＤＩＬ［１］乃至配線ＷＤＩＬ［ｎ］のそれぞれには、別々の回路ＷＤＩＣａが電気的に接続されている。
【0260】
図１３Ａに示す回路ＷＤＩＣａは、一例として、スイッチＳＷＷを有する。スイッチＳＷＷの第１端子は、配線ＷＤＩＬに電気的に接続され、スイッチＳＷＷの第２端子は、配線ＶＩＮＩＬ１に電気的に接続されている。配線ＶＩＮＩＬ１は、配線ＷＤＩＬに初期化用の電位を与える配線として機能し、初期化用の電位としては、負電位、接地電位（ＧＮＤ）、低レベル電位、高レベル電位などとすることができる。また、当該初期化用の電位としては、一例として、第１データを“０”としたときの電位とすることができる。
【0261】
スイッチＳＷＷとしては、例えば、アナログスイッチ、トランジスタなどの電気的なスイッチなどを適用することができる。なお、スイッチＳＷＷとして、例えば、トランジスタを適用する場合、当該トランジスタは、トランジスタＭ１、トランジスタＭ３、トランジスタＭ４と同様の構造のトランジスタとすることができる。また、電気的なスイッチ以外では、機械的なスイッチを適用してもよい。
【0262】
また、図１３Ａの回路ＷＤＩＣａは、一例として、複数の電流源ＣＳを有する。具体的には、回路ＷＤＩＣａはＫビット（２Ｋ値）（Ｋは１以上の整数）の第１データを電流量として出力する機能を有し、この場合、回路ＷＤＩＣａは、２Ｋ－１個の電流源ＣＳを有する。なお、回路ＷＤＩＣａは、１ビット目の値に相当する情報を電流として出力する電流源ＣＳを１個有し、２ビット目の値に相当する情報を電流として出力する電流源ＣＳを２個有し、Ｋビット目の値に相当する情報を電流として出力する電流源ＣＳを２Ｋ－１個有している。
【0263】
図１３Ａにおいて、それぞれの電流源ＣＳは、端子Ｔ１と、端子Ｔ２と、を有する。それぞれの電流源ＣＳの端子Ｔ１は、配線ＷＤＩＬに電気的に接続されている。また、１個の電流源ＣＳの端子Ｔ２は配線ＤＷ［１］に電気的に接続され、２個の電流源ＣＳの端子Ｔ２のそれぞれは配線ＤＷ［２］に電気的に接続され、２Ｋ－１個の電流源ＣＳの端子Ｔ２のそれぞれは配線ＤＷ［Ｋ］に電気的に接続されている。
【0264】
回路ＷＤＩＣａが有する複数の電流源ＣＳは、それぞれ同一の定電流としてＩＷｕｔを端子Ｔ１から出力する機能を有する。なお、実際には、半導体装置ＳＤＶ３の作製段階において、それぞれの電流源ＣＳに含まれているトランジスタの電気特性のバラツキによって誤差が現れることがある。そのため、複数の電流源ＣＳの端子Ｔ１のそれぞれから出力される定電流ＩＷｕｔの誤差は１０％以内が好ましく、５％以内であることがより好ましく、１％以内であることがより好ましい。なお、本実施の形態では、回路ＷＤＩＣａに含まれている複数の電流源ＣＳの端子Ｔ１から出力される定電流ＩＷｕｔの誤差は無いものとして説明する。
【0265】
配線ＤＷ［１］乃至配線ＤＷ［Ｋ］は、電気的に接続されている電流源ＣＳから定電流ＩＷｕｔを出力するための制御信号を送信する配線として機能する。具体的には、例えば、配線ＤＷ［１］に高レベル電位が与えられているとき、配線ＤＷ［１］に電気的に接続されている電流源ＣＳは、定電流としてＩＷｕｔを配線ＷＤＩＬに流し、また、配線ＤＷ［１］に低レベル電位が与えられているとき、配線ＤＷ［１］に電気的に接続されている電流源ＣＳは、ＩＷｕｔを出力しない。また、例えば、配線ＤＷ［２］に高レベル電位が与えられているとき、配線ＤＷ［２］に電気的に接続されている２個の電流源ＣＳは、合計２ＩＷｕｔの定電流を配線ＷＤＩＬに流し、また、配線ＤＷ［２］に低レベル電位が与えられているとき、配線ＤＷ［２］に電気的に接続されている電流源ＣＳは、合計２ＩＷｕｔの定電流を出力しない。また、例えば、配線ＤＷ［Ｋ］に高レベル電位が与えられているとき、配線ＤＷ［Ｋ］に電気的に接続されている２Ｋ－１個の電流源ＣＳは、合計２Ｋ－１ＩＷｕｔの定電流を配線ＷＤＩＬに流し、また、配線ＤＷ［Ｋ］に低レベル電位が与えられているとき、配線ＤＷ［Ｋ］に電気的に接続されている電流源ＣＳは、合計２Ｋ－１ＩＷｕｔの定電流を出力しない。
【0266】
配線ＤＷ［１］に電気的に接続されている１個の電流源ＣＳが流す電流は、１ビット目の値に相当し、配線ＤＷ［２］に電気的に接続されている２個の電流源ＣＳが流す電流は、２ビット目の値に相当し、配線ＤＷ［Ｋ］に電気的に接続されているＫ個の電流源ＣＳが流す電流量は、Ｋビット目の値に相当する。ここで、Ｋを２とした場合の回路ＷＤＩＣａを考える。例えば、１ビット目の値が“１”、２ビット目の値が“０”とき、配線ＤＷ［１］には高レベル電位が与えられ、配線ＤＷ［２］には低レベル電位が与えられる。このとき、回路ＷＤＩＣａから、配線ＷＤＩＬに定電流としてＩＷｕｔが流れる。また、例えば、１ビット目の値が“０”、２ビット目の値が“１”のとき、配線ＤＷ［１］には低レベル電位が与えられ、配線ＤＷ［２］には高レベル電位が与えられる。このとき、回路ＷＤＩＣａから、配線ＷＤＩＬに定電流として２ＩＷｕｔが流れる。また、例えば、１ビット目の値が“１”、２ビット目の値が“１”のとき、配線ＤＷ［１］及び配線ＤＷ［２］には高レベル電位が与えられる。このとき、回路ＷＤＩＣａから、配線ＷＤＩＬに定電流として３ＩＷｕｔが流れる。また、例えば、１ビット目の値が“０”、２ビット目の値が“０”のとき、配線ＤＷ［１］及び配線ＤＷ「２」には低レベル電位が与えられる。このとき、回路ＷＤＩＣａから、配線ＷＤＩＬに定電流は流れない。
【0267】
なお、図１３ＡではＫが３以上の整数である場合の回路ＷＤＩＣａを図示しているが、Ｋが１である場合は、図１３Ａの回路ＷＤＩＣａを、配線ＤＷ［２］乃至配線ＤＷ［Ｋ］に電気的に接続されている電流源ＣＳを設けない構成にすればよい。また、Ｋが２である場合は、図１３Ａの回路ＷＤＩＣａを、配線ＤＷ［３］（図示しない）乃至配線ＤＷ［Ｋ］に電気的に接続されている電流源ＣＳを設けない構成にすればよい。
【0268】
次に、電流源ＣＳの具体的な構成例について説明する。
【0269】
【0270】
トランジスタＴｒ１の第１端子は、配線ＶＤＤＬに電気的に接続され、トランジスタＴｒ１の第２端子は、トランジスタＴｒ１のゲートと、トランジスタＴｒ１のバックゲートと、トランジスタＴｒ２の第１端子と、に電気的に接続されている。トランジスタＴｒ２の第２端子は、端子Ｔ１に電気的に接続され、トランジスタＴｒ２のゲートは、端子Ｔ２に電気的に接続されている。また、端子Ｔ２は、配線ＤＷに電気的に接続されている。
【0271】
配線ＤＷは、図１３Ａの配線ＤＷ［１］乃至配線ＤＷ［Ｋ］のいずれか一である。
【0272】
配線ＶＤＤＬは、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位とすることができる。
【0273】
配線ＶＤＤＬが与える定電圧を高レベル電位としたとき、トランジスタＴｒ１の第１端子には高レベル電位が入力される。また、トランジスタＴｒ１の第２端子の電位は、当該高レベル電位よりも低い電位とする。このとき、トランジスタＴｒ１の第１端子はドレインとして機能し、トランジスタＴｒ１の第２端子はソースとして機能する。また、トランジスタＴｒ１のゲートと、トランジスタＴｒ１の第２端子と、は、電気的に接続されているため、トランジスタＴｒ１のゲート－ソース間電圧は０Ｖとなる。このため、トランジスタＴｒ１のしきい値電圧が適切な範囲内である場合、トランジスタＴｒ１の第１端子－第２端子間には、サブスレッショルド領域の電流範囲の電流（ドレイン電流）が流れる。
【0274】
トランジスタＴｒ２は、スイッチング素子として機能する。ところで、トランジスタＴｒ２の第１端子の電位がトランジスタＴｒ２の第２端子の電位よりも高い場合、トランジスタＴｒ２の第１端子はドレインとして機能し、トランジスタＴｒ２の第２端子はソースとして機能する。また、トランジスタＴｒ２のバックゲートと、トランジスタＴｒ２の第２端子と、は、電気的に接続されているため、バックゲート－ソース間電圧は０Ｖとなる。このため、トランジスタＴｒ２のしきい値電圧が適切な範囲内である場合、トランジスタＴｒ２のゲートに高レベル電位が入力されることで、トランジスタＴｒ２はオン状態となるものとし、トランジスタＴｒ２のゲートに低レベル電位が入力されることで、トランジスタＴｒ２はオフ状態となるものとする。具体的には、トランジスタＴｒ２がオン状態のとき、上述したサブスレッショルド領域の電流範囲の電流がトランジスタＴｒ１の第２端子から端子Ｔ１に流れ、トランジスタＴｒ２がオフ状態のとき、当該電流はトランジスタＴｒ１の第２端子から端子Ｔ１に流れないものとする。
【0275】
なお、図１３Ａの回路ＷＤＩＣａに含まれる電流源ＣＳに適用できる回路は、図１４Ａの電流源ＣＳ１に限定されない。例えば、電流源ＣＳ１は、トランジスタＴｒ２のバックゲートとトランジスタＴｒ２の第２端子とが電気的に接続されている構成となっているが、トランジスタＴｒ２のバックゲートは別の配線に電気的に接続されている構成としてもよい。このような構成例を図１４Ｂに示す。図１４Ｂに示す電流源ＣＳ２は、トランジスタＴｒ２のバックゲートが配線ＶＴＨＬに電気的に接続されている構成となっている。電流源ＣＳ２は、配線ＶＴＨＬが外部回路などと電気的に接続されることで、当該外部回路などによって配線ＶＴＨＬに所定の電位を与えて、トランジスタＴｒ２のバックゲートに当該所定の電位を与えることができる。これにより、トランジスタＴｒ２のしきい値電圧を変動させることができる。特に、トランジスタＴｒ２のしきい値電圧を高くすることによって、トランジスタＴｒ２のオフ電流を小さくすることができる。
【0276】
また、図１４Ａの電流源ＣＳ１は、トランジスタＴｒ１のバックゲートとトランジスタＴｒ１の第２端子とが電気的に接続されている構成となっているが、例えば、トランジスタＴｒ２のバックゲートと第２端子との間は容量によって電圧を保持する構成としてもよい。このような構成例を図１４Ｃに示す。図１４Ｃに示す電流源ＣＳ３は、トランジスタＴｒ１、及びトランジスタＴｒ２に加えて、トランジスタＴｒ３と、容量Ｃ６と、を有する。電流源ＣＳ３は、トランジスタＴｒ１の第２端子とトランジスタＴｒ１のバックゲートとが容量Ｃ６を介して電気的に接続されている点と、トランジスタＴｒ１のバックゲートとトランジスタＴｒ３の第１端子とが電気的に接続されている点で電流源ＣＳ１と異なる。また、電流源ＣＳ３は、トランジスタＴｒ３の第２端子が配線ＶＴＬに電気的に接続され、トランジスタＴｒ３のゲートが配線ＶＷＬに電気的に接続されている構成となっている。電流源ＣＳ３は、配線ＶＷＬに高レベル電位を与えて、トランジスタＴｒ３をオン状態にすることによって、配線ＶＴＬとトランジスタＴｒ１のバックゲートとの間を導通状態にすることができる。このとき、配線ＶＴＬからトランジスタＴｒ１のバックゲートに所定の電位を入力することができる。そして、配線ＶＷＬに低レベル電位を与えて、トランジスタＴｒ３をオフ状態にすることによって、容量Ｃ６により、トランジスタＴｒ１の第２端子とトランジスタＴｒ１のバックゲートとの間の電圧を保持することができる。つまり、配線ＶＴＬがトランジスタＴｒ１のバックゲートに与える電圧を定めることによって、トランジスタＴｒ１のしきい値電圧を変動させることができ、かつトランジスタＴｒ３と容量Ｃ６とによって、トランジスタＴｒ１のしきい値電圧を固定することができる。
【0277】
また、例えば、図１３Ａの回路ＷＤＩＣａに含まれる電流源ＣＳに適用できる回路としては、図１４Ｄに示す電流源ＣＳ４としてもよい。電流源ＣＳ４は、図１４Ｃの電流源ＣＳ３において、トランジスタＴｒ２のバックゲートをトランジスタＴｒ２の第２端子でなく、配線ＶＴＨＬに電気的に接続した構成となっている。つまり、電流源ＣＳ４は、図１４Ｂの電流源ＣＳ２と同様に、配線ＶＴＨＬが与える電位によって、トランジスタＴｒ２のしきい値電圧を変動させることができる。
【0278】
電流源ＣＳ４において、トランジスタＴｒ１の第１端子－第２端子間に大きな電流が流れる場合、端子Ｔ１から電流源ＣＳ４の外部に当該電流を流すために、トランジスタＴｒ２のオン電流を大きくする必要がある。この場合、電流源ＣＳ４は、配線ＶＴＨＬに高レベル電位を与えて、トランジスタＴｒ２のしきい値電圧を低くして、トランジスタＴｒ２のオン電流を高くすることによって、トランジスタＴｒ１の第１端子－第２端子間に流れる大きな電流を、端子Ｔ１から電流源ＣＳ４の外部に流すことができる。
【0279】
図１３Ａの回路ＷＤＩＣａに含まれる電流源ＣＳとして、図１４Ａ乃至図１４Ｄに示した電流源ＣＳ１乃至電流源ＣＳ４を適用することによって、回路ＷＤＩＣａは、Ｋビットの第１データに応じた電流を出力することができる。また、当該電流の量は、例えば、トランジスタＭ２Ａがサブスレッショルド領域で動作する範囲内における第１端子－第２端子間に流れる電流量とすることができる。
【0280】
また、図１３Ａの回路ＷＤＩＣａとしては、図１３Ｂに示す回路ＷＤＩＣａを適用してもよい。図１３Ｂの回路ＷＤＩＣａは、配線ＤＷ［１］乃至配線ＤＷ［Ｋ］のそれぞれに、図１４Ａの電流源ＣＳ１が１つずつ接続された構成となっている。また、トランジスタＴｒ１［１］のチャネル幅をｗ［１］、トランジスタＴｒ１［２］のチャネル幅をｗ［２］、トランジスタＴｒ１［Ｋ］のチャネル幅をｗ［Ｋ］としたとき、それぞれのチャネル幅の比は、ｗ［１］：ｗ［２］：ｗ［Ｋ］＝１：２：２Ｋ－１となっている。サブスレッショルド領域で動作するトランジスタのソース－ドレイン間に流れる電流は、チャネル幅に比例するため、図１３Ｂに示す回路ＷＤＩＣａは、図１３Ａの回路ＷＤＩＣａと同様に、Ｋビットの第１データに応じた電流を出力することができる。
【0281】
なお、トランジスタＴｒ１（トランジスタＴｒ１［１］乃至トランジスタＴｒ２［Ｋ］を含む）、トランジスタＴｒ２（トランジスタＴｒ２［１］乃至トランジスタＴｒ２［Ｋ］を含む）、及びトランジスタＴｒ３は、例えば、トランジスタＭ１乃至トランジスタＭ１０などに適用できるトランジスタを用いることができる。特に、トランジスタＴｒ１（トランジスタＴｒ１［１］乃至トランジスタＴｒ１［Ｋ］を含む）、トランジスタＴｒ２（トランジスタＴｒ２［１］乃至トランジスタＴｒ２［Ｋ］を含む）、及びトランジスタＴｒ３としては、ＯＳトランジスタを用いることが好ましい。
【0282】
図１０に示した回路ＭＣを用いることによって、第１データに応じた電流を回路ＭＣに書き込むことができる。また、トランジスタＭ２と、トランジスタＭ２Ａと、のそれぞれのサイズを概ね等しくすることによって、配線ＷＤＩＬからの第１データに応じた電流の量と概ね等しい電流量を、トランジスタＭ２の第１端子－第２端子間に流すことができる。これにより、回路ＭＣによって、第１データと第２データとの積に応じた電流ＩＹを配線ＯＬに出力することができる。
【0283】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【0284】
（実施の形態３）
本実施の形態では、撮像素子で撮像された画像データを第２データとして、上記実施の形態で説明した回路ＭＣに入力する構成について説明する。
本実施の形態では、撮像素子で撮像された画像データを第２データとして、上記実施の形態で説明した回路ＭＣに入力する構成について説明する。
【0285】
＜構成例１＞
図１５Ａは、本実施の形態で説明する半導体装置に含まれる回路ＭＣと、回路ＩＳＣと、の構成例を示す回路図である。図１５Ａの回路ＭＣは、図１に示す回路ＭＣの説明を参酌する。また、図１５Ａの回路ＩＳＣは、撮像素子を含む画素回路の一例であって、フォトダイオードＰＤと、回路ＰＥと、を有する。また、回路ＰＥは、トランジスタＭ６Ａと、トランジスタＭ１６と、を有する。
図１５Ａは、本実施の形態で説明する半導体装置に含まれる回路ＭＣと、回路ＩＳＣと、の構成例を示す回路図である。図１５Ａの回路ＭＣは、図１に示す回路ＭＣの説明を参酌する。また、図１５Ａの回路ＩＳＣは、撮像素子を含む画素回路の一例であって、フォトダイオードＰＤと、回路ＰＥと、を有する。また、回路ＰＥは、トランジスタＭ６Ａと、トランジスタＭ１６と、を有する。
【0286】
トランジスタＭ６Ａとしては、例えば、図１の回路ＭＣに含まれているトランジスタＭ６に適用できるトランジスタを用いることができる。また、トランジスタＭ６Ａのゲート、ソース、及びドレインには、トランジスタＭ６が動作する範囲と同様の電圧が適切に入力されているものとする。また、トランジスタＭ６Ａのサイズとしては、トランジスタＭ６のサイズと等しいことが好ましい。特に、トランジスタＭ６と、トランジスタＭ６Ａと、のサイズを概ね等しくすることによって、トランジスタＭ６と、トランジスタＭ６Ａと、は、その電気的な接続によってカレントミラー回路として機能するため、トランジスタＭ６の第１端子－第２端子間に流れる電流量を、トランジスタＭ６Ａの第１端子－第２端子間に流れる電流量とほぼ等しくすることができる。
【0287】
また、トランジスタＭ１６としては、例えば、図１の回路ＭＣに含まれているトランジスタＭ１、トランジスタＭ３、トランジスタＭ４などに適用できるトランジスタを用いることができる。また、トランジスタＭ１６のゲート、ソース、及びドレインには、トランジスタＭ１、トランジスタＭ３、トランジスタＭ４などが動作する範囲と同様の電圧が適切に入力されているものとする。
【0288】
トランジスタＭ６Ａの第１端子は、トランジスタＭ６Ａのゲートと、トランジスタＭ１６の第１端子と、に電気的に接続され、トランジスタＭ６Ａの第２端子は、配線ＶＧＥ３に電気的に接続されている。また、トランジスタＭ６Ａの第１端子及びゲートは、配線ＸＤＬに電気的に接続されている。トランジスタＭ１６の第２端子は、フォトダイオードＰＤの入力端子（アノード）に電気的に接続され、フォトダイオードＰＤの出力端子（カソード）は、配線ＶＤＥ３に電気的に接続されている。また、トランジスタＭ１６のゲートは、配線ＩＭＬに電気的に接続されている。
【0289】
配線ＶＤＥ３は、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、高電源電圧とすることができる。
【0290】
配線ＶＧＥ３は、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、低電源電圧、接地電位などとすることができる。また、配線ＶＧＥ３と、配線ＶＧＥと、のそれぞれが与える定電圧が等しい場合、配線ＶＧＥ３は、配線ＶＧＥとして扱ってもよい。
【0291】
配線ＩＭＬは、一例として、トランジスタＭ６Ａの第１端子－第２端子間に、フォトダイオードＰＤで生成された電流を流すための信号を送信する配線として機能する。具体的には、例えば、トランジスタＭ６Ａの第１端子－第２端子間に、フォトダイオードＰＤで生成された電流を流すとき、配線ＩＭＬに高レベル電位を入力してトランジスタＭ１６をオン状態にして、フォトダイオードＰＤの入力端子と、トランジスタＭ６Ａの第１端子と、の間を導通状態にする。このとき、フォトダイオードＰＤに光が照射された時、フォトダイオードＰＤで生成された電流が、トランジスタＭ６Ａの第１端子－第２端子間に流れる。
【0292】
なお、このとき、配線ＶＤＥ３が与える定電圧としては、高電源電位などとする。このため、フォトダイオードＰＤに光が照射されると、フォトダイオードＰＤの出力端子から入力端子の方向に正の電流が流れる。このため、フォトダイオードＰＤに光が照射されると、配線ＶＤＥ３から、フォトダイオードＰＤの出力端子を介して、入力端子に電流が流れる。
【0293】
また、図１５Ａにおいて、フォトダイオードＰＤの入力端子と出力端子とを入れ替えてもよい（図示しない）。この場合、例えば、フォトダイオードＰＤの入力端子（アノード）は、配線ＶＤＥ３（高電源電位側）に電気的に接続され、フォトダイオードＰＤの出力端子（カソード）は、配線ＶＧＥ３（低電源電位側）に電気的に接続される構成にすることにより、回路ＩＳＣを動作することができる場合がある。また、この場合、必要に応じて、回路ＩＳＣと、回路ＭＣと、に含まれているトランジスタの一以上をｎチャネル型トランジスタからｐチャネル型トランジスタに変更してもよい。
【0294】
次に、回路ＩＳＣによって、回路ＭＣに第２データに応じた電流が書き込まれるときの動作例を説明する。なお、本動作例において、配線ＶＤＥ、及び配線ＶＤＥ３が与える電位を高電源電位とし、配線ＶＧＥ、及び配線ＶＧＥ３が与える電位を接地電位（ＶＧＮＤ）とする。
【0295】
初めに、配線ＩＭＬに高レベル電位が入力される。これにより、トランジスタＭ１６のゲートには、当該高レベル電位が入力されるため、トランジスタＭ１６はオン状態となる。
【0296】
このとき、トランジスタＭ６Ａの第１端子とフォトダイオードＰＤの入力端子は、トランジスタＭ１６を介して、導通状態となる。
【0297】
ここで、フォトダイオードＰＤに光が照射されることで、フォトダイオードＰＤによって第２データ（光の強度）に応じた電流量（以下、ＩＸとする。）が生成される。フォトダイオードＰＤの入力端子からトランジスタＭ１６を介して、トランジスタＭ６Ａの第１端子に電流量ＩＸの電流が流れることで、トランジスタＭ６Ａの第１端子、及びゲートの電位は、当該電流に応じた電位（以下、ＶＸとする。）となる。このとき、容量Ｃ１の第１端子には、電圧ＶＷが書き込まれる。また、トランジスタＭ６Ａの第１端子－第２端子間には電流量ＩＷの電流が流れる。
【0298】
このとき、トランジスタＭ６のゲート－第２端子間の電圧はＶＸ－ＶＧＮＤとなり、トランジスタＭ６Ａのゲート－第２端子間の電圧はＶＸ－ＶＧＮＤとなる。つまり、トランジスタＭ６のゲート－第２端子間の電圧は、トランジスタＭ６Ａのゲート－第２端子間の電圧と概ね等しくなる。
【0299】
また、トランジスタＭ６のゲート－第２端子間の電圧ＶＸ－ＶＧＮＤは、トランジスタＭ２Ａのゲート－第２端子間の電圧と概ね等しいため、このとき、トランジスタＭ６のサイズがトランジスタＭ６Ａのサイズと等しい場合、トランジスタＭ６の第１端子－第２端子間に流れる電流は、トランジスタＭ６Ａの第１端子－第２端子間に流れる電流量ＩＸと概ね等しい量となる。
【0300】
上記の動作によって、回路ＭＣに第２データに応じた電流として電流量ＩＸを入力することができる。
【0301】
＜構成例２＞
また、図１５Ａの回路ＩＳＣ、及び回路ＭＣは、配線ＩＭＬに高レベル電位が入力されている期間（トランジスタＭ１６がオン状態になっている期間）にのみ、トランジスタＭ６の第１端子－第２端子にＩＸの電流が流れる構成となっているが、例えば、回路ＭＣにトランジスタＭ６のゲート－第２端子間の電圧を保持する容量を設け、かつトランジスタＭ６のゲートをフローティング状態にするためのトランジスタを設けて、トランジスタＭ６のゲートの電位（ＶＸ）を保持する構成としてもよい。
また、図１５Ａの回路ＩＳＣ、及び回路ＭＣは、配線ＩＭＬに高レベル電位が入力されている期間（トランジスタＭ１６がオン状態になっている期間）にのみ、トランジスタＭ６の第１端子－第２端子にＩＸの電流が流れる構成となっているが、例えば、回路ＭＣにトランジスタＭ６のゲート－第２端子間の電圧を保持する容量を設け、かつトランジスタＭ６のゲートをフローティング状態にするためのトランジスタを設けて、トランジスタＭ６のゲートの電位（ＶＸ）を保持する構成としてもよい。
【0302】
この場合の回路ＩＳＣ、及び回路ＭＣの構成を図１５Ｂに示す。図１５Ｂの回路ＩＳＣ、及び回路ＭＣは、図１５Ａの回路ＩＳＣ、及び回路ＭＣの変更例であって、回路ＭＣは、トランジスタＭ６Ａと、トランジスタＭ１７と、容量Ｃ３と、を有する。また、図１５Ｂの回路ＩＳＣは、図１５Ａの回路ＩＳＣと異なり、トランジスタＭ６Ａを有さない。
【0303】
トランジスタＭ１７としては、例えば、図１の回路ＭＣに含まれているトランジスタＭ１、トランジスタＭ３、トランジスタＭ４などに適用できるトランジスタを用いることができる。また、トランジスタＭ１７のゲート、ソース、及びドレインには、トランジスタＭ１、トランジスタＭ３、トランジスタＭ４などが動作する範囲と同様の電圧が適切に入力されているものとする。
【0304】
容量Ｃ３としては、例えば、本明細書等で説明する、容量Ｃ１、容量ＣＧなどに適用することができる容量を用いることができる。
【0305】
トランジスタＭ１７の第１端子はトランジスタＭ６Ａの第１端子に電気的に接続され、トランジスタＭ１７の第２端子は、トランジスタＭ６Ａのゲートと、トランジスタＭ６のゲートと、に電気的に接続され、トランジスタＭ１７のゲートは、配線ＸＷＬに電気的に接続されている。また、容量Ｃ３の第１端子は、トランジスタＭ６Ａのゲートと、トランジスタＭ６のゲートと、に電気的に接続され、容量Ｃ３の第２端子は、配線ＶＧＥに電気的に接続されている。
【0306】
配線ＸＷＬは、一例として、トランジスタＭ１７のオン状態とオフ状態との切り替えを制御する配線として機能する。具体的には、例えば、配線ＸＷＬは、第２データに応じた電流が書き込まれる回路ＭＣを選択するための選択信号線として機能する。
【0307】
具体的な動作例としては、トランジスタＭ１６がオン状態で、フォトダイオードＰＤで電流が生成されているとき、配線ＸＷＬに高レベル電位を入力してトランジスタＭ１７をオン状態にして、容量Ｃ３の第１端子にＶＸを書き込む。容量Ｃ３の第１端子にＶＸを書き込んだ後、配線ＸＷＬに低レベル電位を入力してトランジスタＭ１７をオフ状態にすることで、容量Ｃ３の第１端子にＶＸを保持することができる。これにより、配線ＩＭＬに低レベル電位を入力してトランジスタＭ１６をオフ状態にしても、トランジスタＭ６のゲート－第２端子間の電圧が容量Ｃ３によって保持されるため、トランジスタＭ６の第１端子－第２端子間に電流を流すことができる。
【0308】
＜構成例３＞
また、図１５Ａの回路ＭＣ、及び回路ＩＳＣに含まれているトランジスタＭ６、及びトランジスタＭ６Ａとして、図４の回路ＭＣと同様に、マルチゲート構造のトランジスタを適用してもよい。図１６に示す回路ＭＣ、及び回路ＩＳＣは、図１５Ａの回路ＭＣに含まれているトランジスタＭ６、及びトランジスタＭ６Ａを、マルチゲート構造のトランジスタに置き換えた構成例を示している。図１６のとおり、トランジスタＭ６、及びトランジスタＭ６Ａをマルチゲート構造のトランジスタに置き換えることによって、各トランジスタにおいて、オン状態のときに起こるドレイン誘起障壁低下の対策、及び／又はオフ状態でのトランジスタのリーク電流の低減を図ることができる。
また、図１５Ａの回路ＭＣ、及び回路ＩＳＣに含まれているトランジスタＭ６、及びトランジスタＭ６Ａとして、図４の回路ＭＣと同様に、マルチゲート構造のトランジスタを適用してもよい。図１６に示す回路ＭＣ、及び回路ＩＳＣは、図１５Ａの回路ＭＣに含まれているトランジスタＭ６、及びトランジスタＭ６Ａを、マルチゲート構造のトランジスタに置き換えた構成例を示している。図１６のとおり、トランジスタＭ６、及びトランジスタＭ６Ａをマルチゲート構造のトランジスタに置き換えることによって、各トランジスタにおいて、オン状態のときに起こるドレイン誘起障壁低下の対策、及び／又はオフ状態でのトランジスタのリーク電流の低減を図ることができる。
【0309】
なお、図１６では、例えば、トランジスタＭ６は、トランジスタＭ６ａと、トランジスタＭ６ｂと、を有し、トランジスタＭ６Ａは、トランジスタＭ６Ａａと、トランジスタＭ６Ａｂと、を有する。また、トランジスタＭ６ａ、及びトランジスタＭ６ｂのそれぞれのゲートは、図１５ＡにおけるトランジスタＭ６のゲートに相当し、トランジスタＭ６ａの第１端子は、図１５ＡにおけるトランジスタＭ６の第１端子に相当する。トランジスタＭ６ａの第２端子は、トランジスタＭ６ｂの第１端子に電気的に接続されている。また、トランジスタＭ６ｂの第２端子は、図１５ＡにおけるトランジスタＭ６の第２端子に相当する。また、トランジスタＭ６Ａａ、及びトランジスタＭ６Ａｂのそれぞれのゲートは、図１５ＡにおけるトランジスタＭ６Ａのゲートに相当し、トランジスタＭ６Ａａの第１端子は、図１５ＡにおけるトランジスタＭ６Ａの第１端子に相当する。トランジスタＭ６Ａａの第２端子は、トランジスタＭ６Ａｂの第１端子に電気的に接続されている。また、トランジスタＭ６ｂの第２端子は、図１５ＡにおけるトランジスタＭ６の第２端子に相当する。
【0310】
なお、図１６では、トランジスタＭ６、トランジスタＭ６Ａのそれぞれをマルチゲート構造のトランジスタとして図示しているが、本発明の一態様の半導体装置に係るトランジスタＭ１乃至トランジスタＭ１０、トランジスタＭ６Ａ、トランジスタＭ１６は、少なくとも一がマルチゲート構造のトランジスタであってもよい。また、図１５Ｂの場合、トランジスタＭ１乃至トランジスタＭ１０、トランジスタＭ６Ａ、トランジスタＭ１６、トランジスタＭ１７は、少なくとも一がマルチゲート構造のトランジスタであってもよい。
【0311】
【0312】
【0313】
図１７の半導体装置ＳＤＶ４において、回路ＰＥＡは、一例として、セルアレイＣＡの上方に位置している。また、回路ＰＤＡは、一例として、回路ＰＥＡの上方に位置している。なお、回路ＰＥＡに含まれているトランジスタが、セルアレイＣＡに含まれているトランジスタと同様の構造となっている場合、回路ＰＥＡとセルアレイＣＡとは、同じ層内として、同一の工程によって同時に作製することができる（図示しない）。
【0314】
回路ＰＤＡは、フォトダイオードＰＤ［１］乃至フォトダイオードＰＤ［ｍ］（ここでのｍは１以上の整数である）を有する。また、回路ＰＤＡにおいて、フォトダイオードＰＤ［１］乃至フォトダイオードＰＤ［ｍ］は、ｍ／ｈ行ｈ列（ｈは１以上の整数であり、かつｍの約数である）のマトリクス状に配置されている。フォトダイオードＰＤ［１］乃至フォトダイオードＰＤ［ｍ］のいずれか一は、図１５Ａ、図１６に示した回路ＩＳＣに含まれているフォトダイオードＰＤに相当する。
【0315】
回路ＰＥＡは、回路ＰＥ［１］乃至回路ＰＥ［ｍ］を有する。また、回路ＰＥＡにおいて、回路ＰＥ［１］乃至回路ＰＥ［ｍ］は、回路ＰＤＡと同様に、ｍ／ｈ行ｈ列のマトリクス状に配置されている。また、回路ＰＥ［１］乃至回路ＰＥ［ｍ］のいずれか一は、図１５Ａ、図１６に示した回路ＩＳＣに含まれている回路ＰＥに相当する。
【0316】
セルアレイＣＡは、回路ＭＣ［１］乃至回路ＭＣ［ｍ］を有する。また、セルアレイＣＡにおいて、回路ＭＣ［１］乃至回路ＭＣ［ｍ］は、ｍ行１列のマトリクス状に配置されている。また、回路ＭＣ［１］乃至回路ＭＣ［ｍ］のいずれか一は、図１５Ａ、図１６に示した回路ＭＣに相当する。
【0317】
なお、図１７には図示していないが、セルアレイＣＡの周辺には、図６Ａの半導体装置ＳＤＶ１、図６Ｂの半導体装置ＳＤＶ２、又は図１２の半導体装置ＳＤＶ３と同様に、回路ＷＤＣ、回路ＢＤＣ、回路ＷＷＣ、回路ＡＣＴＶなどが設けられていてもよい。
【0318】
図１７において、フォトダイオードＰＤ［１］は、回路ＰＥ［１］及び配線ＸＤＬ［１］を介して、回路ＭＣ［１］に電気的に接続されている。また、フォトダイオードＰＤ［ｈ］は、回路ＰＥ［ｈ］及び配線ＸＤＬ［ｈ］を介して、回路ＭＣ［ｈ］に電気的に接続されている。フォトダイオードＰＤ［ｍ－ｈ＋１］は、回路ＰＥ［ｍ－ｈ＋１］及び配線ＸＤＬ［ｍ－ｈ＋１］を介して、回路ＭＣ［ｍ－ｈ＋１］に電気的に接続されている。また、フォトダイオードＰＤ［ｍ］は、回路ＰＥ［ｍ］及び配線ＸＤＬ［ｍ］を介して、回路ＭＣ［ｍ］に電気的に接続されている。
【0319】
図１７に示す半導体装置ＳＤＶ４を構成することにより、回路ＰＤＡに含まれるフォトダイオードＰＤ［１］乃至フォトダイオードＰＤ［ｍ］によって、複数の第２データとして、画像データを撮像することができる。また、セルアレイＣＡの回路ＭＣ［１］乃至回路ＭＣ［ｍ］にあらかじめ複数の第１データを書き込んでおき、その後、複数の第２データのそれぞれを回路ＭＣ［１］乃至回路ＭＣ［ｍ］に送信することによって、第１データと第２データの積和演算を実行することができる。また、当該積和演算の結果を用いて関数の演算を行ってもよい。
【0320】
特に、回路ＭＣ［１］乃至回路ＭＣ［ｍ］のそれぞれに書き込まれる複数の第１データを、画像処理などに用いられるフィルタ値とすることにより、上記の積和演算は、フォトダイオードＰＤ［１］乃至フォトダイオードＰＤ［ｍ］によって撮像された画像データに対する畳み込み処理とみなすことができる。また、畳み込み処理を行う場合、上述した関数の演算としては、例えば、ＲｅＬＵ関数などを用いることができる。
【0321】
上記の内容を換言すると、図１７の半導体装置ＳＤＶ４のセルアレイＣＡで、畳み込みニューラルネットワーク（ＣＮＮ）の第１層の演算を行うことができる。また、半導体装置ＳＤＶ４を、図９Ｄなどの積層構造として、構造体ＳＩＬにデジタル演算回路を設けた構成とすることによって、畳み込みニューラルネットワークの第２層目以降の演算は、例えば、当該デジタル演算回路などを用いて行うことができる。
【0322】
また、図１７の半導体装置ＳＤＶ４は、ｍ／ｈ行ｈ列のマトリクス状にフォトダイオードＰＤが配置された回路ＰＤＡによって画像データを取得する構成となっているが、本発明の一態様は、これに限定されない。例えば、本発明の一態様は、図１８に示すとおり、複数の半導体装置ＳＤＶ４を、回路ＰＤＡが上面となるようにマトリクス状に設けられた構成としてもよい。図１８に示す半導体装置では、上部に撮像領域ＩＭＡが設けられており、撮像領域ＩＭＡは、複数の回路ＰＤＡを有する。換言すると、撮像領域ＩＭＡに含まれる複数のフォトダイオードＰＤは、複数の回路ＰＤＡによって分割されている。図１８のとおり、撮像領域ＩＭＡに含まれる複数のフォトダイオードＰＤを複数の回路ＰＤＡに分割することによって、撮像領域ＩＭＡ全体で取得された画像データは、複数の回路ＰＤＡによって分割されて取得される。分割されたそれぞれの画像データが各々の半導体装置ＳＤＶ４によって、第１データ（重み係数、フィルタ値など）と分割された画像データとの積和演算を行うことができる。このように、本発明の一態様は、図１８の半導体装置のように、撮像領域を複数の領域に分割して、それぞれの領域で取得した画像データを用いて積和演算を行う構成としてもよい。
【0323】
＜半導体装置の構成例２＞
次に、図１５Ｂなどの回路ＭＣ、及び回路ＩＳＣを適用することができる半導体装置について説明する。
次に、図１５Ｂなどの回路ＭＣ、及び回路ＩＳＣを適用することができる半導体装置について説明する。
【0324】
図１９に示す半導体装置ＳＤＶ５は、図１５Ｂの回路ＭＣ、及び回路ＩＳＣを適用した回路構成例である。なお、図１９の半導体装置ＳＤＶ５は、セルアレイＣＡにおいて回路ＭＣを複数列設けることができる点と、回路ＸＷＣを有する点と、で図１７の半導体装置ＳＤＶ４と異なっている。
【0325】
また、図２０には、図１９の半導体装置ＳＤＶ５のセルアレイＣＡの周辺回路を含めた回路構成の一例を示している。つまり、図１９の半導体装置ＳＤＶ５のセルアレイＣＡは、回路ＸＷＣに加え、回路ＷＤＣと、回路ＷＷＣと、回路ＢＤＣと、回路ＡＣＴＶと、を有するものとする。なお、回路ＷＤＣと、回路ＷＷＣと、回路ＢＤＣと、回路ＡＣＴＶと、については、図６Ａの半導体装置ＳＤＶ１の回路構成の説明を参酌する。
【0326】
【0327】
セルアレイＣＡに含まれる複数の回路ＭＣとしては、例えば、図１９に示すとおり、ｍ行ｎ列（ここでのｎは１以上の整数とする）のマトリクス状に配置された回路ＭＣ［１，１］乃至回路ＭＣ［ｍ，ｎ］とすることができる。また、セルアレイＣＡのｊ列目（ここでのｊは１以上ｎ以下の整数とする）に位置する回路ＭＣ［１，ｊ］乃至回路ＭＣ［ｍ，ｊ］は、配線ＸＷＬ［ｊ］に電気的に接続されている。具体的には、例えば、セルアレイＣＡの１列目に位置する回路ＭＣ［１，１］乃至回路ＭＣ［ｍ，１］は、配線ＸＷＬ［１］に電気的に接続され、また、例えば、セルアレイＣＡのｎ列目に位置する回路ＭＣ［１，ｎ］乃至回路ＭＣ［ｍ，ｎ］は、配線ＸＷＬ［ｎ］に電気的に接続されている。
【0328】
また、配線ＸＷＬ［１］乃至配線ＸＷＬ［ｎ］は、回路ＸＷＣに電気的に接続されている。回路ＸＷＣは、一例として、配線ＸＷＬ［１］乃至配線ＸＷＬ［ｍ］のそれぞれに、セルアレイＣＡが有する回路ＭＣに第２データを書き込む際に、第２データの書き込み先となる回路ＭＣを選択する機能を有する。具体的には、例えば、セルアレイＣＡのｊ列目に位置する回路ＭＣ［１，ｊ］乃至回路ＭＣ［ｍ，ｊ］に第２データを書き込むとき、回路ＷＷＣは、配線ＸＷＬ［ｊ］に高レベル電位を与え、また、配線ＸＷＬ［ｊ］以外の配線ＸＷＬ［１］乃至配線ＸＷＬ［ｍ］に低レベル電位を与えることで、第２データの書き込み先として、回路ＭＣ［１，ｊ］乃至回路ＭＣ［ｍ，ｊ］を選択することができる。
【0329】
上述したとおり、図１５Ｂに示す回路ＭＣ、及び回路ＩＳＣは、第２データとして入力される電流に応じた電圧（ＶＸ）を保持することができる点で、図１５Ａに示す回路ＭＣ、及び回路ＩＳＣと異なっている。そのため、フォトダイオードＰＤ［１］乃至フォトダイオードＰＤ［ｍ］のそれぞれに光が照射されて、フォトダイオードＰＤ［１］乃至フォトダイオードＰＤ［ｍ］のそれぞれで電流が生成されたとき、トランジスタＭ１６をオン状態にし、かつ回路ＸＷＣによってセルアレイＣＡの列毎に回路ＭＣを選択することによって、各列の複数の回路ＭＣに第２データとして入力される電流に応じた電圧を書き込むことができる。上述した動作によって、セルアレイＣＡの各列の複数の回路ＭＣは、それぞれ同一の第２データが書き込まれる。
【0330】
また、半導体装置ＳＤＶ５において、半導体装置ＳＤＶ４と同様に画像処理を行う場合を考える。半導体装置ＳＤＶ５のセルアレイＣＡは回路ＭＣがｎ列に配置されているため、半導体装置ＳＤＶ５のセルアレイＣＡの各列には、ｎ個のフィルタを割り当てることができる。また、１個のフィルタは、ｍ個のフィルタ値を有するものとする。そのため、セルアレイＣＡのある一列に配置されているｍ個の回路ＭＣのそれぞれにｍ個のフィルタ値を第１データとして保持することができる。
【0331】
上述したとおりに、ｎ個のフィルタに含まれるフィルタ値をセルアレイＣＡの回路ＭＣに保持することによって、フィルタに含まれているフィルタ値（第１データ）と、画像データ（第２データ）との積を、それぞれのフィルタ毎に演算することができる。例えば、セルアレイＣＡの１列目に配置されている回路ＭＣ［１，１］乃至回路ＭＣ［ｍ，１］には、第１フィルタに含まれているｍ個のフィルタ値が保持され、セルアレイＣＡのｎ列目に配置されている回路ＭＣ［１，ｎ］乃至回路ＭＣ［ｍ，ｎ］には、第ｎフィルタに含まれているｍ個のフィルタ値が保持されているとき、半導体装置ＳＤＶ５は、セルアレイＣＡの１列目では、第１フィルタに含まれているｍ個のフィルタ値と画像データとの積和演算が行われて、その演算結果に応じた電流が回路ＡＤＲ［１］に入力される。また、セルアレイＣＡのｎ列目では、第ｎフィルタに含まれているｍ個のフィルタ値と画像データとの積和演算が行われて、その演算結果に応じた電流が回路ＡＤＲ［ｎ］に入力される。これにより、セルアレイＣＡに入力された画像データに対して、複数のフィルタによる畳み込み処理が行われて、それらの結果が、回路ＡＣＴＶから配線ＺＬ［１］乃至配線ＺＬ［ｎ］に出力される。
【0332】
上記のとおり、図１５Ａ、図１５Ｂ、図１６などに示した回路ＭＣ、及び回路ＩＳＣを用いて、図１７の半導体装置ＳＤＶ４、図１９の半導体装置ＳＤＶ５などを構成することにより、フォトダイオードＰＤで取得した画像データを第２データとして、第１データ（重み係数、フィルタ値など）との積和演算を行うことができる。
【0333】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【0334】
（実施の形態４）
本実施の形態では、階層型のニューラルネットワークについて説明する。なお、階層型のニューラルネットワークの演算は、上記の実施の形態で説明した半導体装置を用いることによって行うことができる。
本実施の形態では、階層型のニューラルネットワークについて説明する。なお、階層型のニューラルネットワークの演算は、上記の実施の形態で説明した半導体装置を用いることによって行うことができる。
【0335】
＜階層型のニューラルネットワーク＞
階層型のニューラルネットワークは、一例としては、一の入力層と、一又は複数の中間層（隠れ層）と、一の出力層と、を有し、合計３以上の層によって構成されている。図２１Ａに示す階層型のニューラルネットワーク１００はその一例を示しており、ニューラルネットワーク１００は、第１層乃至第Ｒ層（ここでのＲは４以上の整数とすることができる。）を有している。特に、第１層は入力層に相当し、第Ｒ層は出力層に相当し、それら以外の層は中間層に相当する。なお、図２１Ａには、中間層として第（ｋ－１）層、第ｋ層（ここでのｋは３以上Ｒ－１以下の整数とする。）を図示しており、それ以外の中間層については図示を省略している。
階層型のニューラルネットワークは、一例としては、一の入力層と、一又は複数の中間層（隠れ層）と、一の出力層と、を有し、合計３以上の層によって構成されている。図２１Ａに示す階層型のニューラルネットワーク１００はその一例を示しており、ニューラルネットワーク１００は、第１層乃至第Ｒ層（ここでのＲは４以上の整数とすることができる。）を有している。特に、第１層は入力層に相当し、第Ｒ層は出力層に相当し、それら以外の層は中間層に相当する。なお、図２１Ａには、中間層として第（ｋ－１）層、第ｋ層（ここでのｋは３以上Ｒ－１以下の整数とする。）を図示しており、それ以外の中間層については図示を省略している。
【0336】
ニューラルネットワーク１００の各層は、一又は複数のニューロンを有する。図２１Ａにおいて、第１層はニューロンＮ１
（１）乃至ニューロンＮｐ
（１）（ここでのｐは１以上の整数である。）を有し、第（ｋ－１）層はニューロンＮ１
（ｋ－１）乃至ニューロンＮｍ
（ｋ－１）（ここでのｍは１以上の整数である。）を有し、第ｋ層はニューロンＮ１
（ｋ）乃至ニューロンＮｎ
（ｋ）（ここでのｎは１以上の整数である。）を有し、第Ｒ層はニューロンＮ１
（Ｒ）乃至ニューロンＮｑ
（Ｒ）（ここでのｑは１以上の整数である。）を有する。
【0337】
なお、図２１Ａには、ニューロンＮ１
（１）、ニューロンＮｐ
（１）、ニューロンＮ１
（ｋ－１）、ニューロンＮｍ
（ｋ－１）、ニューロンＮ１
（ｋ）、ニューロンＮｎ
（ｋ）、ニューロンＮ１
（Ｒ）、ニューロンＮｑ
（Ｒ）に加えて、第（ｋ－１）層のニューロンＮｉ
（ｋ－１）（ここでのｉは１以上ｍ以下の整数である。）、第ｋ層のニューロンＮｊ
（ｋ）（ここでのｊは１以上ｎ以下の整数である。）を抜粋して図示している。
【0338】
次に、前層のニューロンから次層のニューロンへの信号の伝達、及びそれぞれのニューロンにおいて入出力される信号について説明する。なお、本説明では、第ｋ層のニューロンＮｊ
（ｋ）に着目する。
【0339】
図２１Ｂには、第ｋ層のニューロンＮｊ
（ｋ）と、ニューロンＮｊ
（ｋ）に入力される信号と、ニューロンＮｊ
（ｋ）から出力される信号と、を示している。
【0340】
具体的には、第（ｋ－１）層のニューロンＮ１
（ｋ－１）乃至ニューロンＮｍ
（ｋ－１）のそれぞれの出力信号であるｚ１
（ｋ－１）乃至ｚｍ
（ｋ－１）が、ニューロンＮｊ
（ｋ）に向けて出力されている。そして、ニューロンＮｊ
（ｋ）は、ｚ１
（ｋ－１）乃至ｚｍ
（ｋ－１）に応じてｚｊ
（ｋ）を生成して、ｚｊ
（ｋ）を出力信号として第（ｋ＋１）層（図示しない。）の各ニューロンに向けて出力する。
【0341】
前層のニューロンから次層のニューロンに入力される信号は、それらのニューロン同士を接続するシナプスの結合強度（以後、重み係数と呼称する。）によって、信号の伝達の度合いが定まる。ニューラルネットワーク１００では、前層のニューロンから出力された信号は、対応する重み係数を乗じられて、次層のニューロンに入力される。ｉを１以上ｍ以下の整数として、第（ｋ－１）層のニューロンＮｉ
（ｋ－１）と第ｋ層のニューロンＮｊ
（ｋ）との間のシナプスの重み係数をｗｉ
（ｋ－１）
ｊ
（ｋ）としたとき、第ｋ層のニューロンＮｊ
（ｋ）に入力される信号は、式（４．１）で表すことができる。
【0342】
【数8】
【0343】
つまり、第（ｋ－１）層のニューロンＮ１
（ｋ－１）乃至ニューロンＮｍ
（ｋ－１）のそれぞれから第ｋ層のニューロンＮｊ
（ｋ）に信号が伝達するとき、当該信号であるｚ１
（ｋ－１）乃至ｚｍ
（ｋ－１）には、それぞれの信号に対応する重み係数（ｗ１
（ｋ－１）
ｊ
（ｋ）乃至ｗｍ
（ｋ－１）
ｊ
（ｋ））が乗じられる。そして、第ｋ層のニューロンＮｊ
（ｋ）には、ｗ１
（ｋ－１）
ｊ
（ｋ）・ｚ１
（ｋ－１）乃至ｗｍ
（ｋ－１）
ｊ
（ｋ）・ｚｍ
（ｋ－１）が入力される。このとき、第ｋ層のニューロンＮｊ
（ｋ）に入力される信号の総和ｕｊ
（ｋ）は、式（４．２）となる。
【0344】
【数9】
【0345】
また、重み係数ｗ１
（ｋ－１）
ｊ
（ｋ）乃至ｗｍ
（ｋ－１）
ｊ
（ｋ）と、ニューロンの信号ｚ１
（ｋ－１）乃至ｚｍ
（ｋ－１）と、の積和の結果には、偏りとしてバイアスを与えてもよい。バイアスをｂとしたとき、式（４．２）は、次の式に書き直すことができる。
【0346】
【数10】
【0347】
ニューロンＮｊ
（ｋ）は、ｕｊ
（ｋ）に応じて、出力信号ｚｊ
（ｋ）を生成する。ここで、ニューロンＮｊ
（ｋ）からの出力信号ｚｊ
（ｋ）を次の式で定義する。
【0348】
【数11】
【0349】
関数ｆ（ｕｊ
（ｋ））は、階層型のニューラルネットワークにおける活性化関数であり、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数、ＲｅＬＵ関数（ランプ関数）、しきい値関数などを用いることができる。なお、活性化関数は、全てのニューロンにおいて同一の関数を適用することができ、又は異なる関数を適用することができる。加えて、ニューロンの活性化関数は、層毎において、同一の関数を適用することができ、又は異なる関数を適用することができる。
【0350】
ところで、各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂは、アナログ値とすることができ、又はデジタル値とすることができる。デジタル値としては、例えば、２値、又は３値以上のビット数の値とすることができる。さらに大きなビット数の値でもよい。一例として、アナログ値の場合、活性化関数として、例えば、線形ランプ関数、シグモイド関数などを用いればよい。デジタル値の２値の場合、例えば、出力を－１若しくは１、又は、０若しくは１、とするステップ関数を用いればよい。また、各層のニューロンが出力する信号は３値以上することができ、この場合、活性化関数は３値、例えば出力は－１、０、若しくは１とするステップ関数、又は、０、１、若しくは２とするステップ関数などを用いればよい。また、例えば、５値を出力する活性化関数として、－２、－１、０、１、若しくは２とするステップ関数などを用いてもよい。各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂについて、少なくとも一つについて、デジタル値を用いることにより、回路規模を小さくすること、消費電力を低減すること、または、演算スピードを速くすること、などができる。また、各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂについて、少なくとも一つについて、アナログ値を用いることにより、演算の精度を向上させることができる。
【0351】
ニューラルネットワーク１００は、第１層（入力層）に入力信号が入力されることによって、第１層（入力層）から最後の層（出力層）までの各層において順次に、前層から入力された信号を基に、式（４．１）、式（４．２）（又は式（４．３））、式（４．４）を用いて出力信号を生成して、当該出力信号を次層に出力する動作を行う。最後の層（出力層）から出力された信号が、ニューラルネットワーク１００によって計算された結果に相当する。
【0352】
実施の形態１で述べた半導体装置ＳＤＶ１を、上述した隠れ層として適用する場合、重み係数ｗｓ［ｋ－１］
（ｋ－１）
ｓ［ｋ］
（ｋ）（ｓ［ｋ－１］は１以上ｍ以下の整数とし、ｓ［ｋ］は１以上ｎ以下の整数とする）を第１データとして、第１データに応じた電圧を回路ＭＣの容量Ｃ１の第１端子に保持させて、第（ｋ－１）層のニューロンＮｓ［ｋ－１］
（ｋ－１）からの出力信号ｚｓ［ｋ－１］
（ｋ－１）を第２データとして、第２データに応じた電流量を回路ＸＤＣから配線ＸＤＬに対して流すことで、回路ＡＤＲに流れる電流量ＩＹから第１データと第２データとの積和を求めることができる。加えて、回路ＡＤＲの回路ＡＣＦにより当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第ｋ層のニューロンＮｓ［ｋ］
（ｋ）の出力信号ｚｓ［ｋ］
（ｋ）とすることができる。
【0353】
また、実施の形態１で述べた半導体装置ＳＤＶ１を、上述した出力層として適用する場合、重み係数ｗｓ［Ｒ－１］
（Ｒ－１）
ｓ［Ｒ］
（Ｒ）（ｓ［Ｒ－１］は１以上の整数とし、ｓ［Ｒ］は１以上ｑ以下の整数とする）を第１データとして、第１データに応じた電圧を回路ＭＣの容量Ｃ１の第１端子に保持させて、第（Ｒ－１）層のニューロンＮｓ［Ｒ－１］
（Ｒ－１）からの出力信号ｚｓ［Ｒ－１］
（Ｒ－１）を第２データとして、第２データに応じた電流量を回路ＸＤＣから配線ＸＤＬに対して流すことで、回路ＡＤＲに流れる電流量ＩＹから第１データと第２データとの積和を求めることができる。加えて、回路ＡＤＲの回路ＡＣＦにより当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第Ｒ層のニューロンＮｓ［Ｒ］
（Ｒ）の出力信号ｚｓ［Ｒ］
（Ｒ）とすることができる。
【0354】
なお、本実施の形態で述べた入力層は、入力信号を第２層に出力するバッファ回路として機能してもよい。
【0355】
また、実施の形態１で述べた、半導体装置ＳＤＶ１を上述した隠れ層として適用する場合、重み係数ｗｓ［ｋ－１］
（ｋ－１）
ｓ［ｋ］
（ｋ）を第１データとして、第１データに応じた電圧を回路ＭＣ［１，１］乃至回路ＭＣ［ｍ，ｎ］に記憶させて、第（ｋ－１）層のニューロンＮｓ［ｋ－１］
（ｋ－１）からの出力信号ｚｓ［ｋ－１］
（ｋ－１）を第２データとして、第２データに応じた電圧を回路ＸＤＣから配線ＸＤＬ［１］乃至配線ＸＤＬ［ｍ］に対して入力することで、回路ＡＤＲに入力される電流量ＩＳ［ｊ］から第１データと第２データとの積和に応じた活性化関数の値を算出することができる。つまり、当該値を信号として第ｋ層のニューロンＮｓ［ｋ］
（ｋ）の出力信号ｚｓ［ｋ］
（ｋ）とすることができる。また、例えば、回路ＡＤＲは、当該値に応じた電圧を出力する構成としたとき、第（ｋ＋１）層の複数のニューロンに入力される、第ｋ層のニューロンＮｓ［ｋ］
（ｋ）の出力信号ｚｓ［ｋ］
（ｋ）は、当該電圧とすることができる。つまり、第（ｋ＋１）層の隠れ層として半導体装置ＳＤＶ１を適用する場合、半導体装置ＳＤＶ１の配線ＸＤＬ［１］乃至配線ＸＤＬ［ｍ］に入力される第ｋ層のニューロンＮｓ［ｋ］
（ｋ）の出力信号ｚｓ［ｋ］
（ｋ）は、回路ＸＤＣで生成せず、第ｋ層の隠れ層の半導体装置ＳＤＶ１の回路ＡＤＲから出力された当該電圧とすることができる。
【0356】
具体的には、図２２に示す半導体装置を用いることによって、上述した階層型のニューラルネットワークの演算を行うことができる。図２２の半導体装置は、一例として、図６Ａの半導体装置ＳＤＶ１と同様の構成の半導体装置ＳＤＶ１－１と、図６Ａの半導体装置ＳＤＶ１において回路ＸＤＣを設けていない構成の半導体装置ＳＤＶ１－２と、を有する。なお、半導体装置ＳＤＶ１－１のセルアレイＣＡは、回路ＭＣ［１，１］乃至回路ＭＣ［ｍ，ｎ］を有する。また、半導体装置ＳＤＶ１－２のセルアレイＣＡは、回路ＭＣ［１，１］乃至回路ＭＣ［ｎ，ｔ］を有する（ｔは１以上の整数とする。）。また、半導体装置ＳＤＶ１－１の配線ＺＬ［１］乃至配線ＺＬ［ｎ］のそれぞれは、半導体装置ＳＤＶ１－２の配線ＸＤＬ［１］乃至配線ＸＤＬ［ｎ］に電気的に接続されている。
【0357】
例えば、図２２の半導体装置ＳＤＶ１－１で、第（ｋ－１）層のニューロンと第ｋ層のニューロンとの間の重み係数を第１データとして、回路ＭＣ［１，１］乃至回路ＭＣ［ｍ，ｎ］に保持し、第（ｋ－１）層のニューロンＮｓ［ｋ－１］
（ｋ－１）からの出力信号ｚｓ［ｋ－１］
（ｋ－１）を第２データとして、第２データに応じた電圧を回路ＸＤＣから配線ＸＤＬ［１］乃至配線ＸＤＬ［ｍ］に入力することで、配線ＺＬ［１］乃至配線ＺＬ［ｎ］のそれぞれから第ｋ層のニューロンＮ１
（ｋ）乃至ニューロンＮｎ
（ｋ）の出力信号ｚ１
（ｋ）乃至ｚｎ
（ｋ）を出力することができる。なお、出力信号ｚ１
（ｋ）乃至ｚｎ
（ｋ）のそれぞれの値は、回路ＡＤＲから出力される電圧として表すことができる。
【0358】
ここで、図２２の半導体装置ＳＤＶ１－２で、第ｋ層のニューロンと第（ｋ＋１）層のニューロンとの間の重み係数を第１データとして、回路ＭＣ［１，１］乃至回路ＭＣ［ｎ，ｔ］に保持し、配線ＸＤＬ［１］乃至配線ＸＤＬ［ｎ］に入力される電圧、すなわち第ｋ層のニューロンＮ１
（ｋ）乃至ニューロンＮｎ
（ｋ）の出力信号ｚ１
（ｋ）乃至ｚｎ
（ｋ）を第２データとすることで、配線ＺＬ［ｓ［ｋ＋１］］（ここでのｓ［ｋ＋１］は１以上ｔ以下の整数とする）から第（ｋ＋１）層のニューロンＮｓ［ｋ＋１］
（ｋ＋１）の出力信号ｚｓ［ｋ＋１］
（ｋ＋１）を出力することができる。
【0359】
上述した通り、階層型のニューラルネットワークの演算を、図２２に示す演算回路を構成することにより、半導体装置ＳＤＶ１－１で出力したニューロンの出力信号の値（電圧）をそのまま半導体装置ＳＤＶ１－２に入力することができるため、階層型のニューラルネットワークの演算を、一例として、第１層から連続して行うことができる。また、半導体装置ＳＤＶ１－１の配線ＺＬ［１］乃至配線ＺＬ［ｎ］から出力された出力信号を、外部回路等によって一時的に記憶する必要が無いため、一時記憶に必要な記憶装置を別途設けなくてもよい。つまり、図２２の半導体装置を構成することによって、回路面積を低減することができ、また、一時記憶のためのデータ送信に必要な電力を低減することができる。
【0360】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【0361】
（実施の形態５）
本実施の形態では、上記実施の形態で説明した半導体装置の構成例、及び上記の実施の形態で説明した半導体装置に適用できるトランジスタの構成例について説明する。
本実施の形態では、上記実施の形態で説明した半導体装置の構成例、及び上記の実施の形態で説明した半導体装置に適用できるトランジスタの構成例について説明する。
【0362】
＜半導体装置の構成例＞
図２３は、一例として、上記実施の形態で説明した半導体装置であって、当該半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有する。また、図２４Ａにはトランジスタ５００のチャネル長方向の断面図、図２４Ｂにはトランジスタ５００のチャネル幅方向の断面図を示しており、図２４Ｃにはトランジスタ３００のチャネル幅方向の断面図を示している。
図２３は、一例として、上記実施の形態で説明した半導体装置であって、当該半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有する。また、図２４Ａにはトランジスタ５００のチャネル長方向の断面図、図２４Ｂにはトランジスタ５００のチャネル幅方向の断面図を示しており、図２４Ｃにはトランジスタ３００のチャネル幅方向の断面図を示している。
【0363】
トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さく、また、高温でも電界効果移動度が変化しにくい特性を有する。トランジスタ５００を、半導体装置、例えば、上記実施の形態で説明した半導体装置ＳＤＶ１、半導体装置ＳＤＶ２、半導体装置ＳＤＶ３、半導体装置ＳＤＶ４、半導体装置ＳＤＶ５などに含まれるトランジスタに適用することにより、高温でも動作能力が低下しにくい半導体装置を実現できる。特に、オフ電流が小さい特性を利用して、トランジスタ５００を、例えば、トランジスタＭ３に適用することにより、回路ＭＣの容量Ｃ１の第１端子に書き込んだ電位を長時間保持することができる。
【0364】
トランジスタ５００は、例えば、トランジスタ３００の上方に設けられ、容量素子６００は、例えば、トランジスタ３００、及びトランジスタ５００の上方に設けられている。なお、容量素子６００は、上記実施の形態で説明した半導体装置ＳＤＶ１、半導体装置ＳＤＶ２、半導体装置ＳＤＶ３、半導体装置ＳＤＶ４、半導体装置ＳＤＶ５などに含まれる容量などとすることができる。なお、回路構成によっては、図２３に示す容量素子６００は必ずしも設けなくてもよい。
【0365】
トランジスタ３００は、基板３１０上に設けられ、素子分離層３１２、導電体３１６、絶縁体３１５、基板３１０の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、上記実施の形態で説明した半導体装置ＳＤＶ１、半導体装置ＳＤＶ２、半導体装置ＳＤＶ３、半導体装置ＳＤＶ４、半導体装置ＳＤＶ５などに含まれるトランジスタなどに適用することができる。具体的には、例えば、図８Ａ、及び図８Ｂに示した回路ＡＣＦが有するインバータ回路、ＮＡＮＤ回路などに含まれているトランジスタとすることができる。なお、図２３では、トランジスタ３００のゲートが、容量素子６００の一対の電極を介して、トランジスタ５００のソース又はドレインの一方に電気的に接続されている構成を示しているが、半導体装置ＳＤＶ１、半導体装置ＳＤＶ２、半導体装置ＳＤＶ３、半導体装置ＳＤＶ４、半導体装置ＳＤＶ５などの構成によっては、トランジスタ３００のソース又はドレインの一方が、容量素子６００の一対の電極を介して、トランジスタ５００のソース又はドレインの一方に電気的に接続されている構成とすることができ、また、トランジスタ３００のソース又はドレインの一方が、容量素子６００の一対の電極を介して、トランジスタ５００のゲートに電気的に接続されている構成とすることができ、また、トランジスタ３００の各端子は、トランジスタ５００の各端子、容量素子６００の各端子のそれぞれに電気的に接続されない構成とすることができる。
【0366】
また、基板３１０としては、半導体基板（例えば単結晶基板又はシリコン基板）を用いることが好ましい。
【0367】
トランジスタ３００は、図２４Ｃに示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
【0368】
なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
【0369】
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）、ＧａＮ（窒化ガリウム）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
【0370】
低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
【0371】
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
【0372】
なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン、窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン、アルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
【0373】
素子分離層３１２は、基板３１０上に形成されている複数のトランジスタ同士を分離するために設けられている。素子分離層は、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法、メサ分離法などを用いて形成することができる。
【0374】
なお、図２３に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成、駆動方法などに応じて適切なトランジスタを用いればよい。例えば、トランジスタ３００は、図２４Ｃに示すＦＩＮ型ではなく、プレーナ型の構造としてもよい。また、例えば、半導体装置をＯＳトランジスタのみの単極性回路とする場合、図２５に示すとおり、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ５００と同様の構成にすればよい。なお、トランジスタ５００の詳細については後述する。なお、本明細書等において、単極性回路とは、ｎチャネル型トランジスタ又はｐチャネル型トランジスタの一方のみの極性のトランジスタを含む回路のことをいう。
【0375】
なお、図２５において、トランジスタ３００は、基板３１０Ａ上に設けられているが、この場合、基板３１０Ａとしては、図２３の半導体装置の基板３１０と同様に半導体基板を用いてもよい。また、基板３１０Ａとしては、例えば、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどを用いることができる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム、又は紙類などがある。
【0376】
図２３に示すトランジスタ３００には、絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６が、基板３１０側から順に積層して設けられている。
【0377】
絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
【0378】
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
【0379】
絶縁体３２２は、絶縁体３２０及び絶縁体３２２に覆われているトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
【0380】
また、絶縁体３２４には、基板３１０、又はトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。
【0381】
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
【0382】
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
【0383】
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【0384】
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子６００、又はトランジスタ５００と接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
【0385】
各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
【0386】
絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図２３において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が、絶縁体３２６、及び導電体３３０の上方に、順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
【0387】
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素、水などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。また、絶縁体３５２、及び絶縁体３５４としては、絶縁体３２６と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。また、導電体３５６は、水素、水などの不純物に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
【0388】
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
【0389】
また、絶縁体３５４、及び導電体３５６上には、絶縁体３６０と、絶縁体３６２と、絶縁体３６４が順に積層されている。
【0390】
絶縁体３６０は、絶縁体３２４などと同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。そのため、絶縁体３６０としては、例えば、絶縁体３２４などに適用できる材料を用いることができる。
【0391】
絶縁体３６２、及び絶縁体３６４は、層間絶縁膜、及び平坦化膜としての機能を有する。また、絶縁体３６２、及び絶縁体３６４は、絶縁体３２４と同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。このため、絶縁体３６２、及び／又は絶縁体３６４としては、絶縁体３２４に適用できる材料を用いることができる。
【0392】
また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４のそれぞれの、一部の導電体３５６と重畳する領域に開口部が形成されて、当該開口部を埋めるように導電体３６６が設けられている。また、導電体３６６は、絶縁体３６２上にも形成されている。導電体３６６は、一例として、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお、導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
【0393】
絶縁体３６４、及び導電体３６６上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素、水素に対してバリア性のある物質を用いることが好ましい。
【0394】
例えば、絶縁体５１０、及び絶縁体５１４には、例えば、基板３１０、又はトランジスタ３００を設ける領域などから、トランジスタ５００が設けられている領域に、水素、不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
【0395】
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
【0396】
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
【0397】
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
【0398】
また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
【0399】
また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、図２４Ａ、及び図２４Ｂに示す導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
【0400】
特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
【0401】
絶縁体５１６の上方には、トランジスタ５００が設けられている。
【0402】
図２４Ａ、及び図２４Ｂに示すように、トランジスタ５００は、絶縁体５１４上の絶縁体５１６と、絶縁体５１４または絶縁体５１６に埋め込まれるように配置された導電体５０３（導電体５０３ａ、および導電体５０３ｂ）と、絶縁体５１６上、および導電体５０３上の絶縁体５２２と、絶縁体５２２上の絶縁体５２４と、絶縁体５２４上の酸化物５３０ａと、酸化物５３０ａ上の酸化物５３０ｂと、酸化物５３０ｂ上の導電体５４２ａと、導電体５４２ａ上の絶縁体５７１ａと、酸化物５３０ｂ上の導電体５４２ｂと、導電体５４２ｂ上の絶縁体５７１ｂと、酸化物５３０ｂ上の絶縁体５５２と、絶縁体５５２上の絶縁体５５０と、絶縁体５５０上の絶縁体５５４と、絶縁体５５４上に位置し、酸化物５３０ｂの一部と重なる導電体５６０（導電体５６０ａ、および導電体５６０ｂ）と、絶縁体５２２、絶縁体５２４、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、絶縁体５７１ａ、および絶縁体５７１ｂ上に配置される絶縁体５４４と、を有する。ここで、図２４Ａ、及び図２４Ｂに示すように、絶縁体５５２は、絶縁体５２２の上面、絶縁体５２４の側面、酸化物５３０ａの側面、酸化物５３０ｂの側面および上面、導電体５４２の側面、絶縁体５７１の側面、絶縁体５４４の側面、絶縁体５８０の側面、および絶縁体５５０の下面と接する。また、導電体５６０の上面は、絶縁体５５４の上部、絶縁体５５０の上部、絶縁体５５２の上部、および絶縁体５８０の上面と高さが概略一致するように配置される。また、絶縁体５７４は、導電体５６０の上面、絶縁体５５２の上部、絶縁体５５０の上部、絶縁体５５４の上部、および絶縁体５８０の上面の少なくともいずれかの一部と接する。
【0403】
絶縁体５８０、および絶縁体５４４には、酸化物５３０ｂに達する開口が設けられる。当該開口内に、絶縁体５５２、絶縁体５５０、絶縁体５５４、および導電体５６０が配置されている。また、トランジスタ５００のチャネル長方向において、絶縁体５７１ａ、および導電体５４２ａと、絶縁体５７１ｂ、および導電体５４２ｂと、の間に導電体５６０、絶縁体５５２、絶縁体５５０、および絶縁体５５４が設けられている。絶縁体５５４は、導電体５６０の側面と接する領域と、導電体５６０の底面と接する領域と、を有する。
【0404】
酸化物５３０は、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、を有することが好ましい。酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
【0405】
なお、トランジスタ５００では、酸化物５３０が、酸化物５３０ａ、および酸化物５３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、トランジスタ５００は、酸化物５３０ｂの単層、または３層以上の積層構造を有する構成とすることができる。又は、酸化物５３０ａ、および酸化物５３０ｂのそれぞれが積層構造を有する構成とすることができる。
【0406】
導電体５６０は、第１のゲート（トップゲートともいう。）電極として機能し、導電体５０３は、第２のゲート（バックゲートともいう。）電極として機能する。また、絶縁体５５２、絶縁体５５０、及び絶縁体５５４は、第１のゲート絶縁体として機能し、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁体として機能する。なお、ゲート絶縁体は、ゲート絶縁層、またはゲート絶縁膜と呼ぶ場合もある。また、導電体５４２ａは、ソースまたはドレインの一方として機能し、導電体５４２ｂは、ソースまたはドレインの他方として機能する。また、酸化物５３０の導電体５６０と重畳する領域の少なくとも一部はチャネル形成領域として機能する。
【0407】
ここで、図２４Ａにおけるチャネル形成領域近傍の拡大図を図２６Ａに示す。酸化物５３０ｂに酸素が供給されることで、導電体５４２ａと導電体５４２ｂの間の領域にチャネル形成領域が形成される。よって、図２６Ａに示すように、酸化物５３０ｂは、トランジスタ５００のチャネル形成領域として機能する領域５３０ｂｃと、領域５３０ｂｃを挟むように設けられ、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂと、を有する。領域５３０ｂｃは、少なくとも一部が導電体５６０と重畳している。言い換えると、領域５３０ｂｃは、導電体５４２ａと導電体５４２ｂの間の領域に設けられている。領域５３０ｂａは、導電体５４２ａに重畳して設けられており、領域５３０ｂｂは、導電体５４２ｂに重畳して設けられている。
【0408】
チャネル形成領域として機能する領域５３０ｂｃは、領域５３０ｂａおよび領域５３０ｂｂよりも、酸素欠損（本明細書等では、金属酸化物中の酸素欠損をＶＯ（ｏｘｙｇｅｎ ｖａｃａｎｃｙ）と呼称する場合がある。）が少なく、または不純物濃度が低いため、キャリア濃度が低い高抵抗領域である。よって領域５３０ｂｃは、ｉ型（真性）または実質的にｉ型であるということができる。
【0409】
金属酸化物を用いたトランジスタは、金属酸化物中のチャネルが形成される領域に不純物または酸素欠損（ＶＯ）が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損（ＶＯ）近傍の水素が、酸素欠損（ＶＯ）に水素が入った欠陥（以下、ＶＯＨと呼称する場合がある。）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。
【0410】
また、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂは、酸素欠損（ＶＯ）が多く、または水素、窒素、金属元素などの不純物濃度が高い、ことでキャリア濃度が増加し、低抵抗化した領域である。すなわち、領域５３０ｂａおよび領域５３０ｂｂは、領域５３０ｂｃと比較して、キャリア濃度が高く、低抵抗なｎ型の領域である。
【0411】
ここで、チャネル形成領域として機能する領域５３０ｂｃのキャリア濃度は、１×１０１８ｃｍ－３以下であることが好ましく、１×１０１７ｃｍ－３未満であることがより好ましく、１×１０１６ｃｍ－３未満であることがさらに好ましく、１×１０１３ｃｍ－３未満であることがさらに好ましく、１×１０１２ｃｍ－３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域５３０ｂｃのキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０－９ｃｍ－３とすることができる。
【0412】
また、領域５３０ｂｃと領域５３０ｂａまたは領域５３０ｂｂとの間に、キャリア濃度が、領域５３０ｂａおよび領域５３０ｂｂのキャリア濃度と同等、またはそれよりも低く、領域５３０ｂｃのキャリア濃度と同等、またはそれよりも高い、領域が形成されていてもよい。つまり、当該領域は、領域５３０ｂｃと領域５３０ｂａまたは領域５３０ｂｂとの接合領域として機能する。当該接合領域は、水素濃度が、領域５３０ｂａおよび領域５３０ｂｂの水素濃度と同等、またはそれよりも低く、領域５３０ｂｃの水素濃度と同等、またはそれよりも高くなる場合がある。また、当該接合領域は、酸素欠損が、領域５３０ｂａおよび領域５３０ｂｂの酸素欠損と同等、またはそれよりも少なく、領域５３０ｂｃの酸素欠損と同等、またはそれよりも多くなる場合がある。
【0413】
なお、図２６Ａでは、領域５３０ｂａ、領域５３０ｂｂ、および領域５３０ｂｃが酸化物５３０ｂに形成される例について示しているが、本発明はこれに限られるものではない。例えば、上記の各領域が酸化物５３０ｂだけでなく、酸化物５３０ａまで形成されてもよい。
【0414】
また、酸化物５３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、ならびに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、ならびに水素、および窒素などの不純物元素の濃度が減少していればよい。
【0415】
トランジスタ５００は、チャネル形成領域を含む酸化物５３０（酸化物５３０ａ、および酸化物５３０ｂ）に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
【0416】
また、半導体として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
【0417】
酸化物５３０として、例えば、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物５３０として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物、インジウム酸化物を用いてもよい。
【0418】
ここで、酸化物５３０ｂに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
【0419】
このように、酸化物５３０ｂの下に酸化物５３０ａを配置することで、酸化物５３０ａよりも下方に形成された構造物からの、酸化物５３０ｂに対する、不純物および酸素の拡散を抑制することができる。
【0420】
また、酸化物５３０ａおよび酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、酸化物５３０ａと酸化物５３０ｂの界面における欠陥準位密度を低くすることができる。酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
【0421】
酸化物５３０ｂは、結晶性を有することが好ましい。特に、酸化物５３０ｂとして、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。
【0422】
ＣＡＡＣ－ＯＳは、結晶性の高い、緻密な構造を有しており、不純物、欠陥（例えば、酸素欠損（ＶＯなど）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ－ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ－ＯＳの密度をより高めることで、当該ＣＡＡＣ－ＯＳ中の不純物または酸素の拡散をより低減することができる。
【0423】
一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ－ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
【0424】
酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある。）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。言い換えると、酸化物半導体中のチャネルが形成される領域は、キャリア濃度が低減され、ｉ型（真性化）または実質的にｉ型であることが好ましい。
【0425】
これに対して、酸化物半導体の近傍に、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある。）を含む絶縁体を設け、熱処理を行うことで、当該絶縁体から酸化物半導体に酸素を供給し、酸素欠損、およびＶＯＨを低減することができる。ただし、ソース領域またはドレイン領域に過剰な量の酸素が供給されると、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を引き起こすおそれがある。さらに、ソース領域またはドレイン領域に供給される酸素が基板面内でばらつくことで、トランジスタを有する半導体装置の特性にばらつきが出ることになる。
【0426】
よって、酸化物半導体中において、チャネル形成領域として機能する領域５３０ｂｃは、キャリア濃度が低減され、ｉ型または実質的にｉ型であることが好ましいが、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂは、キャリア濃度が高く、ｎ型であることが好ましい。つまり、酸化物半導体の領域５３０ｂｃの酸素欠損、およびＶＯＨを低減し、領域５３０ｂａおよび領域５３０ｂｂには過剰な量の酸素が供給されないようにすることが好ましい。
【0427】
そこで、本実施の形態では、酸化物５３０ｂ上に導電体５４２ａおよび導電体５４２ｂを設けた状態で、酸素を含む雰囲気でマイクロ波処理を行い、領域５３０ｂｃの酸素欠損、およびＶＯＨの低減を図る。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。
【0428】
酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、またはＲＦ等の高周波を用いて酸素ガスをプラズマ化し、当該酸素プラズマを作用させることができる。このとき、マイクロ波、またはＲＦ等の高周波を領域５３０ｂｃに照射することもできる。プラズマ、マイクロ波などの作用により、領域５３０ｂｃのＶＯＨを分断し、水素Ｈを領域５３０ｂｃから除去し、酸素欠損ＶＯを酸素で補填することができる。つまり、領域５３０ｂｃにおいて、「ＶＯＨ→Ｈ＋ＶＯ」という反応が起きて、領域５３０ｂｃの水素濃度を低減することができる。よって、領域５３０ｂｃ中の酸素欠損、およびＶＯＨを低減し、キャリア濃度を低下させることができる。
【0429】
また、酸素を含む雰囲気でマイクロ波処理を行う際、マイクロ波、またはＲＦ等の高周波、酸素プラズマなどの作用は、導電体５４２ａおよび導電体５４２ｂに遮蔽され、領域５３０ｂａおよび領域５３０ｂｂには及ばない。さらに、酸素プラズマの作用は、酸化物５３０ｂ、および導電体５４２を覆って設けられている、絶縁体５７１、および絶縁体５８０によって、低減することができる。これにより、マイクロ波処理の際に、領域５３０ｂａおよび領域５３０ｂｂで、ＶＯＨの低減、および過剰な量の酸素供給が発生しないので、キャリア濃度の低下を防ぐことができる。
【0430】
また、絶縁体５５２となる絶縁膜の成膜後、または絶縁体５５０となる絶縁膜の成膜後に、酸素を含む雰囲気でマイクロ波処理を行うとことが好ましい。このように絶縁体５５２、または絶縁体５５０を介して、酸素を含む雰囲気でマイクロ波処理を行うことで、効率良く領域５３０ｂｃ中へ酸素を注入することができる。また、絶縁体５５２を導電体５４２の側面、および領域５３０ｂｃの表面と接するように配置することで、領域５３０ｂｃへ必要量以上の酸素の注入を抑制し、導電体５４２の側面の酸化を抑制することができる。また、絶縁体５５０となる絶縁膜の成膜時に導電体５４２の側面の酸化を抑制することができる。
【0431】
また、領域５３０ｂｃ中に注入される酸素は、酸素原子、酸素分子、酸素ラジカル（Ｏラジカルともいう、不対電子をもつ原子または分子、あるいはイオン）など様々な形態がある。なお、領域５３０ｂｃ中に注入される酸素は、上述の形態のいずれか一または複数であれば好ましく、特に酸素ラジカルであると好適である。また、絶縁体５５２、および絶縁体５５０の膜質を向上させることができるので、トランジスタ５００の信頼性が向上する。
【0432】
このようにして、酸化物半導体の領域５３０ｂｃで選択的に酸素欠損、およびＶＯＨを除去して、領域５３０ｂｃをｉ型または実質的にｉ型とすることができる。さらに、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂに過剰な酸素が供給されるのを抑制し、ｎ型を維持することができる。これにより、トランジスタ５００の電気特性の変動を抑制し、基板面内でトランジスタ５００の電気特性のばらつきを少なくすることができる。
【0433】
以上のような構成にすることで、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。また、信頼性が良好な半導体装置を提供することができる。また、良好な電気特性を有する半導体装置を提供することができる。
【0434】
また、図２４Ｂに示すように、トランジスタ５００のチャネル幅方向の断面視において、酸化物５３０ｂの側面と酸化物５３０ｂの上面との間に、湾曲面を有してもよい。つまり、当該側面の端部と当該上面の端部は、湾曲してもよい（以下、ラウンド状ともいう。）。
【0435】
上記湾曲面での曲率半径は、０ｎｍより大きく、導電体５４２と重なる領域の酸化物５３０ｂの膜厚より小さい、または、上記湾曲面を有さない領域の長さの半分より小さいことが好ましい。上記湾曲面での曲率半径は、具体的には、０ｎｍより大きく２０ｎｍ以下、好ましくは１ｎｍ以上１５ｎｍ以下、さらに好ましくは２ｎｍ以上１０ｎｍ以下とする。このような形状にすることで、絶縁体５５２、絶縁体５５０、絶縁体５５４、および導電体５６０の、酸化物５３０ｂへの被覆性を高めることができる。
【0436】
酸化物５３０は、化学組成が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
【0437】
また、酸化物５３０ｂは、ＣＡＡＣ－ＯＳなどの結晶性を有する酸化物であることが好ましい。ＣＡＡＣ－ＯＳなどの結晶性を有する酸化物は、不純物、欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物５３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物５３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ５００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
【0438】
ここで、酸化物５３０ａと酸化物５３０ｂの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物５３０ａと酸化物５３０ｂの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面に形成される混合層の欠陥準位密度を低くするとよい。
【0439】
具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ－Ｍ－Ｚｎ酸化物の場合、酸化物５３０ａとして、Ｉｎ－Ｍ－Ｚｎ酸化物、Ｍ－Ｚｎ酸化物、元素Ｍの酸化物、Ｉｎ－Ｚｎ酸化物、インジウム酸化物などを用いてもよい。
【0440】
具体的には、酸化物５３０ａとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物５３０ｂとして、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。
【0441】
なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
【0442】
また、図２４Ａなどに示すように、酸化物５３０の上面および側面に接して、酸化アルミニウムなどにより形成される絶縁体５５２を設けることにより、酸化物５３０と絶縁体５５２の界面およびその近傍に、酸化物５３０に含まれるインジウムが偏在する場合がある。これにより、酸化物５３０の表面近傍が、インジウム酸化物に近い原子数比、またはＩｎ－Ｚｎ酸化物に近い原子数比になる。このように酸化物５３０、特に酸化物５３０ｂの表面近傍のインジウムの原子数比が大きくなることで、トランジスタ５００の電界効果移動度を向上させることができる。
【0443】
酸化物５３０ａおよび酸化物５３０ｂを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は大きいオン電流、および高い周波数特性を得ることができる。
【0444】
絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、及び絶縁体５８１の少なくとも一は、水、水素などの不純物が、基板側から、または、トランジスタ５００の上方からトランジスタ５００に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の少なくとも一は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
【0445】
なお、本明細書において、バリア絶縁膜とは、バリア性を有する絶縁膜のことを指す。本明細書において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。
【0446】
絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１としては、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体を用いることが好ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどを用いることができる。例えば、絶縁体５１２、絶縁体５４４、および絶縁体５７６として、より水素バリア性が高い、窒化シリコンなどを用いることが好ましい。また、例えば、絶縁体５１４、絶縁体５７１、絶縁体５７４、および絶縁体５８１として、水素を捕獲および水素を固着する機能が高い、酸化アルミニウムまたは酸化マグネシウムなどを用いることが好ましい。これにより、水、水素などの不純物が絶縁体５１２、および絶縁体５１４を介して、基板側からトランジスタ５００側に拡散するのを抑制することができる。または、水、水素などの不純物が絶縁体５８１よりも外側に配置されている層間絶縁膜などから、トランジスタ５００側に拡散するのを抑制することができる。または、絶縁体５２４などに含まれる酸素が、絶縁体５１２、および絶縁体５１４を介して基板側に、拡散するのを抑制することができる。または、絶縁体５８０などに含まれる酸素が、絶縁体５７４などを介してトランジスタ５００より上方に、拡散するのを抑制することができる。この様に、トランジスタ５００を、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体５１２、絶縁体５１４、絶縁体５７１、絶縁体５４４、絶縁体５７４、絶縁体５７６、および絶縁体５８１で取り囲む構造とすることが好ましい。
【0447】
ここで、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１として、アモルファス構造を有する酸化物を用いることが好ましい。例えば、ＡｌＯｘ（ｘは０より大きい任意数）、またはＭｇＯｙ（ｙは０より大きい任意数）などの金属酸化物を用いることが好ましい。このようなアモルファス構造を有する金属酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲または固着する性質を有する場合がある。このようなアモルファス構造を有する金属酸化物をトランジスタ５００の構成要素として用いる、またはトランジスタ５００の周囲に設けることで、トランジスタ５００に含まれる水素、またはトランジスタ５００の周囲に存在する水素を捕獲または固着することができる。特にトランジスタ５００のチャネル形成領域に含まれる水素を捕獲または固着することが好ましい。アモルファス構造を有する金属酸化物をトランジスタ５００の構成要素として用いる、またはトランジスタ５００の周囲に設けることで、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。
【0448】
また、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１は、アモルファス構造であることが好ましいが、一部に多結晶構造の領域が形成されていてもよい。また、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１は、アモルファス構造の層と、多結晶構造の層と、が積層された多層構造であってもよい。例えば、アモルファス構造の層の上に多結晶構造の層が形成された積層構造でもよい。
【0449】
絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の成膜は、例えば、スパッタリング法を用いて行えばよい。スパッタリング法は、成膜ガスに水素を含む分子を用いなくてよいので、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の水素濃度を低減することができる。なお、成膜方法は、スパッタリング法に限られるものではなく、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを適宜用いてもよい。
【0450】
また、絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率を低くすることが好ましい場合がある。例えば、絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率を概略１×１０１３Ωｃｍとすることで、半導体装置作製工程のプラズマ等を用いる処理において、絶縁体５１２、絶縁体５４４、および絶縁体５７６が、導電体５０３、導電体５４２、導電体５６０などのチャージアップを緩和することができる場合がある。絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率は、好ましくは、１×１０１０Ωｃｍ以上１×１０１５Ωｃｍ以下とする。
【0451】
また、絶縁体５１６、絶縁体５７４、絶縁体５８０、および絶縁体５８１は、絶縁体５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１６、絶縁体５８０、および絶縁体５８１として、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを適宜用いればよい。
【0452】
また、絶縁体５８１は、一例として、層間膜、平坦化膜などとして機能する絶縁体とすることが好ましい。
【0453】
導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。ここで、導電体５０３は、絶縁体５１６に形成された開口に埋め込まれて設けることが好ましい。また、導電体５０３の一部が絶縁体５１４に埋め込まれる場合がある。
【0454】
導電体５０３は、導電体５０３ａ、および導電体５０３ｂを有する。導電体５０３ａは、当該開口の底面および側壁に接して設けられる。導電体５０３ｂは、導電体５０３ａに形成された凹部に埋め込まれるように設けられる。ここで、導電体５０３ｂの上部の高さは、導電体５０３ａの上部の高さおよび絶縁体５１６の上部の高さと概略一致する。
【0455】
ここで、導電体５０３ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
【0456】
導電体５０３ａに、水素の拡散を低減する機能を有する導電性材料を用いることにより、導電体５０３ｂに含まれる水素などの不純物が、絶縁体５２４等を介して、酸化物５３０に拡散するのを防ぐことができる。また、導電体５０３ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。したがって、導電体５０３ａとしては、上記導電性材料を単層または積層とすればよい。例えば、導電体５０３ａは、窒化チタンを用いればよい。
【0457】
また、導電体５０３ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電体５０３ｂは、タングステンを用いればよい。
【0458】
導電体５０３は、第２のゲート電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
【0459】
また、導電体５０３の電気抵抗率は、上記の導電体５０３に印加する電位を考慮して設計され、導電体５０３の膜厚は当該電気抵抗率に合わせて設定される。また、絶縁体５１６の膜厚は、導電体５０３とほぼ同じになる。ここで、導電体５０３の設計が許す範囲で導電体５０３および絶縁体５１６の膜厚を薄くすることが好ましい。絶縁体５１６の膜厚を薄くすることで、絶縁体５１６中に含まれる水素などの不純物の絶対量を低減することができるので、当該不純物が酸化物５３０に拡散するのを低減することができる。
【0460】
なお、導電体５０３は、上面から見て、酸化物５３０の導電体５４２ａおよび導電体５４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。特に、図２４Ｂに示すように、導電体５０３は、酸化物５３０ａおよび酸化物５３０ｂのチャネル幅方向の端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物５３０のチャネル幅方向における側面の外側において、導電体５０３と、導電体５６０とは、絶縁体を介して重畳していることが好ましい。当該構成を有することで、第１のゲート電極として機能する導電体５６０の電界と、第２のゲート電極として機能する導電体５０３の電界によって、酸化物５３０のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート、および第２のゲートの電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
【0461】
なお、本明細書等において、Ｓ－ｃｈａｎｎｅｌ構造のトランジスタとは、一対のゲート電極の一方および他方の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を表す。また、本明細書等で開示するＳ－ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる。Ｓ－ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
【0462】
また、図２４Ｂに示すように、導電体５０３は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電体５０３の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体５０３は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体５０３を複数のトランジスタで共有する構成にしてもよい。
【0463】
なお、トランジスタ５００では、導電体５０３は、導電体５０３ａ、および導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、または３層以上の積層構造として設ける構成にしてもよい。
【0464】
絶縁体５２２、および絶縁体５２４は、ゲート絶縁体として機能する。
【0465】
絶縁体５２２は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体５２２は、絶縁体５２４よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。
【0466】
絶縁体５２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０から基板側への酸素の放出、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の拡散を抑制する層として機能する。よって、絶縁体５２２を設けることで、水素等の不純物が、トランジスタ５００の内側へ拡散することを抑制し、酸化物５３０中の酸素欠損の生成を抑制することができる。また、導電体５０３が、絶縁体５２４、酸化物５３０が有する酸素と反応することを抑制することができる。
【0467】
または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、絶縁体５２２は、これらの絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
【0468】
また、絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウムなどの、いわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、絶縁体５２２として、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの誘電率が高い物質を用いることができる場合もある。
【0469】
酸化物５３０と接する絶縁体５２４は、例えば、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。
【0470】
また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上６００℃以下、より好ましくは３５０℃以上５５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行ってもよい。
【0471】
なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
【0472】
なお、絶縁体５２２、および絶縁体５２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。また、絶縁体５２４は、酸化物５３０ａと重畳して島状に形成してもよい。この場合、絶縁体５４４が、絶縁体５２４の側面および絶縁体５２２の上面に接する構成になる。
【0473】
導電体５４２ａ、および導電体５４２ｂは酸化物５３０ｂの上面に接して設けられる。導電体５４２ａおよび導電体５４２ｂは、それぞれトランジスタ５００のソース電極またはドレイン電極として機能する。
【0474】
導電体５４２（導電体５４２ａ、および導電体５４２ｂ）としては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタルおよびアルミニウムを含む窒化物、チタンおよびアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
【0475】
なお、酸化物５３０ｂなどに含まれる水素が、導電体５４２ａまたは導電体５４２ｂに拡散する場合がある。特に、導電体５４２ａおよび導電体５４２ｂに、タンタルを含む窒化物を用いることで、酸化物５３０ｂなどに含まれる水素は、導電体５４２ａまたは導電体５４２ｂに拡散しやすく、拡散した水素は、導電体５４２ａまたは導電体５４２ｂが有する窒素と結合することがある。つまり、酸化物５３０ｂなどに含まれる水素は、導電体５４２ａまたは導電体５４２ｂに吸い取られる場合がある。
【0476】
また、導電体５４２の側面と導電体５４２の上面との間に、湾曲面が形成されないことが好ましい。当該湾曲面が形成されない導電体５４２とすることで、チャネル幅方向の断面における、導電体５４２の断面積を大きくすることができる。これにより、導電体５４２の導電率を大きくし、トランジスタ５００のオン電流を大きくすることができる。
【0477】
絶縁体５７１ａは、導電体５４２ａの上面に接して設けられており、絶縁体５７１ｂは、導電体５４２ｂの上面に接して設けられている。絶縁体５７１は、少なくとも酸素に対するバリア絶縁膜として機能することが好ましい。したがって、絶縁体５７１は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体５７１は、絶縁体５８０よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体５７１としては、例えば、窒化シリコンなどのシリコンを含む窒化物を用いればよい。また、絶縁体５７１は、水素などの不純物を捕獲する機能を有することが好ましい。その場合、絶縁体５７１としては、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムまたは酸化マグネシウムなどの絶縁体を用いればよい。特に、絶縁体５７１として、アモルファス構造を有する酸化アルミニウム、またはアモルファス構造の酸化アルミニウムを用いることで、より効果的に水素を捕獲または固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。
【0478】
絶縁体５４４は、絶縁体５２４、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２、および絶縁体５７１を覆うように設けられる。絶縁体５４４として、水素を捕獲および水素を固着する機能を有することが好ましい。その場合、絶縁体５４４としては、窒化シリコンまたは、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムまたは酸化マグネシウムなどの絶縁体を含むことが好ましい。また、例えば、絶縁体５４４として、酸化アルミニウムと、当該酸化アルミニウム上の窒化シリコンの積層膜を用いてもよい。
【0479】
上記のような絶縁体５７１および絶縁体５４４を設けることで、酸素に対するバリア性を有する絶縁体で導電体５４２を包み込むことができる。つまり、絶縁体５２４、および絶縁体５８０に含まれる酸素が、導電体５４２に拡散するのを防ぐことができる。これにより、絶縁体５２４、および絶縁体５８０に含まれる酸素によって、導電体５４２が直接酸化されて抵抗率が増大し、オン電流が低減するのを抑制することができる。
【0480】
絶縁体５５２は、ゲート絶縁体の一部として機能する。絶縁体５５２としては、酸素に対するバリア絶縁膜を用いることが好ましい。絶縁体５５２としては、上述の絶縁体５７４に用いることができる絶縁体を用いればよい。絶縁体５５２として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。本実施の形態では、絶縁体５５２として、酸化アルミニウムを用いる。この場合、絶縁体５５２は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。
【0481】
図２４Ｂに示すように、絶縁体５５２は、酸化物５３０ｂの上面および側面、酸化物５３０ａの側面、絶縁体５２４の側面、および絶縁体５２２の上面に接して設けられる。つまり、酸化物５３０ａ、酸化物５３０ｂ、および絶縁体５２４の導電体５６０と重なる領域は、チャネル幅方向の断面において、絶縁体５５２に覆われている。これにより、熱処理などを行った際に、酸化物５３０ａおよび酸化物５３０ｂで酸素が脱離するのを、酸素に対するバリア性を有する絶縁体５５２でブロックすることができる。よって、酸化物５３０ａおよび酸化物５３０ｂに酸素欠損（Ｖｏ）が形成されるのを低減することができる。これにより、領域５３０ｂｃに形成される、酸素欠損（Ｖｏ）、およびＶＯＨを低減することができる。よって、トランジスタ５００の電気特性を良好にし、信頼性を向上させることができる。
【0482】
また、逆に、絶縁体５８０および絶縁体５５０などに過剰な量の酸素が含まれていても、当該酸素が酸化物５３０ａおよび酸化物５３０ｂに過剰に供給されるのを抑制することができる。よって、領域５３０ｂｃを介して、領域５３０ｂａおよび領域５３０ｂｂが過剰に酸化され、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を起こすのを抑制することができる。
【0483】
また、図２４Ａに示すように、絶縁体５５２は、導電体５４２、絶縁体５４４、絶縁体５７１、および絶縁体５８０、それぞれの側面に接して設けられる。よって、導電体５４２の側面が酸化され、当該側面に酸化膜が形成されるのを低減することができる。これにより、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を起こすのを抑制することができる。
【0484】
また、絶縁体５５２は、絶縁体５５４、絶縁体５５０、および導電体５６０と、ともに、絶縁体５８０などに形成された開口に設ける必要がある。トランジスタ５００の微細化を図るにあたって、絶縁体５５２の膜厚は薄いことが好ましい。絶縁体５５２の膜厚は、０．１ｎｍ以上、０．５ｎｍ以上、又は１．０ｎｍ以上とすることが好ましく、かつ１．０ｎｍ以下、３．０ｎｍ以下、又は５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５２は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体５５２の膜厚は絶縁体５５０の膜厚より薄いことが好ましい。この場合、絶縁体５５２は、少なくとも一部において、絶縁体５５０より膜厚が薄い領域を有していればよい。
【0485】
絶縁体５５２を上記のように膜厚を薄く成膜するには、ＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法は、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＡＬＤ）法などがある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。
【0486】
ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。よって、絶縁体５５２を絶縁体５８０などに形成された開口の側面などに被覆性良く、上記のような薄い膜厚で成膜することができる。
【0487】
なお、ＡＬＤ法で用いるプリカーサには炭素などを含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）、またはＸ線光電子分光法（ＸＰＳ：Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
【0488】
絶縁体５５０は、ゲート絶縁体の一部として機能する。絶縁体５５０は、絶縁体５５２の上面に接して配置することが好ましい。絶縁体５５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。この場合、絶縁体５５０は、少なくとも酸素とシリコンと、を有する絶縁体となる。
【0489】
絶縁体５５０は、絶縁体５２４と同様に、絶縁体５５０中の水、水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上、又は０．５ｎｍ以上とすることが好ましく、かつ１５．０ｎｍ以下、又は２０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５０は、少なくとも一部において、上記のような膜厚の領域を有していればよい。
【0490】
図２４Ａ、及び図２４Ｂなどでは、絶縁体５５０を単層とする構成について示したが、本発明はこれに限られず、２層以上の積層構造としてもよい。例えば図２６Ｂに示すように、絶縁体５５０を、絶縁体５５０ａと、絶縁体５５０ａ上の絶縁体５５０ｂの２層の積層構造にしてもよい。
【0491】
図２６Ｂに示すように、絶縁体５５０を２層の積層構造とする場合、下層の絶縁体５５０ａは、酸素を透過しやすい絶縁体を用いて形成し、上層の絶縁体５５０ｂは、酸素の拡散を抑制する機能を有する絶縁体を用いて形成することが好ましい。このような構成にすることで、絶縁体５５０ａに含まれる酸素が、導電体５６０へ拡散するのを抑制することができる。つまり、酸化物５３０へ供給する酸素量の減少を抑制することができる。また、絶縁体５５０ａに含まれる酸素による導電体５６０の酸化を抑制することができる。例えば、絶縁体５５０ａは、上述した絶縁体５５０に用いることができる材料を用いて設け、絶縁体５５０ｂは、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。本実施の形態では、絶縁体５５０ｂとして、酸化ハフニウムを用いる。この場合、絶縁体５５０ｂは、少なくとも酸素と、ハフニウムと、を有する絶縁体となる。また、絶縁体５５０ｂの膜厚は、０．５ｎｍ以上、又は１．０ｎｍ以上とすることが好ましく、かつ３．０ｎｍ以下、又は５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５０ｂは、少なくとも一部において、上記のような膜厚の領域を有していればよい。
【0492】
なお、絶縁体５５０ａに酸化シリコン、酸化窒化シリコンなどを用いる場合、絶縁体５５０ｂは、比誘電率が高いｈｉｇｈ－ｋ材料である絶縁性材料を用いてもよい。ゲート絶縁体を、絶縁体５５０ａと絶縁体５５０ｂとの積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。よって、絶縁体５５０の絶縁耐圧を高くすることができる。
【0493】
絶縁体５５４は、ゲート絶縁体の一部として機能する。絶縁体５５４としては、水素に対するバリア絶縁膜を用いることが好ましい。これにより、導電体５６０に含まれる水素などの不純物が、絶縁体５５０、および酸化物５３０ｂに拡散するのを防ぐことができる。絶縁体５５４としては、上述の絶縁体５７６に用いることができる絶縁体を用いればよい。例えば、絶縁体５５４としてＰＥＡＬＤ法で成膜した窒化シリコンを用いればよい。この場合、絶縁体５５４は、少なくとも窒素と、シリコンと、を有する絶縁体となる。
【0494】
また、絶縁体５５４が、さらに酸素に対するバリア性を有してもよい。これにより、絶縁体５５０に含まれる酸素が、導電体５６０へ拡散するのを抑制することができる。
【0495】
また、絶縁体５５４は、絶縁体５５２、絶縁体５５０、および導電体５６０と、ともに、絶縁体５８０などに形成された開口に設ける必要がある。トランジスタ５００の微細化を図るにあたって、絶縁体５５４の膜厚は薄いことが好ましい。絶縁体５５４の膜厚は、０．１ｎｍ以上、０．５ｎｍ以上、又は１．０ｎｍ以上とすることが好ましく、かつ３．０ｎｍ以下、又は５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５４は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体５５４の膜厚は絶縁体５５０の膜厚より薄いことが好ましい。この場合、絶縁体５５４は、少なくとも一部において、絶縁体５５０より膜厚が薄い領域を有していればよい。
【0496】
導電体５６０は、トランジスタ５００の第１のゲート電極として機能する。導電体５６０は、導電体５６０ａと、導電体５６０ａの上に配置された導電体５６０ｂと、を有することが好ましい。例えば、導電体５６０ａは、導電体５６０ｂの底面および側面を包むように配置されることが好ましい。また、図２４Ａおよび図２４Ｂに示すように、導電体５６０の上部の高さの位置は、絶縁体５５０の上部の高さの位置と概略一致している。なお、図２４Ａおよび図２４Ｂでは、導電体５６０は、導電体５６０ａと導電体５６０ｂの２層構造として示しているが、導電体５６０は、当該２層構造以外としては、単層構造、又は３層以上の積層構造とすることができる。
【0497】
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
【0498】
また、導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
【0499】
また、導電体５６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは、積層構造とすることができる。具体的には、例えば、導電体５６０ｂは、チタン、または窒化チタンと上記導電性材料との積層構造とすることができる。
【0500】
また、トランジスタ５００では、導電体５６０は、絶縁体５８０などに形成されている開口を埋めるように自己整合的に形成される。導電体５６０をこのように形成することにより、導電体５４２ａと導電体５４２ｂとの間の領域に、導電体５６０を位置合わせすることなく確実に配置することができる。
【0501】
また、図２４Ｂに示すように、トランジスタ５００のチャネル幅方向において、絶縁体５２２の底面を基準としたときの、導電体５６０の、導電体５６０と酸化物５３０ｂとが重ならない領域の底面の高さは、酸化物５３０ｂの底面の高さより低いことが好ましい。ゲート電極として機能する導電体５６０が、絶縁体５５０などを介して、酸化物５３０ｂのチャネル形成領域の側面および上面を覆う構成とすることで、導電体５６０の電界を酸化物５３０ｂのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ５００のオン電流を増大させ、周波数特性を向上させることができる。絶縁体５２２の底面を基準としたときの、酸化物５３０ａおよび酸化物５３０ｂと、導電体５６０とが、重ならない領域における導電体５６０の底面の高さと、酸化物５３０ｂの底面の高さと、の差は、０ｎｍ以上、３ｎｍ以上、又は５ｎｍ以上とすることが好ましく、かつ２０ｎｍ以下、５０ｎｍ以下、又は１００ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。
【0502】
絶縁体５８０は、絶縁体５４４上に設けられ、絶縁体５５０、および導電体５６０が設けられる領域に開口が形成されている。また、絶縁体５８０の上面は、平坦化されていてもよい。
【0503】
層間膜として機能する絶縁体５８０は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体５８０は、例えば、絶縁体５１６と同様の材料を用いて設けることが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
【0504】
絶縁体５８０は、絶縁体５８０中の水、水素などの不純物濃度は低減されていることが好ましい。例えば、絶縁体５８０は、酸化シリコン、酸化窒化シリコンなどのシリコンを含む酸化物を適宜用いればよい。
【0505】
絶縁体５７４は、水、水素などの不純物が、上方から絶縁体５８０に拡散するのを抑制するバリア絶縁膜として機能することが好ましく、水素などの不純物を捕獲する機能を有することが好ましい。また、絶縁体５７４は、酸素の透過を抑制するバリア絶縁膜として機能することが好ましい。絶縁体５７４としては、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムなどの絶縁体を用いればよい。この場合、絶縁体５７４は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。絶縁体５１２と絶縁体５８１に挟まれた領域内で、絶縁体５８０に接して、水素などの不純物を捕獲する機能を有する、絶縁体５７４を設けることで、絶縁体５８０などに含まれる水素などの不純物を捕獲し、当該領域内における、水素の量を一定値にすることができる。特に、絶縁体５７４として、アモルファス構造を有する酸化アルミニウムを用いることで、より効果的に水素を捕獲または固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。
【0506】
絶縁体５７６は、水、水素などの不純物が、上方から絶縁体５８０に拡散するのを抑制するバリア絶縁膜として機能する。絶縁体５７６は、絶縁体５７４の上に配置される。絶縁体５７６としては、窒化シリコンまたは窒化酸化シリコンなどの、シリコンを含む窒化物を用いることが好ましい。例えば、絶縁体５７６としてスパッタリング法で成膜された窒化シリコンを用いればよい。絶縁体５７６をスパッタリング法で成膜することで、密度が高い窒化シリコン膜を形成することができる。また、絶縁体５７６として、スパッタリング法で成膜された窒化シリコンの上に、さらに、ＰＥＡＬＤ法または、ＣＶＤ法で成膜された窒化シリコンを積層してもよい。
【0507】
また、トランジスタ５００の第１端子、又は第２端子の一方は、プラグとして機能する導電体５４０ａに電気的に接続され、トランジスタ５００の第１端子、又は第２端子の他方は、導電体５４０ｂに電気的に接続されている。なお、本明細書等では、導電体５４０ａ、及び導電体５４０ｂをまとめて導電体５４０と呼ぶこととする。
【0508】
導電体５４０ａは、一例として、導電体５４２ａと重畳する領域に設けられている。具体的には、導電体５４２ａと重畳する領域において、図２４Ａに示す絶縁体５７１、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５７６、及び絶縁体５８１、更に図２３に示す絶縁体５８２、及び絶縁体５８６には開口部が形成されており、導電体５４０ａは、当該開口部の内側に設けられている。また、導電体５４０ｂは、一例として、導電体５４２ｂと重畳する領域に設けられている。具体的には、導電体５４２ｂと重畳する領域において、図２４Ａに示す絶縁体５７１、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５７６、及び絶縁体５８１、更に図２３に示す絶縁体５８２、及び絶縁体５８６には開口部が形成されており、導電体５４０ｂは、当該開口部の内側に設けられている。なお、絶縁体５８２、及び絶縁体５８６については後述する。
【0509】
さらに、図２４Ａに示すとおり、導電体５４２ａと重畳する領域の開口部の側面と導電体５４０ａとの間には、不純物に対してバリア性を有する絶縁体として、絶縁体５４１ａを設けてもよい。同様に、導電体５４２ｂと重畳する領域の開口部の側面と導電体５４０ｂとの間には、不純物に対してバリア性を有する絶縁体として、絶縁体５４１ｂを設けてもよい。なお、本明細書等では、絶縁体５４１ａ、及び絶縁体５４１ｂをまとめて絶縁体５４１と呼ぶこととする。
【0510】
導電体５４０ａおよび導電体５４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５４０ａおよび導電体５４０ｂは積層構造としてもよい。
【0511】
また、導電体５４０を積層構造とする場合、絶縁体５７４、絶縁体５７６、絶縁体５８１、絶縁体５８０、絶縁体５４４、および絶縁体５７１の近傍に配置される第１の導電体には、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、水、水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。また、絶縁体５７６より上層に含まれる水、水素などの不純物が、導電体５４０ａおよび導電体５４０ｂを通じて酸化物５３０に混入することを抑制することができる。
【0512】
絶縁体５４１ａおよび絶縁体５４１ｂとしては、絶縁体５４４などに用いることができるバリア絶縁膜を用いればよい。例えば、絶縁体５４１ａおよび絶縁体５４１ｂとして、窒化シリコン、酸化アルミニウム、窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体５４１ａおよび絶縁体５４１ｂは、絶縁体５７４、絶縁体５７６、および絶縁体５７１に接して設けられるので、絶縁体５８０などに含まれる水、水素などの不純物が、導電体５４０ａおよび導電体５４０ｂを通じて酸化物５３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体５８０に含まれる酸素が導電体５４０ａおよび導電体５４０ｂに吸収されるのを防ぐことができる。
【0513】
絶縁体５４１ａおよび絶縁体５４１ｂを、図２４Ａに示すように積層構造にする場合、絶縁体５８０などの開口の内壁に接する第１の絶縁体と、その内側の第２の絶縁体は、酸素に対するバリア絶縁膜と、水素に対するバリア絶縁膜を組み合わせて用いることが好ましい。
【0514】
例えば、第１の絶縁体として、ＡＬＤ法で成膜された酸化アルミニウムを用い、第２の絶縁体として、ＰＥＡＬＤ法で成膜された窒化シリコンを用いればよい。このような構成にすることで、導電体５４０の酸化を抑制し、さらに、導電体５４０に水素が混入するのを低減することができる。
【0515】
なお、トランジスタ５００では、絶縁体５４１の第１の絶縁体および絶縁体５４１の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体５４１を単層、または３層以上の積層構造として設ける構成にしてもよい。また、トランジスタ５００では、導電体５４０の第１の導電体および導電体５４０の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５４０を単層、または３層以上の積層構造として設ける構成にしてもよい。
【0516】
また、図２３に示すとおり、導電体５４０ａの上部、および導電体５４０ｂの上部に接して配線として機能する導電体６１０、導電体６１２などを配置してもよい。導電体６１０、導電体６１２は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもすることができる。具体的には、例えば、当該導電体は、チタン、または窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
【0517】
なお、本発明の一隊の半導体装置に含まれるトランジスタの構造は、図２３、図２４Ａ、図２４Ｂ、及び図２５に示したトランジスタ５００に限定されない。本発明の一隊の半導体装置に含まれるトランジスタの構造は、状況に応じて、変更してもよい。
【0518】
例えば、図２３、図２４Ａ、図２４Ｂ、及び図２５に示すトランジスタ５００は、図２７に示す構成としてもよい。図２７のトランジスタは、酸化物５４３ａ、及び酸化物５４３ｂを有する点で、図２３、図２４Ａ、図２４Ｂ、及び図２５に示すトランジスタ５００と異なっている。なお、本明細書等では、酸化物５４３ａ、及び酸化物５４３ｂをまとめて酸化物５４３と呼ぶこととする。また、図２７のトランジスタのチャネル幅方向の断面の構成については、図２４Ｂ示すトランジスタ５００の断面と同様の構成とすることができる。
【0519】
酸化物５４３ａは、酸化物５３０ｂと導電体５４２ａの間に設けられ、酸化物５４３ｂは、酸化物５３０ｂと導電体５４２ｂの間に設けられる。ここで、酸化物５４３ａは、酸化物５３０ｂの上面、および導電体５４２ａの下面に接することが好ましい。また、酸化物５４３ｂは、酸化物５３０ｂの上面、および導電体５４２ｂの下面に接することが好ましい。
【0520】
酸化物５４３は、酸素の透過を抑制する機能を有することが好ましい。ソース電極、ドレイン電極として機能する導電体５４２と酸化物５３０ｂとの間に酸素の透過を抑制する機能を有する酸化物５４３を配置することで、導電体５４２と、酸化物５３０ｂとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ５００の電気特性、電界効果移動度、および信頼性を向上させることができる場合がある。
【0521】
また、酸化物５４３として、元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物５４３は、酸化物５３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、酸化物５４３として、酸化ガリウムを用いてもよい。また、酸化物５４３として、Ｉｎ－Ｍ－Ｚｎ酸化物等の金属酸化物を用いてもよい。具体的には、酸化物に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５４３の膜厚は、０．５ｎｍ以上、又は１ｎｍ以上であることが好ましく、かつ２ｎｍ以下、３ｎｍ以下、又は５ｎｍ以下であることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。また、酸化物５４３は、結晶性を有すると好ましい。酸化物５４３が結晶性を有する場合、酸化物５３０中の酸素の放出を好適に抑制することが出来る。例えば、酸化物５４３としては、六方晶などの結晶構造であれば、酸化物５３０中の酸素の放出を抑制できる場合がある。
【0522】
絶縁体５８１上には、絶縁体５８２が設けられ、絶縁体５８２上には絶縁体５８６が設けられている。
【0523】
絶縁体５８２は、酸素、水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
【0524】
また、絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
【0525】
続いて、図２３、及び図２５に示す半導体装置に含まれている。容量素子６００、及びその周辺の配線、又はプラグについて説明する。なお、図２３、及び図２５に示すトランジスタ５００の上方には、容量素子６００と、配線、及び／又はプラグが設けられている。
【0526】
容量素子６００は、一例として、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
【0527】
導電体５４０ａ又は導電体５４０ｂの一方、導電体５４６、及び絶縁体５８６上には、導電体６１０が設けられている。導電体６１０は、容量素子６００の一対の電極の一方としての機能を有する。
【0528】
また、導電体５４０ａ、又は導電体５４０ｂの他方、及び絶縁体５８６上には、導電体６１２が設けられる。導電体６１２は、トランジスタ５００と、上方に配置される回路素子、配線等と、を電気的に接続するプラグ、配線、端子などとしての機能を有する。具体的には、例えば、導電体６１２は、実施の形態１で説明する半導体装置ＳＤＶ１における配線ＷＤＬなどとすることができる。
【0529】
なお、導電体６１２、及び導電体６１０は、同時に形成してもよい。
【0530】
導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
【0531】
図２３では、導電体６１２、及び導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
【0532】
絶縁体５８６、導電体６１０上には、絶縁体６３０が設けられている。絶縁体６３０は、容量素子６００の一対の電極に挟まれる誘電体として機能する。
【0533】
絶縁体６３０としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、酸化ジルコニウムなどを用いることができる。また、絶縁体６３０は、上述した材料を用いて、積層または単層として設けることができる。
【0534】
また、例えば、絶縁体６３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ－ｋ）材料との積層構造を用いてもよい。当該構成により、容量素子６００は、高誘電率（ｈｉｇｈ－ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子６００の静電破壊を抑制することができる。
【0535】
なお、高誘電率（ｈｉｇｈ－ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
【0536】
または、絶縁体６３０は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）などのｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いてもよい。また、絶縁体６３０としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタ、容量素子のリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。
【0537】
絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。導電体６１０は、容量素子６００の一対の電極の一方としての機能を有する。また、例えば、導電体６２０は、実施の形態１で説明する半導体装置ＳＤＶ１における配線ＷＷＬＢなどとすることができる。
【0538】
なお、導電体６２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）、Ａｌ（アルミニウム）等を用いればよい。また、例えば、導電体６２０は、導電体６１０に適用できる材料を用いることができる。また、導電体６２０は、単層構造ではなく、２層以上の積層構造としてもよい。
【0539】
導電体６２０、及び絶縁体６３０上には、絶縁体６４０が設けられている。絶縁体６４０としては、例えば、トランジスタ５００が設けられている領域に、水素、不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
【0540】
絶縁体６４０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。そのため、絶縁体６５０としては、例えば、絶縁体３２４に適用できる材料とすることができる。
【0541】
【0542】
また、容量素子６００の上方には、配線層を設けてもよい。例えば、図２３において、絶縁体４１１、絶縁体４１２、絶縁体４１３、及び絶縁体４１４が、絶縁体６５０の上方に、順に設けられている。また、絶縁体４１１、絶縁体４１２、及び絶縁体４１３には、プラグ、又は配線として機能する導電体４１６が設けられている構成を示している。また、導電体４１６は、一例として、後述する導電体６６０に重畳する領域に設けることができる。
【0543】
また、絶縁体６３０、絶縁体６４０、及び絶縁体６５０には、導電体６１２と重畳する領域に開口部が設けられ、当該開口部を埋めるように導電体６６０が設けられている。導電体６６０は、上述した配線層に含まれている導電体４１６に電気的に接続するプラグ、配線として機能する。
【0544】
絶縁体４１１、及び絶縁体４１４は、例えば、絶縁体３２４などと同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。そのため、絶縁体４１１、及び絶縁体４１４としては、例えば、絶縁体３２４などに適用できる材料を用いることができる。
【0545】
絶縁体４１２、及び絶縁体４１３は、例えば、絶縁体３２６と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。
【0546】
また、導電体６１２、及び導電体４１６は、例えば、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
【0547】
酸化物半導体を有するトランジスタを用いた半導体装置として、本実施の形態で説明した本構造を適用することにより、当該トランジスタの電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。
【0548】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【0549】
（実施の形態６）
本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物（以下、酸化物半導体ともいう。）について説明する。
本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物（以下、酸化物半導体ともいう。）について説明する。
【0550】
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
【0551】
＜結晶構造の分類＞
まず、酸化物半導体における、結晶構造の分類について、図２８Ａを用いて説明を行う。図２８Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
まず、酸化物半導体における、結晶構造の分類について、図２８Ａを用いて説明を行う。図２８Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
【0552】
図２８Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）が含まれる（ｅｘｃｌｕｄｉｎｇ ｓｉｎｇｌｅ ｃｒｙｓｔａｌ ａｎｄ ｐｏｌｙ ｃｒｙｓｔａｌ）。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、ｐｏｌｙ ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、及びｐｏｌｙ ｃｒｙｓｔａｌが含まれる。
【0553】
なお、図２８Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ ｃｒｙｓｔａｌｌｉｎｅ ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」及び、「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
【0554】
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ－ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ－Ｉｎｃｉｄｅｎｃｅ ＸＲＤ）測定で得られるＸＲＤスペクトルを図２８Ｂに示す（横軸は２θ［ｄｅｇ．］とし、また、縦軸は強度（Ｉｎｔｅｎｓｉｔｙ）を任意単位（ａ．ｕ．）で表している）。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ－Ｂｏｈｌｉｎ法ともいう。以降、図２８Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図２８Ｂに示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図２８Ｂに示すＣＡＡＣ－ＩＧＺＯ膜の厚さは、５００ｎｍである。
【0555】
図２８Ｂに示すように、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図２８Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
【0556】
また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ Ｂｅａｍ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ－ＩＧＺＯ膜の回折パターンを、図２８Ｃに示す。図２８Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図２８Ｃに示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
【0557】
図２８Ｃに示すように、ＣＡＡＣ－ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
【0558】
＜＜酸化物半導体の構造＞＞
なお、酸化物半導体は、結晶構造に着目した場合、図２８Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ－ＯＳ、及びｎｃ－ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
なお、酸化物半導体は、結晶構造に着目した場合、図２８Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ－ＯＳ、及びｎｃ－ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
【0559】
ここで、上述のＣＡＡＣ－ＯＳ、ｎｃ－ＯＳ、及びａ－ｌｉｋｅ ＯＳの詳細について、説明を行う。
【0560】
［ＣＡＡＣ－ＯＳ］
ＣＡＡＣ－ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ－ＯＳ膜の厚さ方向、ＣＡＡＣ－ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ－ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ－ＯＳは、ａ－ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ－ＯＳは、ｃ軸配向し、ａ－ｂ面方向には明らかな配向をしていない酸化物半導体である。
ＣＡＡＣ－ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ－ＯＳ膜の厚さ方向、ＣＡＡＣ－ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ－ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ－ＯＳは、ａ－ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ－ＯＳは、ｃ軸配向し、ａ－ｂ面方向には明らかな配向をしていない酸化物半導体である。
【0561】
なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
【0562】
また、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ－ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
【0563】
ＣＡＡＣ－ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ－ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
【0564】
また、例えば、ＣＡＡＣ－ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
【0565】
上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないこと、金属原子が置換することで原子間の結合距離が変化すること、などによって、歪みを許容することができるためと考えられる。
【0566】
なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ－ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ－ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ－Ｚｎ酸化物、及びＩｎ－Ｇａ－Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
【0567】
ＣＡＡＣ－ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ－ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入、欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物、欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ－ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ－ＯＳを用いると、製造工程の自由度を広げることが可能となる。
【0568】
［ｎｃ－ＯＳ］
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ－ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳ、及び非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ－ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ－ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳ、及び非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ－ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
【0569】
［ａ－ｌｉｋｅ ＯＳ］
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。また、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、膜中の水素濃度が高い。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。また、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、膜中の水素濃度が高い。
【0570】
＜＜酸化物半導体の構成＞＞
次に、上述のＣＡＣ－ＯＳの詳細について、説明を行う。なお、ＣＡＣ－ＯＳは材料構成に関する。
次に、上述のＣＡＣ－ＯＳの詳細について、説明を行う。なお、ＣＡＣ－ＯＳは材料構成に関する。
【0571】
［ＣＡＣ－ＯＳ］
ＣＡＣ－ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
ＣＡＣ－ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
【0572】
さらに、ＣＡＣ－ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ－ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
【0573】
ここで、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ－ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ－ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
【0574】
具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
【0575】
なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
【0576】
例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
【0577】
ＣＡＣ－ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳに付与することができる。つまり、ＣＡＣ－ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ－ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
【0578】
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ＣＡＣ－ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
【0579】
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
【0580】
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【0581】
トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ－３以下、好ましくは１×１０１５ｃｍ－３以下、さらに好ましくは１×１０１３ｃｍ－３以下、より好ましくは１×１０１１ｃｍ－３以下、さらに好ましくは１×１０１０ｃｍ－３未満であり、１×１０－９ｃｍ－３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体を呼称する場合がある。
【0582】
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【0583】
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【0584】
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【0585】
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
ここで、酸化物半導体中における各不純物の影響について説明する。
【0586】
酸化物半導体において、第１４族元素の一つであるシリコン、又は炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコン又は炭素の濃度と、酸化物半導体との界面近傍のシリコン、又は炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【0587】
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【0588】
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
【0589】
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
【0590】
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【0591】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【0592】
（実施の形態７）
本実施の形態は、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、及び当該半導体装置が組み込まれた電子部品の一例を示す。
本実施の形態は、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、及び当該半導体装置が組み込まれた電子部品の一例を示す。
【0593】
＜半導体ウェハ＞
初めに、半導体装置などが形成された半導体ウェハの例を、図２９Ａを用いて説明する。
初めに、半導体装置などが形成された半導体ウェハの例を、図２９Ａを用いて説明する。
【0594】
図２９Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
【0595】
半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１の薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
【0596】
次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼称する場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けることが好ましい。
【0597】
ダイシング工程を行うことにより、図２９Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにすることが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
【0598】
なお、本発明の一態様の素子基板の形状は、図２９Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
【0599】
＜電子部品＞
図２９Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図２９Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。なお、図２９Ｃに示すとおり、チップ４８００ａは、回路部４８０２が積層された構成としてもよい。図２９Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
図２９Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図２９Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。なお、図２９Ｃに示すとおり、チップ４８００ａは、回路部４８０２が積層された構成としてもよい。図２９Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
【0600】
図２９Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の半導体装置４７１０が設けられている。
【0601】
電子部品４７３０では、半導体装置４７１０を有する。半導体装置４７１０としては、例えば、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。
【0602】
パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
【0603】
インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼称する場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を用いることも出来る。
【0604】
インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
【0605】
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
【0606】
また、シリコンインターポーザを用いたＳｉＰ、ＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
【0607】
また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
【0608】
電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図２９Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。
【0609】
電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）などの実装方法を用いることができる。
【0610】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【0611】
（実施の形態８）
本実施の形態では、上記実施の形態で説明した半導体装置を有する電子機器の一例について説明する。なお、図３０には、当該半導体装置を有する電子部品４７００が各電子機器に含まれている様子を図示している。
本実施の形態では、上記実施の形態で説明した半導体装置を有する電子機器の一例について説明する。なお、図３０には、当該半導体装置を有する電子部品４７００が各電子機器に含まれている様子を図示している。
【0612】
［携帯電話］
図３０に示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
図３０に示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
【0613】
情報端末５５００は、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５５１１に表示するアプリケーション、表示部５５１１に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５５１１に表示するアプリケーション、指紋、声紋などの生体認証を行うアプリケーションなどが挙げられる。
【0614】
［ウェアラブル端末］
また、図３０には、ウェアラブル端末の一例として腕時計型の情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。
また、図３０には、ウェアラブル端末の一例として腕時計型の情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。
【0615】
ウェアラブル端末は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、ウェアラブル端末を装着した人の健康状態を管理するアプリケーション、目的地を入力することで最適な道を選択して誘導するナビゲーションシステムなどが挙げられる。
【0616】
［情報端末］
また、図３０には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
また、図３０には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
【0617】
デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末５３００を用いることで、新規の人工知能の開発を行うことができる。
【0618】
なお、上述では、電子機器としてスマートフォン、デスクトップ用情報端末、ウェアラブル端末を例として、それぞれ図３０に図示したが、スマートフォン、デスクトップ用情報端末、ウェアラブル端末以外の情報端末を適用することができる。スマートフォン、デスクトップ用情報端末、ウェアラブル端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
【0619】
［電化製品］
また、図３０には、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
また、図３０には、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
【0620】
電気冷凍冷蔵庫５８００に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
【0621】
本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ（Ｉｎｄｕｃｔｉｏｎ Ｈｅａｔｉｎｇ）調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
【0622】
［ゲーム機］
また、図３０には、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
また、図３０には、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
【0623】
更に、図３０には、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図３０に示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネル、スティック、回転式つまみ、スライド式つまみなどを備えることができる。また、コントローラ７５２２は、図３０に示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ Ｐｅｒｓｏｎ Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、及び／又は音声によって操作する形式としてもよい。
【0624】
また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
【0625】
携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
【0626】
更に、携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有する携帯ゲーム機５２００を実現することができる。
【0627】
本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５２００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
【0628】
また、携帯ゲーム機５２００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
【0629】
図３０では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
【0630】
［移動体］
上記実施の形態で説明した半導体装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
上記実施の形態で説明した半導体装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
【0631】
図３０には移動体の一例である自動車５７００が図示されている。
【0632】
自動車５７００の運転席周辺には、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することができるインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
【0633】
特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。
【0634】
上記実施の形態で説明した半導体装置は人工知能の構成要素として適用できるため、例えば、当該半導体装置を自動車５７００の自動運転システムに用いることができる。また、当該半導体装置を道路案内、危険予測などを行うシステムに用いることができる。当該表示装置には、道路案内、危険予測などの情報を表示する構成としてもよい。
【0635】
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様の半導体装置を適用して、人工知能を利用したシステムを付与することができる。
【0636】
［カメラ］
上記実施の形態で説明した半導体装置は、カメラに適用することができる。
上記実施の形態で説明した半導体装置は、カメラに適用することができる。
【0637】
図３０には、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作ボタン６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置、ビューファインダー等を別途装着することができる構成としてもよい。
【0638】
デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
【0639】
更に、デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有するデジタルカメラ６２４０を実現することができる。人工知能を利用することによって、デジタルカメラ６２４０は、顔、物体など被写体を自動的に認識する機能、又は当該被写体に合わせたピント調節、環境に合わせて自動的にフラッシュを焚く機能、撮像した画像を調色する機能などを有することができる。
【0640】
［ビデオカメラ］
上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。
上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。
【0641】
図３０には、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作キー６３０４、レンズ６３０５、接続部６３０６等を有する。操作キー６３０４及びレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
【0642】
ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。人工知能を利用することによって、ビデオカメラ６３００は、エンコードの際に、人工知能によるパターン認識を行うことができる。このパターン認識によって、連続する撮像画像データに含まれる人、動物、物体などの差分データを算出して、データの圧縮を行うことができる。
【0643】
［ＰＣ用の拡張デバイス］
上記実施の形態で説明した半導体装置は、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
上記実施の形態で説明した半導体装置は、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
【0644】
図３１Ａは、当該拡張デバイスの一例として、持ち運びのできる、演算処理が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）などでＰＣに接続することで、当該チップによる演算処理を行うことができる。なお、図３１Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
【0645】
拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した半導体装置などを駆動する回路が設けられている。例えば、基板６１０４には、チップ６１０５（例えば、上記実施の形態で説明した半導体装置、電子部品４７００、メモリチップなど。）、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
【0646】
拡張デバイス６１００をＰＣなど用いることにより、当該ＰＣの演算処理能力を高くすることができる。これにより、処理能力の足りないＰＣでも、例えば、人工知能、動画処理などの演算を行うことができる。
【0647】
［放送システム］
上記実施の形態で説明した半導体装置は、放送システムに適用することができる。
上記実施の形態で説明した半導体装置は、放送システムに適用することができる。
【0648】
図３１Ｂは、放送システムにおけるデータ伝送を模式的に示している。具体的には、図３１Ｂは、放送局５６８０から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）５６００に届くまでの経路を示している。ＴＶ５６００は、受信装置を備え（図示しない。）、アンテナ５６５０で受信された放送信号は、当該受信装置を介して、ＴＶ５６００に送信される。
【0649】
図３１Ｂでは、アンテナ５６５０は、ＵＨＦ（Ｕｌｔｒａ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ）アンテナを図示しているが、アンテナ５６５０としては、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなども適用できる。
【0650】
電波５６７５Ａ、電波５６７５Ｂは地上波放送用の放送信号であり、電波塔５６７０は受信した電波５６７５Ａを増幅して、電波５６７５Ｂの送信を行う。各家庭では、アンテナ５６５０で電波５６７５Ｂを受信することで、ＴＶ５６００で地上波放送を視聴することができる。なお、放送システムは、図３１Ｂに示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。
【0651】
上述した放送システムは、上記実施の形態で説明した半導体装置を適用して、人工知能を利用した放送システムとしてもよい。放送局５６８０から各家庭のＴＶ５６００に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ５６５０が当該放送データを受信したとき、ＴＶ５６００に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いＴＶ５６００で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。
【0652】
上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン（ＵＨＤＴＶ：４Ｋ、８Ｋ）放送に対して好適である。
【0653】
また、ＴＶ５６００側における人工知能の応用として、例えば、ＴＶ５６００に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。
【0654】
［認証システム］
上記実施の形態で説明した半導体装置は、認証システムに適用することができる。
上記実施の形態で説明した半導体装置は、認証システムに適用することができる。
【0655】
図３１Ｃは、掌紋認証装置を示しており、筐体６４３１、表示部６４３２、掌紋読み取り部６４３３、配線６４３４を有している。
【0656】
図３１Ｃには、掌紋認証装置が手６４３５の掌紋を取得する様子を示している。取得した掌紋は、人工知能を利用したパターン認識の処理が行われ、当該掌紋が本人のものであるかどうかの判別を行うことができる。これにより、セキュリティの高い認証を行うシステムを構築することができる。また、本発明の一態様に係る認証システムは、掌紋認証装置に限定されず、指紋、静脈、顔、虹彩、声紋、遺伝子、体格などの生体情報を取得して生体認証を行う装置であってもよい。
【0657】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【実施例1】
【0658】
本実施例では、実施の形態１で説明した回路ＭＣが乗算セルとして適切に動作するかを確認するためのシミュレーションを行った結果について説明する。
【0659】
当該シミュレーションとしては、図４に示す回路ＭＣの構成を回路シミュレータに入力して、トランジスタＭ２の第１端子－第２端子間に流れる電流ＩＷと、トランジスタＭ６の第１端子－第２端子間に流れる電流ＩＸと、トランジスタＭ９の第１端子－第２端子間に流れる電流ＩＢとして、トランジスタＭ１０の第１端子－第２端子間（配線ＯＬ）に流れる出力電流を計算した。
【0660】
【0661】
トランジスタＭ２のゲートに保持する電圧は、一例として、０．０１Ｖ刻みとして、０．２５Ｖから０．３２Ｖまでの電圧範囲の電位とした。
【0662】
また、配線ＸＤＬに入力した電位、つまりトランジスタＭ６のゲートに入力した電位は、一例として、０．０２Ｖ刻みとして、０．２Ｖから０．３４Ｖまでの電圧範囲の電位とした。
【0663】
また、配線ＢＤＬに入力した電位、つまりトランジスタＭ９のゲートに入力した電位は、一例として、常に０．３４Ｖとした。
【0664】
ここで、上述した電圧の入力条件で、シミュレーションで得られた出力電流のグラフを図３２Ａに示す。図３２Ａの横軸は、理論上期待される出力電流の大きさを示し、縦軸は、シミュレーションで計算された出力電流の大きさを示している。図３２Ａのグラフの結果から、シミュレーションで計算された出力電流の大きさは、理論上期待される出力電流の大きさと、概ね一致していることが確認できた。
【0665】
また、上記のシミュレーションで用いた回路の演算効率を図３２Ｂに示す。図３２Ｂの横軸は、シミュレーションで計算された出力電流の大きさを示し、図３２Ｂの縦軸は、演算効率を示している。図３２Ｂのとおり、演算効率は出力電流毎に異なっているが、全ての出力電流において、その演算効率が１００ＴＯＰＳ／Ｗ以上となっていることを確認できた。
【実施例2】
【0666】
次に、実施の形態１で説明した回路ＨＣ２、回路ＨＣ５乃至回路ＨＣ１０などが設けられたトランジスタにおいて、当該トランジスタのしきい値電圧とそのバックゲート－ソース間電圧の関係について、説明する。
【0667】
初めに、シミュレーションで用いた回路構成について説明する。図３３は、当該シミュレーションに用いた回路構成であって、トランジスタＭＳと、トランジスタＢＴｒと、容量ＢＣと、を有する。しきい値電圧を調整するトランジスタは、トランジスタＭＳであって、トランジスタＭＳは、例えば、図３の回路ＭＣにおけるトランジスタＭ２、トランジスタＭ５乃至トランジスタＭ１０に相当する。また、トランジスタＢＴｒと、容量ＢＣと、は、回路ＨＣに含まれており、回路ＨＣは、例えば、図３の回路ＭＣにおける回路ＨＣ２、回路ＨＣ５、回路ＨＣ６、回路ＨＣ７、回路ＨＣ８、回路ＨＣ９、回路ＨＣ１０に相当する。また、トランジスタＭＳのバックゲート－ソース（端子ＳＴ１）間の電圧Ｖｂｓは、容量ＢＣによって保持できるものとする。
【0668】
トランジスタＭＳのしきい値電圧Ｖｓｈがおよそ０．１Ｖから０．４５Ｖまでの範囲であるとき、ゲート（端子ＧＴ）－ソース（端子ＳＴ１）間電圧が０Ｖの条件でトランジスタＭＳの第１端子－第２端子間に１．０×１０－１４Ａの電流を流す場合を考える。図３３の回路構成、及び上記条件を基にシミュレーションを行った結果、Ｖｂｓを０Ｖから２．５Ｖまでの電圧範囲で制御することによって、ゲート（端子ＧＴ）－ソース（端子ＳＴ１）間電圧が０Ｖの条件でトランジスタＭＳの第１端子－第２端子間に概ね１．０×１０－１４Ａの電流を流すことができる結果となった。また、トランジスタＭＳのしきい値電圧Ｖｓｈと、トランジスタＭＳのバックゲート－ソース（端子ＳＴ１）間の電圧Ｖｂｓと、の関係は図３４のとおりとなった。
【0669】
上記のシミュレーションの結果より、図３３に示す回路ＨＣ（図３の回路ＨＣ２、回路ＨＣ５乃至回路ＨＣ１０に相当）を、しきい値電圧の制御を行うトランジスタＭＳ（図３のトランジスタＭ２、トランジスタＭ５乃至トランジスタＭ１０に相当）のバックゲートに電気的に接続することによって、トランジスタＭＳのしきい値電圧が適切に制御できることが確認できた。
【符号の説明】
【0670】
ＳＤＶ１：半導体装置、ＳＤＶ１－１：半導体装置、ＳＤＶ１－２：半導体装置、ＳＤＶ２：半導体装置、ＳＤＶ３：半導体装置、ＳＤＶ４：半導体装置、ＳＤＶ５：半導体装置、ＣＡ：セルアレイ、ＭＣ：回路、ＭＣ［１，１］：回路、ＭＣ［１，ｎ］：回路、ＭＣ［ｈ，１］：回路、ＭＣ［ｈ，ｎ］：回路、ＭＣ［ｍ－ｈ＋１，１］：回路、ＭＣ［ｍ－ｈ＋１，ｎ］：回路、ＭＣ［ｍ，１］：回路、ＭＣ［ｍ，ｎ］：回路、ＭＣ［１］：回路、ＭＣ［ｈ］：回路、ＭＣ［ｍ－ｈ＋１］：回路、ＭＣ［ｍ］：回路、ＷＤＣ：回路、ＷＤＩＣ：回路、ＷＤＩＣａ：回路、ＸＤＣ：回路、ＢＤＣ：回路、ＷＷＣ：回路、ＸＷＣ：回路、ＢＧＣ：回路、ＡＣＴＶ：回路、ＡＤＲ［１］：回路、ＡＤＲ［ｎ］：回路、ＡＣＦ：回路、ＨＣ２：回路、ＨＣ５：回路、ＨＣ６：回路、ＨＣ７：回路、ＨＣ８：回路、ＨＣ９：回路、ＨＣ１０：回路、ＨＣ：回路、ＩＳＣ：回路、ＰＥ：回路、ＰＥ［１］：回路、ＰＥ［ｈ］：回路、ＰＥ［ｍ－ｈ＋１］：回路、ＰＥ［ｍ］：回路、ＰＥＡ：回路、ＰＤＡ：回路、ＩＭＡ：撮像領域、ＣＳ：電流源、ＩＮＶ１：インバータ回路、ＩＮＶ２：インバータ回路、ＩＮＶ３：インバータ回路、ＮＤ：ＮＡＮＤ回路、ＬＥ：負荷、ＣＳ１：電流源、ＣＳ２：電流源、ＣＳ３：電流源、ＣＳ４：電流源、Ｍ１：トランジスタ、Ｍ２：トランジスタ、Ｍ２ａ：トランジスタ、Ｍ２ｂ：トランジスタ、Ｍ２Ａ：トランジスタ、Ｍ２Ａａ：トランジスタ、Ｍ２Ａｂ：トランジスタ、Ｍ３：トランジスタ、Ｍ３ａ：トランジスタ、Ｍ３ｂ：トランジスタ、Ｍ３Ａ：トランジスタ、Ｍ３Ａａ：トランジスタ、Ｍ３Ａｂ：トランジスタ、Ｍ４：トランジスタ、Ｍ４ａ：トランジスタ、Ｍ４ｂ：トランジスタ、Ｍ５：トランジスタ、Ｍ５ａ：トランジスタ、Ｍ５ｂ：トランジスタ、Ｍ６：トランジスタ、Ｍ６ａ：トランジスタ、Ｍ６ｂ：トランジスタ、Ｍ６Ａ：トランジスタ、Ｍ６Ａａ：トランジスタ、Ｍ６Ａｂ：トランジスタ、Ｍ７：トランジスタ、Ｍ７ａ：トランジスタ、Ｍ７ｂ：トランジスタ、Ｍ８：トランジスタ、Ｍ８ａ：トランジスタ、Ｍ８ｂ：トランジスタ、Ｍ９：トランジスタ、Ｍ９ａ：トランジスタ、Ｍ９ｂ：トランジスタ、Ｍ１０：トランジスタ、Ｍ１０ａ：トランジスタ、Ｍ１０ｂ：トランジスタ、Ｍ１１：トランジスタ、Ｍ１１ａ：トランジスタ、Ｍ１１ｂ：トランジスタ、Ｍ１２：トランジスタ、Ｍ１２ａ：トランジスタ、Ｍ１２ｂ：トランジスタ、Ｍ１３：トランジスタ、Ｍ１４：トランジスタ、Ｍ１５：トランジスタ、Ｍ１６：トランジスタ、Ｍ１７：トランジスタ、ＭＳ：トランジスタ、ＣＴ：トランジスタ、ＢＴｒ：トランジスタ、Ｔｒ１：トランジスタ、Ｔｒ１［１］：トランジスタ、Ｔｒ１［２］：トランジスタ、Ｔｒ１［Ｋ］：トランジスタ、Ｔｒ２：トランジスタ、Ｔｒ２［１］：トランジスタ、Ｔｒ２［２］：トランジスタ、Ｔｒ２［Ｋ］：トランジスタ、Ｔｒ３：トランジスタ、ＳＷＷ：スイッチ、ＰＤ：フォトダイオード、ＰＤ［１］：フォトダイオード、ＰＤ［ｈ］：フォトダイオード、ＰＤ［ｍ－ｈ＋１］：フォトダイオード、ＰＤ［ｍ］：フォトダイオード、Ｃ１：容量、Ｃ２：容量、Ｃ３：容量、Ｃ６：容量、ＣＧ：容量、ＢＣ：容量、ＷＷＬ：配線、ＷＷＬ［１］：配線、ＷＷＬ［ｍ］：配線、ＷＷＬＢ：配線、ＷＷＬＢ［１］：配線、ＷＷＬＢ［ｍ］：配線、ＷＤＬ：配線、ＷＤＬ［１］：配線、ＷＤＬ［ｎ］：配線、ＷＤＩＬ：配線、ＷＤＩＬ［１］：配線、ＷＤＩＬ［ｎ］：配線、ＸＤＬ：配線、ＸＤＬ［１］：配線、ＸＤＬ［ｈ］：配線、ＸＤＬ［ｍ－ｈ＋１］：配線、ＸＤＬ［ｍ］：配線、ＢＤＬ：配線、ＢＤＬ［１］：配線、ＢＤＬ［ｍ］：配線、ＢＧＬ：配線、ＢＧＬ［１］：配線、ＢＧＬ［ｍ］：配線、ＸＷＬ［１］：配線、ＸＷＬ［ｎ］：配線、ＯＬ：配線、ＯＬ［１］：配線、ＯＬ［ｎ］：配線、ＲＳＬ：配線、ＴＸＬ：配線、ＣＶＬ：配線、ＶＴＬ：配線、ＶＷＬ：配線、ＶＤＥ：配線、ＶＤＥ２：配線、ＶＤＥ３：配線、ＶＧＥ：配線、ＶＧＥ２：配線、ＶＧＥ３：配線、ＶＩＮＩＬ１：配線、ＶＤＤＬ：配線、ＢＷＬ２：配線、ＢＷＬ５：配線、ＢＷＬ６：配線、ＢＷＬ７：配線、ＢＷＬ８：配線、ＢＷＬ９：配線、ＢＷＬ１０：配線、ＢＧＬ２：配線、ＢＧＬ５：配線、ＢＧＬ６：配線、ＢＧＬ７：配線、ＢＧＬ８：配線、ＢＧＬ９：配線、ＢＧＬ１０：配線、ＢＧＬＡ：配線、ＺＬ：配線、ＺＬ［１］：配線、ＺＬ［ｎ］：配線、ＢＩＬ：配線、ＤＷ［１］：配線、ＤＷ［２］：配線、ＤＷ［Ｋ］：配線、ＩＭＬ：配線、ＰＩ：配線、ＶＴＨＬ：配線、ＩＴ：端子、ＯＴ：端子、Ｔ１：端子、Ｔ２：端子、ＧＴ：端子、ＳＴ：端子、ＢＳＥ：基板、ＳＩＬ：構造体、ＯＳＬ：構造体、ＯＳＬ１：構造体、ＯＳＬ２：構造体、ＰＤＬ：構造体、ＳＣＬ１：スクライブライン、ＳＣＬ２：スクライブライン、３００：トランジスタ、３１０：基板、３１０Ａ：基板、３１２：素子分離層、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、４１１：絶縁体、４１２：絶縁体、４１３：絶縁体、４１４：絶縁体、４１６：導電体、５００：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５１０：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｂａ：領域、５３０ｂｂ：領域、５３０ｂｃ：領域、５４０ａ：導電体、５４０ｂ：導電体、５４１ａ：絶縁体、５４１ｂ：絶縁体、５４２ａ：導電体、５４２ｂ：導電体、５４３ａ：酸化物、５４３ｂ：酸化物、５４４：絶縁体、５４６：導電体、５５０：絶縁体、５５０ａ：絶縁体、５５０ｂ：絶縁体、５５２：絶縁体、５５４：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７１ａ：絶縁体、５７１ｂ：絶縁体、５７４：絶縁体、５７６：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６００：容量素子、６１０：導電体、６１２：導電体、６２０：導電体、６３０：絶縁体、６４０：絶縁体、６５０：絶縁体、６６０：導電体、４７００：電子部品、４７０２：プリント基板、４７０４：実装基板、４７１０：半導体装置、４７１１：モールド、４７１２：ランド、４７１３：電極パッド、４７１４：ワイヤ、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケージ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：ディスプレイ、５３０３：キーボード、５５００：情報端末、５５１０：筐体、５５１１：表示部、５６００：ＴＶ、５６５０：アンテナ、５６７０：電波塔、５６７５Ａ：電波、５６７５Ｂ：電波、５６８０：放送局、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：操作子、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０５：チップ、６１０６：コントローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作ボタン、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：第１筐体、６３０２：第２筐体、６３０３：表示部、６３０４：操作キー、６３０５：レンズ、６３０６：接続部、６４３１：筐体、６４３２：表示部、６４３３：掌紋読み取り部、６４３４：配線、６４３５：手、７５００：据え置き型ゲーム機、７５２０：本体、７５２２：コントローラ
【図1】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図7A】
【図7B】
【図7C】
【図8A】
【図8B】
【図8C】
【図8D】
【図9A】
【図9B】
【図9C】
【図9D】
【図10】
【図11】
【図12】
【図13A】
【図13B】
【図14A】
【図14B】
【図14C】
【図14D】
【図15A】
【図15B】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21A】
【図21B】
【図22】
【図23】
【図24A】
【図24B】
【図24C】
【図25】
【図26A】
【図26B】
【図27】
【図28A】
【図28B】
【図28C】
【図29A】
【図29B】
【図29C】
【図29D】
【図30】
【図31A】
【図31B】
【図31C】
【図32A】
【図32B】
【図33】
【図34】