特許 7596395 トポロジカル量子コンピュータのためのヘテロ接合の事前スクリーニングおよびチューニング

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-29

(45)【発行日】2024-12-09

(54)【発明の名称】トポロジカル量子コンピュータのためのヘテロ接合の事前スクリーニングおよびチューニング

(51)【国際特許分類】

   G06N 10/20 20220101AFI20241202BHJP

【ＦＩ】

G06N10/20

【請求項の数】 15

(21)【出願番号】P 2022552304

(86)(22)【出願日】2021-01-20

(65)【公表番号】

(43)【公表日】2023-04-13

(86)【国際出願番号】 US2021014194

(87)【国際公開番号】W WO2021178060

(87)【国際公開日】2021-09-10

【審査請求日】2023-12-12

(31)【優先権主張番号】62/984,911

(32)【優先日】2020-03-04

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/886,670

(32)【優先日】2020-05-28

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】314015767

【氏名又は名称】マイクロソフト テクノロジー ライセンシング，エルエルシー

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】ピクリン，ドミトリー

(72)【発明者】

【氏名】トーマス，メイソン エル

(72)【発明者】

【氏名】ナヤク，チェタン ヴァスデオ

(72)【発明者】

【氏名】ルッチン，ロマン ミコラヨヴィッチ

(72)【発明者】

【氏名】ウィンクラー，ゲオルク ヴォルフガング

(72)【発明者】

【氏名】ヒート，セバスチャン

(72)【発明者】

【氏名】デ ランゲ，ジェスバータス

(72)【発明者】

【氏名】ヴァン ヘック，バーナード

(72)【発明者】

【氏名】マルティネス，エステバン エイドリアン

(72)【発明者】

【氏名】カスパリス，ルーカス

(72)【発明者】

【氏名】カルツィヒ，トーステン

【審査官】北川 純次

(56)【参考文献】

【文献】米国特許出願公開第２０１７／０１４１２８７（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０２０／００２７０３０（ＵＳ，Ａ１）

【文献】PAN, Haining et al.，Zero-bias conductance peaks in Majorana nanowires: the good, the bad, and the ugly，arXiv [online]，v1，Cornell University，2019年10月24日，pp. 1-32，[検索日 2024.10.22], インターネット: <URL: https://arxiv.org/abs/1910.11413v1>，<DOI: 10.48550/arXiv.1910.11413>

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｎ １０／００－１０／８０

Ｈ１０Ｎ ６０／００

(57)【特許請求の範囲】

【請求項1】

トポロジカル量子コンピュータのキュービット・レジスタにおいて使用するための半導体‐超伝導体ヘテロ接合を評価する方法であって、当該方法は、プロセッサと、該プロセッサに動作上結合されたコンピュータ・メモリとを有するコントローラによって実行されるものであり、当該方法は：
前記半導体‐超伝導体ヘテロ接合の無線周波数（RF）接合アドミタンスを測定してマッピング・データを得る段階と；
前記マッピング・データの解析によって、前記半導体‐超伝導体ヘテロ接合の破られていないトポロジカル位相と整合するパラメータ空間の一つまたは複数の領域を見出す段階と；
前記パラメータ空間の前記一つまたは複数の領域のそれぞれにおいて前記半導体‐超伝導体ヘテロ接合の非局所コンダクタンスを含むサブRFコンダクタンスを測定して洗練データを得る段階と；
前記洗練データの解析によって、前記パラメータ空間における前記破られていないトポロジカル位相の境界と、前記パラメータ空間の前記一つまたは複数の領域のうちの少なくとも1つについての前記半導体‐超伝導体ヘテロ接合のトポロジカル・ギャップとを見出す段階とを含む、
方法。

【請求項2】

前記マッピング・データの前記解析は、前記半導体‐超伝導体ヘテロ接合の両端からのゼロ・バイアス・ピーク・データに対する、密度ベースのクラスタリングを含む、請求項１に記載の方法。

【請求項3】

カッター・ゲート電圧における変動に対するZBPの安定性をチェックすることによって、前記一つまたは複数の領域のそれぞれにおけるゼロ・バイアス・ピーク（ZBP）を有効確認することをさらに含む、請求項１に記載の方法。

【請求項4】

前記洗練データの前記解析は、前記パラメータ空間の前記一つまたは複数の領域のそれぞれの領域の境界におけるギャップ閉鎖を検証することを含む、請求項１に記載の方法。

【請求項5】

前記半導体‐超伝導体ヘテロ接合は、類似して作成された半導体‐超伝導体ヘテロ接合の系列の一つであり、当該方法は、さらに、他の類似して作成された半導体‐超伝導体ヘテロ接合においてトポロジカル領域を見つける確率を計算するために、前記系列にわたるゼロ・バイアス・ピーク・データのメタ解析を含む、請求項１に記載の方法。

【請求項6】

前記サブRFコンダクタンスを測定することは、前記半導体‐超伝導体ヘテロ接合のエネルギー・ギャップを抽出するのに好適な局所および非局所コンダクタンス測定を実施することを含む、請求項１に記載の方法。

【請求項7】

前記半導体‐超伝導体ヘテロ接合は、半導体ワイヤと、前記半導体ワイヤの両端におけるアドミタンスおよびコンダクタンス測定をサポートする少なくとも3つの端子とを有する、請求項１に記載の方法。

【請求項8】

前記半導体‐超伝導体ヘテロ接合は、複数の静電制御端子を有する、請求項１に記載の方法。

【請求項9】

電子アドミタンス試験をサポートするように構成された少なくとも3つの端子を有する半導体‐超伝導体ヘテロ接合を製造し；
見出された前記境界およびトポロジカル・ギャップがそれぞれの所定の範囲内にある場合、前記半導体‐超伝導体ヘテロ接合を前記トポロジカル量子コンピュータのキュービット・レジスタに組み込むことをさらに含む、
請求項１に記載の方法。

【請求項10】

トポロジカル量子コンピュータのキュービット・レジスタにおいて使用するための半導体‐超伝導体ヘテロ接合を評価するように構成された装置であって、当該装置は：
プロセッサと、該プロセッサに動作上結合されたコンピュータ・メモリとを有するコントローラを有しており、前記コントローラは：
前記半導体‐超伝導体ヘテロ接合の無線周波数（RF）接合アドミタンスを測定して、マッピング・データを得る段階と；
前記マッピング・データの解析によって、前記半導体‐超伝導体ヘテロ接合の破られていないトポロジカル位相と整合するパラメータ空間の一つまたは複数の領域を見出す段階と；
前記パラメータ空間の前記一つまたは複数の領域のそれぞれにおいて、前記半導体‐超伝導体ヘテロ接合の非局所コンダクタンスを含むサブRFコンダクタンスを測定して、洗練データを得る段階と；
前記洗練データの解析によって、前記パラメータ空間における前記破られていないトポロジカル位相の境界と、前記パラメータ空間の前記一つまたは複数の領域のうちの少なくとも1つについての前記半導体‐超伝導体ヘテロ接合のトポロジカル・ギャップとを見出す段階とを実行するように構成されている、
装置。

【請求項11】

前記コントローラは、前記半導体‐超伝導体ヘテロ接合の両端から、ゼロ・バイアス・ピーク・データに対して密度ベースのクラスタリングを用いて、前記マッピング・データを解析するように構成されている、請求項１０に記載の装置。

【請求項12】

前記コントローラは、カッター・ゲート電圧における変動に対するZBPの安定性をチェックすることによって、前記一つまたは複数の領域のそれぞれにおけるゼロ・バイアス・ピーク（ZBP）を有効確認するようにさらに構成されている、請求項１０に記載の装置。

【請求項13】

前記コントローラは、前記パラメータ空間の前記一つまたは複数の領域のそれぞれの領域の境界におけるギャップ閉鎖を検証することによって、前記洗練データを解析するように構成されている、請求項１０に記載の装置。

【請求項14】

前記半導体‐超伝導体ヘテロ接合は、類似して作成された半導体‐超伝導体ヘテロ接合の系列の1つであり、前記コントローラは、別の類似して作成された半導体‐超伝導体ヘテロ接合においてトポロジカル領域を見出す確率を計算するために、前記系列にわたってゼロ・バイアス・ピーク・データをメタ解析するように構成されている、請求項１０に記載の装置。

【請求項15】

当該装置は、RFアドミタンス測定装置およびサブRFコンダクタンス測定装置に動作上結合される、請求項１０に記載の装置。

【発明の詳細な説明】

【背景技術】

【0001】

量子コンピュータは、量子力学現象に基づく、またはそれに影響される論理演算を実行するように構成された物理的機械である。そのような論理演算は、たとえば、数学的計算を含んでいてもよい。量子コンピュータ技術に対する現在の関心は、ある種のタイプの問題に適用された場合、適切に構成された量子コンピュータの計算効率が、実用可能などんな非量子コンピュータの計算効率をも上回る可能性があることを示唆する解析に動機づけられている。そのような問題は、自然のおよび人工的な量子系のコンピュータ・モデリング、整数因数分解、データ探索、ならびに連立線形方程式および機械学習に適用される関数最適化を含む。さらに、従来のコンピュータ論理構造の継続的な小型化は、最終的に、量子効果を示すナノスケールの論理コンポーネントの開発につながり、よって、量子計算の原理に従って対処されなければならないと予測されている。

【0002】

異なるタイプの量子コンピュータは、異なる量子力学的現象に基づいて動作する。「トポロジカル」量子コンピュータは、「組みひも化可能な」（braidable）準粒子をサポートすることができる物質の非アーベル位相に基づいて動作する量子コンピュータである。このタイプの量子コンピュータは、他のタイプの量子コンピュータに比べて量子デコヒーレンスの問題が起こりにくく、したがって、比較的障害耐性のある量子計算プラットフォームとして機能する可能性がある。

【発明の概要】

【課題を解決するための手段】

【0003】

本開示のある側面は、トポロジカル量子コンピュータのキュービット・レジスタにおいて使用するための半導体‐超伝導体ヘテロ接合を評価する方法に向けられる。この方法は、半導体‐超伝導体ヘテロ接合の無線周波数（RF）接合アドミタンスを測定してマッピング・データを得て、半導体‐超伝導体ヘテロ接合の破られていないトポロジカル位相と整合するパラメータ空間の一つ以上の領域を見出すことを含む。この方法はまた、パラメータ空間の前記一つまたは複数の領域のそれぞれにおいて半導体‐超伝導体ヘテロ接合の非局所コンダクタンスを含むサブRFコンダクタンスを測定して洗練データを得て、前記洗練データの解析によって、前記パラメータ空間の前記一つまたは複数の領域のうちの少なくとも1つについて、前記パラメータ空間における破られていないトポロジカル位相の境界および前記半導体‐超伝導体ヘテロ接合のトポロジカル・ギャップを見出すことを含む。

【0004】

この概要は、詳細な説明においてさらに記述される概念のセレクションを、簡略化された形で紹介するために提供される。この概要は、特許請求される主題事項の主要な特徴または本質的な特徴を特定することを意図したものではなく、また、特許請求される主題事項の範囲を限定するために使用されることを意図したものでもない。特許請求される主題は、本開示のいずれかの部分に記載されたいずれかのまたはすべての欠点を解決する実装に限定されない。

【図面の簡単な説明】

【0005】

【図1】例示的な量子コンピュータの諸側面を示す。

【0006】

【図2】量子コンピュータの1キュービットの量子状態を図的に表すブロッホ球を示す。

【0007】

【図3】量子コンピュータにおいて量子ゲート演算を行うための例示的な信号波形の諸側面を示す。

【0008】

【図4】線形テトロン・アレイを含む例示的なキュービット・アーキテクチャーの諸側面を示す。

【0009】

【図5】本明細書の諸方法に従って評価された例示的な半導体‐超伝導体ヘテロ接合デバイスの諸側面を示す。

【0010】

【図6】トポロジカル量子コンピュータのキュービット・レジスタにおいて使用するための半導体‐超伝導体ヘテロ接合を評価するための例示的方法の諸側面を示す。

【0011】

【図7】例示的な無線周波数（RF）反射測定試験回路の諸側面を示す。

【0012】

【図8】半導体‐超伝導体ヘテロ接合のRF接合アドミタンスを測定するための例示的方法の諸側面を示す。

【0013】

【図9】図8の方法からのデータの解析によって、半導体‐超伝導体ヘテロ接合の破られていないトポロジカル位相と整合するパラメータ空間の領域を見出すための例示的な方法の諸側面を示す。

【0014】

【図10】図9の方法によるマッピング・データの解析の諸側面を示す。

【0015】

【図11】例示的なサブRFコンダクタンス試験回路の諸側面を示す。

【0016】

【図12】半導体‐超伝導体ヘテロ接合のサブRFコンダクタンスを測定するための例示的方法の諸側面を示す。

【0017】

【図13】図12の方法からのデータの解析によって、パラメータ空間における破られていない位相の境界および半導体‐超伝導体ヘテロ接合のトポロジカル・ギャップを見出すための例示的な方法の諸側面を示す。

【0018】

【図14】図13の方法による洗練データの解析の諸側面を示す。

【0019】

【図15】半導体‐超伝導体ヘテロ接合の1Dモデルにおける半導体ワイヤの右端における平滑ポテンシャルの効果を示す。

【0020】

【図16】半導体‐超伝導体ヘテロ接合の1Dモデルにおける半導体ワイヤの中心における平滑ポテンシャルの効果を示す。

【0021】

【図17】半導体ワイヤの中心にポテンシャル・バンプを有する半導体‐超伝導体ヘテロ接合の1Dモデルについてのフィールド／プランジャー・パラメータ空間上のデータ解析の結果を示す。

【0022】

【図18】半導体‐超伝導体ヘテロ接合の強く無秩序化された1Dモデルのフィールド／プランジャー・パラメータ空間上のデータ解析の結果を示す。

【0023】

【図19】トポロジカル量子コンピュータのキュービット・レジスタにおいて使用するための半導体‐超伝導体ヘテロ接合を評価するように構成された例示的な装置の諸側面を示す。

【0024】

【図20】トポロジカル量子コンピュータを構築するための例示的方法の諸側面を示す。

【発明を実施するための形態】

【0025】

量子コンピュータ・アーキテクチャー
図1は、量子論理演算（後述）を実行するように構成された例示的な量子コンピュータ10の諸側面を示す。従来のコンピュータ・メモリはデジタル・データをビットのアレイに保持し、ビットごとの論理演算を実行するが、量子コンピュータはデータをキュービットのアレイに保持し、所望の論理を実現するためにキュービットに対して量子力学的に作用する。よって、図1の量子コンピュータ10は、キュービット14のアレイを含む少なくとも1つのキュービット・レジスタ12を含む。図示したキュービット・レジスタは、8キュービット長さであり、より長いおよびより短いキュービット・アレイを含むキュービット・レジスタや、任意の長さの2個以上のキュービット・レジスタを有する量子コンピュータも想定される。

【0026】

キュービット・レジスタ12のキュービット14は、量子コンピュータ10の所望のアーキテクチャーに応じて、さまざまな形をとることができる。本開示は、非アーベル・トポロジカル位相における準粒子として具現されるキュービットに関するが、キュービットは代替的に、以下を含んでいてもよい：非限定的な例として、超伝導ジョセフソン接合、トラップされたイオン、高微細キャビティに結合されたトラップされた原子、フラーレン内に閉じ込められた原子または分子、ホスト格子内に閉じ込められたイオンまたは中性ドーパント原子、離散的な空間的またはスピン電子状態を示す量子ドット、静電トラップを介して取り込まれた半導体接合における電子正孔、結合された量子細線対、磁気共鳴によってアドレッシング可能な原子核、ヘリウム中の自由電子、分子磁石、または金属様炭素ナノスフェア。より一般的には、各キュービット14は、実験的に測定および操作されることができる2つ以上の離散的な量子状態で存在しうる任意の粒子または粒子系を含みうる。たとえば、キュービットは、線形光学素子（たとえば、ミラー、ビームスプリッター、および移相器）を通る光伝搬の異なるモードに対応する複数の処理状態、ならびにボーズ‐アインシュタイン凝縮体内に蓄積された状態で実装されてもよい。

【0027】

図2は、個々のキュービット14のいくつかの量子力学的側面の図的な説明を提供するブロッホ球16の図解である。この記述では、ブロッホ球の北極と南極は、それぞれ標準基底ベクトルに対応する。ブロッホ球の表面上の点の集合は、キュービットのすべての可能な純粋状態を含み、一方、内部点は、すべての可能な混合状態に対応する。所与のキュービットの混合状態は、デコヒーレンスから生じることがあり、デコヒーレンスは、外部自由度に対する望ましくない結合のために生じることがある。

【0028】

ここで図1に戻ると、量子コンピュータ10はコントローラ18Aを含む。コントローラは、少なくとも1つのプロセッサ20Aと、関連するコンピュータ・メモリ22Aとを含む。コントローラ18Aのプロセッサ20Aは、量子コンピュータを遠隔操作できるようにするために、ネットワーク構成要素などの周辺構成要素に動作上結合されてもよい。コントローラ18Aのプロセッサ20Aは、中央処理装置（CPU）、グラフィックス処理装置（GPU）などの形をとることができる。そのようなものとして、コントローラは、古典的な電子構成要素を含んでいてもよい。「古典的」および「非量子的」という用語は、本明細書においては、任意の個々の粒子の量子状態を考慮することなく、粒子のアンサンブルとして正確にモデル化することができる任意の構成要素に適用される。古典的な電子コンポーネントは、たとえば、集積化されたマイクロリソグラフされたトランジスタ、抵抗器、およびキャパシタを含む。コンピュータ・メモリ22Aは、プロセッサ20Aにコントローラの何らかの機能またはプロセスを実行させるプログラム命令24Aを保持するように構成されてもよい。コンピュータ・メモリは、追加データ26Aを保持するように構成されてもよい。キュービット・レジスタ12が低温またはクライオジェニック・デバイスである例では、コントローラ18Aは、低温またはクライオジェニック温度で動作可能な構成要素、たとえば、77Kで動作させられるフィールド・プログラマブル・ゲート・アレイ（FPGA）を含むことができる。そのような例では、低温制御構成要素は、常温で動作可能なインターフェース構成要素に動作上結合されてもよい。

【0029】

量子コンピュータ10のコントローラ18Aは、複数の入力28を受領し、複数の出力30を提供するように構成される。入力および出力は、それぞれ、デジタルおよび／またはアナログ・ラインを含んでいてもよい。入力および出力の少なくとも一部は、データが量子コンピュータに提供される、および／または量子コンピュータから抽出されるデータラインであってもよい。他の入力は、それを介して量子コンピュータの動作を調節または他の仕方で制御することができる制御ラインを含んでいてもよい。

【0030】

コントローラ18Aは、量子インターフェース32を介してキュービット・レジスタ12に動作上結合される。量子インターフェースは、コントローラと双方向的にデータを交換するように構成される。量子インターフェースは、さらに、データに対応する信号を、キュービット・レジスタと双方向的に交換するように構成される。量子コンピュータ10のアーキテクチャーに応じて、そのような信号は、電気信号、磁気信号、および／または光信号を含んでいてもよい。量子インターフェースを通じて伝送される信号を介して、コントローラは、キュービット14のアレイの集合的な量子状態によって定義される、キュービット・レジスタに保持される量子状態に問い合わせる、または他の仕方で影響することができる。この目的に向け、量子インターフェースは、少なくとも1つの変調器34および少なくとも1つの復調器36を含み、それぞれは、キュービット・レジスタの一つまたは複数のキュービットに動作上結合される。各変調器は、コントローラから受領された変調データに基づいて、信号をキュービット・レジスタに出力するように構成される。各復調器は、キュービット・レジスタからの信号を感知し、その信号に基づいてコントローラにデータを出力するように構成される。復調器から受信されたデータは、いくつかの例では、キュービット・レジスタに保持された量子状態の測定に対する観測可能量の推定値であってもよい。

【0031】

いくつかの例では、変調器34からの好適に構成された信号は、一つまたは複数のキュービットに保持された量子状態の測定をトリガーするために、キュービット・レジスタ12の一つまたは複数のキュービット14と物理的に相互作用してもよい。次いで、復調器36は、前記測定に従って前記一つまたは複数のキュービットによって放出された結果信号を感知し、該結果信号に対応するデータをコントローラ18Aに提供することができる。言い換えると、復調器は、受信された信号に基づいて、キュービット・レジスタの一つまたは複数のキュービットの量子状態を反映する一つまたは複数の観測可能量の推定値を出力し、その推定値をコントローラに提供するように構成されてもよい。1つの非限定的な例において、測定を開始するために、変調器は、コントローラからのデータに基づいて、一つまたは複数のキュービットの電極に適切な電圧パルスまたはパルス列を提供することができる。すぐに、復調器は、前記一つまたは複数のキュービットからの光子放出を感知することができ、量子インターフェース・ライン上の対応する対応するデジタル電圧レベルをコントローラにアサートすることができる。一般に、量子力学的状態の測定は、測定されるべき観測可能量に対応する演算子Oによって定義され、測定の結果Rは、Oの許容される固有値の1つであることが保証される。量子コンピュータ10では、Rは、測定前のキュービット‐レジスタ状態に統計的に関連しているが、キュービット‐レジスタ状態によって一意的に決定されるわけではない。

【0032】

コントローラ18Aからの適切な入力に従い、量子インターフェース32は、キュービット・レジスタ12に保持された量子状態に対して作用するように、一つまたは複数の量子論理ゲートを実装するように構成されてもよい。古典的コンピュータシステムの各タイプの論理ゲートの機能は対応する真理表に従って記述されるが、量子ゲートの各タイプの機能は対応する演算子行列によって記述される。演算子行列は、キュービット・レジスタ状態を表す複素ベクトルに対して作用し（すなわち乗算され）、ヒルベルト空間におけるそのベクトルの指定された回転を実施する。

【0033】

たとえば、アダマール・ゲートHADは以下のように定義される。

【数1】

【0034】

HADゲートは単一のキュービットに作用し、基底状態｜0〉を(｜0〉＋｜1〉)/√2にマッピングし、｜1〉を(｜0〉－｜1〉)/√2にマッピングする。よって、HADゲートは、測定されたときに｜0〉または｜1〉となる等しい確率をもつ状態の重ね合わせを作り出す。

【0035】

位相ゲートSは、以下のように定義される。

【数2】

【0036】

Sゲートは、基底状態｜0〉を変化させないままにするが、｜1〉をe^iπ/2｜1〉にマップする。よって、従って、このゲートによって、｜0〉または｜1〉を測定する確率は変化しないが、キュービットの量子状態の位相はシフトする。これは、図2のブロッホ球の緯度の円に沿ってψを90度回転させることと等価である。

【0037】

いくつかの量子ゲートは、2つ以上のキュービットに対して作用する。たとえば、SWAPゲートは、2つの異なるキュービットに作用し、それらの値をスワップする。このゲートは、次のように定義される。

【数3】

【0038】

前述の量子ゲートおよび関連する演算子行列のリストは、網羅的ではなく、、説明を容易にするために提供されている。他の量子ゲートは、非限定的な例として、パウリ-X、-Y、および-Zゲート、

【数4】

ゲート、追加的な位相シフト・ゲート、

【数5】

ゲート、制御されたcX、cY、およびcZゲート、ならびにトッフォリ（Toffoli）、フレッドキン（Fredkin）、イジング（Ising）、およびドイチュ（Deutsch）ゲートを含む。

【0039】

図1を続けると、量子インターフェース32の変調器34からの好適に構成された信号は、任意の所望の量子ゲート動作をアサートするために、キュービット・レジスタ12の一つまたは複数のキュービット14と物理的に相互作用することができる。上述のように、所望の量子ゲート動作は、特に、キュービット・レジスタ状態を表す複素ベクトルの定義された回転である。所望の回転Oを実施するために、量子インターフェース32の一つまたは複数の変調器は、所定の持続時間T_iにわたって所定の信号レベルS_iを印加することができる。いくつかの例では、複数の信号レベルは、図3に示されるように、複数のシーケンスにされた、または他の仕方で関連付けられた持続時間に適用されて、キュービット・レジスタの一つまたは複数のキュービットに対して量子ゲート動作をアサートすることができる。一般に、各信号レベルS_iおよび各持続時間T_iは、コントローラ18Aの適切なプログラミングによって調整可能な制御パラメータである。

【0040】

用語「オラクル」は、本明細書では、量子コンピュータ10によって実行可能な基本量子ゲートおよび／または測定演算の所定のシーケンスを記述するために使用される。オラクルは、たとえば、古典的または非基本的量子ゲート演算を実施するために、または密度演算子を適用するために、キュービット・レジスタ12の量子状態を変換するために使用されることができる。いくつかの例において、オラクルは、複雑な一連の操作に組み込まれうる、あらかじめ定義された「ブラックボックス」操作f(x)を実行するために使用されてもよい。随伴演算を確実にするために、n個の入力キュービット｜x〉をm個の出力または補助キュービット｜y〉＝f(x)にマッピングするオラクルは、n＋m個のキュービットに対して作用する量子ゲート

【数6】

として定義されてもよい。この場合、Oは、n個の入力キュービットを変更せずに渡すが、演算f(x)の結果を、XOR演算を介して補助キュービットと組み合わせ、

【数7】

となるように構成されてもよい。以下にさらに説明するように、状態準備オラクルは、指定されたキュービット長の量子状態を生成するように構成されたオラクルである。

【0041】

本明細書の説明において暗黙のうちに、キュービット・レジスタ12の各キュービット14は、そのキュービットの量子状態を特徴付ける標準基底ベクトル｜0〉または｜1〉を信頼性をもって明らかにするために、量子インターフェース32を介して問い合わせされてもよい。しかしながら、いくつかの実装では、物理的なキュービットの量子状態の測定は、エラーを受ける可能性がある。よって、任意のキュービット14は、論理キュービットとして実装されてもよく、論理キュービットは、論理キュービットの量子状態を信頼性をもって明らかにする誤り訂正オラクルに従って測定される物理的なキュービットのグループ化を含む。

【0042】

トポロジカル量子コンピュータ
トポロジカル量子コンピュータでは、各キュービットに保持された量子状態は、物質の非アーベル・トポロジカル位相内で観察される2つ以上の組みひも化可能な（braidable［ブレーダブル］）準粒子、すなわち「エニオン」の状態である。異なるエニオンの世界線は、量子力学的に、交差やマージを禁止される。この特徴により、その経路は、時空において互いのまわりを通過する安定した組みひもを形成することを強制される。他のタイプの量子コンピュータで使用されるトラップされた粒子と比較して、エニオン組みひも〔ブレード（braid）〕は、量子計算における誤差の源である量子デコヒーレンスに対してより耐性がある。しかしながら、トポロジカル量子コンピュータの実現には、好適なトポロジカル位相を作成し、その中のエニオンを操作できることが必要である。

【0043】

トポロジカル量子計算における初期の実験は、アルミニウムガリウムヒ素（AlGaAs）の層の間に挟まれ、強磁場中で操作される過冷却された、薄いガリウムヒ素（GaAs）層の二次元「電子ガス」に焦点を当てていた。そのアーキテクチャーを用いた量子コンピュータの実装は、個々の準粒子励起の組みひも化をエニオン干渉法に基づく測定と組み合わせたものを必要とし、これはかなりの距離にわたるコヒーレントな準粒子輸送を要する。

【0044】

より最近になって、実用的な実装により適していると思われる一次元トポロジカル・キュービット・アーキテクチャーが提案されている。提案されたシステムは、超伝導、強いスピン‐軌道結合、および磁場が協働してマヨラナ・ゼロ・モード（Majorana zero mode、MZM）をサポートするトポロジカル超伝導状態を形成する半導体‐超伝導体ヘテロ構造を使用する。この新しいアーキテクチャーは、一連の測定が組みひも化動作と同じ効果を有する「測定のみ」方法を採用することによって、準粒子を移動させる必要性をなくす。このアーキテクチャーは、準粒子が干渉ループを通じて移動させられることを必要とせず、むしろ「フェルミオン・パリティ保護トポロジカル位相」（提案されるヘテロ構造の実際の属）と真のトポロジカル位相の間の区別を利用する。有利なことに、フェルミオン・パリティ保護トポロジカル位相におけるトポロジカル荷（topological charge）は、MZMへの電子トンネルのプロセスによって操作できる。一対のMZMを通過する輸送は、大きな荷エネルギー（charging energy）の存在下でそれらの組み合わされたトポロジカル荷の測定を提供することができる。

【0045】

これらおよび他の有用な特性に鑑み、MZMは、トポロジカル量子コンピュータのキュービットのための基礎として使用されうる。MZMは、適切な磁場およびゲート電圧によってトポロジカル領域中にチューニングされた半導体‐超伝導体ヘテロ構造の端部で生成される。一連の実用的な実装は、非特許文献１に記載されている。好適なヘテロ構造材料および材料特性は、非特許文献２に記載されている。

【文献】Karzig et al.、Scalable Designs for Quasiparticle-Poisoning-Protected Topological Quantum Computation with Majorana Zero Modes、arXiv:1610.05289v4 [cond-mat.mes-hall] 21 Jun 2017

【文献】Lutchyn et al.、Majorana Fermions and a Topological Phase Transition in Semiconductor-Superconductor Heterostructures、arXiv:1002.4033v2 [cond-mat.supr-con] 13 Aug 2010

【0046】

例示的な実装は、キュービットにおける少なくとも2つのトポロジカル超伝導セグメントを含み、合計で1キュービット当たり少なくとも4つのマヨラナ・ゼロ・モードとなる。キュービットの2つの状態が異なるエネルギーをもつ非縮退量子計算アーキテクチャーとは対照的に、量子計算に使用される状態は、キュービットの縮退した基底状態である。キュービット状態の縮退とマヨラナ・ゼロ・モードの空間的分離により、長いコヒーレンス時間と一組のクリフォード（Clifford）ゲートの正確な適用の実現可能性が保証される。

【0047】

図4は、線形テトロン（tetron）・アレイ38を含むトポロジカル・キュービット・アーキテクチャーの例を示す。線形テトロン・アレイは、アルミニウム（Al）のような古典的超伝導体を含むセグメント40および42と、ヒ化インジウム（InAs）またはアンチモン化インジウム（InSb）のような半導体を含むセグメント44と、複数のMZM 46とを含む。非トポロジカル・セグメントの長さl_cは、非トポロジカル領域の対応するコヒーレンス長ξ_cよりもはるかに大きく、トポロジカル・セグメントの長さl_tはトポロジカル領域のコヒーレンス長ξよりもはるかに大きい。図4の破線のボックスは、線形テトロンの形の単一キュービットを表す。追加的なトポロジカル超伝導リンクおよび半導体構造は、線形テトロンを操作し、エンタングルさせるための適切な測定を許容する。

【0048】

図4に示されるようなキュービット構造は、実用的な量子コンピューティングに必要な度合いの再現性をもって製造することが困難である。材料または製造上の欠陥のために、いくつかの候補構造は、所望のトポロジカル領域で動作しない可能性がある。所望のトポロジカル領域で動作する候補構造でさえ、キュービット動作に必要な適切な端子バイアス（terminal-bias）および磁場レベルは、必ずしも先験的に予測することはできない。よって、候補となる半導体‐超伝導体ヘテロ接合は、適切なトポロジカル挙動のために「事前スクリーニング」されなければならず、また、合格したヘテロ接合は、キュービット・レジスタに組み込まれる前に、適切な動作パラメータを発見するために「チューニング」されなければならない。

【0049】

方法の概観
本開示は、トポロジカル・キュービットについて、候補となる半導体‐超伝導体ヘテロ接合を事前スクリーニングし、チューニングする方法を提供する。この方法は、測定とそれに続く解析の少なくとも2段階を用いて、候補となるヘテロ接合の「トポロジカル・ギャップ」（後述）を抽出するための手順を含む。測定は、3つの通電接点（そのうちの1つは、超伝導）を有するデバイス（本明細書では「3端子デバイス」）に対して実施される。この方法の「マッピング」フェーズは、有望な領域を大まかに識別する高速RF測定を含む。その後の「洗練」フェーズは、マッピング・フェーズで識別された有望な領域のそれぞれに対して実行される、より遅いサブRF（たとえばDC）測定を含む。いくつかの例では、この方法は、両側ゼロ・バイアス・ピーク（zero-bias peak、ZBP）データに対して密度ベースのクラスタリング・アルゴリズムを使用して、予測されるトポロジカル領域を抽出し、ピーク発見または機械学習を使用してバイアス・トレースの分類を行う。これは、カッター・ゲート電圧の変動に対するZBPの安定性をチェックし、疑われるトポロジカル領域の境界でのギャップ閉鎖をチェックすることにより、従来の方法の精度を改善する。ZBPデータのメタ解析が、同じ作成の多くのデバイスにわたってトポロジカル領域を発見する確率を抽出するために使用される。この特徴は、トポロジカル・キュービット構造についての成長および／または製造方法の特性評価に使用できる。

【0050】

本明細書で使用されるところでは、「偽陽性」は、トリビアルなシステムをトポロジカルであると識別し、「偽陰性」は、トポロジカルなシステムをトリビアルとして識別する。ここでの技法は、3端子デバイスの両側で別個のZBP探索を含めることによって基本的なZBP探索を改善し、それにより偽陽性の確率を低減する。それはまた、候補システム内のエネルギー・ギャップを抽出するための非局所測定を含み、トポロジカル・ギャップの検出のための追加情報を提供する。最後に、それは、事前に定義された境界を有するパラメータ空間の領域内の非弁別的測定を含み、それにより、（測定領域が人間によって選択された場合に生じうる）確認バイアスおよび選択バイアスに由来する偽陽性を排除する。

【0051】

図5は、本明細書の方法に従って評価された例示的な半導体‐超伝導体ヘテロ接合デバイス48の諸側面を示す。一般論として、試験に適した半導体‐超伝導体ヘテロ接合は、複数の静電制御端子に加えて、電子的アドミタンスおよびコンダクタンス測定をサポートする少なくとも3つの端子を備える。図5のデバイス48は、トリビアルな超伝導体を通して接地プローブ52に結合されたトポロジカル中間セグメント50と、半導体ワイヤの両端に結合された2つの通常のプローブ54Rおよび54Lとを有する3端子デバイスである。この幾何構成により、両側でのゼロ・バイアス特徴との相関のための、中間セグメント50の両端におけるトポロジカル位相のトンネル・シグネチャーの同時測定が可能となる。さらに、2つの通常のプローブの間の非局所信号は、トポロジカル・ギャップのためのプロキシとして使用されうるトポロジカル・セグメントの拡張された状態の最低エネルギーに関する情報を提供する（たとえば、十分に長い半導体ワイヤでは、非局所信号は、ワイヤ内の最低エネルギーの拡張モードに対応するバイアス値で設定される）。よって、本明細書の方法は、システムのトポロジカル特性を直接測定するのではなく、代わりに、解析計算および数値シミュレーションから、トポロジカル不変量によく相関することが知られている一組の代理変数を測定する。トポロジー的にトリビアルでない領域を識別するための代理基準は以下の通りである。

【0052】

1. 相関したゼロ・バイアスの微分コンダクタンス・ピークが、良好に分離したマヨラナを有するトポロジカル領域を通して、デバイスの両側に生起する。

【0053】

2. 低磁場値について、システムのバルクがギャップされる。磁場が増大すると、バルク・ギャップは閉じ、トポロジカル領域において再開する。ワイヤのバルクにおけるエネルギー・ギャップの値は、非局所コンダクタンス測定を介して3端子デバイス内で検出できる。

【0054】

トポロジカルであるための基準を満たすパラメータ空間内の領域内で、バルク・ギャップの大きさは変化する。本開示の文脈における用語「トポロジカル・ギャップ」の運用上の意味は、そのようなトポロジカル領域における最大バルク・ギャップの大きさである。

【0055】

トポロジカル系と非トポロジカル系を区別できるために、この方法は理想化された数値試験データセットにおけるトポロジカル領域を正しく識別しなければならない。よって、本明細書の方法は、トポロジー的に識別される領域と数値的に決定されたトポロジカル・インデックスとの間の高い重複を示す（たとえば、図10に示されるように）。さらに、この方法は、偽陽性シグネチャーについての現在既知の候補を非トポロジカルとして正しくラベル付けしなければならない。これには以下が含まれる。

【0056】

1. カッター（cutter）、不純物、または平滑ポテンシャルによって誘起されるトリビアルな局所的束縛状態（たとえば、デバイスの端における準マヨラナ・モードの対）。これらは非トポロジカルなゼロ・バイアス・ピークの例である。

【0057】

2. 無秩序によって誘起された低エネルギー・サブギャップ状態（非トポロジカルなゼロ・バイアス・ピークおよび可能な偶発的なギャップ閉鎖/再開の特徴）。

【0058】

3. 有限サイズのシステム（たとえば、クーロン閉塞された系）において、適正な再開のないトリビアルなギャップ閉鎖。ここで、小さな磁場で有限サイズのギャップが閉じ、低エネルギー状態の振動を生じさせる（偽のギャップ閉鎖/再開特徴）。

【0059】

4. ゼロ・エネルギーをまたぐ一組の離散的状態によって引き起こされる、トリビアルな偶発的な閉鎖のような特徴（偽のギャップ閉鎖/再開特徴）。

【0060】

この方法がそのような偽陽性を減少させる仕方は、広範囲のパラメータ値にわたって収集されたデータを使用することによるものである。偶発的または微調整された点は、パラメータ値の変化のもとで、トポロジカル位相が持続するようには、持続すべきではない。さらに、この方法はトポロジカル位相の異なるインジケータを相関させる。上記の基準の両方が検証されるべきであり、すなわち、ゼロ・バイアス・コンダクタンス・ピークは両端に同時に存在しなければならず、システムは非局所コンダクタンスにおけるギャップ閉鎖および再開特徴を示す必要があるからである。これらの基準を考慮すると、上記の偽陽性は次の理由で正しく識別できる。

【0061】

1. 上記の列挙における偽陽性1および2は、非局所コンダクタンスにおけるギャップ閉鎖/再開の特徴を欠いている。

【0062】

2. 偽陽性3および4は、半導体ワイヤの両端において、相関した安定なゼロ・バイアス・ピークを欠いている。

【0063】

異なるタイプの偽陽性の同時発生は、パラメータ空間にわたる変動に対して安定であるとは期待されない。

【0064】

この方法の残りの懸念は、偽陰性を防止することであり、これについては、以下にさらに扱う。特に、特徴1および4を偽陽性領域と組み合わせる具体的に構築された例を、強く無秩序化されたシステムに関する例とともに扱う。無秩序はゼロ・バイアス・ピークをもたらすことがあるが、一般に、相関するZBPの領域が広がることにはならない。同様の安定性要件から、上記の列挙における潜在的な偽陽性3が除外される。

【0065】

この方法は、以下の原理によって案内される。

【0066】

1. この方法は、上に列挙した両方の基準が検証できることを保証しなければならない。

【0067】

2. 以下の理由により、デバイスのパラメータ空間のできるだけ広い範囲を測定する必要がある。

【0068】

a. トポロジカル位相の存在と位置に関する初期の不確定性が高いことがある。

【0069】

b. パラメータ空間におけるゼロ・バイアス・ピークの安定性をチェックすることは、可能性のある偽陽性を除外するのに役立つ。

【0070】

c. それは望まれない選択バイアスを減少させる。

【0071】

3. この方法は、合理的な時間（高々数日）で完了され、その実施中に必要とされる人間の判断を最小限にするべきである。

【0072】

4. 非局所コンダクタンス測定は、現在、局所測定よりはるかに遅いので、この方法が合理的な時間内に完了できるよう、有望な候補領域に限定されるべきである。

【0073】

5. 本方法の所与の実行について、オープンエンドの探索を防止するために、測定のシーケンスは、あらかじめ決定されていて、有限の長さを有するべきである。オープンエンドの探索は、特に大きなパラメータ空間を与えられた場合、長い時間を要することがあり、選択バイアスを導入する可能性がある。それでも、たとえば以前の実施で得られた教訓を適用することにより、時間とともに測定シーケンスが改善されていくことが可能である。

【0074】

6. この方法の所与の実行について、データ解析手順は、データが収集され検査される前に決定されるべきであり、また、オーバーフィッティング〔過剰適合〕および確認バイアスを回避し、この方法が結果を有することを保証するために、あらかじめ決定された出力を有するべきである。繰り返しになるが、たとえば改良されたアルゴリズムを使用し、以前の実施で得られた教訓を適用することによって、データ解析コードが時間とともに改良されていくことが可能である。

【0075】

上述の考察に鑑み、図6は、トポロジカル量子コンピュータのキュービット・レジスタにおいて使用するための半導体‐超伝導体ヘテロ接合を評価するための例示的方法56の諸側面を示す。方法56は、マッピング・フェーズ58および洗練フェーズ60を含む。いくつかの例では、マッピング・フェーズおよび洗練フェーズは、たとえば、新しい実験セットアップまたは実装の変更を評価するために、別々に実施されうる。

【0076】

マッピング・フェーズ58および洗練フェーズ60は、それぞれ、測定およびそれに続く解析を含む。マッピング・フェーズは、マッピング・データを提供するために、通常超伝導体（normal-superconductor、NS）接合アドミタンスの高速RF測定62を含む。測定された量は、バイアス、フィールド、プランジャーおよび左右カッター・ゲート電圧における広いパラメータ空間にわたる、半導体ワイヤの各端部における局所コンダクタンスを含む。いくつかの例において、測定62からの「マッピング・データ」は、RF信号対フィールド、左カッター、右カッター、プランジャー、および左または右バイアスの2つの5Dデータセットを含む。関連するデータ解析64は、次いで、相関するZBPが存在するパラメータ空間内の拡張領域を探す。いくつかの例では、解析の出力64は、4Dパラメータ空間（フィールド、左カッター、右カッター、プランジャー）内の「有望」領域のリストを含み、該有望領域は、その領域内に有限のトポロジカル・ギャップを有する破られていないトポロジカル位相が存在する確からしさによってランク付けされる。

【0077】

次いで、このようにして識別されたそれぞれの有望な領域は、洗練フェーズ60において逐次反復的にさらに調査される。洗練フェーズは、ロックイン増幅器を使用する、局所および非局所コンダクタンスを含む各有望領域内の全コンダクタンス行列の、より遅いサブRF測定66を含む。いくつかの例では、測定66からの「洗練データ」は、バイアスの関数として、各有望領域についての完全なコンダクタンス行列を含む。完全なコンダクタンス行列、特に非局所コンダクタンスの関連するデータ解析68は、上述の基準に従って領域をトポロジカルであると識別するためのバルク・ギャップの挙動に関する情報をもたらす。また、各トポロジカル領域内のギャップの大きさを定量的に評価することも可能である。いくつかの例では、解析68は、局所コンダクタンスおよび非局所コンダクタンスの合同解析に基づいて、各測定された領域内のトポロジカル位相の境界（またはトポロジカル位相の不在）の決定を含む。さらに、トポロジカル・ギャップ（もしあれば）の値は、各領域について決定される。洗練フェーズ60では、有望な領域にわたる測定は、調整された範囲および分解能を用いて繰り返されてもよい。ただし、たとえば、無期限にではなく、適切な状況下でのみ、繰り返されてもよい。よって、洗練フェーズ60は、パラメータ空間におけるバイアス範囲および／または分解能を調整する、強く制御される（heavily regulated）フィードバック・ループを含んでいてもよい。フィードバック・ループは、たとえば、最大2回の反復工程を含んでいてもよい。

【0078】

洗練フェーズ60の完了時に、トポロジカル位相の最適特性を有する領域が識別される。該領域は、たとえば、大きなギャップとトポロジカル特性の高い信頼度の組み合わせによって定義されてもよい。信頼性をさらに高めるために、最適な領域の安定性が追加的な試験に供される、追加の有効確認フェーズ70が任意的に実施されてもよい。いくつかの例において、有効確認フェーズ70は、カッター・ゲート電圧における変動に対するZBPの安定性をチェックすることによって、洗練フェーズ60において識別された領域におけるZBPを有効確認することを含む。そのような変動は、大きな変動を含む、任意の望ましい大きさであってよい。さらに、半導体‐超伝導体ヘテロ接合が、類似して作成された半導体‐超伝導体ヘテロ接合の系列のうちの一つである例では、有効確認フェーズは、該系列にわたるZBPデータのメタ解析を含んでいてもよい。メタ解析は、他の類似して作成された半導体‐超伝導体ヘテロ接合におけるトポロジカル領域を見つける確率を計算するために実施されうる。

【0079】

前述のように、方法56における測定は、図5に示されるように、3端子デバイス上で行われる。ここで、測定されるべきデバイスに対するいくつかの制約条件について、その図面を引き続き参照しながら議論する。図5のデバイス48は、典型的にはナノワイヤである半導体ワイヤ72を含む。いくつかの実装では、半導体ワイヤは、選択的領域成長（selective-area grown、SAG）ナノワイヤを含んでいてもよい。デバイス48において、半導体ナノワイヤ72は、超伝導体74によって近接される。超伝導体は、ハイブリッドワイヤから離れて側方に伸びる。図5は、装置48がトポロジカル領域で動作しているシナリオにおけるMZM 75の代表的な位置を示す。超伝導体の「T」形状は必ずしも必要ではなく、垂直方向の超伝導セクションの幅はデバイスの全長Lにわたって広がってもよい。通常の接点54Rおよび54Lは、デバイスの各端部で半導体ワイヤに接触する。コンタクト52は超伝導体74に結合され、電気的輸送測定に適した3つの端子を有するデバイスを作る。デバイス全体は、誘電体層（図示せず）に覆われる。静電カッター・ゲート76R、76Lは、半導体ワイヤ72の各端部にトンネル障壁を形成するために使用される。静電プランジャー・ゲート78は、デバイス内の化学ポテンシャルをチューニングする。

【0080】

図示の例では、重要な寸法は以下を含む：

【0081】

L：トポロジカル領域の最大長、

【0082】

L_S：トポロジカル領域をリード接地超伝導体74に接続する超伝導セグメントの長さ、

【0083】

W：半導体ワイヤ72の幅W（またはより一般的には断面）、

【0084】

L_C：カッター・ゲート76と超伝導体74との間の距離、

【0085】

W_C：各カッター・ゲート76の幅、

【0086】

L_N：各カッター・ゲート76と付随する通常リード（normal lead）54との間の間隔。

【0087】

半導体ワイヤ72からのプランジャー・ゲート78の距離は、使用される誘電体材料にも依存して、半導体ワイヤ内の電位プロファイルおよびレバー・アームにとって重要でありうる。別の変数は、半導体ワイヤに関するプランジャー・ゲート78の幾何構成である。プランジャー・ゲートが半導体に巻きつくと（ラップ・ゲート（wrap gate））、レバー・アームが大きくなり、半導体ワイヤ内の化学ポテンシャルを大きく変化させることができる。次いで、プランジャー・ゲートの半導体ワイヤへの結合が強すぎると、プランジャー・ゲート上の小さな電圧ノイズが大きな影響をもつようになり、半導体ワイヤ72内の化学ポテンシャルを人為的に広げる可能性がある。

【0088】

最も重要なパラメータの一つは、近接する半導体ワイヤの長さLである。ここで、2つの効果が互いに競合している。一方では、半導体ワイヤは、有限サイズの効果を回避し、トポロジカル位相転移（topological phase transition）と相関ZBPのシグネチャーを明確にするのに十分な長さを有する必要がある。他方では、より長いワイヤは、機能するデバイスを成長させるまたは製造する実際的な困難を増大させ、非局所信号を減少させる可能性がある。特に、半導体ワイヤ長が長くなると、半導体ワイヤにおける十分な均一性を確保し、強い欠陥（近接効果を抑制する、超伝導体への接触不良など）がないようにすることがより困難になる。2μmより長いデバイスについては、現在のところほとんどデータが得られていない。理論的な観点から、ξがトポロジカル・コヒーレンス長であるとして、5ξが、有限サイズ効果が十分に抑制される最小長さスケールを呈する。クリーンなワイヤにおいてさえ、非局所信号は、半導体ワイヤの長さの増加に伴って抑制される。上記の問題は、非局所情報の抽出成功のための、Lに対するデバイス品質に依存する上限につながる。

【0089】

長さL_Sは、準粒子の中心リードへの漏れが抑制されるように選択される。実用的な推定値は、L_S＞10ξ_Sであり、ここで、ξ_Sは、超伝導体74のコヒーレンス長である（無秩序化されたAlについては、L_S＝200nm）。典型的な実験では、L_Sはミリメートルのスケールにまで達し、よって、最小値を数桁上回ることがある。

【0090】

実験的証拠は、スプリアス末端状態を回避し、高分解能トンネル分光法を可能にするためには、カッター・ゲート76までの距離L_Cが100nm未満でなければならないことを示している。L_Cおよびカッター・ゲートの設計のための最適な選択は、静電気学、現実的な輸送、および製造能力からシミュレーションを組み合わせることによって決定されうる。プレースホルダーとして、L_C＜40nmという要件が使用されてもよい。なお、カッター設計は、カッターの幅W_Cおよびカッターと通常リードとの間の距離によって変えられてもよい。InSbワイヤについては、カッターと通常リードとの間の間隔を減らすことが望ましいことがある。なぜなら、これらのワイヤは通常オフ（normally-off）であり、カッターはワイヤのこのセグメントも開かなければならないからである。

【0091】

ワイヤ幅のパラメータWは、開示された方法の実現可能性にとって必ずしも重要ではないが、当該方法からポジティブな結果を得られる可能性に影響を及ぼすことに留意されたい。たとえば、幅はチャネルの数を制御し、数値シミュレーションは、より少ないチャネルがトポロジカル位相に到達するのに有益であることを示す。

【0092】

表1は、現在使用されている材料の観点から、デバイス幾何形状に関するさまざまな要件についての現在の推定値をまとめたものであり、デバイス寸法についての推定される材料固有の要件を与えている。これらの値について、最大ギャップの点でのコヒーレンス長についての以下の推定値が使用された；ξ(InSb/Al)＝400nm、ξ(InAs/Al)＝300nm、およびξ_S＝200nm。

【表1】

【0093】

十分に大きなトポロジカル・ギャップをもつシステムを得るためには、材料の適切な選択が必要である。しかしながら、方法56は、半導体ワイヤ材料には関知しない。材料スタックはまだ（理論的にも実験的にも）調査中だが、現在の結果は、障壁材料を有するInAsと障壁のないInSbが、好適なエネルギー範囲内のトポロジカル・ギャップを得るための有望な選択であることを示している。いくつかの例において、25～200μeVの範囲内のトポロジカル・ギャップは、トポロジカル量子コンピュータの動作をサポートするのに好適でありうる。より狭い範囲およびより広い範囲も想定されている。

【0094】

超伝導体の現在の選択はアルミニウムである。なぜなら、それは零磁場でサブギャップ状態のないヘテロ構造におけるハードな誘起されたギャップを作り出すからである。ここでもまた、この方法は、測定パラメータが適宜適応される限り、超伝導体の選択にはほとんど関知しない。該適応はたとえば、より大きなギャップの超伝導体についてバイアス走査範囲を拡張することによる、または表1に示された値に基づいてデバイスの寸法を調整することによる。

【0095】

誘電体の選択は、使用されるSAG材料スタックに非常に大きく依存する。ハイブリッドシステムは、所与の材料スタックがさらされることのできる温度を制限する。誘電破壊が生じる前に静電ゲートに印加できる最大ゲート電圧（破壊電圧V_break）は、重要な材料量であり、それは、デバイス動作に根本的な制限を課すので、所与の誘電体層およびSAG材料システムについて既知であることが好ましい。破壊電圧は、試験デバイス上で測定されるか、または標準的な電気的特性評価（standard electrical characterization）測定によって決定されることができる。実験的に実現可能であれば、現実的なV_breakの測定を許容するために、同じチップ上で近くに、試験対象デバイスと同一のデバイスを製造することが推奨される。

【0096】

ここで図6に戻ると、デバイスが詳細な測定に供される前に、デバイスは、それが一組の基準を満たすことを決定するために、適格性確認され（qualified）てもよい。よって、方法56は、初期の適格性確認フェーズ80を含む。初期の適格性確認フェーズは、以下に記載するように、コンダクタンス、トンネル分光法、および時間安定性の予備的評価を含んでいてもよい。

【0097】

デバイス・コンダクタンスに関しては、デバイスを通じた抵抗が、高バイアス電圧V_bias,high＞2Δで測定された場合に3つの端子すべての間で25kΩ未満であれば、デバイスは伝導性であるとみなされる。ここで、Δは超伝導ギャップである。InSbベースのデバイスについては、これは、カッター・ゲートに正電圧を印加することによってチャネルを初期に開くことを必要とすることがある。ゲート・ピンチオフに関しては、すべてのゲート抵抗は、グラウンドに対して＞500MΩであるべきである。トンネル障壁を形成するために使用されるすべてのゲート（カッター）は、デバイスを個別にピンチオフしなければならない。ゲート・ピンチオフを試験するために、超伝導端子と対応する通常端子との間のコンダクタンスが、高バイアスでのカッター・ゲート電圧の関数として測定される。0.005e²/h未満のコンダクタンスに達した場合、デバイスはピンチオフされたとみなされる。トポロジカル・セグメントにおける化学ポテンシャルをチューニングするために使用されるプランジャー・ゲートは、デバイスを通ってのコンダクタンスをある程度チューニングすることができるはずである。プランジャー・ゲートの効果は、さらに後述するトンネル分光法を用いて、トンネル領域で最も容易に試験できる。カッター・ゲートとプランジャー・ゲートの両方のヒステリシスは、すべての測定が同じ掃引方向で実行できるので、受け容れ可能でありうる。しかしながら、以下に詳述するように、いずれかのゲートでのヒステリシス・ループの後、状態がゲート空間において測定可能にシフトしないことが必要である。

【0098】

トンネル分光法については、ひとたびカッター・ゲートが高バイアス・コンダクタンスが0.1e²/hのオーダーである領域にチューニングされると、バイアスおよびゲート電圧（プランジャーまたはトンネル・ゲート）の関数としてのコンダクタンスがゼロ磁場で測定される。微分コンダクタンス対バイアスのピークは、期待される誘起される超伝導ギャップのまわりのバイアスにおいて明確に識別可能であるべきであり、小さなゲート電圧変化について位置を変化させないべきである（高バイアス・コンダクタンスが大きく変化しないことので）。零磁場および超伝導ギャップより下のエネルギーでは、偽陽性の確率を減少させるために、有限コンダクタンス特徴の数は少ないべきである。理想的には、零磁場コンダクタンス・トレースは、離散的なサブギャップ状態の特徴を欠くべきである。これは、平均サブギャップ・コンダクタンスが高バイアス・コンダクタンスの1/4未満であることを要求することによって、定量化できる。

【0099】

時間安定性に関しては、トンネル領域では高バイアス・コンダクタンスが安定であるべきである。これは、コンダクタンスが、t＝10分の時間スケールで、Δg～0.2e²/hより大きくジャンプまたはドリフトしないことを意味する。RF応答に関して、高速RF測定のために使用される共振は、たとえばオープン（open）領域とピンチオフ領域における共振を比較することによって、特定のデバイスについて識別されるべきである。高速測定が必要とされるすべての端子について、対応するトンネル・ゲートの関数としての1つの共振の明確な応答が見えるべきである。コンダクタンスの変化に対する最適な感度を得るためには、効果的なインピーダンス整合が必要である。100kΩ程度以上の典型的なデバイス抵抗と200nHオーダーの共振器インダクタンス値に基づいて、デバイスの寄生容量は、高感度を可能にするために1pF未満であるべきである。

【0100】

暫時図6に戻ると、マッピング・フェーズ58の測定62は、電気的ノイズおよびエネルギー広がりのベンチマーキングを含んでいてもよい。このステップは、測定セットアップによるエネルギーの広がりが、検出可能なトポロジカル・ギャップに対する下限を提供するので、貴重である。電気的ノイズによる広がりが無視できることを保証するために、1Hzと500Hzの間の積分された電圧ノイズRMS振幅は3μVより小さいべきである。

【0101】

図7は、RF反射測定のための例示的な測定セットアップの諸側面を示す。RF反射測定の測定では、試料は、共振器を介して伝送線に接合される。試料抵抗は、伝送線への共振器のインピーダンス整合を変化させ、線路に送られるRF信号の反射係数を変化させる。デバイスの2つの通常伝導性リードのそれぞれは、左側および右側についてそれぞれ共振周波数f_l,resおよびf_r,resを有する、RF反射測定のための共振器に接合される。左側と右側のこれらの共振器の間の周波数差は、各共振器の線幅よりも大きいはずである。中間周波数（IF）源は、読み出しシステムの周波数帯域幅内でRFパルスを生成する。これらのパルスは、デバイスに接合された共振器の周波数範囲にアップコンバートされる。これについて、高い（＞30dB）搬送波抑圧を有するミキサーが、IF信号を局部発振器（LO）信号と混合する。LO周波数は、取得システムの帯域幅f_ADCと両方の共振器周波数f_l,resおよびf_r,resとの間の周波数差をブリッジしなければならない。

【0102】

RF源が別々のIおよびQ出力を持たない場合、アップコンバートされた側波帯のうちの1つはフィルタ除去されなければならない。これは、f_LO＞max f_l,res,f_r,resと選択し、カットオフ周波数＝f_LOの低域通過フィルタをアップコンバージョン・ミキサーとフリッジ（fridge）の入力ポートとの間に設置することにより、できる。信号は、試料から反射された後、低雑音増幅器を通過する。次いで、もとのLO信号を用いてミキサーでダウンコンバートされ、取得システムの帯域幅に低域通過フィルタされ、取得システムの入力に送られる。

【0103】

RF反射測定を用いて局所コンダクタンスを測定するために、反射されたRF信号値は、たとえば低周波数のロックイン増幅器を用いて、直接測定された差動コンダクタンスに対して較正されなければならない。これは、実際の測定と並行して実行できる試料依存の手順であるので、以下、測定操作と併せて説明する。

【0104】

高速取得速度の恩恵を受けるために、デバイス上のゲートおよびバイアス電圧走査は、ソフトウェア通信に費やされる時間（典型的には10nsのオーダー）を最小にするために、ハードウェアによってトリガーされる。これは、取得システムと同期した、ハードウェア・トリガーされる2次元走査で行うことができる。1つの電圧は、鋸歯関数を用いてランプされ、各ランプ中にN回サンプリングされるが、他方、第2の電圧は、より速いランプのM回のサイクル中に、より遅い速度であり、結果として、N×M点走査となる。接点およびゲートに印加される電圧のDC値と両立するように、これらの電圧走査は、低域通過フィルタされたDC線上に印加される。最も速いランプ速度は、フリッジ・ライン（fridge lines）における低域通過フィルタのカットオフ周波数、典型的には1kHzより下でなければならない。

【0105】

マッピング・フェーズ58の詳細
図8は、マッピング・データを得るために、半導体‐超伝導体ヘテロ接合の無線周波数（RF）接合アドミタンスを測定することの追加的な諸側面を示す。図8の方法62Aは、上述の2つのトポロジカル・ギャップ基準のうちの第1のものを満たすために実施される、RF反射率測定による局所コンダクタンスの高速測定を示す。これは、デバイスの迅速な特性評価けおよびZBPの相関に基づくトポロジカル領域の候補の識別を許容する。これらの領域の識別は、洗練フェーズ60の非局所測定のためのステージを設定する。3端子デバイスについての高速局所測定は、従来のNS接合の高速測定と密接に関係している。

【0106】

方法62Aの82では、磁場は0Tに設定される。84では、3端子デバイスの各側について、反射されたRF信号が、推定される共振周波数のまわりの周波数（各側に対して100MHz）の関数として、大きなバイアス電圧（たとえば、1mV）で測定される。対応するカッター電圧は、オープン・チャネル設定点（すなわち、典型的には、InAsについては0V、InSbについては1V）から完全ピンチオフ電圧を超える100mVまでである。共振周波数f_resは、カッター・ゲート電圧の関数として信号の変化が最も急な周波数として識別され、カッター電圧V_tunn,resでは、周波数の関数としての反射信号のディップが最小の絶対値を有する。

【0107】

86において、周波数はf_resに固定され、次の3つの条件を満たすカッター電圧範囲V_c,min～V_c,maxが決定される。

【0108】

a. この範囲は、ヒステリシス・ループ後の測定の再現性によって測定されるように、ヒステリシスがない。

【0109】

b. 超伝導ギャップ（たとえば、Alについては1mVにある）より十分に上で測定される局所コンダクタンスが、0.05e²/hから0.2e²/hの間である。

【0110】

c. 標準的な低周波ロックイン増幅器技法を介して測定される非局所コンダクタンス信号は、ノイズレベルより上である。

【0111】

プランジャーとカッター（幾何構成および材料特異性）の間の有意な静電クロストークについては、このステップは、プランジャー・ゲート電圧の異なる値について繰り返されてもよい。

【0112】

88では、RF読み出し電力が最適化される。いくつかの例では、この作用は、明確に定義されたコヒーレンス・ピークを有する明確なギャップを示すカッター空間内の領域を見出すことを含む。この目的に向け、各側のRF読み出し電力が走査され、サンプル（フリッジの底部）において、－80dBmから－130dBmまで1dBきざみで測定される。各RF電力について、バイアス電圧の高速走査はそれぞれの側で－1.5Δ₀から1.5Δ₀まで（Δ₀は、Alについてのバイアス範囲－350μV～350μVに導つながる親超伝導体のギャップである）最大きざみサイズ5μVで行われ、反射したRF信号を測定する。各側について、測定における特徴を広げない最大RF電力、たとえば、諸コヒーレンス・ピークが見出され、作動RF電力として設定される。

【0113】

90において、磁場角は、半導体ワイヤに平行になるように較正される。この目的に向け、磁場は、超伝導ギャップが、半導体ワイヤに平行な磁場については閉じられない値に設定されるが、半導体ワイヤに垂直な磁場については、たとえばInAsおよびInSb SAGについての500mTのように、大幅にサイズを小さくされる。磁場角はワイヤの幾何形状から期待される値を中心に走査され、角度の各値について、デバイスの片側のバイアスは－1.5Δ₀から＋1.5Δ₀まで（Alについては－350μV～＋350μV）、最大きざみサイズ5μVで走査される。次いで、反射されたRF信号が測定される。磁場角は、最大ギャップ・サイズを与える角度に設定される。ここで、ねらいは、方位角と極角の両方において、2°よりもよい整列精度である。

【0114】

92にお反射されたRF信号を周波数の関数として測定いて、超伝導体バルク・ギャップが閉じる最大磁場B_maxが決定される。94において、磁場は、RF-DC較正を実行するために、0TからB_maxまで100mTのきざみで走査される。各フィールド値について、以下の追加的な較正が実行される。

【0115】

96において、最適なRF読み出し周波数が測定される。これは、ステップ84の繰り返しとして行うことができる。しかしながら、ひとたび読み出し頻度が識別されると、より迅速な方法に従うことができる。一例では、カッター・ゲート電圧は、周波数の関数としての反射されたRF信号のディップがゼロ磁場において最小の絶対値を有していたV_c,resに設定されている。RF反射信号は、RF周波数の関数として測定され、50MHzから最新の磁場値について見出される共振周波数のそれぞれの側に、測定される。先に発見されたディップに最も近いRF信号の大きさのディップが見出され、RF読み出し周波数として設定される。この測定結果がデータベースに保存されうる。

【0116】

98において、RF-DC較正曲線が測定される。それぞれの側において、バイアス電圧は、超伝導ギャップより上になるように、高バイアス（たとえば、Alについては1mV）に設定される。それぞれのカッター・ゲート電圧は、オープン・チャネル設定点（すなわち、典型的には、InAsについては0V、InSbについては1V）から、ピンチオフ電圧を超えて100mVまで走査される。各カッター電圧について、局所コンダクタンスは、反射されたRF信号と同様に、それぞれの側でロックイン増幅器を用いて測定される。この測定の結果は、データベースに保存される。後に反射RF信号とコンダクタンスとの間の較正関数を確立するためである。

【0117】

100において、磁場は再び0Tに設定される。102では、磁場は0TからB_maxまで、ΔBのきざみでランプされる。磁場きざみΔBはg因子に依存し、磁場とともに移動する状態が追跡できるようなものである。InAsまたはInSb SAGについての合理的な範囲は10mT≦ΔB≦50mTである。フィールドの各値について、以下の追加的なステップが実行される。

【0118】

104において、カッター・ゲート・ポテンシャルは、V_c,minからV_c,maxまで、各側で独立して、N_c＝15ステップで走査され、合計2N_c個構成を生じる。そのような独立した走査は、カッター・ゲート走査の範囲およびカッター‐プランジャー・クロストークのためのレバー・アームが、プランジャー電圧ステップのサイズより大きく有効プランジャー電圧を変化させないのに十分小さい場合に、局所的なコンダクタンス測定のために正当化される。それぞれのカッター・ゲート構成について、以下の測定が実行される。電圧制限V_c,minおよびV_c,maxが86において決定される。

【0119】

106では、プランジャー電圧およびバイアス電圧の高速走査が各側で実行される。プランジャー電圧はV_p,maxからV_p,minに走査される。プランジャー限界は材料特異的であり、上下の破壊電圧（破壊電圧V_breakの80%で停止）および関心のある領域の可能な範囲によって制限される。後者は完全にギャップがない領域から完全欠乏（full depletion）まで幅があり、理論的入力を必要とする。プランジャー走査の分解能は、ギャップを横切る個々のサブギャップ状態（レバーアーム依存）を分解するのに十分である必要がある。プランジャー・ゲートの各値について、その端子におけるバイアス電圧は－1.5Δ₀から＋1.5Δ₀（Alについては－350μVから＋350μV）まで、5μV以下の分解能をもって走査される。反射されたRF信号は、プランジャーおよびバイアス電圧の関数として測定される。結果として得られる2次元走査はデータベースに保存される。

【0120】

方法62Aの出力として生成されるマッピング・データは、以下を含む。

【0121】

1. 左右の側の2つの2Dカッター・フィールド走査で構成される較正データセット。この走査の各点について、3つのパラメータが測定される：RF同相成分、RF位相外れ成分、およびそれぞれの側のコンダクタンス。

【0122】

2. 2つの5Dのフィールド‐左カッター‐右カッター‐プランジャー‐バイアス走査を含む測定データセット。ここで、バイアス走査は、左と右で行われる。この走査の各点について、RF同相成分およびRF位相外れ成分の2つのパラメータが測定される。

【0123】

この段階でのデータ解析の目標は、破られていないトポロジカル位相を含む可能性が高いパラメータ空間内の有望な領域を識別することである。図9は、マッピング・データの解析によって、半導体‐超伝導体ヘテロ接合の破られていないトポロジカル位相と整合するパラメータ空間の一つまたは複数の領域を見出すことのさらなる諸側面を示す。

【0124】

方法64Aの108において、RF信号入力は、伝達関数を定義するために較正データセットを使用してコンダクタンスに変換される。110では、（フィールド、プランジャー、カッター）パラメータ空間内の各点が、その点で測定されたバイアス・トレースからのそれぞれの左および右の端子の局所コンダクタンスG_ll、G_rrを入力として用いて、（潜在的に）トポロジカルまたはトリビアルとして分類される。一例において、分類は、両方のコンダクタンス・トレースにおけるZBPの存在をチェックしてもよい。

【0125】

マッピング・データの解析は、両側ZBPデータ上の密度ベースのクラスタリングを含む。112では、トポロジカルとして分類された点のクラスターが見出され、パラメータ空間の体積または形状がトポロジカル位相と相容れないと考えられるクラスターがフィルタ除去される。いくつかの例では、クラスター体積は、プランジャー電圧‐磁場空間において0.03V×Tより大きくなければならない。フィルタリングを生き延びるクラスターはトポロジカル位相の存在についての有望な領域である。いくつかの例では、このステップは、2Dのプランジャー‐磁場走査毎に密度ベースのクラスタリングを用いて実施でき、ゼロ磁場まで延びる領域を除外してもよい。114では、有望な領域は、それらがトポロジカル位相を含む確からしさによってランク付けされる。いくつかの例では、ランク付けスコアは、各クラスターの平均プランジャー・ゲート電圧によって決定され、優先度は、より負のゲート電圧と関連付けられる。

【0126】

図10は、方法64Aによるマッピング・データの解析の諸側面を示す。この解析を、長さL＝3μm、平均自由行程3μmのInSb/Alナノワイヤのシミュレーション・データセットを用いて図示し、検証する。左から右に、プランジャー・ゲート（V単位）および磁場（T単位）の関数として、図は以下のものを示す：散乱行列から計算されたトポロジカル・インデックスQ；デバイスの両側に存在するZBPに1が対応するバイナリ・アレイ；および対応するクラスターのスコア（より小さいほうがよりいほうに対応する）に対応するクラスター色をもつクラスタリングされたZBPブーリアン・データ。そのようなデータを用いて、さらなる解析のために、真のトポロジカル領域を含む領域を見出すことが可能である。

【0127】

方法56のマッピング・フェーズ58において実行されたデータ解析の結果は、その後の洗練フェーズ60で行われるべき測定を決定する。上のランク付けにおける有望な領域ごとに、その領域を囲むフィールド、プランジャーおよびカッター値の範囲が、洗練フェーズのための入力として指定される。いくつかの例では、洗練フェーズは、ランク付け順序でさまざまな識別された領域に対して実行されてもよい。デバイスがアイドルである間に生じる可能性のあるゲート・ドリフト、ゲート・ジャンプおよび他の問題の影響を最小限にするために、マッピング・フェーズにおける測定の終了と洗練フェーズにおける測定の開始との間の待ち時間を最小限にすることが必要である。このため、上記で概説したデータ解析を時間効率よく実行することが重要である。RF測定フェーズで生成された生データは非常に大きくなることがあり、この種の既存のRFデータセットは総サイズが100GBを超え、削減（reduction）と解析は数時間にわたる。よって、この方法の実行におけるボトルネックを回避するために、データを計算クラスター上で解析のために迅速に利用可能にするために、データ・パイプラインが用意されていることが重要である。パイプラインの実装は、異なるサイトで行われる測定について異なる解決策を必要とする場合があることに注意されたい。データの取得、転送、解析はまた、可能な限り並列化されるべきである。たとえば、上記で概説したデータ解析の第1のステップは、入力として個々のバイアス・トレースを必要とするので、データ取得と並列して行うことができる。

【0128】

洗練フェーズ60の詳細
評価されるデバイスの微分コンダクタンスは、図11に示すように、標準的な低周波ロックイン増幅器技法を用いて測定できる。全コンダクタンス行列は、2つの異なるAC励起周波数f_lおよびf_rを用いて、それぞれ左端子および右端子54においてDCバイアス電圧V_bias,l/rおよびAC電圧δV_l/rを印加することによって測定される。これらの周波数は、システムにおける低域通過フィルタ・カットオフ値よりも低く、寄生容量効果を最小にするのに十分に低いものでなければならない。これを確実にするために、電圧励起に対する電流の位相シフトは10°未満でなければならない。左側または右側に流れる同相AC電流δI_l/rは、接地された中間超伝導リードを用いて測定される。スプリアス分圧器効果を抑制するために、接地への接続は、他の2つのラインの抵抗と比較して低抵抗である（すなわち、典型的には、数kΩ未満）であることが必要である。この目的のために、低域通過フィルタがしかるべく設計されてもよく、または超伝導リードがPCBレベルで接地されてもよい（冷接地（cold ground））。

【0129】

この3端子セットアップにより、左（l）端子と右（r）端子の間のコンダクタンス行列Gの4つの要素すべてを測定することができる:

【数8】

【0130】

コンダクタンス行列要素G_ll＝dI_l/dV_l、G_rr＝dI_r/dV_rは「局所コンダクタンス」と呼ばれ、G_lr＝dI_l/dV_r、G_rl＝dI_l/dV_rは「非局所コンダクタンス」と呼ばれる。

【0131】

洗練測定66のための入力は、さらなる調査のための候補である（カッター・ゲート、プランジャー・ゲート、フィールド）空間内の領域を含む。プランジャー・ゲート/フィールド空間内の領域のサイズは、いくつかの例では、洗練測定が各領域を取り囲むトポロジカル位相転移を完全に捕捉することを確実にするために、20%増加されてもよい。

【0132】

図12は、洗練データを得るために、パラメータ空間の一つまたは複数のマッピングされた領域のそれぞれにおいて、半導体‐超伝導体ヘテロ接合のサブRFコンダクタンスを測定することのさらなる諸側面を示す。特に、方法66Aは、半導体‐超伝導体ヘテロ接合のエネルギー・ギャップを抽出するのに適した局所的および非局所的コンダクタンス測定を記載する。

【0133】

方法66Aの116では、磁場は、候補領域内の最小磁場値〔最小フィールド値〕に設定される。誘起されたギャップが候補領域において閉じるかどうかを観察するために、この磁場は、誘起されたギャップが依然として開いているよう十分に小さいべきである。118において、カッター・ゲートは、たとえば、候補領域においてその中央値に設定される。120において、V_LおよびV_Rの小さなバイアス電圧オフセットに対して補正が適用され（図11参照）、局所信号および非局所信号の反対称成分の抽出がストレートにできることを確実にする。これは、V_L-V_Rパラメータ空間における合計された電流絶対値（|I_L|＋|I_R|）の最小値を見出すことによって達成できる。122において、磁場は、候補領域内でΔBのきざみでランプされる。フィールドの各値について、バイアス‐プランジャー走査は、すぐ下に記載されるように実行される。

【0134】

124において、プランジャー電圧は、探索される領域内の最大プランジャー電圧（V_p,max）に設定される。プランジャー電圧はV_maxから探索される領域内の最小プランジャー電圧V_p,minまで、ΔV_pのきざみで走査される。他の例では、プランジャー電圧を反対方向に走査されてもよい。各プランジャー電圧値について、左端子のバイアス電圧が－50μVから＋50μVまで、5μVきざみで走査される。データがトポロジカル・ギャップがこのウィンドウの外にあることを示す場合、走査はより大きなウィンドウ・サイズで繰り返される。結果として得られる2次元走査はデータベースに保存される。

【0135】

より遅い全コンダクタンス行列測定によって生成される洗練データは、候補領域ごとのデータセットである。各データセットは、2つの3Dのフィールド‐プランジャー‐バイアス走査で構成され、バイアスは、左側および右側で別々に走査される。走査における各点について、左側と右側のコンダクタンスという2つのパラメータが測定される。いくつかの例では、各コンダクタンスは、デバイスの対応する側に対する完全なコンダクタンス行列を含んでいてもよい。

【0136】

図13は、方法66Aで問い合わせられたパラメータ空間の前記一つまたは複数の領域のうちの少なくとも1つについて、洗練データの解析によって、パラメータ空間内の破られていないトポロジカル位相の境界および半導体‐超伝導体ヘテロ接合のトポロジカル・ギャップを見つけることの追加の諸側面を示す。いくつかの例では、図示された方法は、各有望な領域について逐次反復的に実行される。

【0137】

方法68Aの126では、測定される領域が依然として有望であることを検証するために、および潜在的には、候補トポロジカル領域の境界を調整するために、方法64Aのステップ110が繰り返される。この時点で、洗練データの解析は、パラメータ空間の前記一つまたは複数の領域のそれぞれの境界におけるギャップ閉鎖を検証することを含む。128において、非局所コンダクタンス信号に基づいて、有望領域の境界のどのフラクションがギャップレスであるかを決定するためにチェックが行われる。130において、領域j内の各点iについてのギャップのサイズΔ^(j)は、非局所コンダクタンスを閾値処理することによって抽出される。132において、ギャップレス境界の範囲、および候補トポロジカル領域内のギャップの値に基づいて、スコアが領域に割り当てられる。スコアは、有望な領域が実際にトポロジカルであり、ギャップがある（gapped）確からしさを反映している。いくつかの例では、スコアSはS_i＝X・median_i(x^(j))で定義される。134では、各トポロジカル領域内の最大のギャップが、誤差の推定値とともに、得られる。いくつかの例では、エラーバーは、最大ギャップの点での非局所コンダクタンスの閾値処理における不確定性によって決定される。

【0138】

この解析の出力は、方法56のマッピング・フェーズ58において識別された諸領域に対応する諸確率の集合を含む。すなわち、破られていないトポロジカル位相をホストする確率である。それぞれの確率には、それぞれの（自明でない）領域内の最大の（トポロジカル）ギャップが関連付けられる。図14は、図10と同じシミュレーションを使用して、方法68Aによる洗練データの解析の諸側面を示す。左から右へ：非局所データから抽出されたギャップ；領域内の平均ギャップかけるギャップレスな境界の割合によって定義されるZBPクラスターのスコア；および、中央の図と同じであるが、平均ギャップ（average gap）が領域内の中央値ギャップ（median gap）で置き換えられたZBPクラスターのスコア、である。領域内の最大ギャップは175μeVである。よって、全体的な方法56の出力は、各有望な領域におけるトポロジカル・ギャップの値および探索されたパラメータ空間におけるその位置の推定値である。

【0139】

偽陽性および偽陰性の詳細例
準マヨラナの1つの可能な問題は、それらが真のトポロジカル領域の先駆者として発生しうるということである。これは、トポロジカル領域が（パラメータ空間において）非トポロジカルな準マヨラナ・レジームに直接隣接する可能性があることを意味する。その場合、相関した諸ZBPの諸領域をクラスター化する現在のアルゴリズムは、マッピング・フェーズにおいて、大きすぎる領域を識別することがある。言い換えれば、トポロジカル領域を含む一方で、識別された領域は、準マヨラナレジームの一部を含んで、はるかに遠くに広がる可能性がある。その場合、洗練フェーズにおける現在の解析のセットアップでは、パラメータ空間のあまりに多くをトポロジカルとして識別するか、または準マヨラナ・レジームにおけるギャップの閉鎖／再開がないためにトポロジカル領域を認識しないかのいずれかによって失敗する。

【0140】

この問題に対する解決策は、パラメータ空間（特にフィールド・プランジャー空間）におけるギャップ閉鎖・再開特徴の線を識別し、次いで、これらの線と相関した諸ZBPの諸領域との交差を決定してトポロジカル位相を見つける洗練フェーズにおける別のクラスタリング・アルゴリズムを実装することである。これは、主に洗練フェーズにおけるデータ解析の問題であることに留意されたい。マッピング・フェーズは依然として、データの有望な領域を識別するのに好適であり、該有望な領域は洗練フェーズにおいて、より詳細に調べられる。

【0141】

データ解析における不安定な挙動は、固定したカッター電圧についての前記データのカットから生じる可能性がある。安定性は、洗練データ解析68における追加的な次元として、一方または両方のカッター・ゲート・ポテンシャルを使用することによって改善できる。これにより、クラスタリングが改善され、利用可能なデータセットがより有効に利用されるはずである。

【0142】

次の例は、準マヨラナおよび偽陰性と関連する、半導体ワイヤの端部における平滑ポテンシャルを扱う。長距離不均一性（なめらかなポテンシャル変動）の存在は、ギャップ閉鎖/再開特徴を観察することをより困難にし、偽陰性につながる可能性がある。興味深いことに、なめらかなポテンシャル変動は、準マヨラナ・モードが期待されるレジームでもある。ここでは、2つの効果間の相互作用について議論する。

【0143】

準マヨラナ・モードが現れる典型的なシナリオは、システムがトポロジカル位相に近いが、その外にチューニングされるときである。具体性のために、固定された磁場で化学ポテンシャルμが、トポロジカル位相に入るのに必要とされる臨界化学ポテンシャルμ_Cより小さい例を考える。なめらかなポテンシャル変動は、空間的に変化する化学ポテンシャルμ(x)＝μ₀V(x)と解釈できる。ここでV(x)はポテンシャルである。上述のシナリオでは、図15に示されるように、半導体ワイヤの端部（ここでは右側）に近いポテンシャル・ディップが、システムを局所的にトポロジカル・レジームμ(x)＞μ_Cにチューニングすることが可能であり、これは、局所的なマヨラナ・モード対につながる。後者は、半導体ワイヤのバルクにおけるトポロジカル位相転移（これは、なめらかなポテンシャル変動が存在しない他端（左端）における局所コンダクタンスを介して読み取ることができる）として、はるかに低い磁場における右端の局所コンダクタンスに現れる。

【0144】

図15は、1Dモデルにおける半導体ワイヤの右端における平滑ポテンシャルの効果を示す。左：半導体ワイヤのポテンシャル（下部パネル）および自己エネルギーを介して実装される超伝導シェルの位置（橙色、上部パネル）の空間依存性。右：非局所コンダクタンスの反対称部分を含むコンダクタンス行列。非局所コンダクタンスにはギャップ再開特徴がないことに注意されたい。位相転移の唯一の特徴は、弱いマヨラナ振動の開始である。

【0145】

具体的には、図15の例では、固定した化学ポテンシャルにおける位相転移は、

【数9】

においてである。

【数10】

のまわりに現れる準マヨラナ・モードに起因するZBPは、非局所コンダクタンスにギャップの閉鎖および再開特徴がないので、方法56において非トポロジカルであると正しくラベル付けされるであろう。しかしながら、トポロジカル位相転移においてさえ、ギャップ閉鎖/再開特徴は見えない。その理由は、右側のなめらかなポテンシャル下の系の部分はすでに位相転移を経ており、よって、BがB_Cをまたぐときにギャップができる（gapped）ということである。これは、位相転移においてバルク・モードの信号を抑制する。バルク・モードはエバネッセンスでしか右リードに結合しないからである。この特定のモデルでは、トポロジカル・ギャップは100μeVであり、よって現実的な系で期待されるよりも大きいことに注意されたい。より小さなギャップについては、非局所信号がより大きくなり、よってギャップ閉鎖/再開特徴の強度を増加させる。それにもかかわらず、有限サイズ振動の信号もより強くなるので、ギャップの閉鎖/再開を観察することは困難なままであることがある。

【0146】

結論として、半導体ワイヤの端部における準マヨラナ・モードは、非局所コンダクタンスにおける偽陽性特徴につながらないが、ひとたびシステムがトポロジカル位相にチューニングされると、準マヨラナ・モードの存在は、偽陰性の可能性を増加させる。

【0147】

第2の例は、偽陽性に関連する、半導体ワイヤの中心における平滑ポテンシャルを扱う。ここでは、半導体ワイヤの両端にZBPを有することが可能であり、ギャップ閉鎖（および潜在的には再開）と解釈される可能性がある非局所コンダクタンスにおけるトリビアルでない特徴を有することが可能であるが、システムのバルクは非トポロジカル的であることが確認された唯一の例を議論する。

【0148】

セットアップは図16に描かれている。半導体ワイヤのバルクは、非トポロジカルであるようにチューニングされ、一方、半導体ワイヤの中心におけるなめらかなポテンシャル・バンプは、ポテンシャルのトポロジカル・レジームに到達する。したがって、半導体ワイヤの中心において核形成するマヨラナ・ゼロ・モードの対を考えることができる。中心領域は、十分に分離されたマヨラナ・モードのためには小さすぎるように選ばれるが、ポテンシャルのなめらかさは、半導体ワイヤの中心における近接した、だが弱く結合した準マヨラナ・モードにつながる可能性がある。

【0149】

有限サイズ効果のために、対応するゼロ・モードは、図16に示されるように、各端部におけるコンダクタンスにおける相関したZBPとしてプローブされることができる。さらに、中心での低エネルギー・モードは両側と重なり合うので、それらは非局所コンダクタンスにも寄与し、それはギャップ閉鎖と誤解される可能性がある。

【0150】

図16は、1Dモデルにおける半導体ワイヤの中心における平滑ポテンシャルの効果を示す。左：半導体ワイヤのポテンシャル（下部パネル）および自己エネルギーを介して実装される超伝導シェルの位置（橙色、上部パネル）の空間依存性。右：非局所コンダクタンスの反対称部分を含むコンダクタンス行列。有限サイズ効果のために、諸中心領域において核形成された準マヨラナ・モードは相関したZBPとして可視であり、非局所コンダクタンスにも寄与することに留意されたい。

【0151】

図17は、半導体ワイヤの中心にポテンシャル・バンプを有する1Dモデルについてのギャップ方法のフィールド／プランジャー・パラメータ空間上のデータ解析を示す。左：検出された諸ZBP、右：データから決定されたギャップ。この場合、ZBPファインダーは、プランジャー＝0を中心とした1つ（バルク・トポロジカル領域）と、プランジャー＝0.0025を中心とした1つ（中央バンプ・トポロジカル）の、2つの重複する領域を検出する。中心に小さなトポロジカル領域があり、有限サイズ効果が顕著であるため、この場合が、（バルク・トポロジカル領域の外側で）偽陽性を表すかどうかは不明である。実際、有限サイズ効果は、データから抽出された推定されたギャップにおいて、各領域（中心とバルク）のギャップ閉鎖の特徴につながる。

【0152】

問題のあるこの例は、本明細書中の方法で使用されるデータ解析の継続的な開発の価値を例示する。ZBPクラスタリング・アルゴリズムが、両方の領域（中心およびバルク）を単一の領域として識別したことに注意されたい。この例は、トポロジカル領域に隣接する非トポロジカル領域がどのようにして、分離することが比較的困難であり、データ解析におけるさらなる洗練を必要としうるかを例示する。

【0153】

第3の例は、強い無秩序による非トポロジカルZBPに関連する。ここでは、強い無秩序性をもつ一次元モデルの例を示した。例示のために、図18は、強く無秩序化された1Dモデルのフィールド／プランジャー・パラメータ空間上のデータ解析を示す。左：相関したZBPの点（赤）、右：パラメータ空間における各点における抽出されたギャップ。ZBPが存在するものの、図18のデータは、相関するZBPの領域がまばらであり、大部分が連結していないことを示す。このように、強く無秩序化された領域は、識別された領域のサイズと連続性に対する要件を加えることにより、ギャップ方法によって除外されることができる。

【0154】

機器および追加的な方法
本明細書に開示される特徴および例は、トポロジカル量子コンピュータのキュービット・レジスタにおいて使用するための半導体‐超伝導体ヘテロ接合を評価する方法に関するが、そのような特徴および例は、関連する機器にも適用可能である。図19は、トポロジカル量子コンピュータのキュービット・レジスタで使用するための半導体‐超伝導体ヘテロ接合を評価するように構成された例示的な装置136の諸側面を示す。装置は、コントローラ18Bを有する。コントローラは、プロセッサに動作上結合された少なくとも1つのプロセッサ20Bおよびコンピュータ・メモリ22Bを含む。コンピュータ・メモリは、プロセッサに、本明細書に記載されるさまざまな測定および解析方法を実施させる命令24Bを保持するように構成される。この目的に向け、プロセッサは、RFアドミタンス測定装置138およびサブRFコンダクタンス測定装置140に動作上結合されてもよい。RFアドミタンス測定装置は、図7に示されるような特徴を含んでいてもよく、サブRFコンダクタンス測定装置は、図11に示されるような特徴を含んでいてもよい。図示した例では、装置136は、プロセッサを測定装置に結合し、また制御信号を装置48の静電ゲートおよび磁石144に提供するインターフェース142を含む。

【0155】

本明細書に開示される特徴および例は、等しく、トポロジカル量子コンピュータを構築するための方法に関する。図20は、トポロジカル量子コンピュータを構築するための例示的方法146の諸側面を示す。

【0156】

方法146の148で製造されるのは、電子アドミタンス試験をサポートするように構成された少なくとも3つの端子を有する半導体‐超伝導体ヘテロ接合である。62では、半導体‐超伝導体ヘテロ接合のRF接合アドミタンスが測定され、マッピング・データが得られる。64では、マッピング・データの解析により、半導体‐超伝導体ヘテロ接合の破られていないトポロジカル位相と整合するパラメータ空間の一つまたは複数の領域が見出される。66では、半導体‐超伝導体ヘテロ接合のサブRFコンダクタンスが、パラメータ空間の前記一つまたは複数の領域のそれぞれにおいて測定されて、洗練データを得る。68では、洗練データの解析により、パラメータ空間の一つまたは複数の領域のうちの少なくとも1つについて、パラメータ空間における破られていないトポロジカル位相の境界と、半導体‐超伝導体ヘテロ接合のトポロジカル・ギャップが見出される。150では、半導体‐超伝導体ヘテロ接合は、見出された境界およびトポロジカル・ギャップが、それぞれ所定の範囲内にあるならば、トポロジカル量子コンピュータのキュービット・レジスタに組み込まれる。このようにして構築されたトポロジカル量子コンピュータの動作において、パラメータ空間内の境界を特徴付ける一つまたは複数の値が、キュービット・レジスタ内の半導体‐超伝導体ヘテロ接合をアドレッシングするためのチューニング・パラメータとして使用されうる。

【0157】

追加的な文脈については、以下の参考文献が提供される。

【0158】

【文献】T. ¨O Rosdahl, A. Vuik, M. Kjaergaard, and A. R. Akhmerov、Andreev rectifier: A nonlocal conductance signature of topological phase transitions, Phys. Rev. B97, 045421 （2018）

【0159】

【文献】Jeroen Danon, Anna Birk Hellenes, Esben Bork Hansen, Lucas Casparis, Andrew P. Higginbotham, and Karsten Flensberg、Nonlocal conductance spectroscopy of Andreev bound states: Symmetry relations and BCS charges, arXiv:1905.05438 [cond-mat] （2019）, arXiv:1905.05438 [cond-mat]

【0160】

【文献】G. C. Menard, G. L. R. Anselmetti, E. A. Martinez, D. Puglia, F. K. Malinowski, J. S. Lee, S. Choi, M. Pendharkar, C. J. Palmstrom, K. Flensberg, C. M. Marcus, L. Casparis, and A. P. Higginbotham、Conductance-matrix symmetries of a three-terminal hybrid device, arXiv:1905.05505 [cond-mat] （2019）, arXiv:1905.05505 [cond-mat]

【0161】

【文献】Davydas Razmadze, Deividas Sabonis, Filip K. Malinowski, Gerbold C. Menard, Sebastian Pauka, Hung Nguyen, David M.T. van Zanten, Eoin C.T. O'Farrell, Judith Suter, Peter Krogstrup, Ferdinand Kuemmeth, and Charles M. Marcus、Radio-Frequency Methods for Majorana-Based Quantum Devices: Fast Charge Sensing and Phase-Diagram Mapping, Phys. Rev. Applied 11, 064011 （2019）

【0162】

【文献】MITEQ AFS4-00100800-14-10P-4

【0163】

結論
結論として、本開示のある側面は、トポロジカル量子コンピュータのキュービット・レジスタにおいて使用するための半導体‐超伝導体ヘテロ接合を評価する方法に向けられる。この方法は：半導体‐超伝導体ヘテロ接合の無線周波数（RF）接合アドミタンスを測定してマッピング・データを得て；マッピング・データの解析によって、半導体‐超伝導体ヘテロ接合の破られていないトポロジカル位相と整合するパラメータ空間の一つまたは複数の領域を見出し；パラメータ空間の前記一つまたは複数の領域のそれぞれにおいて半導体‐超伝導体ヘテロ接合の非局所コンダクタンスを含むサブRFコンダクタンスを測定して洗練データを得て；前記洗練データの解析によって、前記パラメータ空間の前記一つまたは複数の領域のうちの少なくとも1つについて、前記パラメータ空間における破られていないトポロジカル位相の境界および前記半導体‐超伝導体ヘテロ接合のトポロジカル・ギャップを見出すことを含む。

【0164】

いくつかの実装では、マッピング・データの解析は、半導体‐超伝導体ヘテロ接合の両端からのゼロ・バイアス・ピーク・データに対する、密度ベースのクラスタリングを含む。いくつかの実装では、本方法は、カッター・ゲート電圧における変動に対するZBPの安定性をチェックすることによって、前記一つまたは複数の領域のそれぞれにおけるゼロ・バイアス・ピーク（ZBP）を有効確認することをさらに含む。いくつかの実装では、前記洗練データの解析は、パラメータ空間の前記一つまたは複数の領域のそれぞれの境界におけるギャップ閉鎖を検証することを含む。いくつかの実装では、前記半導体‐超伝導体ヘテロ接合は、類似して作成された半導体‐超伝導体ヘテロ接合の系列の一つであり、前記方法は、さらに、他の類似して作成された半導体‐超伝導体ヘテロ接合におけるトポロジカル領域を見つける確率を計算するために、前記系列にわたるゼロ・バイアス・ピーク・データのメタ解析を含む。いくつかの実装では、サブRFコンダクタンスを測定することは、半導体‐超伝導体ヘテロ接合のエネルギー・ギャップを抽出するのに好適な局所および非局所コンダクタンス測定を実施することを含む。いくつかの実装では、半導体‐超伝導体ヘテロ接合は、半導体ワイヤと、前記半導体ワイヤの対向端部におけるアドミタンスおよびコンダクタンス測定をサポートする少なくとも3つの端子とを備える。いくつかの実装では、半導体‐超伝導体ヘテロ接合は、複数の静電制御端子を備える。

【0165】

本開示の別の側面は、トポロジカル量子コンピュータのキュービット・レジスタにおいて使用するための半導体‐超伝導体ヘテロ接合を評価するように構成された装置に向けられる。この装置は：プロセッサと、該プロセッサに動作上結合されたコンピュータ・メモリとを有するコントローラを有しており、前記コントローラは：半導体‐超伝導体ヘテロ接合の無線周波数（RF）接合アドミタンスを測定して、マッピング・データを得る段階と；半導体‐超伝導体ヘテロ接合の破られていないトポロジカル位相と整合するパラメータ空間の一つまたは複数の領域を、前記マッピング・データの解析によって見つける段階と；前記パラメータ空間の前記一つまたは複数の領域のそれぞれにおいて、半導体‐超伝導体ヘテロ接合の非局所コンダクタンスを含むサブRFコンダクタンスを測定して、洗練データを得る段階と；前記洗練データの解析によって、前記パラメータ空間における破られていないトポロジカル位相の境界と、前記パラメータ空間の前記一つまたは複数の領域のうちの少なくとも1つについての半導体‐超伝導体ヘテロ接合のトポロジカル・ギャップとを見つける段階とを実行するように構成されている。

【0166】

いくつかの実装では、コントローラは、半導体‐超伝導体ヘテロ接合の両端から、ゼロ・バイアス・ピーク・データに対して密度ベースのクラスタリングを用いて、前記マッピング・データを解析するように構成される。いくつかの実装では、コントローラは、カッター・ゲート電圧における変動に対するZBPの安定性をチェックすることによって、前記一つまたは複数の領域のそれぞれにおけるゼロ・バイアス・ピーク（ZBP）を有効確認するようにさらに構成される。いくつかの実装では、コントローラは、パラメータ空間の前記一つまたは複数の領域のそれぞれの領域の境界におけるギャップ閉鎖を検証することによって、前記洗練データを解析するように構成される。いくつかの実装では、半導体‐超伝導体ヘテロ接合は、類似して作成された半導体‐超伝導体ヘテロ接合の系列の1つであり、コントローラは、別の類似して作成された半導体‐超伝導体ヘテロ接合におけるトポロジカル領域を見つける確率を計算するために、前記系列にわたってゼロ・バイアス・ピーク・データをメタ解析するように構成される。いくつかの実装では、当該装置は、RFアドミタンス測定装置およびサブRFコンダクタンス測定装置に動作上結合される。

【0167】

本開示の別の側面は、トポロジカル量子コンピュータを構築するための方法に向けられる。この方法は：電子アドミタンス試験をサポートするように構成された少なくとも3つの端子を有する半導体‐超伝導体ヘテロ接合を製造するステップと；半導体‐超伝導体ヘテロ接合の無線周波（RF）接合アドミタンスを測定してマッピング・データを得るステップと；半導体‐超伝導体ヘテロ接合の破られていないトポロジカル位相と整合するパラメータ空間の一つまたは複数の領域を、前記マッピング・データの解析によって見出すステップと；前記パラメータ空間の前記一つまたは複数の領域のそれぞれにおける半導体‐超伝導体ヘテロ接合の非局所コンダクタンスを含むサブRFコンダクタンスを測定して洗練データを得るステップと；前記洗練データの解析によって、前記パラメータ空間における破られていないトポロジカル位相の境界と、前記パラメータ空間の前記一つまたは複数の領域の少なくとも1つについての半導体‐超伝導体ヘテロ接合のトポロジカル・ギャップとを見出すステップと；見出された境界およびトポロジカル・ギャップがそれぞれのあらかじめ定義された範囲内にある場合に、半導体‐超伝導体ヘテロ接合をトポロジカル量子コンピュータのキュービット・レジスタに組み込むステップとを含む。

【0168】

いくつかの実装では、マッピング・データの解析は、半導体‐超伝導体ヘテロ接合の両端からのゼロ・バイアス・ピーク・データに対する、密度ベースのクラスタリングを含む。いくつかの実装では、本方法は、カッター・ゲート電圧における変動に対するZBPの安定性をチェックすることによって、前記一つまたは複数の領域のそれぞれにおけるゼロ・バイアス・ピーク（ZBP）を有効確認することをさらに含む。いくつかの実装では、前記洗練データの解析は、パラメータ空間の前記一つまたは複数の領域のそれぞれの領域の境界におけるギャップ閉鎖を検証することを含む。いくつかの実装では、前記半導体‐超伝導体ヘテロ接合は、類似して作成された半導体‐超伝導体ヘテロ接合の系列の一つであり、前記方法は、さらに、他の類似して作成された半導体‐超伝導体ヘテロ接合におけるトポロジカル領域を見つける確率を計算するために、前記系列にわたるゼロ・バイアス・ピーク・データのメタ解析を含む。いくつかの実装では、パラメータ空間における前記境界を特徴付ける一つまたは複数の値が、キュービット・レジスタにおける半導体‐超伝導体ヘテロ接合をアドレッシングするためのチューニング・パラメータとして使用される。

【0169】

本開示の別の側面は、トポロジカル位相の抽出に向けた2ステージ・アプローチに向けられる。重要なことに、これは、ステージによる分離を含み、マッピング・フェーズは、依然として偽陽性を生成する一方で、パラメータ空間の広範な探索を許容し、洗練ステージは、マッピング・フェーズからの関心のある諸領域をゆっくり走査して偽陽性を除去することを許容する。本開示の別の側面は、予測されるトポロジカル領域を抽出するために、両側ZBPデータに対して密度ベースのクラスタリング・アルゴリズムを使用することに向けられる。重要なことに、これは、この目的のために使用されるクラスタリング・アルゴリズムを含む。これは、有望な領域を発見するための初の体系的アプローチと思われる。本開示の別の側面は、RF測定における高速コンダクタンス抽出の目的のために、RFとDCコンダクタンスの間のマッピングに向けられる。重要なことに、これは、DCコンダクタンス測定をバイパスするための前記マッピングの使用を含み、それでいて、より高速なRF技術のため、同じデータをはるかに高速に抽出する。本開示の別の側面は、ピーク発見または機械学習を用いたバイアス・トレースの分類に向けられる。重要なことに、これはトポロジカル・トレースの機械学習と、ピーク発見がどのくらい良好であるかの統計的特徴付けを含む。本開示の別の側面は、特に、実験的ノイズのあるバイアス・トレースを使って、またはバイアス／フィールド走査をフィルタリングおよび平滑化して、非局所的なコンダクタンス・トレースから前記ギャップを抽出することに向けられる。重要なことに、これは自動的なギャップ抽出を含む。本開示の別の側面は、疑わしいトポロジカル領域の境界でのギャップ閉鎖をチェックすることによって、従来の方法の精度を改善することに向けられる。重要なことに、これは、領域をトポロジカルな領域／トリビアルな領域に分類するために、前記データからの前記ギャップの抽出の適用を含む。本開示の別の側面は、ZBPデータのメタ解析に向けられる。これは、同じ作成による多くのデバイスにわたってトポロジカル領域を発見する確率を抽出するためである。これは、トポロジカル位相図を介して成長／製造方法を特徴付けるために使用できる。本開示の別の側面は、トポロジカル量子コンピュータのキュービットをチューンアップするために、上記のいずれかを使用することに向けられる。

【0170】

本明細書に記載された構成および／またはアプローチは、例示的な性質であり、これらの特定の実施形態または例は、多くのバリエーションが可能であるため、限定的な意味で考慮されるべきではないことが理解されよう。本明細書に記載される特定のルーチンまたは方法は、任意の数の処理戦略のうちの一つまたは複数を表すことができる。よって、図示されおよび／または記載されたさまざまな工程は、図示されおよび／または記載されたシーケンスで実行されても、他のシーケンスで実行されても、並列に実行されても、または省略されてもよい。同様に、上述したプロセスの順序も変更されうる。

【0171】

本開示の主題は、本明細書に開示されたさまざまなプロセス、システムおよび構成、ならびに他の特徴、機能、工程、および／または特性のあらゆる新規で非自明な組み合わせおよびサブコンビネーションならびにそれらのあらゆる等化物を含む。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】