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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-11-29
(45)【発行日】2024-12-09
(54)【発明の名称】半導体構造及びその形成方法
(51)【国際特許分類】
H10B 12/00 20230101AFI20241202BHJP
H01L 21/314 20060101ALI20241202BHJP
H01L 21/316 20060101ALI20241202BHJP
H01L 21/3065 20060101ALN20241202BHJP
【ＦＩ】
H10B12/00 625B
H10B12/00 671A
H01L21/314 A
H01L21/316 X
H01L21/302 105A
【請求項の数】
14
(21)【出願番号】P 2022565802
(86)(22)【出願日】2022-06-30
(65)【公表番号】
(43)【公表日】2024-07-30
(86)【国際出願番号】 CN2022102860
(87)【国際公開番号】W WO2023245716
(87)【国際公開日】2023-12-28
【審査請求日】2022-10-27
(31)【優先権主張番号】202210706322.2
(32)【優先日】2022-06-21
(33)【優先権主張国・地域又は機関】CN
(73)【特許権者】
【識別番号】522246670
【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド
【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．
(74)【代理人】
【識別番号】100205659
【弁理士】
【氏名又は名称】齋藤 拓也
(74)【代理人】
【識別番号】100185269
【弁理士】
【氏名又は名称】小菅 一弘
(74)【代理人】
【識別番号】110000291
【氏名又は名称】弁理士法人コスモス国際特許商標事務所
(72)【発明者】
【氏名】肖 徳元
(72)【発明者】
【氏名】曹 堪宇
【審査官】小山 満
(56)【参考文献】
【文献】中国特許出願公開第１１４５５１４５０（ＣＮ，Ａ）
【文献】特開２０２１－１１４５６３（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２２／０１７３１３５（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０２２／００２８８５９（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０２１／０２２５８４７（ＵＳ，Ａ１）
【文献】国際公開第２０２２／１１５２２９（ＷＯ，Ａ１）
【文献】米国特許出願公開第２０２０／０４１１５２８（ＵＳ，Ａ１）
【文献】特開２０２１－１０８３３１（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ １２／００
Ｈ０１Ｌ ２１／３１４
Ｈ０１Ｌ ２１／３１６
Ｈ０１Ｌ ２１／３０６５
(57)【特許請求の範囲】
【請求項1】
半導体構造であって、基板と、
前記基板の上面に位置する容量構造であって、第１方向及び第２方向に沿ってアレイ状に配置される複数のコンデンサを含み、前記第１方向及び前記第２方向はいずれも前記基板の上面に平行な方向であり、且つ前記第１方向は前記第２方向と交差する容量構造と、
前記容量構造の上方に位置し、前記コンデンサに電気的に接続される複数のアクティブ柱と、前記第２方向に沿って延びており、且つ前記第２方向に沿って間隔を空けて配置される前記アクティブ柱を連続的に被覆する複数本のワード線とを含むトランジスタ構造と、
前記トランジスタ構造の上方に位置し、前記第１方向に沿って延びており、且つ前記第１方向に沿って間隔を空けて配置される前記アクティブ柱に電気的に接続される複数本のビット線を含むビット線構造と、を含み、
前記コンデンサは、
導電性柱と、前記導電性柱の表面に被覆される導電層とを含み、前記導電性柱の上面は前記アクティブ柱と接触して電気的に接続される下部電極と、
前記導電層の表面に被覆される誘電体層と、
前記誘電体層の表面に被覆される上部電極と、を含み、
前記基板と前記容量構造との間に位置する基板分離層をさらに含み、
前記基板分離層は、
複数の前記導電性柱の下方に連続的に分布している第１サブ基板分離層と、
前記第１サブ基板分離層の表面に被覆される第２サブ基板分離層と、を含む、ことを特徴とする半導体構造。
【請求項2】
前記誘電体層の材料は、チタン酸ストロンチウム、酸化アルミニウム、酸化ジルコニウム、酸化ハフニウムのいずれか１種又は複数種であり、前記導電層及び前記上部電極の材料は、チタン、ルテニウム、酸化ルテニウム、窒化チタンのいずれか１種又は複数種であり、前記導電性柱の材料は第１ドーピングイオンを含むシリサイド材料である、ことを特徴とする請求項１に記載の半導体構造。
【請求項3】
複数本の前記ワード線は前記第１方向に沿って間隔を空けて配置され、前記トランジスタ構造は、隣接する前記ワード線の間に位置するワード線分離層をさらに含む、ことを特徴とする請求項１に記載の半導体構造。
【請求項4】
各前記アクティブ柱は、チャネル領域と、前記基板の上面に垂直な方向に沿って前記チャネル領域の両側に分布しているドレイン領域及びソース領域とを含み、前記第１方向及び前記第２方向において、前記ソース領域の幅が前記チャネル領域の幅よりも大きく、且つ前記ドレイン領域の幅が前記チャネル領域の幅よりも大きい、ことを特徴とする請求項３に記載の半導体構造。
【請求項5】
前記トランジスタ構造は、前記ワード線分離層と前記アクティブ柱との間に位置し、且つ前記ソース領域の側壁に被覆され、前記第１方向において、エッジが前記ワード線のエッジに位置合わせする保護層をさらに含む、ことを特徴とする請求項４に記載の半導体構造。
【請求項6】
前記トランジスタ構造は、前記アクティブ柱の上面に位置するソース電極をさらに含み、前記ビット線構造は、
底面が前記ソース電極に接触して接続され、上面が前記ビット線に電気的に接続されるビット線プラグをさらに含む、ことを特徴とする請求項１に記載の半導体構造。
【請求項7】
半導体構造の形成方法であって、初期基板を提供するステップと、
前記初期基板に基板及び前記基板の上面に位置する容量構造を形成するステップであって、前記容量構造は第１方向及び第２方向に沿ってアレイ状に配置される複数のコンデンサを含み、前記第１方向及び前記第２方向はいずれも前記基板の上面に平行な方向であり、且つ前記第１方向は前記第２方向と交差するステップと、
前記容量構造の上方に位置し、前記コンデンサに電気的に接続される複数のアクティブ柱と、前記第２方向に沿って延びており、且つ前記第２方向に沿って間隔を空けて配置される前記アクティブ柱を連続的に被覆する複数本のワード線とを含むトランジスタ構造を前記初期基板に形成するステップと、
前記第１方向に沿って延びており、且つ前記第１方向に沿って間隔を空けて配置される前記アクティブ柱に電気的に接続される複数本のビット線を含むビット線構造を前記トランジスタ構造の上方に形成するステップと、を含み、
前記初期基板に基板及び前記基板の上面に位置する容量構造を形成するステップは、具体的には、
前記初期基板をエッチングし、前記第１方向及び前記第２方向に沿ってアレイ状に配置される複数の半導体柱、隣接する前記半導体柱の間に位置するエッチング孔、及び複数の前記エッチング孔に１対１で連通し且つ前記エッチング孔の下方に位置する複数の凹溝を形成するステップと、
隣接する前記凹溝を連通させ且つ前記凹溝を満たす基板分離層を形成し、前記基板分離層の下方に残った前記初期基板を基板とするステップと、
前記エッチング孔内にコンデンサを形成するステップと、を含む、ことを特徴とする半導体構造の形成方法。
【請求項8】
前記第１方向及び前記第２方向に沿ってアレイ状に配置される複数の半導体柱、隣接する前記半導体柱の間に位置するエッチング孔、及び複数の前記エッチング孔に１対１で連通し且つ前記エッチング孔の下方に位置する複数の凹溝を形成するステップは、具体的には、前記初期基板をエッチングし、前記第１方向に沿って延びており、且つ前記第２方向に沿って間隔を空けて配置される複数の第１エッチング溝を形成するステップと、
前記初期基板をエッチングし、前記第２方向に沿って延びており、且つ前記第１方向に沿って間隔を空けて配置される複数の第２エッチング溝を形成するステップと、
前記第２エッチング溝の底部の前記初期基板をエッチングし、第１方向において、幅が前記第２エッチング溝よりも大きい前記凹溝を形成するステップと、
前記第１エッチング溝と前記第２エッチング溝を連通させ、複数の前記エッチング孔及び隣接する前記エッチング孔の間に位置する前記半導体柱を形成するステップと、を含み、
幅が前記第２エッチング溝よりも大きい前記凹溝を形成するステップは、具体的には、
ボッシュエッチングプロセスを採用して前記第２エッチング溝の底部の前記初期基板をエッチングし、前記凹溝を形成するステップを含み、
前記初期基板に基板及び前記基板の上面に位置する容量構造を形成するステップは、具体的には、
前記エッチング孔及び前記凹溝を満たす犠牲層を形成するステップと、
前記半導体柱の上部を露出するように、前記初期基板の上面から一部の前記犠牲層をエッチバックするステップと、
露出した前記半導体柱を被覆する支持層を前記犠牲層の上面に形成するステップと、をさらに含む、ことを特徴とする請求項７に記載の半導体構造の形成方法。
【請求項9】
露出した前記半導体柱を被覆する支持層を前記犠牲層の上面に形成するステップの後、前記犠牲層を除去するステップと、
隣接する前記凹溝の間の前記半導体柱を酸化し、第１サブ基板分離層を形成するステップと、
絶縁材料を前記凹溝内に充填し、第２サブ基板分離層を形成し、前記第１サブ基板分離層を前記第２サブ基板分離層とともに前記基板分離層とするステップと、をさらに含む、ことを特徴とする請求項８に記載の半導体構造の形成方法。
【請求項10】
前記基板分離層と前記支持層との間に位置する前記エッチング孔は容量孔とし、前記初期基板の材料はシリコンであり、前記エッチング孔内にコンデンサを形成するステップは、具体的には、第１ドーピングイオンを隣接する前記容量孔の間の前記半導体柱に注入し、初期導電性柱を形成するステップと、
金属材料を前記初期導電性柱に堆積し、材料にシリサイドが含まれる導電性柱を形成するステップと、
前記導電性柱の側壁を被覆する導電層、前記導電層の側壁を被覆する誘電体層、前記誘電体層の表面を被覆する上部電極を順次形成するステップと、を含み、
前記導電性柱の側壁を被覆する導電層を形成するステップは、具体的には、
選択的原子層堆積プロセスを採用して前記導電性柱の側壁のみを被覆する前記導電層を直接形成するステップを含む、ことを特徴とする請求項９に記載の半導体構造の形成方法。
【請求項11】
前記初期基板に、前記容量構造の上方に位置するトランジスタ構造を形成するステップは、具体的には、前記支持層を除去して、前記エッチング孔の上部及び前記半導体柱の上部を露出させ、露出した前記半導体柱をアクティブ柱とし、且つ前記アクティブ柱においてチャネル領域、前記チャネル領域の下方に位置し且つ前記導電性柱に接触するドレイン領域、及び前記チャネル領域の上方に位置するソース領域を定義するステップと、
前記チャネル領域の前記第１方向及び前記第２方向における幅を縮小するステップと、
前記第２方向に延びており、且つ前記第２方向に沿って間隔を空けて配置される複数の前記チャネル領域を連続的に被覆する前記ワード線を形成するステップと、を含む、ことを特徴とする請求項１０に記載の半導体構造の形成方法。
【請求項12】
前記チャネル領域の前記第１方向及び前記第２方向における幅を縮小するステップは、具体的には、隣接する前記アクティブ柱の間の前記エッチング孔を満たす充填層を形成するステップと、
前記ソース領域を露出するように、一部の前記充填層をエッチバックするステップと、
前記ソース領域の側壁を被覆する保護層を形成するステップと、
前記チャネル領域を露出するように、さらに一部の前記充填層をエッチバックし、前記ドレイン領域の側壁に残った前記充填層を初期分離層とするステップと、
露出した前記チャネル領域の側壁を改質処理し、改質層を形成するステップと
前記改質層を除去して、前記チャネル領域の前記第１方向及び前記第２方向における幅を縮小するステップと、を含み、
前記改質処理は熱酸化処理であり、前記改質層は酸化層である、ことを特徴とする請求項１１に記載の半導体構造の形成方法。
【請求項13】
前記第２方向に沿って延びており、且つ前記第２方向に間隔を空けて配置される複数の前記チャネル領域を連続的に被覆する前記ワード線を形成するステップの後、前記ソース領域、前記チャネル領域及び前記ドレイン領域に前記第１ドーピングイオンと同じ種類の第２ドーピングイオンを注入するステップをさらに含み、
第２ドーピングイオンを前記ソース領域、前記チャネル領域及び前記ドレイン領域に注入するステップの後、
前記ソース領域の表面に金属材料を堆積し、材料にシリサイドが含まれるソース電極を形成するステップをさらに含む、ことを特徴とする請求項１１に記載の半導体構造の形成方法。
【請求項14】
前記トランジスタ構造の上方にビット線構造を形成するステップは、具体的には、複数の前記ソース電極の上面に位置する複数本のビット線プラグをそれぞれ形成するステップと、
前記ビット線プラグの上方に複数本のビット線を形成するステップであって、前記複数本のビット線は、前記第２方向に沿って間隔を空けて配置され、それぞれ前記第１方向に沿って延びており、且つ前記第１方向に沿って間隔を空けて配置される複数の前記ビット線プラグに接触して電気的に接続されるステップと、を含む、ことを特徴とする請求項１３に記載の半導体構造の形成方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体製造の技術分野に関し、特に、半導体構造及びその形成方法に関する。
【0002】
本願は、２０２２年０６月２１日に提出された、出願番号が２０２２１０７０６３２２.２、出願の名称が「半導体構造及びその形成方法」の中国特許の優先権を主張し、その全ての内容は引用によりここに付録されている。
【背景技術】
【0003】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、コンピュータなどの電子機器に一般的に用いられる半導体装置であり、複数のメモリセルから構成され、各メモリセルは、通常、トランジスタとコンデンサを含む。前記トランジスタのゲートはワード線に電気的に接続され、ソースはビット線に電気的に接続され、ドレインはコンデンサに電気的に接続され、ワード線のワード線電圧はトランジスタのオンとオフを制御することができ、これにより、ビット線を介してコンデンサに記憶されたデータ情報を読み取ったり、データ情報をコンデンサに書き込んだりすることができる。
【0004】
トランジスタ・オン・キャパシタ（ＴＯＣ：Ｔｒａｎｓｉｓｔｏｒ ｏｎ Ｃａｐａｃｉｔｏｒ）構造を有するＤＲＡＭなどの半導体構造は、その構造自体の制約のため周辺回路との互換性が悪く、コンデンサと基板との間でリークの問題が発生しやすい。また、ＤＲＡＭなどの半導体構造の製造プロセスが複雑であり、製造コストが高い。
【0005】
したがって、どのように半導体構造の性能を改善し、半導体製造プロセスの難易度を下げるかは、現在早急に解決しようとする技術的課題である。
【発明の概要】
【発明が解決しようとする課題】
【0006】
本開示のいくつかの実施例に係る半導体構造及びその形成方法は、半導体構造の性能を改善し、半導体製造プロセスの難易度を下げることに用いられる。
【課題を解決するための手段】
【0007】
いくつかの実施例によれば、本開示は、
基板と、
前記基板の上面に位置する容量構造であって、第１方向及び第２方向に沿ってアレイ状に配置される複数のコンデンサを含み、前記第１方向及び前記第２方向はいずれも前記基板の上面に平行な方向であり、且つ前記第１方向は前記第２方向と交差する容量構造と、
前記容量構造の上方に位置し、前記コンデンサに電気的に接続される複数のアクティブ柱と、前記第２方向に沿って延びており、且つ前記第２方向に沿って間隔を空けて配置される前記アクティブ柱を連続的に被覆する複数本のワード線とを含むトランジスタ構造と、
前記トランジスタ構造の上方に位置し、前記第１方向に沿って延びており、且つ前記第１方向に沿って間隔を空けて配置される前記アクティブ柱に電気的に接続される複数本のビット線を含むビット線構造と、を含む、半導体構造を提供する。
基板と、
前記基板の上面に位置する容量構造であって、第１方向及び第２方向に沿ってアレイ状に配置される複数のコンデンサを含み、前記第１方向及び前記第２方向はいずれも前記基板の上面に平行な方向であり、且つ前記第１方向は前記第２方向と交差する容量構造と、
前記容量構造の上方に位置し、前記コンデンサに電気的に接続される複数のアクティブ柱と、前記第２方向に沿って延びており、且つ前記第２方向に沿って間隔を空けて配置される前記アクティブ柱を連続的に被覆する複数本のワード線とを含むトランジスタ構造と、
前記トランジスタ構造の上方に位置し、前記第１方向に沿って延びており、且つ前記第１方向に沿って間隔を空けて配置される前記アクティブ柱に電気的に接続される複数本のビット線を含むビット線構造と、を含む、半導体構造を提供する。
【0008】
いくつかの実施例では、
前記基板と前記容量構造との間に位置する基板分離層をさらに含む。
前記基板と前記容量構造との間に位置する基板分離層をさらに含む。
【0009】
いくつかの実施例では、前記コンデンサは、
導電性柱と、前記導電性柱の表面に被覆される導電層とを含み、前記導電性柱の上面は前記アクティブ柱と接触して電気的に接続される下部電極と、
前記導電層の表面に被覆される誘電体層と、
前記誘電体層の表面に被覆される上部電極と、を含む。
導電性柱と、前記導電性柱の表面に被覆される導電層とを含み、前記導電性柱の上面は前記アクティブ柱と接触して電気的に接続される下部電極と、
前記導電層の表面に被覆される誘電体層と、
前記誘電体層の表面に被覆される上部電極と、を含む。
【0010】
いくつかの実施例では、前記基板分離層は、
複数の前記導電性柱の下方に連続的に分布している第１サブ基板分離層と、
前記第１サブ基板分離層の表面に被覆される第２サブ基板分離層と、を含む。
複数の前記導電性柱の下方に連続的に分布している第１サブ基板分離層と、
前記第１サブ基板分離層の表面に被覆される第２サブ基板分離層と、を含む。
【0011】
いくつかの実施例では、前記誘電体層の材料は、チタン酸ストロンチウム、酸化アルミニウム、酸化ジルコニウム、酸化ハフニウムのいずれか１種又は複数種であり、前記導電層及び前記上部電極の材料は、チタン、ルテニウム、酸化ルテニウム、窒化チタンのいずれか１種又は複数種である。
【0012】
いくつかの実施例では、前記導電性柱の材料は第１ドーピングイオンを含むシリサイド材料である。
【0013】
いくつかの実施例では、複数本の前記ワード線は前記第１方向に沿って間隔を空けて配置され、前記トランジスタ構造は、隣接する前記ワード線の間に位置するワード線分離層をさらに含む。
【0014】
いくつかの実施例では、各前記アクティブ柱は、チャネル領域と、前記基板の上面に垂直な方向に沿って前記チャネル領域の両側に分布しているドレイン領域及びソース領域とを含み、
前記第１方向及び前記第２方向において、前記ソース領域の幅が前記チャネル領域の幅よりも大きく、且つ前記ドレイン領域の幅が前記チャネル領域の幅よりも大きい。
前記第１方向及び前記第２方向において、前記ソース領域の幅が前記チャネル領域の幅よりも大きく、且つ前記ドレイン領域の幅が前記チャネル領域の幅よりも大きい。
【0015】
いくつかの実施例では、前記トランジスタ構造は、
前記ワード線分離層と前記アクティブ柱との間に位置し、且つ前記ソース領域の側壁に被覆され、前記第１方向において、エッジが前記ワード線のエッジに位置合わせする保護層をさらに含む。
前記ワード線分離層と前記アクティブ柱との間に位置し、且つ前記ソース領域の側壁に被覆され、前記第１方向において、エッジが前記ワード線のエッジに位置合わせする保護層をさらに含む。
【0016】
いくつかの実施例では、前記トランジスタ構造は、前記アクティブ柱の上面に位置するソース電極をさらに含み、
前記ビット線構造は、
底面が前記ソース電極に接触して接続され、上面が前記ビット線に電気的に接続されるビット線プラグをさらに含む。
前記ビット線構造は、
底面が前記ソース電極に接触して接続され、上面が前記ビット線に電気的に接続されるビット線プラグをさらに含む。
【0017】
別のいくつかの実施例によれば、本開示は、
初期基板を提供するステップと、
前記初期基板に基板及び前記基板の上面に位置する容量構造を形成するステップであって、前記容量構造は第１方向及び第２方向に沿ってアレイ状に配置される複数のコンデンサを含み、前記第１方向及び前記第２方向はいずれも前記基板の上面に平行な方向であり、且つ前記第１方向は前記第２方向と交差するステップと、
前記容量構造の上方に位置し、前記コンデンサに電気的に接続される複数のアクティブ柱と、前記第２方向に沿って延びており、且つ前記第２方向に沿って間隔を空けて配置される前記アクティブ柱を連続的に被覆する複数本のワード線とを含むトランジスタ構造を前記初期基板に形成するステップと、
前記第１方向に沿って延びており、且つ前記第１方向に沿って間隔を空けて配置される前記アクティブ柱に電気的に接続される複数本のビット線を含むビット線構造を前記トランジスタ構造の上方に形成するステップと、を含む半導体構造の形成方法をさらに提供する。
初期基板を提供するステップと、
前記初期基板に基板及び前記基板の上面に位置する容量構造を形成するステップであって、前記容量構造は第１方向及び第２方向に沿ってアレイ状に配置される複数のコンデンサを含み、前記第１方向及び前記第２方向はいずれも前記基板の上面に平行な方向であり、且つ前記第１方向は前記第２方向と交差するステップと、
前記容量構造の上方に位置し、前記コンデンサに電気的に接続される複数のアクティブ柱と、前記第２方向に沿って延びており、且つ前記第２方向に沿って間隔を空けて配置される前記アクティブ柱を連続的に被覆する複数本のワード線とを含むトランジスタ構造を前記初期基板に形成するステップと、
前記第１方向に沿って延びており、且つ前記第１方向に沿って間隔を空けて配置される前記アクティブ柱に電気的に接続される複数本のビット線を含むビット線構造を前記トランジスタ構造の上方に形成するステップと、を含む半導体構造の形成方法をさらに提供する。
【0018】
いくつかの実施例では、前記初期基板に基板及び前記基板の上面に位置する容量構造を形成するステップは、具体的には、
前記初期基板をエッチングし、前記第１方向及び前記第２方向に沿ってアレイ状に配置される複数の半導体柱、隣接する前記半導体柱の間に位置するエッチング孔、及び複数の前記エッチング孔に１対１で連通し且つ前記エッチング孔の下方に位置する複数の凹溝を形成するステップと、
隣接する前記凹溝を連通させ且つ前記凹溝を満たす基板分離層を形成し、前記基板分離層の下方に残った前記初期基板を基板とするステップと、
前記エッチング孔内にコンデンサを形成するステップと、を含む。
前記初期基板をエッチングし、前記第１方向及び前記第２方向に沿ってアレイ状に配置される複数の半導体柱、隣接する前記半導体柱の間に位置するエッチング孔、及び複数の前記エッチング孔に１対１で連通し且つ前記エッチング孔の下方に位置する複数の凹溝を形成するステップと、
隣接する前記凹溝を連通させ且つ前記凹溝を満たす基板分離層を形成し、前記基板分離層の下方に残った前記初期基板を基板とするステップと、
前記エッチング孔内にコンデンサを形成するステップと、を含む。
【0019】
いくつかの実施例では、前記第１方向及び前記第２方向に沿ってアレイ状に配置される複数の半導体柱、隣接する前記半導体柱の間に位置するエッチング孔、及び複数の前記エッチング孔に１対１で連通し且つ前記エッチング孔の下方に位置する複数の凹溝を形成するステップは、具体的には、
前記初期基板をエッチングし、前記第１方向に沿って延びており、且つ前記第２方向に沿って間隔を空けて配置される複数の第１エッチング溝を形成するステップと、
前記初期基板をエッチングし、前記第２方向に沿って延びており、且つ前記第１方向に沿って間隔を空けて配置される複数の第２エッチング溝を形成するステップと、
前記第２エッチング溝の底部の前記初期基板をエッチングし、第１方向において、幅が前記第２エッチング溝よりも大きい前記凹溝を形成するステップと、
前記第１エッチング溝と前記第２エッチング溝を連通させ、複数の前記エッチング孔及び隣接する前記エッチング孔の間に位置する前記半導体柱を形成するステップと、を含む。
前記初期基板をエッチングし、前記第１方向に沿って延びており、且つ前記第２方向に沿って間隔を空けて配置される複数の第１エッチング溝を形成するステップと、
前記初期基板をエッチングし、前記第２方向に沿って延びており、且つ前記第１方向に沿って間隔を空けて配置される複数の第２エッチング溝を形成するステップと、
前記第２エッチング溝の底部の前記初期基板をエッチングし、第１方向において、幅が前記第２エッチング溝よりも大きい前記凹溝を形成するステップと、
前記第１エッチング溝と前記第２エッチング溝を連通させ、複数の前記エッチング孔及び隣接する前記エッチング孔の間に位置する前記半導体柱を形成するステップと、を含む。
【0020】
いくつかの実施例では、幅が前記第２エッチング溝よりも大きい前記凹溝を形成するステップは、具体的には、
ボッシュエッチングプロセスを採用して前記第２エッチング溝の底部の前記初期基板をエッチングし、前記凹溝を形成するステップを含む。
ボッシュエッチングプロセスを採用して前記第２エッチング溝の底部の前記初期基板をエッチングし、前記凹溝を形成するステップを含む。
【0021】
いくつかの実施例では、前記初期基板に基板及び前記基板の上面に位置する容量構造を形成するステップは、具体的には、
前記エッチング孔及び前記凹溝を満たす犠牲層を形成するステップと、
前記半導体柱の上部を露出するように、前記初期基板の上面から一部の前記犠牲層をエッチバックするステップと、
露出した前記半導体柱を被覆する支持層を前記犠牲層の上面に形成するステップと、をさらに含む。
前記エッチング孔及び前記凹溝を満たす犠牲層を形成するステップと、
前記半導体柱の上部を露出するように、前記初期基板の上面から一部の前記犠牲層をエッチバックするステップと、
露出した前記半導体柱を被覆する支持層を前記犠牲層の上面に形成するステップと、をさらに含む。
【0022】
いくつかの実施例では、露出した前記半導体柱を被覆する支持層を前記犠牲層の上面に形成するステップの後、
前記犠牲層を除去するステップと、
隣接する前記凹溝の間の前記半導体柱を酸化し、第１サブ基板分離層を形成するステップと、
絶縁材料を前記凹溝内に充填し、第２サブ基板分離層を形成し、前記第１サブ基板分離層を前記第２サブ基板分離層とともに前記基板分離層とするステップと、をさらに含む。
前記犠牲層を除去するステップと、
隣接する前記凹溝の間の前記半導体柱を酸化し、第１サブ基板分離層を形成するステップと、
絶縁材料を前記凹溝内に充填し、第２サブ基板分離層を形成し、前記第１サブ基板分離層を前記第２サブ基板分離層とともに前記基板分離層とするステップと、をさらに含む。
【0023】
いくつかの実施例では、前記基板分離層と前記支持層との間に位置する前記エッチング孔は容量孔とし、前記初期基板の材料はシリコンであり、前記エッチング孔内にコンデンサを形成するステップは、具体的には、
第１ドーピングイオンを隣接する前記容量孔の間の前記半導体柱に注入し、初期導電性柱を形成するステップと、
金属材料を前記初期導電性柱に堆積し、材料にシリサイドが含まれる導電性柱を形成するステップと、
前記導電性柱の側壁を被覆する導電層、前記導電層の側壁を被覆する誘電体層、前記誘電体層の表面を被覆する上部電極を順次形成するステップと、を含む。
第１ドーピングイオンを隣接する前記容量孔の間の前記半導体柱に注入し、初期導電性柱を形成するステップと、
金属材料を前記初期導電性柱に堆積し、材料にシリサイドが含まれる導電性柱を形成するステップと、
前記導電性柱の側壁を被覆する導電層、前記導電層の側壁を被覆する誘電体層、前記誘電体層の表面を被覆する上部電極を順次形成するステップと、を含む。
【0024】
いくつかの実施例では、前記導電性柱の側壁を被覆する導電層を形成するステップは、具体的には、
選択的原子層堆積プロセスを採用して前記導電性柱の側壁のみを被覆する前記導電層を直接形成するステップを含む。
選択的原子層堆積プロセスを採用して前記導電性柱の側壁のみを被覆する前記導電層を直接形成するステップを含む。
【0025】
いくつかの実施例では、前記誘電体層の材料は、チタン酸ストロンチウム、酸化アルミニウム、酸化ジルコニウム、酸化ハフニウムのいずれか１種又は複数種であり、前記導電層及び前記上部電極の材料は、チタン、ルテニウム、酸化ルテニウム、窒化チタンのいずれか１種又は複数種である。
【0026】
いくつかの実施例では、前記初期基板に、前記容量構造の上方に位置するトランジスタ構造を形成するステップは、具体的には、
前記支持層を除去して、前記エッチング孔の上部及び前記半導体柱の上部を露出させ、露出した前記半導体柱をアクティブ柱とし、且つ前記アクティブ柱においてチャネル領域、前記チャネル領域の下方に位置し且つ前記導電性柱に接触するドレイン領域、及び前記チャネル領域の上方に位置するソース領域を定義するステップと、
前記チャネル領域の前記第１方向及び前記第２方向における幅を縮小するステップと、
前記第２方向に延びており、且つ前記第２方向に沿って間隔を空けて配置される複数の前記チャネル領域を連続的に被覆する前記ワード線を形成するステップと、を含む。
前記支持層を除去して、前記エッチング孔の上部及び前記半導体柱の上部を露出させ、露出した前記半導体柱をアクティブ柱とし、且つ前記アクティブ柱においてチャネル領域、前記チャネル領域の下方に位置し且つ前記導電性柱に接触するドレイン領域、及び前記チャネル領域の上方に位置するソース領域を定義するステップと、
前記チャネル領域の前記第１方向及び前記第２方向における幅を縮小するステップと、
前記第２方向に延びており、且つ前記第２方向に沿って間隔を空けて配置される複数の前記チャネル領域を連続的に被覆する前記ワード線を形成するステップと、を含む。
【0027】
いくつかの実施例では、前記チャネル領域の前記第１方向及び前記第２方向における幅を縮小するステップは、具体的には、
隣接する前記アクティブ柱の間の前記エッチング孔を満たす充填層を形成するステップと、
前記ソース領域を露出するように、一部の前記充填層をエッチバックするステップと、
前記ソース領域の側壁を被覆する保護層を形成するステップと、
前記チャネル領域を露出するように、さらに一部の前記充填層をエッチバックし、前記ドレイン領域の側壁に残った前記充填層を初期分離層とするステップと、
露出した前記チャネル領域の側壁を改質処理し、改質層を形成するステップと、
前記改質層を除去して、前記チャネル領域の前記第１方向及び前記第２方向における幅を縮小するステップと、を含む。
隣接する前記アクティブ柱の間の前記エッチング孔を満たす充填層を形成するステップと、
前記ソース領域を露出するように、一部の前記充填層をエッチバックするステップと、
前記ソース領域の側壁を被覆する保護層を形成するステップと、
前記チャネル領域を露出するように、さらに一部の前記充填層をエッチバックし、前記ドレイン領域の側壁に残った前記充填層を初期分離層とするステップと、
露出した前記チャネル領域の側壁を改質処理し、改質層を形成するステップと、
前記改質層を除去して、前記チャネル領域の前記第１方向及び前記第２方向における幅を縮小するステップと、を含む。
【0028】
いくつかの実施例では、前記改質処理は熱酸化処理であり、前記改質層は酸化層である。
【0029】
いくつかの実施例では、前記第２方向に沿って延びており、且つ前記第２方向に間隔を空けて配置される複数の前記チャネル領域を連続的に被覆する前記ワード線を形成するステップの後、
前記ソース領域、前記チャネル領域及び前記ドレイン領域に前記第１ドーピングイオンと同じ種類の第２ドーピングイオンを注入するステップをさらに含む。
前記ソース領域、前記チャネル領域及び前記ドレイン領域に前記第１ドーピングイオンと同じ種類の第２ドーピングイオンを注入するステップをさらに含む。
【0030】
いくつかの実施例では、第２ドーピングイオンを前記ソース領域、前記チャネル領域及び前記ドレイン領域に注入するステップの後、
前記ソース領域の表面に金属材料を堆積し、材料にシリサイドが含まれるソース電極を形成するステップをさらに含む。
前記ソース領域の表面に金属材料を堆積し、材料にシリサイドが含まれるソース電極を形成するステップをさらに含む。
【0031】
いくつかの実施例では、前記トランジスタ構造の上方にビット線構造を形成するステップは、具体的には、
複数の前記ソース電極の上面に位置する複数本のビット線プラグをそれぞれ形成するステップと、
前記ビット線プラグの上方に複数本のビット線を形成するステップであって、前記複数本のビット線は、前記第２方向に沿って間隔を空けて配置され、それぞれ前記第１方向に沿って延びており、且つ前記第１方向に沿って間隔を空けて配置される複数の前記ビット線プラグに接触して電気的に接続されるステップと、を含む。
複数の前記ソース電極の上面に位置する複数本のビット線プラグをそれぞれ形成するステップと、
前記ビット線プラグの上方に複数本のビット線を形成するステップであって、前記複数本のビット線は、前記第２方向に沿って間隔を空けて配置され、それぞれ前記第１方向に沿って延びており、且つ前記第１方向に沿って間隔を空けて配置される複数の前記ビット線プラグに接触して電気的に接続されるステップと、を含む。
【発明の効果】
【0032】
本開示のいくつかの実施例に係る半導体構造及びその形成方法では、トランジスタ構造を容量構造の上に設け、且つビット線構造をトランジスタ構造の上に設けることで、ＴＯＣ構造を有する半導体構造を形成し、深穴エッチングプロセスによってトランジスタ構造の下方にビット線構造を形成する必要がなく、これにより、ビット線の製造プロセス難度を下げ、前記半導体構造の製造コストを低減させることができる。さらに、前記ビット線構造は前記トランジスタ構造の上方に位置するため、複数の材料（例えば金属材料）を用いてビット線を製造することができ、ビット線抵抗を低減させ、半導体構造の性能を改善するのに役立ち、後の周辺回路プロセスとより良好な互換性を有することができる。
【図面の簡単な説明】
【0033】
【発明を実施するための形態】
【0034】
以下は図面を参照して本開示に係る半導体構造及びその形成方法の具体的な実施形態について詳しく説明する。
【0035】
本具体的な実施形態は半導体構造を提供し、図１は本開示の具体的な実施形態における半導体構造の概略図である。本具体的な実施形態に記載の半導体構造はＤＲＡＭであってもよいが、これに限定されない。図１に示すように、本具体的な実施形態に係る半導体構造は、
基板１０と、
前記基板１０の上面に位置する容量構造であって、第１方向Ｄ１及び第２方向Ｄ２に沿ってアレイ状に配置される複数のコンデンサを含み、前記第１方向Ｄ１及び前記第２方向Ｄ２はいずれも前記基板１０の上面に平行な方向であり、且つ前記第１方向Ｄ１は前記第２方向Ｄ２と交差し、いくつかの実施例では、前記第１方向Ｄ１と前記第２方向Ｄ２は互いに直交する容量構造と、
前記容量構造の上方に位置し、前記コンデンサに電気的に接続される複数のアクティブ柱１３と、前記第２方向Ｄ２に沿って延びており、且つ前記第２方向Ｄ２に沿って間隔を空けて配置される前記アクティブ柱１３を連続的に被覆する複数本のワード線１５とを含むトランジスタ構造と、
前記トランジスタ構造の上方に位置し、前記第１方向Ｄ１に沿って延びており、且つ前記第１方向Ｄ１に沿って間隔を空けて配置される前記アクティブ柱１３に電気的に接続される複数本のビット線１８を含むビット線構造と、を含む。
基板１０と、
前記基板１０の上面に位置する容量構造であって、第１方向Ｄ１及び第２方向Ｄ２に沿ってアレイ状に配置される複数のコンデンサを含み、前記第１方向Ｄ１及び前記第２方向Ｄ２はいずれも前記基板１０の上面に平行な方向であり、且つ前記第１方向Ｄ１は前記第２方向Ｄ２と交差し、いくつかの実施例では、前記第１方向Ｄ１と前記第２方向Ｄ２は互いに直交する容量構造と、
前記容量構造の上方に位置し、前記コンデンサに電気的に接続される複数のアクティブ柱１３と、前記第２方向Ｄ２に沿って延びており、且つ前記第２方向Ｄ２に沿って間隔を空けて配置される前記アクティブ柱１３を連続的に被覆する複数本のワード線１５とを含むトランジスタ構造と、
前記トランジスタ構造の上方に位置し、前記第１方向Ｄ１に沿って延びており、且つ前記第１方向Ｄ１に沿って間隔を空けて配置される前記アクティブ柱１３に電気的に接続される複数本のビット線１８を含むビット線構造と、を含む。
【0036】
具体的には、前記基板１０はシリコン基板であるが、これに限定されず、本具体的な実施形態は、前記基板１０がシリコン基板であることを例として説明する。他の例では、前記基板１０は窒化ガリウム、ガリウム砒素、炭化ガリウム、炭化シリコン又はＳＯＩなどの半導体基板であってもよい。基板１０は、デバイス構造を支持するためのものである。前記基板１０の上面とは、前記基板１０のうち前記容量構造が形成された面を指す。
【0037】
前記容量構造は、前記第１方向Ｄ１及び前記第２方向Ｄ２に沿って二次元アレイ状に配置される複数の前記コンデンサを含む。各コンデンサは、基板１０の上面に垂直な方向である第３方向Ｄ３に延びている。前記トランジスタ構造は、前記容量構造の上方に位置し、且つ前記第１方向Ｄ１及び前記第２方向Ｄ２に沿って二次元アレイ状に配置される複数の前記アクティブ柱１３を含み、前記アクティブ柱１３は、チャネル領域と、前記第３方向Ｄ３に沿って前記チャネル領域の対向する両側に分布しているドレイン領域及びソース領域とを含み、前記コンデンサは前記ドレイン領域に接触して電気的に接続される。前記トランジスタ構造は、複数本のワード線１５と、隣接する２本の前記ワード線１５の間に位置するワード線分離層１９とをさらに含み、前記ワード線１５は、前記第２方向Ｄ２に沿って延びており、且つ前記第２方向Ｄ２に沿って間隔を空けて配置される前記アクティブ柱１３を連続的に被覆し、チャネル周回構造の前記ワード線１５となる。前記ビット線構造は複数本の前記ビット線１８を含み、前記ビット線１８は前記トランジスタ構造の上方に位置し、これにより、金属タングステンなどの金属材料を用いて前記ビット線１８を形成することができ、これにより、ビット線の抵抗を低下させ、且つビット線の製造プロセスの難易度を下げる。また、前記ビット線１８を前記トランジスタ構造の上方に設けることにより、前記ビット線がＣＯＲＥ（プロセッサコア）、ＳＡ（センスアンプ）、Ｉ／Ｏ（入出力）などの周辺回路プロセスと互換性を有するようにできる。
【0038】
いくつかの実施例では、前記コンデンサは、
導電性柱１２１と、前記導電性柱１２１の表面に被覆される導電層１２２とを含み、前記導電性柱１２１の上面は前記アクティブ柱１３に接触して電気的に接続される下部電極と、
前記導電層１２２の表面に被覆される誘電体層１２３と、
前記誘電体層１２３の表面に被覆される上部電極１２４と、を含む。
導電性柱１２１と、前記導電性柱１２１の表面に被覆される導電層１２２とを含み、前記導電性柱１２１の上面は前記アクティブ柱１３に接触して電気的に接続される下部電極と、
前記導電層１２２の表面に被覆される誘電体層１２３と、
前記誘電体層１２３の表面に被覆される上部電極１２４と、を含む。
【0039】
具体的には、前記コンデンサの前記下部電極は、前記第３方向Ｄ３に沿って延びている前記導電性柱１２１と、前記導電性柱１２１の側壁に被覆される前記導電層１２２とを含み、前記誘電体層１２３は、前記導電層１２２の側壁、前記基板分離層１１の表面、及び前記ワード線分離層１９の底面に被覆され、前記上部電極１２４は前記誘電体層１２３の表面を被覆する。
【0040】
いくつかの実施例では、前記誘電体層１２３の材料は、チタン酸ストロンチウム、酸化アルミニウム、酸化ジルコニウム、酸化ハフニウムのいずれか１種又は複数種であり、前記導電層１２２及び前記上部電極１２４の材料は、チタン、ルテニウム、酸化ルテニウム、窒化チタンのいずれか１種又は複数種である。
【0041】
具体的には、前記誘電体層１２３は、高誘電率（ＨＫ）を有するＳＴＯ（チタン酸ストロンチウム）材料を用いて製造し、前記導電層１２２及び前記上部電極１２４はルテニウム又は酸化ルテニウム等を用いて形成することができ、これにより、前記コンデンサの前記第３方向Ｄ３における高さを低減し、前記コンデンサを形成するための容量孔をエッチングする時のエッチングの深さを低減し、これによりプロセスの難易度をさらに下げることができる。他の例では、前記誘電体層１２３は酸化アルミニウム、酸化ジルコニウム、酸化ハフニウムのうちのいずれか１種又は複数種を用いて形成することもでき、このような場合、前記導電層１２２及び前記上部電極１２４はＴｉＮなどを用いて形成し、これにより、前記半導体層構造の製造コストを低減させる。
【0042】
いくつかの実施例では、前記導電性柱１２１の材料は第１ドーピングイオンを含むシリサイド材料であり、これにより、前記導電性柱１２１の導電性を向上させる。一実施例では、前記ドレイン領域は第２ドーピングイオンを含み、前記第２ドーピングイオンのタイプは前記第１ドーピングイオンのタイプと同じであり、これにより、前記導電性柱１２１と前記ドレイン領域との間の接触抵抗をさらに低下させる。
【0043】
いくつかの実施例では、前記半導体構造は、
前記基板１０と前記容量構造との間に位置する基板分離層１１をさらに含む。
前記基板１０と前記容量構造との間に位置する基板分離層１１をさらに含む。
【0044】
具体的には、前記基板分離層１１の材料は酸化物（例えば二酸化ケイ素）などの絶縁材料であってもよいが、これらに限定されない。前記基板１０と前記容量構造との間に前記基板分離層１１を形成することにより、前記コンデンサ底部から前記基板１０までのリーク通路を遮断し、これにより前記コンデンサと前記基板１０との間のリーク問題を減らす。
【0045】
いくつかの実施例では、前記基板分離層１１は、
複数の前記導電性柱１２１の下方に連続的に分布している第１サブ基板分離層と、
前記第１サブ基板分離層の表面に被覆される第２サブ基板分離層と、を含む。
複数の前記導電性柱１２１の下方に連続的に分布している第１サブ基板分離層と、
前記第１サブ基板分離層の表面に被覆される第２サブ基板分離層と、を含む。
【0046】
具体的には、前記基板分離層１１は、複数の前記導電性柱１２１の下方に連続的に分布している前記第１サブ基板分離層と、前記第１サブ基板分離層の表面に被覆される前記第２サブ基板分離層を含み、これにより、前記容量孔を形成するとともに、前記基板分離層の形成プロセスを行うことができ、前記基板分離層が前記コンデンサの下方に直接形成されることを確保し、さらに前記基板分離層がコンデンサの底部に十分に位置合わせできることを確保し、前記半導体構造の製造プロセスを簡略化し、半導体構造のプロセスの難易度を下げるとともに、前記コンデンサと基板との電気的分離効果をさらに向上させることができる。
【0047】
他の例では、前記基板分離層１１は単層構造であってもよく、例えば前記基板分離層１１は前記基板１０と前記容量構造との間に位置する単一酸化層である。
【0048】
いくつかの実施例では、各前記アクティブ柱１３は、チャネル領域と、前記基板１０の上面に垂直な方向に沿って前記チャネル領域の対向する両側に分布しているドレイン領域及びソース領域とを含み、
第１方向Ｄ１及び第２方向Ｄ２において、ソース領域の幅がチャネル領域の幅よりも大きく、且つドレイン領域の幅がチャネル領域の幅よりも大きい。
第１方向Ｄ１及び第２方向Ｄ２において、ソース領域の幅がチャネル領域の幅よりも大きく、且つドレイン領域の幅がチャネル領域の幅よりも大きい。
【0049】
具体的には、前記第３方向Ｄ３において、前記ドレイン領域は前記チャネル領域の下方に位置し、前記ソース領域は前記チャネル領域の上方に位置し、前記ドレイン領域は前記コンデンサの下部電極に電気的に接続される。前記第１方向Ｄ１及び前記第２方向Ｄ２において、前記ソース領域及び前記ドレイン領域の幅がいずれも前記チャネル領域の幅よりも大きく、これにより、前記ワード線１５を形成するためのスペースを大きくし、このように、前記半導体構造の製造プロセスの簡略化に役立つだけでなく、前記半導体構造のサイズのさらなる縮小に役立ち、さまざまな分野への適用の要件に応える。
【0050】
いくつかの実施例では、複数本の前記ワード線１５は前記第１方向Ｄ１に沿って間隔を空けて配置され、前記トランジスタ構造は、
隣接する前記ワード線１５の間に位置するワード線分離層１９をさらに含む。
隣接する前記ワード線１５の間に位置するワード線分離層１９をさらに含む。
【0051】
いくつかの実施例では、前記トランジスタ構造は、
前記ワード線分離層１９と前記アクティブ柱１３との間に位置し、且つ前記ソース領域の側壁に被覆され、前記第１方向Ｄ１において、エッジが前記ワード線１５のエッジに位置合わせする保護層１６をさらに含む。
前記ワード線分離層１９と前記アクティブ柱１３との間に位置し、且つ前記ソース領域の側壁に被覆され、前記第１方向Ｄ１において、エッジが前記ワード線１５のエッジに位置合わせする保護層１６をさらに含む。
【0052】
具体的には、前記保護層１６の材料は、窒化物（例えば窒化シリコン）などの絶縁材料であるが、これに限定されない。前記保護層１６は、隣接する２つの前記ソース領域を電気的に分離することに用いられるだけでなく、前記ワード線１５を形成する時のマスク層とすることができ、これにより、マスクブランクの数を減少させ、前記半導体構造の製造コストをさらに低減させる。
【0053】
いくつかの実施例では、前記トランジスタ構造は、前記アクティブ柱１３の上面に位置するソース電極２０をさらに含み、前記ビット線構造は、
底面が前記ソース電極２０に接触して接続され、上面が前記ビット線１８に電気的に接続されるビット線プラグ１７をさらに含む。
底面が前記ソース電極２０に接触して接続され、上面が前記ビット線１８に電気的に接続されるビット線プラグ１７をさらに含む。
【0054】
具体的には、前記ビット線プラグ１７は、一端が前記ソース電極２０に電気的に接続され、他端が前記ビット線１８に電気的に接続される。前記ビット線１８は前記第１方向Ｄ１に沿って延びており、且つ複数の前記ビット線１８は前記第２方向Ｄ２に沿って間隔を空けて配置され、各前記ビット線１８と前記第１方向Ｄ１に沿って間隔を空けて配置される複数の前記ソース電極２０とは、前記ビット線プラグ１７を介して電気的に接続される。前記ビット線プラグ１７の材料は前記ビット線１８の材料と同じであってもよく、例えば、いずれも金属タングステン又は金属モリブデンである。
【0055】
本具体的な実施形態は、半導体構造の形成方法をさらに提供し、図２は本開示の具体的な実施形態における半導体構造の形成方法のフローチャートであり、図３～図１５は本開示の具体的な実施形態における半導体構造の形成プロセスの主なプロセスの構造概略図である。本具体的な実施形態により形成された半導体構造の概略図は図１を参照することができる。図１～図１５に示すように、前記半導体構造の形成方法は、ステップＳ２１～ステップＳ２４を含む。
【0056】
ステップＳ２１、図３に示すように、初期基板３０を提供する。
【0057】
具体的には、前記初期基板３０はシリコン基板であるが、これに限定されず、本具体的な実施形態は、前記初期基板３０がＰ型ドーピングイオンを含むシリコン基板であることを例として説明する。他の例では、前記初期基板３０は窒化ガリウム、ガリウム砒素、炭化ガリウム、炭化シリコン又はＳＯＩなどの半導体基板であってもよい。
【0058】
ステップＳ２２、図１０及び図１５に示すように、前記初期基板３０に基板１０及び前記基板１０の上面に位置する容量構造を形成し、前記容量構造は第１方向Ｄ１及び第２方向Ｄ２に沿ってアレイ状に配置される複数のコンデンサを含み、前記第１方向Ｄ１及び前記第２方向Ｄ２はいずれも前記基板１０の上面に平行な方向であり、且つ前記第１方向Ｄ１は前記第２方向Ｄ２と交差する。
【0059】
いくつかの実施例では、前記初期基板３０に基板１０及び前記基板１０の上面に位置する容量構造を形成するステップは、具体的には、
図７に示すように、前記初期基板３０をエッチングし、前記第１方向Ｄ１及び前記第２方向Ｄ２に沿ってアレイ状に配置される複数の半導体柱３４、隣接する前記半導体柱３４の間に位置するエッチング孔４１、及び複数の前記エッチング孔４１に１対１で連通し且つ前記エッチング孔４１の下方に位置する複数の凹溝３５を形成するステップと、
図９に示すように、隣接する前記凹溝３５に連通させ且つ前記凹溝３５を満たす基板分離層１１を形成し、前記基板分離層１１の下方に残った前記初期基板３０を基板１０とするステップと、
図１０に示ように、エッチングホール４１内にコンデンサを形成するステップと、を含む。
図７に示すように、前記初期基板３０をエッチングし、前記第１方向Ｄ１及び前記第２方向Ｄ２に沿ってアレイ状に配置される複数の半導体柱３４、隣接する前記半導体柱３４の間に位置するエッチング孔４１、及び複数の前記エッチング孔４１に１対１で連通し且つ前記エッチング孔４１の下方に位置する複数の凹溝３５を形成するステップと、
図９に示すように、隣接する前記凹溝３５に連通させ且つ前記凹溝３５を満たす基板分離層１１を形成し、前記基板分離層１１の下方に残った前記初期基板３０を基板１０とするステップと、
図１０に示ように、エッチングホール４１内にコンデンサを形成するステップと、を含む。
【0060】
いくつかの実施例では、前記第１方向Ｄ１及び前記第２方向Ｄ２に沿ってアレイ状に配置される複数の半導体柱３４、隣接する前記半導体柱３４の間に位置するエッチング孔４１、及び複数の前記エッチング孔４１に１対１で連通し且つ前記エッチング孔４１の下方に位置する複数の凹溝３５を形成するステップは、具体的には、
図３に示すように、前記初期基板３０をエッチングし、前記第１方向Ｄ１に沿って延びており、且つ前記第２方向Ｄ２に沿って間隔を空けて配置される複数の第１エッチング溝３１を形成するステップと、
前記初期基板３０をエッチングし、前記第２方向Ｄ２に沿って延びており、且つ前記第１方向Ｄ１に沿って間隔を空けて配置される複数の第２エッチング溝３３を形成するステップと、
図４に示すように、前記第２エッチング溝３３の底部の前記初期基板３０をエッチングし、第１方向Ｄ１において、幅が前記第２エッチング溝３３よりも大きい前記凹溝３５を形成するステップと、
前記第１エッチング溝３１と前記第２エッチング溝３３を連通させ、複数の前記エッチング孔４１と、隣接する前記エッチング孔４１の間に位置する前記半導体柱３４とを形成するステップと、を含む。
図３に示すように、前記初期基板３０をエッチングし、前記第１方向Ｄ１に沿って延びており、且つ前記第２方向Ｄ２に沿って間隔を空けて配置される複数の第１エッチング溝３１を形成するステップと、
前記初期基板３０をエッチングし、前記第２方向Ｄ２に沿って延びており、且つ前記第１方向Ｄ１に沿って間隔を空けて配置される複数の第２エッチング溝３３を形成するステップと、
図４に示すように、前記第２エッチング溝３３の底部の前記初期基板３０をエッチングし、第１方向Ｄ１において、幅が前記第２エッチング溝３３よりも大きい前記凹溝３５を形成するステップと、
前記第１エッチング溝３１と前記第２エッチング溝３３を連通させ、複数の前記エッチング孔４１と、隣接する前記エッチング孔４１の間に位置する前記半導体柱３４とを形成するステップと、を含む。
【0061】
いくつかの実施例では、幅が前記第２エッチング溝３３よりも大きい前記凹溝３５を形成するステップは、具体的には、
ボッシュエッチングプロセスを採用して前記第２エッチング溝３３の底部の前記初期基板３０をエッチングし、前記凹溝３５を形成するステップを含む。
ボッシュエッチングプロセスを採用して前記第２エッチング溝３３の底部の前記初期基板３０をエッチングし、前記凹溝３５を形成するステップを含む。
【0062】
具体的には、フォトリソグラフィプロセスを採用して前記第３方向Ｄ３に沿って前記初期基板３０をエッチングし、前記初期基板３０を貫通しない複数の第１エッチング溝３１を形成し、各前記第１エッチング溝３１は前記第１方向Ｄ１に沿って延びており、且つ複数の前記第１エッチング溝３１は前記第２方向Ｄ２に沿って間隔を空けて配置される。前記第１エッチング溝３１の前記第３方向Ｄ３における深さが５００ｎｍ～１２００ｎｍである。続いて、図４に示すように、酸化物（例えば二酸化ケイ素）などの材料を用いて前記第１エッチング溝３１を満たし、第１誘電体層３２を形成する。前記第１誘電体層３２は前記初期基板３０を支持することに用いられ、前記第２エッチング溝３３の形成中の前記初期基板３０の倒れや崩壊を回避する。前記第１誘電体層３２を形成した後、フォトリソグラフィプロセスを採用して前記第３方向Ｄ３に沿って前記初期基板３０を再エッチングし、前記初期基板３０を貫通しない複数の第２エッチング溝３３を形成してもよく、各前記第２エッチング溝３３は前記第２方向Ｄ２に沿って延びており、且つ複数の前記第２エッチング溝３３は前記第１方向Ｄ１に沿って間隔を空けて配置される。前記第２エッチング溝３３の前記第３方向Ｄ３における深さが前記第１エッチング溝３１よりも小さくてもよく、これにより、後で前記第２エッチング溝３３の下方に前記凹溝３５を形成することを容易にする。図４に示すように、前記第２エッチング溝３３を形成した後、ボッシュエッチングプロセスを採用して前記第２エッチング溝３３の底部の前記初期基板３０をエッチングし、前記第２エッチング溝３３に連通し、且つ内径が前記第２エッチング溝３３よりも大きい前記凹溝３５を形成する。凹溝３５の内径が第２エッチング溝３３の内径よりも大きいので、第１方向Ｄ１において、隣接する第２エッチング溝３３の間の半導体柱３４の幅が、隣接する凹溝３５の間の半導体柱３４の幅よりも大きい。
【0063】
本具体的な実施形態では、前記第２エッチング溝３３を形成した後、ボッシュエッチングプロセスを採用して前記凹溝２５を形成することにより、前記半導体構造の形成プロセスを簡略化する。他の具体的な実施形態では、当業者は必要に応じて他のエッチングプロセスを選択して前記第２エッチング溝３３及び前記第２エッチング溝３３に連通する前記凹溝３５を形成してもよい。
【0064】
いくつかの実施例では、前記初期基板３０に基板１０及び前記基板１０の上面に位置する容量構造を形成するステップは、具体的には、
前記エッチング孔４１及び前記凹溝３５を満たす犠牲層３７を形成するステップと、
図５に示すように、前記半導体柱３４の上部を露出するように、前記初期基板３０の上面から一部の前記犠牲層３７をエッチバックするステップと、
図６に示すように、露出した半導体柱３４を被覆する支持層３８を犠牲層３７の上面に形成するステップと、をさらに含む。
前記エッチング孔４１及び前記凹溝３５を満たす犠牲層３７を形成するステップと、
図５に示すように、前記半導体柱３４の上部を露出するように、前記初期基板３０の上面から一部の前記犠牲層３７をエッチバックするステップと、
図６に示すように、露出した半導体柱３４を被覆する支持層３８を犠牲層３７の上面に形成するステップと、をさらに含む。
【0065】
具体的には、前記凹溝３５を形成した後、酸化物（例えば二酸化ケイ素）などの材料を前記第２エッチング溝３３及び前記凹溝３５内に堆積し、前記第２エッチング溝３３及び前記凹溝３５を満たす第２誘電体層を形成する。第１誘電体層３２は第２誘電体層とともに犠牲層３７を構成する。その後、図５に示すように、半導体柱３４の上部を露出するように、犠牲層３７の一部をエッチバックする。ここでは、露出した前記半導体柱３４の前記第３方向Ｄ３における高さが５０ｎｍ～２００ｎｍであってもよい。続いて、支持材料を前記犠牲層３７の上面に堆積し、露出した前記半導体柱３４を被覆する支持層３８を形成する。支持層３８に対して平坦化処理を行った後、図６に示すように、支持層３８の上面に第１マスク層３９を形成する。ここでは、前記支持材料は窒化物材料（例えば窒化シリコン）であるが、これに限定されない。前記第１マスク層３９の材料はポリシリコンなどのハードマスク材料であるが、これに限定されない。前記支持層３８は、一方では、前記半導体柱３４の上部を保護し、後で形成されたコンデンサのプロセスが前記半導体柱３４の上部にダメージを与えることを回避し、他方では、さらに前記半導体柱３４を支持することに用いられ、後の前記犠牲層３７を除去した後、前記半導体柱３４の倒れが発生することを回避する。
【0066】
いくつかの実施例では、露出した前記半導体柱３４を被覆する支持層３８を前記犠牲層３７の上面に形成するステップの後、
図７に示すように、前記犠牲層３７を除去するステップと、
隣接する前記凹溝３５の間の前記半導体柱３４を酸化し、第１サブ基板分離層３６を形成するステップと、
図９に示すように、絶縁材料を前記凹溝３５内に充填し、第２サブ基板分離層４２を形成し、前記第１サブ基板分離層３６を前記第２サブ基板分離層４２とともに前記基板分離層１１とするステップと、をさらに含む。
図７に示すように、前記犠牲層３７を除去するステップと、
隣接する前記凹溝３５の間の前記半導体柱３４を酸化し、第１サブ基板分離層３６を形成するステップと、
図９に示すように、絶縁材料を前記凹溝３５内に充填し、第２サブ基板分離層４２を形成し、前記第１サブ基板分離層３６を前記第２サブ基板分離層４２とともに前記基板分離層１１とするステップと、をさらに含む。
【0067】
具体的には、フォトリソグラフィプロセスにより第１マスク層３９に対してパターニング処理を行い、前記第１マスク層３９に第１マスク層３９を貫通して前記支持層３８を露出した第１開口部を複数形成する。形成された複数の前記第１開口の位置が複数の前記エッチング孔にそれぞれ位置合わせするように、前記第１エッチング溝３１及び前記第２エッチング溝３３を形成するマスクブランクを用いて前記第１マスク層３９に対してパターニング処理を行ってもよい。前記第１開口に沿って前記支持層３８を下方へエッチングし、前記支持層３８に前記犠牲層３７を露出した第２開口４０を形成する。前記第１マスク層３９を除去した後、前記第２開口４０に沿って前記犠牲層３７をエッチングし、図７に示す構造を得る。
【0068】
前記犠牲層３７を除去した後、前記支持層３８の下方に位置する前記半導体柱３４をＩｎ Ｓｉｔｕ酸化することができ、例えば（Ｉｎ Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）法により、前記支持層３８の下方の前記半導体柱３４を酸化する。前記凹溝３５の内径は前記第２エッチング溝３３の内径よりも大きいため、前記第１方向Ｄ１において、隣接する前記第２エッチング溝３３の間の前記半導体柱３４の幅が隣接する前記凹溝３５の間の前記半導体柱３４の幅よりも大きく、そのため、酸化パラメータ（例えば酸化時間、酸化剤使用量など）を制御することにより、隣接する前記凹溝３５の間の前記半導体柱３４を完全に酸化し、隣接する前記エッチング孔４１の間の前記半導体柱３４の表面のみを酸化することができ、これにより、前記エッチング孔４１を被覆する側壁、隣接する前記凹溝３５の間に位置し且つ前記凹溝３５の底面を被覆する前記第１サブ基板分離層３６を形成する。その後、前記第２開口４０に沿って前記第２サブ基板分離層４２を堆積し、図８に示す構造を形成する。続いて、図９に示すように、前記エッチング孔４１内に位置する前記第１サブ基板分離層３６及び前記第２サブ基板分離層４２をエッチバックにより除去して、残った前記第１サブ基板分離層３６は前記第２サブ基板分離層４２とともに前記基板分離層１１とする。
【0069】
いくつかの実施例では、前記基板分離層１１と前記支持層３８との間に位置する前記エッチング孔４１は容量孔とし、前記初期基板３０の材料はシリコンであり、前記エッチング孔４１内にコンデンサを形成するステップは、具体的には、
第１ドーピングイオンを隣接する前記容量孔の間の前記半導体柱３４に注入し、初期導電性柱を形成するステップと、
図９に示すように、金属材料を前記初期導電性柱に堆積し、材料にシリサイドが含まれる導電性柱１２１を形成するステップと、
図１０に示すように、前記導電性柱１２１の側壁を被覆する導電層１２２、前記導電層１２２の側壁を被覆する誘電体層１２３、前記誘電体層１２３の表面を被覆する上部電極１２４を順次形成するステップと、を含む。
第１ドーピングイオンを隣接する前記容量孔の間の前記半導体柱３４に注入し、初期導電性柱を形成するステップと、
図９に示すように、金属材料を前記初期導電性柱に堆積し、材料にシリサイドが含まれる導電性柱１２１を形成するステップと、
図１０に示すように、前記導電性柱１２１の側壁を被覆する導電層１２２、前記導電層１２２の側壁を被覆する誘電体層１２３、前記誘電体層１２３の表面を被覆する上部電極１２４を順次形成するステップと、を含む。
【0070】
具体的には、前記エッチング孔４１内に位置する前記第１サブ基板分離層３６及び前記第２サブ基板分離層４２をエッチバックにより除去した後、プラズマイオン注入法又は気相拡散方法を用いて前記第１ドーピングイオン（例えばＮ型イオン）を隣接する前記容量孔の間の前記半導体柱３４に注入し、初期導電性柱を形成し、これにより、前記初期導電性柱の導電性能を向上させる。その後、原子層堆積プロセスを採用してニッケルなどの金属材料を前記初期導電性柱の表面に堆積し、続いて熱処理により、材料が金属シリサイド材料である前記導電性柱１２１を形成し、これにより、前記導電性柱１２１の導電性能をさらに向上させる。続いて、前記導電性柱１２１の側壁を被覆する導電層１２２、前記導電層１２２の側壁を被覆する誘電体層１２３、前記誘電体層１２３の表面を被覆する上部電極１２４を順次形成し、前記導電性柱１２１、前記導電層１２２、前記誘電体層１２３及び前記上部電極１２４を含むコンデンサを形成する。
【0071】
エッチングステップを減少させ、前記半導体構造の製造プロセスをさらに簡略化するために、いくつかの実施例では、前記導電性柱１２１の側壁を被覆する導電層１２２を形成するステップは、具体的には、
選択的原子層堆積プロセスを採用して前記導電性柱１２１の側壁のみを被覆する前記導電層１２２を直接形成するステップを含む。
選択的原子層堆積プロセスを採用して前記導電性柱１２１の側壁のみを被覆する前記導電層１２２を直接形成するステップを含む。
【0072】
いくつかの実施例では、前記誘電体層１２３の材料は、チタン酸ストロンチウム、酸化アルミニウム、酸化ジルコニウム、酸化ハフニウムのうちのいずれか１種又は複数種であり、前記導電層１２２及び前記上部電極の材料は、チタン、ルテニウム、酸化ルテニウム、窒化チタンのうちのいずれか１種又は複数種である。
【0073】
具体的には、前記誘電体層１２３は高誘電率（ＨＫ）を有するＳＴＯ（チタン酸ストロンチウム）材料を用いて製造し、前記導電層１２２及び前記上部電極１２４はルテニウム又は酸化ルテニウム等を用いて形成し、これにより、前記コンデンサの前記第３方向Ｄ３における高さを低減し、さらに、前記コンデンサを形成するための容量孔をエッチングする時のエッチングの深さを低減し、これにより、プロセスの難易度をさらに下げることができる。他の例では、前記誘電体層１２３は酸化アルミニウム、酸化ジルコニウム、酸化ハフニウムのうちのいずれか１種又は複数種を用いて形成することもでき、このような場合、前記導電層１２２及び前記上部電極１２４はＴｉＮ等を用いて形成し、これにより、前記半導体層構造の製造コストを低減させる。
【0074】
ステップＳ２３、図１４に示すように、前記初期基板３０に前記容量構造の上方に位置するトランジスタ構造を形成し、前記トランジスタ構造は複数のアクティブ柱１３及び複数本のワード線１５を含み、前記アクティブ柱１３は前記コンデンサに電気的に接続され、前記ワード線１５は前記第２方向Ｄ２に沿って延びており、且つ前記第２方向Ｄ２に沿って間隔を空けて配置される前記アクティブ柱１３を連続的に被覆する。
【0075】
いくつかの実施例では、前記初期基板３０に、前記容量構造の上方に位置するトランジスタ構造を形成するステップは、具体的には、
図１１に示すように、前記支持層３８を除去して、前記エッチング孔４１の上部及び前記半導体柱３４の上部を露出させ、露出した前記半導体柱３４をアクティブ柱１３とし、且つ前記アクティブ柱１３にチャネル領域、前記チャネル領域の下方に位置し且つ前記導電性柱１２１に接触するドレイン領域、及び前記チャネル領域の上方に位置するソース領域を定義するステップと、
図１３に示すように、前記チャネル領域４５１の前記第１方向Ｄ１及び前記第２方向Ｄ２における幅を縮小するステップと、
前記第２方向Ｄ２に延びており、前記第２方向Ｄ２に沿って間隔を空けて配置される複数のチャネル領域を連続的に被覆する前記ワード線１５を形成するステップと、を含む。
図１１に示すように、前記支持層３８を除去して、前記エッチング孔４１の上部及び前記半導体柱３４の上部を露出させ、露出した前記半導体柱３４をアクティブ柱１３とし、且つ前記アクティブ柱１３にチャネル領域、前記チャネル領域の下方に位置し且つ前記導電性柱１２１に接触するドレイン領域、及び前記チャネル領域の上方に位置するソース領域を定義するステップと、
図１３に示すように、前記チャネル領域４５１の前記第１方向Ｄ１及び前記第２方向Ｄ２における幅を縮小するステップと、
前記第２方向Ｄ２に延びており、前記第２方向Ｄ２に沿って間隔を空けて配置される複数のチャネル領域を連続的に被覆する前記ワード線１５を形成するステップと、を含む。
【0076】
いくつかの実施例では、前記チャネル領域の前記第１方向Ｄ１及び前記第２方向Ｄ２における幅を縮小するステップは、具体的には、
図１２に示すように、隣接する前記アクティブ柱１３の間の前記エッチング孔４１を満たす充填層４６を形成するステップと、
前記ソース領域を露出するように、一部の前記充填層４６をエッチバックするステップと、
図１２に示すように、ソース領域の側壁に被覆される保護層１６を形成するステップと、
前記チャネル領域４５１を露出するように、さらに一部の前記充填層４６をエッチバックし、前記ドレイン領域の側壁に残った前記充填層４６を第１初期分離層とするステップと、
露出した前記チャネル領域４５１の側壁を改質処理し、改質層を形成するステップと、
前記改質層を除去して、前記チャネル領域４５１の前記第１方向Ｄ１及び前記第２方向Ｄ２における幅を縮小するステップと、を含む。
図１２に示すように、隣接する前記アクティブ柱１３の間の前記エッチング孔４１を満たす充填層４６を形成するステップと、
前記ソース領域を露出するように、一部の前記充填層４６をエッチバックするステップと、
図１２に示すように、ソース領域の側壁に被覆される保護層１６を形成するステップと、
前記チャネル領域４５１を露出するように、さらに一部の前記充填層４６をエッチバックし、前記ドレイン領域の側壁に残った前記充填層４６を第１初期分離層とするステップと、
露出した前記チャネル領域４５１の側壁を改質処理し、改質層を形成するステップと、
前記改質層を除去して、前記チャネル領域４５１の前記第１方向Ｄ１及び前記第２方向Ｄ２における幅を縮小するステップと、を含む。
【0077】
具体的には、保護層１６を形成した後、一部の前記充填層４６をエッチバックし続け、アクティブ柱１３内のチャネル領域４５１を露出させる。エッチバック中、前記充填層４６の貫通を回避するために、一定の厚さの前記第１初期分離層を残すように、一段エッチングプロセス又は二段エッチングプロセスを採用し、適切なエッチングパラメータ（例えば温度、圧力などのパラメータ）を選択してもよい。アクティブ柱１３の前記ソース領域の側壁は保護層１６によって被覆され、ドレイン領域の側壁は初期分離層によって被覆されているので、チャネル領域４５１の改質処理によってソース領域及びドレイン領域にダメージを与えることがない。本具体的な実施形態では、前記チャネル領域４５１の側壁に対して改質処理を行うことにより、前記チャネル領域４５１の側壁と、前記チャネル領域４５１の側壁に取り囲まれた前記チャネル領域４５１の内部との間のエッチング選択比を高くし（例えばエッチング選択比が３よりも大きい）、これにより、後で改質処理された前記チャネル領域４５１の側壁を選択的エッチングにより除去でき、これにより、前記チャネル領域４５１の幅を小さくし、隣接する前記チャネル領域４５１の間に位置する隙間の幅を大きくし、後で前記ワード線１５を形成するための空間を大きく留保する。
【0078】
熱酸化処理の操作プロセスが比較的簡単であるため、いくつかの実施例では、前記改質処理は熱酸化処理であり、前記改質層は酸化層である。
【0079】
前記チャネル領域４５１の前記第１方向Ｄ１及び前記第２方向Ｄ２における幅を縮小した後、前記チャネル領域の側壁を酸化し、ゲート誘電体層１４を形成する。その後、選択的原子層堆積プロセスを採用して、第２方向Ｄ２に沿ってのみ延びている前記ワード線１５を直接形成する。続いて、第２初期分離層を隣接する２つの前記アクティブ柱１３の間に堆積し、前記第１初期分離層及び前記第２初期分離層を含むワード線分離層１９を形成する。
【0080】
他の例では、原子層堆積プロセスを採用してワード線材料を堆積した後、エッチバックプロセスによって前記ワード線材料をエッチングし、前記第２方向Ｄ２に沿ってのみ延びている前記ワード線１５を形成することもできる。
【0081】
いくつかの実施例では、前記第２方向Ｄ２に沿って延びており、且つ前記第２方向Ｄ２に沿って間隔を空けて配置される複数の前記チャネル領域を連続的に被覆する前記ワード線１５を形成するステップの後、
前記ソース領域、前記チャネル領域及び前記ドレイン領域に前記第１ドーピングイオンと同じ種類の第２ドーピングイオンを注入するステップをさらに含む。
前記ソース領域、前記チャネル領域及び前記ドレイン領域に前記第１ドーピングイオンと同じ種類の第２ドーピングイオンを注入するステップをさらに含む。
【0082】
いくつかの実施例では、第２ドーピングイオンを前記ソース領域、前記チャネル領域及び前記ドレイン領域に注入するステップの後、
図１４に示すように、前記ソース領域の表面に金属材料を堆積し、材料にシリサイドが含まれるソース電極２０を形成するステップをさらに含む。
図１４に示すように、前記ソース領域の表面に金属材料を堆積し、材料にシリサイドが含まれるソース電極２０を形成するステップをさらに含む。
【0083】
ステップＳ２４、図１５に示すように、前記トランジスタ構造の上方にビット線構造を形成し、前記ビット線構造は複数本のビット線１８を含み、前記ビット線１８は前記第１方向Ｄ１に沿って延びており、且つ前記第１方向Ｄ１に沿って間隔を空けて配置される前記アクティブ柱１３に電気的に接続される。
【0084】
いくつかの実施例では、前記トランジスタ構造の上方にビット線構造を形成するステップは、具体的には、
複数の前記ソース電極２０の上面に位置する複数本のビット線プラグ１７をそれぞれ形成するステップと、
前記ビット線プラグ１７の上方に複数本のビット線１８を形成するステップであって、前記複数本のビット線１８は前記第２方向Ｄ２に沿って間隔を空けて配置され、それぞれ前記第１方向Ｄ１に沿って延びており、且つ前記第１方向Ｄ１に沿って間隔を空けて配置される複数の前記ビット線プラグ１７に接触して電気的に接続されるステップと、を含む。
複数の前記ソース電極２０の上面に位置する複数本のビット線プラグ１７をそれぞれ形成するステップと、
前記ビット線プラグ１７の上方に複数本のビット線１８を形成するステップであって、前記複数本のビット線１８は前記第２方向Ｄ２に沿って間隔を空けて配置され、それぞれ前記第１方向Ｄ１に沿って延びており、且つ前記第１方向Ｄ１に沿って間隔を空けて配置される複数の前記ビット線プラグ１７に接触して電気的に接続されるステップと、を含む。
【0085】
本具体的な実施形態のいくつかの実施例に係る半導体構造及びその形成方法では、トランジスタ構造を容量構造の上に設け、且つビット線構造をトランジスタ構造の上に設けることで、ＴＯＣ構造を有する半導体構造を形成し、深穴エッチングプロセスによってトランジスタ構造の下方にビット線構造を形成する必要がなく、これにより、ビット線の製造プロセス難度を下げ、前記半導体構造の製造コストを低減させることができる。さらに、前記ビット線構造は前記トランジスタ構造の上方に位置するため、複数の材料（例えば金属材料）を用いてビット線を製造することができ、ビット線抵抗を低減させ、半導体構造の性能を改善するのに役立ち、後の周辺回路プロセスとより良好な互換性を有することができる。
【0086】
以上は本開示の好適な実施形態に過ぎず、なお、当業者であれば、本開示の原理から逸脱することなく、いくつかの改良や修飾を行うことができ、これらの改良や修飾も本開示の特許範囲と見なされるべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
