特許 7596500 インバータ調整装置、インバータ調整方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2024-11-29

(45)【発行日】2024-12-09

(54)【発明の名称】インバータ調整装置、インバータ調整方法

(51)【国際特許分類】

   H02M 7/48 20070101AFI20241202BHJP

   H02P 29/68 20160101ALI20241202BHJP

【ＦＩ】

H02M7/48 M

H02P29/68

H02M7/48 E

【請求項の数】 5

(21)【出願番号】P 2023209355

(22)【出願日】2023-12-12

【審査請求日】2023-12-13

(73)【特許権者】

【識別番号】390025265

【氏名又は名称】東芝エレベータ株式会社

(74)【代理人】

【識別番号】110000235

【氏名又は名称】弁理士法人 天城国際特許事務所

(72)【発明者】

【氏名】向 雲

【審査官】冨永 達朗

(56)【参考文献】

【文献】特開２０１６－１１９８１５（ＪＰ，Ａ）

【文献】特開２０２３－０８８５７９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ ７／４８

Ｈ０２Ｐ ２９／６８

(57)【特許請求の範囲】

【請求項1】

複数のスイッチング素子を並列に接続して構成されているインバータにおいて、
前記スイッチング素子それぞれの発熱量を計測する発熱量計測装置と、
前記発熱量計測装置で計測した前記スイッチング素子それぞれの発熱量の差が所定の範囲以内になるように、前記スイッチング素子それぞれのオン時間とオフ時間の比率を決定するオン時間比率決定部と、
前記スイッチング素子それぞれのスイッチング電圧を計測する電圧計測装置と、
前記スイッチング素子それぞれに設けられ、抵抗値の異なる複数の抵抗を選択可能に備えるゲート抵抗群と、
前記電圧計測装置で計測した前記スイッチング素子それぞれのサージ電圧の最大値があらかじめ設定された基準値を超えないように前記ゲート抵抗群の抵抗を選択するゲート抵抗決定部と、
を有するインバータ調整装置。

【請求項2】

複数のスイッチング素子を並列に接続して構成されているインバータにおいて、
前記スイッチング素子それぞれに設けられ、抵抗値の異なる複数の抵抗を選択可能に備えるゲート抵抗群と、
前記スイッチング素子それぞれの発熱量を計測する発熱量計測装置と、
前記発熱量計測装置で計測した前記スイッチング素子それぞれの発熱量の差が所定の範囲以内になるように前記ゲート抵抗群の抵抗を選択するゲート抵抗決定部と、
前記スイッチング素子それぞれのスイッチング電圧を計測する電圧計測装置を有し、
前記ゲート抵抗決定部は、前記電圧計測装置で計測した前記スイッチング素子それぞれのサージ電圧の最大値があらかじめ設定された基準値を超えないように前記ゲート抵抗群の抵抗を決定する、
インバータ調整装置。

【請求項3】

前記発熱量計測装置は、電圧計測装置と電流計測装置、もしくは、温度計測装置で構成される、
請求項１または２に記載のインバータ調整装置。

【請求項4】

複数のスイッチング素子を並列に接続して構成されているインバータにおいて、
前記スイッチング素子それぞれの発熱量を計測する発熱量計測工程と、
前記発熱量計測工程で計測した前記スイッチング素子それぞれの発熱量の差が所定の範囲以内になるように前記スイッチング素子それぞれのオン時間とオフ時間の比率を決定するオン時間比率決定工程と、
前記スイッチング素子それぞれのスイッチング電圧を計測する電圧計測工程と、
前記スイッチング素子それぞれのゲートに設けられた抵抗値の異なる複数の抵抗からなるゲート抵抗群の中から一の抵抗を選択する選択工程と、
前記電圧計測工程で計測した前記スイッチング素子それぞれのサージ電圧の最大値があらかじめ設定された基準値を超えないように前記ゲート抵抗群の抵抗を決定するゲート抵抗決定工程と、
を含むインバータ調整方法。

【請求項5】

複数のスイッチング素子を並列に接続して構成されているインバータにおいて、
前記スイッチング素子それぞれの発熱量を計測する発熱量計測工程と、
前記発熱量計測工程で計測した前記スイッチング素子それぞれの発熱量の差が所定の範囲以内になるように、前記スイッチング素子それぞれに設けられた抵抗値の異なる複数の抵抗で構成されたゲート抵抗群の中から一の抵抗を選択するゲート抵抗決定工程と、
前記スイッチング素子それぞれのスイッチング電圧を計測する電圧計測工程と、
前記ゲート抵抗決定工程において、前記電圧計測工程で計測した前記スイッチング素子それぞれのサージ電圧の最大値があらかじめ設定された基準値を超えないように前記ゲート抵抗群の中から一の抵抗を決定するゲート抵抗決定工程と、
を含むインバータ調整方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、インバータ調整装置、インバータ調整方法に関する。

【背景技術】

【0002】

大出力のインバータでは、１個のスイッチング素子に加わる負荷を削減するために、複数のスイッチング素子を並列に接続している場合が多い。しかし、スイッチング素子にはオン抵抗やゲート容量などの特性にバラツキがあるため、並列に接続されたスイッチング素子それぞれに加わる負荷は同じにはならない。

【0003】

負荷が集中したスイッチング素子ほど発熱量が大きくなり、劣化の進み度合いが早くなるため、早い時期に破損する可能性が高くなる。スイッチング素子は、ショートモードで破損することが多い。そのため、並列に接続された複数のスイッチング素子の何れかが破損すると、インバータが破損することとなる。したがって、並列に接続された複数のスイッチング素子の何れかに負荷が集中すると、インバータの寿命が低下することとなる。

【0004】

複数のインバータを並列に接続した場合の負荷分散についての報告はあるが、１つのインバータ内で並列に接続された複数のスイッチング素子に加わる負荷の差を抑制する技術についての報告は見当たらない。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２０２３－８６１８７号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明は上述の事情によりなされたもので、並列に接続された複数のスイッチング素子を有するインバータの寿命の低減を抑制することを課題とする。

【課題を解決するための手段】

【0007】

上記課題を解決するための実施形態に係るインバータ調整装置は、複数のスイッチング素子を並列に接続して構成されているインバータを調整するための装置である。インバータ調整装置は、発熱量計測装置とオン時間比率決定部とを有する。発熱量計測装置は、スイッチング素子それぞれの発熱量を計測する。オン時間比率決定部は、発熱量計測装置で計測したスイッチング素子それぞれの発熱量の差が所定の範囲以内になるように、スイッチング素子それぞれのオン時間とオフ時間の比率を決定する。スイッチング素子それぞれのスイッチング電圧を計測する電圧計測装置を有し、ゲート抵抗決定部は、電圧計測装置で計測したスイッチング素子それぞれのサージ電圧の最大値があらかじめ設定された基準値を超えないようにゲート抵抗群の抵抗を決定する。

【図面の簡単な説明】

【0008】

【図1】本実施形態１に係るエレベータ装置の斜視図である。

【図2】本実施形態１に係るエレベータ装置の制御系を示すブロック図である。

【図3】本実施形態１に係る駆動ユニットのブロック図である。

【図4】本実施形態１に係るインバータの構成図である。

【図5】本実施形態１に係るインバータについて説明するための図である。

【図6】本実施形態１に係るスイッチング素子群の構成図である。

【図7】本実施形態１に係る制御ユニットの物理的ブロック図である。

【図8】本実施形態１に係る制御ユニットの機能的ブロック図である。

【図9】本実施形態１に係るゲート抵抗決定処理について説明するためのフローチャートである。

【図10】本実施形態１に係るインバータのサージ電圧について説明するための図である。

【図11】本実施形態１に係るインバータのサージ電圧について説明するための図である。

【図12】本実施形態１に係るインバータのサージ電圧について説明するための図である。

【図13】本実施形態１に係るインバータのサージ電圧について説明するための図である。

【図14】本実施形態１に係るインバータのサージ電圧について説明するための図である。

【図15】本実施形態１に係るオン時間比率決定処理について説明するためのフローチャートである。

【図16】本実施形態１に係るオン時間比率決定処理について説明するための図である。

【図17】本実施形態１に係るオン時間比率決定処理について説明するための図である。

【図18】本実施形態１に係るオン時間比率決定処理について説明するための図である。

【図19】本実施形態１に係るオン時間比率決定処理について説明するための図である。

【図20】本実施形態２に係る第２のゲート抵抗決定処理について説明するためのフローチャートである。

【発明を実施するための形態】

【0009】

以下、本実施形態を、図面を用いて説明する。説明には、適宜、相互に直交するＸ軸、Ｙ軸、Ｚ軸からなるＸＹＺ座標系を用いる。本実施形態の説明に用いる図およびフローチャートは一例を示すものである。

【0010】

図１は、本実施形態に係るエレベータ装置１０の斜視図である。エレベータ装置１０は、商業施設や居住施設などの建築物に設けられた昇降路１００の内部に配置されている。図１に示されるように、エレベータ装置１０は、乗りかご３１、カウンタウエイト５０、昇降モータ４０、ガイドレール２１～２４、制御盤７０（エレベータ制御装置）を有している。

【0011】

ガイドレール２１～２４それぞれは、長手方向をＺ軸方向とする部材である。ガイドレール２１と２２は、乗りかご３１を昇降自在にガイドするための一対の部材である。また、ガイドレール２３と２４は、カウンタウエイト５０を昇降自在にガイドするための一対の部材である。ガイドレール２１とガイドレール２２は、Ｙ軸方向に離間して配置されている。また、ガイドレール２３と２４も、同様にＹ軸方向に相互に離間して配置されている。図１では、カウンタウエイト５０のガイドレール２３と２４が、乗りかご３１のガイドレール２１と２２に対してＸ軸方向に離間して配置されている。なお、ガイドレール２１～２４の配置は、図１に示される配置に限定されるものではない。

【0012】

乗りかご３１は、利用者を収容して昇降路１００を昇降するユニットである。乗りかご３１は、ガイドレール２１と２２の間に配置され、ガイドレール２１と２２に対して、上下方向に移動可能に取り付けられている。

【0013】

乗りかご３１の＋Ｘ側の側面には、内部に出入りするための開口部３１ａが形成されている。開口部３１ａは、乗りかご３１の側面に沿って移動する一対の扉３２によって、閉塞或いは開放される。扉３２は、開閉モータ（図１では、図示略）によって開閉される。

【0014】

カウンタウエイト５０は、ガイドレール２３と２４に対して、上下方向に移動可能に取り付けられている。カウンタウエイト５０の重量は、乗りかご３１の重量に対して所定の割合になるように調整されている。

【0015】

昇降モータ４０は、乗りかご３１を昇降させるためのモータである。昇降モータ４０は、昇降路１００の上部に、回転軸がＹ軸に平行になるように配置されている。昇降モータ４０の回転軸にはプーリー４２が固定されている。昇降モータ４０のプーリー４２には、ワイヤ４３が巻き回されている。ワイヤ４３は、一端が、乗りかご３１に固定され、他端が、カウンタウエイト５０に固定されている。

【0016】

制御盤７０は、昇降路１００に配置されている。制御盤７０には、昇降モータ４０や乗りかご３１に設けられた機器等を制御するための制御装置が収容されている。

【0017】

図２は、エレベータ装置１０の制御系を示すブロック図である。制御系は、制御盤７０に収容される制御ユニット８０および駆動ユニット９１と、乗りかご３１に設けられる操作パネル３６と、を含んで構成される。

【0018】

操作パネル３６は、乗りかご３１の内壁面に設けられている。操作パネル３６は、乗りかご３１の利用者から、行き先階などを受け付けるためのインタフェースである。利用者は、操作パネル３６を操作することで、乗りかご３１の行き先階などの登録や、扉３２の開閉を行うことができる。操作パネル３６は、図１に示されるケーブル４４を介して、制御盤７０に収容される制御ユニット８０に接続されている。

【0019】

図２に示す駆動ユニット９１は、昇降モータ４０に電力を供給することで、昇降モータ４０を駆動する。駆動ユニット９１は、制御ユニット８０からの指示に基づいて、昇降モータ４０を駆動する。制御ユニット８０は、操作パネル３６もしくは各フロアの呼びパネルからの入力に基づいて、駆動ユニット９１を制御する。例えば、制御ユニット８０が、駆動ユニット９１を介して、昇降モータ４０を正転させると、乗りかご３１が上昇するとともに、カウンタウエイト５０が下降する。制御ユニット８０が、駆動ユニット９１を介して、昇降モータ４０を逆転させると、乗りかご３１が下降するとともに、カウンタウエイト５０が上昇する。

【0020】

図３は、駆動ユニット９１のブロック図である。駆動ユニット９１は、コンバータ１１とインバータ１３とを有する。コンバータ１１は、商用電源１から供給される交流電圧を直流電圧に変換する電源装置である。コンバータ１１は、スイッチングレギュレータで構成されている。本実施形態においては、コンバータ１１は、アース電位に対してプラスとなる電圧とマイナスとなる電圧をインバータ１３に供給している。インバータ１３は、コンバータ１１から供給される直流電圧を所定の周波数で所定の電圧の交流電圧に変換し、昇降モータ４０に電力を供給する電源装置である。インバータ１３は、スイッチングレギュレータで構成されている。

【0021】

図４は、インバータ１３の回路例である。インバータ１３は、発振回路１５５、オン時間設定部１５０、ゲート抵抗群１４０、スイッチング素子群１３０を有している。発振回路１５５は、ゲート抵抗群１４０とオン時間設定部１５０を介して、所定の周波数のクロックをスイッチング素子群１３０に供給する。ゲート抵抗群１４０とオン時間設定部１５０は、後述するインバータ調整装置７５の一部を構成する。

【0022】

図５は、インバータ１３のスイッチング素子群１３０を構成するＦＥＴの駆動回路について説明するための図である。図５は、１個のＦＥＴ１３４の駆動回路を示している。具体的には、発振回路１５５が出力するクロックは、オン時間設定部１５０とゲート抵抗群１４０を介してＦＥＴ１３４のゲートに供給される。オン時間設定部１５０とゲート抵抗群１４０は、スイッチング素子それぞれに設けられている。

【0023】

オン時間設定部１５０は、スイッチング素子それぞれのオン時間（ゲートに供給されるクロックがハイレベルの時間）とオフ時間（ゲートに供給されるクロックがローレベルの時間）の比率を決定する回路である。オン時間設定部１５０は、選択可能に備えられた遅延時間の異なる複数の遅延素子とＡＮＤ回路を備えている。ここでは、図５に示す遅延素子ｔａ１５１の遅延時間が遅延素子ｔｂ１５２の遅延時間よりも小さく、遅延素子ｔｂ１５２の遅延時間が遅延素子ｔｃ１５３の遅延時間よりも小さいものとする。最も遅延時間が小さい遅延素子ｔａ１５１の遅延時間は、０秒であってもよい。遅延素子ｔａ１５１、遅延素子ｔｂ１５２、遅延素子ｔｃ１５３の遅延時間は、ＦＥＴのオン抵抗のバラツキなどにより決められる。遅延素子ｔａ１５１、遅延素子ｔｂ１５２、遅延素子ｔｃ１５３の何れかを指定されると、オン時間設定部１５０は、発振回路１５５が出力したクロックと指定された遅延素子により遅延したクロックとのＡＮＤをとることで、スイッチング素子に供給されるクロックのハイレベル時間とローレベル時間の比率を設定する。遅延素子による遅延時間が大きいほど、クロックのハイレベルの時間が短くなり、スイッチング素子のオン時間比率は小さくなる。遅延素子ｔａ１５１、遅延素子ｔｂ１５２、遅延素子ｔｃ１５３の遅延時間は、例えば、ＦＥＴのゲートに供給されるクロックのハイレベルの時間が２％ずつ異なるように設定される。遅延素子ｔａ１５１、遅延素子ｔｂ１５２、遅延素子ｔｃ１５３の遅延時間の設定の仕方については、後述する。

【0024】

ゲート抵抗群１４０は、抵抗値の異なる複数の抵抗を選択可能に備えている。ここでは、図５に示すゲート抵抗Ｒａ１４１の抵抗値がゲート抵抗Ｒｂ１４２の抵抗値よりも小さく、ゲート抵抗Ｒｂ１４２の抵抗値がゲート抵抗Ｒｃ１４３の抵抗値よりも小さいものとする。ゲート抵抗Ｒａ１４１、ゲート抵抗Ｒｂ１４２、ゲート抵抗Ｒｃ１４３の抵抗値は、ＦＥＴのゲート容量と昇降モータ４０のインピーダンス等により決められる。ゲート抵抗Ｒａ１４１、ゲート抵抗Ｒｂ１４２、ゲート抵抗Ｒｃ１４３の抵抗値は、例えば、抵抗値が１０％ずつ異なるように設定される。ゲート抵抗群１４０は、ゲート抵抗群１４０を構成する複数の抵抗から一の抵抗を選択されて、発振回路１５５から供給されたクロックをＦＥＴ１３４のゲートに供給する。

【0025】

スイッチング素子群１３０を構成する複数のＦＥＴ（ＦＥＴ１３２およびＦＥＴ１３４）それぞれには、ＦＥＴのドレイン・ソース間の電圧Ｖｄｓ（スイッチング電圧）を計測する電圧計測装置１６１と、ＦＥＴを流れる電流Ｉｄｓを計測する電流計測装置１６２と、ＦＥＴの温度を計測する温度計測装置１６３が設けられている。

【0026】

図６は、スイッチング素子群１３０の回路例である。スイッチング素子群１３０を構成するスイッチング素子は、トランジスタもしくはＦＥＴ（Field Effect Transistor：電界効果トランジスタ）、絶縁ゲート型バイポーラートランジスター（IGTB：Insulated Gate Bipolar Transistor）等で構成される。ここでは、スイッチング素子としてＦＥＴを使用する場合を例にして説明する。スイッチング素子群１３０は、３個並列に接続されたＦＥＴ１３２と３個並列に接続されたＦＥＴ１３４が直列に接続されて構成されている。端子Ｐ１と端子Ｐ２間には、コンバータ１１が出力する直流電圧が印加される。端子Ｐ３は、昇降モータ４０に接続される。ＦＥＴ１３２およびＦＥＴ１３４のゲートには、オン時間設定部１５０とゲート抵抗群１４０を介して発振回路１５５が出力したクロックが供給される。ＦＥＴ１３２およびＦＥＴ１３４は、ゲートに供給されたクロックがハイレベルの期間オン状態となり、ローレベルの期間オフ状態となる。

【0027】

図７は、制御ユニット８０の物理的なブロック図である。制御ユニット８０は、バス８５を介して相互接続されるＣＰＵ（Central Processing Unit）８１、主記憶部８２、補助記憶部８３、およびインタフェース部８４を有するコンピュータである。ＣＰＵ８１は、補助記憶部８３に記憶されているプログラムに従って、後述する処理を実行する。主記憶部８２は、ＲＡＭ（Random Access Memory）等を有している。主記憶部８２は、ＣＰＵ８１の作業領域として用いられる。補助記憶部８３は、ＲＯＭ（Read Only Memory）、半導体メモリ等の不揮発性メモリを有している。補助記憶部８３は、ＣＰＵ８１が実行するプログラム、および各種パラメータなどを記憶している。

【0028】

インタフェース部８４は、シリアルインタフェース、パラレルインタフェース、無線ＬＡＮインタフェースなどを有している。操作パネル３６と駆動ユニット９１とは、インタフェース部８４を介して、ＣＰＵ８１に接続される。また、インタフェース部８４には、キーボード、ディスプレイ等で構成された入出力装置９３が接続される。

【0029】

図８は、制御ユニット８０の機能的なブロック図である。制御ユニット８０は、補助記憶部８３に記憶されているプログラムを実行することで、インバータ調整装置７５の機能を実現する。インバータ調整装置７５は、計測データ取得部７７、ゲート抵抗決定部７８、オン時間比率決定部７９を有する。インバータ調整装置７５には、上述したオン時間設定部１５０とゲート抵抗群１４０が含まれる。

【0030】

計測データ取得部７７は、電圧計測装置１６１と電流計測装置１６２と温度計測装置１６３が計測したデータを取得する。

【0031】

ゲート抵抗決定部７８は、ゲート抵抗群１４０を構成する複数の抵抗から一の抵抗を選択する制御を行う。ゲート抵抗決定部７８は、電圧計測装置１６１で計測したＦＥＴ１３２およびＦＥＴ１３４それぞれのサージ電圧がＦＥＴ（スイッチング素子）の絶対定格を超えないようにゲート抵抗群１４０の抵抗を選択する。

【0032】

オン時間比率決定部７９は、発熱量計測装置である温度計測装置１６３で計測したスイッチング素子（ＦＥＴ）それぞれの発熱量の差が所定の範囲以内になるようにスイッチング素子それぞれのオン時間とオフ時間の比率を決定する。オン時間比率決定部７９は、オン時間設定部１５０を構成する遅延素子を選択することで、スイッチング素子それぞれのオン時間とオフ時間の比率を決定する。

【0033】

次に、図９に示されるフローチャートを参照しながら、ゲート抵抗決定処理（ゲート抵抗決定工程）について説明する。下記の制御は、補助記憶部８３に記憶されたプログラムに基づいて行われ、制御の主体は制御ユニット８０（ＣＰＵ８１）である。初期状態では、ゲート抵抗群１４０の抵抗は、最も抵抗値の小さいゲート抵抗Ｒａ１４１が選択されているものとする。

【0034】

電圧計測装置１６１は、スイッチング素子群１３０を構成する複数のＦＥＴそれぞれのドレイン・ソース間の電圧Ｖｄｓの波形データを計測し、インバータ調整装置７５に計測値を通知している。計測データ取得部７７は、電圧計測装置１６１が計測した波形データを取得する（ステップＳ１１）。図１０は、計測データ取得部７７が取得したＦＥＴのドレイン・ソース間の電圧Ｖｄｓの波形データのイメージ図である。ドレイン・ソース間の電圧Ｖｄｓは、図１０に破線の〇印で囲んだサージ電圧（オーバーシュート電圧）を有する場合が多い。

【0035】

次に、ゲート抵抗決定部７８は、計測データ取得部７７が取得したＦＥＴのドレイン・ソース間の波形データに基づいて、ゲート抵抗群１４０の抵抗を決定する（ステップＳ１２）。具体的には、図１０に示す電圧Ｖｄｓのサージ電圧（オーバーシュート電圧）の最大値Ｖｐｅａｋが、ＦＥＴの絶対定格にマージンを持たせた基準値を超えないように、ゲート抵抗群１４０の抵抗を決定する。

【0036】

ここで、図１１乃至図１４を参照して、ゲート抵抗群１４０の抵抗値とＦＥＴのドレイン・ソース間の電圧Ｖｄｓの波形データについて説明する。発振回路１５５から出力された信号は、ゲート抵抗群１４０の抵抗を介してＦＥＴのゲートに供給される。ＦＥＴのゲートにハイレベルの信号が印加されると、ゲートの浮遊容量に電荷が蓄積されるにしたがって、ゲート電圧が徐々に上昇する。ゲート電圧の上昇する時定数は、ゲート抵抗の値とゲートの浮遊容量で決まる。ゲート電圧の上昇に伴って、ドレイン・ソース間の電圧Ｖｄｓは徐々に低下し、コレクタからエミッタに流れる電流Ｉｄｓは徐々に増加する。この電流Ｉｄｓの変化する割合が大きいほど、インバータ１３を構成するコイルの特性に起因して、ドレイン・ソース間の電圧Ｖｄｓのサージ電圧の最大値（Ｖｐｅａｋ）が大きくなる傾向がある。つまり、ゲート電圧が上昇する時定数（ゲート抵抗の値）とサージ電圧の最大値Ｖｐｅａｋとは相関する関係にある。

【0037】

図１１は、ゲート抵抗の抵抗値が小さく、ゲート電圧の立ち上がりが急峻である場合のＦＥＴのゲート電圧を模式的に示している。この場合、図１２に示すように、ＦＥＴのＶｄｓのサージ電圧の最大値Ｖｐｅａｋが大きくなる傾向がある。図１３は、ゲート抵抗の抵抗値が大きく、ゲート電圧の立ち上がりが急峻でない場合のＦＥＴのゲート電圧を模式的に示している。この場合、図１４に示すように、ＦＥＴのＶｄｓの最大値Ｖｐｅａｋは、図１２に示すサージ電圧の最大値よりも小さくなる。

【0038】

図９に戻り、ゲート抵抗決定部７８は、最初、ゲート抵抗群１４０の中で抵抗値が最も小さいゲート抵抗Ｒａ１４１を選択している。ゲート抵抗決定部７８は、ＦＥＴの電圧Ｖｄｓのサージ電圧の最大値Ｖｐｅａｋが、基準値以上であるか否かを判断する（ステップＳ１３）。基準値は、使用するＦＥＴの絶対定格にマージンを持たせた値に設定する。ＦＥＴの電圧Ｖｄｓのサージ電圧の最大値Ｖｐｅａｋが、基準値以上である場合（ステップＳ１３：Ｙｅｓ）、処理はステップＳ１１に戻される。

【0039】

２回目のステップＳ１２の処理では、ゲート抵抗決定部７８は、初回のゲート抵抗Ｒａ１４１の次に抵抗値が大きいゲート抵抗Ｒｂ１４２を選択する。３回目のステップＳ１２の処理では、ゲート抵抗決定部７８は、２回目のゲート抵抗Ｒｂ１４２の次に抵抗値が大きいゲート抵抗Ｒｃ１４３を選択する。このように、ゲート抵抗決定部７８は、ＦＥＴのＶｄｓのサージ電圧の最大値Ｖｐｅａｋが基準値未満となるゲート抵抗を選択する。サージ電圧の最大値Ｖｐｅａｋが基準値未満であるゲート抵抗が決まると（ステップＳ１３：Ｎｏ）、ステップＳ１４に移行する。

【0040】

次に、ゲート抵抗決定部７８は、すべてのＦＥＴのゲート抵抗を決定したか否かを判断する（ステップＳ１４）。すべてのＦＥＴについてゲート抵抗の決定処理を終了していない場合（ステップＳ１４：Ｎｏ）、ステップＳ１１にもどり、ゲート抵抗の決定処理がなされていないＦＥＴについてステップＳ１１からステップＳ１３の処理がなされる。すべてのＦＥＴについてゲート抵抗の決定処理を終了している場合（ステップＳ１４：Ｙｅｓ）、ゲート抵抗決定処理は終了する。

【0041】

次に、図１５に示されるフローチャートを参照しながら、オン時間比率決定処理について説明する。下記の制御は、補助記憶部８３に記憶されたプログラムに基づいて行われ、制御の主体は制御ユニット８０（ＣＰＵ８１）である。初期状態では、ゲート抵抗群１４０を介してＦＥＴに接続されているすべてのオン時間設定部１５０は、遅延時間が最も小さい遅延素子ｔａ１５１が選択されているものとする。

【0042】

ここで、ＦＥＴの発熱量について説明する。図１６は、ＦＥＴのゲートに供給されるクロックである。図１７に示す電流Ｉｄｓは、ＦＥＴのドレインからソースに流れる電流である。図１７に示すＶｄｓは、ＦＥＴのドレイン・ソース間の電圧である。クロックがハイレベルの時、ＦＥＴはオン状態となり、ドレイン・ソース間に電流Ｉｄｓが流れる。図１７のｔｏｎの期間、ＦＥＴはオン状態となる。図１７のｔｏｎの期間における電圧ＶｄｓがＦＥＴのオン電圧であり、ｔｏｎの期間における電流ＩｄｓがＦＥＴのオン電流である。図１７のｔｏｆｆの期間、ＦＥＴはオフ状態となり、ドレインからソースに流れる電流Ｉｄｓは零になる。ＦＥＴの発熱量は、電圧Ｖｄｓと電流Ｉｄｓの積（Ｖｄｓ×Ｉｄｓ）に比例する。したがって、ＦＥＴは、図１７のｔｏｆｆの期間には発熱しない。

【0043】

図１８に示すＦＥＴのゲートに供給されるクロックは、図１６に示すクロックのオン時間を時間ｔｄだけ短くしている。これにより、図１９に示すＦＥＴのオン時間ｔｏｎは、図１７に示すＦＥＴのオン時間ｔｏｎよりも時間ｔｄだけ短くなる。つまり、図１９に示す波形は、図１７に示す波形と比べ、ＦＥＴのオン時間比率が小さくなっている。ＦＥＴの発熱量は、ＦＥＴのオン時間比率が小さいほど小さくなるので、図１９に示す場合の発熱量は、図１７に示す場合の発熱量より小さくなる。

【0044】

オン時間設定部１５０において選択された遅延素子の遅延時間が大きいほど、図１８及び図１９に示す時間ｔｄは大きくなる。よって、オン時間設定部１５０において選択された遅延素子の遅延時間が大きいほど、ＦＥＴのオン時間比率が小さくなり、ＦＥＴの発熱量も小さくなる。

【0045】

図１５に戻り、計測データ取得部７７は、温度計測装置１６３が計測した温度データを取得する（ステップＳ３１）。ステップＳ３１は、ＦＥＴ（スイッチング素子）それぞれの発熱量を計測する発熱量計測工程である。次に、オン時間比率決定部７９は、並列に接続されたスイッチング素子（ＦＥＴ）の温度差が閾値以下か否かを判断する（ステップＳ３２）。図６に示す例では、並列に接続された３個のＦＥＴ１３２の温度差、および、並列に接続された３個のＦＥＴ１３４の温度差が閾値以下であるか否かを判断する。本実施形態では、ＦＥＴ１３２とＦＥＴ１３４の温度差を閾値以下にする調整は行わない。

【0046】

一方、並列に接続されたＦＥＴの温度差が閾値以下でない場合（ステップＳ３２：Ｎｏ）、オン時間比率決定部７９は、最も温度が高いスイッチング素子（ＦＥＴ）に供給されるクロックのオン時間比率を小さくする（ステップＳ３３）。ステップＳ３３は、ステップＳ３１の発熱量計測工程で計測したスイッチング素子それぞれの発熱量の差が所定の範囲以内になるようにスイッチング素子それぞれのオン時間とオフ時間の比率を決定するオン時間比率決定工程である。具体的には、オン時間比率決定部７９は、オン時間設定部１５０の遅延素子を遅延時間が最も小さい遅延素子ｔａ１５１から次に遅延時間が大きい遅延素子ｔｂ１５２に切り替える制御を行う。オン時間設定部１５０の遅延素子が遅延素子ｔｂ１５２に変更されると、処理はステップＳ３１に戻される。

【0047】

２回目のステップＳ３３の処理では、遅延素子ｔｂ１５２から次に遅延時間が大きい遅延素子ｔｃ１５３に切り替える制御を行う。ここでは、遅延素子が３種類の場合を例にして説明しているが、遅延素子の種類（数）は限定されることはなく、遅延時間が小さい遅延素子から遅延時間が大きい遅延素子に順次切り替えながら、ステップＳ３１からステップＳ３３の処理が繰り返される。実際に必要となる遅延素子の種類は、ＦＥＴのオン抵抗のバラツキの程度と許容するＦＥＴの発熱量の差などによって決められる。

【0048】

例えば、ステップＳ３２の温度差の閾値を、ＦＥＴの発熱量の差が１％以下になるように設定したとする。この場合、インバータ１３のスイッチング周波数をｆｓとすると、遅延素子ｔａ１５１と遅延素子ｔｂ１５２の遅延時間の差を、例えば、（１／（１０×ｆｓ））となるように設定する。遅延素子をこのように設定することで、遅延素子を切り替えるごとにＦＥＴの発熱量を約０．１％変化させることができる。

【0049】

並列に接続されたＦＥＴの温度差が閾値以下である場合（ステップＳ３２：Ｙｅｓ）、処理は終了される。

【0050】

図９に示すゲート抵抗決定処理と図１５に示すオン時間比率決定処理は、乗りかご３１の昇降運転ごとに行われる。

【0051】

以上に説明したように、実施形態１に係るインバータ調整装置は、温度計測装置１６３（発熱量計測装置）が計測したスイッチング素子それぞれの発熱量の差が所定の範囲以内になるように、スイッチング素子それぞれのオン時間とオフ時間の比率を決定するオン時間比率決定部７９を有する。これにより、並列に接続されたスイッチング素子に掛かる負荷のバラツキを低減でき、並列に接続されたスイッチング素子の温度差を低減することができる。よって、並列に接続された複数のスイッチング素子を有するインバータの寿命の低減を抑制することができる。

【0052】

なお、以上、本発明の実施形態について説明したが、本発明は上記実施形態によって限定されるものではない。例えば、上記の説明では、図９に示すゲート抵抗決定処理と図１５に示すオン時間比率決定処理が乗りかご３１の昇降運転ごとに行われる場合について説明したが、例えば、定期点検ごとに行うようにしてもよい。

【0053】

また、上記の説明では、オン時間設定部１５０での遅延時間を制御することで、ＦＥＴのオン時間比率を調整する場合について説明した。しかし、ＦＥＴのオン時間の調整方法をこれに限定する必要はない。例えば、オン時間の異なる複数種類のクロック作成回路を設け、いずれかのクロックを選択するようにしてもよい。

【0054】

また、上記の説明では、ゲート抵抗の値を変えることによりゲート電圧の立ち上がり速度を調整する場合について説明した。他の方法としては、容量の異なるコンデンサをＦＥＴのゲートに配置し、いずれかのコンデンサを選択する、もしくは、並列に接続するコンデンサの組み合わせを変えることで、ゲート電圧の立ち上がり速度を調整してもよい。

【0055】

また、オン時間比率決定処理によってＦＥＴのＶｄｓのサージ電圧の最大値Ｖｐｅａｋがほとんど変わらない場合、上述したゲート抵抗決定処理とオン時間比率決定処理は、どちらの処理を先に行ってもよい。

【0056】

（変形例）
実施形態１の説明では、温度計測装置１６３の計測データに基づいて、ＦＥＴのオン時間比率を調整する場合について説明した。他の実施形態としては、電圧計測装置１６１と電流計測装置１６２の計測データに基づいて、ＦＥＴのオン時間比率を調整することもできる。変形例では、電圧計測装置１６１と電流計測装置１６２が、発熱量計測装置を構成する。電圧計測装置１６１で計測したＦＥＴのドレインとソース間の電圧Ｖｄｓと電流計測装置１６２で計測した電流Ｉｄｓを掛けた値が、ＦＥＴで発生する熱となる。したがって、（Ｖｄｓ×Ｉｄｓ）を所定時間積分した値は、温度計測装置１６３で計測する温度と対応する。所定時間は、例えば、１秒程度に設定する。スイッチング素子それぞれの（Ｖｄｓ×Ｉｄｓ）を積分した値の差が所定の範囲以内になるようにオン時間設定部１５０を制御することで、並列に接続された複数のスイッチング素子を有するインバータの寿命の低減を抑制することができる。

【0057】

ＦＥＴの温度変化には所定の時間がかかる。一方、電圧計測装置１６１と電流計測装置１６２は、電圧Ｖｄｓと電流Ｉｄｓの瞬時瞬時変化するデータを計測することができる。したがって、実施形態１と比較すると、変形例のほうが短時間でインバータ１３の調整を行うことができる場合がある。一方、ＦＥＴのオン・オフの過渡期間における発熱を考慮すると、（Ｖｄｓ×Ｉｄｓ）を積分した値と実際のＦＥＴの温度とが厳密には相関しないことに留意する必要がある。

【0058】

（実施形態２）
実施形態１では、オン時間設定部１５０の遅延時間を調整することで、ＦＥＴに掛かる負荷の均一化を図ることにより、複数のスイッチング素子が並列に接続された構成を有するインバータの寿命を長くする方法について説明した。実施形態２では、スイッチング素子を駆動するゲート抵抗を調整することで、ＦＥＴに掛かる負荷の均一化を図ることにより、複数のスイッチング素子が並列に接続された構成を有するインバータの寿命を長くする方法について説明する。

【0059】

実施形態２に係るインバータ調整装置７５では、図４および図５において、オン時間設定部１５０が削除される。また、図８において、オン時間比率決定部７９とオン時間設定部１５０が削除される。

【0060】

ここで、ＦＥＴの発熱量について説明する。ＦＥＴのゲートにハイレベルの信号が印加されると、ベースの浮遊容量に電荷が蓄積されるにしたがって、ベース電圧が徐々に上昇する。ベース電圧の上昇に伴って、コレクタとエミッタ間の電圧Ｖｄｓは徐々に低下し、コレクタからエミッタに流れる電流Ｉｄｓは徐々に増加する。ゲートに印加される信号がローレベルになると、ゲートの浮遊容量に蓄積された電荷が放電されるにしたがって、ゲート電圧が徐々に下降する。ゲート電圧の下降に伴って、ドレイン・ソース間の電圧Ｖｄｓは徐々に上昇し、ドレインからソースに流れる電流Ｉｄｓは徐々に低下する。

【0061】

ＦＥＴの発熱量は、電圧Ｖｄｓと電流Ｉｄｓの積に比例する。電流Ｉｄｓが完全に「０」である期間には、ＦＥＴでの発熱はない。また、ＦＥＴがオン状態の場合、電圧Ｖｄｓの値は小さい（例えば、０．１Ｖ）ので、ＦＥＴでの発熱量は小さい。ＦＥＴは、オン状態からオフ状態への過渡状態、および、オフ状態からオン状態への過渡状態に、（Ｖｄｓ×Ｉｄｓ）の値が大きくなり、発熱量が大きくなる。

【0062】

ゲート抵抗群１４０で選択される抵抗値が小さいほど、ＦＥＴのゲート電圧の立ち上がり及び立ち下がりの変化が急峻となり、ＦＥＴは、オン状態からオフ状態への過渡状態、および、オフ状態からオン状態への過渡状態の期間が短くなり、ＦＥＴの発熱量は小さくなる。一方、ゲート抵抗群１４０で選択される抵抗値が大きいほど、ＦＥＴのゲート電圧の立ち上がり及び立ち下がりの変化が遅くなり、ＦＥＴは、オン状態からオフ状態への過渡状態、および、オフ状態からオン状態への過渡状態の期間が長くなり、ＦＥＴの発熱量は大きくなる。

【0063】

次に、図２０に示されるフローチャートを参照しながら、第２のゲート抵抗決定処理について説明する。ここでは、図８などを使用して説明したゲート抵抗の最小値の決定処理を第１のゲート抵抗決定処理と呼ぶこととする。第１のゲート抵抗決定処理の説明は、実施形態１の説明と同じである。ゲート抵抗の最小値は、第１のゲート抵抗決定処理で決定されているものとする。図２０に示すステップＳ５１とステップＳ５２についての説明は、実施形態１のステップＳ３１とステップＳ３２の説明と同じである。

【0064】

ゲート抵抗決定部７８は、最も温度の低いＦＥＴに接続されているゲート抵抗の値を大きくする（ステップＳ５３）。例えば、第１のゲート抵抗決定処理で最も抵抗値が小さいゲート抵抗Ｒａ１４１が選択されている場合、次に抵抗値が大きいゲート抵抗Ｒｂ１４２を選択する。そして、ステップＳ５１に処理を戻す。

【0065】

２回目のステップＳ５３の処理では、ゲート抵抗Ｒｂ１４２から次に抵抗値が大きいゲート抵抗Ｒｃ１４３に切り替える制御を行う。ここでは、ゲート抵抗の値が３種類の場合を例にして説明しているが、ゲート抵抗の種類は限定されることはなく、順次抵抗値が大きいゲート抵抗に切り替えながら、ステップＳ５１～ステップＳ５３の処理が繰り返して行われる。ステップＳ５１からステップＳ５３の処理を繰り返すことにより、並列に接続されたＦＥＴの温度差は閾値以下となる。

【0066】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施しうるものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0067】

１…商用電源
１０…エレベータ装置
１１…コンバータ
１３…インバータ
１３０…スイッチング素子群
１３２、１３４…ＦＥＴ（スイッチング素子）
１４０…ゲート抵抗群
１４１…ゲート抵抗Ｒａ
１４２…ゲート抵抗Ｒｂ
１４３…ゲート抵抗Ｒｃ
１５０…オン時間設定部
１５１…遅延素子ｔａ
１５２…遅延素子ｔｂ
１５３…遅延素子ｔｃ
１５５…発振回路
１６１…電圧計測装置
１６２…電流計測装置
１６３…温度計測装置
２１～２４…ガイドレール
３１…乗りかご
３１ａ…開口部
３２…扉
３６…操作パネル
４０…昇降モータ（巻上機）
４２…プーリー
４３…ワイヤ
４４…ケーブル
５０…カウンタウエイト
７０…制御盤
７５…インバータ調整装置
７７…計測データ取得部
７８…ゲート抵抗決定部
７９…オン時間比率決定部
８０…制御ユニット
８１…ＣＰＵ
８２…主記憶部
８３…補助記憶部
８４…インタフェース部
８５…バス
９１…駆動ユニット
９３…入出力装置
１００…昇降路

【要約】

【課題】並列に接続された複数のスイッチング素子を有するインバータの寿命の低減を抑制する。
【解決手段】実施形態に係るインバータ調整装置は、複数のスイッチング素子を並列に接続して構成されているインバータを調整するための装置である。インバータ調整装置は、発熱量計測装置とオン時間比率決定部とを有する。発熱量計測装置は、スイッチング素子それぞれの発熱量を計測する。オン時間比率決定部は、発熱量計測装置で計測したスイッチング素子それぞれの発熱量の差が所定の範囲以内になるように、スイッチング素子それぞれのオン時間とオフ時間の比率を決定する。
【選択図】図８

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】