特許 7596518 表示パネルおよび表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-29

(45)【発行日】2024-12-09

(54)【発明の名称】表示パネルおよび表示装置

(51)【国際特許分類】

   G09F 9/30 20060101AFI20241202BHJP

   G09G 3/3233 20160101ALI20241202BHJP

   G09G 3/20 20060101ALI20241202BHJP

   H10K 59/12 20230101ALI20241202BHJP

   H10K 59/60 20230101ALI20241202BHJP

   H10K 65/00 20230101ALI20241202BHJP

   H10K 59/131 20230101ALI20241202BHJP

   H10K 59/95 20230101ALI20241202BHJP

【ＦＩ】

G09F9/30 308Z

G09F9/30 338

G09F9/30 365

G09G3/3233

G09G3/20 680G

G09G3/20 680H

G09G3/20 691G

H10K59/12

H10K59/60

H10K65/00

H10K59/131

H10K59/95

【請求項の数】 32

(21)【出願番号】P 2023518291

(86)(22)【出願日】2020-09-30

(65)【公表番号】

(43)【公表日】2023-10-23

(86)【国際出願番号】 CN2020119673

(87)【国際公開番号】W WO2022067770

(87)【国際公開日】2022-04-07

【審査請求日】2023-09-28

(73)【特許権者】

【識別番号】510280589

【氏名又は名称】京東方科技集團股▲ふん▼有限公司

【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ

(73)【特許権者】

【識別番号】511121702

【氏名又は名称】成都京東方光電科技有限公司

【氏名又は名称原語表記】ＣＨＥＮＧＤＵ ＢＯＥ ＯＰＴＯＥＬＥＣＴＲＯＮＩＣＳ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１１８８，Ｈｅｚｕｏ Ｒｄ．，（Ｗｅｓｔ Ｚｏｎｅ），Ｈｉ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｃｈｅｎｇｄｕ，Ｓｉｃｈｕａｎ，６１１７３１，Ｐ．Ｒ．ＣＨＩＮＡ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】程 羽雕

(72)【発明者】

【氏名】王 本▲蓮▼

(72)【発明者】

【氏名】黄 耀

(72)【発明者】

【氏名】黄 ▲ウェイ▼▲ユン▼

(72)【発明者】

【氏名】杜 ▲麗▼▲麗▼

(72)【発明者】

【氏名】▲龍▼ ▲躍▼

【審査官】小野 博之

(56)【参考文献】

【文献】特開２０１６－００１３０３（ＪＰ，Ａ）

【文献】特開２０１８－１８０１１０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２０／０１９４５３２（ＵＳ，Ａ１）

【文献】中国特許出願公開第１１１３２６５６０（ＣＮ，Ａ）

【文献】中国特許出願公開第１１１０４８００５（ＣＮ，Ａ）

【文献】中国特許出願公開第１１１２６１６７７（ＣＮ，Ａ）

【文献】中国特許出願公開第１１１５０８３７７（ＣＮ，Ａ）

【文献】中国実用新案第２１０２４５５０１（ＣＮ，Ｕ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０９Ｆ ９／００－９／４６

Ｈ０５Ｂ ３３／００－３３／２８

４４／００

４５／６０

Ｈ１０Ｋ ５０／００－９９／００

Ｇ０９Ｇ ３／００－３／３８

(57)【特許請求の範囲】

【請求項1】

第１の表示領域と第２の表示領域とを有し、前記第１の表示領域は、前記第２の表示領域を少なくとも部分的に囲むベース基板と、
前記第１の表示領域に配置された、複数の第１の画素回路、前記複数の第１の画素回路の間に間隔を空けて配置された複数の第２の画素回路、および複数の第１の発光素子と、
前記第２の表示領域に配置された複数の第２の発光素子と、
少なくとも１列のダミー列と、
を含み、
前記複数の第１の画素回路のうちの少なくとも１つの第１の画素回路は、前記複数の第１の発光素子のうちの少なくとも１つの第１の発光素子に接続され、前記少なくとも１つの第１の画素回路の前記ベース基板上への正投影は、前記少なくとも１つの第１の発光素子の前記ベース基板上への正投影と少なくとも部分的に重なり、前記複数の第２の画素回路のうちの少なくとも１つの第２の画素回路は、導電線により、前記複数の第２の発光素子のうちの少なくとも１つの第２の発光素子に接続されており、
前記複数の第２の画素回路は、複数列の第２の画素回路を含み、
前記第１の表示領域は、第１の方向に沿って順次に配置された第１のサブ表示領域および第２のサブ表示領域を含み、
前記少なくとも１列のダミー列は前記第２のサブ表示領域に位置し、前記複数列の第２の画素回路のうちの少なくとも１列の第２の画素回路と、前記少なくとも１列のダミー列とは、同じ列に位置する、
表示パネル。

【請求項2】

前記複数の第２の発光素子の密度は、前記複数の第１の発光素子の密度と同じである、請求項１に記載の表示パネル。

【請求項3】

前記第１の表示領域の解像度は、前記第２の表示領域の解像度と同じであり、または、前記第１の表示領域の解像度は、前記第２の表示領域の解像度と異なる、請求項１に記載の表示パネル。

【請求項4】

各前記第１の画素回路は、１つの前記第１の発光素子に接続され、
各前記第１の画素回路の前記ベース基板上への正投影は、接続された前記第１の発光素子の前記ベース基板上への正投影と少なくとも部分的に重なっている、
請求項１に記載の表示パネル。

【請求項5】

前記複数の第１の画素回路は、第１の方向に沿って延びる複数列の第１の画素回路を含み、前記複数の第２の画素回路は、第１の方向に沿って延びる複数列の第２の画素回路を含み、
前記複数列の第２の画素回路は、前記複数列の第１の画素回路の間に間隔を空けて配置されている、
請求項１に記載の表示パネル。

【請求項6】

任意の隣接する２列の前記第２の画素回路の間に、同一列数または異なる列数の前記第１の画素回路が配置されている、請求項５に記載の表示パネル。

【請求項7】

前記複数の第１の画素回路は、第２の方向に沿って延びる複数行の第１の画素回路を含み、前記複数の第２の画素回路は、第２の方向に沿って延びる複数行の第２の画素回路を含み、前記第２の方向は、第１の方向と交差し、
前記複数行の第２の画素回路は、前記複数行の第１の画素回路の間に間隔を空けて配置されている、
請求項１に記載の表示パネル。

【請求項8】

前記第１の方向は、前記第２の方向に垂直である、請求項７に記載の表示パネル。

【請求項9】

前記第１のサブ表示領域は、対称になった２つのターゲットサブ表示領域を含み、
一方の前記ターゲットサブ表示領域、前記第２の表示領域、および他方の前記ターゲットサブ表示領域は、第２の方向に沿って順次に配置されている、
請求項１に記載の表示パネル。

【請求項10】

前記第２の表示領域は、前記第２の方向に沿って対称的に配置された２つの第３のサブ表示領域を含み、前記表示パネルは、第１の導電線、第２の導電線および第３の導電線を含み、
各前記第３のサブ表示領域は、ｋ個の発光素子群を含み、各前記発光素子群は、隣接する複数列の前記第２の発光素子を含み、１番目の前記発光素子群乃至ｋ番目の前記発光素子群は、他方の前記第３のサブ表示領域に近い方向に沿って順次に配置され、ｋは０より大きい整数であり、
各前記ターゲットサブ表示領域は、前記ｋ個の発光素子群に１対１で対応するｋ個の画素回路群を含み、各前記画素回路群は、隣接する複数列の前記第２の画素回路を含み、１番目の前記画素回路群乃至ｋ番目の前記画素回路群は、隣接する前記第３のサブ表示領域から離れた方向に沿って順次に配置され、各前記発光素子群における各前記第２の発光素子は、前記第１の導電線、前記第２の導電線および/または前記第３の導電線により、対応する１つの前記画素回路群における各前記第２の画素回路に接続されている、
請求項９に記載の表示パネル。

【請求項11】

ｋは４である、請求項１０に記載の表示パネル。

【請求項12】

１番目の前記発光素子群における各前記第２の発光素子は、前記第１の導電線により、１番目の前記画素回路群における各前記第２の画素回路に接続され、
２番目の前記発光素子群における各前記第２の発光素子は、前記第２の導電線により、２番目の前記画素回路群における各前記第２の画素回路に接続され、
３番目の前記発光素子群における各前記第２の発光素子は、前記第３の導電線により、３番目の前記画素回路群における各前記第２の画素回路に接続され、
４番目の前記発光素子群における各前記第２の発光素子は、前記第１の導電線、前記第２の導電線および前記第３の導電線により、４番目の前記画素回路群における各前記第２の画素回路に接続されている、
請求項１１に記載の表示パネル。

【請求項13】

１番目の前記発光素子群における各前記第２の発光素子に接続された前記第１の導電線、２番目の前記発光素子群における各前記第２の発光素子に接続された前記第２の導電線、および３番目の前記発光素子群における各前記第２の発光素子に接続された各前記第３の導電線は、第１の導電線セグメント、第２の導電線セグメント、および第３の導電線セグメントを含み、
前記第１の導電線セグメントの一端は、対応する前記第２の発光素子に接続され、前記第１の導電線セグメントの他端は、前記第２の導電線セグメントの一端に接続され、
前記第２の導電線セグメントの他端は、前記第３の導電線セグメントの一端に接続され、
前記第３の導電線セグメントの他端は、対応する前記第２の画素回路に接続され、
前記第１の導電線セグメントと前記第３の導電線セグメントは、前記第１の方向に沿って延び、前記第２の導電線セグメントは、前記第２の方向に沿って延び、前記第２の導電線セグメントの前記ベース基板上への正投影は、前記第２の導電線セグメントに接続された第２の発光素子の前記ベース基板上への正投影と少なくとも部分的に重なっている、
請求項１２に記載の表示パネル。

【請求項14】

前記第１の導電線に含まれた前記第２の導電線セグメントは、前記第３の導電線に含まれた前記第２の導電線セグメントと少なくとも部分的に重なり、前記第１の導電線に含まれた前記第２の導電線セグメントは、前記第２の導電線に含まれた前記第２の導電線セグメントと重ならず、前記第３の導電線に含まれた前記第２の導電線セグメントは、前記第２の導電線に含まれた前記第２の導電線セグメントと重ならない、請求項１３に記載の表示パネル。

【請求項15】

４番目の前記発光素子群は、前記第３のサブ表示領域の軸線に沿って対称的に配置された２つの第１のサブ発光素子群、２つの第２のサブ発光素子群および２つの第３のサブ発光素子群を含み、各サブ発光素子群は、隣接する複数行の前記第２の発光素子を含み、同側に配置された前記第１のサブ発光素子群、前記第２のサブ発光素子群および前記第３のサブ発光素子群は、前記軸線から離れた方向に沿って順次に配置され、前記軸線は、前記第２の方向に沿って延び、
４番目の前記画素回路群は、前記２つの第１のサブ発光素子群に１対１で対応する２つの第１のサブ画素回路群と、前記２つの第２のサブ発光素子群に１対１で対応する２つの第２のサブ画素回路群と、前記２つの第３のサブ発光素子群に１対１で対応する２つの第３のサブ画素回路群と、を含み、
各前記第１のサブ発光素子群における各前記第２の発光素子は、前記第１の導電線により、対応する前記第１のサブ画素回路群における各前記第２の画素回路に接続され、各前記第２のサブ発光素子群における各前記第２の発光素子は、前記第２の導電線により、対応する前記第２のサブ画素回路群における各前記第２の画素回路に接続され、各前記第３のサブ発光素子群における各前記第２の発光素子は、前記第３の導電線により、対応する前記第３のサブ画素回路群における各前記第２の画素回路に接続されている、
請求項１２に記載の表示パネル。

【請求項16】

各前記第１のサブ発光素子群における各前記第２の発光素子に接続された前記第１の導電線、各前記第２のサブ発光素子群における各前記第２の発光素子に接続された前記第２の導電線、および各前記第３のサブ発光素子群における各前記第２の発光素子に接続された前記第３の導電線は、第４の導電線セグメント、第５の導電線セグメント、第６の導電線セグメントおよび第７の導電線セグメントを含み、
前記第４の導電線セグメントの一端は、対応する前記第２の発光素子に接続され、前記第４の導電線セグメントの他端は、前記第５の導電線セグメントの一端に接続され、
前記第５の導電線セグメントの他端は、前記第６の導電線セグメントの一端に接続され、
前記第６の導電線セグメントの他端は、前記第７の導電線セグメントの一端に接続され、
前記第７の導電線セグメントの他端は、対応する前記第２の画素回路に接続され、
前記第５の導電線セグメントと前記第７の導電線セグメントは、前記第１の方向に沿って延び、前記第６の導電線セグメントは、前記第２の方向に沿って延び、前記第４の導電線セグメントは、接続された前記第２の発光素子が位置する行と隣接する行との間に配置され、
前記第１の導電線に含まれた第５の導電線セグメントは、２番目の前記発光素子群乃至４番目の前記発光素子群が位置する領域内に配置され、前記第２の導電線に含まれた第５の導電線セグメントは、３番目の前記発光素子群および４番目の前記発光素子群が位置する領域内に配置され、前記第３の導電線に含まれた第５の導電線セグメントは、４番目の前記発光素子群が位置する領域内に配置され、前記軸線に沿って前記第２のサブ表示領域から離れた側の前記第６の導電線セグメントは、前記第２の表示領域の前記第２のサブ表示領域から離れた側に配置され、前記軸線に沿って前記第２のサブ表示領域に近い側の前記第６の導電線セグメントは、前記第２のサブ表示領域に近い第２の表示領域内に配置されている、
請求項１５に記載の表示パネル。

【請求項17】

１番目の前記発光素子群乃至３番目の前記発光素子群の各々は、１２列の前記第２の発光素子を含み、４番目の前記発光素子群は、８列の前記第２の発光素子を含み、
１番目の前記画素回路群乃至３番目の前記画素回路群の各々は、１２列の前記第２の画素回路を含み、４番目の前記画素回路群は、８列の前記第２の画素回路を含む、
請求項１１から１６のいずれか１項に記載の表示パネル。

【請求項18】

複数の金属層をさらに含み、
前記第２の画素回路毎に接続されたデータケーブルは、いずれかの前記金属層と同層に配置され、
前記複数の金属層は、第１のゲート金属層、第２のゲート金属層、第１のソースドレイン金属層および第２のソースドレイン金属層を含む、
請求項１０から１６のいずれか１項に記載の表示パネル。

【請求項19】

隣接する前記第３のサブ表示領域から離れた方向に沿って、各前記ターゲットサブ表示領域内の１列目からｉ列目の前記第２の画素回路において、奇数列に配置された前記第２の画素回路に接続されたデータケーブルは、前記第１のゲート金属層と同層に配置され、偶数列に配置された前記第２の画素回路に接続されたデータケーブルは、前記第２のゲート金属層と同層に配置され、ｉ列目からｎ列目の前記第２の画素回路に接続されたデータケーブルは、前記第１のソースドレイン金属層と同層に配置され、ｉは１より大きく且つｎより小さい整数であり、ｎは各前記ターゲットサブ表示領域内の総列数に等しい、請求項１８に記載の表示パネル。

【請求項20】

前記第２の画素回路毎に接続されたデータケーブルは、第１のデータケーブルセグメント、第２のデータケーブルセグメント、および第３のデータケーブルセグメントを含み、
前記第１のデータケーブルセグメントの一端は、対応する金属層に接続され、他端は、前記第２のデータケーブルセグメントの一端に接続され、前記第２のデータケーブルセグメントの他端は、前記第３のデータケーブルセグメントの一端に接続され、前記第３のデータケーブルセグメントの他端は、前記第２の画素回路に接続され、
前記第２のデータケーブルセグメントは、前記第１の方向に沿って延び、前記第１のゲート金属層と同層に配置されたデータケーブルに含まれた第２のデータケーブルセグメント、前記第２のゲート金属層と同層に配置されたデータケーブルに含まれた第２のデータケーブルセグメント、および前記第１のソースドレイン金属層と同層に配置されたデータケーブルに含まれた第２のデータケーブルセグメントは、互いに重ならない、
請求項１９に記載の表示パネル。

【請求項21】

前記第２のソースドレイン金属層は、前記第１のゲート金属層、前記第２のゲート金属層および前記第１のソースドレイン金属層を覆う、請求項１９に記載の表示パネル。

【請求項22】

同じ列の前記第２の画素回路において、前記第１のサブ表示領域に配置された前記第２の画素回路に接続されたデータケーブルは、前記第２のサブ表示領域に配置された前記第２の画素回路に接続されたデータケーブルと異なる、請求項１０から１６のいずれか１項に記載の表示パネル。

【請求項23】

前記表示パネルは、少なくとも１列のダミー第２の画素回路をさらに含み、前記少なくとも１列のダミー第２の画素回路は、前記第２の表示領域に近い前記ターゲットサブ表示領域に配置される、請求項１０から１６のいずれか１項に記載の表示パネル。

【請求項24】

前記複数の第１の画素回路および前記複数の第２の画素回路において、いずれかの画素回路の幅は、いずれかの前記第１の発光素子の幅より小さい、請求項１から１６のいずれか１項に記載の表示パネル。

【請求項25】

各画素回路の幅と前記第１の発光素子の幅との差は、４マイクロメートルである、請求項２４に記載の表示パネル。

【請求項26】

各前記第２の画素回路および各前記第２の発光素子は、いずれも接続部を有し、前記導電線は、前記少なくとも１つの第２の画素回路の接続部と、前記少なくとも１つの第２の発光素子の接続部とにそれぞれ接続されていることで、前記少なくとも１つの第２の画素回路の接続部と前記少なくとも１つの第２の発光素子の接続部とを接続する、請求項１から１６のいずれか１項に記載の表示パネル。

【請求項27】

前記導電線は、透明導電線である、請求項１から１６のいずれか１項に記載の表示パネル。

【請求項28】

前記透明導電線の材料は、酸化インジウムスズである、請求項２７に記載の表示パネル。

【請求項29】

前記第２の表示領域は、透光表示領域である、請求項１から１６のいずれか１項に記載の表示パネル。

【請求項30】

集積回路と、請求項１から１６のいずれかに記載の表示パネルと、を含み、
前記集積回路は、前記表示パネルにおける第１の画素回路および第２の画素回路に接続され、作動するように前記第１の画素回路および前記第２の画素回路を駆動するために使用される、
ことを特徴とする表示装置。

【請求項31】

感光センサーをさらに含み、前記感光センサーは、前記表示パネルの第２の表示領域内に配置される、請求項３０に記載の表示装置。

【請求項32】

前記第２の表示領域は、矩形状であり、前記感光センサーの前記ベース基板上への正投影の面積は、前記第２の表示領域の内接円の面積以下である、請求項３１に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本出願は、表示技術の分野に関し、特に表示パネルおよび表示装置に関するものである。

【背景技術】

【0002】

スクリーン下埋め込み型カメラ技術は、表示装置の画面占有率を高めるために提案された新しい技術である。

【0003】

関連技術では、スクリーン下埋め込み型カメラを備えた表示パネルは、一般的に、通常の表示のための第１の表示領域と、カメラを配置するための第２の表示領域とを含む。当該第２の表示領域は、一般的に、複数の発光素子と複数の画素回路とを含み、各画素回路は、１つの発光素子に接続され、発光するように発光素子を駆動するために使用され、互いに接続された画素回路と発光素子は、表示パネルに垂直な方向において重なる。

【0004】

関連技術では、第２の表示領域内に画素回路も設置されているため、第２の表示領域の光透過率が悪く、対応的に、表示パネルの表示効果は悪い。

【発明の概要】

【課題を解決するための手段】

【0005】

本出願は、表示パネルおよび表示装置を提供し、前記技術案は、以下の通りである。

【0006】

一側面において、第１の表示領域と第２の表示領域とを有し、前記第１の表示領域は、前記第２の表示領域を少なくとも部分的に囲むベース基板と、
前記第１の表示領域に配置された、複数の第１の画素回路、前記複数の第１の画素回路の間に間隔を空けて配置された複数の第２の画素回路、および複数の第１の発光素子と、
前記第２の表示領域に配置された複数の第２の発光素子と、
を含み、
ここで、前記複数の第１の画素回路のうちの少なくとも１つの第１の画素回路は、前記複数の第１の発光素子のうちの少なくとも１つの第１の発光素子に接続され、前記少なくとも１つの第１の画素回路の前記ベース基板上への正投影は、前記少なくとも１つの第１の発光素子の前記ベース基板上への正投影と少なくとも部分的に重なり、前記複数の第２の画素回路のうちの少なくとも１つの第２の画素回路は、導電線により、前記複数の第２の発光素子のうちの少なくとも１つの第２の発光素子に接続されている、
表示パネルに関する。

【0007】

選択肢の一つとして、前記複数の第２の発光素子の密度は、前記複数の第１の発光素子の密度と同じである。

【0008】

選択肢の一つとして、前記第１の表示領域の解像度は、前記第２の表示領域の解像度と同じであり、または、前記第１の表示領域の解像度は、前記第２の表示領域の解像度と異なる。

【0009】

選択肢の一つとして、各前記第１の画素回路は、１つの前記第１の発光素子に接続され、
そして、各前記第１の画素回路の前記ベース基板上への正投影は、接続された前記第１の発光素子の前記ベース基板上への正投影と少なくとも部分的に重なっている。

【0010】

選択肢の一つとして、前記複数の第１の画素回路は、第１の方向に沿って延びる複数列の第１の画素回路を含み、前記複数の第２の画素回路は、第１の方向に沿って延びる複数列の第２の画素回路を含み、
ここで、前記複数列の第２の画素回路は、前記複数列の第１の画素回路の間に間隔を空けて配置されている。

【0011】

選択肢の一つとして、任意の隣接する２列の前記第２の画素回路の間に、同一列数または異なる列数の前記第１の画素回路が配置されている。

【0012】

選択肢の一つとして、前記複数の第１の画素回路は、第２の方向に沿って延びる複数行の第１の画素回路を含み、前記複数の第２の画素回路は、第２の方向に沿って延びる複数行の第２の画素回路を含み、前記第２の方向は、第１の方向と交差し、ここで、前記複数行の第２の画素回路は、前記複数行の第１の画素回路の間に間隔を空けて配置されている。

【0013】

選択肢の一つとして、前記第１の方向は、前記第２の方向に垂直である。

【0014】

選択肢の一つとして、前記第１の表示領域は、第１の方向に沿って順次に配置された第１のサブ表示領域および第２のサブ表示領域を含み、前記第１のサブ表示領域は、対称になった２つのターゲットサブ表示領域を含み、
ここで、一方の前記ターゲットサブ表示領域、前記第２の表示領域、および他方の前記ターゲットサブ表示領域は、第２の方向に沿って順次に配置されている。

【0015】

選択肢の一つとして、前記第２の表示領域は、前記第２の方向に沿って対称的に配置された２つの第３のサブ表示領域を含み、前記表示パネルは、第１の導電線、第２の導電線および第３の導電線を含み、
各前記第３のサブ表示領域は、ｋ個の発光素子群を含み、各前記発光素子群は、隣接する複数列の前記第２の発光素子を含み、１番目の前記発光素子群乃至ｋ番目の前記発光素子群は、他方の前記第３のサブ表示領域に近い方向に沿って順次に配置され、ｋは０より大きい整数であり、
各前記ターゲットサブ表示領域は、前記ｋ個の発光素子群に１対１で対応するｋ個の画素回路群を含み、各前記画素回路群は、隣接する複数列の前記第２の画素回路を含み、１番目の前記画素回路群乃至ｋ番目の前記画素回路群は、隣接する前記第３のサブ表示領域から離れた方向に沿って順次に配置され、各前記発光素子群における各前記第２の発光素子は、前記第１の導電線、前記第２の導電線および/または前記第３の導電線により、対応する１つの前記画素回路群における各前記第２の画素回路に接続されている。

【0016】

選択肢の一つとして、ｋは４である。

【0017】

選択肢の一つとして、１番目の前記発光素子群における各前記第２の発光素子は、前記第１の導電線により、１番目の前記画素回路群における各前記第２の画素回路に接続され、
２番目の前記発光素子群における各前記第２の発光素子は、前記第２の導電線により、２番目の前記画素回路群における各前記第２の画素回路に接続され、
３番目の前記発光素子群における各前記第２の発光素子は、前記第３の導電線により、３番目の前記画素回路群における各前記第２の画素回路に接続され、
４番目の前記発光素子群における各前記第２の発光素子は、前記第１の導電線、前記第２の導電線および前記第３の導電線により、４番目の前記画素回路群における各前記第２の画素回路に接続されている。

【0018】

選択肢の一つとして、１番目の前記発光素子群における各前記第２の発光素子に接続された前記第１の導電線、２番目の前記発光素子群における各前記第２の発光素子に接続された前記第２の導電線、および３番目の前記発光素子群における各前記第２の発光素子に接続された各前記第３の導電線は、第１の導電線セグメント、第２の導電線セグメント、および第３の導電線セグメントを含み、
前記第１の導電線セグメントの一端は、対応する前記第２の発光素子に接続され、前記第１の導電線セグメントの他端は、前記第２の導電線セグメントの一端に接続され、
前記第２の導電線セグメントの他端は、前記第３の導電線セグメントの一端に接続され、
前記第３の導電線セグメントの他端は、対応する前記第２の画素回路に接続され、
ここで、前記第１の導電線セグメントと前記第３の導電線セグメントは、前記第１の方向に沿って延び、前記第２の導電線セグメントは、前記第２の方向に沿って延び、前記第２の導電線セグメントの前記ベース基板上への正投影は、前記第２の導電線セグメントに接続された第２の発光素子の前記ベース基板上への正投影と少なくとも部分的に重なっている。

【0019】

選択肢の一つとして、前記第１の導電線に含まれた前記第２の導電線セグメントは、前記第３の導電線に含まれた前記第２の導電線セグメントと少なくとも部分的に重なり、前記第１の導電線に含まれた前記第２の導電線セグメントは、前記第２の導電線に含まれた前記第２の導電線セグメントと重ならず、前記第３の導電線に含まれた前記第２の導電線セグメントは、前記第２の導電線に含まれた前記第２の導電線セグメントと重ならない。

【0020】

選択肢の一つとして、４番目の前記発光素子群は、前記第３のサブ表示領域の軸線に沿って対称的に配置された２つの第１のサブ発光素子群、２つの第２のサブ発光素子群および２つの第３のサブ発光素子群を含み、各サブ発光素子群は、隣接する複数行の前記第２の発光素子を含み、同側に配置された前記第１のサブ発光素子群、前記第２のサブ発光素子群および前記第３のサブ発光素子群は、前記軸線から離れた方向に沿って順次に配置され、前記軸線は、前記第２の方向に沿って延び、
４番目の前記画素回路群は、前記２つの第１のサブ発光素子群に１対１で対応する２つの第１のサブ画素回路群と、前記２つの第２のサブ発光素子群に１対１で対応する２つの第２のサブ画素回路群と、前記２つの第３のサブ発光素子群に１対１で対応する２つの第３のサブ画素回路群と、を含み、
ここで、各前記第１のサブ発光素子群における各前記第２の発光素子は、前記第１の導電線により、対応する前記第１のサブ画素回路群における各前記第２の画素回路に接続され、各前記第２のサブ発光素子群における各前記第２の発光素子は、前記第２の導電線により、対応する前記第２のサブ画素回路群における各前記第２の画素回路に接続され、各前記第３のサブ発光素子群における各前記第２の発光素子は、前記第３の導電線により、対応する前記第３のサブ画素回路群における各前記第２の画素回路に接続される。

【0021】

選択肢の一つとして、各前記第１のサブ発光素子群における各前記第２の発光素子に接続された前記第１の導電線、各前記第２のサブ発光素子群における各前記第２の発光素子に接続された前記第２の導電線、および各前記第３のサブ発光素子群における各前記第２の発光素子に接続された前記第３の導電線は、第４の導電線セグメント、第５の導電線セグメント、第６の導電線セグメントおよび第７の導電線セグメントを含み、
前記第４の導電線セグメントの一端は、対応する前記第２の発光素子に接続され、前記第４の導電線セグメントの他端は、前記第５の導電線セグメントの一端に接続され、
前記第５の導電線セグメントの他端は、前記第６の導電線セグメントの一端に接続され、
前記第６の導電線セグメントの他端は、前記第７の導電線セグメントの一端に接続され、
前記第７の導電線セグメントの他端は、対応する前記第２の画素回路に接続され、
ここで、前記第５の導電線セグメントと前記第７の導電線セグメントは、前記第１の方向に沿って延び、前記第６の導電線セグメントは、前記第２の方向に沿って延び、前記第４の導電線セグメントは、接続された前記第２の発光素子が位置する行と隣接する行との間に配置され、
前記第１の導電線に含まれた第５の導電線セグメントは、２番目の前記発光素子群乃至４番目の前記発光素子群が位置する領域内に配置され、前記第２の導電線に含まれた第５の導電線セグメントは、３番目の前記発光素子群および４番目の前記発光素子群が位置する領域内に配置され、前記第３の導電線に含まれた第５の導電線セグメントは、４番目の前記発光素子群が位置する領域内に配置され、前記軸線に沿って前記第２のサブ表示領域から離れた側の前記第６の導電線セグメントは、前記第２の表示領域の前記第２のサブ表示領域から離れた側に配置され、前記軸線に沿って前記第２のサブ表示領域に近い側の前記第６の導電線セグメントは、前記第２のサブ表示領域に近い第２の表示領域内に配置されている。

【0022】

選択肢の一つとして、１番目の前記発光素子群乃至３番目の前記発光素子群の各々は、１２列の前記第２の発光素子を含み、４番目の前記発光素子群は、８列の前記第２の発光素子を含み、
１番目の前記画素回路群乃至３番目の前記画素回路群の各々は、１２列の前記第２の画素回路を含み、４番目の前記画素回路群は、８列の前記第２の画素回路を含む。

【0023】

選択肢の一つとして、前記表示パネルは、複数の金属層をさらに含み、
前記第２の画素回路毎に接続されたデータケーブルは、いずれかの前記金属層と同層に配置され、
ここで、前記複数の金属層は、第１のゲート金属層、第２のゲート金属層、第１のソースドレイン金属層および第２のソースドレイン金属層を含む。

【0024】

選択肢の一つとして、隣接する前記第３のサブ表示領域から離れた方向に沿って、各前記ターゲットサブ表示領域内の１列目からｉ列目の前記第２の画素回路において、奇数列に配置された前記第２の画素回路に接続されたデータケーブルは、前記第１のゲート金属層と同層に配置され、偶数列に配置された前記第２の画素回路に接続されたデータケーブルは、前記第２のゲート金属層と同層に配置され、ｉ列目からｎ列目の前記第２の画素回路に接続されたデータケーブルは、前記第１のソースドレイン金属層と同層に配置され、ｉは１より大きく且つｎより小さい整数であり、ｎは各前記ターゲットサブ表示領域内の総列数に等しい。

【0025】

選択肢の一つとして、前記第２の画素回路毎に接続されたデータケーブルは、第１のデータケーブルセグメント、第２のデータケーブルセグメント、および第３のデータケーブルセグメントを含み、
前記第１のデータケーブルセグメントの一端は、対応する金属層に接続され、他端は、前記第２のデータケーブルセグメントの一端に接続され、前記第２のデータケーブルセグメントの他端は、前記第３のデータケーブルセグメントの一端に接続され、前記第３のデータケーブルセグメントの他端は、前記第２の画素回路に接続され、
ここで、前記第２のデータケーブルセグメントは、前記第１の方向に沿って延び、前記第１のゲート金属層と同層に配置されたデータケーブルに含まれた第２のデータケーブルセグメント、前記第２のゲート金属層と同層に配置されたデータケーブルに含まれた第２のデータケーブルセグメント、および前記第１のソースドレイン金属層と同層に配置されたデータケーブルに含まれた第２のデータケーブルセグメントは、互いに重ならない。

【0026】

選択肢の一つとして、前記第２のソースドレイン金属層は、前記第１のゲート金属層、前記第２のゲート金属層および前記第１のソースドレイン金属層を覆う。

【0027】

選択肢の一つとして、同じ列の前記第２の画素回路において、前記第１のサブ表示領域に配置された前記第２の画素回路に接続されたデータケーブルは、前記第２のサブ表示領域に配置された前記第２の画素回路に接続されたデータケーブルと異なる。

【0028】

選択肢の一つとして、前記表示パネルは、少なくとも１列のダミー第２の画素回路をさらに含み、前記少なくとも１列のダミー第２の画素回路は、前記第２の表示領域に近い前記ターゲットサブ表示領域に配置される。

【0029】

選択肢の一つとして、前記複数の第１の画素回路および前記複数の第２の画素回路において、いずれかの画素回路の幅は、いずれかの前記第１の発光素子の幅より小さい。

【0030】

選択肢の一つとして、各画素回路の幅と前記第１の発光素子の幅との差は、４マイクロメートルである。

【0031】

選択肢の一つとして、各前記第２の画素回路および各前記第２の発光素子は、いずれも接続部を有し、前記導電線は、前記少なくとも１つの第２の画素回路の接続部と、前記少なくとも１つの第２の発光素子の接続部とにそれぞれ接続されている。

【0032】

選択肢の一つとして、前記導電線は、透明導電線である。

【0033】

選択肢の一つとして、前記透明導電線の材料は、酸化インジウムスズである。

【0034】

選択肢の一つとして、前記第２の表示領域は、透光表示領域である。

【0035】

別の側面において、集積回路と、以上の側面に記載の表示パネルと、を含み、
前記集積回路は、前記表示パネルにおける第１の画素回路および第２の画素回路に接続され、作動するように前記第１の画素回路および前記第２の画素回路を駆動するために使用される、
表示装置に関する。

【0036】

選択肢の一つとして、前記表示装置は、感光センサーをさらに含み、前記感光センサーは、前記表示パネルの第２の表示領域内に配置される。

【0037】

選択肢の一つとして、前記第２の表示領域は、矩形状であり、前記感光センサーの前記ベース基板上への正投影の面積は、前記第２の表示領域の内接円の面積以下である。

【図面の簡単な説明】

【0038】

本出願の実施例における技術案をより明確に説明するために、以下、実施例の説明に使用される図面を簡単に説明し、以下の説明における図面は、本開示のいくつかの実施例にすぎず、当業者にとっては、創造的な労働をしない前提で、これらの図面に基づいて他の図面を得ることもできることは明らかである。

【0039】

【図1】本出願の実施例による表示パネルの構造概略図である。

【図2】本出願の実施例による別の表示パネルの構造概略図である。

【図3】本出願の実施例によるさらに別の表示パネルの構造概略図である。

【図4】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図5】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図6】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図7】本出願の実施例による圧縮前後の画素回路のレイアウト図である。

【図8】本出願の実施例による表示パネルの構造概略図である。

【図9】本出願の実施例による画素回路の構造概略図である。

【図10】本出願の実施例による画素回路の構成のレイアウト図である。

【図11】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図12】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図13】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図14】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図15】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図16】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図17】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図18】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図19】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図20】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図21】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図22】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図23】本出願の実施例による導電線の構造概略図である。

【図24】本出願の実施例による導電線の構造概略図である。

【図25】本出願の実施例による導電線の構造概略図である。

【図26】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図27】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図28】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図29】本出願の実施例による表示パネルの断面図である。

【図30】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図31】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図32】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図33】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図34】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図35】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図36】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図37】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図38】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図39】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図40】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図41】本出願の実施例によるデータケーブルの構造概略図である。

【図42】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図43】本出願の実施例によるまたさらに別の表示パネルの構造概略図である。

【図44】本出願の実施例による表示装置の構造概略図である。

【発明を実施するための形態】

【0040】

本出願の目的、技術案および利点をより明確にするために、以下、図面を参照して本出願の実施形態をさらに詳細に説明する。

【0041】

表示技術の発展に伴い、従来のノッチ表示デザインまたは水滴表示デザインは、ユーザーの表示パネルの高画面占有率に対するニーズを満たすことができなくなり、一連の透光表示領域を持つ表示パネルが誕生した。このような表示パネルでは、感光センサー（例えば、カメラ）などのハードウェアを透光表示領域に配置することができ、穴を開ける必要がないため、表示パネルの実用性を確保した上で、真のフルスクリーン表示を可能にすることができる

【0042】

本出願の実施例では、透光表示領域内の発光素子を確実に駆動し、かつ透光表示領域の光透過率を良好に確保することを前提として、非透光表示領域内の画素数を減少させることなく、非透光表示領域の表示効果を良好に確保する表示パネルを提供する。

【0043】

図１は、本出願の実施例による表示パネルの構造概略図である。図１に示すように、当該表示パネルは、ベース基板０１を含み得る。

【0044】

当該ベース基板０１は、第１の表示領域Ａ１と第２の表示領域Ａ２とを有し、当該第１の表示領域Ａ１は、第２の表示領域Ａ２を少なくとも部分的に囲むことができる。例えば、図１に示された第２の表示領域Ａ２は、ベース基板０１の頂部中央に位置し、対応的に、矩形状の第１の表示領域Ａ１の４辺は、第２の表示領域Ａ２を囲んでいてもよく、即ち、第２の表示領域Ａ２は、第１の表示領域Ａ１に囲まれていてもよい。

【0045】

いくつかの実施例では、当該第２の表示領域Ａ２は、図１に示されたベース基板０１の頂部中央ではなく、他の位置に位置してもよい。例えば、図１を参照すると、第２の表示領域Ａ２は、ベース基板０１の左上隅または右上隅に位置してもよい。

【0046】

さらに図２に示された別の表示パネルを参照すると、当該表示パネルは、第１の表示領域Ａ１に配置された複数の第１の画素回路１０、複数の第２の画素回路２０および複数の第１の発光素子３０、第２の表示領域Ａ２に配置された複数の第２の発光素子４０をさらに含んでもよく、複数の第２の画素回路２０は、複数の第１の画素回路１０の間に間隔を空けて配置されてもよい。

【0047】

ここで、複数の第１の画素回路１０のうちの少なくとも１つの第１の画素回路１０は、複数の第１の発光素子３０のうちの少なくとも１つの第１の発光素子３０に接続され、少なくとも１つの第１の画素回路１０のベース基板０１上への正投影は、少なくとも１つの第１の画素回路３０のベース基板０１上への正投影と少なくとも部分的に重なっている。当該少なくとも１つの第１の画素回路１０は、接続された第１の発光素子３０に駆動信号を供給することにより、発光するように当該第１の発光素子３０を駆動するために使用されることができる。

【0048】

複数の第２の画素回路２０のうちの少なくとも１つの第２の画素回路２０は、導電線Ｌ１により、複数の第２の発光素子４０のうちの少なくとも１つの第２の発光素子４０に接続され、当該少なくとも１つの第２の画素回路２０は、接続された第２の発光素子４０に駆動信号を供給することにより、発光するように当該第２の発光素子４０を駆動するために使用されることができる。第２の発光素子４０および第２の画素回路２０が異なる領域に配置されているため、図２に示されたように、少なくとも１つの第２の画素回路２０のベース基板０１上への正投影が、少なくとも１つの第２の発光素子４０のベース基板０１上への正投影と重ならない。

【0049】

選択肢の一つとして、本出願の実施例では、当該第１の表示領域Ａ１を非透光表示領域とし、当該第２の表示領域Ａ２を透光表示領域として設定することができる。即ち、本出願の実施例に記載された第１の表示領域Ａ１は、光を透過することができず、第２の表示領域Ａ２は、光を透過することができる。このように、表示パネルに穴あけ処理を行う必要はなく、感光センサーなどの必要なハードウェア構造を第２の表示領域Ａ２内に直接に配置することができ、真のフルスクリーン表示を実現するための堅牢な基盤を提供することができる。第２の表示領域Ａ２には発光素子のみが含まれ、画素回路が含まれていないので、第２の表示領域Ａ２の光透過率を良好に確保することもできる。

【0050】

以上より、本出願の実施例では、第１の表示領域と第２の表示領域とを有するベース基板を含む表示パネルを提供する。第２の表示領域内の発光素子を駆動するための画素回路が、第１の表示領域のみに配置され、第２の表示領域に配置されないため、第２の表示領域の光透過率が良好であることが確保される。対応的に、本出願の実施例に記載された表示パネルの表示効果が良い。

【0051】

図３は、図２に示された表示パネルを例にして、別の表示パネルの構造概略図を示す。図３を参照すると、第１の表示領域Ａ１に複数の画素だけでなく、複数列の第２の画素回路２０も含まれ、第２の表示領域Ａ２に複数の第２の発光素子４０のみが含まれることがさらに分かる。

【0052】

ここで、画素とは、画素回路および発光素子を含む構造を指し、第１の画素回路１０および第１の発光素子３０を例にして、図３を参照すると、示された各画素は、赤色サブ画素Ｒと、２つの緑色サブ画素Ｇ１およびＧ２と、１つの青色サブ画素Ｂとを含み、赤色サブ画素Ｒ及び青色サブ画素Ｂは、同じ列に配置され、２つの緑色サブ画素Ｇ１およびＧ２は、同じ列に配置される。もちろん、いくつかの実施例では、画素は、他の色および他の数のサブ画素を含むこともでき、各サブ画素の配列方式は、図３に示された構成に限定されない。例えば、各画素は、１つの赤色サブ画素Ｒ、１つの青色サブ画素Ｂ、および１つの緑色サブ画素Ｇのみを含んでもよい。

【0053】

選択肢の一つとして、本出願の実施例では、複数の第１の画素回路１０と複数の第１の発光素子３０との電気的接続関係は、１対１で対応してもよい。即ち、各第１の画素回路１０のそれぞれは、１つの第１の発光素子３０に接続されてもよく、各第１の画素回路１０に接続された第１の発光素子３０は異なる。これにより、図２に示された表示パネルを参照すると、各第１の画素回路１０のベース基板０１上への正投影は、接続された第１の発光素子３０のベース基板０１上への正投影と少なくとも部分的に重なっている。

【0054】

第１の画素回路１０と第１の発光素子３０との電気的接続関係と同様に、複数の第２の画素回路２０と複数の第２の発光素子４０との電気的接続関係も１対１で対応してもよい。そして、各第２の画素回路２０のベース基板０１上への正投影は、接続された第２の発光素子４０のベース基板０１上への正投影と重ならない。

【0055】

選択肢の一つとして、第２の表示領域Ａ２に配置された複数の第２の発光素子４０の密度は、第１の表示領域Ａ１に配置された複数の第１の発光素子３０の密度と同じであってもよい。即ち、第１の表示領域Ａ１と第２の表示領域Ａ２における１インチ当たりの発光素子の数は同じである。つまり、第１の表示領域Ａ１（即ちメイン表示領域）には画素密度の異なる２つのサブ領域が存在せず、さらに、関連技術に対して、画面を表示する際に、第１の表示領域Ａ１に明暗境界線が存在せず、表示パネルの表示効果が良い。

【0056】

図２に示された表示パネルを例にして、図４は、表示パネルの構成のレイアウト図である。図４を参照すると、第１の表示領域Ａ１の解像度は、第２の表示領域Ａ２の解像度より大きい。即ち、当該第１の表示領域Ａ１の面積は、第２の表示領域Ａ２の面積より大きく、第１の表示領域Ａ１に含まれた発光素子の数は、第２の表示領域Ａ２に含まれた発光素子の数より大きい。

【0057】

いくつかの実施例では、第１の表示領域Ａ１の解像度は、第２の表示領域Ａ２の解像度以下であってもよい。例えば、第１の表示領域Ａ１の面積は、第２の表示領域Ａ２の面積と同じであってもよく、第１の表示領域Ａ１に含まれた発光素子の数は、第２の表示領域Ａ２に含まれた発光素子の数と同じであってもよい。または、第１の表示領域Ａ１の面積は、第２の表示領域Ａ２の面積より小さくてもよく、第１の表示領域Ａ１に含まれた発光素子の数は、第２の表示領域Ａ２に含まれた発光素子の数より小さい。

【0058】

選択肢の一つとして、図５は、図４に示された表示パネルの部分拡大模式図である。図４および図５を参照すると、第１の発光素子３０のサイズは、第２の発光素子４０のサイズより大きくてもよく、即ち、第２の表示領域Ａ２における発光素子のアノードは、第１の表示領域Ａ１における発光素子のアノードより小さい。このように、第２の表示領域Ａ２の光透過率が第１の表示領域Ａ１の光透過率より大きいことを確保することができる。さらに、第２の発光素子４０のアノードの形状及び大きさをさらに最適化することにより、より良好な光透過率を確保することもできる。例えば、図３に示された表示パネルを参照すると、示された第２の発光素子４０のアノードは、楕円状である。

【0059】

第２の表示領域Ａ２の光透過率を良好にするために、本出願の実施例に記載された導電線Ｌ１が透明導電線であってもよい。例えば、当該導電線Ｌ１は、酸化インジウムスズ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ、ＩＴＯ）やインジウムガリウム亜鉛酸化物（ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ、ＩＧＺＯ）などの透明材料で作製されることができる。当該導電線Ｌ１がＩＴＯ材料で作製されると仮定すると、当該導電線Ｌ１はＩＴＯ配線と呼ばれることもある。以下のすべての実施例では、導電線Ｌ１がＩＴＯ配線であることを例にして説明する。

【0060】

選択肢の一つとして、本出願の実施例では、ベース基板０１が光を透過可能な表示領域、すなわち第２の表示領域Ａ２を有するので、図６に示されたように、表示装置に含まれた表示モジュールにおける感光センサー５０の構造（例えば、カメラ）が、当該第２の表示領域Ａ２に直接に配置されることができ、すなわち表示パネルに追加の穴を開ける必要がない。このように、フルスクリーンの表示パネルを実現するための堅牢な基盤を提供することができる。

【0061】

選択肢の一つとして、当該第２の表示領域Ａ２は、矩形状であってもよく、感光センサー５０のベース基板０１上への正投影の面積は、第２の表示領域Ａ２の内接円の面積以下であってもよい。即ち、感光センサー５０が配置された領域のサイズは、当該第２の表示領域Ａ２の内接円のサイズ以下であってもよい。例えば、図６を参照すると、示された表示パネルにおいて、感光センサー５０が配置された領域のサイズは、第２の表示領域Ａ２の内接円ＹＯのサイズに等しく、即ち当該感光センサー５０が位置する領域の形状は、円形であってもよく、したがって、当該感光センサー５０が位置する領域を光透過孔と呼ぶこともできる。もちろん、いくつかの実施例では、第２の表示領域Ａ２は、矩形状以外の他の形状、例えば円形または楕円形であってもよい。

【0062】

関連技術では、画素回路（第１の画素回路１０及び第２の画素回路２０を含む）と第１の発光素子３０のサイズ（ｐｉｔｃｈ）は同じである。例えば、一般的に、幅は約３０ミクロン（μm）から３２ミクロン（μm）であり、長さは約６０ミクロン（μm）から６５ミクロン（μm）である。本出願の実施例では、第１の表示領域Ａ１における画素数を減らすことなく、第２の画素回路２０の配置に十分な空間を提供するために、第２の方向Ｘ２（例えば、ゲート線の延在方向、横方向とも呼ばれる）に沿って各画素回路を圧縮することにより、第１の発光素子３０の幅に対して画素回路の第２の方向における幅を小さくする。または、第２の方向に沿って第１の発光素子３０を延伸させることにより、画素回路の幅に対して第１の発光素子３０の第２の方向における幅を大きくする。このように、ベース基板０１のサイズが同じであることを前提として、第１の表示領域Ａ１内に多くの領域を提供することができ、対応的に、当該多くの領域には、第２の表示領域Ａ２内に配置された第２の発光素子４０を駆動するための第２の画素回路２０を設けることができる。

【0063】

例えば、画素回路の幅と第１の発光素子３０の幅との差は、約４μmである。圧縮画素回路であり、且つ幅の差が４μmであることを例にとると、図７は、圧縮前後（即ち、関連技術と本出願の実施例）の画素回路の構成のレイアウト図である。図７を参照すると、画素回路は、駆動構造と、発光素子のアノードに接続するための接続部Ｂ１と、を含み得て、当該接続部Ｂ１のサイズは、画素回路のサイズを表すことができる。圧縮前の画素回路と発光素子のサイズは、いずれも幅１～１００μm、高さ２～２００μm、圧縮後の発光素子のサイズは変化せず、画素回路の高さは変化しないが、幅は１～２０μm減少した。このようにすると、数列の圧縮画素回路ごとに１列以上の追加の圧縮画素回路があり、画面全体がこのような設計を採用することにより、全画面圧縮を実現する。ここで、これらの追加列は、第２の表示領域Ａ２内の第２の発光素子４０を接続するために選択され、発光するように第２の発光素子４０を制御する。いくつかの実施例では、第２の表示領域Ａ２の周辺に近い追加列の画素回路を、第２の発光素子４０を接続するための第２の画素回路２０とすることが好ましい。このように、表示パネルの解像度を変更せずに、通常の表示を確保することができる。即ち、表示パネルの既存空間は、通常の表示を実現するために十分に利用されている。

【0064】

なお、図３を参照すると、画素回路の幅とは、第２の方向Ｘ２における画素回路のレイアウトのベース基板０１上への正投影の長さを指すことができる。第１の発光素子３０の幅とは、第２の方向Ｘ２における第１の発光素子３０のアノード（ａｎｏｄｅ）のベース基板０１上への正投影の長さを指す。

【0065】

また、図３と図８を参照すると、本出願の実施例に記載された各第１の発光素子は、１つの画素における１つのサブ画素に属する。例えば、赤色サブ画素Ｒ、緑色サブ画素Ｇ１、Ｇ２または青色サブ画素Ｂである。第１の発光素子のアノードのサイズを確定する際に、一般に、１つの画素を周期として、第１の方向Ｘ１または第２の方向Ｘ２における当該画素の幅Ｄ１０を測定することができ、次に、各第１の発光素子の幅Ｄ０１について、画素に含まれたサブ画素数（例えば、図８に示された４）で画素の全幅Ｄ１０を除算すればよい。同様に、各第１の発光素子が１つの画素回路に対応して接続されているので、１つの画素に接続された各画素回路を周期として、第１の方向Ｘ１または第２の方向Ｘ２における各画素回路の幅を測定することができ、次に、各画素回路の幅Ｄ０について、画素に含まれたサブ画素数で全幅を除算すればよい。

【0066】

選択肢の一つとして、図７に示された画素回路を参照すると、本出願の実施例に記載された画素回路は、７Ｔ１Ｃ構造であってもよく、すなわち、７つのトランジスタと１つのキャパシタとを含む。図９は、７Ｔ１Ｃ画素回路の構造概略図であり、図１０は、７Ｔ１Ｃ画素回路の構成のレイアウト図である。

【0067】

ここで、図９と図１０に示された画素回路を参照すると、当該７Ｔ１Ｃ画素回路１０は、駆動トランジスタＴ１、データ書き込みトランジスタＴ２、閾値補償トランジスタＴ３、第１の発光制御トランジスタＴ４、第２の発光制御トランジスタＴ５、第１のリセットトランジスタＴ６、第２のリセットトランジスタＴ７、および記憶容量Ｃ１を含む。当該画素回路は、ゲート信号端Ｇａｔｅ、データ信号端Ｄａｔａ、リセット信号端ＲＳＴ１、ＲＳＴ２、発光制御信号端ＥＭ、電源端ＶＤＤ、初期電源端Ｖｉｎｉｔ１、Ｖｉｎｉｔ２、および発光素子に接続されることができ、当該発光素子は、電源端ＶＳＳに接続されることもできる。当該画素回路は、接続された各信号端から供給される信号に応答して、発光するように接続された発光素子を駆動するために使用されることができる。

【0068】

また、トランジスタの特性に応じて、トランジスタをＮ型トランジスタとＰ型トランジスタに分けることができる。本出願の実施例では、Ｐ型トランジスタであるトランジスタを例に挙げて説明する。本出願による当該実施形態の説明及び教示に基づいて、当業者は、創造的な労働をしない前提で、本出願の実施例における画素回路構造におけるトランジスタの少なくとも一部について、Ｎ型トランジスタを採用し、即ちＮ型トランジスタまたはＮ型トランジスタとＰ型トランジスタを組み合わせた実施形態を採用することを容易に想到することができるので、これらの実施形態も本出願の実施例の保護範囲内である。

【0069】

画素回路が圧縮された後に複数列の追加の画素回路が存在することをさらに反映するために、図１１には第１の表示領域Ａ１の構造概略図が示される。図１２は、図４の部分構造（画素回路のみを含む）の概略図であり、図１３は、図４の部分構造（発光素子のみを含む）の概略図である。

【0070】

図１１から図１３を参照すると、画素回路の幅は、発光素子の幅より小さく、このように、左から右への２列目および９列目の画素回路は、第１の発光素子３０を接続せず、画素回路の追加列に属し、第２の表示領域Ａ２内の第２の発光素子４０を接続するための第２の画素回路２０としてもよい。また、各第１の発光素子３０は、ＲＧ１ＢＧ２の４種類のａｎｏｄｅと、第１の画素回路１０と接続するための接続部Ｂ２とを含むことができる。第１の画素回路１０の接続部Ｂ１と第１の発光素子３０の接続部Ｂ２は、ソースドレイン金属層ＳＤ２により接続される。または、第１の画素回路１０と第１の発光素子３０とが接続される場合、接続のためのＳＤ２回線を設ける必要はない。

【0071】

なお、少なくとも１つの第２の画素回路２０と少なくとも１つの第２の発光素子４０の両方も接続部を有することができ、少なくとも１つの第２の画素回路２０が導電線Ｌ１により少なくとも１つの第２の発光素子４０に接続されている場合、実際には、導電線Ｌ１は、なくとも１つの第２の画素回路２０の接続部と少なくとも１つの第２の発光素子４０の接続部とにそれぞれ接続されていてもよい。

【0072】

これにより、導電線Ｌ１を通すための十分な空間を確保するために、同じ行に配置された各第２の画素回路２０の接続部の軸線を、いずれかの第２の発光素子４０の接続部の軸線と平行にすることができ、軸線は、第２の方向Ｘ２に沿って延びることができる。つまり、行方向における同じ行において、第２の画素回路２０の接続部と第２の発光素子４０の接続部とは、同じ直線上に位置している。同様に、上記図１１から図１３を参照すると、同じ行において、第１の画素回路１０の接続部Ｂ１と第１の発光素子３０の接続部Ｂ２とは、配線が整列するように、同じ直線上に位置していてもよい。

【0073】

選択肢の一つとして、図１４は、本出願の実施例によるまたさらに別の表示パネルの構造概略図である。図１４に示されたように、第１の表示領域Ａ１は、第１の方向Ｘ１に沿って順次に配置された第１のサブ表示領域Ａ１１および第２のサブ表示領域Ａ１２を含み得る。第１のサブ表示領域Ａ１１は、対称になった２つのターゲットサブ表示領域Ａ１１０を含み得る。即ち、２つのターゲットサブ表示領域Ａ１１０は、同じレイアウトを有する。第２の表示領域Ａ２は、第２の方向Ｘ２に沿って対称的に配置された２つの第３のサブ表示領域Ａ２１を含み得る。即ち、２つの第３のサブ表示領域Ａ２１は、同じレイアウトを有する。ここで、一方のターゲットサブ表示領域Ａ１１０、第２の表示領域Ａ２、他方のターゲットサブ表示領域Ａ１１０は、第２の方向Ｘ２に沿って順次に配置されてもよい。

【0074】

図１４に示された表示パネルに基づいて、表示パネルの左半分と右半分は、同じレイアウトを有する。したがって、以下の実施例では、表示パネルの左半分の構造のみを示し、即ち左半分に位置する１つのターゲットサブ表示領域Ａ１１０および隣接する１つの第３のサブ表示領域Ａ２１を示す。右半分について同様であり、説明を省略する。

【0075】

さらに、本出願の実施例に記載された画素回路の追加列、すなわち、複数の第２の画素回路２０は、第１の表示領域Ａ１に分散して配置されることができ、そして、配置位置は、第２の発光素子４０との効率的な接続を保証し、確実に発光するように第２の発光素子４０を駆動することができれば、必要に応じて柔軟に調整されることができる。例えば、本出願の実施例では、複数の第２の画素回路２０が列方向、行方向及び対角線方向に分散して配置されることを例にして、第２の画素回路２０の配置位置について以下に概略的に説明する。

【0076】

一選択可能な実施形態として、第２の画素回路２０は、列方向に沿って延び、図１５は、本出願の実施例によるまたさらに別の表示パネルの構造概略図である。図１４と図１５を参照すると、複数の第１の画素回路１０は、第１の方向Ｘ１に沿って延びた複数列の第１の画素回路１０を含み得て、複数の第２の画素回路２０は、第１の方向Ｘ１に沿って延びた複数列の第２の画素回路２０を含み得る。

【0077】

ここで、複数列の第２の画素回路２０は、複数列の第１の画素回路１０の間に間隔を空けて配置されてもよい。例えば、隣接する複数列の第１の画素回路１０ごとに、第２の画素回路２０が１列存在する。言い換えれば、複数列の隣接する第１の画素回路１０は、隣接する２列の第２の画素回路２０の間に配置されることができる。

【0078】

選択肢の一つとして、任意の隣接する２列の第２の画素回路２０の間に同じ列数の第１の画素回路１０を配置することができ、これにより配置の均一性が確保される。例えば、任意の隣接する２列の第２の画素回路２０の間にも隣接する８列の第１の画素回路１０を配置するまたは、任意の隣接する２列の第２の画素回路２０の間に異なる列数の第１の画素回路１０を配置することができる。

【0079】

例示的に、図１６に示された表示パネルを参照すると、第３のサブ表示領域Ａ２１とターゲットサブ表示領域Ａ１１０との左境界線を開始位置とし、左への２列目の画素回路、１２列目の画素回路、および２０列目の画素回路は、いずれも第２の画素回路２０であってもよい。なお、第２の表示領域Ａ２の下方の第２の画素回路２０の追加列は、ダミー（ｄｕｍｍｙ）列として使用されることができ、発光素子に接続されていない。

【0080】

別の選択可能な実施形態として、第２の画素回路２０は、列方向に沿って延びておらず、図１７は、本出願の実施例によるまたさらに別の表示パネルの構造概略図である。図１７に示されたように、複数の第１の画素回路１０は、第２の方向Ｘ２に沿って延びた複数行の第１の画素回路１０を含み得て、複数の第２の画素回路２０は、第２の方向Ｘ２に沿って延びた複数行の第２の画素回路２０を含み得る。

【0081】

選択肢の一つとして、第１の方向Ｘ１は、第２の方向Ｘ２と交差してもよい。例えば、当該第１の方向Ｘ１と第２の方向Ｘ２とが垂直でない場合、複数の第２の画素回路２０は、対角線方向に沿って配列されることができる。当該第１の方向Ｘ１と第２の方向Ｘ２とが垂直である場合、複数の第２の画素回路２０は、行方向に沿って配列されることができる。

【0082】

ここで、複数行の第２の画素回路２０は、複数行の第１の画素回路１０の間に間隔を空けて配置されている。例えば、図１７に示された複数の第２の画素回路２０は、行方向に沿って延び、即ち隣接する複数行の第１の画素回路１０ごとに、第２の画素回路２０が１行存在する。言い換えれば、複数行の隣接する第１の画素回路１０は、隣接する２行の第２の画素回路２０の間に配置されることができる。以下のすべての実施例では、複数の第２の画素回路２０が列方向に沿って順次に配置されることを例に挙げて説明する。

【0083】

なお、画素回路の追加列、即ち第２の画素回路２０は、導電線Ｌ１により第２の発光素子４０に接続され、導電線Ｌ１の積層数は、光透過孔の半径に応じて柔軟に調整されることができる。例えば、図１８は、本出願の実施例によるまたさらに別の表示パネルの構造概略図である。図１８に示されたように、当該表示パネルは、導電線Ｌ１１（即ち、ＩＴＯ１）、第２の導電線Ｌ１２（即ち、ＩＴＯ２）、および第３の導電線Ｌ１３（即ち、ＩＴＯ３）を含み得る。

【0084】

各第３のサブ表示領域Ａ２１は、ｋ個の発光素子群を含み得る。各発光素子群は、隣接する複数列の第２の発光素子４０を含み得て、１番目の発光素子群乃至ｋ番目の発光素子群は、他方の第３のサブ表示領域に近い方向に沿って順次に配置されてもよい。対応的に、各ターゲットサブ表示領域Ａ１１０は、ｋ個の発光素子群Z０に１対１で対応するｋ個の画素回路群を含む。各画素回路群は、隣接する複数列の第２の画素回路２０を含み得て、１番目の画素回路群乃至ｋ番目の画素回路群は、隣接する第３のサブ表示領域から離れた方向に沿って順次に配置されてもよい。

【0085】

ここで、ｋは０より大きい整数であってもよい。例えば、本出願の実施例では、ｋが４であることを例に挙げて説明する。選択肢の一つとして、１番目の発光素子群Ｚ０１から３番目の発光素子群Ｚ０３の各々は、１２列の第２の発光素子４０を含み得る。４番目の発光素子群Ｚ０４は、８列の第２の発光素子４０を含み得る。対応的に、１番目の画素回路群Ｚ１１から３番目の画素回路群Ｚ１３の各々は、１２列の第２の画素回路２０を含み得る。４番目の画素回路群Ｚ１４は、８列の第２の画素回路２０を含み得る。

【0086】

即ち、図１８に示された表示パネルでは、第３のサブ表示領域Ａ２１において、１列目の第２の発光素子４０から１３列目の第２の発光素子４０（即ち、Ｒ１からＲ１３）は、１番目の発光素子群Ｚ０１に属し、１４列目の第２の発光素子４０から２６列目の第２の発光素子４０（即ち、Ｒ１４からＰ２６）は、２番目の発光素子群Ｚ０２に属し、２７列目の第２の発光素子４０から３９列目の第２の発光素子４０（即ち、Ｐ２７からＲ３９）は、３番目の発光素子群Ｚ０３に属し、４０列目の第２の発光素子４０から４８列目の第２の発光素子４０（即ち、Ｒ４０からＲ４８）は、４番目の発光素子群Ｚ０４に属する。

【0087】

対応的に、ターゲットサブ表示領域Ａ１１０において、１列目の第２の画素回路２０から１３列目の第２の画素回路２０（即ち、Ｐ１からＰ１３）は、１番目の画素回路群Ｚ１１に属し、１４列目の第２の画素回路２０から２６列目の第２の画素回路２０（即ち、Ｐ１４からＰ２６）は、２番目の画素回路群Ｚ１２に属し、２７列目の第２の画素回路２０から３９列目の第２の画素回路２０（即ち、Ｐ２７からＰ３９）は、３番目の画素回路群Ｚ１３に属し、４０列目の第２の画素回路２０から４８列目の第２の画素回路２０（即ち、Ｐ４０からＰ４８）は、４番目の画素回路群Ｚ１４に属する。図１８は、第１の画素回路１０及び第１の発光素子３０のみを図示していない。

【0088】

選択肢の一つとして、本出願の実施例では、各発光素子群における各第２の発光素子４０は、第１の導電線Ｌ１１、第２の導電線Ｌ１２および/または第３の導電線Ｌ１３により、対応する１つの画素回路群における各第２の画素回路２０に接続されている

【0089】

例えば、図１９に示されたように、１番目の発光素子群Ｚ０１における各第２の発光素子４０は、第１の導電線Ｌ１１（図１９では、第１の導電線Ｌ１１をＩＴＯ１で示す）により、１番目の画素回路群Ｚ１１における各第２の画素回路２０に接続される。

【0090】

図２０に示されたように、２番目の発光素子群Ｚ０２における各第２の発光素子４０は、第２の導電線Ｌ１２（図２０では、第２の導電線Ｌ１２をＩＴＯ２で示す）により、２番目の画素回路群Ｚ１２における各第２の画素回路２０に接続される。

【0091】

図２１に示されたように、３番目の発光素子群Ｚ０３における各第２の発光素子４０は、第３の導電線Ｌ１３（図２１では、第３の導電線Ｌ１３をＩＴＯ３で示す）により、３番目の画素回路群Ｚ１３における各第２の画素回路２０に接続される。

【0092】

図２２に示されたように、４番目の発光素子群Ｚ０４における各第２の発光素子４０は、第１の導電線Ｌ１１（即ち、ＩＴＯ１）、第２の導電線Ｌ１２（即ち、ＩＴＯ２）および第３の導電線Ｌ１３（即ち、ＩＴＯ３）により、４番目の画素回路群Ｚ１４における各第２の画素回路２０に接続される。

【0093】

例えば、図２２を参照すると、４番目の発光素子群Ｚ０４は、第３のサブ表示領域Ａ２１の軸線ｘｘに沿って対称的に配置された２つの第１のサブ発光素子群Ｚ０４１、２つの第２のサブ発光素子群Ｚ０４２および２つの第３のサブ発光素子群Ｚ０４３を含み得る。ここで、各サブ発光素子群に含まれた第２の発光素子４０の行数は、同じであっても異なっていてもよい。また、同側に配置された第１のサブ発光素子群Ｚ０４１、第２のサブ発光素子群Ｚ０４２および第３のサブ発光素子群Ｚ０４３は、軸線ｘｘから離れた方向に沿って順次に配置され、軸線ｘｘは、第２の方向Ｘ２に沿って延びている。４番目の画素回路群Ｚ１４は、２つの第１のサブ発光素子群Ｚ０４１に１対１で対応する２つの第１のサブ画素回路群Ｚ１４１と、２つの第２のサブ発光素子群Ｚ０４２に１対１で対応する２つの第２のサブ画素回路群Ｚ１４２と、２つの第３のサブ発光素子群Ｚ０４３に１対１で対応する２つの第３のサブ画素回路群Ｚ１４３と、を含み得る。同側に配置された第１のサブ画素回路群Ｚ１４１、第２のサブ画素回路群Ｚ１４２および第３のサブ画素回路群Ｚ１４３の配列は、サブ発光素子群の配列と同じである。

【0094】

ここで、各第１のサブ発光素子群Ｚ０４１における各第２の発光素子４０は、第１の導電線Ｌ１１（即ち、ＩＴＯ１）により、対応する第１のサブ画素回路群Ｚ１４１における各第２の画素回路２０に接続される。各第２のサブ発光素子群Ｚ０４２における各第２の発光素子４０は、第２の導電線Ｌ１２（即ち、ＩＴＯ２）により、対応する第２のサブ画素回路群Ｚ１４２における各第２の発光素子４０に接続される。各第３のサブ発光素子群Ｚ０４３における各第２の発光素子４０は、第３の導電線Ｌ１３（即ち、ＩＴＯ３）により、対応する第３のサブ画素回路群Ｚ１４３における各第２の画素回路２０に接続される。

【0095】

図２３は、本出願の実施例による導電線の構造概略図である。図２４は、図１９から図２１に示された構成のレイアウト図である。さらに図１９から図２１を参照すると、１番目の発光素子群Ｚ０１における各第２の発光素子４０に接続された第１の導電線Ｌ１１、２番目の発光素子群Ｚ０２における各第２の発光素子４０に接続された第２の導電線Ｌ１２、および３番目の発光素子群Ｚ０３における各第２の発光素子４０に接続された各第３の導電線Ｌ１３は、いずれも第１の導電線セグメントＬａ、第２の導電線セグメントＬｂおよび第３の導電線セグメントＬｃを含み得る。

【0096】

ここで、第１の導電線セグメントＬａの一端は、対応する第２の発光素子４０に接続され、第１の導電線セグメントＬａの他端は、第２の導電線セグメントＬｂの一端に接続される。第２の導電線セグメントＬｂの他端は、第３の導電線セグメントＬｃの一端に接続される。第３の導電線セグメントＬｃの他端は、対応する第２の画素回路２０に接続される。そして、第１の導電線セグメントＬａと第３の導電線セグメントＬｃは、第１の方向Ｘ１に沿って延び、第２の導電線セグメントＬｂは、第２の方向Ｘ２に沿って延び、第２の導電線セグメントＬｂのベース基板０１上への正投影は、第２の発光素子４０のベース基板０１上への正投影と少なくとも部分的に重なっている（図２４を参照）。即ち、第１の導電線Ｌ１１、第２の導電線Ｌ１２及び第３の導電線Ｌ１３の両方は、第２の画素回路２０と接続するために、接続された第２の発光素子４０から引き出され、行方向から第２の画素回路２０まで横方向に延びることができる。

【0097】

選択肢の一つとして、信号同士の干渉を防止するために、第１の導電線Ｌ１１に含まれた第２の導電線セグメントＬｂが、第３の導電線Ｌ１３に含まれた第２の導電線セグメントＬｂと少なくとも部分的に重なることができる。第１の導電線Ｌ１１に含まれた第２の導電線セグメントＬｂは、第２の導電線Ｌ１２に含まれた第２の導電線セグメントＬｂと重ならなくてもよく、第３の導電線Ｌ１３に含まれた第２の導電線セグメントＬｂは、第２の導電線Ｌ１２に含まれた第２の導電線セグメントＬｂと重ならなくてもよい。重なった部分は、ビアを介して切り替えられる。

【0098】

なお、図２４は、１番目の発光素子群Ｚ０１において各第２の発光素子４０に接続された第１の導電線Ｌ１１、すなわちＩＴＯ１配線の表示パネルにおけるレイアウトのみを模式的に示す。２番目の発光素子群Ｚ０２において各第２の発光素子４０に接続された第２の導電線Ｌ１２（即ち、ＩＴＯ２配線）および３番目の発光素子群Ｚ０３において各第２の発光素子４０に接続された第３の導電線Ｌ１３（即ち、ＩＴＯ３配線）の表示パネルにおけるレイアウトについて、図２４に示された表示パネルの模式図を直接に参照することができ、ここでは説明を省略する。

【0099】

選択肢の一つとして、図２５は、本出願の実施例による導電線の構造概略図である。図２５に示されたように、各第１のサブ発光素子群Ｚ０４１における各第２の発光素子４０に接続された第１の導電線Ｌ１１、各第２のサブ発光素子群Ｚ０４２における各第２の発光素子４０に接続された第２の導電線Ｌ１２、および各第３のサブ発光素子群Ｚ０４３における各第２の発光素子４０に接続された第３の導電線Ｌ１３は、第４の導電線セグメントＬｄ、第５の導電線セグメントＬｅ、第６の導電線セグメントＬｆおよび第７の導電線セグメントＬｇを含み得る。

【0100】

ここで、第４の導電線セグメントＬｄの一端は、対応する第２の発光素子４０に接続され、第４の導電線セグメントＬｄの他端は、第５の導電線セグメントＬｅの一端に接続される。第５の導電線セグメントＬｅの他端は、第６の導電線セグメントＬｆの一端に接続される。第６の導電線セグメントＬｆの他端は、第７の導電線セグメントＬｇの一端に接続される。第７の導電線セグメントＬｇの他端は、対応する第２の画素回路２０に接続される。そして、第５の導電線セグメントＬｅと第７の導電線セグメントＬｇは、第１の方向Ｘ１に沿って延び、第６の導電線セグメントＬｆは、第２の方向Ｘ２に沿って延びる。第４の導電線セグメントＬｄは、接続された第２の発光素子４０が位置する行と隣接する行との間に配置される。

【0101】

図２６は、本出願の実施例によるまたさらに別の表示パネルの構造概略図であり、図２７は、本出願の実施例によるまたさらに別の表示パネルの構造概略図である。図２８は、図２７に示された表示パネルの簡略化した模式図である。図２６から図２８を参照すると、第１の導電線Ｌ１１（即ちＩＴＯ１）に含まれた第５の導電線セグメントＬｅは、２番目の発光素子群Ｚ０２から４番目の発光素子群Ｚ０４が位置する領域内に配置される。第２の導電線Ｌ１２（即ちＩＴＯ２）に含まれた第５の導電線セグメントＬｅは、３番目の発光素子群Ｚ０３および４番目の発光素子群Ｚ０４が位置する領域内に配置される。第３の導電線Ｌ１３（即ちＩＴＯ３）に含まれた第５の導電線セグメントＬｅは、４番目の発光素子群Ｚ０４が位置する領域内に配置される。軸線に沿って第２のサブ表示領域Ａ１２から離れた側の第６の導電線セグメントＬｆは、第２の表示領域Ａ２の第２のサブ表示領域Ａ１２から離れた側に配置され、軸線に沿って第２のサブ表示領域Ａ１２に近い側の第６の導電線セグメントＬｆは、第２のサブ表示領域Ａ１２に近い第２の表示領域Ａ２内に配置されている。

【0102】

つまり、第１の導電線Ｌ１１に含まれた第５の導電線セグメントＬｅは、第２の画素回路２０と接続するために、接続された第２の発光素子４０から引き出され、かつＲ１４からＲ４８列の第２の発光素子４０が位置する領域（即ち、Ｚ０２からＺ０４が位置する領域）から列方向に沿って第３のサブ表示領域Ａ２１の非表示領域に近い側または第３のサブ表示領域Ａ２１の第２のサブ表示領域Ａ１２に近い側に延び、次に、行方向に沿って対応する第２の画素回路２０が位置する領域まで横方向に延びることができる。第２の導電線Ｌ１２に含まれた第５の導電線セグメントＬｅは、第２の画素回路２０と接続するために、接続された第２の発光素子４０から引き出され、かつＰ２７からＲ４８列の第２の発光素子４０が位置する領域（即ち、Ｚ０３とＺ０４が位置する領域）から列方向に沿って第３のサブ表示領域Ａ２１の非表示領域に近い側または第３のサブ表示領域Ａ２１の第２のサブ表示領域Ａ１２に近い側に延び、次に、行方向に沿って対応する第２の画素回路２０が位置する領域まで横方向に延びることができる。第３の導電線Ｌ１３に含まれた第５の導電線セグメントＬｅは、第２の画素回路２０と接続するために、接続された第２の発光素子４０から引き出され、かつＲ４０からＲ４８列の第２の発光素子４０が位置する領域（即ち、Ｚ０４が位置する領域）から列方向に沿って第３のサブ表示領域Ａ２１の非表示領域に近い側または第３のサブ表示領域Ａ２１の第２のサブ表示領域Ａ１２に近い側に延び、次に行方向に沿って、対応する第２の画素回路２０が位置する領域まで横方向に延びることができる。また、同側に配置され且つ行方向に沿って延びた各導電線に含まれた第６の導電線セグメントＬｆは、部分的に重なっていてもよいし、重ならなくてもよい。

【0103】

図２６と図２７を参照すると、表示パネルは、少なくとも１列のダミー第２の画素回路２０をさらに含み、当該少なくとも１列のダミー第２の画素回路２０は、ターゲットサブ表示領域Ａ１１０に配置される。当該列のダミー第２の画素回路２０は、遷移列とも呼ばれ、当該列のダミー第２の画素回路２０は、任意の発光素子に接続されていない。

【0104】

遷移列を設けることにより、１列目の第２の発光素子４０とこれに接続された第２の画素回路２０との間隔が、最終列の第２の発光素子４０とこれに接続された第２の画素回路２０との間隔より小さくて、１列目の第２の発光素子４０と最終列の第２の発光素子４０との点灯時の差が大きくなるという問題を回避でき、表示効果がより良いことがさらに保証される。

【0105】

図２６と図２７を比較すると、１番目の発光素子群０１において、隣接する行に配置された各第２の発光素子４０に接続された第１の導電線Ｌ１１（即ち、ＩＴＯ１）は、上向きの同一側に配置されていてもよく、または、異なる側に対称に配置されていてもよい。２番目の発光素子群０１において、隣接する行に配置された各第２の発光素子４０に接続された第２の導電線Ｌ１２（即ち、ＩＴＯ２）は、上向きの同一側に配置されていてもよく、または、異なる側に対称に配置されていてもよい。３番目の発光素子群０１において、隣接する行に配置された各第２の発光素子４０に接続された第３の導電線Ｌ１３（即ち、ＩＴＯ１）は、上向きの同一側に配置されていてもよく、または、異なる側に対称に配置されていてもよい。もちろん、以上の信号線は、いずれも下向きの同一側に配置されていてもよく、説明を省略する。

【0106】

図２９は、表示パネルの断面図である。ここで、ＩＴＯ１は、第１の導電線Ｌ１１を表し、ＩＴＯ２は、第２の導電線Ｌ１２を表し、ＩＴＯ３は、第３の導電線Ｌ１３を表す。Ａｎｏｄｅは発光素子のアノードを指し、ＰＬＮは平坦層を指し、図２９に示された表示パネルは５層の平坦層ＰＬＮ１～ＰＬＮ５を含み、ＳＤ１は第１のソースドレイン金属層を指し、ＳＤ２は第２のソースドレイン金属層を指す。

【0107】

選択肢の一つとして、表示パネルは、第１のゲート金属層ＧＡＴＥ１、第２のゲート金属層ＧＡＴＥ２、第１のソースドレイン金属層ＳＤ１および第２のソースドレイン金属層ＳＤ２などの複数の金属層を含み得る。各第２の画素回路２０に接続されたデータケーブルＤＡＴＡは、いずれかの金属層と同層に配置されることができる。

【0108】

例えば、図３０に示された表示パネルを参照すると、隣接する第３のサブ表示領域Ａ２１から離れた方向に沿って、各ターゲットサブ表示領域Ａ１１０内の１列目からｉ列目の第２の画素回路２０において、奇数列に配置された第２の画素回路２０に接続されたデータケーブルＤＡＴＡは、第１のゲート金属層ＧＡＴＥ１と同層に配置されてもよい。偶数列に配置された第２の画素回路２０に接続されたデータケーブルＤＡＴＡは、第２のゲート金属層ＧＡＴＥ２と同層に配置されてもよい。ｉ列目からｎ列目の第２の画素回路２０に接続されたデータケーブルＤＡＴＡは、第１のソースドレイン金属層ＳＤ１と同層に配置されてもよい。ここで、ｉは１より大きく且つｎより小さい整数であり、ｎは各ターゲットサブ表示領域Ａ１１０内の総列数に等しい。即ち、１列目からｉ列目の第２の画素回路２０に接続されたデータケーブルＤＡＴＡは、ＧＡＴＥ１及びＧＡＴＥ２と交互に同層に配置されてもよい。ｉ列目からｎ列目の第２の画素回路２０に接続されたデータケーブルＤＡＴＡは、ＳＤ１と同層に配置されてもよい。

【0109】

選択肢の一つとして、第３のサブ表示領域Ａ２１に４８列の第２の発光素子４０がある仮定すると、ｉは２４であってもよく、即ち２４列の第２の発光素子４０ごとに１組になる。対応的に、即ち、１列目から２４列目において、奇数列に接続されたデータケーブルＤＡＴＡは、第１のゲート金属層ＧＡＴＥ１と同層に配置されてもよく、１列目から２４列目において、偶数列に接続されたデータケーブルＤＡＴＡは、第２のゲート金属層ＧＡＴＥ２と同層に配置されてもよく、２４列目から４８列目に接続されたデータケーブルＤＡＴＡは、いずれも第１のソースドレイン金属層ＳＤ１と同層に配置される。

【0110】

選択肢の一つとして、図３１及び図３２は、異なる位置において、奇数列の第２の画素回路２０に接続されたデータケーブルＤＡＴＡが第１のゲート金属層ＧＡＴＥ１と同層に配置された構成のレイアウト図である。図３３及び図３４は、異なる位置において、偶数列の第２の画素回路２０に接続されたデータケーブルＤＡＴＡが第２のゲート金属層ＧＡＴＥ２と同層に配置された構成のレイアウト図である。図３５及び図３６は、異なる位置において、ｉ列目からｎ列目の第２の画素回路２０に接続されたデータケーブルＤＡＴＡがＳＤ１と同層に配置された構成のレイアウト図である。図３７及び図３８は、異なる位置において、第１のゲート金属層ＧＡＴＥ１と同層に配置され、第２のゲート金属層ＧＡＴＥ２と同層に配置され、ＳＤ１と同層に配置された表示パネルの整体のレイアウト図である。図３９及び図４０は、導電線Ｌ１およびデータケーブルＤＡＴＡを含むレイアウト図である。

【0111】

図４１は、データケーブルの構造概略図である。上記データケーブルに関する図面を参照すると、各第２の画素回路２０に接続されたデータケーブルＤＡＴＡは、いずれも第１のデータケーブルセグメントＤ１１、第２のデータケーブルセグメントＤ１２、および第３のデータケーブルセグメントＤ１３を含み得る。

【0112】

ここで、第１のデータケーブルセグメントＤ１１の一端は、対応する金属層に接続され、他端は、第２のデータケーブルセグメントＤ１２の一端に接続され、第２のデータケーブルセグメントＤ１２の他端は、第３のデータケーブルセグメントＤ１３の一端に接続され、第３のデータケーブルセグメントＤ１３の他端は、第２の画素回路２０に接続されてもよい。

【0113】

そして、第２のデータケーブルセグメントＤ１２は、第１の方向Ｘ１に沿って延び、第１のゲート金属層ＧＡＴＥ１と同層に配置されたデータケーブルＤＡＴＡに含まれた第２のデータケーブルセグメントＤ１２、第２のゲート金属層ＧＡＴＥ２と同層に配置されたデータケーブルＤＡＴＡに含まれた第２のデータケーブルセグメントＤ１２、および第１のソースドレイン金属層ＳＤ１と同層に配置されたデータケーブルＤＡＴＡに含まれた第２のデータケーブルセグメントＤ１２は、互いに重ならなくてもよい。即ち、各データケーブルＤＡＴＡは、第３のサブ表示領域Ａ２１と第２のサブ表示領域Ａ１２との境界線で金属層から切り替えおよび引き出し可能であり、且つ第３のサブ表示領域Ａ２１において列方向に表示領域から非表示領域まで延び、次に行方向に沿って対応する列の第２の画素回路２０まで延び、第２の画素回路２０に接続されている。

【0114】

また、さらに図４２に示された表示パネルを参照すると、同じ列の第２の画素回路２０において、第１のサブ表示領域Ａ１１に配置された第２の画素回路２０に接続されたデータケーブルＤＡＴＡは、第２のサブ表示領域Ａ１２に配置された第２の画素回路２０に接続されたデータケーブルＤＡＴＡと異なっていてもよい。例えば、１列の第２の画素回路２０に接続されたデータケーブルＤＡＴＡは、第１のサブ表示領域Ａ１１と第２のサブ表示領域Ａ１２との境界線で切断される。このように、データケーブルから供給される信号による相互干渉の問題を回避し、第２の発光素子４０に対して有効かつ信頼性の高い駆動を確保することができる。

【0115】

さらに、図４３に示された表示パネルを参照すると、第２のソースドレイン金属層ＳＤ２は、第１のゲート金属層ＧＡＴＥ１、第２のゲート金属層ＧＡＴＥ２および第１のソースドレイン金属層ＳＤ１を覆う。このように、駆動トランジスタと発光素子との接続点における信号遮蔽を実現することができ、これにより信号クロストークを低減することができる。

【0116】

導電線Ｌ１上の寄生容量の影響に対して一定の遮蔽効果を発揮することができ、表示効果が良いことを確保することができる。

【0117】

以上より、本出願の実施例では、第１の表示領域と第２の表示領域とを有するベース基板を含む表示パネルを提供する。第２の表示領域内の発光素子を駆動するための画素回路が、第１の表示領域のみに配置され、第２の表示領域に配置されないため、第２の表示領域の光透過率が良好であることが確保される。対応的に、本出願の実施例に記載された表示パネルの表示効果が良い。

【0118】

図４４は、本出願の実施例による表示装置の構造概略図である。図４４に示されたように、当該表示装置は、集積回路と、上記図のいずれかに示された表示パネル２００と、を含み得る。

【0119】

ここで、当該集積回路１００は、表示パネル２００における第１の画素回路および第２の画素回路に接続され、作動するように第１の画素回路および第２の画素回路を駆動するために使用される。例えば、当該集積回路１００は、画素回路に接続された各信号端に接続され、各信号端に信号を供給するために使用される。

【0120】

なお、図４４は、集積回路１００の概略的な位置のみを示し、集積回路１００は、表示パネル２００の右側に配置されていてもよく、表示パネル２００の左側と右側の両方に配置されていてもよい。または、表示パネル２００の上側および/または下側に配置されていてもよい。

【0121】

選択肢の一つとして、当該表示装置は、有機発光ダイオード（ｏｒｇａｎｉｃ ｌｉｇｈｔ-ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、ＯＬＥＤ）表示装置、アクティブマトリクス有機発光ダイオード（ａｃｔｉｖｅ-ｍａｔｒｉｘ ｏｒｇａｎｉｃ ｌｉｇｈｔ-ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、ＡＭＯＬＥＤ）表示装置、携帯電話、タブレット、フレキシブル表示装置、テレビ、ディスプレイなどの表示機能を有する任意の製品または部品であってもよい。

【0122】

当業者であれば、説明上の便宜及び簡潔さのために、上述した表示パネル及び表示装置の具体的な作動プロセスについて、上記方法の実施例における対応するプロセスを参照できることが明白であろう。ここでは説明を省略する。

【0123】

以上は、本出願の選択可能な実施例にすぎず、本出願を限定するものではなく、本出願の精神および原則の範囲内でなされるあらゆる修正、同等の置換、改良などは、本出願の保護範囲内に含まれるべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】

【図43】

【図44】